WO2020003349A1 - 周波数掃引回路およびレーダー装置 - Google Patents

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錠二 林
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    • G01S13/02—Systems using reflection of radio waves, e.g. primary radar systems; Analogous systems
    • G01S13/06—Systems determining position data of a target
    • G01S13/08—Systems for measuring distance only
    • G01S13/32—Systems for measuring distance only using transmission of continuous waves, whether amplitude-, frequency-, or phase-modulated, or unmodulated
    • G01S13/34—Systems for measuring distance only using transmission of continuous waves, whether amplitude-, frequency-, or phase-modulated, or unmodulated using transmission of continuous, frequency-modulated waves while heterodyning the received signal, or a signal derived therefrom, with a locally-generated signal related to the contemporaneously transmitted signal

Definitions

  • the present invention relates to a frequency sweep circuit and a radar device using the same.
  • Various radar sensors that perform distance measurement and the like using microwaves and millimeter waves employ an FMCW (Frequency Modulated Continuous Wave) method, an FMSK (Frequency Modulated Shift Shift Keying) method, a pulse modulation method, and the like.
  • FMCW Frequency Modulated Continuous Wave
  • FMSK Frequency Modulated Shift Shift Keying
  • Patent Literature 1 in a radar device, a transmission wave having a frequency interval from each other and each having a frequency step and having an output frequency changed stepwise is used in order to improve the accuracy of distance and speed measurement. It is disclosed.
  • a PLL Phase Locked Loop
  • VCO voltage controlled oscillator
  • the present invention aims to solve the above problems.
  • a frequency sweep circuit for outputting a plurality of oscillation signals having a frequency interval from each other, comprising: an input terminal to which a reference frequency signal is input; An output terminal connected to the signal, a voltage-controlled oscillator that outputs the output frequency signal based on a phase comparison signal, a frequency divider control circuit that outputs a frequency divider control signal, and the output frequency signal is input, A frequency divider that divides the output frequency signal at a frequency division ratio specified by a frequency divider control signal and outputs a frequency-divided frequency signal, and compares the phases of the reference frequency signal and the frequency-divided frequency signal.
  • a phase comparator that outputs the phase comparison signal
  • the frequency divider control circuit increases the frequency division ratio from the first frequency division ratio to a second frequency divider that is larger than the first frequency division ratio. Via the circumference ratio, more than the second frequency division ratio After increasing to a third frequency division ratio, the fourth frequency division ratio is smaller than the fourth frequency division ratio and the first frequency division ratio via a fourth frequency division ratio smaller than the third frequency division ratio. Outputting the frequency divider control signal to return the frequency to a fifth frequency division ratio larger than the frequency division ratio, and increasing the frequency division ratio from the second frequency division ratio to the third frequency division ratio.
  • the absolute value of the time change rate of the frequency division ratio is smaller than the absolute value of the time change rate of the frequency division ratio when the frequency division ratio increases from the first frequency division ratio to the second frequency division ratio. Is controlled so that
  • the frequency division ratio increasing section from the first frequency division ratio to the second frequency division ratio, and the frequency division ratio from the second frequency division ratio to the third frequency division ratio Compared with the increase section, the latter section has a smaller absolute value of the time rate of change of the frequency division ratio, so that transient fluctuation is less likely to occur.
  • a frequency sweeping circuit for outputting a plurality of oscillation signals having frequency intervals set to each other, wherein the frequency sweeping circuit is connected to an input terminal to which a reference frequency signal is input and to an output frequency signal.
  • Output terminal a voltage controlled oscillator that outputs the output frequency signal based on a phase comparison signal, a frequency divider control circuit that outputs a frequency divider control signal, and the frequency divider that receives the output frequency signal, A frequency divider that divides the output frequency signal by a frequency division ratio specified by a control signal and outputs a frequency-divided frequency signal, and compares the phases of the reference frequency signal and the frequency-divided frequency signal, A phase comparator that outputs a comparison signal, wherein the frequency divider control circuit sets the frequency division ratio from a first frequency division ratio to a second frequency division ratio smaller than the first frequency division ratio.
  • a third frequency division ratio smaller than the second frequency division ratio And then, through a fourth frequency division ratio larger than the third frequency division ratio, a fourth frequency division ratio larger than the fourth frequency division ratio and smaller than the first frequency division ratio.
  • the frequency divider control signal is output so as to return to the frequency division ratio of 5, and the time change of the frequency division ratio in decreasing the frequency division ratio from the second frequency division ratio to the third frequency division ratio.
  • the absolute value of the rate is controlled to be smaller than the absolute value of the time rate of change of the frequency division ratio when the frequency division ratio decreases from the first frequency division ratio to the second frequency division ratio.
  • the division interval of the division ratio from the first division ratio to the second division ratio, and the division ratio from the second division ratio to the third division ratio When compared with the decreasing section, the latter section has a smaller absolute value of the time rate of change of the frequency division ratio, so that transient fluctuation is less likely to occur.
  • FIG. 2 is a block diagram showing the configuration of the frequency sweep circuit in FIG.
  • FIG. 2 is a block diagram showing a detailed configuration example of a frequency divider control circuit in FIG.
  • Graph showing ideal time-dependent change of frequency sweep circuit 4 is a graph showing an example of frequency division ratio control corresponding to FIG. 4 when the frequency sweep circuit of FIG. 2 is used.
  • 5 is a graph showing an example of a real-time change of the output frequency fvco in the case of the division ratio control of FIG. 5 is a graph showing another example of the division ratio control of FIG. Graph showing an ideal change with time according to another example of the frequency sweep circuit Graph showing an ideal change with time according to another example of the frequency sweep circuit Circuit block diagram of a radar device according to a second embodiment
  • FIG. 1 is a circuit block diagram of the radar device according to the first embodiment. 1 includes a transmission system 100, a reception system 120, a frequency sweep circuit 150 that outputs a local oscillation signal, and a digital signal processor (DSP) 160 that controls the entire radar device.
  • DSP digital signal processor
  • the transmission system 100 includes a transmission input 110 that receives a local oscillation signal from the frequency sweep circuit 150, a power amplifier (PA) 101 that amplifies the local oscillation signal received via the transmission input 110 to generate a transmission signal, A transmission antenna 102 for transmitting a transmission signal as an electromagnetic wave toward a target.
  • PA power amplifier
  • the receiving system 120 includes a receiving input 140 that receives a local oscillation signal from the frequency sweep circuit 150 separately from the transmitting input 110, and a receiving antenna 121 that receives a reflected wave from a target based on the transmitting signal. It has a noise amplifier (LNA) 123, an IQ generation circuit 124, mixers (MIXI, MIXQ) 126 and 127, and an analog-to-digital conversion (ADC) circuit 134.
  • LNA noise amplifier
  • IQ generation circuit 124 mixers (MIXI, MIXQ) 126 and 127
  • ADC analog-to-digital conversion
  • IF amplifiers 130 and 131 and filters 132 and 133 are provided.
  • FIG. 2 shows the configuration of the frequency sweep circuit 150 in FIG. 2 includes an input terminal 210, a phase comparator 211, a loop filter 212, a voltage controlled oscillator (VCO) 213, a frequency divider 214, a frequency divider control circuit 215, and an output terminal. 216.
  • the input terminal 210 receives a reference frequency signal RCLK having a constant reference frequency fref.
  • the reference frequency signal RCLK can be supplied from, for example, a crystal oscillator.
  • the output terminal 216 is connected to an output frequency signal OUT having a variable output frequency fvco.
  • the voltage controlled oscillator 213 outputs an output frequency signal OUT as an oscillation signal based on the phase comparison signal supplied from the phase comparator 211 via the loop filter 212.
  • the output frequency signal OUT is provided to the input 110 for transmission and the input 140 for reception as a local oscillation signal.
  • the frequency divider control circuit 215 outputs a frequency divider control signal designating the frequency division ratio N.
  • the frequency divider 214 receives the output frequency signal OUT, divides the frequency of the output frequency signal OUT by the frequency division ratio N specified by the frequency divider control signal, and generates a frequency-divided frequency signal CCLK having the frequency division frequency fdiv. Output.
  • the phase comparator 211 compares the phases of the reference frequency signal RCLK and the divided frequency signal CCLK, and outputs a phase comparison signal.
  • the frequency divider control circuit 215 receives the frequency-divided frequency signal CCLK from the frequency divider 214 for timing control. However, the divider control circuit 215 may input the reference frequency signal RCLK instead of the divided frequency signal CCLK.
  • fvco fref ⁇ N
  • the output frequency fvco changes in proportion to the frequency division ratio N.
  • FIG. 3 shows a detailed configuration example of the frequency divider control circuit 215 in FIG.
  • the frequency divider control circuit 215 in FIG. 3 includes an integrator 220, a counter 221, and a control circuit 222.
  • the control circuit 222 receives the frequency division ratio interval Nstep between the frequency sequences and sends two signals specifying the initial value Nstart of the frequency division ratio and the increment ⁇ N of the frequency division ratio per clock to the integrator 220.
  • a signal designating the length Tc of one sequence of the frequency sequence, which is the time when the increment ⁇ N is to be adopted, is supplied to the counter 221.
  • the integrator 220 adds the increment ⁇ N for each clock of the frequency-divided frequency signal CCLK, so that the dividing ratio changes by the increment ⁇ N over time from the initial value Nstart.
  • a frequency divider control signal designating N is output.
  • the increment ⁇ N is a positive value
  • the frequency division ratio N increases with time.
  • the increment ⁇ N is a negative value
  • the frequency division ratio N decreases with time. If the increment ⁇ N is 0, The frequency division ratio N maintains a constant value.
  • the counter 221 counts the number of clocks of the divided frequency signal CCLK, and outputs a count end signal STOP when the count reaches the count corresponding to the set time Tc, that is, when the time Tc has elapsed.
  • the control circuit 222 updates the three outputs Nstart, ⁇ N, and Tc.
  • the integrator 220 starts the next operation with the updated Nstart and ⁇ N.
  • FIG. 4 is a graph showing an ideal change over time of the output frequency fvco of the frequency sweep circuit 150.
  • the period from time t1 to time tx + Tc is an up-chirp period in which the output frequency fvco is increased substantially linearly from the first frequency f1 to the second frequency fx + ⁇ f (f1 ⁇ fx).
  • the operation from time t1 to time tx + Tc is repeated.
  • the frequency sweep during the up-chirp period is used for distance measurement.
  • the number m of frequency sequences from time t1 to time tx + Tc is X.
  • a frequency interval fstep (fstep ⁇ f) based on the dividing ratio interval Nstep is set between the frequency sequences. In other words, when the frequency sequence is switched, the frequency interval fstep is added to each frequency value by adding the frequency division ratio interval Nstep to each of the frequency division ratios N in the next frequency sequence.
  • Tc1 Tc2
  • Tc2 the length up to the switching of the output frequency fvco
  • FIG. 5 is a graph showing an example of frequency division ratio control corresponding to FIG. 4 when the frequency sweep circuit 150 of FIG. 2 is used.
  • the third frequency division ratio N3 is continued.
  • the length from time t2 to time t5 is Tc2.
  • the length from time t5 to time t8 is Tc1.
  • the time change rate of the frequency division ratio N in the increase of the frequency division ratio N from the second frequency division ratio N2 to the third frequency division ratio N3 from the time t3 to the time t4 (slope of the graph) Is the time change rate of the frequency division ratio N in the increase of the frequency division ratio N from the first frequency division ratio N1 to the second frequency division ratio N2 between time t2 and time t3 (in the graph, (Slope) is controlled to be smaller than the absolute value.
  • the time change rate of the frequency division ratio N in the decrease of the frequency division ratio N from the third frequency division ratio N3 to the fourth frequency division ratio N4 between the time t5 and the time t6 (in the graph, (Slope) is controlled to be smaller than the absolute value.
  • FIG. 7 is a graph showing an example of a real-time change of the output frequency fvco in the case of the frequency division ratio control of FIG.
  • the absolute value of the time change rate of the frequency division ratio N at the time of increase from the first frequency division ratio N1 to the second frequency division ratio N2 is large.
  • Overshoot occurs in the output frequency fvco at the timing of switching from the division ratio N1 of 1 to the second division ratio N2.
  • the fluctuation of the output frequency fvco due to the overshoot can be reduced to a predetermined frequency bandwidth (for example, from the first frequency f1 to the third frequency f3). ). Further, the time required for the frequency to stabilize at the time of frequency transition can be reduced.
  • the third frequency division is performed.
  • An undershoot occurs in the output frequency fvco at the timing of switching from the ratio N3 to the fourth frequency dividing ratio N4.
  • the fourth frequency division ratio N4 in anticipation of this transient phenomenon, the fluctuation of the output frequency fvco due to undershoot can be reduced to a predetermined frequency bandwidth (for example, from the third frequency f3 to the first frequency f11). ). Further, the time required for the frequency to stabilize at the time of frequency transition can be reduced.
  • the present invention is not limited to this, and may be increased in three or more stages.
  • FIG. 8 shows an example in which the frequency division ratio is increased in six stages between time t2 and time t5.
  • the absolute value of the time rate of change of the frequency division ratio N is increased each time the frequency increases in the phase where the frequency division ratio N is increased, and every time the level decreases in the phase where the frequency division ratio is decreased. The value is getting smaller. As a result, the amount of overshoot / the amount of undershoot can be further reduced.
  • the frequency interval ⁇ f of the output frequency signal OUT in the frequency sequence of the output frequency signal OUT is plus ( ⁇ f> 0).
  • the frequency interval ⁇ f of the frequency signal OUT may be minus ( ⁇ f ⁇ 0).
  • two output frequency signals OUT having a frequency interval ⁇ f of ⁇ f ( ⁇ f> 0) are output in each frequency series.
  • the present invention is not limited to this, and three or more output frequency signals OUT are output.
  • the frequency signal OUT may be output.
  • FIG. 10 shows an example in which the frequency sweep circuit 150 outputs three output frequency signals OUT having a negative frequency interval ⁇ f ( ⁇ f ⁇ 0) in each frequency series.
  • the frequency interval ⁇ f2 ( ⁇ f2 ⁇ 0) between the second output frequency signal OUT (length: Tc2) and the third output frequency signal OUT (length Tc3) may be equal to or different from each other. May be.
  • the operation (up-chirp period) from time t1 to time tx + Tc is repeated in frequency sweeping circuit 150, but the present invention is not limited to this.
  • the frequency sweeping circuit 150 determines that the output frequency fvco is approximately from the first frequency f1 to the second frequency fx ⁇ f (f1> fx, ⁇ f> 0) within a predetermined period. It may have a characteristic of a down-chirp that decreases linearly, and the down-chirp period may be repeated.
  • FIG. 11 is a circuit block diagram of a radar device according to the second embodiment of the present disclosure.
  • the radar device in FIG. 11 includes two transmission system circuits 100a and 100b each having the configuration of the transmission system 100 in FIG. 1, and two reception system circuits 120a and 120b each having the configuration of the reception system 120 in FIG. , A frequency sweep circuit 150 that outputs a local oscillation signal, and a DSP 160 that controls the entire radar apparatus.
  • the configuration of the frequency sweep circuit 150 can be applied to the same configuration as that shown in FIGS. 2 and 3, and the same effect can be obtained.
  • the frequency sweep circuit according to the present invention has an effect of mitigating the adverse effect of the transient fluctuation occurring in the output frequency, and is useful as a frequency sweep circuit or the like for a distance measurement sensor.
  • Frequency sweep circuit 210 Input terminal 211 Phase comparator 213 Voltage controlled oscillator (VCO) 214 frequency divider 215 frequency divider control circuit 216 output terminal
  • VCO Voltage controlled oscillator

Abstract

分周器制御回路（２１５）は、分周比を第１の分周比から、第１の分周比よりも大きい第２の分周比を介して、第２の分周比よりも大きい第３の分周比に増加させた上で、第３の分周比よりも小さい第４の分周比を介して、第４の分周比よりも小さくかつ第１の分周比よりも大きい第５の分周比に戻すような分周器制御信号を出力する。しかも、第２の分周比から第３の分周比への分周比の増加における分周比の時間変化率の絶対値は、第１の分周比から第２の分周比への分周比の増加における分周比の時間変化率の絶対値よりも小さくなるように制御される。

Description

周波数掃引回路およびレーダー装置
　本発明は、周波数掃引回路およびそれを用いたレーダー装置に関するものである。
　マイクロ波やミリ波を用いて距離計測等を行う各種レーダーセンサーでは、ＦＭＣＷ（Frequency Modulated Continuous Wave）方式やＦＭＳＫ（Frequency Modulated Shift Keying)方式、パルス変調方式等が採用されている。
　例えば、特許文献１では、レーダー装置において、距離および速度の測定の精度向上のために、互いに周波数間隔を持ち、かつそれぞれが周波数ステップを持って段階的に出力周波数が変更された送信波を用いることが開示されている。
米国特許６８６４８３２号明細書
　一般的に、上記のような送信波を生成するために、周波数掃引回路には、電圧制御発振器（ＶＣＯ）を備えたＰＬＬ（Phase Locked Loop）回路が用いられている。この回路構成には、出力周波数の切り替えのたびに送信波にオーバーシュート／アンダーシュートが発生する課題があり、特に、互いに周波数間隔を持った送信波において顕著である。
　このように出力周波数にオーバーシュート／アンダーシュートが発生すると、そのオーバーシュート／アンダーシュートが収まるまで待つことにより、距離計測等を行うためのセンシング期間を大きくとることができず、測定値のＳ／Ｎ比が低下する。さらに、電波法などで規定される占有周波数帯域幅の制約を満たせない。そうかと言ってブランク期間を延長すれば、レーダーセンサーの距離や速度の計測精度が粗くなる。
　本発明は、上記課題を解決することを目的とするものである。
　上記目的を達成するため、本発明の第１の観点によれば、互いに周波数間隔を有する複数の発振信号を出力する周波数掃引回路であって、基準周波数信号が入力される入力端子と、出力周波数信号に接続された出力端子と、位相比較信号に基づき前記出力周波数信号を出力する電圧制御発振器と、分周器制御信号を出力する分周器制御回路と、前記出力周波数信号が入力され、前記分周器制御信号で指定される分周比で前記出力周波数信号を分周して分周周波数信号を出力する分周器と、前記基準周波数信号と前記分周周波数信号との位相を比較し、前記位相比較信号を出力する位相比較器とを備え、前記分周器制御回路は、前記分周比を第１の分周比から、前記第１の分周比よりも大きい第２の分周比を介して、前記第２の分周比よりも大きい第３の分周比に増加させた上で、前記第３の分周比よりも小さい第４の分周比を介して、前記第４の分周比よりも小さくかつ前記第１の分周比よりも大きい第５の分周比に戻すような前記分周器制御信号を出力し、前記第２の分周比から前記第３の分周比への前記分周比の増加における前記分周比の時間変化率の絶対値は、前記第１の分周比から前記第２の分周比への前記分周比の増加における前記分周比の時間変化率の絶対値よりも小さくなるように制御される。
　上記第１の観点によれば、第１の分周比から第２の分周比への分周比の増加区間と、第２の分周比から第３の分周比への分周比の増加区間とを比較すると、後者の区間の方が、分周比の時間変化率の絶対値が小さいので、過渡変動が生じにくい。
　また、本発明の第２の観点によれば、互いに周波数間隔が設定された複数の発振信号を出力する周波数掃引回路であって、基準周波数信号が入力される入力端子と、出力周波数信号に接続された出力端子と、位相比較信号に基づき前記出力周波数信号を出力する電圧制御発振器と、分周器制御信号を出力する分周器制御回路と、前記出力周波数信号が入力され、前記分周器制御信号で指定される分周比で前記出力周波数信号を分周して分周周波数信号を出力する分周器と、前記基準周波数信号と前記分周周波数信号との位相を比較し、前記位相比較信号を出力する位相比較器とを備え、前記分周器制御回路は、前記分周比を第１の分周比から、前記第１の分周比よりも小さい第２の分周比を介して、前記第２の分周比よりも小さい第３の分周比に減少させた上で、前記第３の分周比よりも大きい第４の分周比を介して、前記第４の分周比よりも大きくかつ前記第１の分周比よりも小さい第５の分周比に戻すような前記分周器制御信号を出力し、前記第２の分周比から前記第３の分周比への前記分周比の減少における前記分周比の時間変化率の絶対値は、前記第１の分周比から前記第２の分周比への前記分周比の減少における前記分周比の時間変化率の絶対値よりも小さくなるように制御される。
　上記第２の観点によれば、第１の分周比から第２の分周比への分周比の減少区間と、第２の分周比から第３の分周比への分周比の減少区間とを比較すると、後者の区間の方が、分周比の時間変化率の絶対値が小さいので、過渡変動が生じにくい。
　本発明によれば、周波数掃引回路の出力周波数に生じる過渡変動の悪影響を緩和することができる。
第１の実施形態に係るレーダー装置の回路ブロック図 図１中の周波数掃引回路の構成を示すブロック図 図２中の分周器制御回路の詳細構成例を示すブロック図 周波数掃引回路の理想的経時変化を示すグラフ 図２の周波数掃引回路を用いた場合の図４に対応した分周比制御の例を示すグラフ 図２の周波数掃引回路を用いた場合の図４に対応した分周比制御の例を示す表 図５の分周比制御の場合の出力周波数ｆｖｃｏの実経時変化の例を示すグラフ 図５の分周比制御の他の例を示すグラフ 周波数掃引回路の他の例に係る理想的経時変化を示すグラフ 周波数掃引回路の他の例に係る理想的経時変化を示すグラフ 第２の実施形態に係るレーダー装置の回路ブロック図
　以下、本開示の実施形態を図面に基づいて詳細に説明する。
　＜第１の実施形態＞
　図１は、第１の実施形態に係るレーダー装置の回路ブロック図である。図１のレーダー装置は、送信系１００と、受信系１２０と、局部発振信号を出力する周波数掃引回路１５０と、レーダー装置全体の制御を司るデジタルシグナルプロセッサ（ＤＳＰ）１６０とを備える。
　送信系１００は、周波数掃引回路１５０から局部発振信号を受ける送信用入力１１０と、送信用入力１１０を介して受けた局部発振信号を増幅して送信信号を生成する電力増幅器（ＰＡ）１０１と、目標物へ向けて送信信号を電磁波として送出する送信アンテナ１０２とを有する。
　受信系１２０は、送信用入力１１０とは別に周波数掃引回路１５０から局部発振信号を受ける受信用入力１４０と、送信信号に基づく目標物からの反射波を受信する受信アンテナ１２１とに加えて、低雑音増幅器（ＬＮＡ）１２３、ＩＱ生成回路１２４と、ミキサ（ＭＩＸＩ，ＭＩＸＱ）１２６，１２７と、アナログデジタル変換（ＡＤＣ）回路１３４とを有する。
　また、ミキサ１２６，１２７とＡＤＣ回路１３４との間のＩＦＩ信号及びＩＦＱ信号の経路には、ＩＦ増幅器１３０，１３１と、フィルタ１３２，１３３とが設けられている。
　図２は、図１中の周波数掃引回路１５０の構成を示している。図２の周波数掃引回路１５０は、入力端子２１０と、位相比較器２１１と、ループフィルタ２１２と、電圧制御発振器（ＶＣＯ）２１３と、分周器２１４と、分周器制御回路２１５と、出力端子２１６とを備えている。入力端子２１０には、一定の基準周波数ｆｒｅｆを有する基準周波数信号ＲＣＬＫが入力される。基準周波数信号ＲＣＬＫは、例えば水晶発振器から供給を受けることができる。出力端子２１６は、可変の出力周波数ｆｖｃｏを有する出力周波数信号ＯＵＴに接続されている。電圧制御発振器２１３は、位相比較器２１１からループフィルタ２１２を経由して供給された位相比較信号に基づき、発振信号としての出力周波数信号ＯＵＴを出力する。出力周波数信号ＯＵＴは、局部発振信号として送信用入力１１０および受信用入力１４０に与えられる。分周器制御回路２１５は、分周比Ｎを指定する分周器制御信号を出力する。分周器２１４は、出力周波数信号ＯＵＴが入力され、分周器制御信号で指定された分周比Ｎで出力周波数信号ＯＵＴを分周して、分周周波数ｆｄｉｖを有する分周周波数信号ＣＣＬＫを出力する。位相比較器２１１は、基準周波数信号ＲＣＬＫと分周周波数信号ＣＣＬＫとの位相を比較し、位相比較信号を出力する。分周器制御回路２１５は、タイミング制御のために分周器２１４から分周周波数信号ＣＣＬＫの入力を受ける。ただし、分周器制御回路２１５は、分周周波数信号ＣＣＬＫに代えて基準周波数信号ＲＣＬＫを入力してもよい。
　図１の周波数掃引回路１５０によれば、ｆｖｃｏ＝ｆｒｅｆ×Ｎとなり、分周比Ｎに比例して出力周波数ｆｖｃｏが変化する。
　図３は、図２中の分周器制御回路２１５の詳細構成例を示している。図３の分周器制御回路２１５は、積分器２２０と、カウンタ２２１と、制御回路２２２とを備えている。制御回路２２２は、周波数系列間の分周比間隔Ｎｓｔｅｐを受け、分周比の初期値Ｎｓｔａｒｔと、１クロック当たりの分周比の増分ΔＮとを指定する２つの信号を積分器２２０へ、当該増分ΔＮを採用すべき時間である周波数系列の１系列の長さＴｃを指定する信号をカウンタ２２１へそれぞれ供給する。
　積分器２２０は、初期値Ｎｓｔａｒｔが設定された後、分周周波数信号ＣＣＬＫの１クロック毎に増分ΔＮを加算していくことで、初期値Ｎｓｔａｒｔから時間の経過とともに増分ΔＮずつ変化する分周比Ｎを指定する分周器制御信号を出力する。ここで、増分ΔＮが正の値であれば分周比Ｎが時間経過とともに増加し、増分ΔＮが負の値であれば分周比Ｎが時間経過とともに減少し、増分ΔＮが０であれば分周比Ｎが一定値を保持することになる。
　一方、カウンタ２２１は、分周周波数信号ＣＣＬＫのクロック数をカウントし、設定された時間Ｔｃに相当するカウント数になれば、すなわち時間Ｔｃが経過した時点でカウント終了信号ＳＴＯＰを出力する。制御回路２２２は、カウント終了信号ＳＴＯＰを受けると、３つの出力Ｎｓｔａｒｔ，ΔＮ，Ｔｃを更新する。積分器２２０は、カウント終了信号ＳＴＯＰを受けると、更新されたＮｓｔａｒｔ，ΔＮによって次の動作を開始する。
　図４は、周波数掃引回路１５０の出力周波数ｆｖｃｏの理想的経時変化を示すグラフである。図４によれば、時刻ｔ１から時刻ｔｘ＋Ｔｃまでが、出力周波数ｆｖｃｏを第１の周波数ｆ１から第２の周波数ｆｘ＋Δｆ（ｆ１＜ｆｘ）まで略直線的に上げるアップチャープ期間である。周波数掃引回路１５０では、この時刻ｔ１から時刻ｔｘ＋Ｔｃまでの動作が繰り返される。そして、このアップチャープ期間の周波数掃引が距離計測に利用される。
　図４では、時刻ｔ１から時刻ｔｘ＋Ｔｃまでの間における周波数系列数ｍがＸである、換言すると、図４では、Ｔｃの期間がＸ回にわたって繰り返される（ｔｘ＋Ｔｃ－ｔ１＝Ｔｃ×Ｘ）。周波数掃引回路１５０は、各周波数系列において、互いにΔｆ（Δｆ＞０）の周波数間隔を有する２つの出力周波数信号ＯＵＴ（出力周波数＝ｆｖｃｏ）を出力する。そして、周波数系列間には、分周比間隔Ｎｓｔｅｐに基づく周波数間隔ｆｓｔｅｐ（ｆｓｔｅｐ＜Δｆ）が設定されている。換言すると、周波数系列が切り替わると、次の周波数系列では、各分周比Ｎに分周比間隔Ｎｓｔｅｐが加算されることで、各周波数値に周波数間隔ｆｓｔｅｐが加算され、それが（Ｘ－１）回繰り返される（図６参照）。ここで、Ｔｃのうち、出力周波数ｆｖｃｏの切替までの長さをＴｃ１といい、同切替後の長さをＴｃ２という。なお、図４では、Ｔｃ１＝Ｔｃ２の例を示しているが、Ｔｃ１とＴｃ２の長さが互いに異なっていてもよい。
　図５は、図２の周波数掃引回路１５０を用いた場合の図４に対応した分周比制御の例を示すグラフである。
　図５に示すように、時刻ｔ１から時刻ｔ２までの間（長さ：Ｔｃ１）、第１の分周比Ｎ１（＝ｆ１／ｆｒｅｆ）が継続される。
　その後、時刻ｔ２から時刻ｔ３までで（長さ：Ｔｃ２１）、第１の分周比Ｎ１から第２の分周比Ｎ２（＝ｆ２／ｆｒｅｆ）へ直線的に増加させられる（Ｎ１＜Ｎ２）。さらに、時刻ｔ３から時刻ｔ４までで（長さ：Ｔｃ２２）、第２の分周比Ｎ２から第３の分周比Ｎ３（＝ｆ３／ｆｒｅｆ）へ直線的に増加させられ（Ｎ２＜Ｎ３）、時刻ｔ４から時刻ｔ５までの間（長さ：Ｔ２３）、第３の分周比Ｎ３が継続される。ここで、時刻ｔ２から時刻ｔ５までの長さがＴｃ２である。
　次に、時刻ｔ５から時刻ｔ６までで（長さ：Ｔｃ１１）、第３の分周比Ｎ３から第４の分周比Ｎ４（＝ｆ４／ｆｒｅｆ）へ直線的に減少させられる（Ｎ３＞Ｎ４）。さらに、時刻ｔ６から時刻ｔ７までで（長さ：Ｔｃ１２）、第４の分周比Ｎ４から次の周波数系列における第１の分周比Ｎ１１（＝ｆ１１／ｆｒｅｆ＝ｆ１／ｆｒｅｆ＋Ｎｓｔｅｐ）へ直線的に減少させられ（Ｎ４＞Ｎ１１）、時刻ｔ７から時刻ｔ８までの間（長さ：Ｔ１３）、第１の分周比Ｎ１１が継続される。ここで、時刻ｔ５から時刻ｔ８までの長さがＴｃ１である。
　それ以降、時刻ｔ２から時刻ｔ８までの動作が繰り返される。このとき、繰り返しのたびに、分周比間隔Ｎｓｔｅｐが加算されるようになっている（図６の時刻ｔ８から時刻ｔ９を参照）。
　ここで、時刻ｔ３から時刻ｔ４までの間における、第２の分周比Ｎ２から第３の分周比Ｎ３への分周比Ｎの増加における分周比Ｎの時間変化率（グラフの傾き）の絶対値は、時刻ｔ２から時刻ｔ３までの間における、第１の分周比Ｎ１から第２の分周比Ｎ２への分周比Ｎの増加における分周比Ｎの時間変化率（グラフの傾き）の絶対値よりも小さくなるように制御される。
　同様に、時刻ｔ６から時刻ｔ７までの間における、第４の分周比Ｎ４から第１の分周比Ｎ１１への分周比Ｎの減少における分周比Ｎの時間変化率（グラフの傾き）の絶対値は、時刻ｔ５から時刻ｔ６までの間における、第３の分周比Ｎ３から第４の分周比Ｎ４への分周比Ｎの減少における分周比Ｎの時間変化率（グラフの傾き）の絶対値よりも小さくなるように制御される。
　図７は、図５の分周比制御の場合の出力周波数ｆｖｃｏの実経時変化の例を示すグラフである。
　図７に示すように、第１の分周比Ｎ１から第２の分周比Ｎ２への増加時（時刻ｔ２から時刻ｔ３）における分周比Ｎの時間変化率の絶対値が大きいので、第１の分周比Ｎ１から第２の分周比Ｎ２への切り替わりのタイミングにて出力周波数ｆｖｃｏにオーバーシュートが発生する。しかしながら、この過渡現象を見越して第２の分周比Ｎ２を設定することにより、オーバーシュートによる出力周波数ｆｖｃｏの変動を所定の周波数帯域幅（例えば、第１の周波数ｆ１から第３の周波数ｆ３まで）の中に収めることが可能である。さらに、周波数遷移時に周波数が安定するまでの時間を短縮することができる。
　同様に、第３の分周比Ｎ３から第４の分周比Ｎ４への減少時（時刻ｔ５から時刻ｔ６）における分周比Ｎの時間変化率の絶対値が大きいので、第３の分周比Ｎ３から第４の分周比Ｎ４への切り替わりのタイミングにて出力周波数ｆｖｃｏにアンダーシュートが発生する。しかしながら、この過渡現象を見越して第４の分周比Ｎ４を設定することにより、アンダーシュートによる出力周波数ｆｖｃｏの変動を所定の周波数帯域幅（例えば、第３の周波数ｆ３から第１の周波数ｆ１１まで）の中に収めることが可能である。さらに、周波数遷移時に周波数が安定するまでの時間を短縮することができる。
　－変形例－
　上記実施形態の構成は、以下のようにしてもよい。なお、その場合においても、具体的な動作およびその効果は、上記実施形態と同様であり、ここではその詳細説明を省略する。
　例えば、上記実施形態では、時刻ｔ２から時刻ｔ４において、第１の分周比Ｎ１から第２の分周比Ｎ２および第２の分周比Ｎ２から第３の分周比Ｎ３への２段階でそれぞれ直線的に増加させられるものとしたが、これに限定されず、３段階以上で増加させることにしてもよい。
　図８では、時刻ｔ２から時刻ｔ５の間において分周比を６段階で増加させた例を示している。図８によれば、分周比Ｎを増加させる局面では段階が上がるごとに、分周比を減少させる局面では段階が下がるごとに、分周比Ｎの時間変化率（グラフの傾き）の絶対値が小さくなっている。これにより、オーバーシュート量／アンダーシュート量をさらに減らすことができる。
　また、上記実施形態では、出力周波数信号ＯＵＴの周波数系列内における出力周波数信号ＯＵＴの周波数間隔Δｆがプラス（Δｆ＞０）であるものとしたが、図９に示すように、周波数系列内における出力周波数信号ＯＵＴの周波数間隔Δｆがマイナス（Δｆ＜０）であってもよい。
　また、上記実施形態では、各周波数系列において、互いにΔｆ（Δｆ＞０）の周波数間隔Δｆを有する２つの出力周波数信号ＯＵＴを出力するものとしたが、これに限定されず、３つ以上の出力周波数信号ＯＵＴを出力するようにしてもよい。
　図１０では、周波数掃引回路１５０が、各周波数系列において、マイナスの周波数間隔Δｆ（Δｆ＜０）を有する３つの出力周波数信号ＯＵＴを出力する例を示している。図１０に示すように、周波数系列内における、１つ目の出力周波数信号ＯＵＴ（長さ：Ｔｃ１)と２つ目の出力周波数信号ＯＵＴ（長さＴｃ２）との周波数間隔Δｆ１（Δｆ１＜０）と、２つめの出力周波数信号ＯＵＴ（長さ：Ｔｃ２)と３つ目の出力周波数信号ＯＵＴ（長さＴｃ３）との周波数間隔Δｆ２（Δｆ２＜０）とが互いに等しくてもよいし、互いに異なっていてもよい。
　さらに、上記実施形態では、周波数掃引回路１５０において、時刻ｔ１から時刻ｔｘ＋Ｔｃまでの動作（アップチャープ期間）が繰り返されるものとしたが、これに限定されない。具体的な図示は省略するが、例えば、周波数掃引回路１５０が、所定の期間内に出力周波数ｆｖｃｏが第１の周波数ｆ１から第２の周波数ｆｘ－Δｆ（ｆ１＞ｆｘ，Δｆ＞０）まで略直線的に下げるダウンチャープの特性を有し、そのダウンチャープ期間が繰り返されるようにしてもよい。
　＜第２の実施形態＞
　図１１は、本開示の第２の実施形態に係るレーダー装置の回路ブロック図である。図１１のレーダー装置は、各々図１中の送信系１００の構成を有する２つの送信系回路１００ａ，１００ｂと、各々図１中の受信系１２０の構成を有する２つの受信系回路１２０ａ，１２０ｂと、局部発振信号を出力する周波数掃引回路１５０と、レーダー装置全体の制御を司るＤＳＰ１６０とを備える。図１１においても、周波数掃引回路１５０の構成は、図２および図３に示したものと共通の構成を適用でき、同様の効果が得られる。
　以上説明してきたとおり、本発明に係る周波数掃引回路は、出力周波数に生じる過渡変動の悪影響を緩和する効果を有し、距離計測センサー用の周波数掃引回路等として有用である。
１５０　周波数掃引回路
２１０　入力端子
２１１　位相比較器
２１３　電圧制御発振器（ＶＣＯ）
２１４　分周器
２１５　分周器制御回路
２１６　出力端子

Claims (7)

  1. 　互いに周波数間隔を有する複数の発振信号を出力する周波数掃引回路であって、
    　基準周波数信号が入力される入力端子と、
    　出力周波数信号に接続された出力端子と、
    　位相比較信号に基づき前記出力周波数信号を出力する電圧制御発振器と、
    　分周器制御信号を出力する分周器制御回路と、
    　前記出力周波数信号が入力され、前記分周器制御信号で指定される分周比で前記出力周波数信号を分周して分周周波数信号を出力する分周器と、
    　前記基準周波数信号と前記分周周波数信号との位相を比較し、前記位相比較信号を出力する位相比較器とを備え、
    　前記分周器制御回路は、前記分周比を第１の分周比から、前記第１の分周比よりも大きい第２の分周比を介して、前記第２の分周比よりも大きい第３の分周比に増加させた上で、前記第３の分周比よりも小さい第４の分周比を介して、前記第４の分周比よりも小さくかつ前記第１の分周比よりも大きい第５の分周比に戻すような前記分周器制御信号を出力し、
    　前記第２の分周比から前記第３の分周比への前記分周比の増加における前記分周比の時間変化率の絶対値は、前記第１の分周比から前記第２の分周比への前記分周比の増加における前記分周比の時間変化率の絶対値よりも小さくなるように制御される
    ことを特徴とする周波数掃引回路。
  2. 　請求項１記載の周波数掃引回路において、
    　前記第４の分周比から前記第５の分周比への前記分周比の減少における前記分周比の時間変化率の絶対値は、前記第３の分周比から前記第４の分周比への前記分周比の減少における前記分周比の時間変化率の絶対値よりも小さくなるように制御される
    ことを特徴とする周波数掃引回路。
  3. 　請求項１または２に記載の周波数掃引回路において、
    　前記第２の分周比は、順次増加する方向の周波数間隔を有する複数の第２の分周比からなり、
    　前記各第２の分周比間の前記分周比の時間変化率の絶対値は、前記第３の分周比に近づくのにしたがって次第に小さくなり、かつ、前記第２の分周比の最大分周比から前記第３の分周比への増加における前記分周比の時間変化率の絶対値は、前記各第２の分周比間の前記分周比の時間変化率の絶対値よりも小さくなるように制御される
    ことを特徴とする周波数掃引回路。
  4. 　互いに周波数間隔が設定された複数の発振信号を出力する周波数掃引回路であって、
    　基準周波数信号が入力される入力端子と、
    　出力周波数信号に接続された出力端子と、
    　位相比較信号に基づき前記出力周波数信号を出力する電圧制御発振器と、
    　分周器制御信号を出力する分周器制御回路と、
    　前記出力周波数信号が入力され、前記分周器制御信号で指定される分周比で前記出力周波数信号を分周して分周周波数信号を出力する分周器と、
    　前記基準周波数信号と前記分周周波数信号との位相を比較し、前記位相比較信号を出力する位相比較器とを備え、
    　前記分周器制御回路は、前記分周比を第１の分周比から、前記第１の分周比よりも小さい第２の分周比を介して、前記第２の分周比よりも小さい第３の分周比に減少させた上で、前記第３の分周比よりも大きい第４の分周比を介して、前記第４の分周比よりも大きくかつ前記第１の分周比よりも小さい第５の分周比に戻すような前記分周器制御信号を出力し、
    　前記第２の分周比から前記第３の分周比への前記分周比の減少における前記分周比の時間変化率の絶対値は、前記第１の分周比から前記第２の分周比への前記分周比の減少における前記分周比の時間変化率の絶対値よりも小さくなるように制御される
    ことを特徴とする周波数掃引回路。
  5. 　請求項４記載の周波数掃引回路において、
    　前記第４の分周比から前記第５の分周比への前記分周比の増加における前記分周比の時間変化率の絶対値は、前記第３の分周比から前記第４の分周比への前記分周比の増加における前記分周比の時間変化率の絶対値よりも小さくなるように制御される
    ことを特徴とする周波数掃引回路。
  6. 　請求項４または５に記載の周波数掃引回路において、
    　前記第２の分周比は、順次減少する方向の周波数間隔を有する複数の第２の分周比からなり、
    　前記各第２の分周比間の前記分周比の時間変化率の絶対値は、前記第３の分周比に近づくのにしたがって次第に小さくなり、かつ、前記第２の分周比の最大分周比から前記第３の分周比への減少における前記分周比の時間変化率の絶対値は、前記各第２の分周比間の前記分周比の時間変化率の絶対値よりも小さくなるように制御される
    ことを特徴とする周波数掃引回路。
  7. 　請求項１から６のうちのいずれか１項に記載の周波数掃引回路を備えたレーダー装置。
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