WO2020003055A1 - 半導体装置の作製方法 - Google Patents

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film
transistor
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肥塚純一
神長正美
井口貴弘
中澤安孝
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Semiconductor Energy Laboratory Co Ltd
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Definitions

  • One embodiment of the present invention relates to a semiconductor device and a manufacturing method thereof.
  • One embodiment of the present invention relates to a display device and a manufacturing method thereof.
  • one embodiment of the present invention is not limited to the above technical field.
  • Technical fields of one embodiment of the present invention include a semiconductor device, a display device, a light-emitting device, a power storage device, a storage device, an electronic device, a lighting device, an input device (eg, a touch sensor), an input / output device (eg, a touch panel, and the like). ), Their driving methods, or their manufacturing methods.
  • a semiconductor device generally refers to a device that can function by utilizing semiconductor characteristics.
  • an oxide semiconductor using a metal oxide As a semiconductor material applicable to a transistor, an oxide semiconductor using a metal oxide has attracted attention.
  • a plurality of oxide semiconductor layers are stacked, and among the plurality of oxide semiconductor layers, the oxide semiconductor layer serving as a channel contains indium and gallium, and the ratio of indium is set to the percentage of gallium.
  • a semiconductor device is disclosed in which the field effect mobility (which may be simply referred to as mobility or ⁇ FE) is increased by making the mobility larger.
  • a metal oxide that can be used for a semiconductor layer can be formed by a sputtering method or the like, it can be used for a semiconductor layer of a transistor included in a large display device.
  • a transistor including a metal oxide has higher field-effect mobility than a case where amorphous silicon is used; thus, a high-performance display device including a driver circuit can be realized.
  • Patent Document 2 discloses an oxidation method in which a source region and a drain region include a low-resistance region containing at least one of a group consisting of aluminum, boron, gallium, indium, titanium, silicon, germanium, tin, and lead as a dopant.
  • a thin film transistor to which an object semiconductor film is applied is disclosed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with favorable electric characteristics.
  • An object of one embodiment of the present invention is to provide a semiconductor device with stable electric characteristics.
  • An object of one embodiment of the present invention is to provide a highly reliable semiconductor device.
  • One embodiment of the present invention forms a semiconductor layer, forms a gate insulating layer over the semiconductor layer, forms a metal oxide layer over the gate insulating layer, and overlaps with part of the semiconductor layer over the metal oxide layer.
  • a method for manufacturing a semiconductor device in which a gate electrode is formed and a first element is supplied to a region of the semiconductor layer where the gate electrode does not overlap with a metal oxide layer and a gate insulating layer.
  • One embodiment of the present invention forms a semiconductor layer, forms a gate insulating layer over the semiconductor layer, forms a metal oxide layer over the gate insulating layer, and overlaps with part of the semiconductor layer over the metal oxide layer.
  • Forming a gate electrode supplying a first element to a region of the semiconductor layer where the gate electrode does not overlap with each other via the metal oxide layer and the gate insulating layer, and supplying the first element to the semiconductor layer; This is a method for manufacturing a semiconductor device, in which an oxide layer is processed into an island shape.
  • One embodiment of the present invention forms a semiconductor layer, forms a gate insulating layer over the semiconductor layer, forms a metal oxide layer over the gate insulating layer, and overlaps with part of the semiconductor layer over the metal oxide layer.
  • Forming a gate electrode supplying a first element to a region in the semiconductor layer where the gate electrode does not overlap, via the metal oxide layer and the gate insulating layer, and in a region where the gate electrode in the metal oxide layer does not overlap,
  • This is a method for manufacturing a semiconductor device, in which a second element is supplied through a gate insulating layer, the second element is supplied to the metal oxide layer, and the metal oxide layer is processed into an island shape.
  • the second element may be supplied to the metal oxide layer.
  • the first element may be supplied to the semiconductor layer. May be supplied.
  • the first element is, for example, phosphorus, boron, magnesium, aluminum, or silicon.
  • the second element is, for example, silicon, phosphorus, argon, krypton, xenon, arsenic, gallium, or germanium.
  • the metal oxide layer is preferably processed into an island shape by wet etching.
  • the metal oxide layer preferably has an aluminum oxide film.
  • the metal oxide layer and the semiconductor layer preferably have the same metal oxide.
  • first heat treatment be performed, the first element be supplied to the semiconductor layer, and then second heat treatment be performed.
  • the second heat treatment is preferably performed at a lower temperature than the first heat treatment.
  • the semiconductor layer preferably contains a metal oxide.
  • a semiconductor device with favorable electric characteristics can be provided.
  • a semiconductor device with stable electric characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • FIG. 1A is a top view illustrating an example of a transistor.
  • FIGS. 1B and 1C are cross-sectional views illustrating an example of a transistor.
  • FIGS. 2A and 2B are cross-sectional views illustrating an example of a transistor.
  • FIG. 3A is a top view illustrating an example of a transistor.
  • FIGS. 3B and 3C are cross-sectional views illustrating an example of a transistor.
  • FIGS. 4A to 4C are cross-sectional views illustrating an example of a transistor.
  • 5A to 5E are cross-sectional views illustrating an example of a method for manufacturing a transistor.
  • 6A and 6B are cross-sectional views illustrating an example of a method for manufacturing a transistor.
  • FIGS. 1A is a top view illustrating an example of a transistor.
  • FIGS. 1B and 1C are cross-sectional views illustrating an example of a transistor.
  • FIGS. 2A and 2B are cross-sectional views
  • FIGS. 10A to 10C are top views illustrating an example of a display device.
  • FIG. 11 is a cross-sectional view illustrating an example of a display device.
  • FIG. 12 is a cross-sectional view illustrating an example of a display device.
  • FIG. 13 is a cross-sectional view illustrating an example of a display device.
  • FIG. 14 is a cross-sectional view illustrating an example of a display device.
  • FIG. 15A is a block diagram illustrating an example of a display device.
  • FIGS. 15B and 15C are circuit diagrams each illustrating an example of a display device.
  • FIGS. 16A, 16C, and 16D are circuit diagrams illustrating an example of a display device.
  • FIG. 16B is a timing chart of the display device.
  • FIGS. 17A and 17B are diagrams illustrating an example of a display module.
  • 18A and 18B illustrate an example of an electronic device.
  • FIGS. 19A to 19D illustrate an example of an electronic device.
  • 20A to 20E illustrate an example of an electronic device.
  • FIGS. 21A to 21F illustrate an example of an electronic device.
  • FIG. 22 is a graph illustrating an etching rate of the metal oxide film according to the first embodiment.
  • FIGS. 22 is a graph illustrating an etching rate of the metal oxide film according to the first embodiment.
  • FIG. 23A and 23B are cross-sectional observation photographs of the sample according to Example 1.
  • FIG. FIG. 24 is a graph illustrating electric characteristics of the transistor according to the first embodiment.
  • FIG. 25 is a graph illustrating reliability evaluation results of the transistor according to the first embodiment.
  • FIGS. 26A to 26D are graphs showing electric characteristics of the transistor according to the second embodiment.
  • FIG. 27 is a graph illustrating reliability evaluation results of the transistor according to the second embodiment.
  • FIG. 28 is a cross-sectional observation photograph of the sample according to Example 2.
  • FIGS. 29A and 29B are graphs showing the results of structural analysis and the film density of the sample according to Example 3.
  • FIG. 30 is a cross-sectional observation photograph of the sample according to Example 3.
  • FIG. 31 is a cross-sectional observation photograph of the sample according to Example 3.
  • film and the word “layer” can be interchanged with each other depending on circumstances or conditions.
  • conductive layer can be changed to the term “conductive film”.
  • insulating film can be changed to the term “insulating layer”.
  • the channel length direction of a transistor refers to one of directions parallel to a straight line connecting the source region and the drain region at the shortest distance. That is, the channel length direction corresponds to one of the directions of current flowing through the semiconductor layer when the transistor is on.
  • the channel width direction refers to a direction orthogonal to the channel length direction. Note that the channel length direction and the channel width direction may not be determined to be one depending on the structure and shape of the transistor.
  • off-state current refers to a drain current when a transistor is in an off state (also referred to as a non-conductive state or a cut-off state) unless otherwise specified.
  • the off state means a state in which the voltage V gs between the gate and the source is lower than the threshold voltage V th in an n-channel transistor (higher than V th in a p-channel transistor).
  • a semiconductor layer is formed, a gate insulating layer is formed over the semiconductor layer, a metal oxide layer is formed over the gate insulating layer, and the semiconductor layer is formed over the metal oxide layer.
  • a first element is supplied (also referred to as addition or implantation) through a metal oxide layer and a gate insulating layer to a region of the semiconductor layer where the gate electrode does not overlap with the first element. .
  • the first element is supplied to the semiconductor layer through the metal oxide layer and the gate insulating layer in this order.
  • the layer in which the first element enters first is the most susceptible to damage. Accordingly, by providing the metal oxide layer over the gate insulating layer, the first element first enters the metal oxide layer, so that damage to the gate insulating layer and the semiconductor layer can be reduced. Thus, the reliability of the transistor can be improved.
  • the semiconductor layer preferably contains a metal oxide.
  • a case where the semiconductor layer contains a metal oxide will be mainly described.
  • first heat treatment is preferably performed.
  • oxygen be supplied from the gate insulating layer to the semiconductor layer.
  • the gate insulating layer preferably contains an oxide. It is preferable that the metal oxide layer does not easily transmit oxygen. Accordingly, release of oxygen contained in the gate insulating layer to the metal oxide layer side can be suppressed, and supply of the oxygen to the semiconductor layer can be promoted. Therefore, oxygen vacancies in the semiconductor layer can be compensated, and the reliability of the transistor can be increased.
  • a gate electrode is formed, and the first element is supplied to the semiconductor layer using the gate electrode as a mask, whereby a pair of low-resistance regions can be formed in the semiconductor layer. That is, the semiconductor layer is formed so as to have a channel formation region overlapping with the gate electrode and a pair of low-resistance regions sandwiching the channel formation region.
  • the first element is, for example, phosphorus, boron, magnesium, aluminum, or silicon.
  • the metal oxide layer does not easily transmit hydrogen and water. Accordingly, it is possible to suppress the release of hydrogen and water contained in the gate electrode to the metal oxide layer side, and to suppress the diffusion of the hydrogen and water into the semiconductor layer. Therefore, an increase in carrier density in the channel formation region of the semiconductor layer can be suppressed. When the number of oxygen vacancies in the channel formation region of the semiconductor layer is small and the carrier density is low, the off-state current of the transistor can be significantly reduced and the reliability of the transistor can be increased.
  • the metal oxide layer is processed into an island shape using the gate electrode as a mask, it is preferable to process the metal oxide layer after supplying the first element to the semiconductor layer.
  • the first element by supplying the first element to the semiconductor layer through the metal oxide layer, damage to the semiconductor layer and the gate insulating layer can be reduced.
  • the first element when the first element is supplied to the semiconductor layer, the first element can be supplied to the metal oxide layer.
  • the etching rate of the metal oxide layer can be increased. Accordingly, the etching rate of the metal oxide layer can be different between a portion overlapping the gate electrode and a portion not overlapping the gate electrode. Therefore, a shape defect of the metal oxide layer due to etching can be suppressed.
  • the metal oxide layer may be difficult to process depending on the material and the forming conditions. In that case, it is preferable that the second element be supplied to the metal oxide layer and then processed. By supplying the second element to lower the crystallinity of the metal oxide layer, the processing of the metal oxide layer becomes easy.
  • the second element is, for example, silicon, phosphorus, argon, krypton, xenon, arsenic, gallium, or germanium.
  • the element supply step of the first element and the supply step of the second element there is no limitation on the order of the supply step of the first element and the supply step of the second element.
  • the element supply step may be performed only once.
  • an aluminum oxide film can be used for the metal oxide layer.
  • the metal oxide layer For example, by adding argon to an aluminum oxide film, the aluminum oxide film is easily etched.
  • the metal oxide layer and the semiconductor layer preferably have the same metal oxide.
  • the metal oxide layer is preferably processed by wet etching.
  • wet etching By using wet etching, etching of the gate insulating layer simultaneously with the metal oxide layer can be suppressed. Accordingly, a decrease in the thickness of the gate insulating layer can be suppressed, and the thickness of the gate insulating layer can be made uniform.
  • second heat treatment may be performed.
  • the first heat treatment is preferably performed at a relatively high temperature (for example, 350 ° C.) in order to sufficiently supply oxygen from the gate insulating layer to the semiconductor layer.
  • a relatively high temperature for example, 350 ° C.
  • oxygen contained in a channel formation region of the semiconductor layer or the gate insulating layer is reduced. May be diffused into the low resistance region or the gate electrode. Therefore, it is preferable that the second heat treatment be performed at a lower temperature than the first heat treatment.
  • the first element can be supplied to the gate insulating layer.
  • the first element is mainly supplied to a portion of the gate insulating layer which overlaps with the low-resistance region of the semiconductor layer, and the first element is supplied to a portion which overlaps with the channel formation region of the semiconductor layer. Is difficult to supply the first element. Therefore, in the second heat treatment, oxygen is supplied from the gate insulating layer to the channel formation region, so that oxygen vacancies in the channel formation region are compensated.
  • oxygen is hardly supplied from the gate insulating layer, so that the electric resistance does not easily increase.
  • FIG. 1A is a top view of the transistor 100.
  • FIG. 1B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG.
  • FIG. 1C is a cross-sectional view taken along dashed-dotted line B1-B2 in FIG.
  • the direction of the dashed line A1-A2 corresponds to the channel length direction
  • the direction of the dashed line B1-B2 corresponds to the channel width direction.
  • FIG. 1A some components (eg, a gate insulating layer) of the transistor 100 are not illustrated.
  • a top view of the transistor is omitted in some of the drawings as in FIG.
  • the transistor 100 includes an insulating layer 103, an island-shaped semiconductor layer 108, a gate insulating layer 110, a metal oxide layer 114, a gate electrode 112, and an insulating layer 118.
  • the insulating layer 103 is provided over the substrate 102.
  • the semiconductor layer 108 is provided over the insulating layer 103.
  • the gate insulating layer 110 is in contact with the upper surface of the insulating layer 103 and the upper surface and side surfaces of the semiconductor layer 108.
  • the metal oxide layer 114 is provided over the gate insulating layer 110.
  • the metal oxide layer 114 has a portion that overlaps with the semiconductor layer 108 with the gate insulating layer 110 interposed therebetween.
  • the gate electrode 112 is provided over the metal oxide layer 114.
  • the gate electrode 112 has a portion which overlaps with the semiconductor layer 108 with the gate insulating layer 110 and the metal oxide layer 114 interposed therebetween.
  • the insulating layer 118 is provided to cover the upper surface of the gate insulating layer 110, the side surfaces of the metal oxide layer 114, and the upper surface of the gate electrode 112.
  • the transistor 100 is a top-gate transistor including a gate electrode 112 over a semiconductor layer 108.
  • the transistor 100 may include a conductive layer 120a and a conductive layer 120b over the insulating layer 118.
  • One of the conductive layers 120a and 120b functions as a source electrode, and the other functions as a drain electrode.
  • the conductive layer 120a and the conductive layer 120b are electrically connected to a low-resistance region 108n described below through an opening 141a or an opening 141b provided in the insulating layer 118 and the gate insulating layer 110, respectively.
  • the semiconductor layer 108 preferably includes a metal oxide having semiconductor characteristics (hereinafter, also referred to as an oxide semiconductor).
  • the semiconductor layer 108 has a region overlapping with the gate electrode 112 and a pair of low-resistance regions 108n sandwiching the region.
  • a region of the semiconductor layer 108 overlapping with the gate electrode 112 functions as a channel formation region where a channel of the transistor 100 can be formed.
  • the pair of low-resistance regions 108n functions as a source region and a drain region of the transistor 100.
  • the low-resistance region 108n can also be referred to as a region having a lower resistance than the channel formation region, a region with a high carrier concentration, a region with a high oxygen defect density, a region with a high impurity concentration, or an n-type region.
  • the low resistance region 108n is a region including one or more impurity elements.
  • the impurity element include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, arsenic, aluminum, magnesium, silicon, and a rare gas (such as helium, neon, argon, krypton, and xenon).
  • the pair of low resistance regions 108n preferably contains boron, phosphorus, aluminum, magnesium, or silicon, and more preferably contains boron or phosphorus.
  • part of the impurity element included in the low-resistance region 108n may be diffused to a channel formation region due to an influence of heat applied in the manufacturing process or the like.
  • the concentration of the impurity element in the channel formation region is preferably one-tenth or less, more preferably one-hundredth or less, the concentration of the impurity element in the low-resistance region 108n.
  • the gate insulating layer 110 has a region in contact with a channel formation region of the semiconductor layer 108 and overlapping with the gate electrode 112.
  • the gate insulating layer 110 has a region which is in contact with the pair of low-resistance regions 108n of the semiconductor layer 108 and does not overlap with the gate electrode 112.
  • the gate insulating layer 110 preferably includes an oxide.
  • the gate insulating layer 110 is preferably an oxide film from which oxygen can be released by heating.
  • heat treatment is performed before the formation of the gate electrode 112 and the supply of the impurity element to the semiconductor layer 108, so that oxygen is supplied from the gate insulating layer 110 to the semiconductor layer 108.
  • heat treatment may be performed after formation of the gate electrode 112 and supply of the impurity element to the semiconductor layer 108.
  • oxygen contained in the channel formation region of the semiconductor layer 108 may diffuse into the low-resistance region 108n and the gate electrode 112. Further, oxygen may be supplied from the gate insulating layer 110 to the low-resistance region 108n.
  • the carrier density may decrease and the electric resistance may increase.
  • the impurity element be contained in a region of the gate insulating layer 110 which is in contact with the pair of low-resistance regions 108n, that is, a region which does not overlap with the gate electrode 112.
  • the region of the gate insulating layer 110 which does not overlap with the gate electrode 112 preferably has a region where the impurity concentration is higher than the region of the gate insulating layer 110 overlapping with the gate electrode 112 and lower than the low resistance region 108n.
  • the insulating layer 103 and the gate insulating layer 110 which are in contact with the channel formation region of the semiconductor layer 108 preferably include an oxide.
  • an oxide film such as a silicon oxide film, a silicon oxynitride film, or an aluminum oxide film can be used.
  • oxygen released from the insulating layer 103 or the gate insulating layer 110 due to heat treatment or the like in the manufacturing process of the transistor 100 is supplied to the channel formation region of the semiconductor layer 108 to reduce oxygen vacancies in the semiconductor layer 108. it can.
  • FIG. 2A is an enlarged cross-sectional view of a region P surrounded by a dashed line in FIG.
  • the gate insulating layer 110 has a region 110d containing the above-described impurity element.
  • the region 110d is located at least at the interface with the low-resistance region 108n or in the vicinity thereof.
  • the region 110d is located at or near an interface with the insulating layer 103 in a region where the semiconductor layer 108 and the gate electrode 112 are not provided.
  • the region 110d is preferably not provided in a portion of the semiconductor layer 108 which is in contact with a channel formation region.
  • the insulating layer 103 includes a region 103d containing the above-described impurity element at or near an interface in contact with the gate insulating layer 110. As illustrated in FIG. 2A, the region 103d may be provided at an interface in contact with the low-resistance region 108n or in the vicinity thereof. At this time, the impurity concentration in a portion overlapping with the low-resistance region 108n is lower than the concentration in contact with the gate insulating layer 110.
  • the impurity concentration in the low-resistance region 108n has a concentration gradient such that the concentration is higher as the position is closer to the gate insulating layer 110.
  • the concentration is uniform over the entire low resistance region 108n
  • the total amount of the impurity elements in the low resistance region 108n can be reduced, so that the impurity element diffuses into the channel formation region due to heat or the like during the manufacturing process. The amount of impurities that can be obtained can be kept low.
  • the impurity concentration in the region 110d preferably has a concentration gradient such that the concentration increases as the position approaches the low-resistance region 108n.
  • the gate insulating layer 110 to which the oxide film capable of releasing oxygen by heating is applied the release of oxygen can be suppressed in the region 110d containing the above-described impurity element as compared with the other regions. Therefore, the region 110d of the gate insulating layer 110 located at or near the interface with the low-resistance region 108n functions as a blocking layer for oxygen, and can effectively reduce oxygen supplied to the low-resistance region 108n. .
  • the supply of the impurity element is performed at least to the semiconductor layer 108 using the gate electrode 112 as a mask. Further, the impurity element is preferably supplied also to the gate insulating layer 110. This allows the region 110d to be formed in a self-aligned manner at the same time as the formation of the low resistance region 108n.
  • the region 110 d is exaggerated to show that the portion of the gate insulating layer 110 with a high impurity concentration is located at or near the interface with the semiconductor layer 108. Although a hatching pattern is shown only in the vicinity of the semiconductor layer 108 in the middle, the impurity element is included in the entire gate insulating layer 110 in the thickness direction.
  • the supply of the impurity element is preferably performed by a plasma ion doping method or an ion implantation method. In these methods, since the depth at which ions are added is easily adjusted, ions can be easily added to a region including the gate insulating layer 110 and the semiconductor layer 108.
  • the supply condition of the impurity element be set so that the impurity concentration in the region of the semiconductor layer 108 on the gate insulating layer 110 side or in the interface between the semiconductor layer 108 and the gate insulating layer 110 or in the vicinity thereof is the highest. .
  • an appropriate concentration of the impurity element can be supplied to both the semiconductor layer 108 and the gate insulating layer 110 in one step.
  • the contact resistance between the low-resistance region 108n and the source electrode or the drain electrode can be reduced by supplying the impurity element at a high concentration over the low-resistance region 108n to reduce the resistance.
  • the diffusibility of oxygen in this portion is reduced and oxygen in the gate insulating layer 110 is reduced to a low-resistance region. Diffusion to the 108n side can be further suppressed.
  • Each of the low resistance region 108n and the region 110d has an impurity concentration of 1 ⁇ 10 19 atoms / cm 3 to 1 ⁇ 10 23 atoms / cm 3 , preferably 5 ⁇ 10 19 atoms / cm 3 to 5 ⁇ 10 22 atoms / cm 3. It is preferable to include a region having a size of not more than cm 3 , more preferably not less than 1 ⁇ 10 20 atoms / cm 3 and not more than 1 ⁇ 10 22 atoms / cm 3 .
  • the low-resistance region 108n include a portion having a higher impurity concentration than the region 110d of the gate insulating layer 110, because the electric resistance of the low-resistance region 108n can be further reduced.
  • the concentration of the impurities contained in the low resistance region 108n and the region 110d is determined by, for example, a secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or an X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy). Can be analyzed by When XPS analysis is used, the concentration distribution in the depth direction can be known by combining ion sputtering from the front side or the back side with XPS analysis.
  • SIMS Secondary Ion Mass Spectrometry
  • XPS X-ray Photoelectron Spectroscopy
  • the impurity element exists in a state bonded to oxygen in the semiconductor layer 108. That is, when the impurity element deprives oxygen in the semiconductor layer 108, oxygen vacancies are generated in the semiconductor layer 108, and the oxygen vacancies are combined with hydrogen in the film to generate carriers. Further, since the impurity element in the semiconductor layer 108 is stably present in an oxidized state, the impurity element is not easily desorbed by heat or the like during the process, and a stable low-resistance region 108n with a low electric resistance can be realized.
  • the impurity element exists in the gate insulating layer 110 in a state bonded to oxygen as in the semiconductor layer 108.
  • oxygen and the impurity element are combined and stabilized, oxygen is hardly desorbed in a region including the impurity element even when heating is performed, so that oxygen is hardly diffused to another layer.
  • oxygen can be supplied to the channel formation region while suppressing supply of oxygen from the gate insulating layer 110 to the low-resistance region 108n. Therefore, oxygen vacancies in the channel formation region can be reduced while preventing the resistance of the low resistance region 108n from increasing. As a result, a transistor with favorable electric characteristics and high reliability can be realized.
  • an element which is combined with oxygen in the semiconductor layer 108 and the gate insulating layer 110 to be stabilized is preferably used.
  • an element whose oxide can exist as a solid in a standard state is preferable to use.
  • Particularly preferred elements include a rare gas, a typical nonmetallic element other than hydrogen, a typical metal element, and a transition metal element, with boron, phosphorus, aluminum, magnesium, and silicon being particularly preferred.
  • boron contained in the low-resistance region 108n and the region 110d may exist in a state of being bonded to oxygen. This can be confirmed by observing a spectrum peak due to B 2 O 3 bonding in the XPS analysis. Further, in the XPS analysis, the peak intensity due to the state where the boron element exists alone is not observed, or the peak intensity becomes extremely small to such an extent that it is buried in the background noise at the lower limit of measurement.
  • the metal oxide layer 114 is formed using a material that does not easily transmit oxygen and hydrogen.
  • the metal oxide layer 114 has a function of preventing oxygen contained in the gate insulating layer 110 from diffusing to the gate electrode 112 side.
  • the metal oxide layer 114 has a function of preventing hydrogen and water contained in the gate electrode 112 from diffusing to the gate insulating layer 110 side. It is preferable that the metal oxide layer 114 be formed using a material that does not easily transmit oxygen and hydrogen than the gate insulating layer 110 at least.
  • the provision of the metal oxide layer 114 prevents diffusion of oxygen from the gate insulating layer 110 to the gate electrode 112 even when a metal material such as aluminum or copper which easily absorbs oxygen is used for the gate electrode 112. Can be prevented. Further, even when the gate electrode 112 contains hydrogen, diffusion of hydrogen from the gate electrode 112 to the semiconductor layer 108 through the gate insulating layer 110 can be prevented. As a result, the carrier density in the channel formation region of the semiconductor layer 108 can be extremely low.
  • the metal oxide layer 114 may be either an insulating layer or a conductive layer. When the metal oxide layer 114 is an insulating layer, the metal oxide layer 114 can be referred to as part of the gate insulating layer 110. When the metal oxide layer 114 is a conductive layer, the metal oxide layer 114 can be referred to as a part of the gate electrode 112.
  • an insulating material having a higher dielectric constant than silicon oxide be used for the metal oxide layer 114.
  • an aluminum oxide film, a hafnium oxide film, a hafnium aluminate film, or the like is preferably used because a driving voltage can be reduced.
  • a conductive oxide such as indium oxide, indium tin oxide (ITO), or indium tin oxide containing silicon (ITSO) can be used.
  • ITO indium tin oxide
  • ITSO indium tin oxide containing silicon
  • a conductive oxide containing indium is preferable because of its high conductivity.
  • the metal oxide layer 114 be formed using an oxide material containing one or more of the same elements as the semiconductor layer 108.
  • an oxide semiconductor material that can be used for the semiconductor layer 108 is preferably used.
  • the metal oxide layer 114 is preferably formed using a sputtering apparatus.
  • oxygen can be supplied to the gate insulating layer 110 and the semiconductor layer 108 in an atmosphere containing oxygen gas.
  • the manufacturing process of the transistor 100 includes a step of forming the metal oxide layer 114 in an island shape. Further, even when the metal oxide layer 114 is an insulating layer, the metal oxide layer 114 can be formed in an island shape. At this time, processing may be difficult depending on the material and the processing method.
  • an impurity element is supplied to the semiconductor layer 108 through the metal oxide layer 114. Accordingly, the impurity element is also supplied to the metal oxide layer 114, and the etching rate of the metal oxide layer 114 can be increased. Therefore, the etching rate of the metal oxide layer 114 can be different between a portion overlapping the gate electrode 112 and a portion not overlapping. Therefore, a portion of the metal oxide layer 114 that overlaps with the gate electrode 112 is hardly etched, and a shape defect of the metal oxide layer 114 can be suppressed. In addition, coverage of the insulating layer 118 can be improved, and poor coverage can be suppressed.
  • the gate electrode 112 and the metal oxide layer 114 are processed so that their top shapes substantially match each other.
  • the island-shaped metal oxide layer 114 can be formed by processing using the gate electrode 112 as a mask.
  • the upper surfaces have substantially the same shape means that at least a part of the outline overlaps between the stacked layers. For example, this includes the case where the lower layer is processed using the upper layer as a mask, and the case where the upper layer and the lower layer are processed with the same mask pattern or a part of the same mask pattern. However, the contours do not strictly overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer. In this case, too, the upper surface shapes are substantially matched.
  • the insulating layer 118 functions as a protective layer for protecting the transistor 100.
  • the insulating layer 118 preferably has a function of preventing oxygen released from the gate insulating layer 110 from being diffused to the outside.
  • an inorganic insulating material such as an oxide or a nitride can be used.
  • an inorganic insulating material such as silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, or hafnium aluminate can be used.
  • FIG. 3A is a top view of the transistor 100A.
  • FIG. 3B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG.
  • FIG. 3C is a cross-sectional view taken along dashed-dotted line B1-B2 in FIG.
  • the direction of the dashed line A1-A2 corresponds to the channel length direction
  • the direction of the dashed line B1-B2 corresponds to the channel width direction.
  • the transistor 100A is different from the transistor 100 in that a conductive layer 106 is provided between the substrate 102 and the insulating layer 103.
  • the conductive layer 106 has a region overlapping with the semiconductor layer 108 and the gate electrode 112.
  • the conductive layer 106 has a function as a first gate electrode (also referred to as a bottom gate electrode), and the gate electrode 112 has a function as a second gate electrode (also referred to as a top gate electrode).
  • the insulating layer 103 functions as a first gate insulating layer
  • part of the gate insulating layer 110 functions as a second gate insulating layer.
  • a portion of the semiconductor layer 108 that overlaps with at least one of the gate electrode 112 and the conductive layer 106 functions as a channel formation region. Note that a portion of the semiconductor layer 108 that overlaps with the gate electrode 112 may be referred to as a channel formation region hereinafter for ease of description. A channel can be formed also in the region including the region 108n).
  • the conductive layer 106 is electrically connected to the gate electrode 112 through the metal oxide layer 114, the gate insulating layer 110, and the opening 142 provided in the insulating layer 103. It may be connected. Thus, the same potential can be applied to the conductive layer 106 and the gate electrode 112.
  • a material similar to that of the gate electrode 112, the conductive layer 120a, or the conductive layer 120b can be used. It is particularly preferable to use a material containing copper for the conductive layer 106 because wiring resistance can be reduced.
  • the gate electrode 112 and the conductive layer 106 protrude outside the edge of the semiconductor layer 108 in the channel width direction.
  • the entire semiconductor layer 108 in the channel width direction is covered with the gate electrode 112 and the conductive layer 106 with the gate insulating layer 110 and the insulating layer 103 interposed therebetween. .
  • the semiconductor layer 108 can be electrically surrounded by an electric field generated by the pair of gate electrodes. At this time, it is particularly preferable to apply the same potential to the conductive layer 106 and the gate electrode 112. Thus, an electric field for inducing a channel can be effectively applied to the semiconductor layer 108, so that the on-state current of the transistor 100A can be increased. Therefore, the transistor 100A can be miniaturized.
  • a structure in which the gate electrode 112 and the conductive layer 106 are not connected may be employed.
  • a constant potential may be applied to one of the pair of gate electrodes, and a signal for driving the transistor 100A may be applied to the other.
  • the threshold voltage when the transistor 100A is driven by the other electrode can be controlled by the potential applied to one electrode.
  • a semiconductor device of one embodiment of the present invention which includes a transistor and a capacitor, is described with reference to FIGS. Specifically, an example is described in which the transistor and the capacitor are formed over one surface using the semiconductor layer 108c containing an impurity as one electrode of the capacitor.
  • the capacitor 130A illustrated in FIG. 4A is provided side by side with the transistor 100 (FIGS. 1A to 1C).
  • the capacitor 130A illustrated in FIG. 4B is provided side by side with the transistor 100A (FIGS. 3A to 3C).
  • the capacitor 130A has a structure in which the gate insulating layer 110 and the insulating layer 118 functioning as a dielectric are provided between the semiconductor layer 108c and the conductive layer 120b.
  • the semiconductor layer 108c is provided on the same plane as the semiconductor layer 108.
  • the semiconductor layer 108c can be formed by processing the same metal oxide film as the semiconductor layer 108 and supplying the same impurity element as the low-resistance region 108n.
  • the capacitor 130A can be manufactured at the same time as the transistor without increasing the number of manufacturing steps.
  • the capacitor 130B illustrated in FIG. 4C is provided side by side with the transistor 100A (FIGS. 3A to 3C).
  • the capacitor 130B has a structure in which the insulating layer 103 serving as a dielectric is provided between the conductive layer 106c and the semiconductor layer 108c.
  • the conductive layer 106c is provided on the same surface as the conductive layer 106.
  • the conductive layer 106c can be formed by processing the same conductive film as the conductive layer 106.
  • the capacitor 130B can be smaller than that of the capacitor 130A, the capacitor can have a larger capacity.
  • the substrate 102 there is no particular limitation on the material or the like of the substrate 102, but it is necessary that the substrate have at least enough heat resistance to withstand heat treatment performed later.
  • a single crystal semiconductor substrate using silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like is used as the substrate 102. Is also good.
  • a substrate provided with a semiconductor element over these substrates may be used as the substrate 102.
  • a flexible substrate may be used as the substrate 102, and the transistor 100 and the like may be formed directly over the flexible substrate.
  • a separation layer may be provided between the substrate 102 and the transistor 100 or the like. The peeling layer can be used to complete a part or the whole of a semiconductor device thereon, separate it from the substrate 102, and transfer it to another substrate. In that case, the transistor 100 and the like can be transferred to a substrate having low heat resistance or a flexible substrate.
  • the insulating layer 103 can be formed using a single layer or a stacked layer of an oxide insulating film or a nitride insulating film. Note that at least a region of the insulating layer 103 which is in contact with the semiconductor layer 108 is preferably formed using an oxide insulating film in order to improve interface characteristics with the semiconductor layer 108. Further, a film which releases oxygen by heating is preferably used for the insulating layer 103.
  • the insulating layer 103 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, gallium oxide, Ga-Zn oxide, or the like may be used, and a single layer or a stacked layer can be provided.
  • pretreatment such as oxygen plasma treatment is performed on a surface which is in contact with the semiconductor layer 108, Alternatively, it is preferable to oxidize near the surface.
  • the gate electrode 112, the conductive layer 106 serving as a gate electrode, and the conductive layers 120a and 120b serving as source and drain electrodes are formed using chromium, copper, aluminum, gold, silver, zinc, molybdenum, tantalum, titanium,
  • Each of the metal elements can be formed using a metal element selected from tungsten, manganese, nickel, iron, and cobalt, an alloy including the above-described metal element as a component, an alloy in which the above-described metal elements are combined, or the like.
  • the gate electrode 112, the conductive layer 106, the conductive layer 120a, and the conductive layer 120b are each formed of an In-Sn oxide, an In-W oxide, an In-W-Zn oxide, an In-Ti oxide, an In-Ti oxide.
  • An oxide conductor (OC: Oxide Conductor) such as a -Sn oxide, an In-Zn oxide, an In-Sn-Si oxide, or an In-Ga-Zn oxide, or a metal oxide film can also be used.
  • an oxide conductor OC
  • each of the gate electrode 112 and the conductive layer 106 may have a stacked structure of a conductive film containing the oxide conductor (metal oxide) and a conductive film containing a metal or an alloy.
  • a conductive film containing a metal or an alloy wiring resistance can be reduced.
  • a conductive film containing an oxide conductor is preferably applied to a side of the gate electrode 112 which is in contact with the gate insulating layer 110 or a side of the conductive layer 106 which is in contact with the insulating layer 103.
  • the gate electrode 112, the conductive layer 106, the conductive layer 120a, and the conductive layer 120b each include, among the above metal elements, any one or more selected from among titanium, tungsten, tantalum, and molybdenum. It is preferred to have. In particular, it is preferable to use a tantalum nitride film.
  • the tantalum nitride film has conductivity, has a high barrier property against copper, oxygen, or hydrogen, and emits little hydrogen from itself. It is suitable as a conductive film in the vicinity of the layer 108.
  • An insulating layer containing one or more of a magnesium film, a lanthanum oxide film, a cerium oxide film, and a neodymium oxide film can be used. Note that the gate insulating layer 110 is not limited to a single layer and may have a stacked structure of two or more layers.
  • At least a region of the gate insulating layer 110 which is in contact with the semiconductor layer 108 is preferably an oxide insulating film, and more preferably has a region containing oxygen in excess of the stoichiometric composition.
  • the gate insulating layer 110 is an insulating film that can release oxygen.
  • the gate insulating layer 110 is formed in an oxygen atmosphere, heat treatment, plasma treatment, or the like is performed on the formed gate insulating layer 110 in an oxygen atmosphere. Oxygen can be supplied into the gate insulating layer 110 by forming an oxide film in an atmosphere or the like.
  • the gate insulating layer 110 a material such as hafnium oxide having a higher relative dielectric constant than silicon oxide or silicon oxynitride can be used. This makes it possible to increase the thickness of the gate insulating layer 110 and suppress a leak current due to a tunnel current.
  • hafnium oxide having crystallinity is preferable because it has a higher relative dielectric constant than amorphous hafnium oxide.
  • the semiconductor layer 108 preferably includes an oxide semiconductor.
  • the semiconductor layer 108 may include silicon.
  • Examples of silicon include amorphous silicon and crystalline silicon (low-temperature polysilicon, single crystal silicon, and the like).
  • the semiconductor layer 108 includes, for example, indium and M (M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, or neodymium. , One or more selected from hafnium, tantalum, tungsten, and magnesium) and zinc.
  • M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) (also referred to as IGZO) is preferably used.
  • the sputtering target used for forming the In-M-Zn oxide preferably has an atomic ratio of In equal to or higher than that of M.
  • the atomic ratio of the semiconductor layer 108 to be formed includes a variation of ⁇ 40% of the atomic ratio of the metal element included in the sputtering target.
  • oxygen vacancies that can be formed in the semiconductor layer 108 are described.
  • Oxygen vacancies formed in the semiconductor layer 108 are problematic because they affect transistor characteristics. For example, when oxygen vacancies are formed in the semiconductor layer 108, hydrogen is bonded to the oxygen vacancies and can serve as a carrier supply source. When a carrier supply source is generated in the semiconductor layer 108, a change in electric characteristics of the transistor 100, typically, a shift in threshold voltage occurs. Therefore, in the semiconductor layer 108, it is preferable that the number of oxygen vacancies be small.
  • the insulating film in the vicinity of the semiconductor layer 108 is a configuration including.
  • oxygen vacancies in the semiconductor layer 108 can be reduced.
  • a metal oxide containing nitrogen may be collectively referred to as a metal oxide (metal oxide). Further, a metal oxide containing nitrogen may be referred to as metal oxynitride. For example, a metal oxide containing nitrogen such as zinc oxynitride (ZnON) may be used for the semiconductor layer.
  • metal oxide metal oxide
  • ZnON zinc oxynitride
  • CAAC c-axis @ aligned crystal
  • CAC Cloud-Aligned @ Composite
  • CAC Cloud-Aligned @ Composite
  • OS can be used for the semiconductor layer.
  • the CAC-OS or CAC-metal oxide has a conductive function in part of a material, an insulating function in part of the material, and a semiconductor function as a whole of the material.
  • a conductive function is a function of flowing electrons (or holes) serving as carriers
  • an insulating function is a function of flowing electrons (carriers). This is a function that does not flow.
  • the CAC-OS or CAC-metal oxide includes a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • a conductive region and an insulating region are separated at a nanoparticle level in a material.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region is blurred at the periphery and observed in a cloud shape.
  • the conductive region and the insulating region are each dispersed in a material in a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm. There is.
  • CAC-OS or CAC-metal oxide includes components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap due to an insulating region and a component having a narrow gap due to a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, in the case where the CAC-OS or CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, a high on-state current and high field-effect mobility can be obtained when the transistor is on.
  • CAC-OS or CAC-metal oxide can be referred to as a matrix composite or a metal matrix composite.
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor for example, CAAC-OS (c-axis aligned crystalline oxide semiconductor), polycrystalline oxide semiconductor, nc-OS (nanocrystalline oxide semiconductor), and pseudo-amorphous oxide semiconductor (a-like) OS: amorphous-like oxide semiconductor (OS), an amorphous oxide semiconductor, or the like.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in an ab plane direction and has a strain.
  • the strain refers to a region where the orientation of the lattice arrangement changes between a region where the lattice arrangement is uniform and a region where another lattice arrangement is uniform in a region where a plurality of nanocrystals are connected.
  • the nanocrystal is based on a hexagon, but is not limited to a regular hexagon and may be a non-regular hexagon.
  • distortion may have a lattice arrangement such as a pentagon and a heptagon.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction, or the substitution distance of a metal element changes the bonding distance between atoms. That's why.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, an (M, Zn) layer) are stacked. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be referred to as an (In, M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • CAAC-OS it is difficult to confirm a clear crystal grain boundary; thus, it can be said that electron mobility due to the crystal grain boundary is hardly reduced.
  • CAAC-OS impurities and defects oxygen deficiency (V O:. Oxygen vacancy also referred) etc.) with less metal It can also be called an oxide. Therefore, a metal oxide having a CAAC-OS has stable physical properties. Therefore, a metal oxide including CAAC-OS is resistant to heat and has high reliability.
  • the nc-OS has a periodic atomic arrangement in a minute region (for example, a region with a thickness of 1 nm to 10 nm, particularly a region with a size of 1 nm to 3 nm).
  • a minute region for example, a region with a thickness of 1 nm to 10 nm, particularly a region with a size of 1 nm to 3 nm.
  • the nc-OS may not be distinguished from an a-like @ OS or an amorphous oxide semiconductor depending on an analysis method.
  • indium-gallium-zinc oxide which is a kind of metal oxide including indium, gallium, and zinc
  • IGZO indium-gallium-zinc oxide
  • a smaller crystal for example, the above-described nanocrystal
  • a large crystal here, a crystal of several mm or a crystal of several cm.
  • it may be structurally stable.
  • a-like @ OS is a metal oxide having a structure between an nc-OS and an amorphous oxide semiconductor.
  • a-like @ OS has voids or low density regions. That is, a-like @ OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like @ OS, an nc-OS, and a CAAC-OS.
  • the metal oxide film functioning as a semiconductor layer can be formed using one or both of an inert gas and an oxygen gas.
  • an inert gas an oxygen gas
  • an oxygen gas an oxygen gas
  • the flow rate ratio of oxygen (oxygen partial pressure) at the time of formation of the metal oxide film is preferably 0% or more and 30% or less, and 5% or more and 30% or less. Is more preferable, and 7% or more and 15% or less are still more preferable.
  • the metal oxide preferably has an energy gap of 2 eV or more, more preferably 2.5 eV or more, even more preferably 3 eV or more.
  • FIGS. 5 to 9 show cross sections in the channel length direction and the channel width direction at each stage of the transistor manufacturing process.
  • a thin film (an insulating film, a semiconductor film, a conductive film, or the like) included in a semiconductor device is formed by a sputtering method, a chemical vapor deposition (CVD) method, a vacuum evaporation method, or a pulsed laser deposition (PLD: Pulsed Laser Deposition).
  • CVD chemical vapor deposition
  • PLD Pulsed Laser Deposition
  • ALD Atomic Layer Deposition
  • the CVD method include a plasma enhanced chemical vapor deposition (PECVD) method and a thermal CVD method.
  • PECVD plasma enhanced chemical vapor deposition
  • thermal CVD there is a metal organic chemical vapor deposition (MOCVD) method.
  • thin films constituting semiconductor devices include spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife, slit coating, roll coating, curtain coating. , A knife coat or the like.
  • the thin film when a thin film included in a semiconductor device is processed, the thin film can be processed using a photolithography method or the like.
  • a thin film may be processed by a nanoimprint method, a sand blast method, a lift-off method, or the like.
  • an island-shaped thin film may be directly formed by a film formation method using a shielding mask such as a metal mask.
  • the photolithography method there are typically the following two methods.
  • One is a method of forming a resist mask on a thin film to be processed, processing the thin film by etching or the like, and removing the resist mask.
  • the other is a method of forming a thin film having photosensitivity, performing exposure and development, and processing the thin film into a desired shape.
  • light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture thereof.
  • ultraviolet light, KrF laser light, ArF laser light, or the like can be used.
  • the exposure may be performed by a liquid immersion exposure technique.
  • extreme ultraviolet light EUV: Extreme-Ultra-violet
  • X-ray may be used as light used for exposure.
  • an electron beam can be used instead of light used for exposure. It is preferable to use extreme ultraviolet light, X-rays, or an electron beam because extremely fine processing can be performed.
  • a photomask is not required.
  • etching the thin film For etching the thin film, a dry etching method, a wet etching method, a sand blast method, or the like can be used.
  • a conductive film is formed over a substrate 102 and processed by etching, so that a conductive layer 106 serving as a gate electrode is formed.
  • treatment for supplying oxygen to the insulating layer 103 may be performed.
  • the treatment for supplying oxygen include plasma treatment in an oxygen atmosphere, heat treatment in an oxygen atmosphere, treatment using a plasma ion doping method, treatment using an ion implantation method, and the like.
  • a metal oxide film is formed over the insulating layer 103 and processed to form an island-shaped semiconductor layer 108 (FIG. 5B).
  • the metal oxide film is preferably formed by a sputtering method using a metal oxide target.
  • oxygen gas In forming the metal oxide film, it is preferable to use oxygen gas.
  • an inert gas for example, a helium gas, an argon gas, a xenon gas, or the like
  • an oxygen flow ratio the higher the proportion of the oxygen gas in the entire deposition gas (hereinafter, also referred to as an oxygen flow ratio) in forming the metal oxide film, the higher the crystallinity of the metal oxide film can be increased, Transistor having a high density can be realized.
  • the oxygen flow rate ratio is lower, the crystallinity of the metal oxide film is lower, so that the transistor can have higher on-state current.
  • the substrate temperature may be higher than or equal to room temperature and lower than or equal to 200 ° C., preferably, higher than or equal to room temperature and lower than or equal to 140 ° C.
  • productivity is preferably increased.
  • crystallinity can be reduced.
  • a treatment for desorbing water, hydrogen, an organic component, or the like adsorbed on the surface of the insulating layer 103 or a treatment for supplying oxygen into the insulating layer 103 are performed.
  • heat treatment can be performed at a temperature of 70 ° C to 200 ° C in a reduced-pressure atmosphere.
  • plasma treatment may be performed in an atmosphere containing oxygen.
  • organic substances on the surface of the insulating layer 103 can be appropriately removed.
  • a metal oxide film is preferably formed continuously without exposing the surface of the insulating layer 103 to the air.
  • one or both of a wet etching method and a dry etching method may be used. At this time, part of the insulating layer 103 which does not overlap with the semiconductor layer 108 may be etched and become thinner.
  • heat treatment may be performed to remove hydrogen or water in the metal oxide film or the semiconductor layer 108.
  • the temperature of the heat treatment can be typically higher than or equal to 150 ° C. and lower than the strain point of the substrate, higher than or equal to 250 ° C. and lower than or equal to 450 ° C., or higher than or equal to higher than or equal to 300 ° C. and lower than or equal to 450 ° C.
  • the heat treatment can be performed in an atmosphere containing a rare gas or nitrogen. Alternatively, after heating in the atmosphere, heating may be performed in an atmosphere containing oxygen. Note that it is preferable that hydrogen, water, and the like be not contained in the atmosphere of the heat treatment.
  • an electric furnace, an RTA apparatus, or the like can be used. With the use of the RTA apparatus, the heat treatment time can be reduced.
  • a gate insulating layer 110 and a metal oxide layer 114f are stacked to cover the insulating layer 103 and the semiconductor layer 108 (FIG. 5C).
  • an oxide film such as a silicon oxide film or a silicon oxynitride film is preferably formed by a PECVD method.
  • the gate insulating film may be formed by a PECVD method using microwaves.
  • the metal oxide layer 114f is preferably formed, for example, in an atmosphere containing oxygen.
  • it is preferably formed by a sputtering method in an atmosphere containing oxygen.
  • oxygen can be supplied to the gate insulating layer 110 when the metal oxide layer 114f is formed.
  • the metal oxide layer 114f is formed by a sputtering method using an oxide target containing a metal oxide similar to that of the semiconductor layer 108, the above method can be employed.
  • the metal oxide layer 114f may be formed by a reactive sputtering method using oxygen as a deposition gas and a metal target.
  • a reactive sputtering method using oxygen as a deposition gas and a metal target.
  • an aluminum oxide film can be formed.
  • the ratio of the oxygen flow rate to the total flow rate of the film formation gas introduced into the film formation chamber of the film formation apparatus (oxygen flow ratio) or the oxygen partial pressure in the film formation chamber becomes higher, the gate insulation becomes higher.
  • Oxygen provided in layer 110 can be increased.
  • the oxygen flow ratio or oxygen partial pressure is, for example, 50% or more and 100% or less, preferably 65% or more and 100% or less, more preferably 80% or more and 100% or less, and further preferably 90% or more and 100% or less.
  • it is preferable that the oxygen flow rate is 100% and the oxygen partial pressure is as close as possible to 100%.
  • oxygen is preferably supplied from the gate insulating layer 110 to the semiconductor layer 108 by performing heat treatment.
  • the heat treatment can be performed at a temperature of 200 ° C to 400 ° C in an atmosphere containing one or more of nitrogen, oxygen, and a rare gas.
  • oxygen can be effectively supplied from the gate insulating layer 110 to the semiconductor layer 108.
  • the metal oxide layer 114f After the formation of the metal oxide layer 114f, the metal oxide layer 114f, the gate insulating layer 110, and part of the insulating layer 103 are etched, so that an opening 142 reaching the conductive layer 106 is formed.
  • the gate electrode 112 to be formed later and the conductive layer 106 can be electrically connected to each other at the opening 142.
  • a conductive film 112f to be the gate electrode 112 is formed over the metal oxide layer 114f (FIG. 5D).
  • the conductive film 112f is preferably formed by a sputtering method using a metal or alloy sputtering target.
  • the conductive film 112f and the conductive layer 106 are connected.
  • part of the conductive film 112f is etched to form the gate electrode 112 (FIG. 5E).
  • the metal oxide layer 114f and the gate insulating layer 110 cover the upper surface and the side surfaces of the semiconductor layer 108 and the insulating layer 103, the semiconductor layer 108 Part of the insulating layer 103 can be prevented from being etched and thinned.
  • the gate electrode 112 As a mask, a process of supplying the impurity element 140 to the metal oxide layer 114f, the gate insulating layer 110, and the semiconductor layer 108 is performed, so that a low-resistance region 108n, a region 110d, and a region 103d are formed. (FIG. 6A). In the region of the semiconductor layer 108, the gate insulating layer 110, and the metal oxide layer 114f which overlaps with the gate electrode 112, the gate electrode 112 serves as a mask and the impurity element 140 is not supplied.
  • a plasma ion doping method or an ion implantation method can be preferably used. According to these methods, the concentration profile in the depth direction can be controlled with high accuracy by the ion acceleration voltage and the dose. By using the plasma ion doping method, productivity can be increased. Further, by using an ion implantation method using mass separation, the purity of a supplied impurity element can be increased.
  • the interface between the semiconductor layer 108 and the gate insulating layer 110, a portion near the interface in the semiconductor layer 108, or a portion near the interface in the gate insulating layer 110 has the highest concentration.
  • the impurity element 140 at an optimum concentration can be supplied to both the semiconductor layer 108 and the gate insulating layer 110 in one process.
  • Examples of the impurity element 140 include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, arsenic, aluminum, magnesium, silicon, and a rare gas. It is preferable to use boron, phosphorus, aluminum, magnesium, or silicon as the impurity element 140, and it is more preferable to use boron or phosphorus.
  • a gas containing the above impurity element can be used.
  • a B 2 H 6 gas, a BF 3 gas, or the like can be used.
  • a phosphorus PH 3 gas can be typically used.
  • a mixed gas obtained by diluting these source gases with a rare gas may be used.
  • CH 4 , N 2 , NH 3 , AlH 3 , AlCl 3 , SiH 4 , Si 2 H 6 , F 2 , HF, H 2 , (C 5 H 5 ) 2 Mg, rare gas, etc. can be used.
  • the ion source is not limited to a gas, and a solid or a liquid may be heated to be vaporized.
  • the supply of the impurity element 140 is controlled by setting conditions such as an acceleration voltage and a dose in consideration of the composition, the density, the thickness, and the like of the metal oxide layer 114f, the gate insulating layer 110, and the semiconductor layer 108. be able to.
  • the impurity element 140 can be supplied by generating plasma in a gas atmosphere containing the impurity element to be supplied and performing plasma treatment.
  • a dry etching apparatus As an apparatus for generating the plasma, a dry etching apparatus, an ashing apparatus, a plasma CVD apparatus, a high-density plasma CVD apparatus, or the like can be used.
  • the impurity element 140 can be supplied to the semiconductor layer 108 through the metal oxide layer 114f and the gate insulating layer 110. Accordingly, a decrease in the crystallinity of the semiconductor layer 108 when the impurity element 140 is supplied can be suppressed. Therefore, it is particularly suitable for the case where the electrical resistance increases due to a decrease in crystallinity.
  • the impurity element 140 is also supplied to a portion of the gate insulating layer 110 which does not overlap with the gate electrode 112. Accordingly, there is a difference in the ease with which oxygen is released by heating between a portion of the gate insulating layer 110 overlapping the gate electrode 112 and a portion not overlapping the gate electrode 112. Therefore, even when heat treatment is performed after the step of supplying the impurity element 140, supply of oxygen from the gate insulating layer 110 to the low-resistance region 108n can be suppressed, and an increase in electrical resistance of the low-resistance region 108n can be suppressed. .
  • part of the metal oxide layer 114f is etched using the gate electrode 112 as a hard mask to form the metal oxide layer 114 (FIG. 6B).
  • the metal oxide layer 114 whose upper surface shape substantially matches that of the gate electrode 112 can be formed.
  • the impurity element 140 is also supplied to a portion of the metal oxide layer 114f which does not overlap with the gate electrode 112. Accordingly, a difference is generated in an etching rate between a portion of the metal oxide layer 114f overlapping the gate electrode 112 and a portion not overlapping the gate electrode 112. Therefore, shape defects of the metal oxide layer due to etching can be suppressed.
  • etching of the gate insulating layer 110 at the same time as the metal oxide layer 114f can be suppressed. Accordingly, a decrease in the thickness of the gate insulating layer 110 can be suppressed, and the thickness of the gate insulating layer 110 can be made uniform.
  • an insulating layer 118 which covers the gate insulating layer 110, the metal oxide layer 114, and the gate electrode 112 is formed (FIG. 7A).
  • the insulating layer 118 is formed by a plasma CVD method, if the deposition temperature is too high, impurities included in the low-resistance region 108n and the like may diffuse into a peripheral portion of the semiconductor layer 108 including the channel formation region, The electric resistance of the region 108n may increase.
  • the deposition temperature of the insulating layer 118 is, for example, 150 ° C. to 400 ° C., preferably 180 ° C. to 360 ° C., and more preferably 200 ° C. to 250 ° C.
  • a conductive film is formed over the insulating layer 118 so as to cover the openings 141a and 141b, and the conductive film is processed into a desired shape, so that the conductive layers 120a and 120b are formed. (FIG. 7 (B)).
  • the transistor 100A can be manufactured.
  • a step of forming at least one of a protective insulating layer, a planarization layer, a display element, and a wiring may be added.
  • the metal oxide layer 114f may be difficult to process depending on its material and formation conditions. In that case, processing of the metal oxide layer 114f can be easily performed by adding a step of reducing the crystallinity of the metal oxide layer 114f.
  • a supply step of the impurity element 140 (FIG. 8A) and a supply step of the impurity element 143 (FIG. 8B) are performed.
  • the supply step of the impurity element 140 is similar to that of the manufacturing method example 1 (FIG. 6A), whereby a low-resistance region 108n is formed in the semiconductor layer 108.
  • the impurity element 143 is supplied to at least the metal oxide layer 114f. Accordingly, the metal oxide layer 114f can be a low crystallinity metal oxide layer 114g. Either the impurity element 140 or the impurity element 143 may be supplied first.
  • Examples of the impurity element 143 include silicon, phosphorus, argon, krypton, xenon, arsenic, gallium, and germanium.
  • a source gas of the impurity element 143 a gas containing the above impurity element can be used.
  • the supply of the impurity element 143 can be controlled by setting conditions such as an acceleration voltage and a dose in consideration of the composition, the density, the thickness, and the like of the metal oxide layer 114f.
  • the metal oxide layer 114g having low crystallinity is etched to form the metal oxide layer 114 (FIG. 8C). Accordingly, the metal oxide layer 114 whose upper surface shape substantially matches that of the gate electrode 112 can be easily formed.
  • Manufacturing method example 3 is the same as manufacturing method example 1 up to the step of supplying the impurity element 140 (FIGS. 5A to 5E and FIG. 6A).
  • the insulating layer 118 which covers the gate insulating layer 110, the metal oxide layer 114f, and the gate electrode 112 is formed without processing the metal oxide layer 114f. (FIG. 9 (B)).
  • the insulating layer 118, the metal oxide layer 114f, and part of the gate insulating layer 110 are etched, so that the opening reaching the low-resistance region 108n is formed.
  • the portion 141a and the opening 141b are formed.
  • a conductive film is formed over the insulating layer 118 so as to cover the openings 141a and 141b, and the conductive film is processed into a desired shape, so that the conductive layers 120a and 120b are formed. (FIG. 9 (C)).
  • a transistor including the metal oxide layer 114f can be manufactured.
  • a metal oxide layer which does not easily transmit oxygen, hydrogen, water, or the like is provided between the gate insulating layer and the gate electrode; Can be supplied with oxygen.
  • oxygen vacancies in the channel formation region of the semiconductor layer can be reduced and the reliability of the transistor can be increased.
  • the processing of the metal oxide layer is performed after a low-resistance region of the semiconductor layer is formed by supplying an impurity element.
  • an impurity element is also included in the metal oxide layer; therefore, a shape defect of the metal oxide layer due to etching can be suppressed.
  • the semiconductor device of one embodiment of the present invention has favorable electric characteristics; therefore, by using the semiconductor device for a display device, reliability of the display device can be improved.
  • the transistor of one embodiment of the present invention can be applied to a transistor included in one or both of a pixel and a driver circuit of the display device.
  • the semiconductor device of one embodiment of the present invention can be used for a display device or a module including the display device.
  • a module including the display device a module in which a connector such as a flexible printed circuit board (hereinafter, referred to as FPC) or a TCP (Tape Carrier Package) is attached to the display device, a COG (Chip On Glass) And a module on which an integrated circuit (IC) is mounted by a method or a COF (Chip ⁇ On ⁇ Film) method.
  • FPC flexible printed circuit board
  • TCP Tape Carrier Package
  • FIG. 10A is a top view of the display device 700.
  • the display device 700 includes a first substrate 701 and a second substrate 705 which are attached to each other with a sealant 712.
  • a pixel portion 702, a source driver 704, and a gate driver 706 are provided in a region sealed with the first substrate 701, the second substrate 705, and the sealant 712.
  • a plurality of display elements are provided in the pixel portion 702.
  • An FPC terminal portion 708 to which the FPC 716 is connected is provided in a portion of the first substrate 701 which does not overlap with the second substrate 705.
  • Various signals and the like are supplied to the pixel portion 702, the source driver 704, and the gate driver 706 via the FPC terminal portion 708 and the signal line 710 by the FPC 716.
  • a plurality of gate drivers 706 may be provided.
  • the gate driver 706 and the source driver 704 may be separately formed on a semiconductor substrate or the like, and may be in the form of a packaged IC chip.
  • the IC chip can be mounted over the first substrate 701 or the FPC 716.
  • the transistor of one embodiment of the present invention can be applied to the transistor included in the pixel portion 702, the source driver 704, and the gate driver 706.
  • a liquid crystal element, a light-emitting element, or the like can be given.
  • the liquid crystal element a transmission liquid crystal element, a reflection liquid crystal element, a transflective liquid crystal element, or the like can be used.
  • the light-emitting element include self-luminous light-emitting elements such as an LED (Light Emitting Diode), an OLED (Organic LED), a QLED (Quantum-dot LED), and a semiconductor laser.
  • a shutter type or optical interference type MEMS (Micro Electro Mechanical Systems) element a display element to which a microcapsule type, an electrophoretic type, an electrowetting type, an electronic powder fluid (registered trademark) type, or the like is used, or the like is used. You can also.
  • MEMS Micro Electro Mechanical Systems
  • a display device 700A illustrated in FIG. 10B is an example of a display device to which a flexible resin layer 743 is applied instead of the first substrate 701, which can be used as a flexible display.
  • the pixel portion 702 has a rectangular shape and a corner portion has an arc shape.
  • the display device 700A has a cutout portion in which a part of the pixel portion 702 and the resin layer 743 is cut out as illustrated in a region P1 in FIG.
  • a pair of gate drivers 706 are provided on both sides of the pixel portion 702.
  • the gate driver 706 is provided along an arc-shaped contour at a corner of the pixel portion 702.
  • the resin layer 743 has a shape in which a portion where the FPC terminal portion 708 is provided protrudes. Further, a part of the resin layer 743 including the FPC terminal portion 708 can be folded back in a region P2 in FIG. 10B. By folding part of the resin layer 743, the display device 700A can be mounted on an electronic device in a state where the FPC 716 is placed over the back side of the pixel portion 702, so that space for the electronic device can be saved. .
  • An IC 717 is mounted on the FPC 716 connected to the display device 700A.
  • the IC 717 has a function as, for example, a source driver.
  • the source driver 704 in the display device 700A can be configured to include at least one of a protection circuit, a buffer circuit, a demultiplexer circuit, and the like.
  • a display device 700B illustrated in FIG. 10C is a display device which can be suitably used for an electronic device having a large screen.
  • the display device 700B can be suitably used for, for example, a television device, a monitor device, a personal computer (including a notebook type or a desktop type), a tablet terminal, a digital signage, and the like.
  • the display device 700B includes a plurality of source driver ICs 721 and a pair of gate drivers 722.
  • the plurality of source driver ICs 721 are respectively attached to the FPC 723.
  • One terminal of the plurality of FPCs 723 is connected to the first substrate 701, and the other terminal is connected to the printed circuit board 724.
  • the printed circuit board 724 can be arranged on the back side of the pixel portion 702 and mounted on an electronic device, so that the electronic device can be saved in space.
  • the gate driver 722 is formed on the first substrate 701. Thereby, a narrow frame electronic device can be realized.
  • a large-sized and high-resolution display device can be realized.
  • the present invention can be applied to a display device having a screen size of 30 inches or more, 40 inches or more, 50 inches or more, or 60 inches or more diagonally.
  • a display device having an extremely high resolution such as 4K2K or 8K4K can be realized.
  • FIGS. 11 and 12 show a display device having a liquid crystal element as a display element.
  • FIGS. 13 and 14 show a display device including an EL element as a display element.
  • FIGS. 11, 12, and 13 are cross-sectional views taken along dashed-dotted lines QR shown in FIG.
  • FIG. 14 is a cross-sectional view taken along the dashed-dotted line ST shown in FIG.
  • the display device 700 illustrated in FIGS. 11 to 13 and the display device 700A illustrated in FIG. 14 include a routing wiring portion 711, a pixel portion 702, a source driver 704, and an FPC terminal portion 708.
  • the routing wiring portion 711 has a signal line 710.
  • the pixel portion 702 includes a transistor 750 and a capacitor 790.
  • FIG. 12 illustrates the case where the capacitor 790 is not provided.
  • the source driver 704 includes a transistor 752.
  • the transistor 750 and the transistor 752 are transistors in which an oxide semiconductor is used for a semiconductor layer where a channel is formed.
  • each of the transistors described in Embodiment 1 can be used.
  • the display device may include a transistor including silicon (amorphous silicon, polycrystalline silicon, or single crystal silicon) for a semiconductor layer.
  • the transistor used in this embodiment includes an oxide semiconductor film which is highly purified and in which formation of oxygen vacancies is suppressed.
  • the transistor can have low off-state current. Therefore, the holding time of an electric signal such as an image signal can be extended, and the writing interval of an image signal or the like can be set long. Therefore, since the frequency of the refresh operation can be reduced, an effect of reducing power consumption can be obtained.
  • the transistor used in this embodiment can have relatively high field-effect mobility and can operate at high speed.
  • a switching transistor in a pixel portion and a driver transistor used in a driver circuit portion can be formed over the same substrate. That is, it is not necessary to separately use a semiconductor device formed of a silicon wafer or the like as a driver circuit, so that the number of components of the display device can be reduced.
  • a transistor which can be driven at high speed in a pixel portion a high-quality image can be provided.
  • the capacitor 790 illustrated in FIGS. 11 and 13 is formed by processing the same film as a semiconductor layer included in the transistor 750, and processing the lower electrode whose resistance is reduced and the same conductive film as a source electrode or a drain electrode. And an upper electrode formed.
  • a two-layer insulating film that covers the transistor 750 is provided between the lower electrode and the upper electrode. That is, the capacitor 790 has a stacked structure in which an insulating film functioning as a dielectric film is sandwiched between a pair of electrodes.
  • a capacitor 790 illustrated in FIG. 14 has a lower electrode formed by processing the same film as the first gate electrode of the transistor 750 and an upper electrode formed by processing the same metal oxide film as a semiconductor layer. And an electrode.
  • the upper electrode has a low resistance, similarly to the low-resistance region of the transistor 750.
  • a part of an insulating film functioning as a first gate insulating layer of the transistor 750 is provided between the lower electrode and the upper electrode. That is, the capacitor 790 has a stacked structure in which an insulating film functioning as a dielectric film is sandwiched between a pair of electrodes. Further, a wiring obtained by processing the same film as the source electrode and the drain electrode of the transistor is connected to the upper electrode.
  • a planarization insulating film 770 is provided over the transistor 750, the transistor 752, and the capacitor 790.
  • the transistor 750 included in the pixel portion 702 and the transistor 752 included in the source driver 704 may have different structures. For example, a top-gate transistor may be applied to one of them, and a bottom-gate transistor may be applied to the other. Note that the gate driver 706 is similar to the source driver 704.
  • the signal line 710 is formed using the same conductive film as the source electrode and the drain electrode of the transistors 750 and 752. At this time, it is preferable to use a low-resistance material such as a material containing a copper element, because signal delay or the like due to wiring resistance is small and display on a large screen can be performed.
  • the FPC terminal portion 708 includes a wiring 760 partly functioning as a connection electrode, an anisotropic conductive film 780, and an FPC 716.
  • the wiring 760 is electrically connected to a terminal included in the FPC 716 through the anisotropic conductive film 780.
  • the wiring 760 is formed using the same conductive film as the source and drain electrodes of the transistors 750 and 752.
  • a flexible substrate such as a glass substrate or a plastic substrate can be used, for example.
  • a flexible display can be realized.
  • an insulating layer having a barrier property against water or hydrogen is preferably provided between the first substrate 701 and the transistor 750 or the like.
  • a light-blocking film 738, a coloring film 736, and an insulating film 734 in contact therewith are provided.
  • a spacer 778 for adjusting the distance between the first substrate 701 and the second substrate 705 is provided. Further, the first substrate 701 and the second substrate 705 are attached to each other with a sealant 712.
  • a display device 700 illustrated in FIG. 11 includes a vertical electric field mode liquid crystal element 775.
  • the liquid crystal element 775 includes a conductive layer 772, a conductive layer 774, and a liquid crystal layer 776 therebetween.
  • the conductive layer 774 is provided on the second substrate 705 side and has a function as a common electrode.
  • the conductive layer 772 is electrically connected to a source electrode or a drain electrode of the transistor 750.
  • the conductive layer 772 is formed over the planarization insulating film 770 and functions as a pixel electrode.
  • a material having a property of transmitting visible light or a material having a property of reflecting visible light can be used.
  • a material having a property of transmitting visible light for example, an oxide material containing indium, zinc, tin, or the like is preferably used.
  • a material having a property of reflecting visible light for example, a material containing aluminum, silver, or the like may be used.
  • the display device 700 is a reflective liquid crystal display device.
  • a transmissive liquid crystal display device is obtained.
  • a polarizing plate is provided on the viewing side.
  • a pair of polarizing plates is provided so as to sandwich a liquid crystal element.
  • the display device 700 illustrated in FIG. 12 illustrates an example in which a liquid crystal element 775 in a horizontal electric field mode (for example, an FFS (Fringe / Field / Switching) mode) is used.
  • a conductive layer 774 functioning as a common electrode is provided over the conductive layer 772 with an insulating layer 773 interposed therebetween.
  • the alignment state of the liquid crystal layer 776 can be controlled by an electric field generated between the conductive layers 772 and 774.
  • a storage capacitor can be formed using a stacked structure of a conductive layer 772, an insulating layer 773, and a conductive layer 774. Therefore, it is not necessary to separately provide a capacitor, and the aperture ratio can be increased.
  • an alignment film which is in contact with the liquid crystal layer 776 may be provided.
  • an optical member optical substrate
  • a polarizing member such as a polarizing member, a retardation member, or an anti-reflection member
  • a light source such as a backlight or a sidelight
  • thermotropic liquid crystal a low molecular liquid crystal, a polymer liquid crystal, a polymer dispersed liquid crystal, a polymer network liquid crystal, a ferroelectric liquid crystal, an antiferroelectric liquid crystal, or the like
  • a liquid crystal exhibiting a blue phase without using an alignment film may be used.
  • the modes of the liquid crystal element include a TN (Twisted Nematic) mode, a VA (Vertical Alignment) mode, an IPS (In-Plane-Switching) mode, an FFS mode, an ASM (Axially Symmetrical Aligned Microelectronic Cell Operipheral Boundary Operating System) ) Mode, ECB (Electrically Controlled Birefringence) mode, VA-IPS mode, guest host mode, and the like.
  • a time-division display method (also referred to as a field sequential driving method) in which color display is performed based on a successive addition and color mixture method may be applied.
  • a structure in which the coloring film 736 is not provided can be employed.
  • the time-division display method for example, it is not necessary to provide sub-pixels exhibiting respective colors of red (R), green (G), and blue (B), so that the aperture ratio of the pixel and the definition of the display device are increased. be able to.
  • the light-emitting element 782 includes a conductive layer 772, an EL layer 786, and a conductive film 788.
  • the EL layer 786 includes a light-emitting substance.
  • a substance that emits fluorescence fluorescent material
  • a substance that emits phosphorescence phosphorescent material
  • a substance that exhibits heat-activated delayed fluorescence thermalally activated delayed fluorescence (TADF) material
  • TADF thermalally activated delayed fluorescence
  • an inorganic compound such as a quantum dot material
  • an insulating film 730 which covers part of the conductive layer 772 is provided over the planarization insulating film 770.
  • the light-emitting element 782 is a top-emission light-emitting element including a conductive film 788 that transmits visible light.
  • the light-emitting element 782 may have a bottom emission structure in which light is emitted to the conductive layer 772 side or a dual emission structure in which light is emitted to both the conductive layer 772 side and the conductive film 788 side.
  • the coloring film 736 is provided at a position overlapping with the light-emitting element 782, and the light-blocking film 738 is provided at a position overlapping with the insulating film 730, the wiring portion 711, and the source driver 704.
  • the coloring film 736 and the light-blocking film 738 are covered with an insulating film 734.
  • the space between the light-emitting element 782 and the insulating film 734 is filled with a sealing film 732.
  • the coloring film 736 may not be provided.
  • the EL layer 786 included in the light-emitting element 782 is provided in an island shape over the insulating film 730 and the conductive layer 772. By forming the EL layer 786 so that the emission color is different for each sub-pixel, color display can be realized without using the coloring film 736. Further, a protective layer 741 is provided so as to cover the light-emitting element 782. The protective layer 741 has a function of preventing impurities such as water from diffusing into the light-emitting element 782.
  • the protective layer 741 is preferably formed using an inorganic insulating film. Further, it is more preferable to have a stacked structure including at least one inorganic insulating film and at least one organic insulating film.
  • a display device 700A illustrated in FIG. 14 has a structure in which a support substrate 745, an adhesive layer 742, a resin layer 743, and an insulating layer 744 are stacked instead of the first substrate 701 illustrated in FIG.
  • the transistor 750, the capacitor 790, and the like are provided over the insulating layer 744.
  • the support substrate 745 includes an organic resin, glass, or the like, and is a thin substrate having flexibility.
  • the resin layer 743 is a layer containing an organic resin such as polyimide or acrylic.
  • the insulating layer 744 includes an inorganic insulating film such as silicon oxide, silicon oxynitride, or silicon nitride.
  • the resin layer 743 and the support substrate 745 are attached to each other with an adhesive layer 742.
  • the resin layer 743 is preferably thinner than the supporting substrate 745.
  • a display device 700A illustrated in FIG. 14 includes a protective layer 740 instead of the second substrate 705 illustrated in FIG.
  • the protective layer 740 is attached to the sealing film 732.
  • a glass substrate, a resin film, or the like can be used as the protective layer 740.
  • an optical member such as a polarizing plate or a scattering plate, an input device such as a touch sensor, or a structure in which two or more of these are stacked may be applied.
  • FIG. 14 shows a bendable region P2.
  • the region P2 includes a portion where an inorganic insulating film such as an insulating layer 744 is not provided, in addition to the supporting substrate 745 and the adhesive layer 742.
  • a resin layer 746 is provided so as to cover the wiring 760.
  • a structure in which an inorganic insulating film is not provided as much as possible in the bendable region P2 and a layer in which only a conductive layer containing a metal or an alloy and a layer containing an organic material are stacked prevents cracks from occurring when bent. be able to. Further, by not providing the support substrate 745 in the region P2, a part of the display device 700A can be bent with an extremely small radius of curvature.
  • the display device may include an input device such as a touch sensor. That is, the display device of the present embodiment may have a function as a touch panel.
  • a sensor system various systems such as a capacitance system, a resistance film system, a surface acoustic wave system, an infrared system, an optical system, and a pressure-sensitive system can be used. Alternatively, two or more of these may be used in combination.
  • a so-called in-cell type touch panel in which an input device is formed inside a pair of substrates a so-called on-cell type touch panel in which an input device is formed on a display device, or a so-called out-cell type touch panel is used.
  • Touch panel a so-called in-cell type touch panel in which an input device is formed inside a pair of substrates, a so-called on-cell type touch panel in which an input device is formed on a display device, or a so-called out-cell type touch panel is used. Touch panel.
  • the semiconductor device of one embodiment of the present invention has favorable electric characteristics; therefore, by using the semiconductor device for a display device, reliability of the display device can be improved.
  • the transistor of one embodiment of the present invention can be applied to a transistor included in one or both of a pixel and a driver circuit of the display device.
  • the display device illustrated in FIG. 15A includes a pixel portion 502, a driver circuit portion 504, a protection circuit 506, and a terminal portion 507. Note that the protection circuit 506 may not be provided.
  • the transistor of one embodiment of the present invention can be applied to the transistor included in the pixel portion 502 or the driver circuit portion 504.
  • the transistor of one embodiment of the present invention may be applied to the protection circuit 506.
  • the pixel portion 502 includes a plurality of pixel circuits 501 which drive a plurality of display elements arranged in X rows and Y columns (X and Y are each independently a natural number of 2 or more).
  • the driving circuit portion 504 includes driving circuits such as a gate driver 504a that outputs a scanning signal to the gate lines GL_1 to GL_X and a source driver 504b that supplies a data signal to the data lines DL_1 to DL_Y.
  • the gate driver 504a has at least a shift register.
  • the source driver 504b is configured using a plurality of analog switches, for example. Further, the source driver 504b may be formed using a shift register or the like.
  • the terminal portion 507 is a portion provided with terminals for inputting power, a control signal, an image signal, and the like from an external circuit to a display device.
  • the protection circuit 506 is a circuit that, when a potential outside a certain range is applied to a wiring to which the protection circuit 506 is connected, connects the wiring to another wiring.
  • the protection circuit 506 illustrated in FIG. 15A includes, for example, a scan line GL which is a wiring between the gate driver 504a and the pixel circuit 501 or a data line DL which is a wiring between the source driver 504b and the pixel circuit 501. Connected to various wiring.
  • the gate driver 504a and the source driver 504b may be formed directly on the same substrate as the pixel portion 502 or may be formed on another substrate, and the pixel portion is formed by COG or TAB (Tape Automated Bonding). It may be configured to be mounted on a mounted substrate.
  • the plurality of pixel circuits 501 illustrated in FIG. 15A can have a structure illustrated in FIGS. 15B and 15C, for example.
  • the pixel circuit 501 illustrated in FIG. 15B includes a liquid crystal element 570, a transistor 550, and a capacitor 560.
  • the pixel circuit 501 is connected to a data line DL_n, a scanning line GL_m, a potential supply line VL, and the like.
  • the potential of one of the pair of electrodes of the liquid crystal element 570 is set as appropriate in accordance with the specifications of the pixel circuit 501.
  • the alignment state of the liquid crystal element 570 is set by data to be written. Note that a common potential (common potential) may be applied to one of a pair of electrodes of the liquid crystal element 570 included in each of the plurality of pixel circuits 501. Alternatively, a different potential may be applied to one of the pair of electrodes of the liquid crystal element 570 of the pixel circuit 501 in each row.
  • the pixel circuit 501 illustrated in FIG. 15C includes transistors 552 and 554, a capacitor 562, and a light-emitting element 572.
  • the pixel circuit 501 is connected to a data line DL_n, a scanning line GL_m, a potential supply line VL_a, a power supply line VL_b, and the like.
  • One of the potential supply line VL_a and the potential supply line VL_b is supplied with the high power supply potential VDD, and the other is supplied with the low power supply potential VSS.
  • the current flowing to the light-emitting element 572 in accordance with the potential applied to the gate of the transistor 554, the luminance of the light-emitting element 572 is controlled.
  • the pixel of the display device in this embodiment includes a memory for correcting a gray scale displayed on the pixel.
  • the transistor of one embodiment of the present invention can be applied to a transistor included in the pixel.
  • FIG. 16A is a circuit diagram of the pixel circuit 400.
  • the pixel circuit 400 includes a transistor M1, a transistor M2, a capacitor C1, and a circuit 401.
  • the wiring S1, the wiring S2, the wiring G1, and the wiring G2 are connected to the pixel circuit 400.
  • a gate is connected to the wiring G1, one of a source and a drain is connected to the wiring S1, and the other is connected to one electrode of the capacitor C1.
  • the transistor M2 has a gate connected to the wiring G2, one of a source and a drain connected to the wiring S2, the other connected to the other electrode of the capacitor C1, and the circuit 401, respectively.
  • the circuit 401 is a circuit including at least one display element.
  • the display element various elements can be used; typically, a light-emitting element such as an organic EL element or an LED element, a liquid crystal element, a MEMS element, or the like can be used.
  • a node connecting the transistor M1 and the capacitor C1 is denoted by N1, and a node connecting the transistor M2 and the circuit 401 is denoted by N2.
  • the pixel circuit 400 can hold the potential of the node N1 by turning off the transistor M1. Further, by turning off the transistor M2, the potential of the node N2 can be held. In addition, by writing a predetermined potential to the node N1 via the transistor M1 in a state where the transistor M2 is turned off, the potential of the node N2 is changed according to the displacement of the potential of the node N1 by capacitive coupling via the capacitor C1. Can be changed.
  • the transistor to which the oxide semiconductor described in Embodiment 1 is applied can be applied to one or both of the transistor M1 and the transistor M2. Therefore, the potential of the node N1 and the potential of the node N2 can be held for a long time with an extremely small off-state current. Note that in the case where the period during which the potential of each node is held is short (specifically, when the frame frequency is 30 Hz or higher, a transistor to which a semiconductor such as silicon is applied may be used.
  • FIG. 16B is a timing chart relating to the operation of the pixel circuit 400. Note that, here, for the sake of simplicity, effects of various resistances such as wiring resistance, parasitic capacitance of transistors and wirings, and threshold voltages of transistors are not considered.
  • one frame period is divided into a period T1 and a period T2.
  • the period T1 is a period for writing a potential to the node N2
  • the period T2 is a period for writing a potential to the node N1.
  • the supply voltage V ref is a fixed potential to the wiring S1, and supplies a first data potential V w to the wiring S2.
  • the potential Vref is applied to the node N1 from the wiring S1 via the transistor M1. Further, the node N2, the first data potential V w via the transistor M2 is given. Therefore, a state where the potential difference V w -V ref is held in the capacitor C1.
  • a potential for turning on the transistor M1 is applied to the wiring G1
  • a potential for turning off the transistor M2 is applied to the wiring G2.
  • the second data potential V data is supplied to the wiring S1.
  • a predetermined constant potential is applied to the wiring S2, or the wiring S2 is set in a floating state.
  • the node N1 is supplied with the second data potential V data via the transistor M1.
  • the potential at the node N2 changes by the potential dV according to the second data potential V data due to the capacitive coupling by the capacitor C1. That is, the circuit 401, so that the potential obtained by adding the first data potential V w and the potential dV is input.
  • FIG. 16B shows dV as a positive value, dV may be a negative value. That is, the potential V data may be lower than the potential V ref .
  • the potential dV is substantially determined by the capacitance value of the capacitor C1 and the capacitance value of the circuit 401.
  • the capacitance value of the capacitor C1 is sufficiently larger than the capacitance of the circuit 401, the potential dV is a potential close to the second data potential V data.
  • the pixel circuit 400 can generate a potential to be supplied to the circuit 401 including a display element by combining two types of data signals, it is possible to perform gradation correction in the pixel circuit 400. Become.
  • the pixel circuit 400 can generate a potential exceeding the maximum potential that can be supplied to the wiring S1 and the wiring S2.
  • a light-emitting element when a light-emitting element is used, high dynamic range (HDR) display or the like can be performed.
  • HDR high dynamic range
  • overdrive driving or the like can be realized.
  • the pixel circuit 400LC illustrated in FIG. 16C includes a circuit 401LC.
  • the circuit 401LC includes a liquid crystal element LC and a capacitor C2.
  • One electrode of the liquid crystal element LC is connected to the node N2 and one electrode of the capacitor C2, and the other electrode is connected to a wiring to which the potential Vcom2 is supplied .
  • the other electrode of the capacitor C2 is connected to a wiring to which the potential Vcom1 is supplied .
  • the capacity C2 functions as a storage capacity. Note that the capacitor C2 can be omitted if unnecessary.
  • the pixel circuit 400LC can supply a high voltage to the liquid crystal element LC, high-speed display can be realized by, for example, overdrive driving, and a liquid crystal material with a high driving voltage can be used. Further, by supplying a correction signal to the wiring S1 or the wiring S2, the gradation can be corrected according to the use temperature, the deterioration state of the liquid crystal element LC, and the like.
  • a pixel circuit 400EL illustrated in FIG. 16D includes a circuit 401EL.
  • the circuit 401EL includes a light-emitting element EL, a transistor M3, and a capacitor C2.
  • the other electrode of the capacitor C2 is connected to a wiring to which the potential Vcom is supplied .
  • the other electrode of the light-emitting element EL is connected to a wiring to which the potential VL is supplied.
  • the transistor M3 has a function of controlling current supplied to the light-emitting element EL.
  • the capacity C2 functions as a storage capacity. If the capacitor C2 is unnecessary, it can be omitted.
  • the pixel circuit 400EL can supply a large current to the light-emitting element EL by applying a high potential to the gate of the transistor M3; thus, HDR display or the like can be realized.
  • a correction signal to the wiring S1 or the wiring S2, it is possible to correct variation in electrical characteristics of the transistor M3 and the light-emitting element EL.
  • the present invention is not limited to the circuits illustrated in FIGS. 16C and 16D, and a structure in which a transistor, a capacitor, or the like is additionally provided may be employed.
  • a display module 6000 illustrated in FIG. 17A includes a display device 6006 to which an FPC 6005 is connected, a frame 6009, a printed board 6010, and a battery 6011 between an upper cover 6001 and a lower cover 6002.
  • a display device manufactured using the transistor of one embodiment of the present invention can be used for the display device 6006. With the display device 6006, a highly reliable display module can be realized.
  • the shapes and dimensions of the upper cover 6001 and the lower cover 6002 can be changed as appropriate in accordance with the size of the display device 6006.
  • the display device 6006 may have a function as a touch panel.
  • the frame 6009 may have a function of protecting the display device 6006, a function of blocking electromagnetic waves generated by operation of the printed circuit board 6010, a function of a heat sink, and the like.
  • the printed board 6010 includes a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal, a battery control circuit, and the like.
  • the power source may be a battery 6011.
  • FIG. 17B is a schematic cross-sectional view of a display module 6000 including an optical touch sensor.
  • the display module 6000 includes a light emitting unit 6015 and a light receiving unit 6016 provided on a printed board 6010. Further, a pair of light guide portions (a light guide portion 6017a and a light guide portion 6017b) is provided in a region surrounded by the upper cover 6001 and the lower cover 6002.
  • the display device 6006 is provided so as to overlap with the printed board 6010 and the battery 6011 with a frame 6009 interposed therebetween.
  • the display device 6006 and the frame 6009 are fixed to the light guides 6017a and 6017b.
  • Light 6018 emitted from the light emitting portion 6015 passes through the upper portion of the display device 6006 by the light guide portion 6017a, reaches the light receiving portion 6016 through the light guide portion 6017b.
  • a touch operation can be detected when light 6018 is blocked by a detected object such as a finger or a stylus.
  • the plurality of light emitting units 6015 are provided, for example, along two adjacent sides of the display device 6006.
  • a plurality of light receiving units 6016 are provided at positions facing the light emitting unit 6015. Thereby, information on the position where the touch operation has been performed can be obtained.
  • a light source such as an LED element can be used, and in particular, a light source that emits infrared light is preferably used.
  • a photoelectric element which receives light emitted from the light emitting portion 6015 and converts the light into an electric signal can be used.
  • a photodiode capable of receiving infrared rays can be used.
  • the light guide 6017a and the light guide 6017b transmitting the light 6018 allow the light emitting unit 6015 and the light receiving unit 6016 to be disposed below the display device 6006, and the external light reaches the light receiving unit 6016 and the touch sensor Can be prevented from malfunctioning.
  • malfunction of the touch sensor can be more effectively suppressed.
  • the electronic device of this embodiment includes the semiconductor device according to one embodiment of the present invention.
  • the transistor of one embodiment of the present invention can be applied to a transistor of a display device used for a display portion of an electronic device.
  • the transistor of one embodiment of the present invention has stable and favorable electric characteristics and high reliability; thus, the reliability of a display device and electronic devices can be increased. Therefore, the transistor of one embodiment of the present invention can be used for a variety of electronic devices.
  • the display unit of the electronic device of the present embodiment can display, for example, an image having a resolution of full high definition, 4K2K, 8K4K, 16K8K, or higher.
  • Examples of the electronic device include a television device, a desktop or notebook personal computer, a monitor for a computer, a digital signage, an electronic device having a relatively large screen such as a large game machine such as a pachinko machine, and a digital device.
  • Examples include a camera, a digital video camera, a digital photo frame, a mobile phone, a portable game machine, a portable information terminal, and a sound reproducing device.
  • the electronic device of this embodiment can be incorporated along the inner or outer wall of a house or building, or along a curved surface of an interior or exterior of a car.
  • the electronic device of this embodiment may include an antenna. By receiving a signal with the antenna, display of an image, information, or the like can be performed on the display portion.
  • the antenna may be used for wireless power transmission.
  • the electronic device includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage Which includes a function of measuring power, radiation, flow rate, humidity, gradient, vibration, odor or infrared light).
  • the electronic device of this embodiment can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of executing various software (programs), a wireless communication It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • An electronic device 6500 illustrated in FIG. 18A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and the like.
  • the display portion 6502 has a touch panel function.
  • a display device including the transistor of one embodiment of the present invention can be applied to the display portion 6502.
  • FIG. 18B is a schematic cross-sectional view including the end of the housing 6501 on the microphone 6506 side.
  • a light-transmitting protective member 6510 is provided on the display surface side of the housing 6501, and a display panel 6511, an optical member 6512, a touch sensor panel 6513, and a print are provided in a space surrounded by the housing 6501 and the protective member 6510.
  • a substrate 6517, a battery 6518, and the like are provided.
  • a display panel 6511, an optical member 6512, and a touch sensor panel 6513 are fixed to the protective member 6510 with an adhesive layer (not shown).
  • a part of the display panel 6511 is folded, and the FPC 6515 is connected to the folded portion.
  • An IC 6516 is mounted on the FPC 6515.
  • the FPC 6515 is connected to a terminal provided on the printed board 6517.
  • the flexible display of one embodiment of the present invention can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized. Further, since the display panel 6511 is extremely thin, a large-capacity battery 6518 can be mounted while suppressing the thickness of the electronic device. Further, by folding a part of the display panel 6511 and disposing a connection portion with the FPC 6515 on the back side of the pixel portion, an electronic device with a narrow frame can be realized.
  • FIG. 19A illustrates an example of a television device.
  • a display portion 7000 is incorporated in a housing 7101.
  • a structure in which the housing 7101 is supported by the stand 7103 is shown.
  • a display device including the transistor of one embodiment of the present invention can be applied to the display portion 7000.
  • the television device 7100 illustrated in FIG. 19A can be operated with an operation switch of the housing 7101 or a separate remote controller 7111.
  • the display portion 7000 may be provided with a touch sensor, and the television device 7100 may be operated by touching the display portion 7000 with a finger or the like.
  • the remote controller 7111 may include a display unit that displays information output from the remote controller 7111. Channels and volume can be controlled with operation keys or a touch panel included in the remote controller 7111, and images displayed on the display portion 7000 can be controlled.
  • the television set 7100 is provided with a receiver, a modem, and the like.
  • a general television broadcast can be received by the receiver.
  • by connecting to a wired or wireless communication network via a modem one-way (from sender to receiver) or two-way (between sender and receiver, or between receivers) information communication is performed. It is also possible.
  • FIG. 19B illustrates an example of a notebook personal computer.
  • the laptop personal computer 7200 includes a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like.
  • a display portion 7000 is incorporated in the housing 7211.
  • a display device including the transistor of one embodiment of the present invention can be applied to the display portion 7000.
  • FIGS. 19C and 19D show examples of digital signage.
  • a digital signage 7300 illustrated in FIG. 19C includes a housing 7301, a display portion 7000, a speaker 7303, and the like. Further, it can have an LED lamp, an operation key (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like.
  • FIG. 19D illustrates a digital signage 7400 attached to a column 7401.
  • the digital signage 7400 has a display portion 7000 provided along the curved surface of the column 7401.
  • a display device including the transistor of one embodiment of the present invention can be applied to the display portion 7000.
  • the display portion 7000 As the display portion 7000 is wider, the amount of information that can be provided at one time can be increased. In addition, the wider the display portion 7000 is, the easier it is to be noticed by a person, and for example, the advertising effect of the advertisement can be enhanced.
  • a touch panel By applying a touch panel to the display portion 7000, not only an image or a moving image can be displayed on the display portion 7000, but also a user can intuitively operate the display portion 7000, which is preferable. In addition, when used for providing information such as route information or traffic information, usability can be improved by intuitive operation.
  • the digital signage 7300 or the digital signage 7400 can cooperate with the information terminal 7311 or the information terminal 7411 such as a smartphone possessed by the user by wireless communication.
  • the information terminal 7311 or the information terminal 7411 such as a smartphone possessed by the user by wireless communication.
  • advertisement information displayed on the display portion 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411.
  • the display on the display portion 7000 can be switched by operating the information terminal 7311 or the information terminal 7411.
  • the digital signage 7300 or the digital signage 7400 can execute a game using the screen of the information terminal 7311 or the information terminal 7411 as an operation means (controller).
  • an unspecified number of users can simultaneously participate in the game and enjoy it.
  • FIG. 20A is a diagram illustrating an appearance of the camera 8000 with the viewfinder 8100 attached.
  • the camera 8000 includes a housing 8001, a display portion 8002, operation buttons 8003, a shutter button 8004, and the like.
  • a detachable lens 8006 is attached to the camera 8000. Note that in the camera 8000, the lens 8006 and the housing may be integrated.
  • the camera 8000 can capture an image by pressing a shutter button 8004 or touching a display portion 8002 functioning as a touch panel.
  • the housing 8001 has a mount having electrodes, and can be connected to a finder 8100, a strobe device, and the like.
  • the finder 8100 includes a housing 8101, a display portion 8102, a button 8103, and the like.
  • the housing 8101 is attached to the camera 8000 by a mount that engages with the mount of the camera 8000.
  • the viewfinder 8100 can display an image or the like received from the camera 8000 on the display portion 8102.
  • the button 8103 has a function as a power button or the like.
  • a display device including the transistor of one embodiment of the present invention can be applied to the display portion 8002 of the camera 8000 and the display portion 8102 of the finder 8100.
  • the camera 8000 may have a built-in viewfinder.
  • FIG. 20B is a diagram illustrating an appearance of the head mounted display 8200.
  • the head mounted display 8200 has a mounting portion 8201, a lens 8202, a main body 8203, a display portion 8204, a cable 8205, and the like.
  • a battery 8206 is built in the mounting portion 8201.
  • the cable 8205 supplies power from the battery 8206 to the main body 8203.
  • the main body 8203 includes a wireless receiver and the like, and can display received video information on the display portion 8204.
  • the main body 8203 includes a camera, and can use information on the movement of the user's eyeballs and eyelids as input means.
  • the mounting portion 8201 may be provided with a plurality of electrodes capable of detecting a current flowing along with the movement of the user's eyeball at a position where the user touches the user, and may have a function of recognizing a line of sight. In addition, a function of monitoring a user's pulse with a current flowing through the electrode may be provided. Further, the mounting portion 8201 may include various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and a function of displaying biological information of the user on the display portion 8204 and a movement of the head of the user. May have a function of changing the image displayed on the display portion 8204 in accordance with the time.
  • a display device including the transistor of one embodiment of the present invention can be applied to the display portion 8204.
  • FIGS. 20C to 20E are views showing the appearance of the head mounted display 8300.
  • the head mounted display 8300 includes a housing 8301, a display portion 8302, a band-shaped fixture 8304, and a pair of lenses 8305.
  • the user can visually recognize the display on the display portion 8302 through the lens 8305.
  • the display portion 8302 be disposed in a curved manner because the user can feel a high sense of reality.
  • another image displayed in a different region of the display portion 8302 can be visually recognized through the lens 8305 to perform three-dimensional display using parallax.
  • the present invention is not limited to the configuration in which one display portion 8302 is provided, and two display portions 8302 may be provided and one display portion may be arranged for one eye of the user.
  • a display device including the transistor of one embodiment of the present invention can be applied to the display portion 8302.
  • a display device with extremely high definition can be manufactured. For example, even when the display is enlarged and viewed using the lens 8305 as shown in FIG. 20E, it is difficult for the user to visually recognize the pixel. That is, using the display portion 8302, the user can visually recognize a highly realistic image.
  • a housing 9000 a display portion 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (power , Displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration , Including a function of measuring odor or infrared light), a microphone 9008, and the like.
  • the electronic devices illustrated in FIGS. 21A to 21F have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of controlling processing by various software (programs), It can have a wireless communication function, a function of reading and processing a program or data recorded on a recording medium, and the like. Note that the functions of the electronic device are not limited to these, and can have various functions.
  • the electronic device may have a plurality of display units.
  • a camera or the like provided in an electronic device may have a function of photographing a still image or a moving image and storing it in a recording medium (external or built in the camera), a function of displaying the photographed image on a display unit, and the like. Good.
  • FIGS. 21A to 21F Details of the electronic devices illustrated in FIGS. 21A to 21F are described below.
  • FIG. 21A is a perspective view illustrating the portable information terminal 9101.
  • the portable information terminal 9101 can be used, for example, as a smartphone.
  • the portable information terminal 9101 may include a speaker 9003, a connection terminal 9006, a sensor 9007, and the like.
  • the portable information terminal 9101 can display characters and image information on a plurality of surfaces thereof.
  • FIG. 21A illustrates an example in which three icons 9050 are displayed.
  • information 9051 indicated by a broken-line rectangle can be displayed on another surface of the display portion 9001.
  • Examples of the information 9051 include a notification of an incoming call such as an e-mail, SNS, or telephone call, a title of an e-mail or SNS, a sender name, date and time, time, remaining battery power, antenna reception intensity, and the like.
  • an icon 9050 or the like may be displayed at a position where the information 9051 is displayed.
  • FIG. 21B is a perspective view illustrating the portable information terminal 9102.
  • the portable information terminal 9102 has a function of displaying information on three or more surfaces of the display portion 9001.
  • information 9052, information 9053, and information 9054 are displayed on different surfaces.
  • the user can confirm the information 9053 displayed at a position observable from above the portable information terminal 9102 with the portable information terminal 9102 stored in the breast pocket of the clothes.
  • the user can check the display without taking out the portable information terminal 9102 from his pocket, and can determine, for example, whether or not to receive a call.
  • FIG. 21C is a perspective view illustrating a wristwatch-type portable information terminal 9200.
  • the portable information terminal 9200 can be used, for example, as a smart watch. Further, the display portion 9001 is provided with a curved display surface, and can perform display along the curved display surface. In addition, by making the portable information terminal 9200 mutually communicate with, for example, a headset capable of wireless communication, it is possible to make a hands-free call. In addition, the portable information terminal 9200 can also perform data transmission and charge with another information terminal by using the connection terminal 9006. Note that the charging operation may be performed by wireless power supply.
  • FIGS. 21D to 21F are perspective views showing a foldable portable information terminal 9201.
  • FIG. 21D illustrates a state where the portable information terminal 9201 is expanded
  • FIG. 21F illustrates a state where the portable information terminal 9201 is folded
  • FIG. 21E illustrates a state where one of FIG. 21D and FIG. It is a perspective view of the state in the middle of doing.
  • the portable information terminal 9201 is excellent in portability when folded, and excellent in viewability of display due to a seamless large display area when expanded.
  • a display portion 9001 included in the portable information terminal 9201 is supported by three housings 9000 connected by hinges 9055.
  • the display portion 9001 can be bent at a radius of curvature of 0.1 mm or more and 150 mm or less.
  • Example 1 In this example, a result of manufacturing a transistor of one embodiment of the present invention and evaluating the transistor will be described.
  • the metal oxide layer 114 includes the same metal oxide (IGZO) as the semiconductor layer 108 will be described.
  • IGZO metal oxide
  • an IGZO film having a thickness of about 20 nm was formed as the metal oxide layer 114f.
  • boron (B) was supplied to the metal oxide layer 114f using a plasma ion doping apparatus without a mass separation mechanism.
  • B 2 H 6 gas was used as a gas for supplying boron
  • the acceleration voltage was 40 kV
  • the dose was 2 ⁇ 10 15 ions / cm 2 .
  • no boron was supplied to the metal oxide layer 114f.
  • the metal oxide layer 114f was wet-etched.
  • an etchant oxalic acid (5% or less, liquid temperature 60 ° C., spin treatment), mixed acid (phosphoric acid less than 80%, nitric acid less than 5%, acetic acid less than 10%, water 5% or more, liquid temperature 30 ° C., spray) Treatment) and a 30-fold diluted aqueous solution of phosphoric acid (85%) (liquid temperature, room temperature, spin treatment).
  • the metal oxide layer 114f of the sample supplied with boron and the sample not supplied with boron was wet-etched with each etchant.
  • FIG. 22 shows the result of the etching rate (unit: nm / min.) Of each sample. Note that the etching rate was determined by a light interference type film thickness measurement.
  • the sample in which boron was supplied to the metal oxide layer 114f had a higher etching rate than the sample in which boron was not supplied (without B-doping).
  • the etching rate of the metal oxide layer 114f is increased by about 2.5 times compared to the case where boron is not supplied.
  • metal oxide layer 114f was formed by wet etching the metal oxide layer 114f, and the cross section was observed. Here, two samples were prepared and cross-sections were observed.
  • a stacked structure corresponding to the structure of the transistor 100 illustrated in FIGS. 1A to 1C was formed. Specifically, the insulating layer 103, the semiconductor layer 108, the gate insulating layer 110, the metal oxide layer 114, the gate electrode 112, and the insulating layer 118 were formed over the substrate 102.
  • the conditions for forming the metal oxide layer 114f are the same as above. After a metal oxide layer 114f was formed over the gate insulating layer 110, a molybdenum film was formed as the gate electrode 112. One of the two samples was supplied with boron to the metal oxide layer 114f using the gate electrode 112 as a mask. On the other hand, no boron was supplied to the metal oxide layer 114f.
  • the metal oxide layer 114f was processed to form the metal oxide layer 114.
  • the metal oxide layer 114f was processed by wet etching.
  • Oxalic acid (5% or less, liquid temperature 60 ° C., spin treatment) was used for wet etching of the metal oxide layer 114f.
  • the processing time was set to 30 seconds for the sample to which boron was not supplied to the metal oxide layer 114f, and to 10 seconds for the sample to which boron was supplied. Note that the processing time was determined based on the result of the etching rate of the metal oxide layer 114f (FIG. 22). Specifically, by supplying boron to the metal oxide layer 114f, the etching rate of the metal oxide layer 114f increases, so that the processing time of a sample to which boron is supplied is shorter than that of a sample to which boron is not supplied. Shortened.
  • FIG. 23A shows a cross-sectional observation photograph of a sample in which boron is not supplied to the metal oxide layer 114f
  • FIG. 23B shows a cross-sectional observation photograph of a sample in which boron is supplied.
  • a stacked structure corresponding to the structure of the transistor 100A shown in FIGS. 3A to 3C was formed. Specifically, the conductive layer 106, the insulating layer 103, the semiconductor layer 108, the gate insulating layer 110, the metal oxide layer 114, the gate electrode 112, the insulating layer 118, the conductive layer 120a, and the conductive layer 120b are formed over the substrate 102. Formed. Further, a planarization film (not illustrated) was formed over the insulating layer 118, the conductive layer 120a, and the conductive layer 120b.
  • Sample A and Comparative Sample A a transistor having a channel length of 2 ⁇ m and a channel width of 50 ⁇ m was manufactured.
  • Sample B and Comparative Sample B a transistor having a channel length of 3 ⁇ m and a channel width of 50 ⁇ m was manufactured.
  • Sample C a transistor having a channel length of 6 ⁇ m and a channel width of 50 ⁇ m was manufactured.
  • a conductive film 106 was formed over a glass substrate (corresponding to the substrate 102) by forming and processing a tungsten film with a thickness of about 100 nm by a sputtering method (FIG. 5A).
  • a silicon nitride film having a thickness of approximately 240 nm, a silicon nitride film having a thickness of approximately 60 nm, and a silicon oxynitride film having a thickness of approximately 5 nm are formed on the substrate 102 and the conductive layer 106 as an insulating layer 103 by plasma.
  • the layers were formed in this order by the CVD method (FIG. 5A).
  • an IGZO film having a thickness of about 50 nm was formed over the insulating layer 103 and processed to form a semiconductor layer 108 (FIG. 5B).
  • heat treatment was performed at 350 ° C. for one hour in a nitrogen atmosphere, and subsequently, heat treatment was performed at 350 ° C. for one hour in a mixed atmosphere of oxygen and nitrogen.
  • a silicon oxynitride film with a thickness of approximately 150 nm was formed as the gate insulating layer 110 over the insulating layer 103 and the semiconductor layer 108 by a plasma CVD method (FIG. 5C).
  • an IGZO film having a thickness of about 20 nm was formed over the gate insulating layer 110 as a metal oxide layer 114f by a sputtering method in an atmosphere containing oxygen (FIG. 5C).
  • oxygen can be supplied to the gate insulating layer 110.
  • a molybdenum film having a thickness of about 100 nm was formed as a conductive film 112f by a sputtering method (FIG. 5D), and was processed to form the gate electrode 112 (FIG. 5D). 5 (E)).
  • boron (B) was supplied using a plasma ion doping apparatus (FIG. 6A).
  • boron was supplied to the semiconductor layer 108, the gate insulating layer 110, and the metal oxide layer 114f using the gate electrode 112 as a mask.
  • B 2 H 6 gas was used as a gas for supplying boron
  • the acceleration voltage was 40 kV
  • the dose was 2 ⁇ 10 15 ions / cm 2 .
  • the metal oxide layer 114f was processed by wet etching to form the metal oxide layer 114 (FIG. 6B).
  • Oxalic acid (5% or less, liquid temperature 60 ° C., spin treatment) was used for wet etching of the metal oxide layer 114f, and the treatment time was 10 seconds.
  • the metal oxide layer 114f was processed by wet etching to form the metal oxide layer 114 first.
  • Oxalic acid (5% or less, liquid temperature 60 ° C., spin treatment) was used for wet etching of the metal oxide layer 114f, and the treatment time was 30 seconds.
  • boron (B) was supplied using a plasma ion doping apparatus. In this step, boron was supplied to the semiconductor layer 108 and the gate insulating layer 110 using the gate electrode 112 as a mask.
  • a silicon oxynitride film with a thickness of about 300 nm was formed as the insulating layer 118 over the gate insulating layer 110, the metal oxide layer 114, and the gate electrode 112 by a plasma CVD method (FIG. 7A).
  • a part of the gate insulating layer 110 and part of the insulating layer 118 were opened. Then, a molybdenum film having a thickness of about 100 nm was formed by a sputtering method and processed, so that the conductive layers 120a and 120b were formed (FIG. 7B).
  • an acrylic film having a thickness of about 1.5 ⁇ m was formed as a flattening film (not shown), and heat treatment was performed at 250 ° C. for one hour in a nitrogen atmosphere.
  • FIG. 24 shows the results of the Id-Vg characteristics of the transistors of each sample.
  • the conditions for measuring the Id-Vg characteristics of the transistor are as follows: the voltage applied to the gate electrode 112 (gate voltage (Vg)) and the voltage applied to the conductive layer 106 (back gate voltage (Vbg)) are set to 0 from ⁇ 15 V to +20 V. .25 V steps.
  • the voltage (source voltage (Vs)) applied to the source electrode was 0 V (comm), and the voltage (drain voltage (Vd)) applied to the drain electrode was 0.1 V and 20 V.
  • the order of the step of processing the metal oxide layer 114f and the step of supplying boron did not significantly affect the Id-Vg characteristics of the transistor. That is, even if the metal oxide layer 114f is processed after boron is supplied in order to suppress etching of a part (lower part) of the metal oxide layer 114 overlapping with the gate electrode 112, It was found that a transistor having a good quality can be manufactured.
  • GBT test gate bias thermal stress test
  • the GBT test is a kind of accelerated test and can evaluate a change in transistor characteristics caused by long-term use in a short time.
  • the substrate on which the transistor was formed was held at 60 ° C.
  • a voltage of 0 V was applied to the source and drain of the transistor
  • a voltage of 20 V or ⁇ 20 V was applied to the gate, and this state was held for 3600 seconds.
  • PBTS Positive Bias Temperature Temperature
  • NBTS Negative Bias Temperature Temperature
  • the substrate on which the transistor is formed is kept at 60 ° C., and a voltage of 0 V is applied to the source and the drain of the transistor, and a voltage of 20 V or ⁇ 20 V is applied to the gate in a state where the white LED light of 10000 lx is irradiated. Hold for 3600 seconds.
  • PBTIS Positive Bias Temperature / Illumination / Stress
  • NBTIS Negative / Bias / Temperature / Illumination / Stress
  • FIG. 25 shows the results of PBTS and NBTIS of Sample B and Comparative Sample B.
  • Example 1 In this example, a result of manufacturing a transistor of one embodiment of the present invention and evaluating the transistor will be described. In particular, in this embodiment, a case where an aluminum oxide (AlO x ) film is used for the metal oxide layer 114 will be described.
  • AlO x aluminum oxide
  • a transistor was manufactured, and electrical characteristics and reliability were evaluated.
  • four types of samples were prepared.
  • a transistor having a channel length of 2 ⁇ m and a channel width of 50 ⁇ m was manufactured.
  • a transistor including the metal oxide layer 114f was formed without performing the step of processing the metal oxide layer 114f using the gate electrode 112 as a mask.
  • the metal oxide layer 114f was etched to form a transistor including the metal oxide layer 114.
  • a conductive film 106 was formed over a glass substrate (corresponding to the substrate 102) by forming and processing a tungsten film with a thickness of about 100 nm by a sputtering method (FIG. 5A).
  • a silicon nitride film having a thickness of approximately 240 nm, a silicon nitride film having a thickness of approximately 60 nm, and a silicon oxynitride film having a thickness of approximately 5 nm are formed on the substrate 102 and the conductive layer 106 as an insulating layer 103 by plasma.
  • the layers were formed in this order by the CVD method (FIG. 5A).
  • an IGZO film was formed over the insulating layer 103 and processed to form a semiconductor layer 108 (FIG. 5B).
  • heat treatment was performed at 350 ° C. for one hour in a nitrogen atmosphere, and subsequently, heat treatment was performed at 350 ° C. for one hour in a mixed atmosphere of oxygen and nitrogen.
  • the substrate was formed at a substrate temperature of 200 ° C. so as to have a thickness of about 40 nm.
  • heat treatment was performed at 400 ° C. for one hour in a nitrogen atmosphere, and subsequently, heat treatment was performed at 400 ° C. for one hour in a mixed atmosphere of oxygen and nitrogen.
  • a silicon oxynitride film with a thickness of approximately 150 nm was formed as the gate insulating layer 110 over the insulating layer 103 and the semiconductor layer 108 by a plasma CVD method (FIG. 5C).
  • heat treatment was performed at 400 ° C. for one hour in a nitrogen atmosphere.
  • an aluminum oxide film was formed over the gate insulating layer 110 as a metal oxide layer 114f by a sputtering method in an atmosphere containing oxygen (FIG. 5C).
  • An aluminum oxide film was formed to have a thickness of about 10 nm in Samples D and E, and to have a thickness of about 5 nm in Comparative Samples F and G.
  • heat treatment was performed at 350 ° C. for one hour in a mixed atmosphere of oxygen and nitrogen.
  • a molybdenum film was formed over the metal oxide layer 114f as a conductive film 112f by a sputtering method (FIG. 5D), and was processed to form the gate electrode 112 (FIG. 5E).
  • a molybdenum film was formed to have a thickness of about 300 nm in Samples D and E, and to have a thickness of about 200 nm in Comparative Samples F and G.
  • boron (B) or phosphorus (P) was supplied using an ion implantation apparatus having a mass separation mechanism (FIG. 9A).
  • FOG. 9A mass separation mechanism
  • boron or phosphorus was supplied to the semiconductor layer 108, the gate insulating layer 110, and the metal oxide layer 114f using the gate electrode 112 as a mask.
  • sample D boron was supplied, and in sample E, phosphorus was supplied.
  • the metal oxide layer 114f was processed by wet etching to form the metal oxide layer 114.
  • boron or phosphorus was supplied by using an ion implantation apparatus. In this step, boron or phosphorus was supplied to the semiconductor layer 108 and the gate insulating layer 110 using the gate electrode 112 as a mask.
  • boron was supplied, and in Comparative Sample G, phosphorus was supplied.
  • the beam energy when supplying boron was 30 keV, and the beam energy when supplying phosphorus was 80 keV.
  • the dose of boron or phosphorus was 3 ⁇ 10 15 / cm 2 except for Comparative Sample F, and 1 ⁇ 10 16 / cm 2 for Comparative Sample F.
  • a silicon oxynitride film with a thickness of about 300 nm was formed as the insulating layer 118 over the gate insulating layer 110, the metal oxide layer 114f (or the metal oxide layer 114), and the gate electrode 112 by a plasma CVD method (FIG. 9). (B)).
  • an acrylic film having a thickness of about 1.5 ⁇ m was formed as a flattening film (not shown), and heat treatment was performed at 250 ° C. for one hour in a nitrogen atmosphere.
  • FIG. 26 shows the results of the Id-Vg characteristics of the transistors of each sample.
  • the conditions for measuring the Id-Vg characteristics of the transistor are as follows: the voltage applied to the gate electrode 112 (gate voltage (Vg)) and the voltage applied to the conductive layer 106 (back gate voltage (Vbg)) are set to 0 from ⁇ 15 V to +20 V. .25 V steps.
  • the voltage (source voltage (Vs)) applied to the source electrode is set to 0 V (comm)
  • the voltage (drain voltage (Vd)) applied to the drain electrode is set to 0.1 V and 10 V for the samples D and E.
  • the voltage was set to 0.1 V and 5.1 V in Comparative Sample F and Comparative Sample G.
  • FIG. 27 shows the results of PBTS, NBTS, PBTIS, and NBTIS of Sample D and Sample E.
  • FIG. 28 shows a cross-sectional observation photograph of a sample to which one embodiment of the present invention is applied.
  • a metal oxide layer 114f is formed over gate insulating layer 110.
  • the step of processing the metal oxide layer 114f using the gate electrode 112 as a mask is not performed. Therefore, it was confirmed that the metal oxide layer 114f had a region in contact with the gate electrode 112 and a region in contact with the insulating layer 118.
  • Example 1 results of forming and evaluating an aluminum oxide film which can be used for the metal oxide layer 114 of the transistor of one embodiment of the present invention will be described.
  • an aluminum oxide (AlO x ) film having a thickness of about 50 nm was formed over a glass substrate (Glass) by a sputtering method in an atmosphere containing oxygen.
  • FIG. 29A shows the result of a structural analysis performed using an XRD apparatus. As shown by an arrow in FIG. 29A, a peak derived from Al 2 O 3 crystal was observed. The film density of the aluminum oxide film was 3.98 g / cm 3 when the film density was measured by an X-ray reflectometry (XRR).
  • XRR X-ray reflectometry
  • the aluminum oxide film was wet-etched.
  • the wet etching was performed using diluted hydrofluoric acid (DHF).
  • FIG. 30 shows cross-sectional observation photographs of a sample that has not been subjected to wet etching (no etching) and a sample that has been subjected to processing (with etching).
  • an aluminum oxide film having a thickness of about 50 nm was formed over the glass substrate by a sputtering method in an atmosphere containing oxygen, and then argon (Ar) was supplied to the aluminum oxide film using a plasma ion doping apparatus.
  • the acceleration voltage was 30 kV and the dose was 1 ⁇ 10 16 ions / cm 2 .
  • FIG. 29B shows the result of a structural analysis performed using an XRD apparatus. As shown by the arrow in FIG. 29B, the peak derived from the Al 2 O 3 crystal shown in FIG. 29A was not observed.
  • the film density was measured using XRR, the film density of the aluminum oxide film to which argon was supplied was 2.45 g / cm 3 . From this, it was found that by supplying argon, the Al 2 O 3 crystal was broken, and the film density of the aluminum oxide film could be reduced.
  • the aluminum oxide film supplied with argon was wet-etched.
  • the wet etching was performed using diluted hydrofluoric acid.
  • FIG. 30 shows cross-sectional observation photographs of a sample supplied with argon and not subjected to wet etching (no etching) and a sample subjected to the processing (etching).
  • a silicon oxynitride (SiON) film (corresponding to the gate insulating layer 110) is formed over a glass substrate, and an aluminum oxide film having a thickness of about 50 nm is formed over the SiON film by a sputtering method in an atmosphere containing oxygen.
  • An (AlO x ) film (corresponding to the metal oxide layer 114f) was formed.
  • a molybdenum (Mo) film (corresponding to the gate electrode 112) was formed on the AlO x film.
  • One of the two samples was supplied with argon (Ar) to the AlO x film using the Mo film as a mask. On the other hand, no argon was supplied to the AlO x film.
  • the AlO x film was wet-etched using the Mo film as a mask.
  • the wet etching was performed using diluted hydrofluoric acid (DHF).
  • DHF diluted hydrofluoric acid
  • FIG. 31 The upper part of FIG. 31 is a cross-sectional observation photograph of a sample to which argon is not supplied, and the lower part is a cross-sectional observation photograph of a sample to which argon is not supplied.
  • the left side of FIG. 31 is a sample that has not been subjected to wet etching (no etching), and the right side is a sample that has been subjected to processing (with etching).
  • wet etching proceeded in the portion of the AlO x film to which argon was supplied (the portion not overlapping with the Mo film), and the AlO x film was removed. In addition, it was found that wet etching did not proceed in a portion of the AlO x film to which argon was not supplied (a portion overlapping with the Mo film).

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Abstract

要約書 電気特性の良好な半導体装置を提供する。 電気特性の安定した半導体装置を提供する。 信頼性の高い 半導体装置を提供する。 半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上に金属酸化物層を形成し、 金属酸化物層上に半導体層の一部と重なるゲート電極を形成する。 そして、 半導体層におけるゲート 電極が重ならない領域に、 金属酸化物層及びゲート絶縁層を介して、 第１の元素を供給する。 第１の 元素としては、リン、ホウ素、マグネシウム、アルミニウム、及びシリコンなどが挙げられる。金属 酸化物層を加工する場合は、半導体層に第１の元素を供給した後に行う。

Description

半導体装置の作製方法
本発明の一態様は、半導体装置及びその作製方法に関する。本発明の一態様は、表示装置及びその作製方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサなど）、入出力装置（例えば、タッチパネルなど）、それらの駆動方法、またはそれらの製造方法を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
トランジスタに適用可能な半導体材料として、金属酸化物を用いた酸化物半導体が注目されている。例えば、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、かつインジウムの割合をガリウムの割合よりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥという場合がある）を高めた半導体装置が開示されている。
半導体層に用いることのできる金属酸化物は、スパッタリング法などを用いて形成できるため、大型の表示装置を構成するトランジスタの半導体層に用いることができる。また、多結晶シリコンや非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能なため、設備投資を抑えられる。また、金属酸化物を用いたトランジスタは、非晶質シリコンを用いた場合に比べて高い電界効果移動度を有するため、駆動回路を設けた高性能の表示装置を実現できる。
また、特許文献２には、アルミニウム、ホウ素、ガリウム、インジウム、チタン、シリコン、ゲルマニウム、スズ、及び鉛からなる群のうちの少なくとも一種をドーパントとして含む低抵抗領域をソース領域及びドレイン領域に有する酸化物半導体膜が適用された薄膜トランジスタが開示されている。
特開２０１４−７３９９号公報 特開２０１１−２２８６２２号公報
本発明の一態様は、電気特性の良好な半導体装置を提供することを課題の一とする。本発明の一態様は、電気特性の安定した半導体装置を提供することを課題の一とする。本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上に金属酸化物層を形成し、金属酸化物層上に半導体層の一部と重なるゲート電極を形成し、半導体層におけるゲート電極が重ならない領域に、金属酸化物層及びゲート絶縁層を介して、第１の元素を供給する、半導体装置の作製方法である。
本発明の一態様は、半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上に金属酸化物層を形成し、金属酸化物層上に半導体層の一部と重なるゲート電極を形成し、半導体層におけるゲート電極が重ならない領域に、金属酸化物層及びゲート絶縁層を介して、第１の元素を供給し、半導体層に第１の元素を供給した後、金属酸化物層を島状に加工する、半導体装置の作製方法である。
本発明の一態様は、半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上に金属酸化物層を形成し、金属酸化物層上に半導体層の一部と重なるゲート電極を形成し、半導体層におけるゲート電極が重ならない領域に、金属酸化物層及びゲート絶縁層を介して、第１の元素を供給し、金属酸化物層におけるゲート電極が重ならない領域に、ゲート絶縁層を介して、第２の元素を供給し、金属酸化物層に第２の元素を供給した後、金属酸化物層を島状に加工する、半導体装置の作製方法である。半導体層に第１の元素を供給した後に、金属酸化物層に第２の元素を供給してもよいし、金属酸化物層に第２の元素を供給した後に、半導体層に第１の元素を供給してもよい。
第１の元素は、例えば、リン、ホウ素、マグネシウム、アルミニウム、またはシリコンである。第２の元素は、例えば、シリコン、リン、アルゴン、クリプトン、キセノン、ヒ素、ガリウム、またはゲルマニウムである。
金属酸化物層を、ウェットエッチングにより、島状に加工することが好ましい。
金属酸化物層は、酸化アルミニウム膜を有することが好ましい。または、金属酸化物層及び半導体層は、同一の金属酸化物を有することが好ましい。
金属酸化物層を形成した後、ゲート電極を形成する前に、第１の加熱処理を行い、半導体層に第１の元素を供給した後、第２の加熱処理を行うことが好ましい。第２の加熱処理は、第１の加熱処理よりも低温で行うことが好ましい。
半導体層は、金属酸化物を有することが好ましい。
本発明の一態様により、電気特性の良好な半導体装置を提供できる。本発明の一態様により、電気特性の安定した半導体装置を提供できる。本発明の一態様により、信頼性の高い半導体装置を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
図１（Ａ）は、トランジスタの一例を示す上面図である。図１（Ｂ）、図１（Ｃ）は、トランジスタの一例を示す断面図である。 図２（Ａ）、図２（Ｂ）は、トランジスタの一例を示す断面図である。 図３（Ａ）は、トランジスタの一例を示す上面図である。図３（Ｂ）、図３（Ｃ）は、トランジスタの一例を示す断面図である。 図４（Ａ）~図４（Ｃ）は、トランジスタの一例を示す断面図である。 図５（Ａ）~図５（Ｅ）は、トランジスタの作製方法の一例を示す断面図である。 図６（Ａ）、図６（Ｂ）は、トランジスタの作製方法の一例を示す断面図である。 図７（Ａ）、図７（Ｂ）は、トランジスタの作製方法の一例を示す断面図である。 図８（Ａ）~図８（Ｃ）は、トランジスタの作製方法の一例を示す断面図である。 図９（Ａ）~図９（Ｃ）は、トランジスタの作製方法の一例を示す断面図である。 図１０（Ａ）~図１０（Ｃ）は、表示装置の一例を示す上面図である。 図１１は、表示装置の一例を示す断面図である。 図１２は、表示装置の一例を示す断面図である。 図１３は、表示装置の一例を示す断面図である。 図１４は、表示装置の一例を示す断面図である。 図１５（Ａ）は、表示装置の一例を示すブロック図である。図１５（Ｂ）、図１５（Ｃ）は、表示装置の一例を示す回路図である。 図１６（Ａ）、図１６（Ｃ）、図１６（Ｄ）は、表示装置の一例を示す回路図である。図１６（Ｂ）は、表示装置のタイミングチャートである。 図１７（Ａ）、図１７（Ｂ）は、表示モジュールの一例を示す図である。 図１８（Ａ）、図１８（Ｂ）は、電子機器の一例を示す図である。 図１９（Ａ）~図１９（Ｄ）は、電子機器の一例を示す図である。 図２０（Ａ）~図２０（Ｅ）は、電子機器の一例を示す図である。 図２１（Ａ）~図２１（Ｆ）は、電子機器の一例を示す図である。 図２２は、実施例１に係る金属酸化物膜のエッチングレートを示すグラフである。 図２３（Ａ）、図２３（Ｂ）は、実施例１に係る試料の断面観察写真である。 図２４は、実施例１に係るトランジスタの電気特性を示すグラフである。 図２５は、実施例１に係るトランジスタの信頼性評価結果を示すグラフである。 図２６（Ａ）~図２６（Ｄ）は、実施例２に係るトランジスタの電気特性を示すグラフである。 図２７は、実施例２に係るトランジスタの信頼性評価結果を示すグラフである。 図２８は、実施例２に係る試料の断面観察写真である。 図２９（Ａ）、図２９（Ｂ）は、実施例３に係る試料の構造解析結果及び膜密度を示すグラフである。 図３０は、実施例３に係る試料の断面観察写真である。 図３１は、実施例３に係る試料の断面観察写真である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、図面において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、範囲などに限定されない。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。
本明細書等において、トランジスタのチャネル長方向とは、ソース領域とドレイン領域の間を最短距離で結ぶ直線に平行な方向のうちの１つをいう。すなわち、チャネル長方向は、トランジスタがオン状態のときに半導体層を流れる電流の方向のうちの１つに相当する。また、チャネル幅方向とは、当該チャネル長方向に直交する方向をいう。なお、トランジスタの構造や形状によっては、チャネル長方向及びチャネル幅方向は１つに定まらない場合がある。
本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置及びその作製方法について図１~図９を用いて説明する。本実施の形態では、半導体装置として、トランジスタについて具体的に説明する。
本発明の一態様の半導体装置は、半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上に金属酸化物層を形成し、金属酸化物層上に半導体層の一部と重なるゲート電極を形成し、半導体層におけるゲート電極が重ならない領域に、金属酸化物層及びゲート絶縁層を介して、第１の元素を供給（添加または注入ともいう）して形成される。
本発明の一態様では、第１の元素が、金属酸化物層とゲート絶縁層とをこの順に通過して、半導体層に供給される。第１の元素が最初に入り込む層は、最もダメージを受けやすい。したがって、ゲート絶縁層上に金属酸化物層を設けることで、第１の元素がまず金属酸化物層に入り込むようにすることで、ゲート絶縁層及び半導体層が受けるダメージを低減することができる。これにより、トランジスタの信頼性を高めることができる。
半導体層は、金属酸化物を含むことが好ましい。以下では、主に、半導体層が金属酸化物を含む場合について説明する。
金属酸化物層を形成した後、ゲート電極を形成する前に、第１の加熱処理を行うことが好ましい。第１の加熱処理では、ゲート絶縁層から半導体層に酸素を供給することが好ましい。
ゲート絶縁層は、酸化物を有することが好ましい。金属酸化物層は、酸素を透過しにくいことが好ましい。これにより、ゲート絶縁層に含まれる酸素が金属酸化物層側に放出されることを抑制し、当該酸素が半導体層に供給されることを促進できる。したがって、半導体層中の酸素欠損を補填することができ、トランジスタの信頼性を高めることができる。
その後、ゲート電極を形成し、ゲート電極をマスクに用いて半導体層に第１の元素を供給することで、半導体層に一対の低抵抗領域を形成することができる。つまり、半導体層は、ゲート電極と重なるチャネル形成領域と、当該チャネル形成領域を挟む一対の低抵抗領域と、を有するように、形成される。
第１の元素は、例えば、リン、ホウ素、マグネシウム、アルミニウム、またはシリコンである。
金属酸化物層は、水素及び水を透過しにくいことが好ましい。これにより、ゲート電極に含まれる水素及び水が金属酸化物層側に放出されることを抑制し、当該水素及び水が半導体層に拡散することを抑制できる。したがって、半導体層のチャネル形成領域におけるキャリア密度が高くなることを抑制できる。半導体層のチャネル形成領域の酸素欠損が少なく、キャリア密度が低いと、トランジスタのオフ電流を著しく小さくでき、また、トランジスタの信頼性を高めることができる。
ゲート電極をマスクに用いて金属酸化物層を島状に加工する場合、半導体層に第１の元素を供給した後に、金属酸化物層を加工することが好ましい。上述の通り、金属酸化物層を介して第１の元素を半導体層に供給することで、半導体層及びゲート絶縁層が受けるダメージを低減することができる。また、半導体層に第１の元素を供給する際に、金属酸化物層にも第１の元素を供給することができる。これにより、金属酸化物層のエッチングレートを高くすることができる。したがって、ゲート電極と重なっている部分と重なっていない部分とで、金属酸化物層のエッチングレートに差をつけることができる。そのため、エッチングによる金属酸化物層の形状不良を抑制することができる。
また、金属酸化物層は、その材料及び形成条件によっては、加工が困難なことがある。その場合、金属酸化物層に、第２の元素を供給し、その後、加工することが好ましい。第２の元素を供給し、金属酸化物層の結晶性を低下させることで、金属酸化物層の加工が容易となる。
第２の元素は、例えば、シリコン、リン、アルゴン、クリプトン、キセノン、ヒ素、ガリウム、またはゲルマニウムである。
第１の元素の供給工程と第２の元素の供給工程の順序に限定は無い。また、同じ元素の供給で２つの目的（半導体層の低抵抗化と金属酸化物層の結晶性の低下）を達成できる場合は、元素の供給工程を１回のみ行ってもよい。
例えば、金属酸化物層に、酸化アルミニウム膜を用いることができる。例えば、酸化アルミニウム膜にアルゴンを添加することで、酸化アルミニウム膜がエッチングしやすくなる。
または、金属酸化物層及び半導体層は、同一の金属酸化物を有することが好ましい。
金属酸化物層は、ウェットエッチングにより加工することが好ましい。ウェットエッチングを用いることで、金属酸化物層と同時に、ゲート絶縁層がエッチングされることを抑制できる。これにより、ゲート絶縁層の膜厚が減少することを抑制し、ゲート絶縁層の膜厚を均一にすることができる。
半導体層に第１の元素を供給した後、第２の加熱処理を行ってもよい。第１の加熱処理は、ゲート絶縁層から半導体層に酸素を十分に供給するため、比較的高温（例えば３５０℃）で行うことが好ましい。一方、ゲート電極の形成と半導体層への第１の元素の供給よりも後に行う第２の加熱処理が高温での処理であると、半導体層のチャネル形成領域やゲート絶縁層に含まれる酸素が、低抵抗領域やゲート電極に拡散してしまう恐れがある。したがって、第２の加熱処理は、第１の加熱処理よりも低温で行うことが好ましい。
また、本発明の一態様では、ゲート絶縁層にも第１の元素を供給することができる。具体的には、ゲート電極をマスクに用いることで、ゲート絶縁層において、主に、半導体層の低抵抗領域と重なる部分に第１の元素が供給され、半導体層のチャネル形成領域と重なる部分には第１の元素が供給されにくい。したがって、第２の加熱処理では、ゲート絶縁層からチャネル形成領域に酸素が供給され、チャネル形成領域の酸素欠損が補填される。一方で、低抵抗領域は、ゲート絶縁層から酸素が供給されにくいため、電気抵抗が上昇しにくい。これにより、酸素欠損が十分に低減され、キャリア密度の極めて低いチャネル形成領域と、電気抵抗の極めて低いソース領域及びドレイン領域と、を兼ね備えた半導体層を形成することができ、電気特性に優れ、かつ、信頼性の高い半導体装置を実現することができる。
［構成例１］
図１（Ａ）に、トランジスタ１００の上面図を示す。図１（Ｂ）に、図１（Ａ）における一点鎖線Ａ１−Ａ２間の断面図を示す。図１（Ｃ）に、図１（Ａ）における一点鎖線Ｂ１−Ｂ２間の断面図を示す。一点鎖線Ａ１−Ａ２方向はチャネル長方向、一点鎖線Ｂ１−Ｂ２方向はチャネル幅方向に相当する。なお、図１（Ａ）では、トランジスタ１００の構成要素の一部（ゲート絶縁層等）を省略して図示している。トランジスタの上面図については、以降の図面においても、図１（Ａ）と同様に、構成要素の一部を省略して図示する。
トランジスタ１００は、絶縁層１０３、島状の半導体層１０８、ゲート絶縁層１１０、金属酸化物層１１４、ゲート電極１１２、及び絶縁層１１８を有する。
絶縁層１０３は、基板１０２上に設けられている。半導体層１０８は、絶縁層１０３上に設けられている。ゲート絶縁層１１０は、絶縁層１０３の上面、並びに、半導体層１０８の上面及び側面に接する。金属酸化物層１１４は、ゲート絶縁層１１０上に設けられている。金属酸化物層１１４は、ゲート絶縁層１１０を介して半導体層１０８と重なる部分を有する。ゲート電極１１２は、金属酸化物層１１４上に設けられている。ゲート電極１１２は、ゲート絶縁層１１０及び金属酸化物層１１４を介して半導体層１０８と重なる部分を有する。絶縁層１１８は、ゲート絶縁層１１０の上面、金属酸化物層１１４の側面、及びゲート電極１１２の上面を覆って設けられている。
トランジスタ１００は、半導体層１０８上にゲート電極１１２を有する、トップゲート型のトランジスタである。
図１（Ａ）、図１（Ｂ）に示すように、トランジスタ１００は、絶縁層１１８上に導電層１２０ａ及び導電層１２０ｂを有していてもよい。導電層１２０ａ及び導電層１２０ｂのうち、一方はソース電極として機能し、他方はドレイン電極として機能する。導電層１２０ａ及び導電層１２０ｂは、それぞれ、絶縁層１１８及びゲート絶縁層１１０に設けられた開口部１４１ａまたは開口部１４１ｂを介して、後述する低抵抗領域１０８ｎと電気的に接続される。
半導体層１０８は、半導体特性を示す金属酸化物（以下、酸化物半導体ともいう）を有することが好ましい。
半導体層１０８は、ゲート電極１１２と重なる領域と、当該領域を挟む一対の低抵抗領域１０８ｎと、を有する。半導体層１０８におけるゲート電極１１２と重なる領域は、トランジスタ１００のチャネルが形成されうるチャネル形成領域として機能する。一対の低抵抗領域１０８ｎは、トランジスタ１００のソース領域及びドレイン領域として機能する。
低抵抗領域１０８ｎは、チャネル形成領域よりも低抵抗な領域、キャリア濃度が高い領域、酸素欠陥密度の高い領域、不純物濃度の高い領域、またはｎ型である領域ともいうことができる。
低抵抗領域１０８ｎは、１種または２種以上の不純物元素を含む領域である。当該不純物元素としては、例えば、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、ヒ素、アルミニウム、マグネシウム、シリコン、及び希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン等）などが挙げられる。一対の低抵抗領域１０８ｎは、ホウ素、リン、アルミニウム、マグネシウム、またはシリコンを含むことが好ましく、ホウ素またはリンを含むことがより好ましい。
なお、作製工程中にかかる熱の影響などにより、低抵抗領域１０８ｎに含まれる上記不純物元素の一部がチャネル形成領域に拡散する場合がある。チャネル形成領域中の不純物元素の濃度は、低抵抗領域１０８ｎ中の不純物元素の濃度の１０分の１以下であることが好ましく、１００分の１以下であることがより好ましい。
ゲート絶縁層１１０は、半導体層１０８のチャネル形成領域と接し、かつ、ゲート電極１１２と重なる領域を有する。ゲート絶縁層１１０は、半導体層１０８の一対の低抵抗領域１０８ｎと接し、かつ、ゲート電極１１２と重ならない領域を有する。
半導体層１０８が金属酸化物を含む場合、ゲート絶縁層１１０は酸化物を含むことが好ましい。特に、ゲート絶縁層１１０は加熱により酸素を放出しうる酸化物膜であることが好ましい。
半導体層１０８の上面に接して酸化物を含むゲート絶縁層１１０が設けられた状態で加熱処理を行うことで、ゲート絶縁層１１０から放出される酸素を半導体層１０８に供給することができる。これにより、半導体層１０８中の酸素欠損を補填することができ、信頼性の高いトランジスタを実現することができる。
本発明の一態様では、ゲート電極１１２の形成及び半導体層１０８への不純物元素の供給よりも前に、加熱処理を行い、ゲート絶縁層１１０から半導体層１０８に酸素を供給する。一方で、トランジスタ、または当該トランジスタを有する半導体装置や表示装置などの構成によっては、当該ゲート電極１１２の形成及び半導体層１０８への不純物元素の供給よりも後に、加熱処理を行う場合もある。このとき、半導体層１０８のチャネル形成領域に含まれる酸素が、低抵抗領域１０８ｎやゲート電極１１２に拡散してしまう恐れがある。また、ゲート絶縁層１１０から低抵抗領域１０８ｎに酸素が供給される可能性がある。低抵抗領域１０８ｎに酸素が供給されると、キャリア密度が低減し、電気抵抗が上昇してしまう場合がある。
そこで、ゲート絶縁層１１０のうち、一対の低抵抗領域１０８ｎと接する領域、すなわち、ゲート電極１１２と重ならない領域に、上記不純物元素が含まれることが好ましい。ゲート絶縁層１１０におけるゲート電極１１２と重ならない領域は、不純物濃度がゲート絶縁層１１０におけるゲート電極１１２と重なる領域よりも高く、低抵抗領域１０８ｎよりも低い領域を有することが好ましい。加熱により酸素を放出しうる酸化物膜に、上述した不純物元素を供給することにより、放出される酸素の量を低減することができる。そのため、ゲート絶縁層１１０の低抵抗領域１０８ｎに接する領域に上述した不純物元素が含まれていると、ゲート絶縁層１１０から低抵抗領域１０８ｎに酸素が供給されにくくなり、低抵抗領域１０８ｎは電気抵抗が低い状態を維持することができる。
このような構成とすることで、酸素欠損が十分に低減され、キャリア密度の極めて低いチャネル形成領域と、電気抵抗の極めて低いソース領域及びドレイン領域と、を兼ね備え、電気特性に優れ、かつ信頼性の高い半導体装置を実現することができる。
半導体層１０８のチャネル形成領域に接する絶縁層１０３とゲート絶縁層１１０は、酸化物を含むことが好ましい。絶縁層１０３及びゲート絶縁層１１０には、それぞれ、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜などの酸化物膜を用いることができる。これにより、トランジスタ１００の作製工程における熱処理などで、絶縁層１０３やゲート絶縁層１１０から脱離した酸素を半導体層１０８のチャネル形成領域に供給し、半導体層１０８中の酸素欠損を低減することができる。
図２（Ａ）に、図１（Ｂ）中の一点鎖線で囲った領域Ｐを拡大した断面図を示す。
ゲート絶縁層１１０は、上述した不純物元素を含む領域１１０ｄを有する。領域１１０ｄは、少なくとも低抵抗領域１０８ｎとの界面またはその近傍に位置している。領域１１０ｄは、半導体層１０８及びゲート電極１１２が設けられていない領域において、少なくとも絶縁層１０３との界面またはその近傍にも位置している。また、図１（Ｂ）、図１（Ｃ）、及び図２（Ａ）に示すように、領域１１０ｄは、半導体層１０８のチャネル形成領域と接する部分には設けられていないことが好ましい。
絶縁層１０３は、ゲート絶縁層１１０と接する界面またはその近傍に、上述した不純物元素を含む領域１０３ｄを有している。また、図２（Ａ）に示すように、領域１０３ｄは、低抵抗領域１０８ｎと接する界面またはその近傍にも設けられていてもよい。このとき、低抵抗領域１０８ｎと重なる部分の不純物濃度は、ゲート絶縁層１１０と接する部分よりも低い濃度となる。
ここで、低抵抗領域１０８ｎにおける不純物濃度は、ゲート絶縁層１１０に近いほど濃度が高くなるような濃度勾配を有することが好ましい。これにより、低抵抗領域１０８ｎの上部ほど低抵抗となるため、導電層１２０ａ（または導電層１２０ｂ）との接触抵抗をより効果的に低減することができる。また、低抵抗領域１０８ｎ全体に亘って均一な濃度とした場合に比べて、低抵抗領域１０８ｎ内の不純物元素の総量を少なくできるため、作製工程中の熱などの影響によりチャネル形成領域に拡散しうる不純物の量を少なく保つことができる。
また、領域１１０ｄにおける不純物濃度は、低抵抗領域１０８ｎに近いほど濃度が高くなるような濃度勾配を有することが好ましい。加熱により酸素を放出可能な酸化物膜を適用したゲート絶縁層１１０において、上述した不純物元素を含む領域１１０ｄでは、他の領域に比べて酸素の放出を抑えることができる。そのため、ゲート絶縁層１１０の低抵抗領域１０８ｎとの界面またはその近傍に位置する領域１１０ｄは、酸素に対するブロッキング層として機能し、低抵抗領域１０８ｎに供給される酸素を効果的に低減することができる。
不純物元素の供給は、ゲート電極１１２をマスクに用いて、少なくとも半導体層１０８に対して行う。さらに、ゲート絶縁層１１０に対しても当該不純物元素を供給することが好ましい。これにより、低抵抗領域１０８ｎの形成と同時に、領域１１０ｄを自己整合的に形成することができる。
なお、図２（Ａ）等では、ゲート絶縁層１１０の不純物濃度の高い部分が、半導体層１０８との界面またはその近傍に位置することを誇張して示すために、領域１１０ｄをゲート絶縁層１１０中の半導体層１０８の近傍にのみハッチングパターンを付して図示しているが、実際にはゲート絶縁層１１０の厚さ方向全体に亘って上記不純物元素が含まれる。
不純物元素の供給は、プラズマイオンドーピング法またはイオン注入法により行うことが好ましい。これらの方法は、イオンを添加する深さを調整しやすいため、ゲート絶縁層１１０と半導体層１０８とを含む領域を狙って、イオンを添加することが容易となる。
不純物元素の供給条件は、半導体層１０８のゲート絶縁層１１０側の領域、または、半導体層１０８とゲート絶縁層１１０との界面またはその近傍の不純物濃度が最も高くなるように、設定することが好ましい。これにより、一度の工程で半導体層１０８とゲート絶縁層１１０の両方に適切な濃度の不純物元素を供給することができる。さらに、低抵抗領域１０８ｎの上部に高い濃度で不純物元素を供給し、低抵抗化することで、低抵抗領域１０８ｎとソース電極またはドレイン電極との接触抵抗を低くできる。また、ゲート絶縁層１１０の低抵抗領域１０８ｎに近い部分に不純物元素が濃度の高い領域を形成することで、この部分の酸素の拡散性が低下し、ゲート絶縁層１１０中の酸素が低抵抗領域１０８ｎ側に拡散することをより抑制することができる。
低抵抗領域１０８ｎ及び領域１１０ｄはそれぞれ、不純物濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２３ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２２ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下である領域を含むことが好ましい。また、低抵抗領域１０８ｎは、ゲート絶縁層１１０の領域１１０ｄよりも不純物濃度が高い部分を有すると、低抵抗領域１０８ｎの電気抵抗をより低くできるため好ましい。
低抵抗領域１０８ｎ及び領域１１０ｄに含まれる不純物の濃度は、例えば二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）等の分析法により分析することができる。ＸＰＳ分析を用いる場合には、表面側または裏面側からのイオンスパッタリングとＸＰＳ分析を組み合わせることで、深さ方向の濃度分布を知ることができる。
不純物元素として酸素と結合しやすい元素を用いる場合、不純物元素は半導体層１０８中の酸素と結合した状態で存在する。すなわち、不純物元素が半導体層１０８中の酸素を奪うことで、半導体層１０８中に酸素欠損が生じ、当該酸素欠損が膜中の水素と結合することでキャリアが生成される。さらに半導体層１０８中の不純物元素は酸化した状態で安定に存在するため、工程中にかかる熱などで脱離しにくく、電気抵抗が低い状態で安定した低抵抗領域１０８ｎを実現できる。
不純物元素として酸素と結合しやすい元素を用いる場合、半導体層１０８と同様にゲート絶縁層１１０においても、不純物元素は酸素と結合した状態で存在する。酸素と不純物元素とが結合して安定化することで、不純物元素を含む領域では、加熱を行っても酸素がほとんど脱離しない状態となり、酸素が他の層に拡散しにくい状態となる。これにより、ゲート絶縁層１１０から低抵抗領域１０８ｎに酸素が供給されることを抑制しつつ、チャネル形成領域に酸素を供給することができる。したがって、低抵抗領域１０８ｎの高抵抗化を防ぎつつ、チャネル形成領域の酸素欠損を低減できる。その結果、電気特性が良好で、信頼性の高いトランジスタを実現できる。
不純物元素は、半導体層１０８中及びゲート絶縁層１１０中の酸素と結合して安定化する元素を用いることが好ましい。例えば、酸化物が標準状態において固体で存在しうる元素を用いることが好ましい。特に好ましい元素としては、希ガス、水素以外の典型非金属元素、典型金属元素、及び遷移金属元素が挙げられ、特に、ホウ素、リン、アルミニウム、マグネシウム、シリコンが好ましい。
例えば、不純物元素としてホウ素を用いた場合、低抵抗領域１０８ｎ及び領域１１０ｄに含まれるホウ素は酸素と結合した状態で存在しうる。このことは、ＸＰＳ分析において、Ｂ２Ｏ３結合に起因するスペクトルピークが観測されることで確認できる。また、ＸＰＳ分析において、ホウ素元素が単体で存在する状態に起因するスペクトルピークが観測されない、または測定下限のバックグラウンドノイズに埋もれる程度にまでピーク強度が極めて小さくなる。
金属酸化物層１１４は、酸素及び水素を透過しにくい材料で形成される。金属酸化物層１１４は、ゲート絶縁層１１０に含まれる酸素がゲート電極１１２側に拡散することを抑制する機能を有する。金属酸化物層１１４は、ゲート電極１１２に含まれる水素及び水がゲート絶縁層１１０側に拡散することを抑制する機能を有する。金属酸化物層１１４は、少なくともゲート絶縁層１１０よりも酸素及び水素を透過しにくい材料を用いることが好ましい。
金属酸化物層１１４を設けることにより、ゲート電極１１２にアルミニウムや銅などの酸素を吸引しやすい金属材料を用いた場合であっても、ゲート絶縁層１１０からゲート電極１１２へ酸素が拡散することを防ぐことができる。また、ゲート電極１１２が水素を含む場合であっても、ゲート電極１１２からゲート絶縁層１１０を介して半導体層１０８へ水素が拡散することを防ぐことができる。その結果、半導体層１０８のチャネル形成領域におけるキャリア密度を極めて低いものとすることができる。
金属酸化物層１１４は、絶縁層または導電層のどちらであってもよい。金属酸化物層１１４が絶縁層の場合、金属酸化物層１１４は、ゲート絶縁層１１０の一部ということもできる。金属酸化物層１１４が導電層の場合、金属酸化物層１１４は、ゲート電極１１２の一部ということもできる。
金属酸化物層１１４として、酸化シリコンよりも誘電率の高い絶縁性材料を用いることが好ましい。特に、酸化アルミニウム膜、酸化ハフニウム膜、またはハフニウムアルミネート膜等を用いると、駆動電圧を低減できるため好ましい。
金属酸化物層１１４として、例えば、インジウム酸化物、インジウムスズ酸化物（ＩＴＯ）、またはシリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）などの、導電性酸化物を用いることもできる。特にインジウムを含む導電性酸化物は、導電性が高いため好ましい。
また、金属酸化物層１１４として、半導体層１０８と同一の元素を一以上含む酸化物材料を用いることが好ましい。特に、半導体層１０８に適用可能な酸化物半導体材料を用いることが好ましい。このとき、金属酸化物層１１４として、半導体層１０８と同じスパッタリングターゲットを用いて形成した金属酸化物膜を適用することで、装置を共通化できるため、好ましい。
または、半導体層１０８と金属酸化物層１１４の両方に、インジウム及びガリウムを含む金属酸化物材料を用いる場合、半導体層１０８よりもガリウムの組成（含有割合）が高い材料を用いると、酸素に対するブロッキング性をより高めることができるため、好ましい。このとき、半導体層１０８には、金属酸化物層１１４よりもインジウムの組成が高い材料を用いることで、トランジスタ１００の電界効果移動度を高めることができる。
金属酸化物層１１４は、スパッタリング装置を用いて形成すると好ましい。例えば、スパッタリング装置を用いて酸化物膜を形成する場合、酸素ガスを含む雰囲気で形成することで、ゲート絶縁層１１０や半導体層１０８中に好適に酸素を供給することができる。
金属酸化物層１１４が導電層の場合、トランジスタ１００の作製工程は、金属酸化物層１１４を島状に形成する工程を有する。また、金属酸化物層１１４が絶縁層の場合であっても、金属酸化物層１１４を島状に形成することができる。このとき、材料及び加工方法によっては、加工が難しい場合がある。
例えば、図２（Ｂ）に示す領域Ｑでは、金属酸化物層１１４のゲート電極１１２と重なる部分の一部（下部の部分）がエッチングされている例を示す。このように、金属酸化物層１１４の形状不良が生じると、絶縁層１１８の被覆性が低下してしまう。
ここで、本発明の一態様では、半導体層１０８に、金属酸化物層１１４を介して、不純物元素を供給する。これにより、金属酸化物層１１４にも不純物元素が供給され、金属酸化物層１１４のエッチングレートを高くすることができる。したがって、ゲート電極１１２と重なっている部分と重なっていない部分とで、金属酸化物層１１４のエッチングレートに差をつけることができる。そのため、金属酸化物層１１４のゲート電極１１２と重なる部分がエッチングされにくくなり、金属酸化物層１１４の形状不良を抑制することができる。そして、絶縁層１１８の被覆性を向上させ、カバレッジ不良を抑制することができる。
ゲート電極１１２及び金属酸化物層１１４は、上面形状が互いに概略一致するように加工されている。島状の金属酸化物層１１４は、ゲート電極１１２をマスクに用いて加工することで形成できる。
なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層をマスクに用いて下層が加工された場合や、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置することや、上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という。
絶縁層１１８は、トランジスタ１００を保護する保護層として機能する。絶縁層１１８は、ゲート絶縁層１１０から放出されうる酸素が外部に拡散することを防ぐ機能を有することが好ましい。例えば、酸化物または窒化物などの無機絶縁材料を用いることができる。より具体的な例としては、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、ハフニウムアルミネートなどの無機絶縁材料を用いることができる。
［構成例２］
図３（Ａ）に、トランジスタ１００Ａの上面図を示す。図３（Ｂ）に、図３（Ａ）における一点鎖線Ａ１−Ａ２間の断面図を示す。図３（Ｃ）に、図３（Ａ）における一点鎖線Ｂ１−Ｂ２間の断面図を示す。一点鎖線Ａ１−Ａ２方向はチャネル長方向、一点鎖線Ｂ１−Ｂ２方向はチャネル幅方向に相当する。
トランジスタ１００Ａは、基板１０２と絶縁層１０３との間に導電層１０６を有する点で、トランジスタ１００と異なる。導電層１０６は半導体層１０８及びゲート電極１１２と重なる領域を有する。
トランジスタ１００Ａにおいて、導電層１０６は、第１のゲート電極（ボトムゲート電極ともいう）としての機能を有し、ゲート電極１１２は、第２のゲート電極（トップゲート電極ともいう）としての機能を有する。また、絶縁層１０３の一部は第１のゲート絶縁層として機能し、ゲート絶縁層１１０の一部は、第２のゲート絶縁層として機能する。
半導体層１０８の、ゲート電極１１２及び導電層１０６の少なくとも一方と重なる部分は、チャネル形成領域として機能する。なお以下では説明を容易にするため、半導体層１０８のゲート電極１１２と重なる部分をチャネル形成領域と呼ぶ場合があるが、実際にはゲート電極１１２と重ならず導電層１０６と重なる部分（低抵抗領域１０８ｎを含む部分）にもチャネルが形成しうる。
また、図３（Ｃ）に示すように、導電層１０６は、金属酸化物層１１４、ゲート絶縁層１１０、及び絶縁層１０３に設けられた開口部１４２を介して、ゲート電極１１２と電気的に接続されていてもよい。これにより、導電層１０６とゲート電極１１２に、同じ電位を与えることができる。
導電層１０６は、ゲート電極１１２、導電層１２０ａ、または導電層１２０ｂと同様の材料を用いることができる。特に導電層１０６に銅を含む材料を用いると、配線抵抗を低減できるため好ましい。
また、図３（Ａ）、図３（Ｃ）に示すように、チャネル幅方向において、ゲート電極１１２及び導電層１０６が、半導体層１０８の端部よりも外側に突出していることが好ましい。このとき、図３（Ｃ）に示すように、半導体層１０８のチャネル幅方向の全体が、ゲート絶縁層１１０と絶縁層１０３を介して、ゲート電極１１２と導電層１０６に覆われた構成となる。
このような構成とすることで、半導体層１０８を一対のゲート電極によって生じる電界で、電気的に取り囲むことができる。このとき特に、導電層１０６とゲート電極１１２に同じ電位を与えることが好ましい。これにより、半導体層１０８にチャネルを誘起させるための電界を効果的に印加できるため、トランジスタ１００Ａのオン電流を増大させることができる。そのため、トランジスタ１００Ａを微細化することも可能となる。
なお、ゲート電極１１２と導電層１０６とを接続しない構成としてもよい。このとき、一対のゲート電極の一方に定電位を与え、他方にトランジスタ１００Ａを駆動するための信号を与えてもよい。このとき、一方の電極に与える電位により、トランジスタ１００Ａを他方の電極で駆動する際のしきい値電圧を制御することもできる。
［応用例］
次に、応用例として、トランジスタと容量素子を有する本発明の一態様の半導体装置について、図４を用いて説明する。具体的には、不純物を含む半導体層１０８ｃを容量素子の一方の電極として用い、トランジスタと容量素子とを同一面上に形成する例について説明する。
図４（Ａ）に示す容量素子１３０Ａは、トランジスタ１００（図１（Ａ）~図１（Ｃ））と並べて設けられている。
図４（Ｂ）に示す容量素子１３０Ａは、トランジスタ１００Ａ（図３（Ａ）~図３（Ｃ））と並べて設けられている。
容量素子１３０Ａは、半導体層１０８ｃと、導電層１２０ｂとの間に、誘電体として機能するゲート絶縁層１１０及び絶縁層１１８が設けられた構成を有する。
半導体層１０８ｃは、半導体層１０８と同一面上に設けられている。例えば半導体層１０８ｃは、半導体層１０８と同一の金属酸化物膜を加工した後に、低抵抗領域１０８ｎと同じ不純物元素を供給することにより形成することができる。
このような構成とすることで、作製工程を増やすことなくトランジスタと同時に容量素子１３０Ａを作製することができる。
図４（Ｃ）に示す容量素子１３０Ｂは、トランジスタ１００Ａ（図３（Ａ）~図３（Ｃ））と並べて設けられている。
容量素子１３０Ｂは、導電層１０６ｃと、半導体層１０８ｃとの間に、誘電体として機能する絶縁層１０３が設けられた構成を有する。
導電層１０６ｃは、導電層１０６と同一面上に設けられている。導電層１０６ｃは、導電層１０６と同一の導電膜を加工して形成することができる。
容量素子１３０Ｂは、容量素子１３０Ａに比べて誘電体の厚さを薄くできるため、より大容量の容量素子とすることができる。
［半導体装置の構成要素］
次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。なお、既に説明した構成要素については説明を省略する場合がある。
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００等を形成してもよい。または、基板１０２とトランジスタ１００等の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００等は耐熱性の劣る基板や可撓性基板にも転載できる。
絶縁層１０３としては、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。なお、半導体層１０８との界面特性を向上させるため、絶縁層１０３において少なくとも半導体層１０８と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁層１０３には、加熱により酸素を放出する膜を用いることが好ましい。
絶縁層１０３として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。
また、絶縁層１０３の半導体層１０８に接する側に窒化シリコン膜などの酸化物膜以外の膜を用いた場合、半導体層１０８と接する表面に対して酸素プラズマ処理などの前処理を行い、当該表面、または表面近傍を酸化することが好ましい。
ゲート電極１１２、ゲート電極として機能する導電層１０６、並びに、ソース電極及びドレイン電極として機能する導電層１２０ａ及び導電層１２０ｂは、クロム、銅、アルミニウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルトから選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
また、ゲート電極１１２、導電層１０６、導電層１２０ａ、及び導電層１２０ｂには、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物等の酸化物導電体（ＯＣ：ＯｘｉｄｅＣｏｎｄｕｃｔｏｒ）または金属酸化物膜を適用することもできる。
なお、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体（ＯＣ）ということができる。
また、ゲート電極１１２及び導電層１０６は、それぞれ、上記酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜の積層構造であってもよい。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。なお、ゲート電極１１２のゲート絶縁層１１０と接する側または導電層１０６の絶縁層１０３と接する側には酸化物導電体を含む導電膜を適用することが好ましい。
また、ゲート電極１１２、導電層１０６、導電層１２０ａ、及び導電層１２０ｂは、それぞれ、上述の金属元素の中でも、特にチタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有することが好ましい。特に、窒化タンタル膜を用いることが好ましい。窒化タンタル膜は、導電性を有し、かつ、銅、酸素、または水素に対して高いバリア性を有し、かつ自身からの水素の放出が少ないため、半導体層１０８と接する導電膜、または半導体層１０８の近傍の導電膜として、好適である。
ゲート絶縁層１１０としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜、及び酸化ネオジム膜のうち一種以上を含む絶縁層を用いることができる。なお、ゲート絶縁層１１０は、単層に限られず、２層以上の積層構造としてもよい。
ゲート絶縁層１１０において少なくとも半導体層１０８と接する領域は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域を有することがより好ましい。別言すると、ゲート絶縁層１１０は、酸素を放出することが可能な絶縁膜である。例えば、酸素雰囲気下にてゲート絶縁層１１０を形成すること、成膜後のゲート絶縁層１１０に対して酸素雰囲気下での熱処理、プラズマ処理等を行うこと、または、ゲート絶縁層１１０上に酸素雰囲気下で酸化物膜を成膜することなどにより、ゲート絶縁層１１０中に酸素を供給することができる。
また、ゲート絶縁層１１０として、酸化シリコンや酸化窒化シリコンと比べて比誘電率の高い酸化ハフニウム等の材料を用いることもできる。これによりゲート絶縁層１１０の膜厚を厚くしトンネル電流によるリーク電流を抑制できる。特に、結晶性を有する酸化ハフニウムは、非晶質の酸化ハフニウムと比べて高い比誘電率を備えるため好ましい。
半導体層１０８は、酸化物半導体を有することが好ましい。または、半導体層１０８は、シリコンを有していてもよい。シリコンとしては、アモルファスシリコン、結晶性のシリコン（低温ポリシリコン、単結晶シリコンなど）などが挙げられる。
半導体層１０８は、例えば、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種または複数種）と、亜鉛と、を有することが好ましい。特に、Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。
特に、半導体層１０８として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。
半導体層１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットは、Ｉｎの原子数比がＭの原子数比以上であることが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。
スパッタリングターゲットとしては、多結晶の酸化物を含むターゲットを用いると、結晶性を有する半導体層１０８を形成しやすくなるため好ましい。なお、成膜される半導体層１０８の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層１０８に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される半導体層１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍と記載する場合、Ｉｎの原子数比を４としたとき、Ｇａの原子数比が１以上３以下であり、Ｚｎの原子数比が２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍であると記載する場合、Ｉｎの原子数比を５としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍であると記載する場合、Ｉｎの原子数比を１としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が０．１より大きく２以下である場合を含む。
ここで、半導体層１０８中に形成されうる酸素欠損について説明する。
半導体層１０８に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、半導体層１０８中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となりうる。半導体層１０８中にキャリア供給源が生成されると、トランジスタ１００の電気特性の変動、代表的にはしきい値電圧のシフトが生じる。したがって、半導体層１０８においては、酸素欠損が少ないほど好ましい。
そこで、本発明の一態様においては、半導体層１０８近傍の絶縁膜、具体的には、半導体層１０８の上方に位置するゲート絶縁層１１０、及び下方に位置する絶縁層１０３が、酸化物膜を含む構成である。作製工程中の熱などにより絶縁層１０３及びゲート絶縁層１１０から半導体層１０８へ酸素を移動させることで、半導体層１０８中の酸素欠損を低減することが可能となる。
以下では、半導体層に適用可能な金属酸化物について説明する。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。例えば、亜鉛酸窒化物（ＺｎＯＮ）などの窒素を有する金属酸化物を、半導体層に用いてもよい。
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能または材料の構成の一例を表す。
例えば、半導体層にはＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳを用いることができる。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの発光層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及び非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう。）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
半導体層として機能する金属酸化物膜は、不活性ガス及び酸素ガスのいずれか一方または双方を用いて成膜することができる。なお、金属酸化物膜の成膜時における酸素の流量比（酸素分圧）に、特に限定はない。ただし、電界効果移動度が高いトランジスタを得る場合においては、金属酸化物膜の成膜時における酸素の流量比（酸素分圧）は、０％以上３０％以下が好ましく、５％以上３０％以下がより好ましく、７％以上１５％以下がさらに好ましい。
金属酸化物は、エネルギーギャップが２ｅＶ以上であることが好ましく、２．５ｅＶ以上であることがより好ましく、３ｅＶ以上であることがさらに好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を小さくすることができる。
［作製方法例１］
次に、本発明の一態様のトランジスタの作製方法について図５~図９を用いて説明する。図５~図９では、トランジスタの作製工程の各段階におけるチャネル長方向及びチャネル幅方向の断面を並べて示す。
なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法や、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
また、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
また、半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工することができる。または、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
フォトリソグラフィ法としては、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
作製方法例１では、構成例２で示したトランジスタ１００Ａの作製方法について、図５~図７を用いて説明する。
まず、図５（Ａ）に示すように、基板１０２上に導電膜を成膜し、エッチングにより加工することで、ゲート電極として機能する導電層１０６を形成する。
次に、基板１０２及び導電層１０６を覆う絶縁層１０３を形成する（図５（Ａ））。
絶縁層１０３を形成した後に、絶縁層１０３に対して酸素を供給する処理を行ってもよい。酸素を供給する処理としては、例えば、酸素雰囲気下でのプラズマ処理、酸素雰囲気下での加熱処理、プラズマイオンドーピング法を用いた処理、及びイオン注入法を用いた処理などが挙げられる。
次に、絶縁層１０３上に金属酸化物膜を成膜し、加工することで、島状の半導体層１０８を形成する（図５（Ｂ））。
金属酸化物膜は、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。
金属酸化物膜を成膜する際には酸素ガスを用いることが好ましい。また、金属酸化物膜を成膜する際に、酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。なお、金属酸化物膜を成膜する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比ともいう）が高いほど、金属酸化物膜の結晶性を高めることができ、信頼性の高いトランジスタを実現できる。一方、酸素流量比が低いほど、金属酸化物膜の結晶性が低くなり、オン電流が高められたトランジスタとすることができる。
金属酸化物膜の成膜条件としては、基板温度を室温以上２００℃以下、好ましくは基板温度を室温以上１４０℃以下とすればよい。例えば基板温度を室温以上１４０℃未満とすると、生産性が高くなり好ましい。また、基板温度を室温とする、または意図的に加熱しない状態で、金属酸化物膜を成膜することで、結晶性を低くすることができる。
また、金属酸化物膜を成膜する前に、絶縁層１０３の表面に吸着した水や水素、有機物成分等を脱離させるための処理や、絶縁層１０３中に酸素を供給する処理を行うことが好ましい。例えば、減圧雰囲気下にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。または、酸素を含む雰囲気下においてプラズマ処理を行ってもよい。また、一酸化窒素ガスを含む雰囲気下においてプラズマ処理を行うと、絶縁層１０３の表面の有機物を好適に除去することができる。このような処理の後、絶縁層１０３の表面を大気に暴露することなく、連続して金属酸化物膜を成膜することが好ましい。
金属酸化物膜の加工には、ウェットエッチング法及びドライエッチング法の一方または双方を用いればよい。このとき、半導体層１０８と重ならない絶縁層１０３の一部がエッチングされ、薄くなる場合がある。
金属酸化物膜の成膜後または半導体層１０８に加工した後、金属酸化物膜または半導体層１０８中の水素や水を除去するために加熱処理を行ってもよい。加熱処理の温度は、代表的には、１５０℃以上基板の歪み点未満、２５０℃以上４５０℃以下、または３００℃以上４５０℃以下とすることができる。
加熱処理は、希ガスまたは窒素を含む雰囲気で行うことができる。または、当該雰囲気で加熱した後、酸素を含む雰囲気で加熱してもよい。なお、上記加熱処理の雰囲気に水素、水などが含まれないことが好ましい。該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮することができる。
次に、絶縁層１０３及び半導体層１０８を覆って、ゲート絶縁層１１０と金属酸化物層１１４ｆを積層して成膜する（図５（Ｃ））。
ゲート絶縁層１１０としては、例えば、酸化シリコン膜または酸化窒化シリコン膜などの酸化物膜を、ＰＥＣＶＤ法により形成することが好ましい。また、マイクロ波を用いたＰＥＣＶＤ法を用いて形成してもよい。
金属酸化物層１１４ｆは、例えば、酸素を含む雰囲気下で成膜することが好ましい。特に、酸素を含む雰囲気下でスパッタリング法により形成することが好ましい。これにより、金属酸化物層１１４ｆの成膜時にゲート絶縁層１１０に酸素を供給することができる。
金属酸化物層１１４ｆを、半導体層１０８の場合と同様の金属酸化物を含む酸化物ターゲットを用いたスパッタリング法により形成する場合には、上記方法を援用することができる。
例えば、成膜ガスに酸素を用い、金属ターゲットを用いた反応性スパッタリング法により、金属酸化物層１１４ｆを形成してもよい。例えば、金属ターゲットとしてアルミニウムを用いた場合には、酸化アルミニウム膜を成膜することができる。
金属酸化物層１１４ｆの成膜時に、成膜装置の成膜室内に導入する成膜ガスの全流量に対する酸素流量の割合（酸素流量比）または成膜室内の酸素分圧が高いほど、ゲート絶縁層１１０中に供給される酸素を増やすことができる。酸素流量比または酸素分圧は、例えば５０％以上１００％以下、好ましくは６５％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下とする。特に、酸素流量比１００％とし、酸素分圧を１００％にできるだけ近づけることが好ましい。
このように、酸素を含む雰囲気下でスパッタリング法により金属酸化物層１１４ｆを形成することにより、金属酸化物層１１４ｆの成膜時に、ゲート絶縁層１１０へ酸素を供給するとともに、ゲート絶縁層１１０から酸素が脱離することを防ぐことができる。その結果、ゲート絶縁層１１０に極めて多くの酸素を閉じ込めることができる。そして、後の加熱処理によって、半導体層１０８に多くの酸素を供給することができる。その結果、半導体層１０８中の酸素欠損を低減でき、信頼性の高いトランジスタを実現できる。
次に、加熱処理を行うことで、ゲート絶縁層１１０から半導体層１０８に酸素を供給することが好ましい。加熱処理は、窒素、酸素、希ガスのうち一以上を含む雰囲気下にて、２００℃以上４００℃以下の温度で行うことができる。
金属酸化物層１１４ｆを形成した後、ゲート電極１１２を形成する前に加熱処理を行うことで、ゲート絶縁層１１０から半導体層１０８に効果的に酸素を供給することができる。
金属酸化物層１１４ｆの成膜後に、金属酸化物層１１４ｆ、ゲート絶縁層１１０、及び絶縁層１０３の一部をエッチングすることで、導電層１０６に達する開口部１４２を形成する。これにより、後に形成するゲート電極１１２と導電層１０６とを、開口部１４２において電気的に接続することができる。
次に、金属酸化物層１１４ｆ上に、ゲート電極１１２となる導電膜１１２ｆを成膜する（図５（Ｄ））。導電膜１１２ｆは、金属または合金のスパッタリングターゲットを用いたスパッタリング法により成膜することが好ましい。ここで、開口部１４２において、導電膜１１２ｆと導電層１０６とが接続される。
次に、導電膜１１２ｆの一部をエッチングし、ゲート電極１１２を形成する（図５（Ｅ））。
このように、金属酸化物層１１４ｆ及びゲート絶縁層１１０が、半導体層１０８の上面及び側面、並びに絶縁層１０３を覆った状態とすることで、ゲート電極１１２のエッチングの際に、半導体層１０８や絶縁層１０３の一部がエッチングされ、薄膜化することを防ぐことができる。
次に、ゲート電極１１２をマスクとして、金属酸化物層１１４ｆ、ゲート絶縁層１１０、及び半導体層１０８に不純物元素１４０を供給する処理を行い、低抵抗領域１０８ｎ、領域１１０ｄ、及び領域１０３ｄを形成する（図６（Ａ））。半導体層１０８、ゲート絶縁層１１０、及び金属酸化物層１１４ｆのうち、ゲート電極１１２と重なる領域には、ゲート電極１１２がマスクとなり不純物元素１４０は供給されない。
不純物元素１４０の供給には、プラズマイオンドーピング法またはイオン注入法を好適に用いることができる。これらの方法は、深さ方向の濃度プロファイルを、イオンの加速電圧とドーズ量等により、高い精度で制御することができる。プラズマイオンドーピング法を用いることで、生産性を高めることができる。また、質量分離を用いたイオン注入法を用いることで、供給される不純物元素の純度を高めることができる。
不純物元素１４０の供給処理において、半導体層１０８とゲート絶縁層１１０との界面、または半導体層１０８中の界面に近い部分、またはゲート絶縁層１１０中の当該界面に近い部分が、最も高い濃度となるように、処理条件を制御することが好ましい。これにより、一度の処理で半導体層１０８とゲート絶縁層１１０の両方に、最適な濃度の不純物元素１４０を供給することができる。
不純物元素１４０としては、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、ヒ素、アルミニウム、マグネシウム、シリコン、及び希ガスなどが挙げられる。不純物元素１４０として、ホウ素、リン、アルミニウム、マグネシウム、またはシリコンを用いることが好ましく、ホウ素またはリンを用いることがより好ましい。
不純物元素１４０の原料ガスとしては、上記不純物元素を含むガスを用いることができる。ホウ素を供給する場合、代表的にはＢ２Ｈ６ガスやＢＦ３ガスなどを用いることができる。また、リンを供給する場合には、代表的にはＰＨ３ガスを用いることができる。また、これらの原料ガスを希ガスで希釈した混合ガスを用いてもよい。
その他、原料ガスとして、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２、（Ｃ５Ｈ５）２Ｍｇ、及び希ガス等を用いることができる。また、イオン源は、気体に限られず、固体や液体を加熱して気化させてもよい。
不純物元素１４０の供給は、金属酸化物層１１４ｆ、ゲート絶縁層１１０、及び半導体層１０８の組成や密度、厚さなどを考慮して、加速電圧やドーズ量などの条件を設定することで制御することができる。
なお、不純物元素１４０の供給方法に限定は無く、例えばプラズマ処理や、加熱による熱拡散を利用した処理などを用いてもよい。プラズマ処理法の場合、供給する不純物元素を含むガス雰囲気にてプラズマを発生させて、プラズマ処理を行うことによって、不純物元素を供給することができる。上記プラズマを発生させる装置としては、ドライエッチング装置、アッシング装置、プラズマＣＶＤ装置、高密度プラズマＣＶＤ装置等を用いることができる。
本発明の一態様では、金属酸化物層１１４ｆ及びゲート絶縁層１１０を介して不純物元素１４０を半導体層１０８に供給することができる。これにより、不純物元素１４０の供給の際に半導体層１０８の結晶性が低下することを抑制できる。そのため、結晶性の低下により電気抵抗が増大してしまうような場合に特に好適である。
不純物元素１４０の供給工程において、ゲート絶縁層１１０のゲート電極１１２と重なっていない部分にも不純物元素１４０が供給される。これにより、ゲート絶縁層１１０のゲート電極１１２と重なっている部分と重なっていない部分とで、加熱による酸素の放出されやすさに差が生じる。したがって、不純物元素１４０の供給工程後に加熱処理を行う場合でも、ゲート絶縁層１１０から低抵抗領域１０８ｎに酸素が供給されることを抑制でき、低抵抗領域１０８ｎの電気抵抗が上昇することを抑制できる。
次に、ゲート電極１１２をハードマスクとして用いて、金属酸化物層１１４ｆの一部をエッチングし、金属酸化物層１１４を形成する（図６（Ｂ））。これにより、ゲート電極１１２と上面形状が概略一致した金属酸化物層１１４を形成することができる。
不純物元素１４０の供給工程において、金属酸化物層１１４ｆのゲート電極１１２と重なっていない部分にも不純物元素１４０が供給される。これにより、金属酸化物層１１４ｆのゲート電極１１２と重なっている部分と重なっていない部分とで、エッチングレートに差が生じる。したがって、エッチングによる金属酸化物層の形状不良を抑制できる。
金属酸化物層１１４ｆの加工方法に特に限定は無いが、ウェットエッチングを用いると、金属酸化物層１１４ｆと同時に、ゲート絶縁層１１０がエッチングされることを抑制できる。これにより、ゲート絶縁層１１０の膜厚が減少することを抑制し、ゲート絶縁層１１０の膜厚を均一にすることができる。
次に、ゲート絶縁層１１０、金属酸化物層１１４、及びゲート電極１１２を覆う絶縁層１１８を形成する（図７（Ａ））。
絶縁層１１８をプラズマＣＶＤ法により形成する場合、成膜温度が高すぎると、低抵抗領域１０８ｎ等に含まれる不純物が、半導体層１０８のチャネル形成領域を含む周辺部に拡散する恐れや、低抵抗領域１０８ｎの電気抵抗が上昇する恐れがある。絶縁層１１８の成膜温度としては、例えば１５０℃以上４００℃以下、好ましくは１８０℃以上３６０℃以下、より好ましくは２００℃以上２５０℃以下とすることが好ましい。絶縁層１１８を低温で成膜することにより、チャネル長の短いトランジスタであっても、良好な電気特性を付与することができる。
次に、絶縁層１１８の所望の位置にリソグラフィによりマスクを形成した後、絶縁層１１８及びゲート絶縁層１１０の一部をエッチングすることで、低抵抗領域１０８ｎに達する開口部１４１ａ及び開口部１４１ｂを形成する。
次に、開口部１４１ａ及び開口部１４１ｂを覆うように、絶縁層１１８上に導電膜を成膜し、当該導電膜を所望の形状に加工することで、導電層１２０ａ及び導電層１２０ｂを形成する（図７（Ｂ））。
以上の工程により、トランジスタ１００Ａを作製することができる。例えば、トランジスタ１００Ａを表示装置の画素に適用する場合には、この後に、保護絶縁層、平坦化層、表示素子、及び配線のうち１以上を形成する工程を追加すればよい。
［作製方法例２］
本発明の一態様において、金属酸化物層１１４ｆは、その材料及び形成条件によっては、加工が困難なことがある。その場合、金属酸化物層１１４ｆの結晶性を低下させる工程を追加することで、金属酸化物層１１４ｆの加工を容易にすることができる。
作製方法例２は、ゲート電極１１２の作製までの工程は、作製方法例１と同様である（図５（Ａ）~図５（Ｅ））。
その後、不純物元素１４０の供給工程（図８（Ａ））と、不純物元素１４３の供給工程（図８（Ｂ））と、を行う。不純物元素１４０の供給工程は、作製方法例１（図６（Ａ））と同様であり、これにより、半導体層１０８に低抵抗領域１０８ｎが形成される。不純物元素１４３は、少なくとも金属酸化物層１１４ｆに供給する。これにより、金属酸化物層１１４ｆを結晶性の低い金属酸化物層１１４ｇにすることができる。不純物元素１４０と不純物元素１４３はどちらを先に供給してもよい。
不純物元素１４３としては、シリコン、リン、アルゴン、クリプトン、キセノン、ヒ素、ガリウム、及びゲルマニウムなどが挙げられる。不純物元素１４３の原料ガスとしては、上記不純物元素を含むガスを用いることができる。
不純物元素１４３の供給は、金属酸化物層１１４ｆの組成や密度、厚さなどを考慮して、加速電圧やドーズ量などの条件を設定することで制御することができる。
その後、ゲート電極１１２をハードマスクとして用いて、結晶性の低い金属酸化物層１１４ｇの一部をエッチングし、金属酸化物層１１４を形成する（図８（Ｃ））。これにより、ゲート電極１１２と上面形状が概略一致した金属酸化物層１１４を容易に形成することができる。
［作製方法例３］
金属酸化物層１１４ｆが絶縁膜である場合、金属酸化物層１１４ｆを島状に加工する工程を省略してもよい。
作製方法例３は、不純物元素１４０の供給工程までは、作製方法例１と同様である（図５（Ａ）~図５（Ｅ）、図６（Ａ））。
不純物元素１４０の供給工程（図９（Ａ））の後、金属酸化物層１１４ｆを加工することなく、ゲート絶縁層１１０、金属酸化物層１１４ｆ、及びゲート電極１１２を覆う絶縁層１１８を形成する（図９（Ｂ））。
次に、絶縁層１１８の所望の位置にリソグラフィによりマスクを形成した後、絶縁層１１８、金属酸化物層１１４ｆ、及びゲート絶縁層１１０の一部をエッチングすることで、低抵抗領域１０８ｎに達する開口部１４１ａ及び開口部１４１ｂを形成する。
次に、開口部１４１ａ及び開口部１４１ｂを覆うように、絶縁層１１８上に導電膜を成膜し、当該導電膜を所望の形状に加工することで、導電層１２０ａ及び導電層１２０ｂを形成する（図９（Ｃ））。
以上の工程により、金属酸化物層１１４ｆを有するトランジスタを作製することができる。
本実施の形態の半導体装置の作製方法では、ゲート絶縁層とゲート電極との間に、酸素、水素、水などを透過しにくい金属酸化物層を設けるため、ゲート絶縁層から半導体層に効果的に酸素を供給することができる。これにより、半導体層のチャネル形成領域の酸素欠損を低減し、トランジスタの信頼性を高めることができる。また、金属酸化物層の加工は、不純物元素の供給により半導体層の低抵抗領域を形成した後に行う。金属酸化物層の加工の際、金属酸化物層にも不純物元素が含まれているため、エッチングによる金属酸化物層の形状不良を抑制することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図１０~図１４を用いて説明する。
本発明の一態様の半導体装置は、電気特性が良好であるため、表示装置に用いることで、表示装置の信頼性を高めることができる。例えば、本発明の一態様のトランジスタは、当該表示装置の画素及び駆動回路の一方または双方が有するトランジスタに適用することができる。
本発明の一態様の半導体装置は、表示装置、または、当該表示装置を有するモジュールに用いることができる。当該表示装置を有するモジュールとしては、当該表示装置にフレキシブルプリント回路基板（Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ、以下、ＦＰＣと記す）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）等のコネクタが取り付けられたモジュール、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式もしくはＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）方式等により集積回路（ＩＣ）が実装されたモジュール等が挙げられる。
［表示装置の上面構成］
図１０（Ａ）に、表示装置７００の上面図を示す。表示装置７００は、シール材７１２により貼り合わされた第１の基板７０１と第２の基板７０５を有する。第１の基板７０１、第２の基板７０５、及びシール材７１２で封止される領域に、画素部７０２、ソースドライバ７０４、及びゲートドライバ７０６が設けられる。画素部７０２には、複数の表示素子が設けられる。
第１の基板７０１の第２の基板７０５と重ならない部分に、ＦＰＣ７１６が接続されるＦＰＣ端子部７０８が設けられている。ＦＰＣ７１６によって、ＦＰＣ端子部７０８及び信号線７１０を介して、画素部７０２、ソースドライバ７０４、及びゲートドライバ７０６のそれぞれに各種信号等が供給される。
ゲートドライバ７０６は、複数設けられていてもよい。また、ゲートドライバ７０６及びソースドライバ７０４は、それぞれ、半導体基板等に別途形成され、パッケージされたＩＣチップの形態であってもよい。当該ＩＣチップは、第１の基板７０１上、またはＦＰＣ７１６に実装することができる。
画素部７０２、ソースドライバ７０４、及びゲートドライバ７０６が有するトランジスタに、本発明の一態様のトランジスタを適用することができる。
画素部７０２に設けられる表示素子としては、液晶素子、発光素子などが挙げられる。液晶素子としては、透過型の液晶素子、反射型の液晶素子、半透過型の液晶素子などを用いることができる。また、発光素子としては、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ　ＬＥＤ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　ＬＥＤ）、半導体レーザなどの、自発光性の発光素子が挙げられる。また、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子や、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。
図１０（Ｂ）に示す表示装置７００Ａは、第１の基板７０１に換えて、可撓性を有する樹脂層７４３が適用された、フレキシブルディスプレイとして用いることのできる表示装置の例である。
表示装置７００Ａは、画素部７０２が矩形形状でなく、角部が円弧状の形状を有している。表示装置７００Ａは、図１０（Ｂ）中の領域Ｐ１に示すように、画素部７０２及び樹脂層７４３の一部が切りかかれた切欠き部を有する。一対のゲートドライバ７０６は、画素部７０２を挟んで両側に設けられる。ゲートドライバ７０６は、画素部７０２の角部において、円弧状の輪郭に沿って設けられている。
樹脂層７４３は、ＦＰＣ端子部７０８が設けられる部分が突出した形状を有している。また、樹脂層７４３のＦＰＣ端子部７０８を含む一部は、図１０（Ｂ）中の領域Ｐ２で裏側に折り返すことができる。樹脂層７４３の一部を折り返すことで、ＦＰＣ７１６を画素部７０２の裏側に重ねて配置した状態で、表示装置７００Ａを電子機器に実装することができ、電子機器の省スペース化を図ることができる。
表示装置７００Ａに接続されるＦＰＣ７１６には、ＩＣ７１７が実装されている。ＩＣ７１７は、例えばソースドライバとしての機能を有する。このとき、表示装置７００Ａにおけるソースドライバ７０４は、保護回路、バッファ回路、デマルチプレクサ回路等の少なくとも一を含む構成とすることができる。
図１０（Ｃ）に示す表示装置７００Ｂは、大型の画面を有する電子機器に好適に用いることのできる表示装置である。表示装置７００Ｂは、例えばテレビジョン装置、モニタ装置、パーソナルコンピュータ（ノート型またはデスクトップ型を含む）、タブレット端末、デジタルサイネージなどに好適に用いることができる。
表示装置７００Ｂは、複数のソースドライバＩＣ７２１と、一対のゲートドライバ７２２を有する。
複数のソースドライバＩＣ７２１は、それぞれ、ＦＰＣ７２３に取り付けられている。複数のＦＰＣ７２３の一方の端子は第１の基板７０１に接続され、他方の端子はプリント基板７２４に接続されている。ＦＰＣ７２３を折り曲げることで、プリント基板７２４を画素部７０２の裏側に配置して、電子機器に実装することができ、電子機器の省スペース化を図ることができる。
一方、ゲートドライバ７２２は、第１の基板７０１上に形成されている。これにより、狭額縁の電子機器を実現できる。
このような構成とすることで、大型でかつ高解像度の表示装置を実現できる。例えば画面サイズが対角３０インチ以上、４０インチ以上、５０インチ以上、または６０インチ以上の表示装置にも適用することができる。また、解像度が４Ｋ２Ｋ、または８Ｋ４Ｋなどといった極めて高解像度の表示装置を実現することができる。
［表示装置の断面構成］
図１１及び図１２に、表示素子として液晶素子を有する表示装置を示す。図１３及び図１４に、表示素子としてＥＬ素子を有する表示装置を示す。図１１、図１２、及び図１３は、それぞれ、図１０（Ａ）に示す一点鎖線Ｑ−Ｒ間の断面図である。図１４は、図１０（Ｂ）に示す一点鎖線Ｓ−Ｔ間の断面図である。
図１１乃至図１３に示す表示装置７００及び図１４に示す表示装置７００Ａは、引き回し配線部７１１と、画素部７０２と、ソースドライバ７０４と、ＦＰＣ端子部７０８と、を有する。引き回し配線部７１１は、信号線７１０を有する。画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。図１２では、容量素子７９０を設けない場合を示している。ソースドライバ７０４は、トランジスタ７５２を有する。
トランジスタ７５０及びトランジスタ７５２は、チャネルが形成される半導体層に、酸化物半導体を適用したトランジスタである。例えば、それぞれ、実施の形態１で例示したトランジスタを適用できる。また、表示装置は、半導体層にシリコン（アモルファスシリコン、多結晶シリコン、または単結晶シリコン）を用いたトランジスタを有していてもよい。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を小さくできる。よって、画像信号等の電気信号の保持時間を長くでき、画像信号などの書き込み間隔を長く設定できる。よって、リフレッシュ動作の頻度を少なくできるため、消費電力を低減する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途、駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、表示装置の部品点数を削減することができる。また、画素部において、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
図１１及び図１３に示す容量素子７９０は、トランジスタ７５０が有する半導体層と同一の膜を加工して形成され、低抵抗化された下部電極と、ソース電極またはドレイン電極と同一の導電膜を加工して形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０を覆う２層の絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。
図１４に示す容量素子７９０は、トランジスタ７５０が有する第１のゲート電極と同一の膜で加工して形成される下部電極と、半導体層と同一の金属酸化物膜を加工して形成される上部電極と、を有する。上部電極は、トランジスタ７５０の低抵抗領域と同様に、低抵抗化されている。また、下部電極と上部電極との間には、トランジスタ７５０の第１のゲート絶縁層として機能する絶縁膜の一部が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。また、上部電極には、トランジスタのソース電極及びドレイン電極と同一の膜を加工して得られる配線が接続されている。
トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上には平坦化絶縁膜７７０が設けられている。
画素部７０２が有するトランジスタ７５０と、ソースドライバ７０４が有するトランジスタ７５２とは、互いに異なる構造であってもよい。例えばいずれか一方にトップゲート型のトランジスタを適用し、他方にボトムゲート型のトランジスタを適用してもよい。なお、上記のゲートドライバ７０６についても、ソースドライバ７０４と同様である。
信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。このとき、銅元素を含む材料等の低抵抗な材料を用いると、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となるため好ましい。
ＦＰＣ端子部７０８は、一部が接続電極として機能する配線７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。配線７６０は、異方性導電膜７８０を介して、ＦＰＣ７１６が有する端子と電気的に接続される。ここでは、配線７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。
第１の基板７０１及び第２の基板７０５としては、例えばガラス基板、またはプラスチック基板等の可撓性基板を用いることができる。可撓性基板を用いることで、フレキシブルディスプレイを実現することができる。第１の基板７０１に可撓性基板を用いる場合、第１の基板７０１とトランジスタ７５０等との間に、水や水素に対するバリア性を有する絶縁層を設けることが好ましい。
第２の基板７０５側には、遮光膜７３８と、着色膜７３６と、これらに接する絶縁膜７３４と、が設けられる。
図１１、図１２、及び図１３において、第１の基板７０１と第２の基板７０５の間には、当該２つの基板の間隔を調整するためのスペーサ７７８が設けられている。また、第１の基板７０１と第２の基板７０５は、シール材７１２によって貼り合わされている。
図１１に示す表示装置７００は、縦電界方式の液晶素子７７５を有する。液晶素子７７５は、導電層７７２、導電層７７４、及びこれらの間に液晶層７７６を有する。導電層７７４は、第２の基板７０５側に設けられ、共通電極としての機能を有する。導電層７７２は、トランジスタ７５０が有するソース電極またはドレイン電極と電気的に接続される。導電層７７２は、平坦化絶縁膜７７０上に形成され、画素電極として機能する。
導電層７７２には、可視光に対する透過性を有する材料、または可視光に対する反射性を有する材料を用いることができる。可視光に対する透過性を有する材料としては、例えば、インジウム、亜鉛、スズ等を含む酸化物材料を用いるとよい。可視光に対する反射性を有する材料としては、例えば、アルミニウム、銀等を含む材料を用いるとよい。
導電層７７２に可視光に対する反射性を有する材料を用いると、表示装置７００は反射型の液晶表示装置となる。一方、導電層７７２に可視光に対する透過性を有する材料を用いると、透過型の液晶表示装置となる。反射型の液晶表示装置の場合、視認側に偏光板を設ける。一方、透過型の液晶表示装置の場合、液晶素子を挟むように一対の偏光板を設ける。
図１２に示す表示装置７００は、横電界方式（例えば、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード）の液晶素子７７５を用いる例を示す。導電層７７２上に絶縁層７７３を介して、共通電極として機能する導電層７７４が設けられる。導電層７７２と導電層７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
図１２において、導電層７７２、絶縁層７７３、導電層７７４の積層構造により保持容量を構成することができる。そのため、容量素子を別途設ける必要がなく、開口率を高めることができる。
図１１及び図１２において図示しないが、液晶層７７６と接する配向膜を設ける構成としてもよい。また、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）、及びバックライト、サイドライトなどの光源を適宜設けることができる。
液晶層７７６には、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、高分子ネットワーク型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。
液晶素子のモードとしては、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳモード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＶＡ−ＩＰＳモード、ゲストホストモードなどを用いることができる。
また、液晶素子の駆動方法として、継時加法混色法に基づいてカラー表示を行う、時間分割表示方式（フィールドシーケンシャル駆動方式ともいう）を適用してもよい。その場合、着色膜７３６を設けない構成とすることができる。時間分割表示方式を用いる場合、例えば赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のそれぞれの色を呈する副画素を設ける必要がないため、画素の開口率や表示装置の精細度を高めることができる。
図１３に示す表示装置７００及び図１４に示す表示装置７００Ａは、発光素子７８２を有する。発光素子７８２は、導電層７７２、ＥＬ層７８６、及び導電膜７８８を有する。ＥＬ層７８６は、発光物質を有する。
発光物質としては、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ　ａｃｔｉｖａｔｅｄ　ｄｅｌａｙｅｄ　ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）、無機化合物（量子ドット材料など）などを用いることができる。
図１３に示す表示装置７００及び図１４に示す表示装置７００Ａには、平坦化絶縁膜７７０上に導電層７７２の一部を覆う絶縁膜７３０が設けられる。ここで、発光素子７８２は可視光を透過する導電膜７８８を有する、トップエミッション型の発光素子である。なお、発光素子７８２は、導電層７７２側に光を射出するボトムエミッション構造や、導電層７７２側及び導電膜７８８側の双方に光を射出するデュアルエミッション構造としてもよい。
図１３において、着色膜７３６は発光素子７８２と重なる位置に設けられ、遮光膜７３８は絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ７０４に設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図１４に示すように、各色の副画素にそれぞれ異なるＥＬ層７８６を形成するサイドバイサイド方式（塗り分け方式ともいう）を用いる場合、着色膜７３６を設けなくてもよい。
図１４において、発光素子７８２が有するＥＬ層７８６は、絶縁膜７３０及び導電層７７２上に島状に設けられている。ＥＬ層７８６を、副画素毎に発光色が異なるように作り分けることで、着色膜７３６を用いずにカラー表示を実現することができる。また、発光素子７８２を覆って、保護層７４１が設けられている。保護層７４１は発光素子７８２に水などの不純物が拡散することを防ぐ機能を有する。保護層７４１は、無機絶縁膜を用いることが好ましい。また、無機絶縁膜と有機絶縁膜をそれぞれ一以上含む積層構造とすることがより好ましい。
図１４に示す表示装置７００Ａは、図１３で示した第１の基板７０１に換えて、支持基板７４５、接着層７４２、樹脂層７４３、及び絶縁層７４４が積層された構成を有する。トランジスタ７５０や容量素子７９０等は、絶縁層７４４上に設けられている。
支持基板７４５は、有機樹脂やガラス等を含み、可撓性を有する程度に薄い基板である。樹脂層７４３は、ポリイミドやアクリルなどの有機樹脂を含む層である。絶縁層７４４は、酸化シリコン、酸化窒化シリコン、窒化シリコン等の無機絶縁膜を含む。樹脂層７４３と支持基板７４５とは、接着層７４２によって貼り合わされている。樹脂層７４３は、支持基板７４５よりも薄いことが好ましい。
また、図１４に示す表示装置７００Ａは、図１３で示した第２の基板７０５に換えて保護層７４０を有する。保護層７４０は、封止膜７３２と貼り合わされている。保護層７４０としては、ガラス基板や樹脂フィルムなどを用いることができる。また、保護層７４０として、偏光板、散乱板などの光学部材や、タッチセンサなどの入力装置、またはこれらを２つ以上積層した構成を適用してもよい。
また、図１４では、折り曲げ可能な領域Ｐ２を示している。領域Ｐ２は、支持基板７４５、接着層７４２のほか、絶縁層７４４等の無機絶縁膜が設けられていない部分を有する。また、領域Ｐ２において、配線７６０を覆って樹脂層７４６が設けられている。折り曲げ可能な領域Ｐ２に無機絶縁膜をできるだけ設けず、且つ、金属または合金を含む導電層と、有機材料を含む層のみを積層した構成とすることで、曲げた際にクラックが生じることを防ぐことができる。また、領域Ｐ２に支持基板７４５を設けないことで、極めて小さい曲率半径で、表示装置７００Ａの一部を曲げることができる。
本実施の形態の表示装置は、タッチセンサ等の入力装置を有していてもよい。つまり、本実施の形態の表示装置は、タッチパネルとしての機能を有していてもよい。
センサの方式としては、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。または、これら２つ以上を組み合わせて用いてもよい。
タッチパネルとしては、入力装置を一対の基板の内側に形成する、所謂インセル型のタッチパネル、入力装置を表示装置上に形成する、所謂オンセル型のタッチパネル、または表示装置に貼り合わせて用いる、所謂アウトセル型のタッチパネルなどがある。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図１５を用いて説明する。
本発明の一態様の半導体装置は、電気特性が良好であるため、表示装置に用いることで、表示装置の信頼性を高めることができる。例えば、本発明の一態様のトランジスタは、当該表示装置の画素及び駆動回路の一方または双方が有するトランジスタに適用することができる。
図１５（Ａ）に示す表示装置は、画素部５０２と、駆動回路部５０４と、保護回路５０６と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
画素部５０２や駆動回路部５０４が有するトランジスタに、本発明の一態様のトランジスタを適用することができる。また、保護回路５０６にも、本発明の一態様のトランジスタを適用してもよい。
画素部５０２は、Ｘ行Ｙ列（Ｘ、Ｙはそれぞれ独立に２以上の自然数）に配置された複数の表示素子を駆動する複数の画素回路５０１を有する。
駆動回路部５０４は、ゲート線ＧＬ＿１乃至ＧＬ＿Ｘに走査信号を出力するゲートドライバ５０４ａ、データ線ＤＬ＿１乃至ＤＬ＿Ｙにデータ信号を供給するソースドライバ５０４ｂなどの駆動回路を有する。ゲートドライバ５０４ａは、少なくともシフトレジスタを有する。ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
端子部５０７は、外部の回路から表示装置に電源、制御信号、及び画像信号等を入力するための端子が設けられた部分をいう。
保護回路５０６は、それ自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。図１５（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬ、またはソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬ等の各種配線に接続される。
ゲートドライバ５０４ａとソースドライバ５０４ｂは、それぞれ、画素部５０２と同じ基板上に直接形成されていてもよいし、別の基板上に形成され、ＣＯＧやＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）によって画素部が形成された基板に実装する構成としてもよい。
図１５（Ａ）に示す複数の画素回路５０１は、例えば、図１５（Ｂ）、図１５（Ｃ）に示す構成とすることができる。
図１５（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ等が接続されている。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
図１５（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ＿ａ、電源供給線ＶＬ＿ｂ等が接続されている。
電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂのうち、一方には高電源電位ＶＤＤが与えられ、他方には低電源電位ＶＳＳが与えられる。トランジスタ５５４のゲートに与えられる電位に応じて、発光素子５７２に流れる電流が制御されることにより、発光素子５７２からの発光輝度が制御される。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図１６を用いて説明する。
本実施の形態の表示装置の画素は、画素に表示される階調を補正するためのメモリを有する。本発明の一態様のトランジスタは、当該画素が有するトランジスタに適用することができる。
［画素回路］
図１６（Ａ）に、画素回路４００の回路図を示す。画素回路４００は、トランジスタＭ１、トランジスタＭ２、容量Ｃ１、及び回路４０１を有する。画素回路４００には、配線Ｓ１、配線Ｓ２、配線Ｇ１、及び配線Ｇ２が接続される。
トランジスタＭ１は、ゲートが配線Ｇ１と、ソース及びドレインの一方が配線Ｓ１と、他方が容量Ｃ１の一方の電極と、それぞれ接続する。トランジスタＭ２は、ゲートが配線Ｇ２と、ソース及びドレインの一方が配線Ｓ２と、他方が容量Ｃ１の他方の電極、及び回路４０１と、それぞれ接続する。
回路４０１は、少なくとも一の表示素子を含む回路である。表示素子としては様々な素子を用いることができるが、代表的には有機ＥＬ素子やＬＥＤ素子などの発光素子、液晶素子、またはＭＥＭＳ素子等を適用することができる。
トランジスタＭ１と容量Ｃ１とを接続するノードをＮ１、トランジスタＭ２と回路４０１とを接続するノードをＮ２とする。
画素回路４００は、トランジスタＭ１をオフ状態とすることで、ノードＮ１の電位を保持することができる。また、トランジスタＭ２をオフ状態とすることで、ノードＮ２の電位を保持することができる。また、トランジスタＭ２をオフ状態とした状態で、トランジスタＭ１を介してノードＮ１に所定の電位を書き込むことで、容量Ｃ１を介した容量結合により、ノードＮ１の電位の変位に応じてノードＮ２の電位を変化させることができる。
ここで、トランジスタＭ１及びトランジスタＭ２のうち一方または両方に、実施の形態１で例示した、酸化物半導体が適用されたトランジスタを適用することができる。そのため極めて小さいオフ電流により、ノードＮ１及びノードＮ２の電位を長期間に亘って保持することができる。なお、各ノードの電位を保持する期間が短い場合（具体的には、フレーム周波数が３０Ｈｚ以上である場合等）には、シリコン等の半導体を適用したトランジスタを用いてもよい。
［駆動方法］
図１６（Ｂ）を用いて、画素回路４００の動作方法の一例を説明する。図１６（Ｂ）は、画素回路４００の動作に係るタイミングチャートである。なおここでは説明を容易にするため、配線抵抗などの各種抵抗や、トランジスタや配線などの寄生容量、及びトランジスタのしきい値電圧などの影響は考慮しない。
図１６（Ｂ）に示す動作では、１フレーム期間を期間Ｔ１と期間Ｔ２とに分ける。期間Ｔ１はノードＮ２に電位を書き込む期間であり、期間Ｔ２はノードＮ１に電位を書き込む期間である。
期間Ｔ１では、配線Ｇ１と配線Ｇ２の両方に、トランジスタをオン状態にする電位を与える。また、配線Ｓ１には固定電位である電位Ｖｒｅｆを供給し、配線Ｓ２には第１データ電位Ｖｗを供給する。
ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から電位Ｖｒｅｆが与えられる。また、ノードＮ２には、トランジスタＭ２を介して第１データ電位Ｖｗが与えられる。したがって、容量Ｃ１には電位差Ｖｗ−Ｖｒｅｆが保持された状態となる。
期間Ｔ２では、配線Ｇ１にトランジスタＭ１をオン状態とする電位を与え、配線Ｇ２にトランジスタＭ２をオフ状態とする電位を与える。また、配線Ｓ１には第２データ電位Ｖｄａｔａを供給する。配線Ｓ２には所定の定電位を与える、またはフローティング状態とする。
ノードＮ１には、トランジスタＭ１を介して第２データ電位Ｖｄａｔａが与えられる。このとき、容量Ｃ１による容量結合により、第２データ電位Ｖｄａｔａに応じてノードＮ２の電位が電位ｄＶだけ変化する。すなわち、回路４０１には、第１データ電位Ｖｗと電位ｄＶを足した電位が入力されることとなる。なお、図１６（Ｂ）ではｄＶが正の値であるように示しているが、負の値であってもよい。すなわち、電位Ｖｄａｔａが電位Ｖｒｅｆより低くてもよい。
ここで、電位ｄＶは、容量Ｃ１の容量値と、回路４０１の容量値によって概ね決定される。容量Ｃ１の容量値が回路４０１の容量値よりも十分に大きい場合、電位ｄＶは第２データ電位Ｖｄａｔａに近い電位となる。
このように、画素回路４００は、２種類のデータ信号を組み合わせて表示素子を含む回路４０１に供給する電位を生成することができるため、画素回路４００内で階調の補正を行うことが可能となる。
また、画素回路４００は、配線Ｓ１及び配線Ｓ２に供給可能な最大電位を超える電位を生成することも可能となる。例えば発光素子を用いた場合では、ハイダイナミックレンジ（ＨＤＲ）表示等を行うことができる。また、液晶素子を用いた場合では、オーバードライブ駆動等を実現できる。
［液晶素子を有する画素回路］
図１６（Ｃ）に示す画素回路４００ＬＣは、回路４０１ＬＣを有する。回路４０１ＬＣは、液晶素子ＬＣと、容量Ｃ２とを有する。
液晶素子ＬＣの一方の電極は、ノードＮ２及び容量Ｃ２の一方の電極と接続し、他方の電極は、電位Ｖｃｏｍ２が与えられる配線と接続する。容量Ｃ２の他方の電極は、電位Ｖｃｏｍ１が与えられる配線と接続する。
容量Ｃ２は保持容量として機能する。なお、容量Ｃ２は不要であれば省略することができる。
画素回路４００ＬＣは、液晶素子ＬＣに高い電圧を供給することができるため、例えばオーバードライブ駆動により高速な表示を実現すること、駆動電圧の高い液晶材料を適用することなどができる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、使用温度や液晶素子ＬＣの劣化状態等に応じて階調を補正することもできる。
［発光素子を有する画素回路］
図１６（Ｄ）に示す画素回路４００ＥＬは、回路４０１ＥＬを有する。回路４０１ＥＬは、発光素子ＥＬ、トランジスタＭ３、及び容量Ｃ２を有する。
トランジスタＭ３は、ゲートがノードＮ２及び容量Ｃ２の一方の電極と、ソース及びドレインの一方が電位ＶＨが与えられる配線と、他方が発光素子ＥＬの一方の電極と、それぞれ接続される。容量Ｃ２の他方の電極は、電位Ｖｃｏｍが与えられる配線と接続する。発光素子ＥＬの他方の電極は、電位ＶＬが与えられる配線と接続する。
トランジスタＭ３は、発光素子ＥＬに供給する電流を制御する機能を有する。容量Ｃ２は保持容量として機能する。容量Ｃ２は不要であれば省略することができる。
なお、ここでは発光素子ＥＬのアノード側がトランジスタＭ３と接続する構成を示しているが、カソード側にトランジスタＭ３を接続してもよい。そのとき、電位ＶＨと電位ＶＬの値を適宜変更することができる。
画素回路４００ＥＬは、トランジスタＭ３のゲートに高い電位を与えることで、発光素子ＥＬに大きな電流を流すことができるため、例えばＨＤＲ表示などを実現することができる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、トランジスタＭ３や発光素子ＥＬの電気特性のばらつきの補正を行うこともできる。
なお、図１６（Ｃ）、図１６（Ｄ）で例示した回路に限られず、別途トランジスタや容量などを追加した構成としてもよい。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の表示モジュールについて、図１７を用いて説明する。
図１７（Ａ）に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００５が接続された表示装置６００６、フレーム６００９、プリント基板６０１０、及びバッテリ６０１１を有する。
本発明の一態様のトランジスタを用いて作製された表示装置を、表示装置６００６に用いることができる。表示装置６００６により、信頼性の高い表示モジュールを実現することができる。
上部カバー６００１及び下部カバー６００２は、表示装置６００６のサイズに合わせて、形状や寸法を適宜変更することができる。
表示装置６００６はタッチパネルとしての機能を有していてもよい。
フレーム６００９は、表示装置６００６の保護機能、プリント基板６０１０の動作により発生する電磁波を遮断する機能、放熱板としての機能等を有していてもよい。
プリント基板６０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路、バッテリ制御回路等を有する。バッテリ６０１１による電源であってもよい。
図１７（Ｂ）は、光学式のタッチセンサを備える表示モジュール６０００の断面概略図である。
表示モジュール６０００は、プリント基板６０１０に設けられた発光部６０１５及び受光部６０１６を有する。また、上部カバー６００１と下部カバー６００２により囲まれた領域に一対の導光部（導光部６０１７ａ、導光部６０１７ｂ）を有する。
表示装置６００６は、フレーム６００９を間に介してプリント基板６０１０やバッテリ６０１１と重ねて設けられている。表示装置６００６とフレーム６００９は、導光部６０１７ａ、導光部６０１７ｂに固定されている。
発光部６０１５から発せられた光６０１８は、導光部６０１７ａにより表示装置６００６の上部を経由し、導光部６０１７ｂを通って受光部６０１６に達する。例えば指やスタイラスなどの被検知体により、光６０１８が遮られることにより、タッチ操作を検出することができる。
発光部６０１５は、例えば表示装置６００６の隣接する２辺に沿って複数設けられる。受光部６０１６は、発光部６０１５と対向する位置に複数設けられる。これにより、タッチ操作がなされた位置の情報を取得することができる。
発光部６０１５には、例えばＬＥＤ素子などの光源を用いることができ、特に、赤外線を発する光源を用いることが好ましい。受光部６０１６には、発光部６０１５が発する光を受光し電気信号に変換する光電素子を用いることができる。好適には、赤外線を受光可能なフォトダイオードを用いることができる。
光６０１８を透過する導光部６０１７ａ、導光部６０１７ｂにより、発光部６０１５と受光部６０１６とを表示装置６００６の下側に配置することができ、外光が受光部６０１６に到達してタッチセンサが誤動作することを抑制できる。特に、可視光を吸収し、赤外線を透過する樹脂を用いると、タッチセンサの誤動作をより効果的に抑制できる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様の電子機器について、図１８~図２１を用いて説明する。
本実施の形態の電子機器は、本発明の一態様の半導体装置を有する。例えば、電子機器の表示部に用いる表示装置のトランジスタに、本発明の一態様のトランジスタを適用することができる。本発明の一態様のトランジスタは、電気特性が安定かつ良好で信頼性が高いため、表示装置及び電子機器の信頼性を高めることができる。したがって、本発明の一態様のトランジスタは、様々な電子機器に用いることができる。
本実施の形態の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
本実施の形態の電子機器は、家屋もしくはビルの内壁もしくは外壁、または、自動車の内装もしくは外装の曲面に沿って組み込むことができる。
本実施の形態の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
図１８（Ａ）に示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
表示部６５０２に、本発明の一態様のトランジスタを有する表示装置を適用することができる。
図１８（Ｂ）は、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリ６５１８等が配置されている。
保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない）により固定されている。
表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
表示パネル６５１１には本発明の一態様のフレキシブルディスプレイを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
図１９（Ａ）にテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
表示部７０００に、本発明の一態様のトランジスタを有する表示装置を適用することができる。
図１９（Ａ）に示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１９（Ｂ）に、ノート型パーソナルコンピュータの一例を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
表示部７０００に、本発明の一態様のトランジスタを有する表示装置を適用することができる。
図１９（Ｃ）、図１９（Ｄ）に、デジタルサイネージの一例を示す。
図１９（Ｃ）に示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
図１９（Ｄ）は円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
図１９（Ｃ）、図１９（Ｄ）において、表示部７０００に、本発明の一態様のトランジスタを有する表示装置を適用することができる。
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
また、図１９（Ｃ）、図１９（Ｄ）に示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
図２０（Ａ）は、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。なお、カメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
カメラ８０００は、シャッターボタン８００４を押す、またはタッチパネルとして機能する表示部８００２をタッチすることにより撮像することができる。
筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
ボタン８１０３は、電源ボタン等としての機能を有する。
カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様のトランジスタを有する表示装置を適用することができる。なお、ファインダーが内蔵されたカメラ８０００であってもよい。
図２０（Ｂ）は、ヘッドマウントディスプレイ８２００の外観を示す図である。
ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリ８２０６が内蔵されている。
ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した映像情報を表示部８２０４に表示させることができる。また、本体８２０３はカメラを備え、使用者の眼球やまぶたの動きの情報を入力手段として用いることができる。
また、装着部８２０１には、使用者に触れる位置に、使用者の眼球の動きに伴って流れる電流を検知可能な複数の電極が設けられ、視線を認識する機能を有していてもよい。また、当該電極に流れる電流により、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能や、使用者の頭部の動きに合わせて表示部８２０４に表示する映像を変化させる機能を有していてもよい。
表示部８２０４に、本発明の一態様のトランジスタを有する表示装置を適用することができる。
図２０（Ｃ）~図２０（Ｅ）は、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示等を行うこともできる。なお、表示部８３０２を１つ設ける構成に限られず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
表示部８３０２に、本発明の一態様のトランジスタを有する表示装置を適用することができる。本発明の一態様のトランジスタを用いて、精細度の極めて高い表示装置を作製することも可能である。例えば、図２０（Ｅ）のようにレンズ８３０５を用いて表示を拡大して視認される場合でも、使用者に画素が視認されにくい。つまり、表示部８３０２を用いて、使用者に現実感の高い映像を視認させることができる。
図２１（Ａ）乃至図２１（Ｆ）に示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
図２１（Ａ）乃至図２１（Ｆ）に示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有していてもよい。また、電子機器にカメラ等を設け、静止画や動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図２１（Ａ）乃至図２１（Ｆ）に示す電子機器の詳細について、以下説明を行う。
図２１（Ａ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。図２１（Ａ）では３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例としては、電子メール、ＳＮＳ、電話などの着信の通知、電子メールやＳＮＳなどの題名、送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
図２１（Ｂ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
図２１（Ｃ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチとして用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００を、例えば無線通信可能なヘッドセットと相互通信させることによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うことや、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
図２１（Ｄ）~図２１（Ｆ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図２１（Ｄ）は携帯情報端末９２０１を展開した状態、図２１（Ｆ）は折り畳んだ状態、図２１（Ｅ）は図２１（Ｄ）と図２１（Ｆ）の一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。
本実施の形態は、他の実施の形態及び実施例と適宜組み合わせることができる。
本実施例では、本発明の一態様のトランジスタを作製し、評価した結果について説明する。特に、本実施例では、金属酸化物層１１４が、半導体層１０８と同一の金属酸化物（ＩＧＺＯ）を有する場合について説明する。
［金属酸化物層１１４ｆのエッチングレート］
まず、金属酸化物層１１４ｆのエッチングレートを評価した。ここでは、６つの試料を作製し、各試料における金属酸化物層１１４ｆのエッチングレートを評価した。
各試料では、金属酸化物層１１４ｆとして、厚さ約２０ｎｍのＩＧＺＯ膜を形成した。ＩＧＺＯ膜は、スパッタリング法により、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１である金属酸化物ターゲットを用いて、酸素流量比１００％、基板温度２００℃で形成した。ＩＧＺＯ膜を形成した後、酸素と窒素の混合雰囲気下にて、３５０℃、１時間の加熱処理を行った。
そして、３つの試料については、質量分離機構を有さないプラズマイオンドーピング装置を用いて、金属酸化物層１１４ｆにホウ素（Ｂ）を供給した。ホウ素を供給するためのガスにはＢ２Ｈ６ガスを用い、加速電圧は４０ｋＶ、ドーズ量は２×１０１５ｉｏｎｓ／ｃｍ２とした。残りの３つの試料については、金属酸化物層１１４ｆにホウ素を供給しなかった。
次に、金属酸化物層１１４ｆをウェットエッチングした。エッチャントとしては、シュウ酸（５％以下、液温６０℃、スピン処理）と、混酸（リン酸８０％未満、硝酸５％未満、酢酸１０％未満、水５％以上、液温３０℃、スプレー処理）と、リン酸（８５％）の３０倍希釈水溶液（液温室温、スピン処理）と、の３種類を用いた。ホウ素を供給した試料とホウ素を供給していない試料、それぞれの金属酸化物層１１４ｆを、各エッチャントでウェットエッチングした。
図２２に、各試料のエッチングレート（単位：ｎｍ／ｍｉｎ．）の結果を示す。なお、エッチングレートは、光干渉式膜厚測定によって求めた。
いずれのエッチャントを用いた場合でも、金属酸化物層１１４ｆにホウ素を供給した試料（Ｂドープ有り）は、ホウ素を供給していない試料（Ｂドープ無し）よりもエッチングレートが高いことがわかった。特に、シュウ酸を用いる場合、金属酸化物層１１４ｆにホウ素を供給することで、ホウ素を供給しない場合に比べて、金属酸化物層１１４ｆのエッチングレートが約２．５倍高くなった。
以上のことから、金属酸化物層１１４ｆにホウ素を供給することで、エッチングレートを高くできることがわかった。金属酸化物層１１４ｆにホウ素を供給することで、金属酸化物層１１４ｆの結晶性が低下し、エッチングレートが高くなったと考えられる。
［金属酸化物層１１４の断面観察］
次に、金属酸化物層１１４ｆをウェットエッチングすることで金属酸化物層１１４を形成し、断面観察を行った。ここでは２つの試料を作製し、断面観察を行った。
試料として、図１（Ａ）~図１（Ｃ）に示すトランジスタ１００の構造に対応した積層構造を形成した。具体的には、基板１０２上に、絶縁層１０３、半導体層１０８、ゲート絶縁層１１０、金属酸化物層１１４、ゲート電極１１２、及び絶縁層１１８を形成した。
金属酸化物層１１４ｆの形成条件は上記と同様である。ゲート絶縁層１１０上に金属酸化物層１１４ｆを形成した後、ゲート電極１１２としてモリブデン膜を形成した。２つの試料のうち、一方ではゲート電極１１２をマスクに用いて、金属酸化物層１１４ｆにホウ素を供給した。他方では金属酸化物層１１４ｆにホウ素を供給しなかった。
そして、ゲート電極１１２をマスクに用いて、金属酸化物層１１４ｆを加工し、金属酸化物層１１４を形成した。ここでは、ウェットエッチングを用いて、金属酸化物層１１４ｆを加工した。
金属酸化物層１１４ｆのウェットエッチングには、シュウ酸（５％以下、液温６０℃、スピン処理）を用いた。処理時間は、金属酸化物層１１４ｆにホウ素を供給していない試料については３０ｓｅｃ、供給した試料については１０ｓｅｃとした。なお、処理時間は、上記金属酸化物層１１４ｆのエッチングレートの結果（図２２）をもとに決定した。具体的には、金属酸化物層１１４ｆにホウ素を供給することで、金属酸化物層１１４ｆのエッチングレートが高くなるため、ホウ素を供給していない試料に比べてホウ素を供給した試料の処理時間を短くした。
図２３（Ａ）に、金属酸化物層１１４ｆにホウ素を供給していない試料の断面観察写真を示し、図２３（Ｂ）に、ホウ素を供給した試料の断面観察写真を示す。
図２３（Ａ）に点線で囲って示すように、金属酸化物層１１４ｆにホウ素を供給していない試料では、金属酸化物層１１４の、ゲート電極１１２と重なる部分の一部（下側の部分）がエッチングされていた。
一方、図２３（Ｂ）に点線で囲って示すように、ホウ素を供給した試料では、ゲート電極１１２と重なる金属酸化物層１１４の下部のエッチングが抑制されており、絶縁層１１８の被覆性が向上していることが確認できた。
以上のことから、ゲート電極１１２をマスクに用いて、金属酸化物層１１４ｆにホウ素を供給することで、ホウ素が供給された部分（ゲート電極１１２と重ならない部分）と供給されていない部分（ゲート電極１１２と重なる部分）とのエッチングレートに差をつけることができるとわかった。したがって、金属酸化物層１１４のゲート電極１１２と重なる部分がエッチングされにくくなり、金属酸化物層１１４の形状不良を抑制することができる。これにより、絶縁層１１８の被覆性が向上し、カバレッジ不良を抑制することができる。
［トランジスタの電気特性及び信頼性の評価］
次に、トランジスタを作製し、電気特性及び信頼性を評価した。ここでは６種類の試料を作製した。
各試料としては、図３（Ａ）~図３（Ｃ）に示すトランジスタ１００Ａの構造に対応した積層構造を形成した。具体的には、基板１０２上に、導電層１０６、絶縁層１０３、半導体層１０８、ゲート絶縁層１１０、金属酸化物層１１４、ゲート電極１１２、絶縁層１１８、導電層１２０ａ、及び導電層１２０ｂを形成した。さらに、絶縁層１１８、導電層１２０ａ、及び導電層１２０ｂ上に、平坦化膜（図示しない）を形成した。
本発明の一態様が適用された試料Ａ~試料Ｃでは、実施の形態１で示したように、不純物元素１４０を供給した後に金属酸化物層１１４ｆをエッチングし、金属酸化物層１１４を形成した。比較試料Ａ~比較試料Ｃでは、金属酸化物層１１４ｆをエッチングし、金属酸化物層１１４を形成した後に、不純物元素１４０を供給した。
試料Ａ及び比較試料Ａでは、チャネル長が２μｍ、チャネル幅が５０μｍのトランジスタを作製し、試料Ｂ及び比較試料Ｂでは、チャネル長が３μｍ、チャネル幅が５０μｍのトランジスタを作製し、試料Ｃ及び比較試料Ｃでは、チャネル長が６μｍ、チャネル幅が５０μｍのトランジスタを作製した。
以下では、トランジスタの具体的な作製方法を図５~図７を用いて説明する。
まず、ガラス基板（基板１０２に相当）上に、厚さ約１００ｎｍのタングステン膜をスパッタリング法により形成し、加工することで、導電層１０６を形成した（図５（Ａ））。
次に、基板１０２及び導電層１０６上に、絶縁層１０３として、厚さ約２４０ｎｍの窒化シリコン膜と、厚さ約６０ｎｍの窒化シリコン膜と、厚さ約５ｎｍの酸化窒化シリコン膜と、をプラズマＣＶＤ法によりこの順で形成した（図５（Ａ））。
次に、絶縁層１０３上に、厚さ約５０ｎｍのＩＧＺＯ膜を形成し、加工することで、半導体層１０８を形成した（図５（Ｂ））。ＩＧＺＯ膜は、スパッタリング法により、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１である金属酸化物ターゲットを用いて、酸素流量比１０％、基板温度は室温で、形成した。ＩＧＺＯ膜を形成した後、窒素雰囲気下にて３５０℃、１時間の加熱処理を行い、続けて、酸素と窒素の混合雰囲気下にて、３５０℃、１時間の加熱処理を行った。
次に、絶縁層１０３及び半導体層１０８上に、ゲート絶縁層１１０として、厚さ約１５０ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した（図５（Ｃ））。
次に、ゲート絶縁層１１０上に、金属酸化物層１１４ｆとして、酸素を含む雰囲気下におけるスパッタリング法により、厚さ約２０ｎｍのＩＧＺＯ膜を形成した（図５（Ｃ））。酸素を含む雰囲気下で金属酸化物層１１４ｆを形成することで、ゲート絶縁層１１０中に酸素を供給することができる。ＩＧＺＯ膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１である金属酸化物ターゲットを用い、酸素流量比１００％、基板温度２００℃で形成した。ＩＧＺＯ膜を形成した後、酸素と窒素の混合雰囲気下にて、３５０℃、１時間の加熱処理を行った。
次に、金属酸化物層１１４ｆ上に、導電膜１１２ｆとして、厚さ約１００ｎｍのモリブデン膜をスパッタリング法により形成し（図５（Ｄ））、加工することで、ゲート電極１１２を形成した（図５（Ｅ））。
次に、本発明の一態様が適用された試料Ａ~試料Ｃについては、プラズマイオンドーピング装置を用いて、ホウ素（Ｂ）を供給した（図６（Ａ））。この工程では、ゲート電極１１２をマスクとして、半導体層１０８、ゲート絶縁層１１０、及び金属酸化物層１１４ｆに、ホウ素を供給した。ホウ素を供給するためのガスにはＢ２Ｈ６ガスを用い、加速電圧は４０ｋＶ、ドーズ量は２×１０１５ｉｏｎｓ／ｃｍ２とした。その後、金属酸化物層１１４ｆをウェットエッチングにより加工し、金属酸化物層１１４を形成した（図６（Ｂ））。金属酸化物層１１４ｆのウェットエッチングには、シュウ酸（５％以下、液温６０℃、スピン処理）を用い、処理時間は１０ｓｅｃとした。
一方、比較試料Ａ~比較試料Ｃについては、先に、金属酸化物層１１４ｆをウェットエッチングにより加工し、金属酸化物層１１４を形成した。金属酸化物層１１４ｆのウェットエッチングには、シュウ酸（５％以下、液温６０℃、スピン処理）を用い、処理時間は３０ｓｅｃとした。その後、プラズマイオンドーピング装置を用いて、ホウ素（Ｂ）を供給した。この工程では、ゲート電極１１２をマスクとして、半導体層１０８及びゲート絶縁層１１０に、ホウ素を供給した。
以降の工程は、試料及び比較試料ともに同じである。ゲート絶縁層１１０、金属酸化物層１１４、及びゲート電極１１２上に、絶縁層１１８として、厚さ約３００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した（図７（Ａ））。
次に、ゲート絶縁層１１０及び絶縁層１１８の一部を開口した。そして、厚さ約１００ｎｍのモリブデン膜をスパッタリング法により形成し、加工することで、導電層１２０ａ及び導電層１２０ｂを形成した（図７（Ｂ））。
その後、平坦化膜（図示しない）として、厚さ約１．５μｍのアクリル膜を形成し、窒素雰囲気下、２５０℃、１時間の加熱処理を行った。
以上により、各試料を作製した。
次に、各試料において、トランジスタのＩｄ−Ｖｇ特性を測定した。図２４に、各試料のトランジスタのＩｄ−Ｖｇ特性結果を示す。
トランジスタのＩｄ−Ｖｇ特性の測定条件としては、ゲート電極１１２に印加する電圧（ゲート電圧（Ｖｇ））及び導電層１０６に印加する電圧（バックゲート電圧（Ｖｂｇ））を、−１５Ｖから＋２０Ｖまで０．２５Ｖのステップで印加した。また、ソース電極に印加する電圧（ソース電圧（Ｖｓ））を０Ｖ（ｃｏｍｍ）とし、ドレイン電極に印加する電圧（ドレイン電圧（Ｖｄ））を、０．１Ｖ及び２０Ｖとした。
図２４に示すように、試料Ａと比較試料Ａとで、Ｉｄ−Ｖｇ特性に大きな差は見られなかった。同様に、試料Ｂと比較試料Ｂとにおいてと、試料Ｃと比較試料Ｃとにおいても、Ｉｄ−Ｖｇ特性に大きな差は見られなかった。
以上のことから、金属酸化物層１１４ｆを加工する工程と、ホウ素を供給する工程と、の順番は、トランジスタのＩｄ−Ｖｇ特性に大きな影響を与えないことが確認された。つまり、ゲート電極１１２と重なる金属酸化物層１１４の一部（下側の部分）がエッチングされることを抑制するために、ホウ素を供給した後に金属酸化物層１１４ｆを加工しても、電気特性の良好なトランジスタを作製できることがわかった。
次に、試料Ｂ及び比較試料Ｂにおいて、トランジスタのストレス試験を行った。
ストレス試験としては、ゲートバイアス熱ストレス試験（ＧＢＴ試験）を用いた。ＧＢＴ試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で評価することができる。ここでは、ＧＢＴ試験として、トランジスタが形成されている基板を６０℃に保持し、トランジスタのソースとドレインに０Ｖ、ゲートに２０Ｖまたは−２０Ｖの電圧を印加し、この状態を３６００秒間保持した。このとき、ゲートに正の電圧を印加する試験をＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）、負の電圧を印加する試験をＮＢＴＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）と表記する。また、トランジスタが形成されている基板を６０℃に保持し、１００００ｌｘの白色ＬＥＤ光を照射した状態で、トランジスタのソースとドレインに０Ｖ、ゲートに２０Ｖまたは−２０Ｖの電圧を印加し、この状態を３６００秒間保持した。このとき、ゲートに正の電圧を印加する試験をＰＢＴＩＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）、負の電圧を印加する試験をＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）と表記する。
図２５に、試料Ｂ及び比較試料ＢのＰＢＴＳ及びＮＢＴＩＳの結果を示す。
図２５に示すように、ＰＢＴＳ及びＮＢＴＩＳともに、試料Ｂ及び比較試料Ｂとで、しきい値の変動量（ΔＶｔｈ）に大きな差は見られなかった。
以上のことから、金属酸化物層１１４ｆを加工する工程と、ホウ素を供給する工程と、の順番は、トランジスタのＧＢＴ試験結果に大きな影響を与えないことが確認された。つまり、ゲート電極１１２と重なる金属酸化物層１１４の一部（下側の部分）がエッチングされることを抑制するために、ホウ素を供給した後に金属酸化物層１１４ｆを加工しても、信頼性の高いトランジスタを作製できることがわかった。
本実施例では、本発明の一態様のトランジスタを作製し、評価した結果について説明する。特に、本実施例では、金属酸化物層１１４に、酸化アルミニウム（ＡｌＯｘ）膜を用いる場合について説明する。
本実施例では、トランジスタを作製し、電気特性及び信頼性を評価した。ここでは４種類の試料を作製した。本実施例では、チャネル長が２μｍ、チャネル幅が５０μｍのトランジスタを作製した。
本発明の一態様の試料Ｄ及び試料Ｅでは、ゲート電極１１２をマスクに用いて金属酸化物層１１４ｆを加工する工程を行わず、金属酸化物層１１４ｆを有するトランジスタを形成した。一方、比較試料Ｆ及び比較試料Ｇでは、金属酸化物層１１４ｆをエッチングし、金属酸化物層１１４を有するトランジスタを形成した。
以下では、トランジスタの具体的な作製方法を図５及び図９を用いて説明する。
まず、ガラス基板（基板１０２に相当）上に、厚さ約１００ｎｍのタングステン膜をスパッタリング法により形成し、加工することで、導電層１０６を形成した（図５（Ａ））。
次に、基板１０２及び導電層１０６上に、絶縁層１０３として、厚さ約２４０ｎｍの窒化シリコン膜と、厚さ約６０ｎｍの窒化シリコン膜と、厚さ約５ｎｍの酸化窒化シリコン膜と、をプラズマＣＶＤ法によりこの順で形成した（図５（Ａ））。
次に、絶縁層１０３上に、ＩＧＺＯ膜を形成し、加工することで、半導体層１０８を形成した（図５（Ｂ））。
試料Ｄ及び試料Ｅでは、ＩＧＺＯ膜は、スパッタリング法により、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１である金属酸化物ターゲットを用いて、酸素流量比１０％、基板温度は室温で、厚さ約３０ｎｍとなるように形成した。ＩＧＺＯ膜を形成した後、窒素雰囲気下にて３５０℃、１時間の加熱処理を行い、続けて、酸素と窒素の混合雰囲気下にて、３５０℃、１時間の加熱処理を行った。
比較試料Ｆ及び比較試料Ｇでは、ＩＧＺＯ膜は、スパッタリング法により、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１である金属酸化物ターゲットを用いて、酸素流量比３０％、基板温度２００℃で、厚さ約４０ｎｍとなるように形成した。ＩＧＺＯ膜を形成した後、窒素雰囲気下にて４００℃、１時間の加熱処理を行い、続けて、酸素と窒素の混合雰囲気下にて、４００℃、１時間の加熱処理を行った。
次に、絶縁層１０３及び半導体層１０８上に、ゲート絶縁層１１０として、厚さ約１５０ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した（図５（Ｃ））。ここで、比較試料Ｆ及び比較試料Ｇでは、窒素雰囲気下にて４００℃、１時間の加熱処理を行った。
次に、ゲート絶縁層１１０上に、金属酸化物層１１４ｆとして、酸素を含む雰囲気下におけるスパッタリング法により、酸化アルミニウム膜を形成した（図５（Ｃ））。試料Ｄ及び試料Ｅでは、厚さ約１０ｎｍとなるように、比較試料Ｆ及び比較試料Ｇでは、厚さ約５ｎｍとなるように、酸化アルミニウム膜を形成した。酸化アルミニウム膜を形成した後、酸素と窒素の混合雰囲気下にて、３５０℃、１時間の加熱処理を行った。
次に、金属酸化物層１１４ｆ上に、導電膜１１２ｆとして、モリブデン膜をスパッタリング法により形成し（図５（Ｄ））、加工することで、ゲート電極１１２を形成した（図５（Ｅ））。試料Ｄ及び試料Ｅでは、厚さ約３００ｎｍとなるように、比較試料Ｆ及び比較試料Ｇでは、厚さ約２００ｎｍとなるように、モリブデン膜を形成した。
次に、本発明の一態様が適用された試料Ｄ及び試料Ｅについては、質量分離機構を有するイオン注入装置を用いて、ホウ素（Ｂ）またはリン（Ｐ）を供給した（図９（Ａ））。この工程では、ゲート電極１１２をマスクとして、半導体層１０８、ゲート絶縁層１１０、及び金属酸化物層１１４ｆに、ホウ素またはリンを供給した。試料Ｄでは、ホウ素を供給し、試料Ｅでは、リンを供給した。
一方、比較試料Ｆ及び比較試料Ｇについては、金属酸化物層１１４ｆをウェットエッチングにより加工し、金属酸化物層１１４を形成した。その後、イオン注入装置を用いて、ホウ素またはリンを供給した。この工程では、ゲート電極１１２をマスクとして、半導体層１０８及びゲート絶縁層１１０に、ホウ素またはリンを供給した。比較試料Ｆでは、ホウ素を供給し、比較試料Ｇでは、リンを供給した。
ホウ素を供給する際のビームエネルギーは３０ｋｅＶ、リンを供給する際のビームエネルギーは８０ｋｅＶとした。ホウ素またはリンのドーズ量は、比較試料Ｆ以外は、３×１０１５／ｃｍ２とし、比較試料Ｆでは、１×１０１６／ｃｍ２とした。
以降の工程は、試料及び比較試料ともに同じである。ゲート絶縁層１１０、金属酸化物層１１４ｆ（または金属酸化物層１１４）、及びゲート電極１１２上に、絶縁層１１８として、厚さ約３００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した（図９（Ｂ））。
次に、金属酸化物層１１４ｆ、ゲート絶縁層１１０、及び絶縁層１１８の一部を開口した。そして、厚さ約１００ｎｍのモリブデン膜をスパッタリング法により形成し、加工することで、導電層１２０ａ及び導電層１２０ｂを形成した（図９（Ｃ））。
その後、平坦化膜（図示しない）として、厚さ約１．５μｍのアクリル膜を形成し、窒素雰囲気下、２５０℃、１時間の加熱処理を行った。
以上により、各試料を作製した。
次に、各試料において、トランジスタのＩｄ−Ｖｇ特性を測定した。図２６に、各試料のトランジスタのＩｄ−Ｖｇ特性結果を示す。
トランジスタのＩｄ−Ｖｇ特性の測定条件としては、ゲート電極１１２に印加する電圧（ゲート電圧（Ｖｇ））及び導電層１０６に印加する電圧（バックゲート電圧（Ｖｂｇ））を、−１５Ｖから＋２０Ｖまで０．２５Ｖのステップで印加した。また、ソース電極に印加する電圧（ソース電圧（Ｖｓ））を０Ｖ（ｃｏｍｍ）とし、ドレイン電極に印加する電圧（ドレイン電圧（Ｖｄ））を、試料Ｄ及び試料Ｅでは０．１Ｖ及び１０Ｖとし、比較試料Ｆ及び比較試料Ｇでは０．１Ｖ及び５．１Ｖとした。
図２６（Ａ）~図２６（Ｄ）に示すように、本実施例で作製した４つの試料いずれにおいても、良好なＩｄ−Ｖｇ特性が得られた。
以上のことから、金属酸化物層１１４ｆを加工せず、金属酸化物層１１４ｆを介してホウ素またはリンを供給し、トランジスタが当該金属酸化物層１１４ｆを有していても、トランジスタのＩｄ−Ｖｇ特性に大きな影響を与えないことが確認された。
次に、試料Ｄ及び試料Ｅにおいて、トランジスタのストレス試験を行った。
ストレス試験の条件は実施例１と同様である。
図２７に、試料Ｄ及び試料ＥのＰＢＴＳ、ＮＢＴＳ、ＰＢＴＩＳ、及びＮＢＴＩＳの結果を示す。
図２７に示すように、ＰＢＴＳ、ＮＢＴＳ、ＰＢＴＩＳ、及びＮＢＴＩＳいずれにおいても、試料Ｄ及び試料Ｅは、しきい値の変動量（ΔＶｔｈ）が±１Ｖ以下と良好な結果が得られた。
以上のことから、金属酸化物層１１４ｆを加工せず、金属酸化物層１１４ｆを介してホウ素またはリンを供給し、トランジスタが当該金属酸化物層１１４ｆを有していても、トランジスタのストレス試験の結果に大きな影響を与えないことが確認された。
また、本発明の一態様が適用された試料の断面観察写真を図２８に示す。図２８に示すように、ゲート絶縁層１１０上に金属酸化物層１１４ｆが形成されている。本発明の一態様が適用された試料では、ゲート電極１１２をマスクにして金属酸化物層１１４ｆを加工する工程を行っていない。したがって、金属酸化物層１１４ｆが、ゲート電極１１２と接する領域と、絶縁層１１８と接する領域と、を有することを確認できた。
本実施例では、本発明の一態様のトランジスタの金属酸化物層１１４に用いることができる酸化アルミニウム膜を形成し、評価した結果について説明する。
［酸化アルミニウム膜のエッチング］
本実施例では、酸化アルミニウム膜を形成し、ウェットエッチングを行った結果について説明する。
まず、ガラス基板（Ｇｌａｓｓ）上に、酸素を含む雰囲気下におけるスパッタリング法により、厚さ約５０ｎｍの酸化アルミニウム（ＡｌＯｘ）膜を形成した。
図２９（Ａ）に、ＸＲＤ装置を用いて構造解析を行った結果を示す。図２９（Ａ）に矢印で示すように、Ａｌ２Ｏ３の結晶由来のピークが観測された。また、Ｘ線反射率法（ＸＲＲ：Ｘ−ｒａｙ　Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）を用いて膜密度を測定したところ、酸化アルミニウム膜の膜密度は３．９８ｇ／ｃｍ３であった。
次に、酸化アルミニウム膜をウェットエッチングした。ウェットエッチングは、希フッ酸（ＤＨＦ）を用いて行った。
図３０の上段に、ウェットエッチング処理をしていない試料（エッチング処理なし）と処理を行った試料（エッチング処理あり）の断面観察写真を示す。
図３０の上段に示すように、酸化アルミニウム膜では、ウェットエッチングが進行しなかった。これは、酸化アルミニウム膜の結晶性が高いためと考えられる。なお、図３０の各写真において、酸化アルミニウム膜の上にはコート（Ｃｏａｔ）層が形成されている。
次に、ガラス基板上に、酸素を含む雰囲気下におけるスパッタリング法により、厚さ約５０ｎｍの酸化アルミニウム膜を形成した後、プラズマイオンドーピング装置を用いて、酸化アルミニウム膜にアルゴン（Ａｒ）を供給した。加速電圧は３０ｋＶ、ドーズ量は１×１０１６ｉｏｎｓ／ｃｍ２とした。
図２９（Ｂ）に、ＸＲＤ装置を用いて構造解析を行った結果を示す。図２９（Ｂ）に矢印で示すように、図２９（Ａ）で見られたＡｌ２Ｏ３の結晶由来のピークは観測されなかった。また、ＸＲＲを用いて膜密度を測定したところ、アルゴンが供給された酸化アルミニウム膜の膜密度は２．４５ｇ／ｃｍ３であった。このことから、アルゴンを供給することで、Ａｌ２Ｏ３の結晶を破壊し、酸化アルミニウム膜の膜密度を低くすることができるとわかった。
次に、アルゴンが供給された酸化アルミニウム膜をウェットエッチングした。ウェットエッチングは、希フッ酸を用いて行った。
図３０の下段に、アルゴンが供給され、かつ、ウェットエッチング処理をしていない試料（エッチング処理なし）と処理を行った試料（エッチング処理あり）の断面観察写真を示す。
図３０の下段に示すように、アルゴンが供給された酸化アルミニウム膜では、ウェットエッチングが進行し、ガラス上の酸化アルミニウム膜が除去された。このことから、アルゴンを供給し、酸化アルミニウム膜の結晶性を低下させることで、酸化アルミニウム膜のウェットエッチングが可能になるとわかった。
［積層構造における酸化アルミニウム膜のエッチング］
次に、ガラス基板上に、ゲート絶縁層１１０、金属酸化物層１１４ｆ（酸化アルミニウム膜）、ゲート電極１１２に相当する積層構造を形成し、酸化アルミニウム膜をウェットエッチングした結果について、説明する。ここでは、２つの試料を作製した。
まず、ガラス（Ｇｌａｓｓ）基板上に酸化窒化シリコン（ＳｉＯＮ）膜（ゲート絶縁層１１０に相当）を形成し、ＳｉＯＮ膜上に、酸素を含む雰囲気下におけるスパッタリング法により、厚さ約５０ｎｍの酸化アルミニウム（ＡｌＯｘ）膜（金属酸化物層１１４ｆに相当）を形成した。
次に、ＡｌＯｘ膜上に、モリブデン（Ｍｏ）膜（ゲート電極１１２に相当）を形成した。
２つの試料のうち、一方では、Ｍｏ膜をマスクとして、ＡｌＯｘ膜にアルゴン（Ａｒ）を供給した。他方では、ＡｌＯｘ膜にアルゴンを供給しなかった。
次に、Ｍｏ膜をマスクとして、ＡｌＯｘ膜をウェットエッチングした。ウェットエッチングは、希フッ酸（ＤＨＦ）を用いて行った。処理時間は、アルゴンを供給した試料については３０ｓｅｃとし、アルゴンを供給していない試料については６０ｓｅｃとした。
図３１の上段はアルゴンが供給されていない試料、下段はアルゴンが供給されていない試料の断面観察写真である。図３１の左側はウェットエッチング処理をしていない試料（エッチング処理なし）であり、右側は処理を行った試料（エッチング処理あり）である。
図３１の上段に示すように、アルゴンが供給されていないＡｌＯｘ膜では、ＡｌＯｘ膜のＭｏ膜と重なっている部分と重なっていない部分の双方が残存していることが確認された。つまり、ウェットエッチングが進行しなかったことがわかった。一方、図３１の下段に示すように、アルゴンが供給されたＡｌＯｘ膜では、ＡｌＯｘ膜のＭｏ膜と重なっていない部分は除去され、ＡｌＯｘ膜のＭｏ膜と重なっている部分のみが残存していることが確認された。つまり、ＡｌＯｘ膜のアルゴンが供給された部分（Ｍｏ膜と重なっていない部分）でウェットエッチングが進行し、ＡｌＯｘ膜が除去されたとわかった。また、ＡｌＯｘ膜のアルゴンが供給されていない部分（Ｍｏ膜と重なっている部分）はウェットエッチングが進行しなかったことがわかった。
以上のことから、Ｍｏ膜をマスクに用いて、ＡｌＯｘ膜にアルゴンを供給することで、アルゴンが供給された部分（Ｍｏ膜と重ならない部分）と供給されていない部分（Ｍｏ膜と重なる部分）とのエッチングレートに差をつけることができるとわかった。そして、ＡｌＯｘ膜のアルゴンが供給された部分（Ｍｏ膜と重なっていない部分）ではウェットエッチングが進行し、ＡｌＯｘ膜を除去することができるとわかった。
１００：トランジスタ、１００Ａ：トランジスタ、１０２：基板、１０３：絶縁層、１０３ｄ：領域、１０６：導電層、１０６ｃ：導電層、１０８：半導体層、１０８ｃ：半導体層、１０８ｎ：低抵抗領域、１１０：ゲート絶縁層、１１０ｄ：領域、１１２：ゲート電極、１１２ｆ：導電膜、１１４：金属酸化物層、１１４ｆ：金属酸化物層、１１４ｇ：金属酸化物層、１１８：絶縁層、１２０ａ：導電層、１２０ｂ：導電層、１３０Ａ：容量素子、１３０Ｂ：容量素子、１４０：不純物元素、１４１ａ：開口部、１４１ｂ：開口部、１４２：開口部、１４３：不純物元素、４００：画素回路、４００ＥＬ：画素回路、４００ＬＣ：画素回路、４０１：回路、４０１ＥＬ：回路、４０１ＬＣ：回路、５０１：画素回路、５０２：画素部、５０４：駆動回路部、５０４ａ：ゲートドライバ、５０４ｂ：ソースドライバ、５０６：保護回路、５０７：端子部、５５０：トランジスタ、５５２：トランジスタ、５５４：トランジスタ、５６０：容量素子、５６２：容量素子、５７０：液晶素子、５７２：発光素子、７００：表示装置、７００Ａ：表示装置、７００Ｂ：表示装置、７０１：第１の基板、７０２：画素部、７０４：ソースドライバ、７０５：第２の基板、７０６：ゲートドライバ、７０８：ＦＰＣ端子部、７１０：信号線、７１１：配線部、７１２：シール材、７１６：ＦＰＣ、７１７：ＩＣ、７２１：ソースドライバＩＣ、７２２：ゲートドライバ、７２３：ＦＰＣ、７２４：プリント基板、７３０：絶縁膜、７３２：封止膜、７３４：絶縁膜、７３６：着色膜、７３８：遮光膜、７４０：保護層、７４１：保護層、７４２：接着層、７４３：樹脂層、７４４：絶縁層、７４５：支持基板、７４６：樹脂層、７５０：トランジスタ、７５２：トランジスタ、７６０：配線、７７０：平坦化絶縁膜、７７２：導電層、７７３：絶縁層、７７４：導電層、７７５：液晶素子、７７６：液晶層、７７８：スペーサ、７８０：異方性導電膜、７８２：発光素子、７８６：ＥＬ層、７８８：導電膜、７９０：容量素子、６０００：表示モジュール、６００１：上部カバー、６００２：下部カバー、６００５：ＦＰＣ、６００６：表示装置、６００９：フレーム、６０１０：プリント基板、６０１１：バッテリ、６０１５：発光部、６０１６：受光部、６０１７ａ：導光部、６０１７ｂ：導光部、６０１８：光、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリ、７０００：表示部、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型パーソナルコンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、８０００：カメラ、８００１：筐体、８００２：表示部、８００３：操作ボタン、８００４：シャッターボタン、８００６：レンズ、８１００：ファインダー、８１０１：筐体、８１０２：表示部、８１０３：ボタン、８２００：ヘッドマウントディスプレイ、８２０１：装着部、８２０２：レンズ、８２０３：本体、８２０４：表示部、８２０５：ケーブル、８２０６：バッテリ、８３００：ヘッドマウントディスプレイ、８３０１：筐体、８３０２：表示部、８３０４：固定具、８３０５：レンズ、９０００：筐体、９００１：表示部、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５０：アイコン、９０５１：情報、９０５２：情報、９０５３：情報、９０５４：情報、９０５５：ヒンジ、９１０１：携帯情報端末、９１０２：携帯情報端末、９２００：携帯情報端末、９２０１：携帯情報端末

Claims (10)

  1. 　半導体層を形成し、
    　前記半導体層上に、ゲート絶縁層を形成し、
    　前記ゲート絶縁層上に、金属酸化物層を形成し、
    　前記金属酸化物層上に、前記半導体層の一部と重なるゲート電極を形成し、
    　前記半導体層における前記ゲート電極が重ならない領域に、前記金属酸化物層及び前記ゲート絶縁層を介して、第１の元素を供給し、
    　前記第１の元素は、リン、ホウ素、マグネシウム、アルミニウム、またはシリコンである、半導体装置の作製方法。
  2. 　半導体層を形成し、
    　前記半導体層上に、ゲート絶縁層を形成し、
    　前記ゲート絶縁層上に、金属酸化物層を形成し、
    　前記金属酸化物層上に、前記半導体層の一部と重なるゲート電極を形成し、
    　前記半導体層における前記ゲート電極が重ならない領域に、前記金属酸化物層及び前記ゲート絶縁層を介して、第１の元素を供給し、
    　前記半導体層に前記第１の元素を供給した後、前記金属酸化物層を島状に加工し、
    　前記第１の元素は、リン、ホウ素、マグネシウム、アルミニウム、またはシリコンである、半導体装置の作製方法。
  3. 　半導体層を形成し、
    　前記半導体層上に、ゲート絶縁層を形成し、
    　前記ゲート絶縁層上に、金属酸化物層を形成し、
    　前記金属酸化物層上に、前記半導体層の一部と重なるゲート電極を形成し、
    　前記半導体層における前記ゲート電極が重ならない領域に、前記金属酸化物層及び前記ゲート絶縁層を介して、第１の元素を供給し、
    　前記金属酸化物層における前記ゲート電極が重ならない領域に、前記ゲート絶縁層を介して、第２の元素を供給し、
    　前記金属酸化物層に前記第２の元素を供給した後、前記金属酸化物層を島状に加工し、
    　前記第１の元素は、リン、ホウ素、マグネシウム、アルミニウム、またはシリコンであり、
    　前記第２の元素は、シリコン、リン、アルゴン、クリプトン、キセノン、ヒ素、ガリウム、またはゲルマニウムである、半導体装置の作製方法。
  4. 　請求項３において、
    　前記半導体層に前記第１の元素を供給した後に、前記金属酸化物層に前記第２の元素を供給する、半導体装置の作製方法。
  5. 　請求項３において、
    　前記金属酸化物層に前記第２の元素を供給した後に、前記半導体層に前記第１の元素を供給する、半導体装置の作製方法。
  6. 　請求項２乃至５のいずれか一において、
    　前記金属酸化物層を、ウェットエッチングにより、島状に加工する、半導体装置の作製方法。
  7. 　請求項１乃至６のいずれか一において、
    　前記金属酸化物層は、酸化アルミニウム膜を有する、半導体装置の作製方法。
  8. 　請求項１乃至６のいずれか一において、
    　前記金属酸化物層及び前記半導体層は、同一の金属酸化物を有する、半導体装置の作製方法。
  9. 　請求項１乃至８のいずれか一において、
    　前記金属酸化物層を形成した後、前記ゲート電極を形成する前に、第１の加熱処理を行い、
    　前記半導体層に前記第１の元素を供給した後、第２の加熱処理を行い、
    　前記第２の加熱処理は、前記第１の加熱処理よりも低温で行う、半導体装置の作製方法。
  10. 　請求項１乃至９のいずれか一において、
    　前記半導体層は、金属酸化物を有する、半導体装置の作製方法。
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