WO2019230430A1 - 電力変換装置 - Google Patents

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power
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switching elements
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貴昭 ▲高▼原
大斗 水谷
基 豊田
岩蕗　寛康
保紀 大塚
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三菱電機株式会社
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Definitions

  • the present invention relates to a power converter, and more particularly to a power converter having a semiconductor switching element that is controlled to be turned on and off.
  • a switching element using a wide band gap semiconductor such as GaN (Gallium Nitride) -FET (Field Effect Transistor) has a lower turn-on voltage threshold than a switching element using silicon.
  • a switching element using a wide band gap semiconductor is characterized by a high-speed switching operation, and tends to be more likely to malfunction due to the effect of switching noise than a switching element using silicon.
  • Patent Document 1 has a technology for suppressing ringing caused by parasitic inductance of a power device package by connecting a CR snubber circuit in parallel with a leg such as an inverter. It is disclosed.
  • Ringing is a phenomenon in which a voltage between terminals (for example, a voltage between a source and a drain of an FET) oscillates mainly due to energy accumulated in a parasitic inductance of a power device package when the semiconductor switching element is turned off. That is, the generation cause and the generation mechanism of ringing and the chain malfunction phenomenon are different.
  • the present invention has been made to solve such problems, and an object of the present invention is to provide a power converter having a semiconductor switching element, which is stable and steady even when the semiconductor switching element is turned on and off at high speed. It is to provide a configuration capable of operation.
  • a power change device in one aspect of the present invention, includes a first power line on a high voltage side, a second power line on a low voltage side, a DC capacitor, a leg having a plurality of semiconductor switching elements, and an attenuator.
  • the DC capacitor is connected between the first and second power lines.
  • the leg is connected in parallel with the DC capacitor between the first and second power lines.
  • the plurality of semiconductor switching elements are connected in series between the first and second power lines via an output terminal connected to a load.
  • the attenuator is connected to the main circuit loop.
  • the main circuit loop includes a DC capacitor, first and second power lines, an on-state semiconductor switching element among the plurality of semiconductor switching elements, an output terminal, and an off-state semiconductor switching element among the plurality of semiconductor switching elements. This is formed by the parasitic capacitance between the drain and source.
  • the attenuator is configured to attenuate resonance due to parasitic components of the main circuit loop.
  • the cascading malfunction phenomenon of the semiconductor switching element can be suppressed by reducing the admittance at the resonance frequency of the resonance circuit formed by the parasitic component of the main circuit loop and enhancing the attenuation effect of the voltage fluctuation. it can. As a result, even if the semiconductor switching element is turned on / off at high speed, the power conversion device can be stably operated stably.
  • FIG. 2 is an equivalent circuit diagram showing parasitic components of the basic configuration shown in FIG. 1.
  • 1 is a circuit diagram showing a first example of a configuration of a power conversion device according to Embodiment 1.
  • FIG. 5 is a circuit diagram showing a second example of the configuration of the power conversion device according to the first embodiment.
  • FIG. 6 is a circuit diagram illustrating a configuration example of an attenuator illustrated in FIG. 5.
  • FIG. 6 is a circuit diagram showing a first example of a configuration of a power conversion device according to a second embodiment.
  • FIG. 6 is a circuit diagram showing a second example of the configuration of the power conversion device according to the second embodiment. It is a circuit diagram explaining the modification of arrangement
  • FIG. 12 is a circuit diagram showing a first example of a configuration of a power conversion device according to a modification of the second embodiment.
  • FIG. 10 is a circuit diagram showing a second example of the configuration of the power conversion device according to a modification of the second embodiment.
  • FIG. 9 is a circuit diagram showing a basic configuration of a power conversion device according to a third embodiment.
  • FIG. 14 is an equivalent circuit diagram showing parasitic components of the basic configuration shown in FIG. 13.
  • FIG. 13 is an equivalent circuit diagram showing parasitic components of the basic configuration shown in FIG. 13.
  • FIG. 6 is a circuit diagram showing a first example of a configuration of a power conversion device according to a third embodiment.
  • FIG. 10 is a circuit diagram showing a second example of the configuration of the power conversion device according to the third embodiment.
  • FIG. 10 is a circuit diagram showing a first example of a configuration of a power conversion device according to a modification of the third embodiment.
  • FIG. 10 is a circuit diagram showing a second example of the configuration of the power conversion device according to a modification of the third embodiment.
  • Embodiment 1 FIG. First, a basic configuration of a power conversion device to which the present embodiment is applied will be described with reference to FIGS. 1 and 2.
  • the power conversion apparatus 100 includes a high voltage side power line PL and a low voltage side power line NL, a DC capacitor 10, a leg 20, and gate drivers 23 and 24.
  • the high voltage side power line PL and the low voltage side power line NL are connected to a positive electrode side and a negative electrode side of a DC power supply (not shown).
  • DC capacitor 10 is connected between node N1 on power line PL and node N2 on power line NL.
  • the leg 20 includes semiconductor switching elements 21 and 22 connected in series between the power lines PL and NL via the node Nout.
  • the node Nout corresponds to an “output end” of the leg 20 and is connected to a load via an inductor and / or a capacitor (not shown).
  • the semiconductor switching element 21 includes a switch S1 and a diode D1 connected in antiparallel to the switch S1.
  • the control electrode (gate) of the switch S1 is connected to the gate driver 23 via the gate resistor R1.
  • the semiconductor switching element 22 includes a switch S2 and a diode D2 connected in antiparallel to the switch S2.
  • the control electrode (gate) of the switch S2 is connected to the gate driver 24 via the gate resistor R2.
  • the gate resistors R1 and R2 are usually formed by disposing resistive elements.
  • the gate drivers 23 and 24 output drive signals for turning on and off the switches S1 and S2.
  • the drive signal is generated as a voltage pulse for complementarily turning on and off the semiconductor switching elements 21 and 22 constituting the same leg 20.
  • on / off of the switch S1 is also referred to as on / off of the semiconductor switching element 21.
  • on / off of the switch S2 is also referred to as on / off of the semiconductor switching element 22.
  • the semiconductor switching elements 21 and 22 can be constituted by MOS (Metal Oxide Semiconductor) -FETs, IGBTs (Insulated Gate Bipolar Transistors), or the like that can be turned on / off by drive signals from the gate drivers 23 and 24.
  • the semiconductor switching elements 21 and 22 may be configured using a silicon material, and a wide band gap semiconductor such as silicon carbide (NiC), gallium nitride (GaN), gallium oxide (Ga 2 O 3 ), diamond, or the like. It is also possible to configure by using.
  • FIG. 2 shows an equivalent circuit diagram of the basic configuration shown in FIG. In FIG. 2, the parasitic components in the circuit are further described.
  • a capacitance component Ccon, a resistance component Rcon, and an inductive component Lcon are present between the node N1 on the power line PL and the node N2 on the power line NL due to the DC capacitor 10 and the wiring group.
  • the inductive component Lcon and the resistance component Rcon correspond to ESL (Equivalent Series Inductance) and ESR (Equivalent Series Resistance) of the DC capacitor 10.
  • a resistance component Rdcp and an inductive component Ldcp exist between the node N1 and the drain terminal of the semiconductor switching element 21 connected to the power line PL.
  • a resistance component Rdcn and an inductive component Ldcn exist between the node N2 and the source terminal of the semiconductor switching element 22 connected to the power line NL.
  • a resistance component Racp and an inductive component Lacp exist between the node Nout and the source terminal of the semiconductor switching element 21 connected to the node Nout.
  • a resistance component Racn and an inductive component Lacn exist between the node Nout and the drain terminal of the semiconductor switching element 22 connected to the node Nout.
  • the capacitance component of the semiconductor switching element 21 is represented by a drain-source parasitic capacitance Cds1, a drain-gate parasitic capacitance Cdg1, and a gate-source parasitic capacitance Cgs1.
  • a series circuit of Cdg1 and Cgs1 is connected in parallel with Cds1.
  • the capacitance component of the semiconductor switching element 22 is represented by a drain-source parasitic capacitance Cds2, a drain-gate parasitic capacitance Cdg2, and a gate-source parasitic capacitance Cgs2.
  • Cds2 drain-source parasitic capacitance
  • Cdg2 drain-gate parasitic capacitance
  • Cgs2 gate-source parasitic capacitance
  • the main circuit loop MLP1 is constituted by the parasitic capacitance Cds2 between the sources and the power line NL.
  • the main circuit is constituted by the DC capacitor 10, the power line PL, the drain-source parasitic capacitance Cds1 of the semiconductor switching element 21, the node Nout, the semiconductor switching element 22 (ON state), and the power line NL.
  • a loop MLP2 is configured. Normally, the characteristics of the semiconductor switching elements 21 and 22 are designed in common. Therefore, in the following, when the main circuit loops MLP1 and MLP2 are described comprehensively, they are also referred to as main circuit loops MLP.
  • the main circuit loop MLP forms a resonance circuit with parasitic components shown in FIG. For this reason, when the semiconductor switching element 21 or 22 is turned off, if a voltage fluctuation in the vicinity of the resonance frequency of the resonance circuit occurs, the voltage fluctuation persists, and thus a chain malfunction that periodically repeats turn-on and turn-off after the turn-off. The phenomenon may occur.
  • the chain malfunction phenomenon is particularly likely to occur in a semiconductor switching element having a low turn-on voltage threshold.
  • a semiconductor switching element that performs high-speed switching tends to cause a chain malfunction because the switching frequency tends to approach the resonance frequency due to parasitic components. From these viewpoints, it is understood that a chain malfunction phenomenon is likely to occur when the semiconductor switching elements 21 and 22 are configured using the above-described wide gap semiconductor.
  • FIG. 3 is a circuit diagram showing a first example of the configuration of the power conversion device according to the first embodiment.
  • power conversion apparatus 100a according to the first example of the first embodiment includes an attenuator 30a for suppressing chain malfunction in addition to the basic configuration shown in FIGS. Is further provided.
  • Attenuator 30a is connected between node N3 on power line PL and node N4 on power line NL. That is, the attenuator 30 a is connected in parallel to the leg 20 and the DC capacitor 10.
  • the node N3 is located between the node N1 and the drain terminal of the semiconductor switching element 21.
  • the node N4 is located between the node N2 and the source terminal of the semiconductor switching element 22.
  • FIG. 4 shows a configuration example of the attenuator 30a shown in FIG.
  • the attenuator 30a has a series circuit of a resistance element Rsn and a capacitor Csn that constitutes a so-called snubber circuit.
  • Resistance element Rsn and capacitor Csn are electrically connected between nodes N3 and N4.
  • the resistance value of the resistance element Rsn is also expressed as Rsn
  • the capacitance value of the capacitor Csn is also expressed as Csn.
  • the attenuator 30a is a main circuit for attenuating resonance caused by main circuit loops MLP1 and MLP2 (FIG. 2) including a loop inductance including an ESL (Equivalent Series Inductance) of the DC capacitor 10 and semiconductor switching elements 21 and 22. Electrically connected to the loops MLP1 and MLP2.
  • ESL Equivalent Series Inductance
  • the attenuator 30a connected in parallel to the main circuit loops MLP1 and MLP2 is configured such that the cut-off frequency fc is lower than the resonance frequency fr of the main circuit loop MLP.
  • admittance at the resonance frequency of the main circuit loop MLP can be reduced by determining the circuit constants Rsn and Csn of the attenuator 30a so that fc ⁇ fr.
  • FIG. 5 is a circuit diagram showing a second example of the configuration of the power conversion device according to the first embodiment.
  • power conversion device 100b according to the second example of the first embodiment includes attenuator 30b instead of attenuator 30a, as compared with power conversion device 100a shown in FIG. It is different in point.
  • the attenuator 30 b is connected in series to the leg 20 and the DC capacitor 10.
  • the attenuator 30b is inserted and connected to the power line PL. Accordingly, the resistance component Rdcp and the inductive component Ldcp shown in FIG.
  • Rdcp Rdcp1 + Rdcp2
  • Ldcp Ldcp1 + Ldcp2
  • FIG. 6 shows a configuration example of the attenuator 30b shown in FIG.
  • the attenuator 30 b includes a transformer Tr and a magnetic snubber 34.
  • the transformer Tr includes a primary winding 41 connected in series with the power line PL, and a secondary winding 42 that is magnetically coupled to the primary winding 41.
  • the primary winding 41 and the secondary winding 42 are electrically insulated.
  • the magnetic snubber 34 is connected in series with the secondary winding 42 and can be configured by, for example, a saturable reactor capable of variably controlling reactance, ferrite beads whose resistance component is dominant in a high frequency region, or the like.
  • the attenuator 30b can be configured not to use a transformer.
  • a saturable reactor whose reactance can be variably controlled, or a ferrite bead whose resistance component is dominant in a high frequency region, or the like can be connected in series on the power line PL or NL as the attenuator 30b.
  • the attenuator 30b is configured by arranging a ring-shaped core made of a ferrite material or the like having such a characteristic that a resistance component becomes dominant in a high frequency region so as to circulate around the power line PL or NL. It is also possible.
  • the attenuator 30b connected in series with the main circuit loop MLP is configured such that the impedance at the resonance frequency fr of the main circuit loop MLP is higher than the impedance at the switching frequency of the semiconductor switching elements 21 and 22.
  • the magnetic snubber 34 is selected so that such frequency characteristics are realized.
  • the attenuator 30b By disposing the attenuator 30b, power loss in the main circuit loop MLP due to switching of the semiconductor switching elements 21 and 22 can be suppressed, and admittance at the resonance frequency of the main circuit loop MLP can be reduced. As a result, it is possible to suppress the chain malfunction of the semiconductor switching elements 21 and 22 by increasing the attenuation effect of the voltage fluctuation generated in the main circuit loop MLP at the turn-off without reducing the efficiency in the normal switching operation. Is possible.
  • the attenuator 30b may be inserted and connected to the power line NL, or may be connected between the DC capacitor 10 and the power line PL or NL. . Further, the attenuator 30b may be connected between the semiconductor switching element 21 and the power line PL, between the semiconductor switching element 21 or 22 and the node Nout, or between the semiconductor switching element 22 and the power line NL. Further, the attenuators 30b may be disposed at a plurality of locations. That is, the attenuator 30b can be provided on at least one of the power lines PL and NL.
  • At least attenuator 30a connected in parallel to main circuit loop MLP and attenuator 30b connected in series to main circuit loop MLP are included.
  • the power conversion device can be stably and stably operated even when the semiconductor switching elements constituting the legs are turned on and off at high speed.
  • the semiconductor material of the semiconductor switching elements 21 and 22 is not limited in the present embodiment, but is characterized by a low voltage threshold and high-speed switching using a wide gap semiconductor such as GaN. Also for the semiconductor switching element, it is possible to effectively suppress the occurrence of chain malfunction.
  • FIG. 7 is a circuit diagram showing a first example of the configuration of the power conversion device according to the second embodiment.
  • power conversion device 101a includes detection unit 40 and control unit 50 as compared with power conversion device 100a illustrated in FIGS. 3 and 4. Furthermore, it differs in the point provided with the attenuator 31a instead of the point provided with the attenuator 30a.
  • the detecting unit 40 is configured to detect the voltage and / or current of the power lines PL and NL.
  • the detection unit 40 can detect the voltage of the DC capacitor 10 and / or the current between the DC capacitor 10 and the leg 20.
  • the attenuator 31a includes an auxiliary switch element 35 connected in series with the resistance element Rsn and the capacitor Csn as compared with the attenuator 30a (FIG. 4).
  • the auxiliary switch element 35 includes a switch S3 and a diode D3 connected in antiparallel to the switch S3.
  • the switch S3 is turned on / off according to a control signal from the control unit 50.
  • ON / OFF of the switch S3 is also referred to as ON / OFF of the auxiliary switch element 35.
  • the auxiliary switch element 35 can be configured by a transistor (for example, a MOS-FET) or the like.
  • the detection value by the detection unit 40 is input to the control unit 50. Therefore, the control unit 50 generates a control signal for the auxiliary switch element 35 in the attenuator 31a in accordance with the voltage and / or current detected value by the detection unit 40.
  • the attenuator 31a functions in the same way as the attenuator 30a described in the first embodiment with respect to the main circuit loop MLP when the auxiliary switch element 35 is on.
  • the auxiliary switch element 35 is off, the current passing through the resistance element Rsn and the capacitor Csn in the attenuator 31a is blocked. That is, no power loss due to the attenuator 31a occurs during the off period of the auxiliary switch element 35.
  • the control unit 50 turns on the auxiliary switch element 35 when the voltage and / or current detected by the detection unit 40 is larger than a predetermined threshold value.
  • a control signal for the auxiliary switch element 35 is generated so as to turn off.
  • the threshold value is determined according to the characteristics of the semiconductor switching elements 21 and 22. It can be determined in advance corresponding to the boundary of the operation region (voltage / current) where malfunction is likely to occur.
  • detection part 40 can also be arrange
  • control unit 50 compares the voltage and / or current detected by the detection unit 40 (that is, the voltage and / or current supplied from the leg 20 to the load) with, for example, a predetermined threshold value. Accordingly, on / off of the auxiliary switch element 35 in the attenuator 31a can be controlled.
  • the attenuator 31a connected in parallel to the main circuit loop MLP is disconnected from the current path under an operating condition in which a chain malfunction does not occur. Can do.
  • the power loss due to the attenuator 31a can be reduced as compared with the attenuator 30a.
  • FIG. 9 is a circuit diagram showing a second example of the configuration of the power conversion device according to the second embodiment.
  • power conversion device 101b according to the second example of the second embodiment includes detection unit 40 and control unit 50 as compared with power conversion device 100b shown in FIGS. 5 and 6. Furthermore, it differs in the point provided with the attenuator 31b instead of the point provided with the attenuator 30b.
  • the attenuator 31b can be arranged at any location as long as it is connected in series with the main circuit loop, but in the example of FIG. 9, it is inserted and connected to the power line NL. Similarly to the attenuator 30b, the attenuator 31b can be provided on at least one of the power lines PL and NL.
  • the attenuator 31b includes an auxiliary switch element 35 connected in series to the secondary winding 42 and the magnetic snubber 34, as compared with the attenuator 30b (FIG. 6).
  • the auxiliary switch element 35 is turned on / off according to a control signal from the control unit 50.
  • the auxiliary switch element 35 can be configured by a transistor (for example, a MOS-FET) or the like.
  • the attenuator 31b functions in the same way as the attenuator 30b described in the first embodiment with respect to the main circuit loop MLP when the auxiliary switch element 35 is on. On the other hand, when the auxiliary switch element 35 is turned off, current passing through the magnetic snubber 34 in the attenuator 31b is interrupted, so that no power loss due to the magnetic snubber 34 occurs.
  • the auxiliary switch element 35 is By connecting the power line PL or NL in parallel with the components of the attenuator 30b, it is possible to configure the attenuator 31b.
  • the auxiliary switch element 35 is turned on, a path that bypasses the component of the attenuator 30b is formed in the power line PL or NL, so that no power loss occurs in the component.
  • the detection unit 40 is arranged in the same manner as in FIG. 7 and is configured to detect the voltage and / or current of the power lines PL and NL. A value detected by the detection unit 40 is input to the control unit 50.
  • the detection part 40 can also be arrange
  • control unit 50 compares, for example, the detected value with a predetermined threshold based on the detected value of the voltage and / or current by the detecting unit 40, as in FIGS. Accordingly, a control signal for the auxiliary switch element 35 in the attenuator 31b is generated.
  • the magnetic snubber 34 is used in the attenuator 31b connected in series to the main circuit loop MLP under an operating condition in which no chain malfunction occurs. Can interrupt the current.
  • the power loss due to the attenuator 31b can be reduced as compared with the attenuator 30b.
  • the attenuator 31a connected in parallel to the main circuit loop MLP and the attenuator 31b connected in series to the main circuit loop MLP. At least one is arranged. That is, both the attenuators 31a and 31b can be connected to the main circuit loop MLP.
  • the second embodiment can be particularly effectively applied to semiconductor switching elements 21 and 22 when an operation state (operation region) in which a chain malfunction occurs is known in advance.
  • FIG. 11 is a circuit diagram showing a first example of a configuration of a power conversion device according to a modification of the second embodiment.
  • detection unit 40 is arranged between semiconductor switching element 22 and node Nout. Thereby, the detection unit 40 can directly detect the current flowing through the semiconductor switching element 22. Alternatively, the detection unit 40 may be disposed between the node N4 and the semiconductor switching element 22.
  • the controller 50 further receives a drive signal (voltage pulse) of the semiconductor switching element 22 output from the gate driver 24 in addition to the value detected by the detector 40 (passing current of the semiconductor switching element 22).
  • the control unit 50 determines that a chain malfunction has occurred when a forward current is generated in the semiconductor switching element 22 during the OFF period of the semiconductor switching element 22 determined according to the drive signal, and attenuates The auxiliary switch element 35 in the container 31a can be turned on.
  • the switch element 35 can be turned off.
  • FIG. 11 shows an example in which the detection unit 40 is arranged so as to detect the current of the semiconductor switching element 22, the semiconductor switching element 21 and the node Nout are directly detected so as to directly detect the current of the semiconductor switching element 21. It is also possible to arrange the detection unit 40 between the node N3 and the semiconductor switching element 21.
  • a drive signal (voltage pulse) output from the gate driver 23 is further input to the control unit 50.
  • the control unit 50 turns on the auxiliary switch element 35 in the attenuator 31a when a forward current is generated in the semiconductor switching element 21 during the OFF period of the semiconductor switching element 21 determined according to the drive signal.
  • the auxiliary switch element 35 can be turned off in other periods.
  • FIG. 12 is a circuit diagram showing a second example of the configuration of the power conversion device according to the modification of the second embodiment.
  • detection unit 40 is arranged in parallel between the drain and source of semiconductor switching element 22. Thereby, the detection unit 40 can directly detect the voltage applied to the semiconductor switching element 22. Furthermore, the detection part 40 is arrange
  • the control unit 50 includes a drive signal (from the gate driver 24). Voltage pulse) is further input.
  • the controller 50 causes a chain malfunction when the drain-source voltage of the semiconductor switching element 22 is smaller than the voltage of the DC capacitor 10 during the OFF period of the semiconductor switching element 22 determined according to the drive signal.
  • the auxiliary switch element 35 can be turned on.
  • the control unit 50 can turn off the auxiliary switch element 35 in other periods. That is, the auxiliary switch element 35 is maintained in the OFF state during the ON period of the semiconductor switching element 22 determined according to the drive signal.
  • the detection unit 40 can be arranged in parallel between the drain and the source of the semiconductor switching element 21 in addition to between the power lines PL and NL. In this case, the detection unit 40 can directly detect the voltage applied to the semiconductor switching element 21. In this case, a drive signal (voltage pulse) output from the gate driver 23 is further input to the control unit 50. Further, the control unit 50 assists in the attenuator 31a when the drain-source voltage of the semiconductor switching element 22 is smaller than the voltage of the DC capacitor 10 during the OFF period of the semiconductor switching element 21 determined according to the drive signal. While the switch element 35 is turned on, the auxiliary switch element 35 can be turned off in other periods.
  • the detection unit 40 is disposed corresponding to only one of the semiconductor switching elements 21 and 22, but the detection unit 40 may be disposed corresponding to both the semiconductor switching elements 21 and 22. Is possible.
  • the control unit 50 follows the voltage or current of the semiconductor switching elements 21 and 22 during the off period of the semiconductor switching elements 21 and 22 determined based on the drive signals output from the gate drivers 23 and 24. When it is determined that a chain malfunction has occurred, the auxiliary switch element 35 can be turned on.
  • the auxiliary switch element 35 is turned on to reduce admittance at the resonance frequency of the main circuit loop MLP.
  • FIG.11 and FIG.12 also with respect to the power converter device 101b (FIG.9 and FIG.10) by which the attenuator 31a and the control part 50 are arrange
  • the detection unit 40 to detect the voltage or current of the semiconductor switching elements 21 and / or 22
  • the control unit 50 causes a chain malfunction during the off period of the semiconductor switching elements 21 and 22.
  • the auxiliary switch element 35 in the attenuator 31b can be turned on only when a voltage behavior or current behavior that is determined to have occurred is detected.
  • Embodiment 3 FIG. In the third embodiment, suppression of chain malfunction in a power conversion device in which a plurality of legs are connected in parallel will be described.
  • FIG. 13 is a circuit diagram showing a basic configuration of a power conversion device to which the third embodiment is applied.
  • the power conversion device 102 includes a high voltage side power line PL and a low voltage side power line NL, a DC capacitor 10, a plurality of legs 20 a and 20 b, and gate drivers 23 and 24.
  • the high voltage side power line PL and the low voltage side power line NL are connected to a positive electrode side and a negative electrode side of a DC power supply (not shown).
  • the leg 20a includes semiconductor switching elements 21a and 22a connected in series between the node Nx on the power line PL and the node Ny on the power line NL via the node Nouta.
  • the semiconductor switching element 21a includes a switch S1a and a diode D1a connected in antiparallel to the switch S1a.
  • the control electrode (gate) of the switch S1a is connected to the gate driver 23 via the gate resistor R1a.
  • the semiconductor switching element 22a includes a switch S2a and a diode D2a connected in antiparallel to the switch S2a.
  • the control electrode (gate) of the switch S2a is connected to the gate driver 24 via the gate resistor R2a.
  • the leg 20b includes semiconductor switching elements 21b and 22b connected in series between the power line PL (node Nx) and the power line NL (node Ny) via the node Noutb.
  • the semiconductor switching element 21b is configured similarly to the semiconductor switching element 21, and includes a switch S1b and a diode D1b connected in antiparallel to the switch S1b.
  • the control electrode (gate) of the switch S1b is connected to the gate driver 23 via the gate resistor R1b.
  • the semiconductor switching element 22b is configured similarly to the semiconductor switching element 22, and includes a switch S2b and a diode D2b connected in antiparallel to the switch S2b.
  • the control electrode (gate) of the switch S2b is connected to the gate driver 24 via the gate resistor R2b.
  • the switches S1a and S1b are connected to a common gate driver 23 via gate resistors R1a and R2a, and the switches S2a and S2b are connected to a common gate driver 24 via gate resistors R1b and R2b.
  • the semiconductor switching elements 21a and 21b connected in parallel are controlled on and off in common.
  • the semiconductor switching elements 22a and 22b are on / off controlled in common.
  • the plurality of legs 20a and 20b are connected in parallel to the power lines PL and NL, and are commonly controlled on and off.
  • the nodes Nouta and Nooutb correspond to “output ends” of the legs 20a and 20b, and are connected to a load via an inductor and / or a capacitor (not shown).
  • FIG. 14 shows an equivalent circuit diagram of the configuration shown in FIG. In FIG. 14, parasitic components in the circuit are further described.
  • drain-source parasitic capacitance Cds1a in semiconductor switching element 21a, drain-source parasitic capacitance Cds1a, drain-gate parasitic capacitance Cdg1a, and gate-source parasitic capacitance Cgs1a exist as capacitance components.
  • a series circuit of Cdg1a and Cgs1a is connected in parallel with Cds1a.
  • a drain-source parasitic capacitance Cds2a, a drain-gate parasitic capacitance Cdg2a, and a gate-source parasitic capacitance Cgs2a exist as capacitance components.
  • a series circuit of Cdg2a and Cgs2a is connected in parallel with Cds2a.
  • the drain-source parasitic capacitance Cds1b, the drain-gate parasitic capacitance Cdg1b, and the gate-source parasitic capacitance Cgs1b exist as capacitance components.
  • a series circuit of Cdg1b and Cgs1b is connected in parallel with Cds1b.
  • a drain-source parasitic capacitance Cds2b, a drain-gate parasitic capacitance Cdg2b, and a gate-source parasitic capacitance Cgs2b exist as capacitance components.
  • a series circuit of Cdg2b and Cgs2b is connected in parallel with Cds2b.
  • a resistance component Rdcpa and an inductive component Ldcpa exist between the node Nx and the drain terminal of the semiconductor switching element 21a, and between the node Nx and the drain terminal of the semiconductor switching element 22a.
  • the resistance component Rdcpb and the induction component Ldcpb exist.
  • a resistance component Rdcna and an inductive component Ldcna exist between the node Ny and the source terminal of the semiconductor switching element 22a, and a resistance component Rdcnb exists between the node Ny and the source terminal of the semiconductor switching element 22b.
  • an inductive component Ldcnb is an inductive component Ldcnb.
  • a resistance component Racpa and an inductive component Lapaca exist between the node Nouta and the source terminal of the semiconductor switching element 21a, and the node Nooutb and the drain terminal of the semiconductor switching element 22a Between them, there is a resistance component Racna and an induction component Lacna.
  • a resistance component Racpb and an inductive component Lacpb exist between the node Noutb and the source terminal of the semiconductor switching element 21b, and a resistance component exists between the node Noutb and the drain terminal of the semiconductor switching element 22b.
  • Racnb and the induction component Lacnb are present.
  • the semiconductor switching elements 21a and 21b are commonly turned on / off by the drive signal from the gate driver 23, and the semiconductor switching elements 22a and 22b are commonly turned on / off by the drive signal from the gate driver 24.
  • a main circuit loop corresponding to the main circuit loop MLP1 in FIG. 2 is formed by the drain-source parasitic capacitances Cds2a and Cds2b of 22b and the power line NL.
  • the semiconductor switching elements 21a and 21b are turned off when the semiconductor switching elements 22a and 22b are turned on, the DC capacitor 10, the power line PL, the drain-source parasitic capacitances Cds1a and Cds1b of the semiconductor switching elements 21a and 21b, the node A main circuit loop corresponding to the main circuit loop MLP2 in FIG. 2 is formed by Nout, the semiconductor switching elements 22a and 22b (on state), and the power line NL.
  • the above-described main circuit loop forms a resonant circuit with parasitic components shown in FIG.
  • Ldcpa + Lacpa and Ldcpb + Lacpb, and Ldcna + Lacna and Ldcnb + Lacnb are connected in parallel, and Cds2a and Cds2b, or Cds1a and Cds1b are connected in parallel.
  • the resonance frequency fr # can be obtained in the same way as in (1).
  • FIG. 15 is a circuit diagram showing a first example of the configuration of the power conversion device according to the third embodiment.
  • power conversion apparatus 102 a according to the first example of Embodiment 3 further includes an attenuator 30 a similar to FIG. 3 in addition to the basic configuration shown in FIGS. 13 and 14. .
  • the attenuator 30a is connected between the node N3 on the power line PL and the node N4 on the power line NL.
  • the attenuator 30 a is connected in parallel to the plurality of legs 20 a and 20 b and the DC capacitor 10.
  • the third embodiment it is possible to suppress the chain malfunction phenomenon of the semiconductor switching elements 21a, 21b, 22a, 22b even in the configuration in which the plurality of legs 20a, 20b are connected in parallel.
  • FIG. 16 is a circuit diagram showing a second example of the configuration of the power conversion device according to the third embodiment.
  • power conversion apparatus 102 b according to the second example of the third embodiment further includes an attenuator 30 b similar to FIG. 5 in addition to the basic configuration shown in FIGS. 13 and 14. .
  • the attenuator 30b is connected in series with both the legs 20a and 20b and the series capacitor.
  • the attenuator 30b connected as shown in FIG. 16 is configured such that the impedance at the resonance frequency fr # is higher than the impedance at the switching frequency of the semiconductor switching elements 21a, 22a, 21b, and 22b. Thereby, power loss in the main circuit loop due to switching of semiconductor switching elements 21a, 22a, 21b, and 22b can be suppressed, and admittance of the main circuit loop at resonance frequency fr # can be reduced.
  • the chain of the semiconductor switching elements 21a, 21b, 22a, and 22b is not reduced without reducing the efficiency in the normal switching operation. Malfunction can be suppressed.
  • the attenuator 30b may be inserted and connected to the power line NL, and is connected between the DC capacitor 10 and the power line PL or NL. Also good.
  • FIG. 17 is a circuit diagram showing a first example of a configuration of a power conversion device according to a modification of the third embodiment.
  • power conversion apparatus 103 a according to the first example of the modification of the third embodiment has a plurality of attenuators 30 a connected in parallel as compared with power conversion apparatus 102 a in FIG. 15. It differs in that it is arranged for each leg.
  • the attenuator 30a1 is connected in parallel with the leg 20a between the nodes N5 and N6, and the attenuator 30a2 is connected in parallel with the leg 20b between the nodes N7 and N8.
  • the node Nx is located between the nodes N5 and N7, and the node Ny is located between the nodes N6 and N8.
  • circuit configurations and cut-off frequencies fc of the attenuators 30a1 and 30a2 can be configured in the same manner as the attenuator 30a in FIG.
  • the semiconductor switching elements 21a, 21b, 22a, and 22b of the plurality of legs 20a and 20b are chained as compared with the third embodiment (FIG. 15). It is possible to increase the effect of suppressing the automatic malfunction phenomenon.
  • FIG. 18 is a circuit diagram showing a second example of the configuration of the power conversion device according to the modification of the third embodiment.
  • power conversion apparatus 103b according to the second example of the modification of the third embodiment is different from power conversion apparatus 102b in FIG. 16 in that a plurality of attenuators 30b are connected in parallel. It differs in that it is arranged for each leg.
  • an attenuator 30b1 is connected between the node Nx (power line PL) and the leg 20a (drain of the semiconductor switching element 21a), and the node Nx (power line PL) and leg 20b (semiconductor switching element 21b).
  • the attenuator 30b2 is connected between the drains).
  • each of the attenuators 30b1 and 30b2 can be configured similarly to the attenuator 30b in FIG.
  • the attenuator 30b1 may be connected between the node Ny (power line NL) and the leg 20a (source of the semiconductor switching element 22a).
  • the attenuator 30b2 may be connected between the node Ny (power line NL) and the leg 20b (source of the semiconductor switching element 22b).
  • the semiconductor switching elements 21a, 21b, 22a, 22b of the plurality of legs 20a, 20b are chained as compared with the third embodiment (FIG. 16). It is possible to increase the effect of suppressing the automatic malfunction phenomenon.
  • each of the attenuators 30a, 30a1, and 30a2 includes the arrangement of the detection unit 40 and the control unit 50, and the attenuator 31a including the auxiliary switch element 35 described in the second embodiment. Can be substituted. Similarly, each of the attenuators 30b, 30b1, and 30b2 can be replaced with the attenuator 31b including the auxiliary switch element 35 described in the second embodiment together with the arrangement of the detection unit 40 and the control unit 50. is there.
  • each semiconductor switching element can be driven by an individual gate driver via an individual gate resistance.
  • the semiconductor switching elements connected in parallel can be driven via a common gate resistance by a common gate drive.
  • one of the semiconductor switching elements 21 and 22 can be configured by a diode without including a switch.
  • the power conversion devices 100a and 100b can also be applied to configurations such as a full bridge and a three-leg inverter.
  • the attenuator can be connected in parallel (30a, 31a) or series connection (30b, 31b) to the leg 20 (20a, 20b) and the DC capacitor. Is also possible. However, considering the power loss, it is advantageous to use the attenuators 30a and 31a connected in parallel in the case of a large current, while using the attenuators 30b and 31b connected in series in the case of a high voltage. It is advantageous.

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Abstract

高電圧側の電力線（ＰＬ）及び低電圧側の電力線（ＮＬ）に対して、直流コンデンサ（１０）と、レグ（２０）が並列に接続される。レグ（２０）は、負荷と接続された出力端（Ｎｏｕｔ）を介して、電力線間に直列接続された複数の半導体スイッチング素子（２１，２２）を有する。直流コンデンサ（１０）、高電圧側の電力線（ＰＬ）、低電圧側の電力線（ＮＬ）、オン状態の半導体スイッチング素子、及び、オフ状態の半導体スイッチング素子のドレインソース間寄生容量によって形成される主回路ループ（ＭＬＰ１，ＭＬＰ２）に対して、共振を減衰させるための減衰器（３０）が接続される。

Description

電力変換装置
　本発明は、電力変換装置に関し、より特定的には、オンオフ制御される半導体スイッチング素子を有する電力変換装置に関する。
　ＧａＮ（Gallium　Nitride）－ＦＥＴ（Field　Effect　Transistor）等のワイドバンドギャップ半導体を用いたスイッチング素子は、ターンオンする電圧閾値がシリコンを用いたスイッチング素子と比較して低い。加えて、ワイドバンドギャップ半導体を用いたスイッチング素子は、高速スイッチング動作が特徴であり、シリコンを用いたスイッチング素子と比較してスイッチングノイズの影響による誤動作が発生しやすい傾向にある。
　これらの要因から、ワイドギャップ半導体スイッチング素子では、ターンオフ直後にターンオンとターンオフを周期的に長期間にわたって繰り返す、連鎖的誤動作現象が一般的に知られている。
　一方で、一般的な半導体スイッチング素子のターンオフ時に発生する電圧のリンギングへの対策が従来から検討されている。例えば、国際公開第２０１５／０４９７３６号（特許文献１）には、インバータ等のレグと並列にＣＲスナバ回路を接続することで、パワーデバイスのパッケージが有する寄生インダクタンスに起因するリンギングを抑制する技術が開示されている。
国際公開第２０１５／０４９７３６号
　リンギングは、半導体スイッチング素子のターンオフ時に、主にパワーデバイスのパッケージが有する寄生インダクタンスに蓄積されたエネルギによって、端子間電圧（例えば、ＦＥＴのソース・ドレイン間電圧）が振動する現象である。すなわち、リンギングと、上記連鎖的誤動作現象とは、その発生原因及び発生メカニズムが異なる。
　従って、特許文献１に記載された構成を、連鎖的誤動作現象が懸念される半導体スイッチング素子を有する電力変換装置に適用しても、効果的に連鎖的誤動作現象を抑制できない虞がある。
　本発明はこのような課題を解決するためになされたものであって、本発明の目的は、半導体スイッチング素子を有する電力変換装置において、半導体スイッチング素子を高速にオンオフさせても、安定的に定常動作が可能な構成を提供することである。
　本発明のある局面では、電力変化装置は、高電圧側の第１の電力線と、低電圧側の第２の電力線と、直流コンデンサと、複数の半導体スイッチング素子を有するレグと、減衰器とを備える。直流コンデンサは、第１及び第２の電力線の間に接続される。レグは、第１及び第２の電力線の間に、直流コンデンサと並列に接続される。複数の半導体スイッチング素子は、負荷と接続された出力端を経由して第１及び第２の電力線の間に直列接続される。減衰器は、主回路ループに接続される。主回路ループは、直流コンデンサ、第１及び第２の電力線、複数の半導体スイッチング素子のうちのオン状態の半導体スイッチング素子、出力端、並びに、複数の半導体スイッチング素子のうちのオフ状態の半導体スイッチング素子のドレインソース間寄生容量によって形成される。減衰器は、主回路ループの寄生成分による共振を減衰させるように構成される。
　本発明によれば、主回路ループの寄生成分によって形成された共振回路の共振周波数におけるアドミタンスを低下させて電圧変動の減衰効果を高めることにより、半導体スイッチング素子の連鎖的誤動作現象を抑制することができる。この結果、半導体スイッチング素子を高速にオンオフさせても、電力変換装置を安定的に定常動作させることが可能となる。
本実施の形態が適用される電力変換装置の基本構成を示す回路図である。 図１に示した基本構成の寄生成分を表記した等価回路図である。 実施の形態１による電力変換装置の構成の第１の例を示す回路図である。 図３に示された減衰器の構成例を説明する回路図である。 実施の形態１による電力変換装置の構成の第２の例を示す回路図である。 図５に示された減衰器の構成例を説明する回路図である。 実施の形態２による電力変換装置の構成の第１の例を示す回路図である。 図７に示された電力変換装置における検出部の配置の変形例を説明する回路図である。 実施の形態２による電力変換装置の構成の第２の例を示す回路図である。 図７に示された電力変換装置における検出部の配置の変形例を説明する回路図である。 実施の形態２の変形例による電力変換装置の構成の第１の例を示す回路図である。 実施の形態２の変形例による電力変換装置の構成の第２の例を示す回路図である。 実施の形態３による電力変換装置の構成の基本構成を示す回路図である。 図１３に示した基本構成の寄生成分を表記した等価回路図である。 実施の形態３による電力変換装置の構成の第１の例を示す回路図である。 実施の形態３による電力変換装置の構成の第２の例を示す回路図である。 実施の形態３の変形例による電力変換装置の構成の第１の例を示す回路図である。 実施の形態３の変形例による電力変換装置の構成の第２の例を示す回路図である。
　以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
　実施の形態１．
　まず、本実施の形態が適用される電力変換装置の基本的な構成を図１及び図２を用いて説明する。
　図１を参照して、電力変換装置１００は、高電圧側の電力線ＰＬ及び低電圧側の電力線ＮＬと、直流コンデンサ１０と、レグ２０と、ゲートドライバ２３，２４とを備える。高電圧側の電力線ＰＬ及び低電圧側の電力線ＮＬは、図示しない直流電源の正極側及び負極側と接続される。直流コンデンサ１０は、電力線ＰＬ上のノードＮ１及び電力線ＮＬ上のノードＮ２の間に接続される。
　レグ２０は、ノードＮｏｕｔを介して、電力線ＰＬ及びＮＬの間に直列に接続された、半導体スイッチング素子２１及び２２を有する。ノードＮｏｕｔは、レグ２０の「出力端」に相当し、図示しないインダクタ及び／又はコンデンサ等を介して負荷に接続される。
　半導体スイッチング素子２１は、スイッチＳ１と、スイッチＳ１に対して逆並列に接続されたダイオードＤ１とを含む。スイッチＳ１の制御電極（ゲート）は、ゲート抵抗Ｒ１を介してゲートドライバ２３に接続される。同様に、半導体スイッチング素子２２は、スイッチＳ２と、スイッチＳ２に対して逆並列に接続されたダイオードＤ２とを含む。スイッチＳ２の制御電極（ゲート）は、ゲート抵抗Ｒ２を介してゲートドライバ２４に接続される。ゲート抵抗Ｒ１及びＲ２は、通常、抵抗素子を配置することによって形成される。
　ゲートドライバ２３及び２４は、スイッチＳ１及びＳ２をオンオフするための駆動信号を出力する。一般的には、駆動信号は、同一のレグ２０を構成する半導体スイッチング素子２１及び２２を相補にオンオフするための電圧パルスとして生成される。なお、本明細書では、スイッチＳ１のオンオフについて、半導体スイッチング素子２１のオンオフとも称する。同様に、スイッチＳ２のオンオフについて、半導体スイッチング素子２２のオンオフとも称する。
　半導体スイッチング素子２１，２２は、ゲートドライバ２３及び２４からの駆動信号によってオンオフ制御可能な、ＭＯＳ（Metal　Oxide　Semiconductor）－ＦＥＴ又はＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）等によって構成することができる。又、半導体スイッチング素子２１，２２は、シリコン材料を用いて構成されてもよく、炭化珪素（ＮｉＣ）や窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ2Ｏ3）、ダイヤモンド等のワイドバンドギャップ半導体を用いて構成することも可能である。
　図２には、図１に示した基本構成の等価回路図が示される。図２中には、回路内の寄生成分がさらに表記されている。
　図２を参照して、電力線ＰＬ上のノードＮ１及び電力線ＮＬ上のノードＮ２の間には、直流コンデンサ１０及び配線群によって、容量成分Ｃｃｏｎ、抵抗成分Ｒｃｏｎ、及び、誘導成分Ｌｃｏｎが存在する。誘導成分Ｌｃｏｎ及び抵抗成分Ｒｃｏｎは、直流コンデンサ１０のＥＳＬ（Equivalent　Series　Inductance）及びＥＳＲ（Equivalent　Series　Resistance）に相当する。
　又、ノードＮ１と、電力線ＰＬと接続される半導体スイッチング素子２１のドレイン端子との間には、抵抗成分Ｒｄｃｐ及び誘導成分Ｌｄｃｐが存在する。同様に、ノードＮ２と、電力線ＮＬと接続された半導体スイッチング素子２２のソース端子との間には、抵抗成分Ｒｄｃｎ及び誘導成分Ｌｄｃｎが存在する。
　ノードＮｏｕｔと、ノードＮｏｕｔと接続された半導体スイッチング素子２１のソース端子との間には、抵抗成分Ｒａｃｐ及び誘導成分Ｌａｃｐが存在する。同様に、ノードＮｏｕｔと、ノードＮｏｕｔと接続された半導体スイッチング素子２２のドレイン端子との間には、抵抗成分Ｒａｃｎ及び誘導成分Ｌａｃｎが存在する。
　さらに、半導体スイッチング素子２１の容量成分は、ドレイン－ソース間寄生容量Ｃｄｓ１と、ドレイン－ゲート間寄生容量Ｃｄｇ１と、ゲート－ソース間寄生容量Ｃｇｓ１とで表される。図２に示されるように、Ｃｄｇ１及びＣｇｓ１の直列回路が、Ｃｄｓ１と並列に接続された構成となる。
　同様に、半導体スイッチング素子２２の容量成分は、ドレイン－ソース間寄生容量Ｃｄｓ２と、ドレイン－ゲート間寄生容量Ｃｄｇ２と、ゲート－ソース間寄生容量Ｃｇｓ２とで表される。そして、Ｃｄｇ２及びＣｇｓ２の直列回路がＣｄｓ２と並列に接続された構成となる。
　図２に示されるように、電力変換装置１００の基本構成により、半導体スイッチング素子２１のオン時には、直流コンデンサ１０、電力線ＰＬ、半導体スイッチング素子２１（オン状態）、ノードＮｏｕｔ、半導体スイッチング素子２２のドレイン－ソース間寄生容量Ｃｄｓ２、及び、電力線ＮＬによって主回路ループＭＬＰ１が構成される。一方で、半導体スイッチング素子２２のオン時には、直流コンデンサ１０、電力線ＰＬ、半導体スイッチング素子２１のドレイン－ソース間寄生容量Ｃｄｓ１、ノードＮｏｕｔ、半導体スイッチング素子２２（オン状態）、及び、電力線ＮＬによって主回路ループＭＬＰ２が構成される。通常、半導体スイッチング素子２１及び２２の特性は共通に設計されるので、以下では、主回路ループＭＬＰ１及びＭＬＰ２を包括的に表記する場合には、主回路ループＭＬＰとも称する。
　主回路ループＭＬＰは、図２中に示した寄生成分による共振回路を形成する。このため、半導体スイッチング素子２１又は２２のターンオフ時に、当該共振回路の共振周波数近傍の電圧変動が生じると、当該電圧変動が持続することにより、ターンオフ後にターンオン及びターンオフを周期的に繰り返す、連鎖的誤動作現象が発生する虞がある。当該連鎖的誤動作現象は、特に、ターンオンする電圧閾値が低い半導体スイッチング素子で起こり易い。又、高速スイッチングする半導体スイッチング素子についても、スイッチング周波数が寄生成分による共振周波数に近付く傾向にあるため、連鎖的誤動作現象が起こり易くなる。これらの観点から、半導体スイッチング素子２１，２２が、上述のワイドギャップ半導体を用いて構成されるときに、連鎖的誤動作現象が発生し易くなることが理解される。
　本発明の実施の形態１による電力変換装置の構成について、図３～図６を用いて説明する。
　図３は、実施の形態１による電力変換装置の構成の第１の例を示す回路図である。
　図３を参照して、実施の形態１の第１の例に係る電力変換装置１００ａは、図１及び図２に示された基本構成に加えて、連鎖的誤動作を抑制するための減衰器３０ａをさらに備える。
　減衰器３０ａは、電力線ＰＬ上のノードＮ３と、電力線ＮＬ上のノードＮ４との間に接続される。すなわち、減衰器３０ａは、レグ２０及び直流コンデンサ１０に対して並列接続される。
　ノードＮ３は、ノードＮ１及び半導体スイッチング素子２１のドレイン端子の間に位置する。同様に、ノードＮ４は、ノードＮ２及び半導体スイッチング素子２２のソース端子の間に位置する。これにより、図２に示した抵抗成分Ｒｄｃｐと誘導成分Ｌｄｃｐとは、ノードＮ３を境に、抵抗成分Ｒｄｃｐ１及びＲｄｃｐ２（Ｒｄｃｐ＝Ｒｄｃｐ１＋Ｒｄｃｐ２）と、誘導成分Ｌｄｃｐ１及びＬｄｃｐ２（Ｌｄｃｐ＝Ｌｄｃｐ１＋Ｌｄｃｐ２）とに分割される。同様に、図２に示した抵抗成分Ｒｄｃｎと誘導成分Ｌｄｃｎとは、ノードＮ４を境に、抵抗成分Ｒｄｃｎ１及びＲｄｃｎ２（Ｒｄｃｎ＝Ｒｄｃｎ１＋Ｒｄｃｎ２）と、誘導成分Ｌｄｃｎ１及びＬｄｃｎ２（Ｌｄｃｎ＝Ｌｄｃｎ１＋Ｌｄｃｎ２）とに分割される。
　図４には、図３に示された減衰器３０ａの構成例が示される。
　図４を参照して、減衰器３０ａは、いわゆるスナバ回路を構成する、抵抗素子Ｒｓｎ及びコンデンサＣｓｎの直列回路を有する。抵抗素子Ｒｓｎ及びコンデンサＣｓｎは、ノードＮ３及びＮ４の間に電気的に接続される。なお、以下では、抵抗素子Ｒｓｎの抵抗値についてもＲｓｎと表記し、コンデンサＣｓｎの容量値についてもＣｓｎと表記する。
　減衰器３０ａは、直流コンデンサ１０のＥＳＬ（Equivalent　Series　Inductance）を含むループインダクタンスと、半導体スイッチング素子２１，２２とを含む主回路ループＭＬＰ１，ＭＬＰ２（図２）による共振を減衰するために、主回路ループＭＬＰ１及びＭＬＰ２に対して電気的に接続される。
　主回路ループＭＬＰ１及びＭＬＰ２に対して並列接続される減衰器３０ａは、カットオフ周波数ｆｃが、主回路ループＭＬＰの共振周波数ｆｒよりも低くなるように構成される。
　主回路ループＭＬＰの共振周波数ｆｒは、半導体スイッチング素子２１及び２２のドレイン－ソース間容量について、Ｃｄｓ１＝Ｃｄｓ２＝Ｃｄｓとすると、下記の式（１）で示される。
　ｆｒ＝１／（２・π・√（Ｌｒ・Ｃｄｓ））　　…（１）
　但し、Ｌｒ＝Ｌｃｏｎ＋Ｌｄｃｐ＋Ｌａｃｐ＋Ｌａｃｎ＋Ｌｄｃｎ
　又、減衰器３０ａのカットオフ周波数ｆｃは、下記の式（２）で示される。
　ｆｃ＝１／（２・π・Ｒｓｎ・Ｃｓｎ）　　…（２）
　即ち、減衰器３０ａの回路定数Ｒｓｎ及びＣｓｎが、ｆｃ＜ｆｒとなるように決められることにより、主回路ループＭＬＰの共振周波数におけるアドミタンスを低下することができる。この結果、ターンオフ時に主回路ループＭＬＰ内に生じた電圧変動の減衰効果を高めることで、半導体スイッチング素子２１，２２の連鎖的誤動作現象を抑制することが可能となる。
　図５は、実施の形態１による電力変換装置の構成の第２の例を示す回路図である。
　図５を参照して、実施の形態１の第２の例に係る電力変換装置１００ｂは、図３に示された電力変換装置１００ａと比較して、減衰器３０ａに代えて減衰器３０ｂを備える点で異なる。減衰器３０ｂは、レグ２０及び直流コンデンサ１０に対して直列接続される。例えば、減衰器３０ｂは、電力線ＰＬに介挿接続される。これにより、図２に示した抵抗成分Ｒｄｃｐと誘導成分Ｌｄｃｐとは、減衰器３０ｂを境に、抵抗成分Ｒｄｃｐ１及びＲｄｃｐ２（Ｒｄｃｐ＝Ｒｄｃｐ１＋Ｒｄｃｐ２）と、誘導成分Ｌｄｃｐ１及びＬｄｃｐ２（Ｌｄｃｐ＝Ｌｄｃｐ１＋Ｌｄｃｐ２）とに分割される。
　図６には、図５に示された減衰器３０ｂの構成例が示される。
　図６を参照して、減衰器３０ｂは、トランスＴｒと、磁気スナバ３４とを含む。トランスＴｒは、電力線ＰＬと直列接続された一次巻線４１、及び、一次巻線４１と磁気的に結合する二次巻線４２を有する。一次巻線４１及び二次巻線４２の間は、電気的に絶縁される。磁気スナバ３４は、二次巻線４２と直列に接続され、例えば、リアクタンスを可変制御可能な可飽和リアクトルや、高周波域で抵抗成分が支配的となるフェライトビーズ等によって構成することができる。
　減衰器３０ｂについては、トランスを用いない構成とすることも可能である。この場合には、リアクタンスを可変制御可能な可飽和リアクトル、又は、高周波域で抵抗成分が支配的となるフェライトビーズ等を、減衰器３０ｂとして電力線ＰＬ又はＮＬ上に直列に接続することができる。又は、高周波域で抵抗成分が支配的となる様な特性を有するフェライト材等で製作されたリング状のコアを、電力線ＰＬ又はＮＬを周回するように配置することによって、減衰器３０ｂを構成することも可能である。
　主回路ループＭＬＰに対して直列接続される減衰器３０ｂは、主回路ループＭＬＰの共振周波数ｆｒにおけるインピーダンスが、半導体スイッチング素子２１，２２のスイッチング周波数におけるインピーダンスよりも高くなるように構成される。言い換えると、このような周波数特性が実現されるように、磁気スナバ３４が選定される。
　減衰器３０ｂの配置により、半導体スイッチング素子２１，２２のスイッチングによる主回路ループＭＬＰでの電力損失を抑制するとともに、主回路ループＭＬＰの共振周波数におけるアドミタンスを低下することができる。この結果、通常のスイッチング動作における効率を低下させることなく、ターンオフ時に主回路ループＭＬＰ内に生じた電圧変動の減衰効果を高めることで、半導体スイッチング素子２１，２２の連鎖的誤動作現象を抑制することが可能となる。
　なお、減衰器３０ｂは、主回路ループＭＬＰに対して直列接続されるのであれば、電力線ＮＬに介挿接続されてもよく、直流コンデンサ１０と電力線ＰＬ又はＮＬとの間に接続されてもよい。さらに、減衰器３０ｂは、半導体スイッチング素子２１と電力線ＰＬの間、半導体スイッチング素子２１或いは２２とノードＮｏｕｔとの間、又は、半導体スイッチング素子２２及び電力線ＮＬの間に、接続されてもよい。又、減衰器３０ｂは、複数個所に配置されてもよい。即ち、減衰器３０ｂは、電力線ＰＬ及びＮＬの少なくとも一方に設けることができる。
　このように実施の形態１に係る電力変換装置１００ａ，１００ｂでは、主回路ループＭＬＰに対して並列接続される減衰器３０ａ、及び、主回路ループＭＬＰに対して直列接続される減衰器３０ｂの少なくとも一方が配置される。即ち、減衰器３０ａ及び３０ｂの両方を、主回路ループＭＬＰに対して接続することも可能である。
　これにより、主回路ループＭＬＰの共振周波数におけるアドミタンスを低下させて電圧変動の減衰効果を高めることにより、半導体スイッチング素子２１，２２の連鎖的誤動作現象を抑制することが可能となる。この結果、レグを構成する半導体スイッチング素子を高速にオンオフさせても、電力変換装置を安定的に定常動作させることが可能となる。
　なお、上述のように、本実施の形態において半導体スイッチング素子２１，２２の半導体材料は制限されるものではないが、ＧａＮ等のワイドギャップ半導体が用いられた、低電圧閾値及び高速スイッチングを特徴とする半導体スイッチング素子についても、連鎖的誤動作の発生を効果的に抑制することが可能となる。
　実施の形態２．
　図７は、実施の形態２による電力変換装置の構成の第１の例を示す回路図である。
　図７を参照して、実施の形態２の第１の例に係る電力変換装置１０１ａは、図３及び図４に示された電力変換装置１００ａと比較して、検出部４０及び制御部５０をさらに備える点、並びに、減衰器３０ａに代えて減衰器３１ａを備える点で異なる。
　検出部４０は、電力線ＰＬ，ＮＬの電圧及び／又は電流を検出するように構成される。例えば、検出部４０によって、直流コンデンサ１０の電圧、及び／又は、直流コンデンサ１０とレグ２０との間の電流を検出することが可能である。
　減衰器３１ａは、減衰器３０ａ（図４）と比較して、抵抗素子Ｒｓｎ及びコンデンサＣｓｎと直列に接続された補助スイッチ素子３５を含む。補助スイッチ素子３５は、スイッチＳ３と、スイッチＳ３に対して逆並列に接続されたダイオードＤ３とを含む。
　スイッチＳ３は、制御部５０からの制御信号に従ってオンオフされる。以下では、スイッチＳ３のオンオフを補助スイッチ素子３５のオンオフとも称する。補助スイッチ素子３５は、トランジスタ（例えば、ＭＯＳ－ＦＥＴ）等によって構成することができる。
　制御部５０には、検出部４０による検出値が入力される。従って、制御部５０は、検出部４０による電圧及び／又は電流の検出値に従って、減衰器３１ａ中の補助スイッチ素子３５の制御信号を生成する。
　減衰器３１ａは、補助スイッチ素子３５のオン時には、主回路ループＭＬＰに対して、実施の形態１で説明した減衰器３０ａと同等に機能する。一方で、補助スイッチ素子３５のオフ時には、減衰器３１ａ中の抵抗素子Ｒｓｎ及びコンデンサＣｓｎの電流通過が遮断される。即ち、補助スイッチ素子３５のオフ期間では、減衰器３１ａによる電力損失が発生しない。
　制御部５０は、例えば、検出部４０によって検出された電圧及び／又は電流が、予め定められた閾値よりも大きいときに、補助スイッチ素子３５をオンする一方で、それ以外では、補助スイッチ素子３５をオフするように、補助スイッチ素子３５の制御信号を生成する。一般的に、半導体スイッチング素子２１，２２の連鎖的誤動作は、大電圧及び大電流のスイッチング時に発生する可能性が高いので、当該閾値は、半導体スイッチング素子２１，２２の特性に応じて、連鎖的誤動作が発生し易い動作領域（電圧／電流）の境界に対応させて予め定めることができる。
　或いは、検出部４０は、図８に示す変形例のように配置することも可能である。
　図８を参照して、検出部４０は、電力線ＮＬ及びノードＮｏｕｔから図示しない負荷に供給される電圧及び／又は電流を検出することが可能である。図８の検出部４０の配置個所以外の点は、図７と同様であるので、詳細な説明は繰り返さない。
　即ち、制御部５０は、検出部４０によって検出された電圧及び／又は電流（すなわち、レグ２０から負荷へ供給される電圧及び／又は電流）に基づいて、例えば、予め定められた閾値との比較に従って、減衰器３１ａ中の補助スイッチ素子３５のオンオフを制御することができる。
　実施の形態２の第１の例に係る電力変換装置１０１ａによれば、連鎖的誤動作が発生しない動作条件では、主回路ループＭＬＰに対して並列接続された減衰器３１ａを、電流経路から切り離すことができる。この結果、実施の形態１に係る電力変換装置による連鎖的誤動作の抑制効果に加えて、減衰器３１ａによる電力損失を、減衰器３０ａと比較して、低減することができる。
　図９は、実施の形態２による電力変換装置の構成の第２の例を示す回路図である。
　図９を参照して、実施の形態２の第２の例に係る電力変換装置１０１ｂは、図５及び図６に示された電力変換装置１００ｂと比較して、検出部４０及び制御部５０をさらに備える点、及び、減衰器３０ｂに代えて減衰器３１ｂを備える点で異なる。減衰器３１ｂは、主回路ループに対して直列接続される限り任意の個所に配置できるが、図９の例では、電力線ＮＬに介挿接続される。減衰器３１ｂは、減衰器３０ｂと同様に、電力線ＰＬ及びＮＬの少なくとも一方に設けることができる。
　減衰器３１ｂは、減衰器３０ｂ（図６）と比較して、二次巻線４２及び磁気スナバ３４に対して直列接続された補助スイッチ素子３５を含む。補助スイッチ素子３５は、制御部５０からの制御信号に従ってオンオフされる。補助スイッチ素子３５は、トランジスタ（例えば、ＭＯＳ－ＦＥＴ）等によって構成することができる。
　減衰器３１ｂは、補助スイッチ素子３５のオン時には、主回路ループＭＬＰに対して、実施の形態１で説明した減衰器３０ｂと同等に機能する。一方で、補助スイッチ素子３５のオフ時には、減衰器３１ｂ中の磁気スナバ３４の電流通過が遮断されるので、磁気スナバ３４による電力損失が発生しなくなる。
　尚、上述したように、トランスを用いずに、可飽和リアクトル又はフェライトビーズ等を電力線ＰＬ又はＮＬ上に直列に接続することで減衰器３０ｂを構成した場合には、補助スイッチ素子３５を、当該減衰器３０ｂの構成要素と並列に電力線ＰＬ又はＮＬと接続することで、減衰器３１ｂを構成することが可能である。この場合には、補助スイッチ素子３５のオン時に、当該減衰器３０ｂの構成要素をバイパスした経路を、電力線ＰＬ又はＮＬにおいて形成することで、当該構成要素での電力損失が発生しなくなる。
　検出部４０は、図７と同様に配置されて、電力線ＰＬ，ＮＬの電圧及び／又は電流を検出するように構成される。制御部５０には、検出部４０による検出値が入力される。
　或いは、検出部４０は、図１０に示す変形例のように配置することも可能である。
　図１０を参照して、検出部４０は、図８と同様に、電力線ＮＬ及びノードＮｏｕｔから図示しない負荷に供給される電圧及び／又は電流を検出することが可能である。図１０の検出部４０の配置個所以外の点は、図８と同様であるので、詳細な説明は繰り返さない。
　図９及び図１０において、制御部５０は、図７及び図８と同様に、検出部４０による電圧及び／又は電流の検出値に基づいて、例えば、検出値と予め定められた閾値との比較に従って、減衰器３１ｂ中の補助スイッチ素子３５の制御信号を生成する。
　従って、実施の形態２の第２の例に係る電力変換装置１０１ｂによれば、連鎖的誤動作が発生しない動作条件では、主回路ループＭＬＰに対して直列接続された減衰器３１ｂにおいて、磁気スナバ３４の電流を遮断できる。この結果、実施の形態１に係る電力変換装置による連鎖的誤動作の抑制効果に加えて、減衰器３１ｂによる電力損失を、減衰器３０ｂと比較して、低減することができる。
　このように、実施の形態２に係る電力変換装置１０１ａ，１０１ｂでは、主回路ループＭＬＰに対して並列接続される減衰器３１ａ、及び、主回路ループＭＬＰに対して直列接続される減衰器３１ｂの少なくとも一方が配置される。即ち、減衰器３１ａ及び３１ｂの両方を、主回路ループＭＬＰに対して接続することも可能である。
　この結果、実施の形態２に係る電力変換装置１００ａ，１００ｂによる効果に加えて、連鎖的誤動作を抑制するための減衰器３１ａ，３１ｂに電流が生じる期間を、連鎖的誤動作が発生する可能性が高い動作状態である期間に限定するので、電力損失を低減して、高効率の電力変換を実行することが可能である。
　実施の形態２については、半導体スイッチング素子２１，２２について、連鎖的誤動作が発生する動作状態（動作領域）が予め把握されている場合に、特に有効に適用することができる。
　実施の形態２の変形例．
　図１１は、実施の形態２の変形例による電力変換装置の構成の第１の例を示す回路図である。
　図１１を参照して、減衰器３１ａ及び制御部５０が配置された電力変換装置１０１ａにおいて、検出部４０は、半導体スイッチング素子２２と、ノードＮｏｕｔとの間に配置される。これにより、検出部４０は、半導体スイッチング素子２２に流れる電流を直接検出することができる。或いは、検出部４０は、ノードＮ４と半導体スイッチング素子２２との間に配置されてもよい。
　制御部５０には、検出部４０による検出値（半導体スイッチング素子２２の通過電流）に加えて、ゲートドライバ２４から出力される半導体スイッチング素子２２の駆動信号（電圧パルス）がさらに入力される。
　制御部５０は、駆動信号に従って判断された半導体スイッチング素子２２のオフ期間において、半導体スイッチング素子２２に順方向の電流が生じているときに、連鎖的誤動作が発生していると判断して、減衰器３１ａ内の補助スイッチ素子３５をオンすることができる。一方で、それ以外の期間、即ち、駆動信号に従って判断された半導体スイッチング素子２２のオン期間、及び、半導体スイッチング素子２２のオフ期間中に半導体スイッチング素子２２に順方向電流が生じていないときには、補助スイッチ素子３５をオフ状態とすることができる。
　尚、図１１では、半導体スイッチング素子２２の電流を検出するように検出部４０を配置する例を示したが、半導体スイッチング素子２１の電流を直接検出するように、半導体スイッチング素子２１及びノードＮｏｕｔの間、又は、ノードＮ３及び半導体スイッチング素子２１の間に検出部４０を配置することも可能である。この場合には、制御部５０には、ゲートドライバ２３から出力される駆動信号（電圧パルス）がさらに入力される。さらに、制御部５０は、駆動信号に従って判断された半導体スイッチング素子２１のオフ期間において、半導体スイッチング素子２１に順方向の電流が生じているときに、減衰器３１ａ内の補助スイッチ素子３５をオンするとともに、それ以外の期間では補助スイッチ素子３５をオフ状態とすることができる。
　図１２は、実施の形態２の変形例による電力変換装置の構成の第２の例を示す回路図である。
　図１２を参照して、減衰器３１ａ及び制御部５０が配置された電力変換装置１０１ａにおいて、検出部４０は半導体スイッチング素子２２のドレイン－ソース間と並列に配置される。これにより、検出部４０は、半導体スイッチング素子２２の印加電圧を直接検出することができる。さらに、検出部４０は、図７と同様に、電力線ＰＬ，ＮＬの間にも配置される。これにより、直流コンデンサ１０の電圧が検出される。
　図１１と同様に、制御部５０には、検出部４０による検出値（半導体スイッチング素子２２への印加電圧、及び、直流コンデンサ１０の電圧）に加えて、ゲートドライバ２４から出力される駆動信号（電圧パルス）がさらに入力される。
　制御部５０は、駆動信号に従って判断された半導体スイッチング素子２２のオフ期間において、半導体スイッチング素子２２のドレイン－ソース間電圧が直流コンデンサ１０の電圧よりも小さい場合に、連鎖的誤動作が発生していると判断して、補助スイッチ素子３５をオン状態とすることができる。一方で、制御部５０は、それ以外の期間において、補助スイッチ素子３５をオフ状態とすることができる。即ち、駆動信号に従って判断された半導体スイッチング素子２２のオン期間には、補助スイッチ素子３５はオフ状態に維持される。
　或いは、検出部４０は、電力線ＰＬ，ＮＬ間に加えて、半導体スイッチング素子２１のドレイン－ソース間と並列に配置することも可能である。この場合には、検出部４０は、半導体スイッチング素子２１の印加電圧を直接検出することが可能となる。この場合には、制御部５０には、ゲートドライバ２３から出力される駆動信号（電圧パルス）がさらに入力される。さらに、制御部５０は、駆動信号に従って判断された半導体スイッチング素子２１のオフ期間において、半導体スイッチング素子２２のドレイン－ソース間電圧が直流コンデンサ１０の電圧よりも小さい場合に、減衰器３１ａ内の補助スイッチ素子３５をオンするとともに、それ以外の期間では補助スイッチ素子３５をオフ状態とすることができる。
　尚、図１１及び図１２では、半導体スイッチング素子２１及び２２の一方のみに対応して検出部４０を配置したが、半導体スイッチング素子２１及び２２の両方に対応して検出部４０を配置することも可能である。この場合には、制御部５０は、ゲートドライバ２３及び２４から出力された駆動信号に基づいて判断された、半導体スイッチング素子２１，２２のオフ期間における半導体スイッチング素子２１，２２の電圧又は電流に従って、連鎖的誤動作が発生していると判断した場合に、補助スイッチ素子３５をオン状態とすることができる。
　このように、実施の形態２の変形例によれば、半導体スイッチング素子２１，２２の電流又は電圧の検出値に基づいて、実際に、半導体スイッチング素子２１，２２のオフ期間中に連鎖的誤動作が発生していると判断されるような電圧挙動又は電流挙動が検知された場合に限って、補助スイッチ素子３５がオンされて、主回路ループＭＬＰの共振周波数におけるアドミタンスの低減が図られる。この結果、実施の形態２で説明した効果に加えて、減衰器３１ａ，３１ｂの作動を最低限として、電力損失をさらに低減することが可能となる。
　又、減衰器３１ａ及び制御部５０が配置された電力変換装置１０１ｂ（図９及び図１０）に対しても、図１１及び図１２で説明した変形例を適用することが可能である。具体的には、半導体スイッチング素子２１及び／又は２２の電圧又は電流を検出するように検出部４０を配置することによって、制御部５０は、半導体スイッチング素子２１，２２のオフ期間中に連鎖的誤動作が発生していると判断されるような電圧挙動又は電流挙動が検知された場合に限って、減衰器３１ｂ中の補助スイッチ素子３５をオンすることができる。
　実施の形態３．
　実施の形態３では、複数のレグが並列接続された電力変換装置における連鎖的誤動作の抑制について説明する。
　図１３は、実施の形態３が適用される電力変換装置の基本構成を示す回路図である。
　図１３を参照して、電力変換装置１０２は、高電圧側の電力線ＰＬ及び低電圧側の電力線ＮＬと、直流コンデンサ１０と、複数のレグ２０ａ及び２０ｂと、ゲートドライバ２３，２４とを備える。高電圧側の電力線ＰＬ及び低電圧側の電力線ＮＬは、図示しない直流電源の正極側及び負極側と接続される。
　レグ２０ａは、ノードＮｏｕｔａを介して、電力線ＰＬ上のノードＮｘ及び電力線ＮＬ上のノードＮｙの間に直列に接続された、半導体スイッチング素子２１ａ及び２２ａを有する。半導体スイッチング素子２１ａは、スイッチＳ１ａと、スイッチＳ１ａに対して逆並列に接続されたダイオードＤ１ａとを含む。スイッチＳ１ａの制御電極（ゲート）は、ゲート抵抗Ｒ１ａを介してゲートドライバ２３に接続される。同様に、半導体スイッチング素子２２ａは、スイッチＳ２ａと、スイッチＳ２ａに対して逆並列に接続されたダイオードＤ２ａとを含む。スイッチＳ２ａの制御電極（ゲート）は、ゲート抵抗Ｒ２ａを介してゲートドライバ２４に接続される。
　同様に、レグ２０ｂは、ノードＮｏｕｔｂを介して、電力線ＰＬ（ノードＮｘ）及び電力線ＮＬ（ノードＮｙ）の間に直列に接続された、半導体スイッチング素子２１ｂ及び２２ｂを有する。半導体スイッチング素子２１ｂは、半導体スイッチング素子２１と同様に構成されて、スイッチＳ１ｂと、スイッチＳ１ｂに対して逆並列に接続されたダイオードＤ１ｂとを含む。スイッチＳ１ｂの制御電極（ゲート）は、ゲート抵抗Ｒ１ｂを介してゲートドライバ２３に接続される。
　同様に、半導体スイッチング素子２２ｂは、半導体スイッチング素子２２と同様に構成されて、スイッチＳ２ｂと、スイッチＳ２ｂに対して逆並列に接続されたダイオードＤ２ｂとを含む。スイッチＳ２ｂの制御電極（ゲート）は、ゲート抵抗Ｒ２ｂを介してゲートドライバ２４に接続される。
　スイッチＳ１ａ及びＳ１ｂは、ゲート抵抗Ｒ１ａ及びＲ２ａを介して共通のゲートドライバ２３と接続され、スイッチＳ２ａ及びＳ２ｂは、ゲート抵抗Ｒ１ｂ及びＲ２ｂを介して共通のゲートドライバ２４と接続される。これにより、並列接続された半導体スイッチング素子２１ａ及び２１ｂは共通にオンオフ制御される。同様に、半導体スイッチング素子２２ａ及び２２ｂは共通にオンオフ制御される。
　このように、複数のレグ２０ａ及び２０ｂは、電力線ＰＬ及びＮＬに対して並列接続されて、共通にオンオフ制御される。又、ノードＮｏｕｔａ及びＮｏｕｔｂは、レグ２０ａ及び２０ｂの「出力端」に相当し、図示しないインダクタ及び／又はコンデンサ等を介して負荷に接続される。
　図１４には、図３に示した構成の等価回路図が示される。図１４中には、回路内の寄生成分がさらに表記されている。
　図１４を参照して、レグ２０ａでは、半導体スイッチング素子２１ａにおいて、ドレイン－ソース間寄生容量Ｃｄｓ１ａ、ドレイン－ゲート間寄生容量Ｃｄｇ１ａ、及び、ゲート－ソース間寄生容量Ｃｇｓ１ａが容量成分として存在する。Ｃｄｇ１ａ及びＣｇｓ１ａの直列回路が、Ｃｄｓ１ａと並列に接続された構成となる。同様に、半導体スイッチング素子２２ａでは、ドレイン－ソース間寄生容量Ｃｄｓ２ａ、ドレイン－ゲート間寄生容量Ｃｄｇ２ａ、及び、ゲート－ソース間寄生容量Ｃｇｓ２ａが容量成分として存在する。Ｃｄｇ２ａ及びＣｇｓ２ａの直列回路が、Ｃｄｓ２ａと並列に接続された構成となる。
　同様に、レグ２０ｂでは、半導体スイッチング素子２１ｂにおいて、ドレイン－ソース間寄生容量Ｃｄｓ１ｂ、ドレイン－ゲート間寄生容量Ｃｄｇ１ｂ、及び、ゲート－ソース間寄生容量Ｃｇｓ１ｂが容量成分として存在する。Ｃｄｇ１ｂ及びＣｇｓ１ｂの直列回路が、Ｃｄｓ１ｂと並列に接続された構成となる。同様に、半導体スイッチング素子２２ｂでは、ドレイン－ソース間寄生容量Ｃｄｓ２ｂ、ドレイン－ゲート間寄生容量Ｃｄｇ２ｂ、及び、ゲート－ソース間寄生容量Ｃｇｓ２ｂが容量成分として存在する。Ｃｄｇ２ｂ及びＣｇｓ２ｂの直列回路が、Ｃｄｓ２ｂと並列に接続された構成となる。
　図３に加えて、ノードＮｘと、半導体スイッチング素子２１ａのドレイン端子との間には、抵抗成分Ｒｄｃｐａ及び誘導成分Ｌｄｃｐａが存在し、ノードＮｘと、半導体スイッチング素子２２ａのドレイン端子との間には、抵抗成分Ｒｄｃｐｂ及び誘導成分Ｌｄｃｐｂが存在する。又、ノードＮｙと、半導体スイッチング素子２２ａのソース端子との間には、抵抗成分Ｒｄｃｎａ及び誘導成分Ｌｄｃｎａが存在し、ノードＮｙと、半導体スイッチング素子２２ｂのソース端子との間には、抵抗成分Ｒｄｃｎｂ及び誘導成分Ｌｄｃｎｂが存在する。
　同様に、図３に加えて、ノードＮｏｕｔａと、半導体スイッチング素子２１ａのソース端子との間には、抵抗成分Ｒａｃｐａ及び誘導成分Ｌａｃｐａが存在し、ノードＮｏｕｔｂと、半導体スイッチング素子２２ａのドレイン端子との間には、抵抗成分Ｒａｃｎａ及び誘導成分Ｌａｃｎａが存在する。同様に、ノードＮｏｕｔｂと、半導体スイッチング素子２１ｂのソース端子との間には、抵抗成分Ｒａｃｐｂ及び誘導成分Ｌａｃｐｂが存在し、ノードＮｏｕｔｂと、半導体スイッチング素子２２ｂのドレイン端子との間には、抵抗成分Ｒａｃｎｂ及び誘導成分Ｌａｃｎｂが存在する。
　上述のように、半導体スイッチング素子２１ａ及び２１ｂは、ゲートドライバ２３からの駆動信号によって共通にオンオフし、半導体スイッチング素子２２ａ及び２２ｂは、ゲートドライバ２４からの駆動信号によって共通にオンオフする。
　半導体スイッチング素子２１ａ及び２１ｂのオン時には、半導体スイッチング素子２２ａ及び２２ｂはオフされるので、直流コンデンサ１０、電力線ＰＬ、半導体スイッチング素子２１ａ，２２ａ（オン状態）、ノードＮｏｕｔａ，Ｎｏｕｔｂ、半導体スイッチング素子２２ａ，２２ｂのドレイン－ソース間寄生容量Ｃｄｓ２ａ，Ｃｄｓ２ｂ、及び、電力線ＮＬによって、図２での主回路ループＭＬＰ１に相当する主回路ループが形成される。
　一方で、半導体スイッチング素子２２ａ及び２２ｂのオン時には、半導体スイッチング素子２１ａ及び２１ｂはオフされるので、直流コンデンサ１０、電力線ＰＬ、半導体スイッチング素子２１ａ，２１ｂのドレイン－ソース間寄生容量Ｃｄｓ１ａ，Ｃｄｓ１ｂ、ノードＮｏｕｔ，半導体スイッチング素子２２ａ，２２ｂ（オン状態）、及び、電力線ＮＬによって、図２での主回路ループＭＬＰ２に相当する主回路ループが形成される。
　複数のアームを並列接続した構成においても、上述の主回路ループは、図１３中に示した寄生成分による共振回路を形成することが理解される。但し、実施の形態３での当該共振回路では、Ｌｄｃｐａ＋Ｌａｃｐａ及びＬｄｃｐｂ＋Ｌａｃｐｂ、並びに、Ｌｄｃｎａ＋Ｌａｃｎａ及びＬｄｃｎｂ＋Ｌａｃｎｂが並列接続されるとともに、Ｃｄｓ２ａ及びＣｄｓ２ｂ、又は、Ｃｄｓ１ａ及びＣｄｓ１ｂが並列接続されることを考慮して、式（１）と同様の考え方で共振周波数ｆｒ♯を求めることができる。
　図１５は、実施の形態３による電力変換装置の構成の第１の例を示す回路図である。
　図１５を参照して、実施の形態３の第１の例に係る電力変換装置１０２ａは、図１３及び図１４に示された基本構成に加えて、図３と同様の減衰器３０ａをさらに備える。
　減衰器３０ａは、図３と同様に、電力線ＰＬ上のノードＮ３と、電力線ＮＬ上のノードＮ４との間に接続される。減衰器３０ａは、複数のレグ２０ａ，２０ｂ及び直流コンデンサ１０に対して並列接続される。
　ノードＮ３は、ノードＮ１及びＮｘの間に位置し、ノードＮ４は、ノードＮ２及びＮｙの間に位置する。図３と同様に、電力線ＰＬの抵抗成分Ｒｄｃｐと誘導成分Ｌｄｃｐとは、ノードＮ３を境に、抵抗成分Ｒｄｃｐ１及びＲｄｃｐ２（Ｒｄｃｐ＝Ｒｄｃｐ１＋Ｒｄｃｐ２）と、誘導成分Ｌｄｃｐ１及びＬｄｃｐ２（Ｌｄｃｐ＝Ｌｄｃｐ１＋Ｌｄｃｐ２）とに分割される。同様に、電力線ＮＬの抵抗成分Ｒｄｃｎと誘導成分Ｌｄｃｎとは、ノードＮ４を境に、抵抗成分Ｒｄｃｎ１及びＲｄｃｎ２（Ｒｄｃｎ＝Ｒｄｃｎ１＋Ｒｄｃｎ２）と、誘導成分Ｌｄｃｎ１及びＬｄｃｎ２（Ｌｄｃｎ＝Ｌｄｃｎ１＋Ｌｄｃｎ２）とに分割される。
　図１５に示すように接続された減衰器３０ａのカットオフ周波数ｆｃを上記共振周波数ｆｒ♯よりも低くすることによって、ターンオフ時に主回路ループＭＬＰ内に生じた電圧変動の減衰効果を高めることができる。
　この結果、実施の形態３によれば、複数のレグ２０ａ，２０ｂが並列接続された構成においても、半導体スイッチング素子２１ａ，２１ｂ，２２ａ，２２ｂの連鎖的誤動作現象を抑制することが可能となる。
　図１６は、実施の形態３による電力変換装置の構成の第２の例を示す回路図である。
　図１６を参照して、実施の形態３の第２の例に係る電力変換装置１０２ｂは、図１３及び図１４に示された基本構成に加えて、図５と同様の減衰器３０ｂをさらに備える。
　減衰器３０ｂは、レグ２０ａ，２０ｂの両方、及び、直列コンデンサに対して直列接続される。例えば、減衰器３１ｂ１を電力線ＰＬに介挿接続することで、図５と同様に、抵抗成分Ｒｄｃｐと誘導成分Ｌｄｃｐとは、減衰器３０ｂを境に、抵抗成分Ｒｄｃｐ１及びＲｄｃｐ２（Ｒｄｃｐ＝Ｒｄｃｐ１＋Ｒｄｃｐ２）と、誘導成分Ｌｄｃｐ１及びＬｄｃｐ２（Ｌｄｃｐ＝Ｌｄｃｐ１＋Ｌｄｃｐ２）とに分割される。
　図１６に示すように接続された減衰器３０ｂは、上記共振周波数ｆｒ♯におけるインピーダンスが、半導体スイッチング素子２１ａ，２２ａ，２１ｂ，２２ｂのスイッチング周波数におけるインピーダンスよりも高くなるように構成される。これにより、半導体スイッチング素子２１ａ，２２ａ，２１ｂ，２２ｂのスイッチングによる主回路ループでの電力損失を抑制するとともに、共振周波数ｆｒ♯における主回路ループのアドミタンスを低下することができる。
　この結果、実施の形態３によれば、複数のレグ２０ａ，２０ｂが並列接続された構成においても、通常のスイッチング動作における効率を低下させることなく、半導体スイッチング素子２１ａ，２１ｂ，２２ａ，２２ｂの連鎖的誤動作現象を抑制することが可能となる。
　なお、減衰器３０ｂは、レグ２０ａ，２０ｂの両方に対して直列接続されるのであれば、電力線ＮＬに介挿接続されてもよく、直流コンデンサ１０と電力線ＰＬ又はＮＬとの間に接続されてもよい。
　実施の形態３の変形例．
　図１７は、実施の形態３の変形例による電力変換装置の構成の第１の例を示す回路図である。
　図１７を参照して、実施の形態３の変形例の第１の例に係る電力変換装置１０３ａは、図１５の電力変換装置１０２ａと比較して、減衰器３０ａが、並列接続された複数のレグ毎に配置される点で異なる。
　図１７の構成例では、ノードＮ５及びＮ６の間に、レグ２０ａと並列に減衰器３０ａ１が接続されるとともに、ノードＮ７及びＮ８の間に、レグ２０ｂと並列に減衰器３０ａ２が接続される。
　図１７において、ノードＮｘはノードＮ５及びＮ７の間に位置しており、ノードＮｙはノードＮ６及びＮ８の間に位置している。電力線ＰＬの抵抗成分Ｒｄｃｐと誘導成分Ｌｄｃｐとは、ノードＮ５及びＮｘを境に、抵抗成分Ｒｄｃｐ１～Ｒｄｃｐ３（Ｒｄｃｐ＝Ｒｄｃｐ１＋Ｒｄｃｐ２＋Ｒｄｃｐ３）と、誘導成分Ｌｄｃｐ１～Ｌｄｃｐ３（Ｌｄｃｐ＝Ｌｄｃｐ１＋Ｌｄｃｐ２＋Ｌｄｃｐ３）とに分割される。同様に、電力線ＮＬの抵抗成分Ｒｄｃｎと誘導成分Ｌｄｃｎとは、ノードＮ６及びＮｙを境に、抵抗成分Ｒｄｃｎ１～Ｒｄｃｎ３（Ｒｄｃｎ＝Ｒｄｃｎ１＋Ｒｄｃｎ２＋Ｒｄｃｎ３）と、誘導成分Ｌｄｃｎ１～Ｌｄｃｎ３（Ｌｄｃｎ＝Ｌｄｃｎ１＋Ｌｄｃｎ２＋Ｌｄｃｎ３）とに分割される。
　減衰器３０ａ１，３０ａ２の各々の回路構成及びカットオフ周波数ｆｃについては、図１５における減衰器３０ａと同様に構成することができる。
　このように、複数のレグ毎に減衰器３０ａを配置することにより、実施の形態３（図１５）と比較して、複数のレグ２０ａ，２０ｂの半導体スイッチング素子２１ａ，２１ｂ，２２ａ，２２ｂの連鎖的誤動作現象の抑制効果を高めることができる。
　図１８は、実施の形態３の変形例による電力変換装置の構成の第２の例を示す回路図である。
　図１８を参照して、実施の形態３の変形例の第２の例に係る電力変換装置１０３ｂは、図１６の電力変換装置１０２ｂと比較して、減衰器３０ｂが、並列接続された複数のレグ毎に配置される点で異なる。
　図１８の構成例では、ノードＮｘ（電力線ＰＬ）及びレグ２０ａ（半導体スイッチング素子２１ａのドレイン）の間に減衰器３０ｂ１が接続されるとともに、ノードＮｘ（電力線ＰＬ）及びレグ２０ｂ（半導体スイッチング素子２１ｂのドレイン）の間に減衰器３０ｂ２が接続される。
　減衰器３０ｂ１，３０ｂ２の各々の回路構成及びインピーダンスの周波数特性については、図１６における減衰器３０ｂと同様に構成することができる。尚、減衰器３０ｂ１は、ノードＮｙ（電力線ＮＬ）及びレグ２０ａ（半導体スイッチング素子２２ａのソース）の間に接続されてもよい。同様に、減衰器３０ｂ２は、ノードＮｙ（電力線ＮＬ）及びレグ２０ｂ（半導体スイッチング素子２２ｂのソース）の間に接続されてもよい。
　このように、複数のレグ毎に減衰器３０ｂを配置することにより、実施の形態３（図１６）と比較して、複数のレグ２０ａ，２０ｂの半導体スイッチング素子２１ａ，２１ｂ，２２ａ，２２ｂの連鎖的誤動作現象の抑制効果を高めることができる。
　実施の形態３及びその変形例において、減衰器３０ａ，３０ａ１，３０ａ２の各々については、検出部４０及び制御部５０の配置とともに、実施の形態２で説明した、補助スイッチ素子３５を含む減衰器３１ａに置換することが可能である。同様に、減衰器３０ｂ，３０ｂ１，３０ｂ２の各々についても、検出部４０及び制御部５０の配置とともに、実施の形態２で説明した、補助スイッチ素子３５を含む減衰器３１ｂに置換することが可能である。
　尚、図１３～図１８では、複数のレグ間で並列接続された半導体スイッチング素子が、共通のゲートドライバにより、個別のゲート抵抗を経由して駆動される構成を例示した。但し、当該並列接続された半導体スイッチング素子が共通にオンオフされる限り、各半導体スイッチング素子が、個別のゲートドライバにより、個別のゲート抵抗を経由して駆動される構成とすることも可能である。或いは、並列接続された半導体スイッチング素子は、共通のゲートドライブにより、共通のゲート抵抗を経由して駆動することも可能である。
　尚、以上で説明した各実施の形態及びその変形例において、半導体スイッチング素子２１及び２２の一方については、スイッチを含まずにダイオードで構成することも可能である。なお、電力変換装置１００ａ，１００ｂは、さらに、フルブリッジや３レグインバータ等の構成に適用することも可能である。
　各実施の形態及びその変形例で説明したように、減衰器はレグ２０（２０ａ，２０ｂ）及び直流コンデンサに対して、並列接続（３０ａ，３１ａ）することも直列接続（３０ｂ，３１ｂ）することも可能である。但し、電力損失を考慮すると、大電流のケースでは並列接続による減衰器３０ａ，３１ａを用いることが有利であり、その一方で、高電圧のケースでは直列接続による減衰器３０ｂ，３１ｂを用いることが有利である。
　又、以上で説明した複数の実施の形態について、明細書内で言及されていない組み合わせを含めて、不整合や矛盾が生じない範囲内で、各実施の形態で説明された構成を適宜組合わせることは出願当初から予定されている点についても、確認的に記載する。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
　１０　直流コンデンサ、２０，２０ａ，２０ｂ　レグ、２１，２２　半導体スイッチング素子、２３，２４　ゲートドライバ、３０ａ，３０ａ１，３０ａ２，３０ｂ，３０ｂ１，３０ｂ２，３１ａ，３１ｂ　減衰器、３４　磁気スナバ、３５　補助スイッチ素子、４０　検出部、４１　一次巻線、４２　二次巻線、５０　制御部、１００，１００ａ，１００ｂ，１０１ａ，１０１ｂ　電力変換装置、Ｃｄｇ１，Ｃｄｇ１ａ，Ｃｄｇ１ｂ，Ｃｄｇ２，Ｃｄｇ２ａ，Ｃｄｇ２ｂ　ドレイン－ゲート間寄生容量、Ｃｄｓ１，Ｃｄｓ１ａ，Ｃｄｓ１ｂ，Ｃｄｓ２，Ｃｄｓ２ａ，Ｃｄｓ２ｂ　ドレイン－ソース間寄生容量、Ｃｇｓ１，Ｃｇｓ１ａ，Ｃｇｓ１ｂ，Ｃｇｓ２，Ｃｇｓ２ａ，Ｃｇｓ２ｂ　ゲート－ソース間寄生容量、Ｃｓｎ　コンデンサ（減衰器）、Ｄ１～Ｄ３　ダイオード、ＭＬＰ１，ＭＬＰ２　主回路ループ、Ｎ１～Ｎ６，Ｎｏ，Ｎｏｕｔ，Ｎｘ，Ｎｙ　ノード、ＮＬ，ＰＬ　電力線、Ｒ１　ゲート抵抗、Ｒｓｎ　抵抗素子（減衰器）、Ｓ１，Ｓ２，Ｓ３　スイッチ、Ｔｒ　トランス。

Claims (12)

  1. 　高電圧側の第１の電力線と、
    　低電圧側の第２の電力線と、
    　前記第１及び第２の電力線の間に接続された直流コンデンサと、
    　前記第１及び第２の電力線の間に、前記直流コンデンサと並列に接続されたレグとを備え、
    　前記レグは、負荷と接続された出力端を経由して、前記第１及び第２の電力線の間に直列接続された複数の半導体スイッチング素子を有し、
    　前記直流コンデンサ、前記第１及び第２の電力線、前記複数の半導体スイッチング素子のうちのオン状態の半導体スイッチング素子、前記出力端、並びに、前記複数の半導体スイッチング素子のうちのオフ状態の半導体スイッチング素子のドレインソース間寄生容量によって形成される主回路ループに接続されて、前記主回路ループの寄生成分による共振を減衰させるための減衰器をさらに備える、電力変換装置。
  2. 　前記減衰器は、前記第１及び第２の電力線の間に、前記レグ及び前記直流コンデンサと並列に接続されて、前記主回路ループの共振周波数よりも低いカットオフ周波数を有するように構成される、請求項１記載の電力変換装置。
  3. 　前記減衰器は、前記第１及び第２の電力線の間に直列接続された抵抗素子及び容量素子を有する、請求項２記載の電力変換装置。
  4. 　前記減衰器は、前記第１及び第２の電力線の少なくとも一方において、前記レグ及び前記直流コンデンサと直列に接続され、
    　前記減衰器は、前記主回路ループの共振周波数におけるインピーダンスが、前記複数の半導体スイッチング素子のスイッチング周波数におけるインピーダンスよりも高くなるように構成される、請求項１記載の電力変換装置。
  5. 　前記減衰器は、磁気スナバを有する、請求項４記載の電力変換装置。
  6. 　前記減衰器は、当該減衰器の電流通過を遮断するための補助スイッチ素子を有し、
    　前記電力変換装置は、
    　前記第１及び第２の電力線の間と、前記出力端及び前記第２の電力線の間との少なくとも一方に配置された検出部と、
    　前記検出部による電圧又は電流の検出値に基づいて、前記補助スイッチ素子のオンオフを制御する制御部とをさらに備える、請求項１～５のいずれか１項に記載の電力変換装置。
  7. 　前記制御部は、前記検出値が予め定められた閾値よりも大きいときに前記補助スイッチ素子をオンする一方で、前記検出値が前記閾値よりも小さいときには前記補助スイッチ素子をオフする、請求項６記載の電力変換装置。
  8. 　前記減衰器は、当該減衰器の電流通過を遮断するための補助スイッチ素子を有し、
    　前記電力変換装置は、
    　前記複数の半導体スイッチング素子のうちの１つの半導体スイッチング素子の電圧又は電流を検出するために配置された検出部と、
    　前記１つの半導体スイッチング素子のオンオフを制御する駆動信号と、前記検出部による前記電圧又は電流の検出値とを用いて、前記補助スイッチ素子のオンオフを制御する制御部とをさらに備える、請求項１～５のいずれか１項に記載の電力変換装置。
  9. 　前記検出部は、前記１つの半導体スイッチング素子の電流を検出するように配置され、
    　前記制御部は、前記駆動信号に基づいて定められる前記１つの半導体スイッチング素子のオフ期間中に、前記検出値によって前記１つの半導体スイッチング素子に順方向電流が検出されると、前記補助スイッチ素子をオフ状態からオン状態に変化させる、請求項８記載の電力変換装置。
  10. 　前記検出部は、前記１つの半導体スイッチング素子のドレインソース間電圧を検出するように配置され、
    　前記制御部は、前記駆動信号に基づいて定められる前記１つの半導体スイッチング素子のオフ期間中に、前記検出値によって前記１つの半導体スイッチング素子のドレインソース間電圧が前記直流コンデンサの電圧よりも低いことが検出されると、前記補助スイッチ素子をオフ状態からオン状態に変化させる、請求項８記載の電力変換装置。
  11. 　前記レグは、複数個備えられ、
    　前記複数個のレグは、前記第１及び第２の電力線の間に並列に接続され、
    　前記減衰器は、前記第１及び第２の電力線、前記複数個のレグ中の前記オン状態の半導体スイッチング素子、前記出力端、並びに、前記複数個のレグ中の前記オフ状態の半導体スイッチング素子のドレインソース間寄生容量によって形成される前記主回路ループに接続されて、前記主回路ループの寄生成分による共振を減衰させる、請求項１～１０のいずれか１項に記載の電力変換装置。
  12. 　前記減衰器は、前記レグ毎に配置される、請求項１１記載の電力変換装置。
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