WO2019208418A1 - バラン - Google Patents

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WO2019208418A1
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登 塩川
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株式会社村田製作所
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    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets

Definitions

  • This disclosure relates to baluns.
  • a balun including a laminate including a dielectric layer, a pattern conductor, and a via conductor is known.
  • a capacitor and an inductor are formed in the multilayer body by a dielectric layer and at least one of the conductors.
  • An example of such a balun is the balun described in Japanese Patent Laid-Open No. 2006-229464 (Patent Document 1).
  • FIG. 11 is an equivalent circuit diagram of the balun 200 described in Patent Document 1.
  • a capacitor C203 and an inductor L201 are connected in series between the unbalanced signal port PO201 and the first balanced signal port PO202.
  • An inductor L201 is connected in parallel with the capacitor C201.
  • a capacitor C209 is connected between the first balanced signal port PO202 and the ground.
  • a capacitor C203, an inductor L201, and an inductor L206 are connected in series between the unbalanced signal port PO201 and the second balanced signal port PO203.
  • a capacitor C210 is connected between the second balanced signal port PO203 and the ground.
  • FIG. 12 is an exploded perspective view of the balun 200.
  • the inductor L206 includes pattern conductors P201 to P205 and via conductors (illustrated by dotted lines) connecting the pattern conductors, and is formed so that the winding axis is parallel to the stacking direction of the multilayer body.
  • the inductor L201 includes pattern conductors P206 to P210 and via conductors (illustrated by dotted lines) connecting the pattern conductors, and is formed in the same manner as the inductor L206.
  • the inductor L201 and the inductor L206 are arranged adjacent to each other in the multilayer body. In this case, the electromagnetic field coupling between the inductor L201 and the inductor L206 is weak. Therefore, the influence of electromagnetic coupling on the insertion loss of the balun 200 is reduced.
  • balun 200 shown in FIG. 12 is mounted on a circuit board of an electronic device, there is a possibility that the occupied area (hereinafter, mounting area) of the balun 200 on the circuit board becomes large.
  • an object of this disclosure is to provide a balun that can suppress an increase in mounting area while suppressing an increase in insertion loss.
  • a balun according to this disclosure includes a first capacitor, a second capacitor, a first inductor, an unbalanced signal port, a first balanced signal port, and a second balanced signal port. Between the unbalanced signal port and the first balanced signal port, a first capacitor and a second capacitor are connected in series, and the first capacitor and the second capacitor connected in series are connected to each other. The first inductor is connected in parallel. A second balanced signal port is connected to a node between the first capacitor and the second capacitor.
  • the balun according to this disclosure can suppress an increase in mounting area while suppressing an increase in insertion loss.
  • FIG. 1 is an equivalent circuit diagram of a balun 100 that is a first embodiment of a balun according to the present disclosure.
  • FIG. 1 is an external perspective view of a balun 100.
  • FIG. 1 is an exploded perspective view of a balun 100.
  • FIG. 4 is an exploded perspective view illustrating in detail an exploded perspective view (a constituent layer LS1 and a constituent layer LS2) of the first outer layer portion OP1 of the balun 100.
  • FIG. 3 is an exploded perspective view illustrating in detail an exploded perspective view (component layers LS3 to LS7) of an inductor portion LP including a first inductor L1 of a balun 100.
  • FIG. 4 is an exploded perspective view illustrating in detail an exploded perspective view (component layers LS8 to LS10) of a capacitor unit CP including a first capacitor C1 and a second capacitor C2 of the balun 100.
  • FIG. 4 is an exploded perspective view illustrating in detail an exploded perspective view (a constituent layer LS11 and a constituent layer LS12) of the second outer layer portion OP2 of the balun 100.
  • FIG. It is a graph showing the change of the insertion loss with respect to the frequency of the balun 100, and a Smith chart showing the change of the impedance with respect to the frequency of the balun 100 (calculation result by simulation).
  • balun 100A which is the 2nd embodiment of the balun according to this indication.
  • balun 100B which is 3rd Embodiment of the balun according to this indication.
  • It is an equivalent circuit diagram of the balun 200 of the background art.
  • 2 is an exploded perspective view of a balun 200.
  • the exploded perspective view described later is a schematic diagram.
  • the thickness of the dielectric layer and the pattern conductor, the thickness of the via conductor, and the like are schematic.
  • variations in the shape of each component generated in the manufacturing process are not necessarily reflected in each drawing. That is, it can be said that the drawings used for explanation in this specification represent an actual product in an essential aspect even if there are different parts from the actual product.
  • balun- A balun 100 which is a first embodiment of a balun according to this disclosure, will be described with reference to FIGS.
  • FIG. 1 is an equivalent circuit diagram of the balun 100.
  • the balun 100 includes a first capacitor C1, a second capacitor C2, a first inductor L1, an unbalanced signal port PO1, a first balanced signal port PO2, and a second balanced signal port PO3. I have.
  • a first capacitor C1 and a second capacitor C2 are connected in series between the unbalanced signal port PO1 and the first balanced signal port PO2.
  • the first inductor L1 is connected in parallel to the first capacitor C1 and the second capacitor C2 connected in series.
  • a second balanced signal port PO3 is connected to a node between the first capacitor and the second capacitor.
  • FIG. 2 is an external perspective view of the balun 100.
  • the balun 100 includes a stacked body 10, a first external electrode 20, a second external electrode 30, a third external electrode 40, and a fourth external electrode 50.
  • the laminated body 10 has a rectangular parallelepiped shape, for example. However, the shape of the laminated body 10 is not limited to this.
  • the first external electrode 20 includes a first main surface (upper surface side in the drawing) of the laminate 10, a first side surface (back side in the drawing) along the longitudinal direction, and a second main surface (lower surface side in the drawing). ).
  • the third external electrode 40 includes the first external electrode 20 across the first main surface of the laminate 10, the second side surface (front side in the figure) along the longitudinal direction, and the second main surface. And are formed opposite to each other.
  • the second external electrode 30 is formed at a distance from the third external electrode 40 across the first main surface of the laminate 10, the second side surface along the longitudinal direction, and the second main surface. ing.
  • the fourth external electrode 50 is opposed to the second external electrode 30 across the first main surface, the first side surface along the longitudinal direction, and the second main surface of the laminate 10, It is formed at a distance from the external electrode 20.
  • the first external electrode 20, the second external electrode 30, the third external electrode 40, and the fourth external electrode 50 are each in an angular C shape, and are formed in the same shape except for errors during formation. ing.
  • the shape of each external electrode is not limited to this.
  • the first external electrode 20 is an unbalanced signal electrode corresponding to the unbalanced signal port PO1 in the equivalent circuit diagram of the balun 100 shown in FIG.
  • the second external electrode 30 is a first balanced signal electrode corresponding to the first balanced signal port PO2 in the equivalent circuit diagram.
  • the third external electrode 40 is a second balanced signal electrode corresponding to the second balanced signal port PO3 in the equivalent circuit diagram.
  • the fourth external electrode 50 is a dummy electrode that is not connected to a circuit formed in the stacked body 10.
  • the fourth external electrode 50 may be a ground electrode for grounding a circuit formed in the laminate 10 as necessary. At that time, an inductor or a capacitor for impedance matching or the like may be further added to the circuit formed in the multilayer body 10.
  • FIG. 3 is an exploded perspective view of the balun 100.
  • the balun 100 includes constituent layers LS1 to LS12.
  • the constituent layer LS1 and the constituent layer LS2 constitute a first outer layer part OP1.
  • the constituent layers LS3 to LS7 constitute an inductor part LP including constituent elements constituting the first inductor L1 in the above-described equivalent circuit diagram.
  • the constituent layers LS8 to LS10 constitute a capacitor part CP including constituent elements that respectively constitute the first capacitor C1 and the second capacitor C2 in the above-described equivalent circuit diagram.
  • the constituent layer LS11 and the constituent layer LS12 constitute a second outer layer portion OP2.
  • the balun 100 includes a laminate 10 in which a plurality of dielectric layers are laminated, a plurality of pattern conductors arranged between the dielectric layers, and a plurality of via conductors arranged through the dielectric layers. It is out. That is, the laminated body 10 is integral. However, the constituent layers LS2 to LS11 are illustrated as being formed by disposing a pattern conductor on the first main surface (upper surface side in the drawing) of each dielectric layer for ease of explanation. Yes.
  • FIG. 4 is an exploded perspective view illustrating in detail an exploded perspective view (the constituent layer LS1 and the constituent layer LS2) of the first outer layer portion OP1 of the balun 100.
  • FIG. 1 the external electrode conductor 20a, the external electrode conductor 30a, the external electrode conductor 40a, and the external electrode conductor 50a are formed on the first main surface and side surfaces of the dielectric layer DL1.
  • the external electrode conductor 20a is formed at a position constituting the first external electrode 20 having the above-mentioned shape together with external electrode conductors 20b to 20l described later. The same applies to the external electrode conductor 30a, the external electrode conductor 40a, and the external electrode conductor 50a.
  • the dielectric layer DL1 includes, for example, a low-temperature fired ceramic material. The same applies to each dielectric layer described below.
  • the external electrode conductor 20a is formed by, for example, a sintered body of Cu particles as a base material, and an Au plating film or a Sn plating film formed on the surface thereof. The same applies to each external electrode conductor described below.
  • the external electrode conductor 20b, the external electrode conductor 30b, the external electrode conductor 40b, and the external electrode conductor 50b are formed on the side surface of the dielectric layer DL2, and two rectangles are connected to the first main surface.
  • a pattern conductor P1 is formed.
  • the pattern conductor P ⁇ b> 1 connects the circuit configured in the multilayer body 10 to the first external electrode 20.
  • the pattern conductor P1 is wide at one end connected to the first external electrode 20, but is not limited thereto.
  • a via conductor (indicated by a dotted line, the same applies hereinafter) penetrating the dielectric layer DL2 and connected to the other end of the pattern conductor P1 is formed.
  • FIG. 5 is an exploded perspective view illustrating in detail an exploded perspective view of the inductor portion LP including the first inductor L1 of the balun 100 (the constituent layers LS3 to LS7).
  • the constituent layer LS3 the external electrode conductor 20c, the external electrode conductor 30c, the external electrode conductor 40c, and the external electrode conductor 50c are formed on the side surface of the dielectric layer DL3, and the pattern conductor P2 is formed on the first main surface.
  • the pattern conductor P2 is L-shaped and is a part of the first inductor L1.
  • the constituent layer LS3 In the constituent layer LS3, two via conductors are formed, each penetrating the dielectric layer DL3 and connected to one end and the other end of the pattern conductor P2.
  • the via conductor formed in the constituent layer LS2 is connected to the corner of the pattern conductor P2.
  • the connection position of the via conductor is indicated by a dotted line and is represented by a hatched circle (the same applies hereinafter).
  • the external electrode conductor 20d, the external electrode conductor 30d, the external electrode conductor 40d, and the external electrode conductor 50d are formed on the side surface of the dielectric layer DL4, and the pattern conductor P3 and the pattern conductor P4 are formed on the first main surface.
  • the pattern conductor P3 is L-shaped and is a part of the first inductor L1.
  • the pattern conductor P4 has a square shape and relays the connection between via conductors. However, the pattern conductor P4 is not essential.
  • via conductors that respectively penetrate the dielectric layer DL4 and are connected to one end of the pattern conductor P3, and via conductors connected to the pattern conductor P4 are formed.
  • the via conductor connected to one end of the pattern conductor P2 is connected to the other end of the pattern conductor P3.
  • the via conductor connected to the other end of the pattern conductor P2 is connected to the pattern conductor P4.
  • the external electrode conductor 20e, the external electrode conductor 30e, the external electrode conductor 40e, and the external electrode conductor 50e are formed on the side surface of the dielectric layer DL5, and the pattern conductor P5 and the pattern conductor P6 are formed on the first main surface.
  • the pattern conductor P5 has an angular C shape and is a part of the first inductor L1.
  • the pattern conductor P6 has the same shape and function as the pattern conductor P4.
  • a via conductor that penetrates the dielectric layer DL5 and is connected to one end of the pattern conductor P5 and a via conductor that is connected to the pattern conductor P6 are formed.
  • the via conductor connected to one end of the pattern conductor P3 is connected to the other end of the pattern conductor P5.
  • the via conductor connected to the pattern conductor P4 is connected to the pattern conductor P6.
  • the external electrode conductor 20f, the external electrode conductor 30f, the external electrode conductor 40f, and the external electrode conductor 50f are formed on the side surface of the dielectric layer DL6, and the pattern conductor P7 and the pattern conductor P8 are formed on the first main surface.
  • the pattern conductor P7 has an angular C shape and is a part of the first inductor L1.
  • the pattern conductor P8 has the same shape and function as the pattern conductor P4.
  • a via conductor that penetrates the dielectric layer DL6 and is connected to one end of the pattern conductor P7 and a via conductor that is connected to the pattern conductor P8 are formed.
  • the via conductor connected to one end of the pattern conductor P5 is connected to the other end of the pattern conductor P7.
  • the via conductor connected to the pattern conductor P6 is connected to the pattern conductor P8.
  • the external electrode conductor 20g, the external electrode conductor 30g, the external electrode conductor 40g, and the external electrode conductor 50g are formed on the side surface of the dielectric layer DL7, and the pattern conductor P9 and the pattern conductor P10 are formed on the first main surface.
  • the pattern conductor P9 has an angular C shape and is a part of the first inductor L1.
  • the pattern conductor P10 has the same shape and function as the pattern conductor P4.
  • a via conductor connected to one end of the pattern conductor P9 and a via conductor connected to the pattern conductor P10 are formed, each penetrating the dielectric layer DL7.
  • the via conductor connected to one end of the pattern conductor P7 is connected to the other end of the pattern conductor P9.
  • the via conductor connected to the pattern conductor P8 is connected to the pattern conductor P10.
  • FIG. 6 is an exploded perspective view illustrating in detail an exploded perspective view (component layers LS8 to LS10) of the capacitor portion CP including the first capacitor C1 and the second capacitor C2 of the balun 100.
  • FIG. In the constituent layer LS8, the external electrode conductor 20h, the external electrode conductor 30h, the external electrode conductor 40h, and the external electrode conductor 50h are formed on the side surface of the dielectric layer DL8, and the pattern conductor P11 and the pattern conductor P12 are formed on the first main surface.
  • the pattern conductor P11 is I-shaped and is one electrode of the first capacitor C1.
  • the pattern conductor P12 has the same shape and function as the pattern conductor P4.
  • a via conductor that penetrates the dielectric layer DL8 and is connected to the pattern conductor P12 is formed.
  • the via conductor connected to one end of the pattern conductor P9 is connected to the pattern conductor P12.
  • the via conductor connected to the pattern conductor P10 is connected to one end of the pattern conductor P11.
  • the external electrode conductor 20i, the external electrode conductor 30i, the external electrode conductor 40i, and the external electrode conductor 50i are formed on the side surface of the dielectric layer DL9, and the pattern conductor P13 and the pattern conductor P14 are formed on the first main surface.
  • the pattern conductor P13 has an L shape and serves as the other electrode of the first capacitor C1 and the other electrode of the second capacitor C2.
  • the pattern conductor P13 connects the first capacitor C1 and the second capacitor C2, and connects the circuit formed in the multilayer body 10 to the third external electrode 40.
  • the pattern conductor P14 has the same shape and function as the pattern conductor P4.
  • a via conductor that penetrates the dielectric layer DL9 and is connected to the pattern conductor P14 is formed.
  • the via conductor of the constituent layer LS8 is connected to the pattern conductor P14.
  • the external electrode conductor 20j, the external electrode conductor 30j, the external electrode conductor 40j, and the external electrode conductor 50j are formed on the side surface of the dielectric layer DL10, and the pattern conductor P15 and the pattern conductor P16 are formed on the first main surface.
  • the pattern conductor P15 is I-shaped and is one electrode of the second capacitor C2.
  • the pattern conductor P16 has the same shape and function as the pattern conductor P4.
  • a via conductor that penetrates the dielectric layer DL10 and is connected to one end of the pattern conductor P15 and a via conductor that is connected to the pattern conductor P16 are formed.
  • the via conductor of the constituent layer LS9 is connected to the pattern conductor P16.
  • FIG. 7 is an exploded perspective view illustrating in detail an exploded perspective view (the constituent layer LS11 and the constituent layer LS12) of the second outer layer portion OP2 of the balun 100.
  • a pattern conductor P17 is formed.
  • the pattern conductor P ⁇ b> 17 connects the circuit formed in the multilayer body 10 to the second external electrode 30.
  • the pattern conductor P17 is wide at one end connected to the third external electrode 40, but is not limited thereto.
  • the via conductor connected to one end of the pattern conductor P15 is one end of the pattern conductor P17 (the end on the side close to the second external electrode 30). It is connected to the.
  • the via conductor connected to the pattern conductor P16 is connected to the other end of the pattern conductor P17.
  • the constituent layer LS12 is obtained by forming the external electrode conductor 201, the external electrode conductor 301, the external electrode conductor 40l, and the external electrode conductor 50l on the second main surface and side surfaces of the dielectric layer DL12.
  • the first capacitor C1, the second capacitor C2, and the first inductor L1 are formed in the multilayer body 10.
  • a first external electrode 20, a second external electrode 30, and a third external electrode 40 are formed so as to be connected to a circuit constituted by those capacitors and inductors.
  • the first external electrode 20 is an unbalanced signal electrode.
  • the second external electrode 30 is a first balanced signal electrode.
  • the third external electrode 40 is a second balanced signal electrode.
  • a first capacitor C1 and a second capacitor C2 are connected in series between the first external electrode 20 and the second external electrode 30.
  • a first inductor is connected in parallel to the first capacitor C1 and the second capacitor C2 connected in series.
  • a third external electrode 40 is connected to a node between the first capacitor C1 and the second capacitor C2.
  • the balun 100 can suppress an increase in insertion loss.
  • the inductors are not arranged adjacent to each other in the stacked body 10. Therefore, the balun 100 can suppress an increase in mounting area while suppressing an increase in insertion loss.
  • the first capacitor C1 is disposed between the first inductor L1 and the second capacitor C2 when viewed from the direction orthogonal to the stacking direction of the dielectric layers DL1 to DL12. Yes. Further, the first inductor L1 and at least a part of the first capacitor C1 are arranged so as to overlap each other when viewed from the stacking direction of the dielectric layers DL1 to DL12. And it arrange
  • the pattern conductor P9 constituting the first inductor L1 and a part of the pattern conductor P11 which is one electrode of the first capacitor C1 overlap. Further, a part of the pattern conductor P11 that is one electrode of the first capacitor C1 and a part of the pattern conductor P13 that is the other electrode of the second capacitor C2 overlap. Therefore, the first capacitor C1 can suppress the electromagnetic coupling between the first inductor L1 and the second capacitor C2.
  • the second capacitor C2 contributes to impedance matching. Therefore, the electromagnetic coupling between the first inductor L1 and the second capacitor C2 is suppressed, so that deviation from the impedance matching design can be suppressed.
  • FIG. 8 is a graph showing a change in insertion loss with respect to the frequency of the balun 100 and a Smith chart showing a change in impedance with respect to the frequency of the balun 100.
  • S (2,1) is ⁇ 0.583 (dB) at a frequency of 3.0 GHz. That is, in the balun 100, it can be seen that an increase in insertion loss is suppressed.
  • the impedance is 0.983-j0.113 ( ⁇ ) at a frequency of 3.0 GHz. That is, it can be seen that the balun 100 has sufficient impedance matching.
  • balun- A balun 100A which is a second embodiment of the balun according to this disclosure, will be described with reference to FIG.
  • FIG. 9 is an equivalent circuit diagram of the balun 100A.
  • the balun 100A further includes a third capacitor C3, a fourth capacitor C4, a second inductor L2, a third inductor L3, and a DC power supply port PO4 in addition to the configuration of the balun 100 described above. ing.
  • the second inductor L2 is connected between the first balanced signal port and the above-described second balanced signal port.
  • the third inductor L3 is connected between the second balanced signal port and the DC power supply port PO4.
  • the third capacitor C3 is connected between the node between the third inductor L3 and the DC power supply port PO4 and the ground.
  • the fourth capacitor C4 is connected between a connection point between the first capacitor C1 and the first inductor L1 and the unbalanced signal port PO1.
  • the fourth capacitor C4 is used as an element for impedance matching of the balun 100A. However, the fourth capacitor C4 is not essential.
  • the second inductor L2, the third inductor L3, the third capacitor C3, and the DC power supply port PO4 constitute a DC voltage supply circuit in the balun 100A. Since the balun 100A includes the DC voltage supply circuit, for example, it is not necessary to separately provide a DC voltage supply circuit for driving an IC connected to the balun 100A on the circuit board of the electronic device. As a result, the electronic device can be reduced in size.
  • the second inductor L2, the third inductor L3, and the third capacitor C3 can also be used as an element for impedance matching of the balun 100A, similarly to the above-described fourth capacitor C4.
  • the number of parts can be reduced. As a result, it is possible to reduce the size of the balun 100A.
  • the impedance matching is performed by the fourth capacitor C4, but may be performed by an impedance matching circuit including an inductor and a capacitor.
  • balun 100A in addition to the configuration of the balun 100, the above-described capacitors and inductors, a DC power supply input electrode (not shown), and a ground electrode (not shown) are further formed by the pattern conductor or the pattern conductor and the via conductor. Has been.
  • the second inductor L2 is connected between the second external electrode 30 (see FIG. 2) and the second balanced signal port.
  • the third inductor L3 is connected between the second balanced signal port and the DC power supply input electrode.
  • the third capacitor C3 is connected between a node between the third inductor L3 and the DC power supply input electrode and the ground electrode.
  • the first capacitor C1 can be disposed between the first inductor L1 and the second capacitor C2 when viewed from the direction orthogonal to the stacking direction of the dielectric layers DL1 to DL12. it can. Further, when viewed from the stacking direction of the dielectric layers DL1 to DL12, the first inductor L1 and at least a part of the first capacitor C1 can be arranged to overlap each other. And it can arrange
  • the pattern conductor P9 constituting the first inductor L1 and the part of the pattern conductor P11 that is one electrode of the first capacitor C1 can be arranged so as to overlap each other. Moreover, it can arrange
  • the first capacitor C1 can be disposed between the first inductor L1 and the second inductor L2 when viewed from the stacking direction of the dielectric layers DL1 to DL12. Thereby, electromagnetic field coupling between the first inductor L1 and the second inductor L2 can be suppressed.
  • balun- A balun 100B which is a third embodiment of the balun according to this disclosure, will be described with reference to FIG.
  • FIG. 10 is an equivalent circuit diagram of the balun 100B.
  • the balun 100B includes a fifth capacitor C5, a sixth capacitor C6, a seventh capacitor C7, an eighth capacitor C8, a third inductor L3, 4 inductors L4 and a fifth inductor L5.
  • the third inductor L3 is connected between the aforementioned second balanced signal port and the ground.
  • the fifth capacitor C5, the sixth capacitor C6, the seventh capacitor C7, the eighth capacitor C8, the fourth inductor L4, and the fifth inductor L5 constitute a low-pass filter LPF. It is connected to the.
  • a fourth inductor L4 and a fifth inductor L5 are connected in series, and a fifth capacitor C5 is connected in parallel to the fourth inductor L4 and the fifth inductor L5 connected in series.
  • a sixth capacitor C6 is connected between the connection point between the fourth inductor L4 and the fifth capacitor C5 and the ground.
  • a seventh capacitor C7 is connected between the node between the fourth inductor L4 and the fifth inductor L5 and the ground.
  • An eighth capacitor C8 is connected between the connection point between the fifth inductor L5 and the fifth capacitor C5 and the ground.
  • the low-pass filter LPF is connected between a connection point between the first capacitor C1 and the first inductor L1 and the unbalanced signal port PO1.
  • the configuration of the low-pass filter LPF is not limited to the above.
  • the above-described configuration can improve the common mode characteristics and attenuate the harmonics.
  • the low-pass filter LPF is provided in the balun 100B.
  • at least one of a low-pass filter, a band-pass filter, and a high-pass filter may be provided in accordance with a signal to be attenuated.
  • impedance matching is performed by the third inductor L3, but may be performed by an impedance matching circuit including an inductor and a capacitor.
  • balun to which the invention according to this disclosure is applied include, but are not limited to, a laminated balun obtained by simultaneously firing a low-temperature fired ceramic, a pattern conductor, and a via conductor.
  • baluns 10 laminates, 20 first external electrode, 30 second external electrode, 40 third external electrode, 50 fourth external electrode, C1 first capacitor, C2 second capacitor, L1 first Inductor, PO1, unbalanced signal port, PO2, first balanced signal port, PO3, second balanced signal port.

Abstract

挿入損失の増大を抑制しながら、実装面積の増大を抑制することができるバランを提供する。バラン（１００）は、第１のキャパシタ（Ｃ１）と、第２のキャパシタ（Ｃ２）と、第１のインダクタ（Ｌ１）と、不平衡信号ポート（ＰＯ１）と、第１の平衡信号ポート（ＰＯ２）と、第２の平衡信号ポート（ＰＯ３）とを備えている。不平衡信号ポート（ＰＯ１）と第１の平衡信号ポート（ＰＯ２）との間には、第１のキャパシタ（Ｃ１）と第２のキャパシタ（Ｃ２）とが直列に接続されている。かつ、直列に接続された第１のキャパシタ（Ｃ１）および第２のキャパシタ（Ｃ２）に、第１のインダクタ（Ｌ１）が並列に接続されている。そして、第１のキャパシタ（Ｃ１）と第２のキャパシタ（Ｃ２）との間の第１の信号経路（ＳＰ１）に第２の信号経路（ＳＰ２）が接続されており、第２の信号経路（ＳＰ２）に第２の平衡信号ポート（ＰＯ３）が接続されている。

Description

バラン
　この開示は、バランに関する。
　従来から、誘電体層とパターン導体とビア導体とを含む積層体を備えたバランが知られている。積層体の内部には、誘電体層と少なくとも１つの上記導体とにより、キャパシタとインダクタとが形成されている。そのようなバランの一例として、特開２００６－２２９４６４号公報（特許文献１）に記載されたバランが挙げられる。
　図１１は、特許文献１に記載のバラン２００の等価回路図である。不平衡信号ポートＰＯ２０１と第１の平衡信号ポートＰＯ２０２との間には、キャパシタＣ２０３とインダクタＬ２０１とが直列に接続されている。また、インダクタＬ２０１がキャパシタＣ２０１と並列に接続されている。そして、キャパシタＣ２０９が、第１の平衡信号ポートＰＯ２０２とグランドとの間に接続されている。
　不平衡信号ポートＰＯ２０１と第２の平衡信号ポートＰＯ２０３との間には、キャパシタＣ２０３とインダクタＬ２０１とインダクタＬ２０６とが直列に接続されている。そして、キャパシタＣ２１０が、第２の平衡信号ポートＰＯ２０３とグランドとの間に接続されている。
　図１２は、バラン２００の分解斜視図である。インダクタＬ２０６は、パターン導体Ｐ２０１ないしＰ２０５と各パターン導体を接続するビア導体（点線により図示）とを含み、巻回軸が積層体の積層方向と平行となるように形成されている。また、インダクタＬ２０１は、パターン導体Ｐ２０６ないしＰ２１０と各パターン導体を接続するビア導体（点線により図示）とを含み、インダクタＬ２０６と同様にして形成されている。
特開２００６－２２９４６４号公報
　積層体の積層方向から見たとき、２つのインダクタが重なって配置されていると、２つのインダクタの間の電磁界結合が強くなる。一方、バラン２００では、図１２に示されるように、インダクタＬ２０１およびインダクタＬ２０６が積層体内に隣り合って配置されている。この場合、インダクタＬ２０１とインダクタＬ２０６との間の電磁界結合は弱くなる。そのため、電磁界結合がバラン２００の挿入損失に与える影響は小さくなる。
　しかしながら、図１２に示されるバラン２００は、電子機器の回路基板に実装される際に、回路基板上におけるバラン２００の占有面積（以下、実装面積）が大きくなる虞がある。
　そこで、この開示の目的は、挿入損失の増大を抑制しながら、実装面積の増大を抑制することができるバランを提供することである。
　この開示に従うバランでは、回路構成についての改良が図られる。
　この開示に従うバランは、第１のキャパシタと、第２のキャパシタと、第１のインダクタと、不平衡信号ポートと、第１の平衡信号ポートと、第２の平衡信号ポートとを備える。不平衡信号ポートと第１の平衡信号ポートとの間には、第１のキャパシタと第２のキャパシタとが直列に接続され、かつ当該直列に接続された第１のキャパシタおよび第２のキャパシタに、第１のインダクタが並列に接続されている。第１のキャパシタと第２のキャパシタとの間のノードに第２の平衡信号ポートが接続されている。
　この開示に従うバランは、挿入損失の増大を抑制しながら、実装面積の増大を抑制することができる。
この開示に従うバランの第１の実施形態であるバラン１００の等価回路図である。 バラン１００の外観斜視図である。 バラン１００の分解斜視図である。 バラン１００の第１の外層部ＯＰ１の分解斜視図（構成層ＬＳ１および構成層ＬＳ２）を詳細に説明した分解斜視図である。 バラン１００の第１のインダクタＬ１を含むインダクタ部ＬＰの分解斜視図（構成層ＬＳ３ないしＬＳ７）を詳細に説明した分解斜視図である。 バラン１００の第１のキャパシタＣ１および第２のキャパシタＣ２を含むキャパシタ部ＣＰの分解斜視図（構成層ＬＳ８ないしＬＳ１０）を詳細に説明した分解斜視図である。 バラン１００の第２の外層部ＯＰ２の分解斜視図（構成層ＬＳ１１および構成層ＬＳ１２）を詳細に説明した分解斜視図である。 バラン１００の周波数に対する挿入損失の変化を表すグラフ、およびバラン１００の周波数に対するインピーダンスの変化を表すスミスチャートである（シミュレーションによる計算結果）。 この開示に従うバランの第２の実施形態であるバラン１００Ａの等価回路図である。 この開示に従うバランの第３の実施形態であるバラン１００Ｂの等価回路図である。 背景技術のバラン２００の等価回路図である。 バラン２００の分解斜視図である。
　この開示の特徴とするところを、この開示の実施形態に基づき、図面を参照しながら説明する。なお、以下に示す実施の形態においては、同一のまたは共通する部分について図中同一の符号を付し、その説明は繰り返さないことがある。
　なお、後述する分解斜視図は、模式図である。例えば誘電体層およびパターン導体の厚み、ならびにビア導体の太さなどは、模式的なものである。また、製造工程上で発生する各構成要素の形状のばらつきなどは、各図面に必ずしも反映されていない。すなわち、この明細書中で説明のために用いられる図面は、たとえ実際の製品と異なる部分があったとしても、本質的な面で実際の製品を表すものと言うことができる。
　－バランの第１の実施形態－
　この開示に従うバランの第１の実施形態であるバラン１００について、図１ないし図８を用いて説明する。
　＜バランの等価回路および構造＞
　図１は、バラン１００の等価回路図である。バラン１００は、第１のキャパシタＣ１と、第２のキャパシタＣ２と、第１のインダクタＬ１と、不平衡信号ポートＰＯ１と、第１の平衡信号ポートＰＯ２と、第２の平衡信号ポートＰＯ３とを備えている。
　不平衡信号ポートＰＯ１と第１の平衡信号ポートＰＯ２との間には、第１のキャパシタＣ１と第２のキャパシタＣ２とが直列に接続されている。かつ、直列に接続された第１のキャパシタＣ１および第２のキャパシタＣ２に、第１のインダクタＬ１が並列に接続されている。第１のキャパシタと第２のキャパシタとの間のノードに、第２の平衡信号ポートＰＯ３が接続されている。
　図２は、バラン１００の外観斜視図である。バラン１００は、積層体１０と、第１の外部電極２０と、第２の外部電極３０と、第３の外部電極４０と、第４の外部電極５０とを備えている。積層体１０は、例えば直方体状である。ただし、積層体１０の形状は、これに限られない。
　第１の外部電極２０は、積層体１０の第１の主面（図の上面側）と長手方向に沿った第１の側面（図の奥側）と第２の主面（図の下面側）とに亘って形成されている。第３の外部電極４０は、積層体１０の第１の主面と長手方向に沿った第２の側面（図の手前側）と第２の主面とに亘って、第１の外部電極２０と対向して形成されている。
　第２の外部電極３０は、積層体１０の第１の主面と長手方向に沿った第２の側面と第２の主面に亘って、第３の外部電極４０と間隔をおいて形成されている。第４の外部電極５０は、積層体１０の第１の主面と長手方向に沿った第１の側面と第２の主面に亘って、第２の外部電極３０と対向し、第１の外部電極２０と間隔をおいて形成されている。
　第１の外部電極２０と第２の外部電極３０と第３の外部電極４０と第４の外部電極５０とは、それぞれ角張ったＣ字状で、形成時の誤差を除いて同じ形状に形成されている。ただし、各外部電極の形状はこれに限られない。
　第１の外部電極２０は、図１に示されたバラン１００の等価回路図における不平衡信号ポートＰＯ１に対応する不平衡信号電極である。第２の外部電極３０は、等価回路図における第１の平衡信号ポートＰＯ２に対応する第１の平衡信号電極である。第３の外部電極４０は、等価回路図における第２の平衡信号ポートＰＯ３に対応する第２の平衡信号電極である。第４の外部電極５０は、バラン１００においては、積層体１０内に形成された回路と接続されていないダミー電極となっている。
　なお、第４の外部電極５０は、必要に応じて、積層体１０内に形成された回路を接地するためのグランド電極としてもよい。その際、積層体１０内に形成された回路には、インピーダンス整合などのためのインダクタまたはキャパシタなどがさらに付加されていてもよい。
　図３は、バラン１００の分解斜視図である。バラン１００は、構成層ＬＳ１ないしＬＳ１２を含んでいる。構成層ＬＳ１および構成層ＬＳ２は、第１の外層部ＯＰ１を構成している。構成層ＬＳ３ないしＬＳ７は、前述の等価回路図における第１のインダクタＬ１を構成する構成要素を含むインダクタ部ＬＰを構成している。
　構成層ＬＳ８ないしＬＳ１０は、前述の等価回路図における第１のキャパシタＣ１および第２のキャパシタＣ２をそれぞれ構成する構成要素を含むキャパシタ部ＣＰを構成している。構成層ＬＳ１１および構成層ＬＳ１２は、第２の外層部ＯＰ２を構成している。
　バラン１００は、複数の誘電体層が積層された積層体１０と、誘電体層の層間に配置された複数のパターン導体と、誘電体層を貫通して配置された複数のビア導体とを含んでいる。すなわち、積層体１０は一体である。ただし、構成層ＬＳ２ないしＬＳ１１は、説明をしやすくするため、各誘電体層の第１の主面（図の上面側）にパターン導体が配置されることにより形成されているように図示されている。
　図４は、バラン１００の第１の外層部ＯＰ１の分解斜視図（構成層ＬＳ１および構成層ＬＳ２）を詳細に説明した分解斜視図である。構成層ＬＳ１では、誘電体層ＤＬ１の第１の主面および側面に外部電極導体２０ａ、外部電極導体３０ａ、外部電極導体４０ａおよび外部電極導体５０ａが形成されている。外部電極導体２０ａは、後述する外部電極導体２０ｂないし２０ｌと共に、前述の形状の第１の外部電極２０を構成する位置に形成されている。外部電極導体３０ａ、外部電極導体４０ａおよび外部電極導体５０ａも同様である。
　誘電体層ＤＬ１は、例えば低温焼成セラミック材料を含む。以下で説明する各誘電体層も同様である。また、外部電極導体２０ａは、例えばＣｕ粒子の焼結体が基材であり、Ａｕめっき膜またはＳｎめっき膜がその表面上に形成されてなる。以下で説明する各外部電極導体も同様である。
　構成層ＬＳ２では、誘電体層ＤＬ２の側面に外部電極導体２０ｂ、外部電極導体３０ｂ、外部電極導体４０ｂおよび外部電極導体５０ｂが形成され、第１の主面に２つの矩形が接続された形状のパターン導体Ｐ１が形成されている。パターン導体Ｐ１は、積層体１０内に構成された回路を、第１の外部電極２０に接続している。パターン導体Ｐ１は、第１の外部電極２０に接続される一方端部が幅広になっているが、これに限られない。
　また、構成層ＬＳ２では、誘電体層ＤＬ２を貫通し、パターン導体Ｐ１の他方端部に接続されるビア導体（点線にて表示、以下同様）が形成されている。
　図５は、バラン１００の第１のインダクタＬ１を含むインダクタ部ＬＰの分解斜視図（構成層ＬＳ３ないしＬＳ７）を詳細に説明した分解斜視図である。構成層ＬＳ３では、誘電体層ＤＬ３の側面に外部電極導体２０ｃ、外部電極導体３０ｃ、外部電極導体４０ｃおよび外部電極導体５０ｃが形成され、第１の主面にパターン導体Ｐ２が形成されている。パターン導体Ｐ２は、Ｌ字状であり、第１のインダクタＬ１の一部である。
　構成層ＬＳ３では、それぞれ誘電体層ＤＬ３を貫通し、パターン導体Ｐ２の一方端部と他方端部とに接続された２つのビア導体が形成されている。上記の構成層ＬＳ２に形成されたビア導体は、パターン導体Ｐ２の角部に接続されている。なお、ビア導体の接続位置は、点線で表示され、内部にハッチングが施された円により表されている（以下同様）。
　構成層ＬＳ４では、誘電体層ＤＬ４の側面に外部電極導体２０ｄ、外部電極導体３０ｄ、外部電極導体４０ｄおよび外部電極導体５０ｄが形成され、第１の主面にパターン導体Ｐ３およびパターン導体Ｐ４が形成されている。パターン導体Ｐ３は、Ｌ字状であり、第１のインダクタＬ１の一部である。パターン導体Ｐ４は、正方形状であり、ビア導体同士の接続を中継している。ただし、パターン導体Ｐ４は、必須ではない。
　構成層ＬＳ４では、それぞれ誘電体層ＤＬ４を貫通し、パターン導体Ｐ３の一方端部に接続されたビア導体と、パターン導体Ｐ４に接続されたビア導体とが形成されている。上記の構成層ＬＳ３のビア導体のうち、パターン導体Ｐ２の一方端部に接続されたビア導体は、パターン導体Ｐ３の他方端部に接続されている。また、パターン導体Ｐ２の他方端部に接続されたビア導体は、パターン導体Ｐ４に接続されている。
　構成層ＬＳ５では、誘電体層ＤＬ５の側面に外部電極導体２０ｅ、外部電極導体３０ｅ、外部電極導体４０ｅおよび外部電極導体５０ｅが形成され、第１の主面にパターン導体Ｐ５およびパターン導体Ｐ６が形成されている。パターン導体Ｐ５は、角張ったＣ字状であり、第１のインダクタＬ１の一部である。パターン導体Ｐ６は、パターン導体Ｐ４と同様の形状と機能を有している。
　構成層ＬＳ５では、それぞれ誘電体層ＤＬ５を貫通し、パターン導体Ｐ５の一方端部に接続されたビア導体と、パターン導体Ｐ６に接続されたビア導体とが形成されている。上記の構成層ＬＳ４のビア導体のうち、パターン導体Ｐ３の一方端部に接続されたビア導体は、パターン導体Ｐ５の他方端部に接続されている。また、パターン導体Ｐ４に接続されたビア導体は、パターン導体Ｐ６に接続されている。
　構成層ＬＳ６では、誘電体層ＤＬ６の側面に外部電極導体２０ｆ、外部電極導体３０ｆ、外部電極導体４０ｆおよび外部電極導体５０ｆが形成され、第１の主面にパターン導体Ｐ７およびパターン導体Ｐ８が形成されている。パターン導体Ｐ７は、角張ったＣ字状であり、第１のインダクタＬ１の一部である。パターン導体Ｐ８は、パターン導体Ｐ４と同様の形状と機能を有している。
　構成層ＬＳ６では、それぞれ誘電体層ＤＬ６を貫通し、パターン導体Ｐ７の一方端部に接続されたビア導体と、パターン導体Ｐ８に接続されたビア導体とが形成されている。上記の構成層ＬＳ５のビア導体のうち、パターン導体Ｐ５の一方端部に接続されたビア導体は、パターン導体Ｐ７の他方端部に接続されている。また、パターン導体Ｐ６に接続されたビア導体は、パターン導体Ｐ８に接続されている。
　構成層ＬＳ７では、誘電体層ＤＬ７の側面に外部電極導体２０ｇ、外部電極導体３０ｇ、外部電極導体４０ｇおよび外部電極導体５０ｇが形成され、第１の主面にパターン導体Ｐ９およびパターン導体Ｐ１０が形成されている。パターン導体Ｐ９は、角張ったＣ字状であり、第１のインダクタＬ１の一部である。パターン導体Ｐ１０は、パターン導体Ｐ４と同様の形状と機能を有している。
　構成層ＬＳ７では、それぞれ誘電体層ＤＬ７を貫通し、パターン導体Ｐ９の一方端部に接続されたビア導体と、パターン導体Ｐ１０に接続されたビア導体とが形成されている。上記の構成層ＬＳ６のビア導体のうち、パターン導体Ｐ７の一方端部に接続されたビア導体は、パターン導体Ｐ９の他方端部に接続されている。また、パターン導体Ｐ８に接続されたビア導体は、パターン導体Ｐ１０に接続されている。
　図６は、バラン１００の第１のキャパシタＣ１および第２のキャパシタＣ２を含むキャパシタ部ＣＰの分解斜視図（構成層ＬＳ８ないしＬＳ１０）を詳細に説明した分解斜視図である。構成層ＬＳ８では、誘電体層ＤＬ８の側面に外部電極導体２０ｈ、外部電極導体３０ｈ、外部電極導体４０ｈおよび外部電極導体５０ｈが形成され、第１の主面にパターン導体Ｐ１１およびパターン導体Ｐ１２が形成されている。パターン導体Ｐ１１は、Ｉ字状であり、第１のキャパシタＣ１の一方電極である。パターン導体Ｐ１２は、パターン導体Ｐ４と同様の形状と機能を有している。
　構成層ＬＳ８では、誘電体層ＤＬ８を貫通し、パターン導体Ｐ１２に接続されたビア導体が形成されている。上記の構成層ＬＳ７のビア導体のうち、パターン導体Ｐ９の一方端部に接続されたビア導体は、パターン導体Ｐ１２に接続されている。また、パターン導体Ｐ１０に接続されたビア導体は、パターン導体Ｐ１１の一方端部に接続されている。
　構成層ＬＳ９では、誘電体層ＤＬ９の側面に外部電極導体２０ｉ、外部電極導体３０ｉ、外部電極導体４０ｉおよび外部電極導体５０ｉが形成され、第１の主面にパターン導体Ｐ１３およびパターン導体Ｐ１４が形成されている。パターン導体Ｐ１３は、Ｌ字状であり、第１のキャパシタＣ１の他方電極と、第２のキャパシタＣ２の他方電極とを兼ねている。
　すなわち、パターン導体Ｐ１３は、第１のキャパシタＣ１と第２のキャパシタＣ２とを接続し、かつ積層体１０内に形成された回路を、第３の外部電極４０に接続している。パターン導体Ｐ１４は、パターン導体Ｐ４と同様の形状と機能を有している。
　構成層ＬＳ９では、誘電体層ＤＬ９を貫通し、パターン導体Ｐ１４に接続されたビア導体が形成されている。上記の構成層ＬＳ８のビア導体は、パターン導体Ｐ１４に接続されている。
　構成層ＬＳ１０では、誘電体層ＤＬ１０の側面に外部電極導体２０ｊ、外部電極導体３０ｊ、外部電極導体４０ｊおよび外部電極導体５０ｊが形成され、第１の主面にパターン導体Ｐ１５およびパターン導体Ｐ１６が形成されている。パターン導体Ｐ１５は、Ｉ字状であり、第２のキャパシタＣ２の一方電極である。パターン導体Ｐ１６は、パターン導体Ｐ４と同様の形状と機能を有している。
　構成層ＬＳ１０では、それぞれ誘電体層ＤＬ１０を貫通し、パターン導体Ｐ１５の一方端部に接続されたビア導体と、パターン導体Ｐ１６に接続されたビア導体とが形成されている。上記の構成層ＬＳ９のビア導体は、パターン導体Ｐ１６に接続されている。
　図７は、バラン１００の第２の外層部ＯＰ２の分解斜視図（構成層ＬＳ１１および構成層ＬＳ１２）を詳細に説明した分解斜視図である。構成層ＬＳ１１では、誘電体層ＤＬ１１の側面に外部電極導体２０ｋ、外部電極導体３０ｋ、外部電極導体４０ｋおよび外部電極導体５０ｋが形成され、第１の主面に２つの矩形が接続された形状のパターン導体Ｐ１７が形成されている。パターン導体Ｐ１７は、積層体１０内に形成された回路を、第２の外部電極３０に接続している。パターン導体Ｐ１７は、第３の外部電極４０に接続される一方端部が幅広になっているが、これに限られない。
　上記の構成層ＬＳ１０のビア導体のうち、パターン導体Ｐ１５の一方端部に接続されたビア導体は、パターン導体Ｐ１７の一方端部（第２の外部電極３０に近接している側の端部）に接続されている。また、パターン導体Ｐ１６に接続されたビア導体は、パターン導体Ｐ１７の他方端部に接続されている。
　構成層ＬＳ１２は、誘電体層ＤＬ１２の第２の主面および側面に外部電極導体２０ｌ、外部電極導体３０ｌ、外部電極導体４０ｌおよび外部電極導体５０ｌが形成されたものである。
　以上で説明したように、バラン１００では、積層体１０内に第１のキャパシタＣ１と第２のキャパシタＣ２と第１のインダクタＬ１とが形成されている。また、それらのキャパシタおよびインダクタにより構成される回路に接続されるように、第１の外部電極２０と第２の外部電極３０と第３の外部電極４０とが形成されている。第１の外部電極２０は、前述したように、不平衡信号電極である。第２の外部電極３０は、第１の平衡信号電極である。第３の外部電極４０は、第２の平衡信号電極である。
　第１の外部電極２０と第２の外部電極３０との間には、第１のキャパシタＣ１と第２のキャパシタＣ２とが直列に接続されている。かつ、直列に接続された第１のキャパシタＣ１および第２のキャパシタＣ２に、第１のインダクタが並列に接続されている。第１のキャパシタＣ１と第２のキャパシタＣ２との間のノードに、第３の外部電極４０が接続されている。
　すなわち、バラン１００では、積層体１０内において、インダクタ同士間の電磁界結合が生じない。したがって、バラン１００は、挿入損失の増大を抑制することができる。
　また、積層体の積層方向から見たとき、インダクタ同士が積層体１０内において隣り合って配置されていない。したがって、バラン１００は、挿入損失の増大を抑制しながら、実装面積の増大を抑制することができる。
　また、バラン１００では、誘電体層ＤＬ１ないしＤＬ１２の積層方向と直交する方向から見たときに、第１のインダクタＬ１と第２のキャパシタＣ２との間に、第１のキャパシタＣ１が配置されている。また、誘電体層ＤＬ１ないしＤＬ１２の積層方向から見たときに、第１のインダクタＬ１と第１のキャパシタＣ１の少なくとも一部とが重なるように配置されている。かつ、第１のキャパシタＣ１と第２のキャパシタＣ２の少なくとも一部とが重なるように配置されている。
　具体的には、バラン１００では、第１のインダクタＬ１を構成するパターン導体Ｐ９と、第１のキャパシタＣ１の一方電極であるパターン導体Ｐ１１の一部とが重なっている。また、第１のキャパシタＣ１の一方電極であるパターン導体Ｐ１１の一部と、第２のキャパシタＣ２の他方電極であるパターン導体Ｐ１３の一部とが重なっている。そのため、第１のインダクタＬ１と第２のキャパシタＣ２との間の電磁界結合を、第１のキャパシタＣ１が抑制することができる。
　バラン１００において、第２のキャパシタＣ２は、インピーダンス整合に寄与している。したがって、第１のインダクタＬ１と第２のキャパシタＣ２との間の電磁界結合が抑制されることにより、インピーダンス整合の設計からのずれを抑制することができる。
　＜実験例＞
　図８は、バラン１００の周波数に対する挿入損失の変化を表すグラフ、およびバラン１００の周波数に対するインピーダンスの変化を表すスミスチャートである。なお、これらの実験例は、キャパシタンス、インダクタンス、ならびに各信号ポートのグランドに対するインピーダンスの実部および虚部を適宜の値としてシミュレーションを行なった場合の計算結果である。シミュレーションは、０．１ＧＨｚから１５．０ＧＨｚまでの周波数範囲において行なった。
　図８（Ａ）に示されているように、このシミュレーションでは、周波数３.０ＧＨｚにおいて、Ｓ（２,１）は－０．５８３（ｄＢ）となっている。すなわち、バラン１００では、挿入損失の増大が抑制されていることが分かる。
　また、図８（Ｂ）に示されているように、このシミュレーションでは、周波数３.０ＧＨｚにおいて、インピーダンスは０．９８３－ｊ０．１１３（Ω）となっている。すなわち、バラン１００では、インピーダンス整合が十分取れていることが分かる。
　－バランの第２の実施形態－
　この開示に従うバランの第２の実施形態であるバラン１００Ａについて、図１０を用いて説明する。
　＜バランの等価回路および構造＞
　図９は、バラン１００Ａの等価回路図である。バラン１００Ａは、前述のバラン１００の構成に加えて、第３のキャパシタＣ３と、第４のキャパシタＣ４と、第２のインダクタＬ２と、第３のインダクタＬ３と、直流電源ポートＰＯ４とをさらに備えている。
　第２のインダクタＬ２は、第１の平衡信号ポートと、前述の第２の平衡信号ポートとの間に接続されている。第３のインダクタＬ３は、第２の平衡信号ポートと直流電源ポートＰＯ４との間に接続されている。
　第３のキャパシタＣ３は、第３のインダクタＬ３と直流電源ポートＰＯ４との間のノードとグランドとの間に接続されている。第４のキャパシタＣ４は、第１のキャパシタＣ１と第１のインダクタＬ１との接続点と、不平衡信号ポートＰＯ１との間に接続されている。第４のキャパシタＣ４は、バラン１００Ａのインピーダンス整合のための素子として用いられている。ただし、第４のキャパシタＣ４は、必須ではない。
　第２のインダクタＬ２と第３のインダクタＬ３と第３のキャパシタＣ３と直流電源ポートＰＯ４とは、バラン１００Ａにおいて直流電圧供給回路を構成している。バラン１００Ａが直流電圧供給回路を備えることにより、例えばバラン１００Ａに接続されているＩＣを駆動させるための直流電圧供給回路を電子機器の回路基板上に別途備える必要がなくなる。その結果、電子機器の小型化を進めることができる。
　なお、第２のインダクタＬ２と第３のインダクタＬ３と第３のキャパシタＣ３とは、前述の第４のキャパシタＣ４と同様に、バラン１００Ａのインピーダンス整合のための素子と兼用させることができる。この場合、インピーダンス整合のための素子をさらに設ける必要がないため、部品点数を削減することができる。延いては、バラン１００Ａの小型化を進めることができる。
　また、バラン１００Ａでは、インピーダンス整合が第４のキャパシタＣ４により行なわれているが、インダクタおよびキャパシタを含むインピーダンス整合回路により行なわれてもよい。
　バラン１００Ａでは、パターン導体、またはパターン導体およびビア導体により、バラン１００の構成に加えて、上記の各キャパシタおよび各インダクタと、不図示の直流電源入力電極と、不図示のグランド電極とがさらに形成されている。
　第２のインダクタＬ２は、第２の外部電極３０（図２参照）と、第２の平衡信号ポートとの間に接続されている。第３のインダクタＬ３は、第２の平衡信号ポートと直流電源入力電極との間に接続されている。第３のキャパシタＣ３は、第３のインダクタＬ３と直流電源入力電極との間のノードとグランド電極との間に接続されている。
　バラン１００Ａにおいても、誘電体層ＤＬ１ないしＤＬ１２の積層方向と直交する方向から見たときに、第１のインダクタＬ１と第２のキャパシタＣ２との間に、第１のキャパシタＣ１を配置することができる。また、誘電体層ＤＬ１ないしＤＬ１２の積層方向から見たときに、第１のインダクタＬ１と第１のキャパシタＣ１の少なくとも一部とが重なるように配置することができる。かつ、第１のキャパシタＣ１と第２のキャパシタＣ２の少なくとも一部とが重なるように配置することができる。
　具体的には、バラン１００Ａにおいても、第１のインダクタＬ１を構成するパターン導体Ｐ９と、第１のキャパシタＣ１の一方電極であるパターン導体Ｐ１１の一部とが重なるように配置することができる。また、第１のキャパシタＣ１の一方電極であるパターン導体Ｐ１１の一部と、第２のキャパシタＣ２の他方電極であるパターン導体Ｐ１３の一部とが重なるように配置することができる。そのため、第１のインダクタＬ１と第２のキャパシタＣ２との間の電磁界結合を、第１のキャパシタＣ１が抑制することができる。
　また、バラン１００Ａでは、誘電体層ＤＬ１ないしＤＬ１２の積層方向から見たときに、第１のインダクタＬ１と第２のインダクタＬ２との間に、第１のキャパシタＣ１を配置することができる。これにより、第１のインダクタＬ１と第２のインダクタＬ２との間の電磁界結合を抑制することができる。
　－バランの第３の実施形態－
　この開示に従うバランの第３の実施形態であるバラン１００Ｂについて、図１０を用いて説明する。
　＜バランの等価回路＞
　図１０は、バラン１００Ｂの等価回路図である。バラン１００Ｂは、前述のバラン１００の構成に加えて、第５のキャパシタＣ５と、第６のキャパシタＣ６と、第７のキャパシタＣ７と、第８のキャパシタＣ８と、第３のインダクタＬ３と、第４のインダクタＬ４と、第５のインダクタＬ５とをさらに備えている。
　第３のインダクタＬ３は、前述の第２の平衡信号ポートとグランドとの間に接続されている。
　第５のキャパシタＣ５と、第６のキャパシタＣ６と、第７のキャパシタＣ７と、第８のキャパシタＣ８と、第４のインダクタＬ４と、第５のインダクタＬ５とは、ローパスフィルタＬＰＦを構成するように接続されている。
　図１０では、第４のインダクタＬ４と第５のインダクタＬ５とが直列に接続され、かつ直列に接続された第４のインダクタＬ４および第５のインダクタＬ５に、第５のキャパシタＣ５が並列に接続されている。第４のインダクタＬ４と第５のキャパシタＣ５との接続点とグランドとの間に、第６のキャパシタＣ６が接続されている。第４のインダクタＬ４と第５のインダクタＬ５との間のノードと、グランドとの間に、第７のキャパシタＣ７が接続されている。そして、第５のインダクタＬ５と第５のキャパシタＣ５との接続点とグランドとの間に、第８のキャパシタＣ８が接続されている。
　ローパスフィルタＬＰＦは、第１のキャパシタＣ１と第１のインダクタＬ１との接続点と、不平衡信号ポートＰＯ１との間に接続されている。ローパスフィルタＬＰＦの構成は、上記に限られない。
　バラン１００Ｂでは、上記の構成により、コモンモード特性を改善し、また高調波を減衰させることができる。
　なお、バラン１００Ｂでは、ローパスフィルタＬＰＦが設けられているが、減衰させたい信号に合わせて、ローパスフィルタ、バンドパスフィルタおよびハイパスフィルタのうちの少なくとも１つが設けられるようにしてもよい。
　また、バラン１００Ｂでは、インピーダンス整合が第３のインダクタＬ３により行なわれているが、インダクタおよびキャパシタを含むインピーダンス整合回路により行なわれてもよい。
　今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わされて実施されることも予定されている。この明細書に開示された実施形態は、例示的なものであって、この開示に係る発明は、上記の実施形態および変形例に限定されるものではない。すなわち、この開示に係る発明の範囲は、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、上記の範囲内において、種々の応用、変形を加えることができる。
　この開示に係る発明が適用されるバランとしては、例えば低温焼成セラミックと、パターン導体およびビア導体とを同時焼成して得られる積層バランが挙げられるが、これに限られない。
　１００　バラン、１０　積層体、２０　第１の外部電極、３０　第２の外部電極、４０　第３の外部電極、５０　第４の外部電極、Ｃ１　第１のキャパシタ、Ｃ２　第２のキャパシタ、Ｌ１　第１のインダクタ、ＰＯ１　不平衡信号ポート、ＰＯ２　第１の平衡信号ポート、ＰＯ３　第２の平衡信号ポート。

Claims (7)

  1. 　第１のキャパシタと、第２のキャパシタと、第１のインダクタと、不平衡信号ポートと、第１の平衡信号ポートと、第２の平衡信号ポートとを備え、
    　前記不平衡信号ポートと前記第１の平衡信号ポートとの間には、前記第１のキャパシタと前記第２のキャパシタとが直列に接続され、かつ当該直列に接続された前記第１のキャパシタおよび前記第２のキャパシタに、前記第１のインダクタが並列に接続されており、
    　前記第１のキャパシタと前記第２のキャパシタとの間のノードに前記第２の平衡信号ポートが接続されていることを特徴とする、バラン。
  2. 　第３のキャパシタと、第２のインダクタと、第３のインダクタと、直流電源ポートとをさらに備え、
    　前記第２のインダクタは、前記第１の平衡信号ポートと、前記第２の平衡信号ポートとの間に接続されており、
    　前記第３のインダクタは、前記第２の平衡信号ポートと前記直流電源ポートとの間に接続されており、
    　前記第３のキャパシタは、前記第３のインダクタと前記直流電源ポートとの間のノードとグランドとの間に接続されていることを特徴とする、請求項１に記載のバラン。
  3. 　複数の誘電体層が積層された積層体と、
    　前記複数の誘電体層の層間に配置された複数のパターン導体と、
    　前記複数の誘電体層を貫通して配置された複数のビア導体とを含み、
    　前記パターン導体、または前記パターン導体および前記ビア導体により、前記第１のキャパシタと、前記第２のキャパシタと、前記第１のインダクタと、前記不平衡信号ポートと、前記第１の平衡信号ポートと、前記第２の平衡信号ポートとが形成されている、
    　請求項１に記載のバラン。
  4. 　複数の誘電体層が積層された積層体と、
    　前記複数の誘電体層の層間に配置された複数のパターン導体と、
    　前記複数の誘電体層を貫通して配置された複数のビア導体とを含み、
    　前記パターン導体、または前記パターン導体および前記ビア導体により、前記第１のキャパシタと、前記第２のキャパシタと、前記第１のインダクタと、前記不平衡信号ポートと、前記第１の平衡信号ポートと、前記第２の平衡信号ポートとが形成されており、さらに、前記第３のキャパシタと、前記第２のインダクタと、前記第３のインダクタと、前記直流電源ポートと、前記グランドとが形成されている、
    　請求項２に記載のバラン。
  5. 　前記複数の誘電体層の積層方向と直交する方向から見たときに、前記第１のインダクタと前記第２のキャパシタとの間に、前記第１のキャパシタが配置されていることを特徴とする、請求項４に記載のバラン。
  6. 　前記複数の誘電体層の積層方向と直交する方向から見たときに、前記第１のインダクタと前記第２のインダクタとの間に、前記第１のキャパシタが配置されていることを特徴とする、請求項５に記載のバラン。
  7. 　前記複数の誘電体層の積層方向と直交する方向から見たときに、前記第１のインダクタと前記第２のキャパシタとの間に、前記第１のキャパシタが配置されていることを特徴とする、請求項３に記載のバラン。
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