JP6919769B2 - バラン - Google Patents
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Description
この開示に従うバランは、第1のキャパシタと、第2のキャパシタと、第1のインダクタと、不平衡信号ポートと、第1の平衡信号ポートと、第2の平衡信号ポートとを備える。不平衡信号ポートと第1の平衡信号ポートとの間には、第1のキャパシタと第2のキャパシタとが直列に接続され、かつ当該直列に接続された第1のキャパシタおよび第2のキャパシタに、第1のインダクタが並列に接続されている。第1のキャパシタと第2のキャパシタとの間のノードに第2の平衡信号ポートが接続されている。
この開示に従うバランの第1の実施形態であるバラン100について、図1ないし図8を用いて説明する。
図1は、バラン100の等価回路図である。バラン100は、第1のキャパシタC1と、第2のキャパシタC2と、第1のインダクタL1と、不平衡信号ポートPO1と、第1の平衡信号ポートPO2と、第2の平衡信号ポートPO3とを備えている。
図8は、バラン100の周波数に対する挿入損失の変化を表すグラフ、およびバラン100の周波数に対するインピーダンスの変化を表すスミスチャートである。なお、これらの実験例は、キャパシタンス、インダクタンス、ならびに各信号ポートのグランドに対するインピーダンスの実部および虚部を適宜の値としてシミュレーションを行なった場合の計算結果である。シミュレーションは、0.1GHzから15.0GHzまでの周波数範囲において行なった。
この開示に従うバランの第2の実施形態であるバラン100Aについて、図10を用いて説明する。
図9は、バラン100Aの等価回路図である。バラン100Aは、前述のバラン100の構成に加えて、第3のキャパシタC3と、第4のキャパシタC4と、第2のインダクタL2と、第3のインダクタL3と、直流電源ポートPO4とをさらに備えている。
この開示に従うバランの第3の実施形態であるバラン100Bについて、図10を用いて説明する。
図10は、バラン100Bの等価回路図である。バラン100Bは、前述のバラン100の構成に加えて、第5のキャパシタC5と、第6のキャパシタC6と、第7のキャパシタC7と、第8のキャパシタC8と、第3のインダクタL3と、第4のインダクタL4と、第5のインダクタL5とをさらに備えている。
Claims (4)
- 第1のキャパシタと、第2のキャパシタと、第1のインダクタと、不平衡信号ポートと、第1の平衡信号ポートと、第2の平衡信号ポートと、第3のキャパシタと、第2のインダクタと、第3のインダクタと、直流電源ポートとを備え、
前記不平衡信号ポートと前記第1の平衡信号ポートとの間には、前記第1のキャパシタと前記第2のキャパシタとが直列に接続され、かつ当該直列に接続された前記第1のキャパシタおよび前記第2のキャパシタに、前記第1のインダクタが並列に接続されており、
前記第1のキャパシタと前記第2のキャパシタとの間のノードに前記第2の平衡信号ポートが接続されており、
前記第2のインダクタは、前記第1の平衡信号ポートと、前記第2の平衡信号ポートとの間に接続されており、
前記第3のインダクタは、前記第2の平衡信号ポートと前記直流電源ポートとの間に接続されており、
前記第3のキャパシタは、前記第3のインダクタと前記直流電源ポートとの間のノードとグランドとの間に接続されていることを特徴とする、バラン。 - 複数の誘電体層が積層された積層体と、
前記複数の誘電体層の層間に配置された複数のパターン導体と、
前記複数の誘電体層を貫通して配置された複数のビア導体とを含み、
前記パターン導体、または前記パターン導体および前記ビア導体により、前記第1のキャパシタと、前記第2のキャパシタと、前記第1のインダクタと、前記不平衡信号ポートと、前記第1の平衡信号ポートと、前記第2の平衡信号ポートとが形成されており、さらに、前記第3のキャパシタと、前記第2のインダクタと、前記第3のインダクタと、前記直流電源ポートと、前記グランドとが形成されている、
請求項1に記載のバラン。 - 前記複数の誘電体層の積層方向と直交する方向から見たときに、前記第1のインダクタと前記第2のキャパシタとの間に、前記第1のキャパシタが配置されていることを特徴とする、請求項2に記載のバラン。
- 前記複数の誘電体層の積層方向と直交する方向から見たときに、前記第1のインダクタと前記第2のインダクタとの間に、前記第1のキャパシタが配置されていることを特徴とする、請求項3に記載のバラン。
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