WO2019182316A1 - 텐덤 태양전지의 제조 방법 - Google Patents

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WO2019182316A1
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etching
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crystalline silicon
tandem solar
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이유진
김성탁
안세원
정진원
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    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a method of manufacturing a tandem solar cell using a method of etching a crystalline silicon substrate.
  • Crystalline silicon (c-Si) solar cells are representative single junction solar cells and are currently widely used as commercial solar cells.
  • FIG. 1 schematically shows a cross section of a two-terminal tandem solar cell, which is a general form of a tandem solar cell.
  • a solar cell includes a single junction solar cell including an absorption layer having a relatively large band gap and a single junction solar cell including an absorption layer having a relatively small band gap through the intermediate layer.
  • perovskite / crystalline silicon tandem solar cells using a single junction solar cell including a absorption layer having a relatively large band gap as a perovskite solar cell achieve high photoelectric efficiency of 30% or more. I can do it and am attracting much attention.
  • Conventional crystalline silicon solar cells and tandem solar cells use a crystalline silicon substrate as a substrate.
  • the chemical purity of crystalline silicon substrates for solar cells is typically on the order of 5 to 6N (purity 99.999 to 99.9999%), which is lower than the purity of 10 to 11N, which is the purity of crystalline silicon substrates for semiconductors.
  • monocrystalline or polycrystalline silicon substrates for solar cells are usually cut into wafer form by saw wires or the like, and are supplied without any post-processing.
  • the silicon substrate cut and supplied by the saw wire has an excessively large surface roughness or saw mark of several to several tens of micrometers, and the damage and contamination on the surface are also very severe. Therefore, an alkali or acid based subsequent etching process is performed to remove these defects or contaminations. This etching is commonly referred to as saw damage etching (SDE). After the SDE process, a texture is selectively formed on the surface of the flat crystalline silicon substrate to increase the path of sunlight.
  • SDE saw damage etching
  • the pyramidal defects are formed because a texture of several to several tens of micrometers is formed on the substrate surface by a subsequent texture process. It is screened by the texture.
  • the unit films of the perovskite solar cell formed on the texture typically have a thickness of several tens to several hundred nm.
  • the texture is formed on the substrate, the texture of the substrate is transferred to the unit film as it is, and as a result the unit film has a texture.
  • This is commonly referred to as conformal structure or conformal growth.
  • the unit films of the perovskite solar cell are not uniformly coated by the underlying texture.
  • a flat crystalline silicon substrate flattened by SDE etching may be essential.
  • the pyramid defects generate a shunt on the surface of the perovskite cell, thereby causing deterioration of characteristics such as a fill factor (FF).
  • FF fill factor
  • An object of the present invention is to provide a method for etching a substrate having no pyramid-shaped defects on the surface of the crystalline silicon substrate, excellent surface roughness characteristics caused by saw marks, and no surface damage.
  • the present invention by removing the pyramid-shaped defects on the surface of the crystalline silicon substrate and lowering the surface roughness by the saw mark, thereby making it possible to produce a unit film having a uniform thickness and composition during deposition of the perovskite unit film It is an object of the present invention to provide a method for etching and a method for manufacturing a solar cell.
  • the present invention further provides a method of etching a substrate capable of suppressing shunt generation due to non-uniform deposition of perovskite unit film.
  • the solar cell to which the substrate of the present invention is applied is intended to ensure the curve factor characteristics.
  • Solar cells that can suppress shunting and secure curve factor characteristics by producing uniform unit membranes of solar cells using substrates with no pyramid defects on the substrate surface, excellent surface roughness characteristics due to saw marks, and no surface damage.
  • a process for preparing a crystalline silicon substrate; Isotropically etching the substrate; Anisotropically etching the isotropically etched substrate to remove saw damage on the surface of the substrate; Positioning a second solar cell on the substrate from which the saw damage is removed; Positioning an intermediate layer on the second solar cell; Positioning the first solar cell on the intermediate layer; may be provided a method of manufacturing a tandem solar cell comprising a.
  • the isotropic etching may use an acid; a method of manufacturing a tandem solar cell may be provided.
  • the acid is a mixed acid of nitric acid (HNO 3 ) and hydrofluoric acid (HF), the ratio is from 100: 1 to 10: 1; may be provided a method for producing a tandem solar cell.
  • HNO 3 nitric acid
  • HF hydrofluoric acid
  • the anisotropic etching may use an alkali; a method of manufacturing a tandem solar cell may be provided.
  • the alkali is 1 to 10% by weight of sodium hydroxide aqueous solution; may be provided a method for producing a tandem solar cell.
  • the solution for etching further comprises at least one or more additives of an organic solvent, phosphate, reaction control agent and surfactant; may be provided a method for producing a tandem solar cell.
  • the method may further include an isotropic etching process after the anisotropic etching process.
  • the anisotropic etching process time is 5 to 10 minutes; may be provided a method of manufacturing a tandem solar cell.
  • the second solar cell may be provided on a flat substrate without the saw damage is removed textures; can be provided a method of manufacturing a tandem solar cell.
  • the first solar cell has a larger band gap than the second solar cell; may be provided a method of manufacturing a tandem solar cell.
  • the first solar cell is a perovskite solar cell
  • the second solar cell is a crystalline silicon solar cell; may be provided a method of manufacturing a tandem solar cell.
  • the second solar cell includes a first conductivity type region and a second conductivity type region; At least one of the first conductivity type region and the second conductivity type region may include an amorphous silicon layer; a method of manufacturing a tandem solar cell may be provided.
  • the substrate etching method of the present invention through an isotropic etching and subsequent anisotropic etching, it is possible to obtain a substrate free of pyramidal surface defects on the surface of the crystalline silicon substrate.
  • the etching method of this invention can provide the crystalline silicon substrate which is excellent in surface roughness characteristics, without damaging by a saw mark.
  • the conformal characteristics of the unit film of the perovskite solar cell it is possible to form a unit film having a uniform thickness and composition without defects.
  • the substrate etching method of the present invention it is possible to prevent shunt due to uneven deposition of the unit film. For this reason, the solar cell using the board
  • FIG. 1 schematically shows a cross section of a two-terminal tandem solar cell in a monolithic form among tandem solar cells.
  • FIG. 2 is a micrograph illustrating pyramid shaped defects present on the surface of a crystalline silicon substrate after conventional saw damage etching (SDE).
  • SDE saw damage etching
  • FIG 3 is a cross-sectional view showing a crystalline silicon substrate 111 having a flat first and second surfaces used in the present invention.
  • FIG. 4 is a photomicrograph illustrating the surface of a crystalline silicon substrate according to the present invention, which has a good surface roughness and no pyramidal defects.
  • FIG. 5 is a micrograph showing a bare wafer cut by a wire saw or the like.
  • FIG. 6 is a micrograph of Comparative Example 1 in which a bare wafer is first pre-cleaned for 10 minutes and then subjected to anisotropic etching at room temperature.
  • FIG. 7 is a micrograph of Comparative Example 2 in which a bare wafer was first pre-cleaned for 10 minutes and then subjected to isotropic etching at room temperature.
  • FIG. 8 is a micrograph of Comparative Example 3 in which a bare wafer is first pre-cleaned for 10 minutes, followed by anisotropic etching at room temperature, and isotropic etching.
  • FIG. 9 is a micrograph of Example 1 in which a bare wafer is first pre-cleaned for 10 minutes and then anisotropic etching is performed subsequently at room temperature.
  • FIG. 10 is a photomicrograph of Example 2 in which a bare wafer is first pre-cleaned for 10 minutes, followed by isotropic etching at room temperature, followed by further anisotropic etching and isotropic etching again.
  • FIG. 11 is a schematic diagram illustrating a mechanism in which the surface state of a crystalline silicon substrate is formed by SDE in embodiments and comparative examples of the present invention.
  • FIG. 11 is a schematic diagram illustrating a mechanism in which the surface state of a crystalline silicon substrate is formed by SDE in embodiments and comparative examples of the present invention.
  • 12 to 21 is a schematic view showing a manufacturing method of a tandem solar cell using a crystalline silicon substrate according to an embodiment of the present invention.
  • FIG. 22 is a result of evaluating a fill factor (FF) of a tandem solar cell manufactured using a crystalline silicon substrate by the SDE method of Examples and Comparative Examples of the present invention.
  • FF fill factor
  • first, second, A, B, (a), and (b) can be used. These terms are only to distinguish the components from other components, and the terms are not limited in nature, order, order or number of the components. If a component is described as being “connected”, “coupled” or “connected” to another component, that component may be directly connected to or connected to that other component, but between components It is to be understood that the elements may be “interposed” or each component may be “connected”, “coupled” or “connected” through other components.
  • Figure 3 is a cross-sectional view showing a crystalline silicon substrate 111 used in the present invention.
  • the crystalline silicon substrate 111 of the present invention is planarized on the first and second surfaces thereof by the etching method of the present invention.
  • the crystalline silicon substrate 111 of the present invention having the surface as shown in FIG. 4 is first formed from a bare wafer as shown in FIG. 5.
  • the bare wafer in FIG. 5 is typically a silicon wafer having a purity of about 5 to 6N, cut into a wire saw or the like.
  • the bare wafer is characterized by very large damage marks (or damage marks) and surface roughness on the wafer surface when cutting with saw as well as contamination by foreign matter on the surface.
  • SDE saw damage etching
  • crystalline silicon wafers In general, two types of SDE are known as crystalline silicon wafers.
  • an anisotropic etching method is a method of etching near room temperature using an aqueous alkali solution. More specifically, an aqueous solution containing additives such as organic solvents, phosphates, reaction regulators and / or surfactants in 1-10 wt% aqueous sodium hydroxide (NaOH) solution or potassium hydroxide (KOH) solution in a temperature range of room temperature to 150 ° C By etching the surface of the substrate.
  • additives such as organic solvents, phosphates, reaction regulators and / or surfactants in 1-10 wt% aqueous sodium hydroxide (NaOH) solution or potassium hydroxide (KOH) solution in a temperature range of room temperature to 150 ° C
  • the etching rate of the substrate on the surface of the silicon wafer is slowest on the chemically stable ⁇ 111 ⁇ plane.
  • the ratio of the ⁇ 111 ⁇ plane of the surface of the silicon substrate by the anisotropic etching is increased, the surface roughness by the wire saw is lowered by the anisotropic etching.
  • Isotropic etching is a method of etching near room temperature using acid as an etching solution. Specifically, the substrate surface is etched using an aqueous solution containing an additive in a mixed acid such as a mixed solution of nitric acid and hydrofluoric acid.
  • the weight ratio of nitric acid to hydrofluoric acid is preferably from 100: 1 to 10: 1.
  • the ratio of hydrofluoric acid is thinner than the ratio of nitric acid to hydrofluoric acid (or the ratio of nitric acid is too high), the etching rate is too fast and the thickness of the substrate becomes too thin and there is a risk that the substrate will be damaged during the subsequent process. There is a problem that the process cost increases due to the increased usage.
  • FIG. 6 is a microstructure photograph of Comparative Example 1 in which a bare wafer was first pre-cleaned for 10 minutes and then anisotropically etched in a 5 wt% sodium hydroxide (NaOH) aqueous solution at room temperature. .
  • Anisotropic etching is an etching method using a phenomenon in which the etching rate varies depending on the crystallographic orientation on the surface of the crystalline silicon substrate. Therefore, in the case of planes having crystallographic orientations other than the chemically stable ⁇ 111 ⁇ plane, the etching rate is faster than the ⁇ 111 ⁇ plane due to instability of crystallization or atomic bonds. As a result, after etching, the other surface is etched away and the ⁇ 111 ⁇ plane remains, and the anisotropic etching is characterized by a faster etching rate than the isotropic etching.
  • the surface roughness on the bare wafer is somewhat reduced in curvature, but the surface roughness is not significantly improved.
  • the pyramidal defects on the surface tended to decrease somewhat as the etching time elapsed. However, it was confirmed that the pyramidal defects were always present on the surface of the crystalline silicon wafer regardless of the etching time.
  • the anisotropic etching method did not remove the pyramidal defects from the surface of the crystalline silicon wafer regardless of the etching time and number.
  • the crystalline silicon substrate according to Comparative Example 1 of the present invention is not suitable for forming a unit film having a uniform thickness and composition when depositing a unit film of a perovskite solar cell in a subsequent process.
  • FIG. 7 shows that bare wafers are first pre-cleaned for 10 minutes, followed by Hun isotropic etching of nitric acid (HNO 3 ) to hydrofluoric acid (HF) at 20: 1. It is a microstructure photograph of the comparative example 2.
  • Isotropic etching however, has the effect of rounding sharp sections or surfaces rounded by saw marks. This is because isotropic etching proceeds in all directions regardless of the crystallographic orientation on the wafer surface. As a result, as described above, isotropic etching is characterized by a slower etching speed than anisotropic etching.
  • the isotropic etching method among the commonly known SDE methods has a step difference due to saw marks, although no pyramidal defects are observed on the surface of the crystalline silicon substrate, regardless of the etching time and the number of times.
  • the crystalline silicon substrate according to Comparative Example 2 of the present invention is also not preferable for forming a unit film having a uniform thickness and composition during unit film deposition of a perovskite solar cell.
  • anisotropic etching using an aqueous alkali solution is first performed in the above-described SDE method, and then a mixed etching method of performing an isotropic etching using an acid aqueous solution is performed in Comparative Example 3.
  • FIG. 8 is a 10-minute pre-cleaning of a bare wafer first, followed by anisotropic etching in a 5 wt% sodium hydroxide (NaOH) aqueous solution at room temperature for 5 minutes and 10 minutes, respectively. It is a microstructure photograph of a comparison by the isotropic etching proceeds adjusted to 110 minutes example 3: HNO 3) for hydrofluoric acid (HF) to 20 ratio.
  • NaOH sodium hydroxide
  • HNO 3 hydrofluoric acid
  • the step difference of the saw mark on the bare wafer was reduced by the initial anisotropic etching.
  • the anisotropic etching time was increased from 5 minutes to 10 minutes, pyramid defects still existed on the surface of the final crystalline silicon substrate.
  • the thickness of the substrate is reduced to less than 140 ⁇ m due to the fast etching speed of the anisotropic etching also caused a problem that handling of the substrate (handling) somewhat difficult.
  • the etching method of Comparative Example 3 in which anisotropic etching is performed first and then isotropic etching, can remove some of the saw marks on the surface of the crystalline silicon substrate, but still does not completely remove pyrimid defects on the substrate surface. It was. For this reason, the crystalline silicon substrate according to Comparative Example 3 of the present invention is also not preferable for forming a unit film having a uniform thickness and composition during unit film deposition of a subsequent perovskite solar cell.
  • an isotropic etching process using an aqueous alkali acid solution was first performed in the above-described SDE method, followed by an etching method of anisotropic etching using an aqueous alkali solution.
  • FIG. 9 is a 10 minute pre-cleaning of bare wafers first, followed by 10 minutes of isotropic etching with the ratio of nitric acid (HNO 3 ) to hydrofluoric acid (HF) at 20: 1. And subsequently is a microstructure photograph of Example 1 performed 5 minutes anisotropic etching in 5% by weight of sodium hydroxide (NaOH) aqueous solution.
  • HNO 3 nitric acid
  • HF hydrofluoric acid
  • the step mark of the saw mark on the bare wafer was not greatly reduced by isotropic etching, but no sharp cross section or surface was observed. This is because in the case of isotropic etching, since the etching proceeds in all directions irrespective of the crystallographic orientation on the wafer surface, the surface is rounded.
  • the etching time of the subsequent anisotropic etching is preferably not more than 10 minutes. If the anisotropic etching time is over 10 minutes, the substrate may become too thin due to the fast etching speed of the anisotropic etching.
  • the etching method of Example 1 which first performed isotropic etching and then performed anisotropic etching, improved the flatness by removing the saw mark on the surface of the crystalline silicon substrate, and completely removed pyramid defects on the surface of the substrate. . Therefore, the crystalline silicon substrate according to Example 1 of the present invention is expected to improve the solar cell panel characteristics by forming a unit film having a uniform thickness and composition during unit film deposition of a subsequent perovskite solar cell.
  • Example 2 in the present invention compared to Example 1 of the present invention above, isotropic etching is added at the last SDE step.
  • Example 1 the surface of the crystalline silicon substrate subjected to the isotropic and anisotropic etching corresponding to Example 1 was also removed from the saw mark, and furthermore, no pyramid defects were present.
  • the surface of the final substrate may have a shape in which surface roughness and bending are alleviated by adding a rounding effect by the last isotropic etching.
  • FIG. 11 illustrates a mechanism in which the inventors estimate that the surface state of a crystalline silicon substrate is formed by etching in embodiments and comparative examples of the present invention.
  • the bare silicon substrate cut by the wire saw has a saw mark on the substrate surface as shown in FIG.
  • the anisotropic etching varies in the etching speed according to the crystallographic direction, and as a result, the etching progresses slowly in the ⁇ 111 ⁇ plane direction, thereby generating a pyramidal defect source. Subsequent anisotropic etching again, the source of the pyramid defect cannot be removed by the anisotropic etching.
  • the isotropic etching has an etching speed irrelevant to the crystallographic orientation, and as a result, even though the surface of the substrate has a rounding effect, the pyramid defect or the source of the defect cannot be completely removed. It is estimated.
  • the surface of the crystalline silicon substrate has a round shape due to the etching rate of the isotropic etching irrelevant to the crystallographic orientation. Therefore, unlike anisotropic etching, if the isotropic etching is performed first, the source of at least pyramid type defects does not occur on the surface of the substrate. After the anisotropic etching, the etching speed is different depending on the crystallographic orientation on the surface of the rounded substrate. As a result, the step (surface roughness) by the saw mark on the surface of the final crystalline silicon substrate is also greatly reduced. In addition, no pyramid defects were observed on the surface of the final substrate, since the seed of the pyramid defects was not formed by the initial isotropic etching.
  • both the first and second surfaces of the substrate have a purity of 99.999% to 99.9999% and have no texture, and furthermore, the surface of the pyramid shape Defect free crystalline silicon substrates can be produced.
  • a first solar cell including an absorption layer having a relatively large band gap and a second solar cell including an absorption layer having a relatively small band gap are directly tunneled through an intermediate layer. It has the structure of a two-terminal tandem solar cell.
  • the tandem solar cell having the above-described structure absorbs and generates light in a short wavelength region in a first solar cell disposed above, and generates and absorbs light in a long wavelength region in a second solar cell disposed below.
  • the wavelength can be shifted toward longer wavelengths, and as a result, the wavelength range absorbed by the entire solar cell can be extended.
  • Solar cells that can be used as the first solar cell and the second solar cell in the tandem solar cell of the present invention include, but are not limited to, perovskite solar cells and crystalline silicon solar cells.
  • the first solar cell in the present invention is not limited to the perovskite solar cell
  • the second solar cell is limited to the crystalline silicon solar cell.
  • any solar cell may be used.
  • the tandem solar cell according to the present invention was manufactured by using a flat substrate subjected to SDE treatment according to the comparative examples and embodiments of the present invention, respectively, on the front and rear surfaces of the crystalline silicon substrate 111 (FIG. 12). Therefore, it is revealed in advance that all subsequent processes except for the substrates in Examples and Comparative Examples were performed under the same conditions.
  • the first passivation layer 112 and the second passivation layer 113 are formed on the first and second surfaces of the crystalline silicon substrate 111, respectively.
  • the passivation layers 112 and 113 may be first formed only on the first surface of the crystalline silicon substrate 111 and then formed on the second surface.
  • the passivation layers 112 and 113 may be simultaneously formed on the first and second surfaces of the crystalline silicon substrate 111.
  • the passivation layers 112 and 113 may also be deposited by a conventional PECVD method.
  • PECVD plasma vapor deposition
  • thermal oxidation may be used.
  • an amorphous intrinsic silicon ia-
  • Si: H amorphous intrinsic silicon
  • Si: H silicon source material
  • SiH 4 Si 2 H 6, etc.
  • hydrogen H 2
  • the first conductive region 114 and the second conductive region 115 are formed on the passivation layers 112 and 113, respectively. 14 and 15).
  • the first conductivity type region 114 formed on the crystalline silicon substrate 111 in the present invention may have a type opposite to that of the silicon substrate 111 and may have the same conductivity type as that of the silicon substrate 111. It may be.
  • the first conductive region 114 is a p-type conductive region.
  • the first conductive region 114 becomes an n-type conductive region.
  • the first conductivity-type region 114 may also be an n-type conductivity region.
  • At least one gas selected from the group consisting of SiH 4 , Si 2 H 6 , SiHCl 3 and SiH 2 Cl 2 and H 2 gas, and B 2 H 6 or as a dopant gas PH 3 gas was used as a reactant to form first and second conductive young regions.
  • the temperature and pressure conditions of the PECVD process can be said to be the same as the PECVD conditions of the amorphous intrinsic silicon layer.
  • the first conductive region 114 and the second conductive region 115 are formed through an implant process without passivation layers 112 and 113. Can be formed.
  • the first conductivity type region 114 is an emitter layer
  • boron is doped as a dopant
  • the second conductivity type region 115 is doped with phosphorous to the rear electric field layer.
  • first conductivity type region 114 and the second conductivity type region 115 are formed by an implant process, it is preferable to involve heat treatment at 700 to 1,200 ° C. to activate impurities.
  • the second electrode 140 is formed on the second conductivity type region 115.
  • the process temperature of the second electrode 140 is 250 ° C. or less, such as the process temperature of the first electrode 150. Limited to Therefore, in this case, the second electrode 140 may be formed before the first electrode 150, or the second electrode 140 and the first electrode 150 may be simultaneously formed.
  • the second electrode 140 first forms a second transparent electrode layer 116 on the second conductivity type region 115.
  • transparent conductive oxides such as indium tin oxide (ITO), zinc indium tin oxide (ZITO), zinc indium oxide (ZIO), and zinc tin oxide (ZTO) are used as the transparent electrode layer material
  • the second transparent electrode layer 116 is sputtered. Can be deposited through.
  • the second metal electrode layer 117 is formed.
  • the second metal electrode layer 117 may be formed directly on the second conductivity-type region 115 without forming the second transparent electrode layer 116, but the amorphous silicon may collect carriers through the metal grid. Since the carrier mobility is relatively low, it is more preferable to form the second transparent electrode layer 116.
  • the second metal electrode layer 117 is formed on the second transparent electrode layer 116 by printing a second electrode paste by screen printing, and is formed by a heat treatment having a second temperature (same as the first temperature).
  • the second electrode 140 may be manufactured by selectively applying a second electrode paste that does not include a glass frit, and then baking at a low temperature at a second temperature.
  • the second electrode paste may contain metal particles and an organic material which is a binder for low temperature firing, and the second electrode paste does not include glass frit.
  • the second temperature may be 250 ° C. or less, more specifically 100 ° C. to 200 ° C.
  • an intermediate layer 120 may be formed to electrically connect the first solar cell 130 and the second solar cell 110 (FIG. 17).
  • a transparent conductive material is deposited.
  • the intermediate layer 120 is formed on the substrate using a generally known sputtering method, specifically, RF magnetron sputtering. More specifically, Fluorine Tin Oxide (FTO) was deposited to form the second transparent electrode layer 116, and AZO (Aluminum doped Zinc Oxide) was used for the intermediate layer 120, but the material is not limited thereto.
  • FTO Fluorine Tin Oxide
  • AZO Alluminum doped Zinc Oxide
  • various transparent conductive oxides, metallic materials, conductive polymers, and the like may also be used.
  • a second conductivity type charge transport layer 131 is formed on the intermediate layer 120 (FIG. 18).
  • the second conductivity type charge transport layer 121 may have a p-type. It may be a hole transport layer or an n-type electron transport layer.
  • C 60 was manufactured using a general solution method as a specific embodiment of the electron transport layer of the present invention.
  • the conventional solution process referred to in the present invention refers to processes such as inkjet printing, gravure printing, spray coating, doctor blade, bar coating, gravure coating, brush painting and slot-die coating.
  • the fullerene derivative including C 60 was dissolved in a solvent, followed by spin coating for 10 to 30 seconds using a spin coating method, and then maintained at room temperature for 1 to 3 hours to form an electron transport layer.
  • the second conductivity type charge transport layer 131 is a p-type hole transport layer
  • Spiro-OMeTAD was manufactured using the conventional solution method as the p-type hole transport layer material.
  • a perovskite absorbing layer 132 is formed on the second conductivity type charge transport layer 131, as shown in FIG. 19, a perovskite absorbing layer 132 is formed.
  • the material of the perovskite absorbing layer 132 in the present invention both so-called MA (Methylamminium) or FA (Formamidinium) perovskite compounds which are widely used at present can be used.
  • the method of forming the perovskite absorbing layer 132 according to the present invention can be formed by a thin film process in addition to the conventional solution process.
  • Such a solution process has the advantage of forming a light absorber constituting the photoactivating layer through an extremely simple, easy and inexpensive process of applying and drying the solution.
  • spontaneous crystallization is achieved by drying the applied solution, thereby making it possible to form light absorbers of coarse crystal grains.
  • the conductivity of both electrons and holes is excellent.
  • an inorganic layer is coated on the second conductivity type charge transport layer 131.
  • the inorganic layer in the present invention was prepared by the solution method using PbI 2 .
  • 4 mmol of PbI 2 (Sigma-Aldrich, 99%) was dissolved in 4 mL of N, N-dimethylformamide (DMF) (Sigma-Aldrich, 99.8%) to prepare a PbI 2 solution.
  • 40 ml of the PbI 2 solution was spin coated on the substrate on which the second conductivity type charge transport layer 131 was formed at a speed of 500 to 5,000 rpm for 30 seconds to coat the inorganic layer.
  • the substrate coated with the inorganic layer was then dried at 100 ° C. for 15 minutes.
  • an organic layer was coated on the inorganic layer.
  • the organic layer was immersed in the inorganic layer formed substrate using 0.01 g / ml (CH (NH 2 ) 2 ) Br solution in 2 -propanol (Sigma-Aldrich, 99.5%), then 30 seconds at a maximum of 3,000rpm After spinning for 15 minutes at 100 °C.
  • the perovskite absorbing layer 132 of the present invention is formed by physical vapor deposition or chemical vapor deposition using sputtering, electron beam, or the like, in addition to the solution process.
  • the perovskite absorbing layer may be formed by either single step deposition or sequential step deposition, but the sequential step may be more difficult due to the difficulty in manufacturing a uniform thin film in a single step. desirable.
  • a post-heat treatment process was performed.
  • the post-heat treatment process is performed within about 3 hours in a temperature range of room temperature to 200 °C.
  • the lower limit of the post-heat treatment temperature is not particularly limited, and when the temperature is higher than 200 ° C., the polymer material of the perovskite absorbing layer may be thermally degraded.
  • the precursor layers may be pyrolyzed or compositional change due to pyrolysis may occur before the precursor layers react with each other to form the perovskite layer.
  • the first conductivity type charge transport layer 133 is formed on the perovskite absorbing layer 132.
  • the second conductivity type charge transport layer 131 is an n type electron transport layer
  • a p type hole transport layer is formed as the first conductivity type charge transport layer 133, and vice versa.
  • the conductive charge transport layer 131 is a p-type hole transport layer
  • the first conductive charge transport layer 133 becomes an n-type electron transport layer.
  • the first transparent electrode layer 134 for the first electrode 150 is formed (FIG. 21).
  • the first transparent electrode layer 134 is formed on the entire upper surface of the perovskite solar cell 130, and serves to collect charges generated in the perovskite solar cell 130.
  • the first transparent electrode layer 134 may be implemented as various transparent conductive materials, similar to the second transparent electrode layer 116 described above.
  • the first metal electrode layer 135 of the first electrode 150 is disposed on the first transparent electrode layer 134 and is disposed in a portion of the first transparent electrode layer 134.
  • the first metal electrode layer 135 of the first electrode 150 may be manufactured by selectively applying a first electrode paste that does not include a glass frit, followed by low temperature baking at a first temperature.
  • the first electrode paste may contain metal particles and an organic material which is a binder for low temperature firing, and the first electrode paste does not include glass frit.
  • the first temperature may be 250 ° C. or less, more specifically 100 ° C. to 200 ° C. This is to protect the perovskite absorbing layer 132 which is susceptible to heat from subsequent high temperature processes.
  • FF fill factor
  • the curve factor of a solar cell is a factor indicating how close the actual solar cell output is to the maximum capacity.
  • Jsc is a short circuit current density, which means the current when the two electrodes of the solar cell are directly connected or the instantaneous maximum current that can flow in the solar cell.
  • Voc is an open circuit voltage, which means the voltage when no voltage is connected to the solar cell or the maximum voltage that the solar cell can generate (current is 0).
  • tandem solar cell manufactured by applying the SDE method according to the embodiment of the present invention has an improved curve factor by about 10% or more compared with the tandem solar cell applying the SDE method according to the comparative example.
  • tandem solar cell to which the SDE method of the comparative example is applied pyramidal defects exist on the surface of the crystalline silicon substrate. Such defects cause the perovskite unit film to be locally thinned around the defects. Therefore, the tandem solar cell applying the SDE method of the comparative example was found to be inferior in the curve factor characteristics due to defects in the final substrate surface.
  • a tandem solar cell employing the SDE method of the embodiment of the present invention has a uniform and defect free crystalline silicon substrate surface.
  • the tandem solar cell of the present invention can be uniformly coated with the subsequent perovskite unit membrane, it was investigated that the curve factor characteristics are very excellent.

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Abstract

결정질 실리콘 기판을 에칭하는 방법을 이용한 텐덤 태양전지의 제조 방법에 관한 본 발명에 따르면, 결정질 실리콘 기판을 준비하는 공정; 상기 기판을 등방성 식각하는 공정; 상기 등방성 식각된 기판을 이방성 식각하여 상기 기판 표면의 saw damage를 제거하는 공정; 상기 saw damage가 제거된 기판 상에 제 2 태양전지를 위치시키는 공정; 상기 제2 태양전지 상에 중간층을 위치시키는 공정; 상기 중간층 상에 제1 태양전지를 위치시키는 공정;을 포함하는 텐덤 태양전지의 제조 방법을 통해, 기판 표면에 피라미드 형상의 결함이 없고 표면 조도 특성이 우수한 기판을 통해 션트 발생을 억제하고 곡선인자 특성을 확보할 수 있는 태양전지를 얻을 수 있다.

Description

텐덤 태양전지의 제조 방법
본 발명은 결정질 실리콘 기판을 에칭하는 방법을 이용한 텐덤 태양전지의 제조 방법에 관한 것이다.
결정질 실리콘(crystalline silicon; c-Si) 태양전지는 대표적인 단일접합(single junction) 태양전지로서 현재 상업적 태양전지로 널리 사용되고 있다.
그러나 결정질 실리콘 태양전지의 낮은 광전 변환 효율로 인해, 서로 다른 밴드 갭을 가지는 흡수층을 포함하는 단일접합 태양전지를 연결하여 하나의 태양전지를 구성하는 텐덤 태양전지에 대한 개발이 활발히 진행되고 있다.
도 1은 텐덤 태양전지 가운데, 일반적인 형태인 2-단자 텐덤 태양전지의 단면을 개략적으로 나타낸 것이다.
도 1을 참조하면, 태양전지는 상대적으로 큰 밴드갭을 갖는 흡수층을 포함하는 단일접합 태양전지와 상대적으로 밴드갭이 작은 흡수층을 포함하는 단일접합 태양전지가 중간층을 매개로 하여 접합된다.
이 중, 상대적으로 큰 밴드갭을 가지는 흡수층을 포함하는 단일접합 태양전지를 페로브스카이트(perovskite) 태양전지로 사용하는 페로브스카이트/결정질 실리콘 텐덤 태양전지는 30% 이상의 높은 광전 효율을 달성할 수 있어 많은 주목을 받고 있다.
종래의 결정질 실리콘 태양전지와 텐덤 태양전지에서는 기판으로 결정질 실리콘 기판을 사용한다.
경제적인 이유로 인해 태양전지용 결정질 실리콘 기판의 화학적 순도는 통상 5 내지 6N 수준이며(순도 99.999 내지 99.9999%), 이는 반도체용 결정질 실리콘 기판의 순도인 10 내지 11N 보다 순도가 낮다. 더 나아가 태양전지용 단결정 또는 다결정 실리콘 기판들은 통상 톱(saw wire) 등에 의해 표면이 웨이퍼 형태로 잘려서 별다른 후공정 없이 공급된다.
이와 같이 saw wire로 절단되어 공급된 실리콘 기판은 표면 조도 내지는 saw mark가 수 내지 수십 ㎛ 수준으로 지나치게 크고, 표면에서의 데미지 및 오염도 매우 심하다. 따라서 이러한 결함들 내지는 오염들을 제거하기 위해 알칼리(alkali) 또는 산(acid) 기반의 후속 식각(etching) 공정을 거친다. 이러한 식각을 통상적으로 SDE(saw damage etching)이라 한다. 그리고 SDE 공정 후에는 태양광의 경로를 증가시키기 위해 편평한 결정질 실리콘 기판 표면에 선택적으로 텍스쳐(texture) 공정을 통해 텍스쳐를 형성한다.
그런데 종래의 SDE 공정 후에는, 도 2에서 도시된 바와 같이, 폭과 높이가 수 ㎛ 수준의 피라미드(pyramid) 형상의 결함들이 결정질 실리콘 기판 상에 복수 개가 존재한다. 그리고 이러한 결함들은 상기 SDE 식각을 여러 번 반복하더라도 없어지지 않고 계속해서 위치한다.
다만 종래의 결정질 실리콘 태양전지 또는 이를 포함한 텐덤 태양전지에서는, 비록 SDE 후에 피라미드 형상의 결함들이 존재하더라도, 후속 텍스쳐 공정에 의해 기판 표면에 수 내지 수십 ㎛ 수준의 텍스쳐가 형성되므로 상기 피라미드 형상의 결함들은 텍스쳐에 의해 가려지게(screen) 된다.
한편 텍스쳐된 실리콘 기판 상에 페로브스카이트 태양전지를 형성하게 되면, 상기 텍스쳐 위에 형성되는 페로브스카이트 태양전지의 단위막들은 통상적으로 수십 내지 수백 ㎚의 두께를 가진다.
따라서 만일 기판 위에 상기 텍스쳐가 형성되어 있다면, 기판의 텍스쳐가 상기 단위막에 그대로 전사되어 그 결과 상기 단위막은 텍스쳐를 가지게 된다. 이를 통상적으로 등각(conformal) 구조 내지는 등각 성장이라 한다. 이로 인해 종래의 텍스쳐를 가지는 결정질 실리콘 기판의 등각 구조에서는, 페로브스카이트 태양전지의 단위막들이 하부의 텍스쳐에 의해 균일하게 코팅되지 못하는 문제가 발생하였다.
결국 건전한 단위막을 가지는 페로브스카이트 태양전지를 포함하는 텐덤 태양전지를 형성하기 위해서는 SDE 식각에 의해 평탄화 된(flat) 결정질 실리콘 기판이 필수적이라 할 수 있다.
그러나 종래의 SDE 식각에 의한 결정질 실리콘 기판은, 앞에서 언급한 바와 같이, 식각 후에도 수 ㎛ 크기의 피라미드 결함이 존재한다. 이와 같은 피라미드 결함은 페로브스카이트 태양전지의 단위막의 두께인 수십 내지 수백 ㎚보다 크다. 따라서 피라미드 결함이 편평한 기판 표면에 존재하게 되면, 균일한 두께 및 조성을 가지는 페로브스카이트 태양전지 단위막 형성은 불가능하게 된다.
더 나아가 상기 피라미드 결함은 페로브스카이트 셀의 표면에서 션트(shunt)를 발생시켜, 이로 인해 곡선인자(fill factor, FF) 등의 특성 저하를 유발시키게 된다.
본 발명은 결정질 실리콘 기판의 표면에 피라미드(pyramid) 형태의 결함이 없고 saw mark에 의해 기인된 표면 조도 특성이 우수하고 표면 손상이 없는 기판의 식각 방법을 제공하는 것을 목적으로 한다.
또한 본 발명은, 결정질 실리콘 기판 표면에서 피라미드 형태의 결함을 제거하고 saw mark에 의한 표면 조도를 낮춤으로써, 이를 통해 페로브스카이트 단위막의 증착시 균일한 두께 및 조성의 단위막을 제조할 수 있는 기판을 에칭하는 방법 및 태양전지를 제조하는 방법을 제공하는 것을 목적으로 한다.
더 나아가 본 발명은 페로브스카이트 단위막의 불균일한 증착에서 기인한 션트 발생을 억제할 수 있는 기판의 에칭 방법을 제공하고자 한다. 이를 통해 본 발명의 기판을 적용한 태양전지는 곡선인자 특성을 확보될 수 있도록 하는 것을 목적으로 한다.
기판 표면에 피라미드 결함이 없고 saw mark에 의한 표면 조도 특성이 우수하며 표면 손상이 없는 기판을 이용하여 태양전지의 균일한 단위막을 제조함으로서 션트 발생을 억제하고 곡선인자 특성을 확보할 수 있는 태양전지를 제공하기 위해, 본 발명에 따르면, 결정질 실리콘 기판을 준비하는 공정; 상기 기판을 등방성 식각하는 공정; 상기 등방성 식각된 기판을 이방성 식각하여 상기 기판 표면의 saw damage를 제거하는 공정; 상기 saw damage가 제거된 기판 상에 제 2 태양전지를 위치시키는 공정; 상기 제2 태양전지 상에 중간층을 위치시키는 공정; 상기 중간층 상에 제1 태양전지를 위치시키는 공정;을 포함하는 텐덤 태양전지의 제조 방법이 제공될 수 있다.
바람직하게는, 상기 등방성 식각은 산을 이용하는 것;을 특징으로 하는 텐덤 태양전지의 제조 방법이 제공될 수 있다.
이 때, 상기 산은 질산(HNO3)과 불산(HF)의 혼합산이며, 비율을 100:1 내지 10:1인 것;을 특징으로 하는 텐덤 태양전지의 제조 방법이 제공될 수 있다.
바람직하게는, 상기 이방성 식각은 알칼리를 이용하는 것;을 특징으로 하는 텐덤 태양전지의 제조 방법이 제공될 수 있다.
이 때, 상기 알칼리는 1 내지 10 중량%의 수산화나트륨 수용액인 것;을 특징으로 하는 텐덤 태양전지의 제조 방법이 제공될 수 있다.
특히, 상기 식각을 위한 용액은 추가로 유기용제, 인산염, 반응 조절제 및 계면활성제로 된 첨가제를 적어도 하나 이상을 포함하는 것;을 특징으로 하는 텐덤 태양전지의 제조 방법이 제공될 수 있다.
바람직하게는, 상기 이방성 식각 공정 이후 등방성 식각 공정을 추가로 포함하는 것;을 특징으로 하는 텐덤 태양전지의 제조 방법이 제공될 수 있다.
바람직하게는, 상기 이방성 식각 공정 시간은 5 내지 10분인 것;을 특징으로 하는 텐덤 태양전지의 제조 방법이 제공될 수 있다.
바람직하게는, 상기 제2 태양전지는 상기 saw damage가 제거되고 텍스쳐가 없는 평평한 기판 상에 위치하는 것;을 특징으로 하는 텐덤 태양전지의 제조 방법이 제공될 수 있다.
바람직하게는, 상기 제1 태양전지는 제2 태양전지보다 밴드 갭이 더 큰 것;을 특징으로 하는 텐덤 태양전지의 제조 방법이 제공될 수 있다.
이 때, 상기 제1 태양전지는 페로브스카이트 태양전지이고, 상기 제2 태양전지는 결정질 실리콘 태양전지인 것;을 특징으로 하는 텐덤 태양전지의 제조 방법이 제공될 수 있다.
특히, 상기 제2 태양전지는 제1 도전형 영역 및 제2 도전형 영역을 포함하고; 상기 제1 도전형 영역 및 제2 도전형 영역 중 적어도 하나는 비정질 실리콘층을 포함하는 것;을 특징으로 하는 텐덤 태양전지의 제조 방법이 제공될 수 있다.
본 발명의 기판 에칭 방법에 의하면, 등방성 식각과 후속 이방성 식각을 통해, 결정질 실리콘 기판의 표면에 피라미드 형태의 표면 결함이 없는 기판을 얻을 수 있다.
또한 본 발명의 에칭 방법은, saw mark에 의한 손상이 없고 표면 조도 특성이 우수한 결정질 실리콘 기판을 제공할 수 있다.
이를 통해 페로브스카이트 태양전지의 단위막의 등각 특성에 따라, 결함이 없고 균일한 두께 및 조성의 단위막 성막이 가능해 진다.
그 결과 본 발명의 기판 에칭 방법에 따르면, 단위막의 불균일한 성막에서 기인한 션트를 예방할 수 있다. 이로 인해 본 발명의 에칭 방법에 의한 기판을 사용한 태양전지는 우수한 곡선인자 특성 및 효율을 얻을 수 있다.
도 1은 텐덤 태양전지 가운데, 모놀리식(monolithic) 형태인 2-단자 텐덤 태양전지의 단면을 개략적으로 나타낸 것이다.
도 2는 종래의 SDE(saw damage etching) 후 결정질 실리콘 기판의 표면에 존재하는 피라미드(pyramid) 형상의 결함들을 예시한 현미경 사진이다.
도 3은, 본 발명에서 사용된 제1 면과 제 2면이 평평한 결정질 실리콘 기판(111)을 도시한 단면도이다.
도 4는 본 발명에 따른 결정질 실리콘 기판의 표면으로, 표면 조도가 우수하고 피라미드 결함이 존재하지 않는 기판의 표면을 예시한 현미경 사진이다.
도 5는 wire saw 등으로 커팅(cutting) 가공된 베어 웨이퍼(bare wafer)를 도시한 현미경 사진이다.
도 6은 베어 웨이퍼(bare wafer)를 먼저 10분간 사전 세정(pre-cleaning)을 한 후 상온에서 이방성 식각을 진행한, 비교예 1의 현미경 사진이다.
도 7은 베어 웨이퍼(bare wafer)를 먼저 10분간 사전 세정(pre-cleaning)을 한 후 상온에서 등방성 식각을 진행한, 비교예 2의 현미경 사진이다.
도 8은 베어 웨이퍼(bare wafer)를 먼저 10분간 사전 세정(pre-cleaning)을 한 후 상온에서 이방성 식각을 수행하고 등방성 식각을 진행한, 비교예 3의 현미경 사진이다.
도 9는 베어 웨이퍼(bare wafer)를 먼저 10분간 사전 세정(pre-cleaning)을 한 후 상온에서 등방성 식각을 후속으로 이방성 식각을 수행한, 실시예 1의 현미경 사진이다.
도 10은 베어 웨이퍼(bare wafer)를 먼저 10분간 사전 세정(pre-cleaning)을 한 후 상온에서 등방성 식각을 후속으로 이방성 식각과 다시 등방성 식각을 추가로 수행한, 실시예 2의 현미경 사진이다.
도 11은 본 발명의 실시예들과 비교예들에서의 SDE에 의해 결정질 실리콘 기판의 표면 상태가 형성되는 메커니즘을 설명한 개략도이다.
도 12 내지 21은 본 발명의 일 실시예에 따른 결정질 실리콘 기판을 이용한 텐덤 태양전지의 제조 방법을 나타낸 개략도이다.
도 22는 본 발명의 실시예들 및 비교예들의 SDE 방법에 의한 결정질 실리콘 기판을 이용하여 제조된 텐덤 태양전지의 곡선인자(fill factor 또는 FF)를 평가한 결과이다.
이하, 본원에 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 태양전지와 이를 제조하는 방법을 상세히 설명하기로 한다.
본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 또한, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
또한, 본 발명을 구현함에 있어서 설명의 편의를 위하여 구성요소를 세분화하여 설명할 수 있으나, 이들 구성요소가 하나의 장치 또는 모듈 내에 구현될 수도 있고, 혹은 하나의 구성요소가 다수의 장치 또는 모듈들에 나뉘어져서 구현될 수도 있다.
[결정질 실리콘 기판의 에칭 방법]
먼저 도 3은, 본 발명에서 사용된 결정질 실리콘 기판(111)을 도시한 단면도이다.
도 3에서 도시된 바와 같이, 본 발명에서의 결정질 실리콘 기판(111)은 제1 면 및 제2 면이 본 발명의 에칭 방법에 의해 평탄화되어 있다. 특히 도 3과 같은 단면을 가지는 본 발명에서의 결정질 실리콘 기판(111)은, 도 4에서 도시된 바와 같이, 결정질 실리콘 기판(111)의 표면에 피라미드 형태의 결함이 존재하지 않으며 표면 조도(roughness)도 양호한 것으로 나타났다.
도 4와 같은 표면을 가지는 본 발명의 결정질 실리콘 기판(111)은 먼저 도 5와 같은 베어 웨이퍼(bare wafer)에서부터 형성된다.
도 5에서의 베어 웨이퍼는, 앞에서 설명한 바와 같이, 통상적으로 5 내지 6N 수준의 순도를 가지는 실리콘 웨이퍼를 wire saw 등으로 커팅(cutting) 가공된 것이다. 이 때, 도 5에서도 도시된 바와 같이, 베어 웨이퍼는 표면에 이물로 인한 오염뿐만 아니라 saw로 커팅 시 웨이퍼 표면에 손상 마크(또는 데미지 마크, damage mark)와 표면 조도(surface roughness)가 매우 큰 특징을 가진다.
따라서 베어 웨이퍼 자체로는 태양전지를 위한 결정질 실리콘 기판(111)으로 사용이 불가하므로, 사전 세정(pre-cleaning)과 식각(etching)을 포함한 후속 공정이 반드시 필요하다. 이때의 식각을 일반적으로 saw damage etching(SDE)이라 하는데, 이는 wire saw에 의해 데미지를 입은 웨이퍼를 식각을 통해 제거하기 때문이다.
일반적으로 결정질 실리콘 웨이퍼는 두 가지 타입의 SDE이 알려져 있다.
SDE 가운데 먼저 이방성 식각(anisotropic etching) 방법은, 알칼리(alkali) 수용액을 이용하여 상온 부근에서 식각하는 방법이다. 보다 구체적으로 상온~150℃의 온도 범위에서 1~10 중량%의 수산화나트륨(NaOH) 수용액 또는 수산화칼륨(KOH) 수용액에 유기용제, 인산염, 반응 조절제 및/또는 계면활성제 등의 첨가제를 포함한 수용액을 이용하여 기판 표면을 식각하는 방법이다.
만일 수산화나트륨의 농도가 1 중량% 미만이면 식각 속도가 지나치게 느려 생산성이 떨어지는 문제가 있다.
반면 수산화나트륨의 농도가 10 중량%를 초과하면 에칭 속도가 너무 빨라 기판 두께가 얇아지기 쉬우며 기판 표면에 에치 피트(etch pit)와 같은 손상을 일으키기 쉬운 문제가 있다.
이와 같은 이방성 식각에 의해, 실리콘 웨이퍼의 표면에서의 기판의 식각속도는 화학적으로 안정한 {111} 면이 가장 느리게 된다. 그 결과 이방성 식각에 의한 실리콘 기판의 표면은 {111} 면의 비율이 증가하게 되고, wire saw에 의한 표면 조도는 이방성 식각에 의해 낮아지게 된다.
이방성 식각과 반대되는 개념으로는 등방성 식각(isotropic etching)이 있다.
등방성 식각이란 산(acid)을 식각용액으로 사용하여 상온 부근에서 식각하는 방법이다. 구체적으로 질산과 불산의 혼합액 등의 혼합 산에 첨가제를 포함한 수용액을 이용하여 기판 표면을 식각하는 방법이다.
이 때 질산 대 불산의 중량비는 100:1 내지 10:1이 바람직하다.
만일 불산의 비율이 질산 대 불산의 비율이 100:1보다 묽을 경우 (또는 질산 비율이 너무 높을 경우), 식각 속도가 너무 빨라서 기판 두께가 지나치게 얇아져 후속 공정시에 기판이 파손될 위험이 있으며, 용액 사용량 증가로 인해 공정 비용이 증가하는 문제가 있다.
반면 불산의 비율이 10:1보다 더 진해지는 경우(또는 질산의 비율이 너무 낮은 경우는) 식각 공정 시간이 지나치게 늘어날 뿐만 아니라 더 나아가 {100}면 대비 {111}면 식각이 제대로 되지 않아 피크 형상이 그대로 남을 수 있게 되는 문제가 있다.
이와 같은 등방성 식각에 의해, 실리콘 웨이퍼 표면에서 기판의 식각은 기판의 결정학적 방위와는 무관하게 거의 일정하게 발생한다. 따라서 등방성 식각을 수행하면, 식각 후의 실리콘 기판의 표면은 전체적으로 균일하게 식각이 진행되고 그 결과 표면의 요철(surface roughness)이 보다 무뎌져서 라운드(round) 된 형상을 가지게 된다.
본 발명에서는 5N 내지 6N 수준의 순도를 가지는 베어 웨이퍼를 출발물질로 하여 상기의 식각 방법 및 조합을 조절함으로써, 피라미드 결함을 완전히 제거할 수 있는 결정질 실리콘 기판의 식각 방법을 발명하였다.
<비교예 1>
먼저 비교예 1은 앞에서 설명한 SDE 방법 중 알칼리 수용액을 이용한 이방성 식각만 단수 또는 복수 회 반복하거나 식각 시간을 증가시킨 것이다.
도 6은 베어 웨이퍼(bare wafer)를 먼저 10분간 사전 세정(pre-cleaning)을 한 후, 상온에서 5 중량%의 수산화나트륨(NaOH) 수용액에서 이방성 식각을 진행한 비교예 1의 미세조직 사진이다.
이방성 식각은 결정질 실리콘 기판의 표면에서 결정학적 방위에 따라 식각 속도가 달라지는 현상을 이용한 식각 방법이다. 따라서 화학적으로 안정한 {111}면이 아닌 다른 결정학적 방위를 가지는 면들의 경우, 결정학적 또는 원자결합의 불안정성으로 인해, 식각속도가 {111}면 대비 빨라진다. 그 결과 결정질 실리콘 기판에는 식각 후에는 다른 면들은 식각되어 사라지고 주로 {111}면이 남게 되며, 이방성 식각은 등방성 식각 대비 식각속도가 빠르다는 특징이 있다.
도 6에서 살펴본 바와 같이, 먼저 식각 시간이 경과함에 따라 베어 웨이퍼 상의 표면 조도는 다소 굴곡이 완화되었으나 본질적으로 표면 조도가 크게 개선되지는 않은 것을 알 수 있다. 또한 표면 상에 존재하는 피라미드 형상의 결함도, 식각 시간이 경과함에 따라 다소 빈도는 감소하는 경향을 보였으나, 여전히 결정질 실리콘 웨이퍼의 표면에 식각 시간과 무관하게 항상 존재함을 확인할 수 있었다.
따라서 일반적으로 알려진 SDE 방법 가운데 이방성 식각 방법은 식각 시간 및 횟수와는 무관하게 피라미드 형상의 결함을 결정질 실리콘 웨이퍼의 표면에서 제거하지 못한 것으로 나타났다. 이로 인해 본 발명의 비교예 1에 의한 결정질 실리콘 기판은 만일 후속 공정으로 페로브스카이트 태양전지의 단위막 증착시에는 균일한 두께 및 조성의 단위막 형성에 적합하지 못하다.
<비교예 2>
다음으로 비교예 2는 앞에서 설명한 SDE 방법 중 산 수용액을 이용한 등방성 식각만 단수 또는 복수 회 반복하거나 식각 시간을 증가시킨 것이다.
도 7은 베어 웨이퍼(bare wafer)를 먼저 10분간 사전 세정(pre-cleaning)을 한 후, 상온에서 질산(HNO3) 대 불산(HF)의 비율을 20:1로 맞춘 훈 등방성 식각을 진행한 비교예 2의 미세조직 사진이다.
도 7에서 나타난 바와 같이, 먼저 식각 시간이 경과함에 따라 베어 웨이퍼 상의 saw mark의 단차가 조금 감소하지만 여전히 존재함을 알 수 있다.
다만 등방성 식각은 saw mark에 의해 날카로운 단면이나 표면을 둥글게 라운딩(rounding)하는 효과가 있다. 이는 등방성 식각의 경우 웨이퍼 표면에서의 결정학적 방위와는 무관하게 모든 방향에 대해 식각이 진행되기 때문이다. 이로 인해 앞에서 살펴본 바와 같이, 등방성 식각은 이방성 식각에 비해 식각 속도가 느리다는 특징이 있다.
반면 등방성 식각이 진행된 결정질 실리콘 웨이퍼의 표면은 피라미드 형태의 결함이 존재하지 않음을 알 수 있다.
따라서 일반적으로 알려진 SDE 방법 가운데 등방성 식각 방법은, 식각 시간 및 횟수와는 무관하게, 결정질 실리콘 기판의 표면에서 피라미드 형상의 결함은 관찰되지 않지만 saw mark에 의한 단차를 가짐을 알 수 있다. 이로 인해 본 발명의 비교예 2에 의한 결정질 실리콘 기판도 페로브스카이트 태양전지의 단위막 증착시에는 균일한 두께 및 조성의 단위막 형성에 바람직하지 못할 것으로 예상된다.
<비교예 3>
본 발명에서는 앞에서 설명한 SDE 방법 중 알칼리 수용액을 이용한 이방성 식각을 먼저 진행한 후, 산 수용액을 이용한 등방성 식각을 수행한 혼합 식각 방법을 비교예 3으로 진행하였다.
도 8은 베어 웨이퍼(bare wafer)를 먼저 10분간 사전 세정(pre-cleaning)을 한 후, 상온에서 5 중량%의 수산화나트륨(NaOH) 수용액에서 이방성 식각을 각각 5분 및 10분 수행하고 질산(HNO3) 대 불산(HF)의 비율을 20:1로 맞춘 등방성 식각을 10분 진행한 비교예 3의 미세조직 사진이다.
도 8에서 나타난 바와 같이, 먼저 베어 웨이퍼 상의 saw mark의 단차는 처음의 이방성 식각에 의해 감소하였다. 그러나 비록 후속 등방성 식각이 진행되었다 하더라도, 최종 결정질 실리콘 기판의 표면에는 피라미드 형태의 결함이 존재하는 것을 확인하였다. 또한 이방성 식각 시간을 5분에서 10분으로 증가시키더라도 최종 결정질 실리콘 기판의 표면에는 여전히 피라미드 결함은 그대로 존재하였다.
한편 이방성 식각 시간을 5분에서 10분으로 증가시키게 되면, 이방성 식각의 빠른 식각속도로 인해 기판의 두께가 140㎛ 이하로 감소하여 기판의 핸들링(handling)이 다소 곤란해지는 문제도 발생하였다.
결론적으로 이방성 식각을 먼저 진행한 후 등방성 식각을 진행한 비교예 3의 식각 방법은, 결정질 실리콘 기판의 표면의 saw mark를 어느 정도는 제거할 수 있으나 기판 표면에는 여전히 피리미드 결함을 완전히 제거하지는 못하였다. 이로 인해 본 발명의 비교예 3에 의한 결정질 실리콘 기판도 후속 페로브스카이트 태양전지의 단위막 증착시 균일한 두께 및 조성의 단위막 형성에 바람직하지 못하다.
<실시예 1>
앞에서의 비교예 3과는 달리 본 발명에서는, 앞에서 설명한 SDE 방법 중 알칼리 산 수용액을 이용한 등방성 식각을 먼저 진행한 후 후속으로 알칼리 수용액을 이용한 이방성 식각을 수행한 식각방법을 실시예 1로 진행하였다.
도 9는 베어 웨이퍼(bare wafer)를 먼저 10분간 사전 세정(pre-cleaning)을 한 후, 상온에서 질산(HNO3) 대 불산(HF)의 비율을 20:1로 맞춘 등방성 식각을 10분 진행하고 후속으로 5 중량%의 수산화나트륨(NaOH) 수용액에서 이방성 식각을 5분 수행한 실시예 1의 미세조직 사진이다.
도 9에서 나타난 바와 같이, 먼저 베어 웨이퍼 상의 saw mark의 단차는 등방성 식각에 의해 크게 감소하지는 않았으나, 날카로운 형상의 단면이나 표면은 관찰되지 않았다. 이는 등방성 식각의 경우 웨이퍼 표면에서의 결정학적 방위와는 무관하게 모든 방향에 대해 식각이 진행되기 때문에, 표면을 라운딩하는 효과가 있기 때문이다.
이 후 이방성 식각을 진행하게 되면, 도 9에 도시된 바와 같이, 웨이퍼 상의 saw mark에 의한 단차(표면 조도)는 크게 감소함을 알 수 있다. 더 나아가 이방성 식각 후에는 최종 결정질 실리콘 기판의 표면에는 어떠한 피라미드 결함도 관찰되지 않았다.
한편 후속 이방성 식각의 식각 시간은 10분을 넘지 않는 것이 바람직하다. 만일 이방성 식각 시간이 10분을 넘어 진행되면, 이방성 식각의 빠른 식각 속도로 인해 기판이 지나치게 얇아질 수 있기 때문이다.
결론적으로 등방성 식각을 먼저 진행한 후 이방성 식각을 진행한 실시예 1의 식각 방법은, 결정질 실리콘 기판의 표면의 saw mark를 제거하여 평평도를 개선시키며 기판 표면에서 피리미드 결함까지도 완전히 제거함을 확인하였다. 따라서 본 발명의 실시예 1에 의한 결정질 실리콘 기판은 후속 페로브스카이트 태양전지의 단위막 증착시 균일한 두께 및 조성의 단위막 형성이 가능하여 태양전지 패널 특성을 향상시킬 것으로 예상된다.
<실시예 2>
본 발명에서의 실시예 2는, 앞서의 본 발명의 실시예 1 대비, 마지막 SDE 단계에서 등방성 식각을 추가한 것이다.
도 10에서 도시된 바와 같이, 먼저 실시예 1에 해당하는 등방성 식각과 이방성 식각을 거친 결정질 실리콘 기판의 표면은 saw mark도 제거되었고, 더 나아가 피라미트 결함도 존재하지 않음을 알 수 있다.
이후 등방성 식각을 추가로 10분간 진행한 실시예 2의 경우, 최종 기판의 표면은 마지막 등방성 식각에 의해 라운딩 효과가 더해져서 표면 조도 및 굴곡이 완화된 형상을 가짐을 알 수 있다.
도 11은, 본 발명자들이 추정하는, 본 발명의 실시예들과 비교예들에서의 식각에 의해 결정질 실리콘 기판의 표면 상태가 형성되는 메커니즘을 설명한다.
먼저 wire saw에 의해 커팅된 베어 실리콘 기판은 도 11에서와 같이 기판 표면에 saw mark가 존재한다. 이 때 이방성 식각을 먼저 진행하게 되면 이방성 식각은 결정학적 방향성에 따라 식각 속도가 달라지므로 그 결과 {111}면 방향으로는 식각이 느리게 진행되어 피라미드 형태의 결함의 근원(seed)이 생성되게 된다. 이 후 이방성 식각을 또다시 진행하더라도 상기 피라미트 결함의 근원은 이방성 식각에 의해 제거되지 못한다. 또한 이방성 식각 후 등방성 식각을 진행하더라도 등방성 식각은 결정학적 방향성과는 무관한 식각속도를 가지므로, 그 결과 기판의 표면이 라운딩되는 효과는 있을지라도 피라미트 결함 내지는 결함의 근원이 완전히 제거되지는 못한 것으로 추정된다.
반면 본 발명의 실시예들과 같이 등방성 식각을 먼저 진행하게 되면, 결정학적 방향성과 무관한 등방성 식각의 식각 속도로 인해 결정질 실리콘 기판의 표면은 라운드 형태를 가진다. 따라서 이방성 식각과는 달리 등방성 식각을 먼저 수행하게 되면 기판의 표면에는 적어도 피라미트 형태의 결함의 근원이 발생하지 않는다. 이 후 이방성 식각을 진행하게 되면 라운딩 된 기판의 표면에서 결정학적 방향성에 따라 서로 다른 식각 속도를 가지게 된다. 그 결과 최종 결정질 실리콘 기판의 표면에서의 saw mark에 의한 단차(표면 조도)도 크게 감소하게 된다. 또한 최종 기판의 표면에서는 피라미드 결함도 관찰되지 않는데, 이는 처음의 등방성 식각에 의해 피라미드 결함의 시드가 형성되지 않았기 때문이다.
상기의 실시예들에 의해 본 발명에서는, 99.999% 내지 99.9999%의 순도를 가지고 기판의 양면(제 1 면과 제 2 면)이 텍스쳐를 가지지 않는 편평한 형상을 가지며, 더 나아가 표면에 피라마드 형상의 결함이 없는 결정질 실리콘 기판을 제조할 수 있다.
[텐덤 태양전지의 제조 방법]
본 발명예에 따른 텐덤 태양전지는 상대적으로 큰 밴드갭을 갖는 흡수층을 포함하는 제1 태양전지와 상대적으로 밴드갭이 작은 흡수층을 포함하는 제2 태양전지가 중간층을 매개로 하여 직접적으로 터널 접합된 2-단자 텐덤 태양전지의 구조를 가진다.
이에 따라, 텐덤 태양전지로 입사된 광 중 단파장 영역의 광은 상부에 배치된 제1 태양전지에 흡수되어 전하를 생성하며, 제1 태양전지를 투과하는 장파장 영역의 광은 하부에 배치된 제2 태양전지에 흡수되어 전하를 생성하게 된다.
상술한 구조를 가지는 텐덤 태양전지는 상부에 배치된 제1 태양전지에서 단파장 영역의 광을 흡수하여 발전하고, 하부에 배치된 제2 태양전지에서 장파장 영역의 광을 흡수하여 발전함으로써 문턱 파장(threshold wavelength)을 장파장 쪽으로 이동시킬 수 있으며, 결과적으로 전체 태양전지가 흡수하는 파장대를 넓힐 수 있다는 이점이 있다.
본 발명의 텐덤 태양전지에서 상기 제1 태양전지와 제2 태양전지로 사용될 수 있는 태양전지로는, 비한정적인 예로써, 페로브스카이트 태양전지와 결정질 실리콘 태양전지가 있다. 그러나 본 발명에서의 제1 태양전지가 페로브스카이트 태양전지로, 그리고 제2 태양전지가 결정질 실리콘 태양전지로만 한정되는 것은 아니다. 본 발명의 텐덤 태양전지에서는, 상부 태양전지의 밴드갭이 하부 태양전지의 밴드갭 대비 크기만 하다면, 어느 태양전지든 무방하다.
다만, 이하에서는 설명의 편의상 페로브스카이트 태양전지 및 결정질 실리콘 태양전지의 텐덤 태양전지를 기반으로 본 발명의 특징들을 설명하기로 한다.
도 12 내지 21은 본 발명의 일 실시예에 따른 텐덤 태양전지의 제조 방법을 나타낸 것이다.
먼저 결정질 실리콘 기판(111)의 전면 및 후면을 본 발명의 비교예들 및 실시예들에 따라 SDE 처리를 한 평평한 기판을 각각 사용하여, 본 발명에서의 텐덤 태양전지를 제조하였다(도 12). 따라서 실시예 및 비교예에서의 기판을 제외한 나머지 후속 공정은 모두 동일한 조건에서 수행되었음을 미리 밝힌다.
다음으로, 도 13에서와 같이, 결정질 실리콘 기판(111)의 제1면과 제2 면에 각각 제1 패시베이션층(112) 및 제2 패시베이션층(113)을 형성한다. 이때, 상기 패시베이션층들(112, 113)은 상기 결정질 실리콘 기판(111)의 제1 면에만 먼저 형성된 후 제2 면에 그 다음 형성될 수도 있다. 또는 상기 패시베이션층들(112, 113)은 결정질 실리콘 기판(111)의 제1 면과 제2 면에 동시에 형성될 수도 있다.
상기 패시베이션층들(112, 113)은 통상적으로 사용되는 PECVD법에 의해서도 증착될 수 있다. 특히, 결정질 실리콘 기판(111)의 제1면과 제2면에 순차적으로 형성되는 경우 PECVD법 또는 열산화(thermal oxidation)법이 사용 가능하다.
본 발명의 패시베이션층들(112, 113)을 제조하기 위한 구체적인 제조 방법으로, 먼저 텍스쳐가 균일하게 형성된 n 타입 실리콘 결정질 기판(111) 양면에 패시베이션 층(112, 113)으로 비정질 진성 실리콘(i-a-Si:H)층을 실리콘 소스 물질(SiH4, Si2H6 등)과 수소(H2)를 이용하여 PECVD법으로 증착하였다.
이와 같이 패시베이션층들(112, 113)을 형성한 후에는, 상기 패시베이션층들(112, 113) 상에 각각 제1 도전형 영역(114)과 제2 도전형 영역(115)이 형성된다(도 14 및 15).
본 발명에서의 결정질 실리콘 기판(111) 상에 형성되는 제1 도전형 영역(114)은 실리콘 기판(111)의 도전형과 반대 타입을 가질 수도 있고, 실리콘 기판의 도전형과 동일한 도전형을 가질 수도 있다.
일례로써, 결정질 실리콘 기판(111)이 n형 단결정 실리콘 기판인 경우, 제1 도전형 영역(114)은 p형의 도전형 영역이다. 유사한 방식으로, 결정질 실리콘 기판(111)이 p형 단결정 실리콘 기판인 경우, 제1 도전형 영역(114)은 n형의 도전형 영역이 된다.
이와는 반대로, 결정질 실리콘 기판(111)이 n형 단결정 실리콘 기판인 경우, 제1 도전형 영역(114)도 n형의 도전형 영역이 될 수도 있다.
보다 구체적으로 PECVD 공정을 이용하여, SiH4, Si2H6, SiHCl3 및 SiH2Cl2로 이루어진 군에서 선택된 하나 이상의 가스와 H2 가스, 그리고 도판트(dopant) 가스로서 B2H6 또는 PH3 가스를 반응물로 이용하여 제1 및 제2 도전영 영역을 형성하였다. 이 때 PECVD 공정의 온도 및 압력 조건은 비정질 진성 실리콘 층의 PECVD 조건과 동일하다고 할 수 있다.
한편 이와는 달리 이와는 달리 동종접합(homojunction) 실리콘 태양전지인 경우, 패시배이션층들(112, 113) 없이, 제1 도전형 영역(114)과 제2 도전형 영역(115)은 임플란트 공정을 통해 형성될 수 있다.
예를 들어 제1 도전형 영역(114)이 에미터층인 경우 도펀트로서 붕소(boron)가 도핑 되고, 제2 도전형 영역(115)은 후면 전계층으로 인(phosphorous)이 도핑 된다.
이와 같이 임플란트 공정에 의해 제1 도전형 영역(114)과 제2 도전형 영역(115)을 형성할 경우, 불순물의 활성화를 위해 700 ~ 1,200℃의 열처리를 수반하는 것이 바람직하다. 또한, 임플란트 공정 대신 BBr3 또는 PCl3 등을 사용하는 고온 확산 공정을 통해 제1 도전형 영역(114)과 제2 도전형 영역(115)을 형성하는 것도 가능하다.
다음으로 도 16에 도시된 바와 같이, 제2 도전형 영역(115) 위에 제2 전극(140)을 형성한다.
만일 이종접합 실리콘 태양전지인 경우, 앞에서 설명한 바와 같이, 비정질 실리콘 내부의 수소결합 파괴를 방지하기 위해, 제2 전극(140)의 공정온도는 제1 전극(150)의 공정온도와 같이 250℃ 이하로 제한된다. 따라서 이 경우, 제2 전극(140)은 제1 전극(150)보다 먼저 형성되거나 또는 제2 전극(140)과 제1 전극(150)은 동시에 형성될 수 있다.
제2 전극(140)은 상기 제2 도전형 영역(115) 위에 먼저 제2 투명 전극층(116)을 형성한다. 투명전극층 재료로 ITO (Indium Tin Oxide), ZITO (Zinc Indium Tin Oxide), ZIO (Zinc Indium Oxide), ZTO (Zinc Tin Oxide) 등의 투명 전도성 산화물을 사용할 경우, 제2 투명전극층(116)은 스퍼터링을 통해 증착될 수 있다.
상기 제2 투명 전극층(116)을 형성한 후, 제2 금속 전극층(117)을 형성한다. 물론, 상기 제2 투명 전극층(116)을 형성하지 않고 제2 도전형 영역(115) 위에 바로 제2 금속 전극층(117)을 형성할 수도 있으나, 비정질 실리콘은 금속 그리드를 통해 캐리어(carrier)를 모으기에는 상대적으로 캐리어(carrier) 이동도가 낮으므로 제2 투명 전극층(116)을 형성하는 것이 보다 바람직하다.
이 때 제2 금속 전극층(117)은 제2 투명 전극층(116) 상에 제2 전극 페이스트를 스크린 프린팅법으로 인쇄하고, 제2 온도(제1 온도와 동일)를 갖는 열처리에 의해 형성된다.
제2 전극(140)은 유리 프릿을 포함하지 않는 제2 전극 페이스트를 선택적으로 도포한 후, 제2 온도에서 저온 소성하는 것에 의해 제조될 수 있다. 여기서, 이러한 제2 전극 페이스트는 금속 입자와 저온소성용 바인더인 유기물이 포함되어 있을 수 있으며, 제2 전극 페이스트에는 유리 프릿이 포함되지 않는다. 특히, 제2 온도는 250℃ 이하, 보다 구체적으로는 100 ~ 200℃일 수 있다.
다음으로 제2 태양전지(110)의 제1 도전형 영역(114) 상에는, 제1 태양전지(130)과 제2 태양전지(110)를 전기적으로 연결할 수 있는 중간층(120)을 형성한다(도 17).
본 발명에서의 중간층(120)은, 투명한 전도성 재료가 증착된다. 본 발명에서는 일반적으로 널리 알려진 스퍼터링법, 구체적으로 RF 마그네트론 스퍼터링을 이용하여 상기 기판 상에 중간층(120)을 형성한다. 보다 구체적으로 제2 투명 전극층(116)을 형성하기 위해서는 FTO(Fluorine Tin Oxide)을 증착하였고, 중간층(120)을 위해서는 AZO(Aluminum doped Zinc Oxide)을 사용하였으나, 반드시 상기 재료로 한정되는 것은 아니다. 이외에도 각종 투명 전도성 산화물, 금속성 소재 및 전도성 고분자 등도 이용될 수 있다.
상기 중간층(120) 상에는 제2 도전형 전하 수송층(131)이 형성된다(도 18). 앞서 살펴본 바와 같이 제2 태양 전지(110)의 구조와 제1 도전형 영역(114) 및 제2 도전형 영역(115)의 도전형에 따라, 제2 도전형 전하 수송층(121)은 p형의 정공 수송층 또는 n형의 전자 수송층이 될 수 있다.
상기 제1 도전형 전하 수송층(121)이 전자 수송층인 경우, 본 발명에서의 전자 수송층의 구체적인 하나의 실시예로써 C60을 일반적인 용액법을 사용하여 제조하였다.
본 발명에서 말하는 종래의 용액 공정은 잉크젯 프린팅, 그라비아 프린팅, 스프레이 코팅, 닥터 블레이드, 바 코팅, 그라비아 코팅, 브러쉬 페인팅 및 슬롯-다이 코팅 등의 공정을 말한다.
구체적인 하나의 실시예로써, 먼저 C60을 포함하는 플러렌 유도체를 용매에 녹인 후, 스핀 코팅법을 이용하여 10~30초간 스핀 코팅한 후, 상온에서 1~3시간 유지하여 전자 수송층을 형성하였다.
이와는 달리 제2 도전형 전하 수송층(131)이 p형의 정공 수송층인 경우, 본 발명에서는 상기 p형의 정공 수송층 재료로 Spiro-OMeTAD를 종래의 용액법을 이용하여 제조하였다.
구체적인 실시예로써, 상기 제1 도전형 전하 수송층(121) 상에 1mL 무수 클로로벤젠(Aldrich, 99.8%) 중의 45.7mM 2,2’,7,7’-테트라키스(N,N-p-디메톡시페닐아민)-9,9’-스피로플루오렌(스피로-OMeTAD, Merck), 220mM 4-tert-부틸피리딘(TBP, Aldrich, 96%) 및 20mM 비스(트리플루오로메탄)설폰이미드 리튬염(LiClO4, Aldrich, 99.95%)으로 이루어진 정공수송 재료(HTM)를 코팅하여 정공 수송층을 형성하였다.
상기 제2 도전형 전하 수송층(131) 상에는, 도 19에서 도시된 바와 같이, 페로브스카이트 흡수층(132)이 형성된다.
본 발명에서의 페로브스카이트 흡수층(132)의 재료로써는 현재 널리 사용되는 소위 말하는 MA(Methylamminium)계 또는 FA(Formamidinium)계 페로브스카이트 화합물 모두 사용 가능하다. 또한 본 발명에서의 페로브스카이트 흡수층(132)의 형성 방법으로는 종래의 용액공정 이외에 박막 공정으로도 형성이 가능하다.
이와 같은 용액 공정은 용액의 도포 및 건조라는 극히 간단하고 용이하며 저가인 공정을 통해 광활성화층을 이루는 광흡수체를 형성할 수 있다는 장점이 있다. 이에 더하여, 도포된 용액의 건조에 의해 자발적으로 결정화가 이루어져 조대 결정립의 광흡수체 형성이 가능하며, 특히 전자와 정공 모두에 대한 전도도가 우수하다는 장점도 있다.
반면 용액공정은 용액 공정 고유의 특성상 페로브스카이트 흡수층(132) 하부의 텍스쳐 형상을 유지하면서 동시에 동일한 두께를 가지는 페로브스카이트 흡수층을 형성하기 어렵다. 따라서 이와 같은 두께 및 형상의 편차로 인해 텐덤 태양 전지의 특성 저하가 발생할 가능성이 있다.
본 발명에서는 구체적인 실시예로써, 상기 제2 도전형 전하 수송층(131) 상에 FA1-xCsxPbBryI3-y (단, 여기서 0 = x ≤= 1, 0 ≤= y ≤= 3 이다) 성분의 페로브스카이트 흡수층(132)을 형성하였다.
본 발명에서는 먼저 상기 제2 도전형 전하 수송층(131) 상에 무기물 층을 코팅하였다. 본 발명에서의 무기물 층은 PbI2를 사용하여 용액법으로 제조하였다. 먼저 4mmol의 PbI2 (Sigma-Aldrich, 99%)를 4㎖의 N,N-dimethylformamide(DMF)(Sigma-Aldrich, 99.8%)에서 용해시켜 PbI2 용액을 제조하였다. 그 다음 상기 PbI2 용액 40㎖를 스핀 코팅법을 이용하여, 상기 제2 도전형 전하 수송층(131)이 형성된 기판 위에 500~5,000 rpm의 속도로 30초 동안 회전시켜 무기물 층을 코팅하였다. 그 다음 상기 무기물 층이 코팅된 기판은 100℃에서 15분간 건조되었다.
다음으로 상기 무기물 층 상에 유기물 층을 코팅하였다. 상기 유기물 층은 2-프로판올(Sigma-Aldrich, 99.5%)에서 0.01g/㎖ (CH(NH2)2)Br 용액을 이용하여 상기 무기물층 형성된 기판을 침지하였고, 그 다음 최대 3,000rpm에서 30초 동안 회전시킨 후 100℃에서 15분간 건조되었다.
한편 본 발명에서의 페로브스카이트 흡수층(132)은 상기 용액 공정 이외에도, 스퍼터링이나 전자빔 등을 이용한 물리적 기상 증착 또는 화학적 기상 증착에 의해 형성된다. 이 때, 상기 페로브스카이트 흡수층은 단일 단계(Single step) 증착 또는 순차적 단계(sequential step) 증착 어느 것으로도 형성될 수 있으나, 단일 단계로는 균일한 박막 형태 제조의 어려움으로 인해 순차적 단계가 보다 바람직하다.
상기와 같은 페로브스카이트 흡수층(132)을 형성한 후 이를 페로브스카이트 물질로 전환시키기 위해, 본 발명에서는 후열처리 공정을 수행하였다. 상기 후열처리 공정은 상온~200℃의 온도 범위에서, 약 3시간 이내에서 수행된다. 후열처리 온도의 하한은 특별한 제한은 없으며, 200℃보다 높아질 경우 페로브스카이트 흡수층인 고분자 물질이 열적으로 퇴화될 수 있다. 또한 증착공정의 경우, 전구체 층끼리 반응하여 페로브스카이트 층을 형성하기 전에 각각의 전구체 층이 열분해 되거나 또는 열분해에 의한 조성 변화가 생길 수도 있다.
다음으로 도 20에서와 같이, 상기 페로브스카이트 흡수층(132) 위에는 제1 도전형 전하 수송층(133)을 형성한다.
앞서 설명한 바와 같이, 만일 상기 제2 도전형 전하 수송층(131)이 n형의 전자 수송층인 경우 상기 제1 도전형 전하 수송층(133)으로는 p형의 정공 수송층이 형성되며, 이와는 반대로 상기 제2 도전형 전하 수송층(131)이 p형의 정공 수송층인 경우 상기 제1 도전형 전하 수송층(133)은 n형의 전자 수송층이 된다.
이와 같이 상기 제1 도전형 전하 수송층(133)을 형성한 후에, 본 발명에서는 제1 전극(150)을 위한 제1 투명 전극층(134)을 형성한다(도 21).
이때, 제1 투명 전극층(134)은 페로브스카이트 태양 전지(130)의 상면 전체에 형성되어, 페로브스카이트 태양 전지(130)에서 생성된 전하를 포집하는 역할을 한다. 이러한 제1 투명 전극층(134)은, 앞에서의 제2 투명 전극층(116)과 동일하게, 다양한 투명 전도성 소재로서 구현될 수 있다.
이 때, 제1 전극(150)의 제1 금속 전극층(135)은 제1 투명 전극층(134) 상에 배치되며, 제1 투명 전극층(134) 중 일부 영역에 배치된다.
제1 전극(150)의 제1 금속 전극층(135)은 유리 프릿을 포함하지 않는 제1 전극 페이스트를 선택적으로 도포한 후, 제1 온도에서 저온 소성하는 것에 의해 제조될 수 있다. 여기서, 이러한 제1 전극 페이스트는 금속 입자와 저온소성용 바인더인 유기물이 포함되어 있을 수 있으며, 제1 전극 페이스트에는 유리 프릿이 포함되지 않는다. 특히, 제1 온도는 250℃ 이하, 보다 구체적으로는 100 ~ 200℃일 수 있다. 이는 열에 취약한 페로브스카이트 흡수층(132)를 후속 고온 공정으로부터 보호하기 위함이다.
[텐덤 태양전지의 특성 평가]
도 22는 본 발명의 실시예들 및 비교예들의 SDE 방법에 의한 결정질 실리콘 기판을 이용하여 도 13 내지 22의 제조 방법에 의해 제조된 텐덤 태양전지의 곡선인자(fill factor 또는 FF)를 평가한 결과이다.
일반적으로 태양전지에서의 곡선인자는 실제 태양전지의 출력이 최대능력에 얼마나 가까운가를 나타내는 인자이다.
이때 태양전지의 최대 능력은 Jsc와 Voc의 곱으로 정의된다. 여기서 Jsc는 단락전류(short circuit current density)로, 태양전지의 양 전극을 바로 연결하였을 때의 전류 또는 태양전지에서 흐를 수 있는 순간적인 최대 전류를 의미한다. 또한 Voc는 개방전압(open circuit voltage)로, 태양전지에 아무 것도 연결하지 않았을 때의 전압 또는 태양전지가 낼 수 있는 최대 전압(전류는 0)을 의미한다.
도 22를 살펴보면, 본 발명의 실시예에 따른 SDE 방법을 적용하여 제조된 텐덤 태양전지는, 비교예에 따른 SDE 방법을 적용한 텐덤 태양전지 대비, 곡선인자가 약 10% 이상 향상된 것을 알 수 있다.
비교예에서의 SDE 방법을 적용한 텐덤 태양전지의 경우는 결정질 실리콘 기판 표면에 피라미드 형상의 결함이 존재하는데, 이와 같은 결함에 의해 페로브스카이트 단위막이 결함 주변에서 국부적으로 얇아지게 된다. 따라서 비교예의 SDE 방법을 적용한 텐덤 태양전지는 최종 기판 표면에서의 결함들로 인해 곡선인자 특성이 열위인 것으로 조사되었다.
반면, 본 발명의 실시예의 SDE 방법을 적용한 텐덤 태양전지는, 균일한고 결함이 없는 결정질 실리콘 기판 표면을 가진다. 그 결과 본 발명의 텐덤 태양전지는 후속 페로브스카이트 단위막이 균일하게 코팅될 수 있어, 곡선인자 특성이 매우 우수한 것으로 조사되었다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.

Claims (12)

  1. 결정질 실리콘 기판을 준비하는 공정;
    상기 기판을 등방성 식각하는 공정;
    상기 등방성 식각된 기판을 이방성 식각하여 상기 기판 표면의 saw damage를 제거하는 공정;
    상기 saw damage가 제거된 기판 상에 제 2 태양전지를 위치시키는 공정;
    상기 제2 태양전지 상에 중간층을 위치시키는 공정;
    상기 중간층 상에 제1 태양전지를 위치시키는 공정;
    을 포함하는 텐덤 태양전지의 제조 방법.
  2. 제 1항에 있어서,
    상기 등방성 식각은 산을 이용하는 것;
    을 특징으로 하는 텐덤 태양전지의 제조 방법.
  3. 제 2항에 있어서,
    상기 산은 질산(HNO3)과 불산(HF)의 혼합산이며, 비율을 100:1 내지 10:1인 것;
    을 특징으로 하는 텐덤 태양전지의 제조 방법.
  4. 제 1항에 있어서,
    상기 이방성 식각은 알칼리를 이용하는 것;
    을 특징으로 하는 텐덤 태양전지의 제조 방법.
  5. 제 4항에 있어서,
    상기 알칼리는 1 내지 10 중량%의 수산화나트륨 수용액인 것;
    을 특징으로 하는 텐덤 태양전지의 제조 방법.
  6. 제 3항 또는 제 5항에 있어서,
    상기 식각을 위한 용액은 추가로 유기용제, 인산염, 반응 조절제 및 계면활성제로 된 첨가제를 적어도 하나 이상을 포함하는 것;
    을 특징으로 하는 텐덤 태양전지의 제조 방법.
  7. 제 1항에 있어서,
    상기 이방성 식각 공정 이후 등방성 식각 공정을 추가로 포함하는 것;
    을 특징으로 하는 텐덤 태양전지의 제조 방법.
  8. 제 1항에 있어서,
    상기 이방성 식각 공정 시간은 5 내지 10분인 것;
    을 특징으로 하는 텐덤 태양전지의 제조 방법.
  9. 제 1항에 있어서,
    상기 제2 태양전지는 상기 saw damage가 제거되고 텍스쳐가 없는 편평한 기판 상에 위치하는 것;
    을 특징으로 하는 텐덤 태양전지의 제조 방법.
  10. 제 1항에 있어서,
    상기 제1 태양전지는 제2 태양전지보다 밴드 갭이 더 큰 것;
    을 특징으로 하는 텐덤 태양전지의 제조 방법.
  11. 제 10항에 있어서,
    상기 제1 태양전지는 페로브스카이트 태양전지이고, 상기 제2 태양전지는 결정질 실리콘 태양전지인 것;
    을 특징으로 하는 텐덤 태양전지의 제조 방법.
  12. 제 11항에 있어서,
    상기 제2 태양전지는 제1 도전형 영역 및 제2 도전형 영역을 포함하고;
    상기 제1 도전형 영역 및 제2 도전형 영역 중 적어도 하나는 비정질 실리콘층을 포함하는 것;
    을 특징으로 하는 텐덤 태양전지의 제조 방법.
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