WO2021015395A2 - 태양 전지 및 이의 제조 방법 - Google Patents

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최형욱
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Definitions

  • the present invention relates to a solar cell and a method for manufacturing the same, and more particularly, to a solar cell with improved structure and process, and a method for manufacturing the same.
  • a solar cell has been proposed and used in which a semiconductor layer having a dopant is formed on at least one surface of a semiconductor substrate to be used as a conductivity type region. Since the passivation property of a solar cell has a great influence on the efficiency, various methods for improving the passivation property of the solar cell have been proposed.
  • U.S. Patent No. 9,716,204 discloses a method of manufacturing a solar cell in which the first and second conductivity-type regions for collecting different carriers are formed as semiconductor layers each having a dopant, and hydrogen is injected and passivated by a hydrogen gas atmosphere.
  • the first and second conductivity-type regions are each formed of a semiconductor layer having a dopant, the interface characteristics with the semiconductor substrate are deteriorated, and thus there may be a limit to improving the efficiency of the solar cell.
  • injecting hydrogen by the hydrogen gas atmosphere may not have a significant effect of hydrogen injection.
  • the material cost may increase, and a layer or structure for improving passivation characteristics at the rear surface is not provided.
  • the present invention is to provide a solar cell capable of improving efficiency and a method for manufacturing the same.
  • an object of the present invention is to provide a solar cell and a method of manufacturing the same, which can improve a passivation structure to improve passivation characteristics, reduce material cost, and simplify a manufacturing process.
  • the present invention improves the passivation characteristics by improving the passivation structure according to the characteristics of the doped region and the semiconductor layer in a structure including a doped region composed of a part of a semiconductor substrate and a semiconductor layer formed on the semiconductor substrate, thereby reducing material cost and manufacturing It is intended to provide a solar cell and a method of manufacturing the same that can simplify the process.
  • the first conductivity type region may be formed on the first surface of the semiconductor substrate.
  • a first electrode may further include a first electrode that passes through the first passivation layer and is electrically connected to the first conductivity type region.
  • the first dielectric layer may include silicon nitride, silicon oxide, or silicon oxynitride.
  • the thickness of the first aluminum oxide layer may be smaller than the thickness of the first dielectric layer.
  • the hydrogen content per unit volume in the first aluminum oxide layer may be greater than the hydrogen content per unit volume in the first dielectric layer.
  • a silicon oxide layer positioned between the first conductivity type region and the first passivation layer may be further included.
  • the first surface of the semiconductor substrate may be a rear surface of the semiconductor substrate, the first electrode may include a plurality of finger electrodes extending in one direction, and the first dielectric layer may function as an antireflection layer.
  • a second conductivity type region formed on or on the second surface of the semiconductor substrate and having a p-type conductivity type;
  • a second electrode passing through the second passivation layer and electrically connected to the second conductivity type region.
  • the second conductivity type region may be a doped region constituting a part of the semiconductor substrate, and the first aluminum oxide layer and the second aluminum oxide layer may have the same material, composition, and thickness.
  • the solar cell according to an embodiment of the present invention is formed on a first surface of a semiconductor substrate and formed on a first conductivity type region composed of a polycrystalline silicon layer having a first conductivity type and a second surface of the semiconductor substrate. And a second conductivity type region composed of a doped region having a second conductivity type.
  • the first passivation layer positioned on the first conductivity type region and the second passivation layer positioned on the second conductivity type region may have the same stacked structure.
  • the first and second passivation layers include an aluminum oxide layer positioned on the first or second conductivity type region, respectively, and a dielectric layer positioned on the aluminum oxide layer and including a material different from the aluminum oxide layer. can do.
  • a second electrode passing through the second passivation layer and electrically connected to the second conductivity type region are examples of the first conductivity type region.
  • the dielectric layer may include silicon nitride, silicon oxide, or silicon oxynitride.
  • the thickness of the aluminum oxide layer may be smaller than the thickness of the dielectric layer.
  • a method of manufacturing a solar cell includes forming a first conductivity type region formed of a polycrystalline silicon layer having an n-type conductivity type on a first surface of a semiconductor substrate; Forming a passivation layer comprising forming a first passivation layer over the first conductivity type region; And forming a first electrode that penetrates the first passivation layer and is electrically connected to the first conductivity type region.
  • the forming of the first passivation layer may include forming a first aluminum oxide layer having hydrogen on the first conductivity type region, and a material disposed on the first aluminum oxide layer and different from the first aluminum oxide layer It may include a process of forming the first dielectric layer including.
  • Hydrogen contained in the first aluminum oxide layer may be injected into at least one of the first conductivity type region and the semiconductor substrate by an annealing process performed in at least one of the passivation layer forming step and the electrode forming step.
  • the step of forming a second conductivity type region on or on the second surface of the semiconductor substrate may be further included.
  • the passivation forming step may further include forming a second passivation layer on the second conductivity type region.
  • the forming of the second passivation layer may include forming a second aluminum oxide layer on the second conductivity type region, and comprising a material different from the second aluminum oxide layer and positioned on the second aluminum oxide layer. It may include a process of forming a second dielectric layer.
  • the process of forming the first aluminum oxide layer and the process of forming the second aluminum oxide layer may be performed together by the same process.
  • a process of forming the first dielectric layer may be performed.
  • the process of forming the second dielectric layer may include a first annealing process of injecting hydrogen contained in the first aluminum oxide layer into at least one of the first conductivity type region and the semiconductor substrate.
  • a deposition process of the first dielectric layer may be performed.
  • the process of forming the first aluminum oxide layer may be performed by an atomic layer deposition method or a plasma induced chemical vapor deposition method.
  • the electrode formation process may include a second annealing process of injecting hydrogen contained in the first aluminum oxide layer into at least one of the first conductivity type region and the semiconductor substrate.
  • the first dielectric layer may function as a capping layer preventing diffusion of hydrogen to the outside.
  • the first dielectric layer may include silicon nitride, silicon oxide, or silicon oxynitride.
  • the step of forming an uneven portion on the second surface of the semiconductor substrate by reactive ion etching may be further included.
  • a second conductivity-type region consisting of a doped region and a first conductivity-type region consisting of a semiconductor layer are provided to minimize the incidence of light from the front surface of the semiconductor substrate, and the deterioration of recombination characteristics due to the first conductivity-type region can do. Accordingly, the characteristics of the solar cell can be improved.
  • the first passivation layer located on the first conductivity type region includes a first aluminum oxide layer and a first dielectric layer, thereby realizing a hydrogen passivation effect by the first aluminum oxide layer, while providing a hydrogen implantation effect by the first dielectric layer. Can improve and improve reliability.
  • the second passivation layer positioned on the second conductivity type region includes a second aluminum oxide layer and a second dielectric layer, field effect passivation is realized by the second aluminum oxide layer, and reliability can be improved by the second dielectric layer. have.
  • the first and second passivation layers are formed with a material and a stacked structure that considers all of the crystal structure, junction structure, and conductivity type of the first and second conductivity type regions, thereby improving passivation characteristics and efficiency of a solar cell.
  • the first aluminum oxide layer and the second aluminum oxide layer implement different passivations in consideration of all of the crystal structures, junction structures, and conductivity types of the first and second conductivity type regions, but may have the same material.
  • the first and second dielectric layers may be formed of the same material. As described above, the manufacturing process can be simplified by providing the first and second passivation layers having the same stacked structure.
  • FIG. 1 is a schematic cross-sectional view of a solar cell according to an embodiment of the present invention.
  • FIG. 2 is a schematic plan view of the solar cell shown in FIG. 1.
  • FIG 3 is a schematic cross-sectional view of a solar cell according to a modified example of the present invention.
  • FIG. 4 is a schematic cross-sectional view of a solar cell according to another modified example of the present invention.
  • FIG. 5 is a schematic diagram illustrating a recombination model due to a defect and a fixed charge passivation for preventing this.
  • FIG. 6 is a diagram illustrating a band diagram of a semiconductor substrate, a tunneling layer, and a first conductivity type region in a solar cell according to an exemplary embodiment of the present invention.
  • FIG. 7 is a graph showing an implicit open-circuit voltage according to the material of the passivation layer.
  • FIG. 8 is a schematic cross-sectional view of a solar cell according to another modified example of the present invention.
  • FIG. 9 is a flowchart of a method of manufacturing a solar cell according to an embodiment of the present invention.
  • 10A to 10J are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
  • FIG. 11 is a schematic cross-sectional view of a part of a solar cell according to a modification of the present invention.
  • Example 12 is a graph showing the results of measuring the dark open voltage of the solar cells according to Example 1 and Comparative Examples 1 and 2.
  • FIG. 13A is an optical luminescence photograph after forming the first and second conductivity type regions in Example 1, and (b) is after forming the first and second passivation layers in Example 1 This is an optical luminescence photo
  • 14A is an optical luminescence photograph after forming the first and second conductivity type regions in Comparative Example 1, and (b) is after forming the first and second passivation layers in Comparative Example 1 This is a photo of optical luminescence.
  • FIG. 1 is a schematic cross-sectional view of a solar cell according to an embodiment of the present invention
  • FIG. 2 is a schematic plan view of the solar cell shown in FIG. 1.
  • the solar cell 100 is formed on a semiconductor substrate 110 and a first surface (for example, a rear surface) of the semiconductor substrate 110 and is of a first conductivity type.
  • a first conductivity type region 20 composed of a polycrystalline silicon layer having an n-type conductivity type
  • a first passivation layer 22 positioned on the first conductivity type region 20
  • a first passivation And a first electrode 42 that penetrates through the layer 22 and is electrically connected to the first conductivity type region 20.
  • a second passivation layer 32 positioned over the type region 30 and a second electrode 44 that passes through the second passivation layer 32 and is electrically connected to the second conductivity type region 30.
  • the semiconductor substrate 110 may be formed of a crystalline semiconductor.
  • the semiconductor substrate 110 may be formed of a single crystal or polycrystalline semiconductor (for example, single crystal or polycrystalline silicon).
  • the semiconductor substrate 110 may be composed of a single crystal semiconductor (eg, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer).
  • the solar cell 100 constitutes a single crystal semiconductor solar cell (eg, a single crystal silicon solar cell).
  • the solar cell 100 based on the semiconductor substrate 110 made of a crystalline semiconductor having high crystallinity and low defects may have excellent electrical characteristics.
  • the semiconductor substrate 110 may include a base region 10 having a first or second conductivity type by including a first or second conductivity type dopant at a relatively low doping concentration.
  • the first and second conductivity-type regions 20 and 30 have a different conductivity type than the base region 10 or have the same conductivity type as the base region 10 and have a higher doping concentration than the base region 10.
  • the base region 10 may have a first conductivity type (for example, an n-type conductivity type).
  • the front surface and/or the rear surface of the semiconductor substrate 110 may be textured to have irregularities.
  • the front surface and/or the rear surface of the semiconductor substrate 110 may have irregularities 112 and 114 formed by texturing.
  • the irregularities 112 and 114 are formed on the front and/or rear surfaces of the semiconductor substrate 110 by such texturing, reflectivity of light incident through the front and/or rear surfaces of the semiconductor substrate 110 may be reduced. Accordingly, the amount of light reaching the pn junction formed by the base region 10 and the second conductivity type region 30 can be increased, and thus light loss can be minimized.
  • the irregularities 112 and 114 are formed on the first irregularities 112 formed on the front surface (front surface) of the semiconductor substrate 110 and the rear surface (rear surface surface) of the semiconductor substrate 110. It may include a second irregularities 114 formed. Accordingly, it is possible to prevent both reflection of light incident on the front and rear surfaces of the semiconductor substrate 110, thereby effectively reducing light loss in the solar cell 100 having a bi-facial structure as in this embodiment. Can decrease.
  • the present invention is not limited thereto.
  • the first irregularities 112 may be provided on the front surface of the semiconductor substrate 110 and the second irregularities 114 may not be provided on the rear surface of the semiconductor substrate 110. .
  • the first unevenness 112 may not be provided on the front surface of the semiconductor substrate 110 and the second unevenness 114 may be provided on the rear surface of the semiconductor substrate 110.
  • the semiconductor substrate 110 may not be provided with the first irregularities 112 and the second irregularities 114.
  • the first unevenness 112 positioned on the front surface of the semiconductor substrate 110 may include a first uneven portion 112a and a second uneven portion 112b to minimize optical loss.
  • the second uneven portion 112b is formed on the first uneven portion 112a, more specifically, on the outer surface constituting the first uneven portion 112a, and may have a size smaller than that of the first uneven portion 112a. have. Accordingly, the average size of the second uneven portion 112b may be smaller than the average size of the first uneven portion 112a, and the second uneven portion 112b is on each outer surface constituting the first uneven portion 112a. At least one or more, for example, may be located in plurality.
  • the first uneven portion 112a and the second uneven portion 112b may be formed by different methods.
  • the outer surface of the first uneven portion 112a may be formed of specific crystal surfaces.
  • the first uneven portion 112a may have an approximate pyramid shape formed by four outer surfaces that are (111) surfaces.
  • the first uneven portion 112a may be formed by anisotropic etching by wet etching. When the first uneven portion 112a is formed by wet etching, the first uneven portion 112a can be formed in a short time by a simple process. The process of forming the first uneven portion 112a by wet etching will be described in more detail later.
  • the second uneven portion 112b may be formed while having a fine size on the outer surface (eg, (111) surface) of the first uneven portion 112a.
  • the second uneven portion 112b may have a pointed end, but the present invention is not limited thereto, and the second uneven portion 112b may have a rounded end.
  • the average size of the second uneven portion 112b may be smaller than the average size of the first uneven portion 112a.
  • a size deviation of the second uneven portion 112b may be smaller than that of the first uneven portion 112a. This is also because the average size of the second uneven portion 112b is smaller, and also because the process of the second uneven portion 112b is performed based on isotropic etching.
  • the uniform and fine second uneven portion 112b is formed on the outer surface of the first uneven portion 112a.
  • the second uneven portion 112b may be formed by isotropic etching by dry etching.
  • dry etching for example, reactive ion etching (IRE) may be used.
  • IRE reactive ion etching
  • the second unevenness 114 formed on the rear surface of the semiconductor substrate 110 may include a first unevenness portion 114a.
  • first uneven portion 114a of the second unevenness 114 since the description of the first uneven portion 112a of the first unevenness 112 may be applied as it is, a detailed description thereof will be omitted.
  • the second unevenness 114 of the semiconductor substrate 110 has only the first unevenness portion 114a and has a different shape from the first unevenness 112 having the first and second unevennesses 112a and 112b, ,
  • the first unevenness 112 can effectively prevent reflection from the front surface of the semiconductor substrate 110 with a large incident amount of light, and the second unevenness 114 has a simple structure to manufacture the solar cell 100 The process can be simplified.
  • the present invention is not limited to the shape, average size, size deviation, etc. of the first uneven portion 112a, the second uneven portion 112b, and the first uneven portion 114a, and the first uneven portion 112a
  • the shape, average size, and size deviation of the second uneven portion 112b and the first uneven portion 114a may be variously modified.
  • the first irregularities 112 formed on the front surface of the semiconductor substrate 110 do not include at least one of the first irregularities 112a and the second irregularities 112b, or the second irregularities 114 are the first irregularities.
  • Other irregularities other than the portion 114a may be provided, or the first irregularities 112 and the second irregularities 114 may have different shapes, shapes, and the like.
  • One of the first and second conductivity type regions 20 and 30 having a conductivity type different from that of the base region 10 constitutes at least a part of the emitter region.
  • the emitter region forms a pn junction with the base region 10 to generate carriers by photoelectric conversion.
  • Another one of the first and second conductivity-type regions 20 and 30 having the same conductivity type as the base region 10 constitutes at least a part of a surface field region.
  • the electric field region forms an electric field that prevents carrier loss due to recombination on the surface of the semiconductor substrate 110.
  • the first or second conductivity-type dopant various materials capable of representing n-type or p-type may be used.
  • Group 3 elements such as boron (B), aluminum (Al), gallium (Ga), and indium (In) can be used as the p-type dopant, and phosphorus (P), arsenic (As), and bismuth are the n-type dopants.
  • Group 5 elements, such as (Bi) and antimony (Sb), can be used.
  • the p-type dopant may be boron (B) and the n-type dopant may be phosphorus (P).
  • the base region 10 may be of a first conductivity type, a first conductivity type may be an n-type, and a second conductivity type may be a p-type. Then, the second conductivity type region 30 forming the pn junction with the base region 10 has a p-type.
  • the present invention is not limited thereto, and the base region 10 may have a second conductivity type.
  • a second conductivity type region 30 having a second conductivity type opposite to the base region 10 may be formed on the front side of the semiconductor substrate 110.
  • the second conductivity type region 30 may form a pn junction with the base region 10 to form an emitter region that generates carriers through photoelectric conversion.
  • the second conductivity type region 30 may be formed of a doped region constituting a part of the semiconductor substrate 110. Accordingly, the second conductivity type region 30 may be formed of a crystalline semiconductor including the second conductivity type dopant. As an example, the second conductivity type region 30 may be formed of a single crystal or polycrystalline semiconductor (for example, single crystal or polycrystalline silicon) including a second conductivity type dopant. In particular, the second conductivity type region 30 may be formed of a single crystal semiconductor (eg, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer) including a second conductivity type dopant. In this way, when the second conductivity type region 30 forms a part of the semiconductor substrate 110, the bonding property with the base region 10 may be improved.
  • the second conductivity type region 30 constituted by the doped region is entirely formed on the front side of the semiconductor substrate 110. Accordingly, a semiconductor layer having a crystal structure different from that of the semiconductor substrate 110 is not positioned on the front side of the semiconductor substrate 110. When the semiconductor layer has low light transmittance and the semiconductor layer is positioned on the semiconductor substrate 110, light loss may occur due to the semiconductor layer.
  • the second conductivity type region 30 formed of a doped region is formed in the semiconductor substrate 110 to prevent a problem in the case where the semiconductor layer is located on the entire surface of the semiconductor substrate 110.
  • the second conductivity type region 30 has a homogeneous structure having a uniform doping concentration as a whole, but the present invention is not limited thereto.
  • the second conductivity type region 30 may have a selective structure. That is, the second conductivity type region 30 is formed in a portion corresponding to the second electrode 44 and has a low resistance or a high doping concentration of a second conductivity type dopant, and the other portions It may include a second region 302 positioned to have a higher resistance than the first region 301 or a lower doping concentration of the second conductivity type dopant.
  • the second conductivity type region 30 may have a crystal structure different from that of the semiconductor substrate 110 and/or may be a separate semiconductor layer disposed on the semiconductor substrate 110 and formed separately from the semiconductor substrate 110. Other variations are possible.
  • a tunneling layer 52 may be formed on the rear surface of the semiconductor substrate 110.
  • the tunneling layer 52 acts as a kind of barrier to electrons and holes, preventing minority carriers from passing through, and after the majority carriers are accumulated in a portion adjacent to the tunneling layer 52 Only a plurality of carriers having a certain energy or more can pass through the tunneling layer 52. At this time, a plurality of carriers having a certain energy or more can easily pass through the tunneling layer 52 by the tunneling effect.
  • the tunneling layer 52 may serve as a diffusion barrier preventing diffusion of the dopant in the first conductivity type region 20 to the semiconductor substrate 110.
  • the tunneling layer 52 may include various materials through which a plurality of carriers can be tunneled, and for example, may include oxides, nitrides, semiconductors, and conductive polymers.
  • the tunneling layer 52 may include silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous silicon, intrinsic polycrystalline silicon, or the like. In this case, the tunneling layer 52 may be entirely formed on the rear surface of the semiconductor substrate 110. Accordingly, it can be easily formed without separate patterning.
  • the thickness of the tunneling layer 52 may be smaller than the thickness of the first or second passivation layers 22 and 32 in order to sufficiently implement the tunneling effect.
  • the thickness of the tunneling layer 52 may be 10 nm or less, and may be 0.5 nm to 10 nm (more specifically, 0.5 nm to 5 nm, for example, 1 nm to 4 nm). If the thickness of the tunneling layer 52 exceeds 10 nm, tunneling does not occur smoothly and the solar cell 100 may not operate. If the thickness of the tunneling layer 52 is less than 0.5 nm, the tunneling layer 52 of desired quality It may be difficult to form.
  • the thickness of the tunneling layer 52 may be 0.5 nm to 5 nm (more specifically, 1 nm to 4 nm). However, the present invention is not limited thereto, and the thickness of the tunneling layer 52 may have various values.
  • the first conductivity type region 20 may be positioned on the tunneling layer 52.
  • the first conductivity type region 20 may include a semiconductor (eg, silicon) including the same first conductivity type dopant as the base region 10.
  • the first conductivity type region 20 is formed separately from the semiconductor substrate 110 on the semiconductor substrate 110 (more specifically, on the tunneling layer 52), and the first conductivity type dopant is doped. It consists of a semiconductor layer. Accordingly, the first conductivity type region 20 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 110 so that it can be easily formed on the semiconductor substrate 110.
  • the first conductivity type region 20 forms a rear electric field to form a rear electric field region that prevents carrier loss due to recombination on the surface of the semiconductor substrate 110 (more precisely, the rear surface of the semiconductor substrate 110). do.
  • the first conductivity type region 20 is entirely formed on the tunneling layer 52 on the rear surface of the semiconductor substrate 110. Since the first conductivity type region 20 is formed on the tunneling layer 52 to reduce the doped region formed on the semiconductor substrate 110, damage to the semiconductor substrate 110 that may occur when the doped region is formed, or damage to the doped region may occur. It can effectively prevent the increase in surface recombination due to. Accordingly, surface recombination can be effectively prevented and the open circuit voltage of the solar cell 100 can be greatly improved. In addition, since the first conductivity type region 20 is formed as a whole, a separate patterning process or the like is not required.
  • a first passivation layer 22 is formed on the rear surface of the semiconductor substrate 110, more precisely, on the first conductivity type region 20 located on the semiconductor substrate 110, and the first electrode 42 is a first passivation layer. It is formed by passing through the layer 22 (ie, through the opening 102) and electrically connecting (for example, contacting) the first conductivity type region 20.
  • a second passivation layer 32 is formed on the entire surface of the semiconductor substrate 110, more precisely, on the second conductivity type region 30 formed in the semiconductor substrate 110, and the second electrode 44 is It is formed by passing through the passivation layer 32 (ie, through the opening 104) and electrically connecting (for example, contacting) the second conductivity type region 30.
  • the first passivation layer 22 may be substantially entirely formed on the rear surface of the semiconductor substrate 110 except for the opening 102 corresponding to the first electrode 42.
  • the second passivation layer 32 may be substantially formed entirely on the entire surface of the semiconductor substrate 110 except for the opening 104 corresponding to the second electrode 44.
  • the first passivation layer 22 is positioned on the first conductivity type region 20 and is positioned on the first aluminum oxide layer 22a having hydrogen, and the first aluminum oxide layer 22a, and It may include a first dielectric layer 22b including a material different from the oxide layer 22a.
  • the second passivation layer 32 is located on the second aluminum oxide layer 32a on the second conductivity type region 30 and on the second aluminum oxide layer 32a, and is different from the second aluminum oxide layer 32a. It may include a second dielectric layer 32b containing a material.
  • the first aluminum oxide layer 22a and the second aluminum oxide layer 32a are basically composed of aluminum oxide containing aluminum and oxygen, but perform different roles.
  • the first aluminum oxide layer 22a is located on the first conductivity type region 20 which is a semiconductor layer (for example, a polycrystalline semiconductor layer, especially a polycrystalline semiconductor layer having an n-type conductivity type) from the rear side of the semiconductor substrate 110
  • the second aluminum oxide layer 32a is positioned on the second conductivity type region 30 formed as a part of the semiconductor substrate 110 from the front side of the semiconductor substrate 110 and thus has a difference.
  • the first aluminum oxide layer 22a adjacent to the first conductivity type region 20 composed of a polycrystalline semiconductor layer (especially an n-type polycrystalline semiconductor layer) is the semiconductor substrate 110 and/or the first conductivity Injecting hydrogen into the mold region 20 may serve as a hydrogen injection layer implementing hydrogen passivation.
  • the second aluminum oxide layer 32a positioned adjacent to the semiconductor substrate 110 (especially the p-type second conductivity-type region 30) serves as a fixed charge passivation layer that prevents recombination using fixed charges. I can. This will be described in more detail after the first dielectric layer 22b and the second dielectric layer 32b are described.
  • the first dielectric layer 22b positioned on the first aluminum oxide layer 22a is a cap that prevents hydrogen from being released to the outside during an annealing process in which hydrogen is injected into the first aluminum oxide layer 22a functioning as a hydrogen injection layer. It can serve as a capping layer.
  • the first electrode 42 when it has a double-sided light-receiving structure in which light is incident on both sides by having a certain pattern, it may serve as an antireflection layer that prevents reflection of light incident on the rear surface of the semiconductor substrate 110. .
  • it may serve as a protective layer that covers the first aluminum oxide layer 22a to protect the first aluminum oxide layer 22a from external acidic substances. Accordingly, the reliability is more excellent when the first aluminum oxide layer 22a is used as a stacked structure of the first aluminum oxide layer 22a and the first dielectric layer 22b compared to the case where the first aluminum oxide layer 22a is used alone.
  • the second dielectric layer 32b positioned on the second aluminum oxide layer 32a may function as an antireflection layer preventing reflection of light incident on the front surface of the semiconductor substrate 110. In addition, it may serve as a protective layer that covers the second aluminum oxide layer 32a and protects the second aluminum oxide layer 32a from external acidic substances. Accordingly, compared to the case where the second aluminum oxide layer 32a is used alone, the reliability is more excellent when the second aluminum oxide layer 32a and the second dielectric layer 32b are used as a stacked structure.
  • the first dielectric layer 22b may include silicon nitride, silicon oxide, or silicon oxynitride.
  • the second dielectric layer 32b may include silicon nitride, silicon oxide, or silicon oxynitride.
  • the first dielectric layer 22b and the second dielectric layer 32b are formed of silicon nitride, they can effectively function as a capping layer, an antireflection layer, and a protective layer.
  • the present invention is not limited thereto.
  • the first aluminum oxide layer 22a and the second aluminum oxide layer 32a may be formed simultaneously in the same process and have the same material, composition, and thickness. As described above, even when the first aluminum oxide layer 22a and the second aluminum oxide layer 32a play different roles, the first aluminum oxide layer 22a and the second aluminum oxide layer 32a are simultaneously formed.
  • the manufacturing process can be simplified.
  • the first dielectric layer 22b and the second dielectric layer 32b may have different materials, compositions, and/or thicknesses.
  • the first dielectric layer 22b and the second dielectric layer 32b may be made of the same material, but may have different compositions and/or thicknesses. This is because the first dielectric layer 32b and the second dielectric layer 32b are formed in separate processes.
  • first aluminum oxide layer 22a and the second aluminum oxide layer 32a may be formed in different processes to have different materials, compositions, and/or thicknesses.
  • first dielectric layer 22b and the second dielectric layer 32b may be formed at the same time in the same process to have the same material, composition, and thickness. Other variations are possible.
  • the first aluminum oxide layer 22a positioned adjacent to the first conductivity type region 20 composed of a polycrystalline semiconductor layer (especially an n-type polycrystalline semiconductor layer) even when having the same material, composition and thickness And the second aluminum oxide layer 32a adjacent to the semiconductor substrate 110 (especially the p-type second conductivity type region 30) may play different roles. More specifically, the first aluminum oxide layer 22a may serve as a hydrogen injection layer, and the second aluminum oxide layer 32a may serve as a fixed charge passivation layer. This will be described in more detail with reference to FIGS. 5 and 6.
  • 5 is a schematic diagram illustrating a recombination model due to a trap site and a fixed charge passivation for preventing this.
  • 6 is a diagram illustrating a band diagram of a semiconductor substrate, a tunneling layer, and a first conductivity type region in a solar cell according to an exemplary embodiment of the present invention.
  • recombination due to defects is generated by holes located in the valence band, electrons located in the conduction band, and unoccupied trap levels, thereby reducing passivation characteristics. have.
  • the excited electrons are bound to the trap level, and as shown by arrow (2) of FIG. 5, the electrons of the trap level are bonded to the hole to cause recombination.
  • the process as shown in arrows (1) and (2) of FIG. 5 may be repeated, and recombination may continue.
  • Fixed charge passivation prevents the occurrence of recombination of electrons and holes by releasing the binding of electrons bound to the trap level again by the process shown in arrow (1) of FIG. 5 by the fixed charge included in the passivation layer. Is to do. In this case, since unoccupied trap levels continue to exist, the process as shown in arrows (1) and (2) of FIG. 5 may be repeated again to cause recombination.
  • the first conductivity type region 20 composed of an n-type polycrystalline semiconductor layer tunneled to the semiconductor substrate 110 by the tunneling layer 52 as in this embodiment is provided, as shown in FIG.
  • the Fermi levels of (110) and the first conductivity type region (20) are aligned so that they have the same value and are tunnel-joined.
  • electrons in the conduction band in the semiconductor substrate 110 can easily move to the conduction band of the first conductivity type region 20 when passing through the tunneling layer 52.
  • holes in the semiconductor substrate 110 cannot pass through the tunneling layer 52. That is, the tunneling layer 52 serves as an energy barrier for holes. Therefore, even if the electrons excited by the process as shown in arrow (1) of FIG.
  • the electrons bound to the trap level are unbound by external energy such as heat or light or remain in that state. It occupies the trap level and prevents other electrons from being trapped. Accordingly, even if electrons are bound to the trap level, the electrons bound to the trap level are not recombined, so it is not necessary to release them using fixed charge passivation. Accordingly, since a fixed charge passivation is not required in the first conductivity type region 20 composed of an n-type polycrystalline semiconductor layer tunneled to the semiconductor substrate 110, the polarity of the fixed charge of the passivation layer does not need to be considered.
  • the first aluminum oxide layer 22a having a negative fixed charge is used in the first conductivity type region 20 composed of an n-type polycrystalline semiconductor layer, a problem due to fixed charge passivation does not occur.
  • aluminum oxide since aluminum oxide has a negative fixed charge, it was mainly used to implement fixed charge passivation on a semiconductor substrate having a p-type conductivity type, and as in this embodiment, a polycrystalline semiconductor layer (especially an n-type polycrystalline semiconductor layer) It was not used as a passivation layer for This is predicted to be due to consideration of only the polarity of the fixed charge without considering the crystal structure (eg, polycrystalline structure) and junction structure (eg, tunnel junction) of the conductivity type region.
  • crystal structure eg, polycrystalline structure
  • junction structure eg, tunnel junction
  • the first aluminum oxide layer 22a does not function as a fixed charge passivation layer. Instead, in this embodiment, the first aluminum oxide layer 22a may serve to inject hydrogen into the semiconductor substrate 110 and/or the first conductivity type region 20. Hydrogen injected into the semiconductor substrate 110 and/or the first conductivity type region 20 may combine with the defects of the semiconductor substrate 110 and/or the first conductivity type region 20 to reduce the defect density. have. Accordingly, it is possible to effectively prevent recombination of electrons and holes, thereby improving passivation characteristics and increasing the efficiency of the solar cell 100.
  • the first aluminum oxide layer 22a made of aluminum oxide has a relatively high hydrogen content per unit volume, and hydrogen can be effectively injected even with a thin thickness.
  • the hydrogen content per unit volume of the first aluminum oxide layer 22a may be greater than the hydrogen content per unit volume of the first dielectric layer 22b (eg, the first dielectric layer 22b made of silicon nitride).
  • the hydrogen implantation effect of the first aluminum oxide layer 22a may be superior to that of the first dielectric layer 22b (eg, the first dielectric layer 22b made of silicon nitride). As shown in FIG.
  • the hydrogen injection effect can be improved by using the first aluminum oxide layer 22a having high hydrogen content and excellent hydrogen injection effect.
  • the first aluminum oxide layer 22a may have an excellent hydrogen injection effect even with a thin thickness, and the hydrogen injection effect may be saturated above a certain level. Accordingly, the thickness of the first aluminum oxide layer 22a may be smaller than the thickness of the first dielectric layer 22b. Then, while maintaining the hydrogen injection effect, the thickness of the first passivation layer 22 to be removed when the first electrode 42 is formed is reduced to simplify the formation process of the first electrode 42 and the first electrode 42 ) Can improve the contact characteristics.
  • the second aluminum oxide layer 32a has a p-type conductivity type and is located adjacent to the second conductivity type region 30 constituting a part of the semiconductor substrate 110 to implement fixed charge passivation by a negative fixed charge. Plays a role.
  • the process as shown in arrows (1) and (2) of FIG. 5 may be repeated and recombination may occur continuously, so that the binding of electrons bound to the trap level is released again. This is to prevent the occurrence of recombination of electrons and holes.
  • different passivations are implemented in consideration of all the crystal structures, junction structures, and conductivity types of the first and second conductivity type regions 20 and 30, but the first and second aluminum oxides having the same material. It has layers 22a and 32a.
  • the first and second dielectric layers 22b and 32b may be formed of the same material.
  • the manufacturing process may be simplified by providing the first and second passivation layers 22 and 32 having the same stacked structure.
  • the first and second electrodes 42 and 44 are provided with a metal electrode layer made of various conductive materials (eg, metal) and may have various shapes.
  • the first electrode 42 may include a plurality of finger electrodes 42a formed in one direction while being spaced apart from each other while having a constant pitch.
  • the finger electrodes 42a are parallel to each other and parallel to the edge of the semiconductor substrate 110, but the present invention is not limited thereto.
  • the first electrode 42 may include a busbar electrode 42b formed in a direction crossing (eg, orthogonal) with the finger electrodes 42a to connect the finger electrodes 42a. Only one busbar electrode 42b may be provided, or as shown in FIG. 2, a plurality of busbar electrodes 42b may be provided while having a larger pitch than the pitch of the finger electrodes 42a.
  • the width of the busbar electrode 42b may be larger than the width of the finger electrode 42a, but the present invention is not limited thereto. Accordingly, the width of the busbar electrode 42b may be equal to or smaller than the width of the finger electrode 42a.
  • the second electrode 44 may include a finger electrode 44a and a busbar electrode 44b corresponding to the finger electrode 42a and the busbar electrode 42b of the first electrode 42, respectively.
  • the finger electrode 44a and the busbar electrode 44b of the second electrode 44 the contents of the finger electrode 42a and the busbar electrode 42b of the first electrode 42 may be applied as it is.
  • the width, pitch, etc. of the finger electrodes 42a of the first electrode 42 may be the same as or different from the width and pitch of the finger electrodes 44a of the second electrode 44.
  • the width of the bus bar electrode 42b of the first electrode 42 may be the same as or different from the width of the bus bar electrode 44b of the second electrode 44, but the bus bar of the first electrode 42
  • the electrode 42b and the busbar electrode 44b of the second electrode 44 may be disposed to have the same pitch at the same position.
  • the solar cell 100 has a double-sided light-receiving structure in which light can be incident on the front and rear surfaces of the semiconductor substrate 110. Accordingly, the amount of light used in the solar cell 100 may be increased, thereby contributing to the improvement of the efficiency of the solar cell 100.
  • the present invention is not limited thereto. Therefore, it is also possible for the first electrode 42 and the second electrode 44 to have different planar shapes. Other variations are possible.
  • the first electrode 42 is used to prevent damage to the tunneling layer 52 by reaching the tunneling layer 52 by the material included in the first electrode 42 during a fire-through process.
  • the material or composition of may be different from the material or composition of the second electrode 44.
  • the glass frit content of the first electrode 42 may be smaller than the glass frit content of the second electrode 44.
  • the present invention is not limited thereto, and the glass frit content of the first electrode 42 may be equal to or greater than the glass frit content of the second electrode 44.
  • the material or composition of the first electrode 42 may be the same as the material or composition of the second electrode 44.
  • materials or compositions of the finger electrodes 42a and 44a and the busbar electrodes 42b and 44b may be different from each other.
  • the widths of the finger electrodes 42a and 44a and the busbar electrodes 42b and 44b are different, considering that fire-through characteristics may be different, the finger electrodes 42a and 44a and the busbar electrodes 42b,
  • the glass frit content of 44b) can be different.
  • the glass frit content of the finger electrodes 42a and 44a that should directly collect carriers may be smaller than the glass frit content of the busbar electrodes 42b and 44b.
  • the finger electrodes 42a and 44a are formed in direct contact with the conductive regions 20 and 30, and the busbar electrodes 42b and 44b do not directly contact the conductive regions 20 and 30, and the first or The second passivation layers 22 and 32 may be interposed therebetween and may be spaced apart from the conductive regions 20 and 30.
  • the present invention is not limited thereto. Accordingly, the material or composition of the finger electrodes 42a and 44a may be the same as the material or composition of the busbar electrodes 42b and 44b.
  • busbar electrodes 42b and 44b are provided based on one surface of the solar cell 10, but the present invention is not limited thereto.
  • the number of busbar electrodes 42b and 44b may be two or more, and the number, shape, and arrangement thereof may vary depending on the shape of the interconnector, ribbon, and wiring material attached to the busbar electrodes 42b and 44b. .
  • the number of busbar electrodes 42b is 6 to 33 (e.g., 8 to 33, for example, 10) To 33, in particular, 10 to 15), and may be positioned at a uniform interval from each other.
  • the busbar electrode 42b has a relatively wide width and includes a plurality of pad portions 422 in the length direction, and a line portion 421 connecting the plurality of pad portions 422 in the length direction. It may be further provided.
  • the first electrode 42 may further include an edge line 42c and an edge electrode portion 42d.
  • the first electrode 42 is mainly illustrated, but the second electrode 44 may have the same or similar shape.
  • the edge line 42c and the edge electrode portion 42d may or may not be provided, and their shape and arrangement may be variously modified.
  • the solar cell 100 having the busbar electrode 42b having such a shape may be connected to the adjacent solar cell 100 or an external circuit using a wire-shaped wiring material (interconnector).
  • the wire-shaped wiring material may have a smaller width than a ribbon having a relatively wide width (eg, more than 1 mm).
  • the maximum width of the wiring material may be 1 mm or less (for example, 500 ⁇ m or less, more specifically 250 to 500 ⁇ m).
  • Such a wiring material may have a structure including a core layer and a solder layer formed on the surface thereof. Then, a large number of wiring materials can be effectively attached by a process of applying heat and pressure while placing the plurality of wiring materials on the solar cell 100.
  • the wiring material or the core layer included therein may include a rounded portion. That is, the cross section of the wiring material or the core layer may include at least a portion of a circular shape, or a portion of a circular shape, an elliptical shape, or a portion of an elliptical shape, or a curved portion.
  • the moving distance of the carrier can be reduced by a large number of wiring materials while minimizing light loss and material cost by the wiring material having a small width.
  • the efficiency of the solar cell 100 can be improved by reducing the moving distance of the carrier while reducing the light loss, and the material cost due to the wiring material can be reduced.
  • first and second electrodes 42 and 44 structures, shapes, and arrangements of the first and second electrodes 42 and 44, and structures and shapes of wiring materials, interconnectors, and ribbons connected thereto may be variously modified.
  • a second conductivity-type region 30 constituted of a doped region and a first conductivity-type region 20 constituted of a semiconductor layer are provided to minimize the incidence of light from the front surface of the semiconductor substrate 110 and prevent the first conduction. It is possible to minimize deterioration of recombination characteristics due to the mold region 20. Accordingly, the characteristics of the solar cell 100 may be improved.
  • the first passivation layer 22 positioned on the first conductivity-type region 20 includes a first aluminum oxide layer 22a and a first dielectric layer 22b. 1 While implementing the hydrogen passivation effect by the aluminum oxide layer 22a, the hydrogen implantation effect and reliability may be improved by the first dielectric layer 22b.
  • the second passivation layer 32 positioned on the second conductivity-type region 30 is formed of the second aluminum oxide layer 32a and the second dielectric layer 32b. By providing, the field effect passivation may be implemented by the second aluminum oxide layer 32a, and reliability may be improved by the second dielectric layer 32b.
  • the first and second passivation layers 22 and 32 are composed of a material and a stacked structure in which the crystal structure, junction structure, and conductivity type of the first and second conductivity type regions 20 and 30 are all considered.
  • the passivation characteristics and efficiency of (100) can be improved.
  • the first aluminum oxide layer 22a and the second aluminum oxide layer 32a have different passivations in consideration of all of the crystal structures, junction structures, and conductivity types of the first and second conductivity type regions 20 and 30. But can have the same material.
  • the first and second dielectric layers 22b and 32b may be formed of the same material thereon. As described above, the manufacturing process may be simplified by providing the first and second passivation layers 22 and 32 having the same stacked structure.
  • FIGS. 10A to 10J are cross-sectional views illustrating a method of manufacturing a solar cell according to an exemplary embodiment of the present invention.
  • the method of manufacturing the solar cell 100 includes a tunneling layer forming step (S12), a semiconductor layer forming step (S14), a first etching step (S16), and a second etching step ( S18), a doping step (S20), an aluminum oxide layer forming step (S22), a dielectric layer forming step (first annealing step) (S24), a second annealing step (S26), and an electrode forming step (S28).
  • a semiconductor substrate 110 including first uneven portions 112a and 114a is prepared.
  • a first uneven portion 112a of the first unevenness 112 is provided on the front surface of the semiconductor substrate 110, and the first uneven portion 114a of the second unevenness 114 is on the rear surface of the semiconductor substrate 110 ) May be provided.
  • the first uneven portions 112a and 114a may be formed by wet etching.
  • An alkali solution eg, a solution containing potassium hydroxide (KOH)
  • KOH potassium hydroxide
  • the first uneven portions 112a and 114a can be formed on the surface of the semiconductor substrate 110 by a simple process within a short time.
  • a dipping process in which the semiconductor substrate 110 is immersed in an etching solution to etch both sides (front and rear) of the semiconductor substrate 110 may be used.
  • the first uneven portions 112a and 114a formed on the front and rear surfaces of the semiconductor substrate 110 can be formed together by a single immersion process, the process can be simplified.
  • the first uneven portions 112a and 114a are etched according to the crystal face of the semiconductor substrate 110, the outer surfaces of the first uneven portions 112a and 114a are constant crystal faces (for example, (111) Cotton). Accordingly, the first uneven portions 112a and 114a may have a pyramid shape having four (111) planes, may have an average size of a micrometer level, and a size deviation may have a relatively large first deviation. have.
  • the present invention is not limited thereto, and the first uneven portions 112a and 114a may be formed by various methods to have various shapes, average sizes, and size deviations.
  • the first uneven portions 112a and 114a are formed on both sides of the semiconductor substrate 110 to minimize light loss in the solar cell 110 having a double-sided light-receiving structure.
  • the present invention is not limited thereto, and the first uneven portions 112a and 114a may be formed on one of the front, rear and side surfaces of the semiconductor substrate 110. Alternatively, it is also possible that the first uneven portions 112a and 114a are not formed on the front, rear and side surfaces of the semiconductor substrate 110.
  • a tunneling layer 52 is formed entirely on the surface of the semiconductor substrate 110 in the tunneling layer forming step S12. More specifically, the tunneling layer 52 may be formed on the front and rear surfaces of the semiconductor substrate 110 and optionally on the side surfaces.
  • the tunneling layer 52 located on the front surface of the semiconductor substrate 110 and the tunneling layer 52 located on the rear surface of the semiconductor substrate are formed separately from each other, but the tunneling layer 52 is formed on the front surface of the semiconductor substrate 110.
  • a side surface as well as a rear surface thereof may be formed entirely on the surface of the semiconductor substrate 110.
  • the tunneling layers 52 formed on the front, side, and rear surfaces of the semiconductor substrate 110 may have a shape continuously connected to each other.
  • the tunneling layer 52 may be formed by, for example, a thermal growth method, a vapor deposition method (eg, chemical vapor deposition (PECVD), atomic layer deposition (ALD)), or the like.
  • a thermal growth method e.g, chemical vapor deposition (PECVD), atomic layer deposition (ALD)
  • PECVD chemical vapor deposition
  • ALD atomic layer deposition
  • the present invention is not limited thereto, and the tunneling layer 52 may be formed by various methods.
  • a semiconductor layer 202 may be formed on the tunneling layer 52 in the semiconductor layer forming step S14. More specifically, the semiconductor layer 202 is formed on the front and rear surfaces of the semiconductor substrate 110 and on the tunneling layer 52 formed on the selectively side surfaces of the semiconductor substrate 110. In the drawing, the semiconductor layer 202 located on the front surface of the semiconductor substrate 110 and the semiconductor layer 202 located on the rear surface of the semiconductor substrate 110 are formed to be separated from each other, but the semiconductor layer 202 is a tunneling layer 52 ) It may be formed not only on the front and rear surfaces of the semiconductor substrate 110 but also on the side surfaces of the semiconductor substrate 110 to be formed entirely on the surface of the semiconductor substrate 110. In this case, the semiconductor layers 202 formed on the front, side, and rear surfaces of the semiconductor substrate 110 may have a shape continuously connected to each other.
  • the semiconductor layer 202 may be formed by, for example, a vapor deposition method (eg, chemical vapor deposition (PECVD)).
  • the semiconductor layer 202 may not include the first conductivity type dopant, and may include the first conductivity type dopant in at least a portion of the layer or a portion of the layer.
  • the semiconductor layer 202 is a semiconductor layer having a different crystal structure than the semiconductor substrate 110 (eg, an amorphous semiconductor layer, a microcrystalline semiconductor layer, a polycrystalline semiconductor layer, for example, an amorphous silicon layer, a microcrystalline silicon layer, Or a polycrystalline silicon layer).
  • the semiconductor layer 202 may be formed of a polycrystalline semiconductor layer (for example, a polycrystalline silicon layer) to have excellent electrical characteristics.
  • the semiconductor layer 202 may be deposited in the form of a polycrystalline semiconductor layer, or a polycrystalline semiconductor layer may be formed by performing a recrystallization process after depositing in the form of an amorphous semiconductor or a microcrystalline semiconductor layer.
  • the semiconductor layer 202 When the semiconductor layer 202 is composed of a polycrystalline semiconductor layer including a first conductivity type dopant, the semiconductor layer 202 may be regarded as a first conductivity type region (reference numeral 20 in FIG. 10F, hereinafter the same). Therefore, in this case, it can be seen that the first conductivity type region 20 was formed by the process of forming the semiconductor layer 202.
  • a first etching step (S16) of removing the tunneling layer 52 and the semiconductor layer 202 located on the front surface of the semiconductor substrate 110 by cross-sectional etching is performed.
  • the tunneling layer 52 and the semiconductor layer 202 are also located on the side of the semiconductor substrate 110
  • the tunneling layer 52 and the portion of the semiconductor layer 202 located on the side of the semiconductor substrate 110 are first etched. It may be etched together in step S16.
  • the tunneling layer 52 is etched together with the semiconductor layer 202 in the first etching step (S16).
  • the present invention is not limited thereto, and all or part of the tunneling layer 52 may remain without being etched in the first etching step S16.
  • the first etching step S16 will be described in more detail when describing the second etching step S18 performed in the process illustrated in FIG. 10E.
  • a second etching step S18 of forming a second uneven portion 112b on the entire surface of the semiconductor substrate 110 is performed.
  • the first etching step S16 and the second etching step S18 may be performed by an in-situ process performed in a continuous process in the same equipment. Therefore, according to the process conditions, the first and second etching methods may be used to form a cross-section in the first etching step (S16) and to form the second uneven portion 112b in the second etching step (S18). Etching steps S16 and S18 may be performed.
  • the first etching step (S16) and the second etching step (S18) are performed by reactive ion etching (RIE), but process conditions may be different from each other.
  • Reactive ion etching is a dry etching method in which an etching gas (eg, Cl 2 , SF 6 , NF 3 , HBr, etc.) is supplied and then plasma is generated and etched. Reactive ion etching can be applied to cross-sectional etching. In addition, the material can be etched basically isotropically without considering the crystal orientation of the crystal grains.
  • the semiconductor layer 202 and/or the tunneling layer 52 located on the front surface of the semiconductor substrate 110 may be entirely removed according to the process conditions such as the etching gas used, and one surface of the semiconductor substrate 110 is etched.
  • the second uneven portion 112b may be formed.
  • process conditions such as the type, partial pressure, and pressure of the etching gas are adjusted to achieve desired etching. For this, since various known process conditions may be applied, detailed descriptions are omitted.
  • the second uneven portion 112b of the first uneven portion 112 formed by the second etching step S18 is formed on the outer surface of the first uneven portion 112a, and the first uneven portion of the first uneven portion 112 ( 112a) has a smaller average size.
  • Reactive ion etching may form fine and uniform second uneven portions 112b on the surface of the semiconductor substrate 110 regardless of the crystal orientation of the crystal particles.
  • the second uneven portion 112b may be formed to have a pointed upper end, may have an average size of a nanometer level, and a size deviation may have a second deviation smaller than the first deviation.
  • the reflectivity that may occur on the surface of the semiconductor substrate 110 is reduced. Can be minimized.
  • the second uneven portion 112 is provided with the first uneven portion 112a and the second uneven portion 112b
  • the second uneven portion 114 is provided with the first uneven portion 114a
  • the second uneven portion It does not have the part 112b. Since the second etching step (S18) of forming the second uneven portion 112b is performed after the first etching step (S16) of etching the semiconductor layer 202, the semiconductor layer 202 The rear surface is covered, and the second etching step S18 is performed by cross-sectional etching. Accordingly, the second uneven portion 112b is formed on the front surface of the semiconductor substrate 110 and the second uneven portion 112b is not formed on the rear surface of the semiconductor substrate 110. Accordingly, the surface area of the rear surface of the semiconductor substrate 110 in which the incident light is relatively small can be minimized, and damage caused by reactive ion etching can be minimized, thereby improving passivation characteristics.
  • the present invention is not limited thereto, and the first etching step S16 and the second etching step S18 may be performed by separate devices or processes, and the second etching step S18 may not be performed. .
  • Other variations are possible.
  • the second conductivity type region 30 is formed by doping or diffusing the second conductivity type dopant.
  • the first conductivity type dopant of the semiconductor layer 202 or the first conductivity type region 20 may be doped, diffused, or activated together.
  • various known methods may be used as a method of forming the first conductivity type region 20 and the second conductivity type region 30.
  • the first conductivity type region 20 may be formed based on the semiconductor layer 202.
  • the first conductivity type region 20 is formed by doping or diffusion with the first conductivity type dopant.
  • Various methods may be used as a method of doping or diffusing the first conductivity type dopant in the semiconductor layer 202.
  • the first conductivity type region 20 may be formed by doping or diffusing the first conductivity type dopant by a method such as an ion implantation method, a thermal diffusion method, or a laser doping method.
  • a heat treatment process for activating the first conductivity type dopant may be additionally performed. The heat treatment process for activation is not essential and may be omitted depending on the doping method.
  • the first conductivity by performing a heat treatment process while forming a first dopant film (eg, phosphorus silicate glass (PSG) film) including a first conductivity type dopant on the semiconductor layer 202
  • the first dopant layer may be removed after the first conductivity type region 20 is formed by diffusing the type dopant.
  • the first dopant layer may be formed by various methods, such as atmospheric pressure chemical vapor deposition (APCVD), plasma induced chemical vapor deposition (PECVD), or the like.
  • APCVD atmospheric pressure chemical vapor deposition
  • PECVD plasma induced chemical vapor deposition
  • an ion implantation method or a method of forming the first dopant layer may be advantageous for doping cross-section.
  • the semiconductor layer 202 having intrinsicity may be more easily etched in the first etching step (S16 ).
  • the first conductivity type dopant included in the semiconductor layer 202 is doped and diffused by a heat treatment process.
  • the first conductivity type region 20 may be formed or activated by activation.
  • the semiconductor layer 202 may include a doped layer including a first conductivity type dopant and an undoped layer not including the first conductivity type dopant, and the first conductivity type dopant of the dopant layer is The first conductivity type region 20 may be formed by doping and diffusion into the undoped layer.
  • the semiconductor layer 202 when forming the semiconductor layer 202, the semiconductor layer 202 may be formed to have a first conductivity type by using a gas (eg, PH 3 gas) including a first conductivity type dopant. May be. Then, since the semiconductor layer 202 forms the first conductivity type region 20 as it is without a separate doping process, a process for doping the semiconductor layer 202 can be omitted, thereby simplifying the manufacturing process. Even in this case, a heat treatment process for activating the first conductivity type dopant may be additionally performed. The heat treatment process for activation is not essential and may be omitted depending on the doping method. Other variations are possible.
  • a gas eg, PH 3 gas
  • the second conductivity type region 30 may be formed by doping or diffusing a second conductivity type dopant from the front surface of the semiconductor substrate 110 into the inside of the semiconductor substrate 110.
  • Various methods may be used as a method of doping or diffusing the second conductivity type dopant on the front side of the semiconductor substrate 110.
  • a method such as an ion implantation method, a thermal diffusion method, or a laser doping method to form the second conductivity type region 30.
  • a heat treatment process for activating the second conductivity type dopant may be additionally performed.
  • the heat treatment process for activation is not essential and may be omitted depending on the doping method.
  • a second dopant film for example, a boron silicate glass (BSG) film
  • the second dopant layer may be removed after forming the second conductivity type region 30 by diffusing the type dopant.
  • the second dopant layer may be formed by various methods, such as atmospheric pressure chemical vapor deposition, plasma induced chemical vapor deposition, or the like. In particular, an ion implantation method or a method of forming the second dopant layer may be advantageous for doping cross-section.
  • a heat treatment process for doping, diffusion, or activation for forming the first conductivity type region 20 and a heat treatment process for doping, diffusion, or activation for forming the second conductivity type region 30 may be simultaneously performed. It may be performed separately from each other. Alternatively, after forming the first and second conductivity type regions 20 and 30, the first conductivity type dopant of the first conductivity type region 20 and the second conductivity type dopant of the second conductivity type region 30 are simultaneously formed. -It can also be activated together by co-activation heat treatment. For example, the co-activation heat treatment may be performed at various temperatures capable of activating the first conductivity type dopant and the second conductivity type dopant together. However, the present invention is not limited thereto.
  • an activation heat treatment is performed, and after that, after forming the first conductivity type region 20, an activation heat treatment is performed, so that the first and second conductivity type regions 20, 30 It is also possible to perform the activation heat treatment separately. Other variations are possible.
  • the second conductivity type dopant may be doped first and the first conductivity type dopant may be doped later, or the first conductivity type dopant may be doped first and the second conductivity type dopant may be doped later.
  • first and second conductivity-type regions 20 and 30 are formed by the first and second dopant films, respectively, a first dopant film and a second conductivity-type region for forming the first conductivity-type region 20
  • the first and second conductivity-type regions 20 and 30 may be formed together by heat treatment while the second dopant layer for forming 30 is formed together, and then the first and second dopant layers may be removed.
  • Other variations are possible.
  • a cleaning process is performed to remove by-products remaining during the doping, diffusion, or activation heat treatment process can do.
  • the step of forming the first passivation layer 22 includes a process of forming a first aluminum oxide layer 22a having hydrogen on the first conductivity type region 20 and on the first aluminum oxide layer 22a. It may include a process of forming the first dielectric layer 22b positioned and including a material different from the first aluminum oxide layer 22a.
  • the forming of the second passivation layer 32 includes forming the second aluminum oxide layer 32a on the second conductivity type region 30, and the second aluminum oxide layer 32a positioned on the second aluminum oxide layer 32a.
  • a process of forming the second dielectric layer 32b including a material different from the aluminum oxide layer 32a may be included.
  • hydrogen contained in the first aluminum oxide layer 22a may be injected into the first conductivity type region 20 and/or the semiconductor substrate 110 by an annealing process performed in the passivation layer forming step and/or the electrode forming step. You can, but this will be described in more detail.
  • the process of forming the first aluminum oxide layer 22a and the process of forming the second aluminum oxide layer 32a are performed in the aluminum oxide layer forming step S22.
  • the first and second aluminum oxide layers 22a and 32a may be formed.
  • the process of forming the first aluminum oxide layer 22a and the process of forming the second aluminum oxide layer 32a are performed together by the same process, so that the first aluminum oxide layer 22a and the second aluminum oxide layer ( 32a) can be formed together in the same process.
  • the first aluminum oxide layer 22a and the second aluminum oxide layer 32a may be formed of the same layer having the same material, composition, and thickness. In this way, if the first aluminum oxide layer 22a and the second aluminum oxide layer 32a are formed together in the same process, the process can be simplified.
  • first aluminum oxide layer 22a and the second aluminum oxide layer 32a are formed separately from each other, but the first aluminum oxide layer 22a and/or the second aluminum oxide layer 32a is a semiconductor substrate. Not only the front and rear surfaces of the 110, but also the side surfaces may be formed to be formed entirely on the surface of the semiconductor substrate 110. In this case, the first aluminum oxide layer 22a formed on the rear surface of the semiconductor substrate 110 and the second aluminum oxide layer 32a formed on the front surface of the semiconductor substrate 110 are connected to each other at the side of the semiconductor substrate 110.
  • the aluminum oxide layers formed on the front, side and rear surfaces may have a shape continuously connected to each other.
  • the first and second aluminum oxide layers 22a and 32a are formed in separate processes by performing the process of forming the first aluminum oxide layer 22a and the process of forming the second aluminum oxide layer 32a separately. can do.
  • the first aluminum oxide layer 22a and the second aluminum oxide layer 32a may be the same layer having the same material, composition, and thickness, or different layers having different materials, compositions, or thicknesses.
  • the first aluminum oxide layer 22a and/or the second aluminum oxide layer 32a may be formed by various methods, for example, an atomic layer deposition method (ALD), a plasma induced chemical vapor deposition method, or the like. I can.
  • the first aluminum oxide layer 22a and/or the second aluminum oxide layer 32a may be formed by an atomic layer deposition method using H 2 O, trimethylamine (TMA), or the like as a raw material.
  • ALD atomic layer deposition method
  • TMA trimethylamine
  • a second dielectric layer 32b is formed in the second dielectric layer forming step S24.
  • the second dielectric layer 32b may be made of silicon nitride, silicon oxide, or silicon oxynitride, and for example, may be a silicon nitride layer made of silicon nitride.
  • the forming of the second dielectric layer (S24) may include a first annealing process and a deposition process performed after the first annealing process. That is, the first annealing process may be performed before the deposition process in the second dielectric layer forming step S24.
  • the first annealing process and the deposition process may be performed by an in-situ process that is continuously performed in the same equipment.
  • the first annealing process is a process of injecting hydrogen contained in the first aluminum oxide layer 22a into the first conductivity type region 20 and/or the semiconductor substrate 110, at a temperature suitable for hydrogen injection, a gas atmosphere, etc. Can be done.
  • the first annealing process may be performed at a temperature of 300 to 600° C. and in a nitrogen (N 2 ) atmosphere.
  • the deposition process may be performed at a temperature at which the second dielectric layer 32b is formed, a gas atmosphere, or the like.
  • the deposition process may be performed by an atmospheric pressure chemical vapor deposition method or a plasma induced chemical vapor deposition method performed in a gas atmosphere of silane (SiH 4 ) or ammonia (NH 3 ).
  • a first dielectric layer 22b is formed in the first dielectric layer forming step S26.
  • the first dielectric layer 22b may be made of silicon nitride, silicon oxide, or silicon oxynitride, and for example, may be a silicon nitride layer made of silicon nitride.
  • the first dielectric layer forming step (S26) may include a deposition process.
  • the deposition process may be performed at a temperature at which the first dielectric layer 22b can be formed, a gas atmosphere, or the like.
  • the deposition process may be performed by an atmospheric pressure chemical vapor deposition method or a plasma induced chemical vapor deposition method performed in a gas atmosphere of silane (SiH 4 ) or ammonia (NH 3 ).
  • first and second electrodes 42 and 44 respectively connected to the first and second conductivity-type regions 20 and 30 are formed. To form.
  • first and second electrodes 42 and 44 may be formed while forming the openings 102 and 104 by contact) or the like. In this case, since the openings 102 and 104 are formed when the first and second electrodes 42 and 44 are fired, a separate process of forming the openings 102 and 104 is not required.
  • hydrogen contained in the first aluminum oxide layer 22a is injected into the first conductivity type region 20 and/or the semiconductor substrate 110 by a process of firing the first and second electrodes 42 and 44
  • a second annealing process may be performed. That is, when a firing process performed at a relatively high temperature (eg, a higher temperature than the first annealing process) is performed in the step of forming the first and second electrodes 42 and 44, the high temperature of the firing process
  • the first dielectric layer 22b serves as a capping layer preventing out-diffusion of hydrogen included in the first aluminum oxide layer 22a. Hydrogen can be effectively injected into the first conductivity type region 20 and/or the semiconductor substrate 110 by the high temperature of the firing process and the first aluminum oxide layer 22a functioning as a capping layer.
  • openings 102 and 104 are formed in the first passivation layer 22 and the second passivation layer 32, respectively, and the first and second passivation layers are formed in the openings 102 and 104 by using various methods such as plating and vapor deposition.
  • the second electrodes 42 and 44 may be formed.
  • the semiconductor layer 202 and/or the tunneling layer 52 located on the front surface of the semiconductor substrate 110 is removed by the first etching step S16.
  • the second conductivity type region 30 is constituted by a doped region formed by doping (or diffusion) the second conductivity type dopant on the semiconductor substrate 110.
  • the first conductivity type region 20 is formed based on the semiconductor layer 202 formed on the tunneling layer 52 and is composed of a semiconductor layer having a different crystal structure from the semiconductor substrate 110. Accordingly, interference of light incident on the front surface of the semiconductor substrate 110 can be minimized, and a decrease in recombination characteristics due to the first conductivity type region 20 positioned on the rear surface of the semiconductor substrate 110 can be minimized. Accordingly, the characteristics of the solar cell 100 can be greatly improved.
  • hydrogen included in the first aluminum oxide layer 22a is injected into the first conductivity type region 20 and/or the semiconductor substrate 110 by the first annealing process and/or the second annealing process to cause hydrogen passivation.
  • the passivation characteristics can be improved in the solar cell 100 including the first conductivity type region 20 composed of a semiconductor layer (especially, an n-type semiconductor layer). Accordingly, the efficiency of the solar cell 100 may be improved through a simple process.
  • the first aluminum oxide layer 22a and the first dielectric layer 22b are sequentially formed on the first conductivity type region 20 by contacting the second aluminum oxide layer on the second conductivity type region 30. It is illustrated that (32a) and the second dielectric layer (32b) are sequentially formed in contact with each other.
  • silicon oxide layers 20a and 30a may be formed and positioned between the second conductivity type region 30 and the second aluminum oxide layer 32b. These silicon oxide layers 20a and 30a may be provided together with the first and/or second passivation layers 20 and 30 to further improve passivation characteristics.
  • the present invention is not limited thereto.
  • a plurality of solar cells having the structure as shown in FIG. 1 were manufactured. More specifically, a single crystal silicon substrate having phosphorus as a base dopant is prepared to form a first conductivity type region composed of a tunneling layer composed of a silicon oxide layer and a polycrystalline silicon layer including phosphorus (P) as a first conductivity type dopant. And, a second conductivity type region composed of a doped region including boron as a second conductivity type dopant was formed. First and second aluminum oxide layers were simultaneously formed on the first and second conductivity-type regions by using an atomic layer deposition method. A second dielectric layer composed of a silicon nitride layer was formed on the second aluminum oxide layer.
  • a deposition process of forming a silicon nitride layer may be performed after performing the first annealing process in a temperature of 550° C. and a nitrogen atmosphere. Then, a deposition process was performed on the first aluminum oxide layer to form a first dielectric layer composed of a silicon nitride layer. Then, the first and second electrode formation pastes were applied on the first passivation layer and the second passivation layer by screen printing, followed by firing to perform the second annealing process while performing the first and second conduction by fire-through. First and second electrodes connected to the mold region were formed.
  • Example 2 In the same method as in Example 1, except that the process of forming the first and second aluminum oxide layers and the first annealing process were not performed, so that the first and second passivation layers are each made of only a silicon nitride layer. Thus, a plurality of solar cells were manufactured.
  • a plurality of solar cells were manufactured by the same method as in Example 1, except that the process of forming the first and second dielectric layers was not performed, and the first and second passivation layers were each composed of only an aluminum oxide layer. I did.
  • the dark open voltage of the solar cells according to Example 1 and Comparative Examples 1 and 2 was measured, and the results are shown in FIG. 12.
  • the dark open-circuit voltage was measured before the passivation layer formation, after the passivation layer formation, and after electrode firing in the plurality of solar cells, and the average values thereof are shown together in FIG. 12.
  • the implicit open-circuit voltage is significantly increased after forming the passivation layer and after firing the electrode than the solar cells according to Comparative Examples 1 and 2. This is predicted because the passivation characteristics are improved by the first passivation layer including the first aluminum oxide layer and the first dielectric layer, and the second passivation layer including the second aluminum oxide layer and the second dielectric layer.
  • Photoluminescence (PL) photos were taken by selecting a solar cell using a semiconductor substrate manufactured at the same or similar portion of an ingot from among the plurality of solar cells prepared according to Example 1 and Comparative Example 1 This is shown in FIGS. 13 and 14.
  • the photoluminescence photographs after forming the first and second conductivity-type regions in Example 1 in FIG. 13A are shown, and in FIG. 13B, the first and the first in Example 1 2
  • the photoluminescence photo after forming the passivation layer is shown.
  • 14(a) shows photos of optical luminescence after forming the first and second conductivity type regions in Comparative Example 1
  • FIG. 14(b) shows photos of optical luminescence after forming the first and second conductivity type regions in Comparative Example 1 Photoluminescence photographs after layer formation are shown.

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Abstract

본 발명의 일 실시예에 따른 태양 전지는, n형 도전형을 가지는 다결정 실리콘층으로 구성되는 제1 도전형 영역 위에 위치하며 수소를 가지는 제1 알루미늄 산화물층, 그리고 상기 제1 알루미늄 산화물층 위에 위치하며 상기 제1 알루미늄 산화물층과 다른 물질을 포함하는 제1 유전층을 포함하는 제1 패시베이션층을 포함한다.

Description

태양 전지 및 이의 제조 방법
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조 및 공정을 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
반도체 기판의 적어도 일면 위에 도펀트를 구비한 반도체층을 형성하여 도전형 영역으로 사용하는 태양 전지가 제안되어 사용되고 있다. 태양 전지의 패시베이션 특성은 효율에 큰 영향을 미치므로 태양 전지의 패시베이션 특성을 향상하기 위한 다양한 방법이 제안되고 있다.
미국등록특허 제9,716,204호에는 서로 다른 캐리어를 수집하는 제1 및 제2 도전형 영역을 각기 도펀트를 구비한 반도체층으로 형성하고 수소 가스 분위기에 의하여 수소를 주입하여 패시베이션하는 태양 전지의 제조 방법이 개시되어 있다. 그러나 제1 및 제2 도전형 영역을 각기 도펀트를 구비한 반도체층으로 형성하면 반도체 기판과의 계면 특성이 저하되어 태양 전지의 효율을 향상시키는데 한계가 있을 수 있다. 그리고 수소 가스 분위기에 의하여 수소를 주입하는 것은 수소 주입 효과가 크지 않을 수 있다. 또한, 양면에 전극이 구비되는 구조에서는 후면에 전극이 전체적으로 형성되므로 재료 비용이 커질 수 있으며, 후면에서 패시베이션 특성을 향상하기 위한 층, 구조 등이 구비되지 않는다.
본 발명은 효율을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
좀더 구체적으로, 본 발명은 패시베이션 구조를 개선하여 패시베이션 특성을 향상하고 재료 비용을 절감하며 제조 공정을 단순화할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
특히, 본 발명은 반도체 기판의 일부로 구성되는 도핑 영역 및 반도체 기판 위에 형성된 반도체층을 구비한 구조에서 도핑 영역 및 반도체층의 특성에 따라 패시베이션 구조를 개선하여 패시베이션 특성을 향상하고 재료 비용을 절감하며 제조 공정을 단순화할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 태양 전지는, n형 도전형을 가지는 다결정 실리콘층으로 구성되는 제1 도전형 영역 위에 위치하며 수소를 가지는 제1 알루미늄 산화물층, 그리고 상기 제1 알루미늄 산화물층 위에 위치하며 상기 제1 알루미늄 산화물층과 다른 물질을 포함하는 제1 유전층을 포함하는 제1 패시베이션층을 포함한다. 이때, 상기 제1 도전형 영역은 반도체 기판의 제1 면 위에 형성될 수 있다. 그리고 상기 제1 패시베이션층을 관통하여 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극을 더 포함할 수 있다.
상기 제1 유전층이 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물을 포함할 수 있다.
상기 제1 알루미늄 산화물층의 두께가 상기 제1 유전층의 두께보다 작을 수 있다.
상기 제1 알루미늄 산화물층에서의 단위 부피당 수소 함유량이 상기 제1 유전층에서의 단위 부피당 수소 함유량보다 클 수 있다.
상기 제1 도전형 영역과 상기 제1 패시베이션층 사이에 위치하는 실리콘 산화물층을 더 포함할 수 있다.
상기 반도체 기판의 상기 제1 면이 상기 반도체 기판의 후면이고, 상기 제1 전극이 일 방향을 따라 연장되는 복수의 핑거 전극을 포함하고, 상기 제1 유전층이 반사 방지막으로 기능할 수 있다.
상기 반도체 기판의 제2 면에 또는 상기 제2 면 위에 형성되며 p형 도전형을 가지는 제2 도전형 영역; 상기 제2 도전형 영역 위에 위치하는 제2 알루미늄 산화물층, 그리고 상기 제2 알루미늄 산화물층 위에 위치하며 상기 제2 알루미늄 산화물층과 다른 물질을 포함하는 제2 유전층을 포함하는 제2 패시베이션층; 및 상기 제2 패시베이션층을 관통하여 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 더 포함할 수 있다.
상기 제2 도전형 영역이 상기 반도체 기판의 일부를 구성하는 도핑 영역으로 구성되고, 상기 제1 알루미늄 산화물층과 상기 제2 알루미늄 산화물층이 동일한 물질, 조성 및 두께를 가질 수 있다.
한편, 본 발명의 일 실시예에 따른 태양 전지는, 반도체 기판의 제1 면 위에 형성되며 제1 도전형을 가지는 다결정 실리콘층으로 구성되는 제1 도전형 영역 및 상기 반도체 기판의 제2 면에 형성되며 제2 도전형을 가지는 도핑 영역으로 구성된 제2 도전형 영역을 포함한다. 여기서, 상기 제1 도전형 영역 위에 위치하는 제1 패시베이션층 및 상기 제2 도전형 영역 위에 위치하는 제2 패시베이션층이 동일한 적층 구조를 가질 수 있다. 예를 들어, 상기 제1 및 제2 패시베이션층이 각기 상기 제1 또는 제2 도전형 영역 위에 위치하는 알루미늄 산화물층 및 상기 알루미늄 산화물층 위에 위치하며 상기 알루미늄 산화물층과 다른 물질을 포함하는 유전층을 포함할 수 있다. 그리고 상기 제1 패시베이션층을 관통하여 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및 상기 제2 패시베이션층을 관통하여 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함할 수 있다.
상기 유전층이 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물을 포함할 수 있다. 상기 알루미늄 산화물층의 두께가 상기 유전층의 두께보다 작을 수 있다.
또한, 본 발명의 실시에에 따른 태양 전지의 제조 방법은, 반도체 기판의 제1 면 위에 n형 도전형을 가지는 다결정 실리콘층으로 구성되는 제1 도전형 영역을 형성하는 단계; 상기 제1 도전형 영역 위에 제1 패시베이션층을 형성하는 단계를 포함하는 패시베이션층 형성 단계; 및 상기 제1 패시베이션층을 관통하여 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극을 형성하는, 전극 형성 단계를 포함한다. 상기 제1 패시베이션층을 형성하는 단계는, 상기 제1 도전형 영역 위에 수소를 가지는 제1 알루미늄 산화물층을 형성하는 공정, 및 상기 제1 알루미늄 산화물층 위에 위치하며 상기 제1 알루미늄 산화물층과 다른 물질을 포함하는 제1 유전층을 형성하는 공정을 포함할 수 있다.
상기 패시베이션층 형성 단계 및 상기 전극 형성 단계 중 적어도 하나에서 수행되는 어닐링 공정에 의하여 상기 제1 알루미늄 산화물층에 포함된 수소가 상기 제1 도전형 영역 및 상기 반도체 기판 중 적어도 하나에 주입될 수 있다.
상기 패시베이션층 형성 단계 이전에, 상기 반도체 기판의 제2 면에 또는 상기 제2 면 위에 제2 도전형 영역을 형성하는 단계를 더 포함할 수 있다. 상기 패시베이션 형성 단계가 상기 제2 도전형 영역 위에 제2 패시베이션층을 형성하는 단계를 더 포함할 수 있다. 상기 제2 패시베이션층을 형성하는 단계는, 상기 제2 도전형 영역 위에 제2 알루미늄 산화물층을 형성하는 공정, 및 상기 제2 알루미늄 산화물층 위에 위치하며 상기 제2 알루미늄 산화물층과 다른 물질을 포함하는 제2 유전층을 형성하는 공정을 포함할 수 있다.
상기 제1 알루미늄 산화물층을 형성하는 공정과 상기 제2 알루미늄 산화물층을 형성하는 공정이 동일한 공정에 의하여 함께 수행될 수 있다.
상기 패시베이션 형성 단계에서는, 상기 제2 유전층을 형성하는 공정을 수행한 이후에 상기 제1 유전층을 형성하는 공정을 수행할 수 있다. 상기 제2 유전층을 형성하는 공정은, 상기 제1 알루미늄 산화물층에 포함된 수소를 상기 제1 도전형 영역 및 상기 반도체 기판 중 적어도 하나에 주입하는 제1 어닐링 공정을 포함할 수 있다.
상기 제1 유전층을 형성하는 공정은, 상기 제1 어닐링 공정을 수행한 이후에, 상기 제1 유전체층의 증착 공정이 진행될 수 있다.
상기 제1 알루미늄 산화물층을 형성하는 공정은 원자층 증착 방법 또는 플라스마 유도 화학 기상 증착법에 의하여 수행될 수 있다.
상기 전극 형성 공정은, 상기 제1 알루미늄 산화물층에 포함된 수소를 상기 제1 도전형 영역 및 상기 반도체 기판 중 적어도 하나에 주입하는 제2 어닐링 공정을 포함할 수 있다. 상기 제2 어닐링 공정에서 상기 제1 유전층이 수소의 외부 확산을 방지하는 캡핑층으로 기능할 수 있다.
상기 제1 유전층이 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물을 포함할 수 있다.
상기 반도체 기판의 제2 면에 반응성 이온 식각에 의하여 요철부를 형성하는 단계를 더 포함할 수 있다.
본 실시예에서는 도핑 영역으로 구성된 제2 도전형 영역 및 반도체층으로 구성된 제1 도전형 영역을 구비하여 반도체 기판의 전면에서의 광의 입사 방해를 최소화하고 제1 도전형 영역에 의한 재결합 특성 저하를 최소화할 수 있다. 이에 의하여 태양 전지의 특성을 향상할 수 있다.
이러한 구조에서 제1 도전형 영역 위에 위치한 제1 패시베이션층이 제1 알루미늄 산화물층 및 제1 유전층을 구비하여, 제1 알루미늄 산화물층에 의한 수소 패시베이션 효과를 구현하면서 제1 유전층에 의하여 수소 주입 효과를 향상하고 신뢰성을 향상할 수 있다. 또한, 제2 도전형 영역 위에 위치한 제2 패시베이션층이 제2 알루미늄 산화물층 및 제2 유전층을 구비하여, 제2 알루미늄 산화물층에 의하여 전계 효과 패시베이션을 구현하고 제2 유전층에 의하여 신뢰성을 향상할 수 있다.
이와 같이 제1 및 제2 도전형 영역의 결정 구조, 접합 구조, 도전형 등을 모두 고려한 물질 및 적층 구조로 제1 및 제2 패시베이션층을 구성하여 태양 전지의 패시베이션 특성 및 효율을 향상할 수 있다. 특히, 제1 알루미늄 산화물층과 제2 알루미늄 산화물층은 제1 및 제2 도전형 영역의 결정 구조, 접합 구조, 도전형 등을 모두 고려하여 서로 다른 패시베이션을 구현하지만 동일한 물질을 가질 수 있다. 그리고 그 위에 제1 및 제2 유전층을 동일한 물질로 구성할 수 있다. 이와 같이 동일한 적층 구조를 가지는 제1 및 제2 패시베이션층을 구비하여 제조 공정을 단순화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 개략적인 평면도이다.
도 3은 본 발명의 일 변형예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 4는 본 발명의 다른 변형예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 5는 결함에 의한 재결합 모델 및 이를 방지하기 위한 고정 전하 패시베이션을 설명하기 위한 개략도이다.
도 6는 본 발명의 실시예에 따른 태양 전지에서 반도체 기판, 터널링층 및 제1 도전형 영역의 밴드 다이어그램을 도시한 도면이다.
도 7은 패시베이션층의 물질에 따른 암시 개방 전압을 도시한 그래프이다.
도 8은 본 발명의 또 다른 변형예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 10a 내지 도 10j는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 11은 본 발명의 일 변형예에 따른 태양 전지의 일부를 개략적으로 도시한 단면도이다.
도 12는 실시예 1, 그리고 비교예 1 및 2에 따른 태양 전지의 암시 개방 전압을 측정한 결과를 나타낸 그래프이다.
도 13의 (a)는 실시예 1에서 제1 및 제2 도전형 영역을 형성한 이후의 광루미네선스 사진이고, (b)는 실시예 1에서 제1 및 제2 패시베이션층을 형성한 이후의 광루미네선스 사진이다.
도 14의 (a)는 비교예 1에서 제1 및 제2 도전형 영역을 형성한 이후의 광루미네선스 사진이고, (b)는 비교예 1에서 제1 및 제2 패시베이션층을 형성한 이후의 광루미네선스 사진이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 본 명세서에서 "제1" 또는 "제2"의 표현은 서로 간의 구별을 위하여 사용된 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 개략적인 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110)의 제1 면(일 예로, 후면) 위에 형성되며 제1 도전형(일 예로, n형 도전형)을 가지는 다결정 실리콘층으로 구성되는 제1 도전형 영역(20)과, 제1 도전형 영역(20) 위에 위치하는 제1 패시베이션층(22)과, 제1 패시베이션층(22)을 관통하여 제1 도전형 영역(20)에 전기적으로 연결되는 제1 전극(42)을 포함한다. 그리고 반도체 기판(110)의 제2 면(일 예로, 전면)에 또는 그 위에 형성되며 제2 도전형(일 예로, p형 도전형)을 가지는 제2 도전형 영역(30)과, 제2 도전형 영역(30) 위에 위치하는 제2 패시베이션층(32)과, 제2 패시베이션층(32)을 관통하여 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(44)을 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)는 우수한 전기적 특성을 가질 수 있다.
반도체 기판(110)은 제1 또는 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제1 또는 제2 도전형을 가지는 베이스 영역(10)을 포함할 수 있다. 제1 및 제2 도전형 영역(20, 30)은 베이스 영역(10)과 다른 도전형을 가지거나, 베이스 영역(10)과 동일한 도전형을 가지면서 베이스 영역(10)보다 높은 도핑 농도를 가진다. 일 예로, 베이스 영역(10)이 제1 도전형(일 예로, n형 도전형)을 가질 수 있다.
반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 본 실시예에서 반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)에 의하여 형성된 요철(112, 114)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 및/또는 후면에 요철(112, 114)이 형성되면, 반도체 기판(110)의 전면 및/또는 후면을 통하여 입사되는 광의 반사도를 저하할 수 있다. 따라서 베이스 영역(10)과 제2 도전형 영역(30)에 의하여 형성된 pn 접합에 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
좀더 구체적으로, 본 실시예에서는 요철(112, 114)은 반도체 기판(110)의 전면(전면 쪽 표면)에 형성되는 제1 요철(112)과 반도체 기판(110)의 후면(후면 쪽 표면)에 형성되는 제2 요철(114)을 포함할 수 있다. 이에 의하여 반도체 기판(110)의 전면 및 후면으로 입사하는 광의 반사를 모두 방지할 수 있어, 본 실시예와 같은 양면 수광형(bi-facial) 구조를 가지는 태양 전지(100)에서의 광 손실을 효과적으로 감소할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 일 변형예로, 도 3에 도시한 바와 같이, 반도체 기판(110)의 전면에 제1 요철(112)이 구비되고 반도체 기판(110)의 후면에 제2 요철(114)이 구비되지 않을 수 있다. 다른 변형예로, 반도체 기판(110)의 전면에 제1 요철(112)이 구비되지 않고 반도체 기판(110)의 후면에 제2 요철(114)이 구비될 수도 있다. 또 다른 변형예로, 반도체 기판(110)에 제1 요철(112) 및 제2 요철(114)이 구비되지 않을 수도 있다.
반도체 기판(110)의 전면에 위치하는 제1 요철(112)은 광학적 손실을 최소화할 수 있도록 제1 요철부(112a) 및 제2 요철부(112b)을 포함할 수 있다. 제2 요철부(112b)는 제1 요철부(112a) 위에, 좀더 상세하게는, 제1 요철부(112a)를 구성하는 외면 위에 형성되며 해당 제1 요철부(112a)보다 작은 크기를 가질 수 있다. 이에 따라 제2 요철부(112b)의 평균 크기는 제1 요철부(112a)의 평균 크기보다 작을 수 있고, 제2 요철부(112b)는 제1 요철부(112a)를 구성하는 각각의 외면 위에 적어도 하나 이상, 예를 들어, 복수 개 위치할 수 있다. 이와 같은 제1 요철부(112a)와 제2 요철부(112b)는 서로 다른 방법에 의하여 형성될 수 있다.
제1 요철부(112a)의 외면은 특정한 결정면들로 구성될 수 있다. 일 예로, 제1 요철부(112a)는 (111)면인 4개의 외면에 의하여 형성되는 대략적인 피라미드 형상을 가질 수 있다. 이와 같은 제1 요철부(112a)는 습식 식각에 의한 비등방 식각에 의하여 형성될 수 있다. 습식 식각에 의하여 제1 요철부(112a)를 형성하면, 간단한 공정에 의하여 짧은 시간 내에 제1 요철부(112a)를 형성할 수 있다. 습식 식각에 의하여 제1 요철부(112a)를 형성하는 공정에 대해서는 추후에 좀더 상세하게 설명한다.
제2 요철부(112b)는 제1 요철부(112a)의 외면(예를 들어, (111) 면) 상에 미세한 크기를 가지면서 형성될 수 있다. 제2 요철부(112b)은 뾰족한 단부를 가질 수 있는데, 본 발명이 이에 한정되는 것은 아니며 제2 요철부(112b)가 라운드진 단부를 가질 수도 있다. 제2 요철부(112b)의 평균 크기가 제1 요철부(112a)의 평균 크기보다 작을 수 있다. 그리고 제2 요철부(112b)의 크기 편차가 제1 요철부(112a)의 크기 편차보다 작을 수 있다. 이는 제2 요철부(112b)의 평균 크기가 더 작기 때문이기도 하며, 제2 요철부(112b)의 공정이 등방성 식각을 기본으로 하여 이루어지기 때문이기도 하다. 이와 같이 본 실시예에서는 균일하고 미세한 제2 요철부(112b)가 제1 요철부(112a)의 외면 상에 형성된다. 이와 같은 제2 요철부(112b)는 건식 식각에 의하여 등방 식각하여 형성될 수 있다. 건식 식각으로는, 일 예로, 반응성 이온 식각(reactive ion etching, IRE)이 사용될 수 있다. 반응성 이온 식각에 의하면 제2 요철부(112b)를 미세하고 균일하게 형성할 수 있다.
본 실시예에서 반도체 기판(110)의 후면에 형성되는 제2 요철(114)은 제1 요철부(114a)를 구비할 수 있다. 제2 요철(114)의 제1 요철부(114a)에 대해서는 제1 요철(112)의 제1 요철부(112a)에 대한 설명이 그대로 적용될 수 있으므로, 이에 대한 상세한 설명을 생략한다. 이와 같이 반도체 기판(110)의 제2 요철(114)이 제1 요철부(114a)만을 구비하여 제1 및 제2 요철부(112a, 112b)를 가지는 제1 요철(112)과 다른 형상을 가지면, 제1 요철(112)에 의하여 광의 입사량이 많은 반도체 기판(110)의 전면에서의 반사를 효과적으로 방지할 수 있고, 제2 요철(114)은 간단한 구조를 가지도록 하여 태양 전지(100)의 제조 공정을 단순화할 수 있다.
본 발명이 상술한 제1 요철부(112a), 제2 요철부(112b), 제1 요철부(114a)의 형상, 평균 크기, 크기 편차 등에 한정되는 것은 아니며, 제1 요철부(112a), 제2 요철부(112b), 제1 요철부(114a)의 형상, 평균 크기, 크기 편차 등은 다양하게 변형될 수 있다. 그리고 반도체 기판(110)의 전면에 형성된 제1 요철(112)이 제1 요철부(112a) 및 제2 요철부(112b) 중 적어도 하나를 구비하지 않거나, 제2 요철(114)이 제1 요철부(114a) 이외의 다른 요철을 구비하거나, 그 외에도 제1 요철(112) 및 제2 요철(114)이 다른 형상, 형태 등을 가질 수 있다.
제1 및 제2 도전형 영역(20, 30) 중 베이스 영역(10)과 다른 도전형을 가지는 하나의 영역은 에미터 영역의 적어도 일부를 구성한다. 에미터 영역은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성한다. 제1 및 제2 도전형 영역(20, 30) 중 베이스 영역(10)과 동일한 도전형을 가지는 다른 하나는 전계(surface field) 영역의 적어도 일부를 구성한다. 전계 영역은 반도체 기판(110)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 전계를 형성한다.
이때, 제1 또는 제2 도전형 도펀트로는 n형 또는 p형을 나타낼 수 있는 다양한 물질을 사용할 수 있다. p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, p형 도펀트가 보론(B)이고 n형 도펀트가 인(P)일 수 있다.
일 예로, 베이스 영역(10)은 제1 도전형일 수 있고, 제1 도전형이 n형이고 제2 도전형이 p형일 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 제2 도전형 영역(30)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 후면 쪽으로 이동하여 제1 전극(42)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제2 전극(44)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10)이 제2 도전형을 가지는 것도 가능하다.
반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 제2 도전형을 가지는 제2 도전형 영역(30)이 형성될 수 있다. 제2 도전형 영역(30)은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성할 수 있다.
본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다.
본 실시예에서는 도핑 영역으로 구성되는 제2 도전형 영역(30)이 반도체 기판(110)의 전면 쪽에 전체적으로 형성된다. 이에 따라 반도체 기판(110)의 전면 쪽에 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층이 위치하지 않도록 한다. 반도체층은 광 투과도가 낮아 반도체 기판(110) 위에 반도체층이 위치하는 경우에는 반도체층에 의하여 광 손실이 발생할 수 있다. 본 실시예에서는 반도체 기판(110) 내에 도핑 영역으로 구성된 제2 도전형 영역(30)을 형성하여 반도체 기판(110)의 전면에 반도체층이 위치할 경우의 문제를 방지할 수 있다.
도 1에서는 제2 도전형 영역(30)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일 변형예로, 도 4에 도시한 바와 같이, 제2 도전형 영역(30)이 선택적 구조(selective structure)를 가질 수 있다. 즉, 제2 도전형 영역(30)이 제2 전극(44)에 대응하는 부분에 형성되며 낮은 저항 또는 높은 제2 도전형 도펀트의 도핑 농도를 가지는 제1 영역(301)과, 그 외 부분에 위치하여 제1 영역(301)보다 높은 저항 또는 낮은 제2 도전형 도펀트의 도핑 농도를 가지는 제2 영역(302)을 포함할 수도 있다. 그리고 제2 도전형 영역(30)이 반도체 기판(110)과 다른 결정 구조를 가지거나 및/또는 반도체 기판(110) 위에 위치하며 반도체 기판(110)과 별도로 형성되는 별개의 반도체층일 수 있다. 그 외의 다양한 변형이 가능하다.
그리고 반도체 기판(110)의 후면 위에 터널링층(52)이 형성될 수 있다. 터널링층(52)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 다수 캐리어(majority carrier)는 터널링층(52)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어만이 터널링층(52)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(52)을 통과할 수 있다. 또한, 터널링층(52)은 제1 도전형 영역(20)의 도펀트가 반도체 기판(110)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(52)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(52)은 반도체 기판(110)의 후면에 전체적으로 형성될 수 있다. 이에 따라 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(52)의 두께가 제1 또는 제2 패시베이션층(22, 32)의 두께보다 작을 수 있다. 일 예로, 터널링층(52)의 두께가 10nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5nm 내지 5nm, 일 예로, 1nm 내지 4nm)일 수 있다. 터널링층(52)의 두께가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(52)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(52)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(52)의 두께가 0.5nm 내지 5nm(좀더 구체적으로 1nm 내지 4nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(52)의 두께가 다양한 값을 가질 수 있다.
터널링층(52) 위에 제1 도전형 영역(20)이 위치할 수 있다. 이때, 제1 도전형 영역(20)은 베이스 영역(10)과 동일한 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)를 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110) 위(좀더 명확하게는, 터널링층(52) 위)에서 반도체 기판(110)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(20)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다.
제1 도전형 영역(20)은 후면 전계를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110)의 후면 위의 터널링층(52) 위에서 전체적으로 형성된다. 제1 도전형 영역(20)이 터널링층(52) 위에 형성되어 반도체 기판(110)에 형성되는 도핑 영역을 줄일 수 있으므로, 도핑 영역 형성 시 발생할 수 있는 반도체 기판(110)의 손상, 도핑 영역에 의한 표면 재결합 증가를 효과적으로 방지할 수 있다. 이에 따라 표면 재결합을 효과적으로 방지하여 태양 전지(100)의 개방 전압을 크게 향상할 수 있다. 또한, 제1 도전형 영역(20)이 전체적으로 형성되므로 별도의 패터닝 공정 등이 요구되지 않는다.
반도체 기판(110)의 후면 위에, 좀더 정확하게는, 반도체 기판(110) 위에 위치한 제1 도전형 영역(20) 위에 제1 패시베이션층(22)이 형성되고, 제1 전극(42)이 제1 패시베이션층(22)을 관통하여(즉, 개구부(102)를 통하여) 제1 도전형 영역(20)에 전기적으로 연결(일 예로, 접촉)하여 형성된다. 그리고 반도체 기판(110)의 전면 위에, 좀더 정확하게는, 반도체 기판(110)에 형성된 제2 도전형 영역(30) 위에 제2 패시베이션층(32)이 형성되고, 제2 전극(44)이 제2 패시베이션층(32)을 관통하여(즉, 개구부(104)를 통하여) 제2 도전형 영역(30)에 전기적으로 연결(일 예로, 접촉)하여 형성된다.
제1 패시베이션층(22)은 제1 전극(42)에 대응하는 개구부(102)를 제외하고 실질적으로 반도체 기판(110)의 후면 위에서 전체적으로 형성될 수 있다. 제2 패시베이션층(32)은 제2 전극(44)에 대응하는 개구부(104)를 제외하고 실질적으로 반도체 기판(110)의 전면 위에서 전체적으로 형성될 수 있다.
본 실시예에서 제1 패시베이션층(22)은 제1 도전형 영역(20) 위에 위치하며 수소를 가지는 제1 알루미늄 산화물층(22a), 그리고 제1 알루미늄 산화물층(22a) 위에 위치하며 제1 알루미늄 산화물층(22a)과 다른 물질을 포함하는 제1 유전층(22b)을 포함할 수 있다. 제2 패시베이션층(32)은 제2 도전형 영역(30) 위에 위치하는 제2 알루미늄 산화물층(32a), 그리고 제2 알루미늄 산화물층(32a) 위에 위치하며 제2 알루미늄 산화물층(32a)과 다른 물질을 포함하는 제2 유전층(32b)을 포함할 수 있다.
여기서, 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)은 기본적으로 알루미늄과 산소를 포함하는 알루미늄 산화물로 구성되되 서로 다른 역할을 수행한다. 제1 알루미늄 산화물층(22a)은 반도체 기판(110)의 후면 쪽에서 반도체층(예를 들어, 다결정 반도체층, 특히 n형 도전형을 가지는 다결정 반도체층)인 제1 도전형 영역(20) 위에 위치하고, 제2 알루미늄 산화물층(32a)은 반도체 기판(110)의 전면 쪽에서 반도체 기판(110)의 일부로 구성되는 제2 도전형 영역(30) 위에 위치하여 차이가 있기 때문이다. 좀더 구체적으로, 다결정 반도체층(특히 n형 다결정 반도체층)으로 구성되는 제1 도전형 영역(20) 위에 인접 위치하는 제1 알루미늄 산화물층(22a)은 반도체 기판(110) 및/또는 제1 도전형 영역(20)에 수소를 주입하여 수소 패시베이션을 구현하는 수소 주입층으로서의 역할을 할 수 있다. 그리고 반도체 기판(110)(특히 p형의 제2 도전형 영역(30)) 위에 인접 위치하는 제2 알루미늄 산화물층(32a)은 고정 전하를 이용하여 재결합을 방지하는 고정 전하 패시베이션층으로서의 역할을 할 수 있다. 이에 대해서는 제1 유전층(22b) 및 제2 유전층(32b)을 설명한 이후에 좀더 상세하게 설명한다.
제1 알루미늄 산화물층(22a) 위에 위치하는 제1 유전층(22b)은 수소 주입층으로 기능하는 제1 알루미늄 산화물층(22a)의 수소를 주입하는 어닐링 공정에서 수소가 외부로 방출되는 것을 방지하는 캡핑층(capping layer)의 역할을 수행할 수 있다. 그리고 제1 전극(42)이 일정한 패턴을 가져 양면으로 광이 입사되는 양면 수광형 구조를 가지는 경우에는 반도체 기판(110)의 후면으로 입사되는 광의 반사를 방지하는 반사 방지층으로서의 역할을 수행할 수 있다. 또한, 제1 알루미늄 산화물층(22a)을 덮어 외부의 산성 물질 등으로부터 제1 알루미늄 산화물층(22a)을 보호하는 보호층으로서의 역할을 할 수 있다. 이에 따라 제1 알루미늄 산화물층(22a)을 단독으로 사용하는 경우에 비하여 제1 알루미늄 산화물층(22a) 및 제1 유전층(22b)의 적층 구조로 사용하는 경우에 신뢰성이 더 우수하다.
제2 알루미늄 산화물층(32a) 위에 위치하는 제2 유전층(32b)은 반도체 기판(110)의 전면으로 입사되는 광의 반사를 방지하는 반사 방지층으로서의 역할을 수행할 수 있다. 또한, 제2 알루미늄 산화물층(32a)을 덮어 외부의 산성 물질 등으로부터 제2 알루미늄 산화물층(32a)을 보호하는 보호층으로서의 역할을 할 수 있다. 이에 따라 제2 알루미늄 산화물층(32a)을 단독으로 사용하는 경우에 비하여 제2 알루미늄 산화물층(32a) 및 제2 유전층(32b)의 적층 구조로 사용하는 경우에 신뢰성이 더 우수하다.
예를 들어, 제1 유전층(22b)이 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물을 포함할 수 있다. 제2 유전층(32b)이 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물을 포함할 수 있다. 일 예로, 제1 유전층(22b) 및 제2 유전층(32b)이 실리콘 질화물로 형성되면 캡핑층, 반사 방지층, 그리고 보호층의 역할을 효과적으로 수행할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)은 동일한 공정에서 동시에 형성되어 동일한 물질, 조성 및 두께를 가질 수 있다. 상술한 바와 같이 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)이 서로 다른 역할을 하는 경우에도 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)을 동시에 형성하여 제조 공정을 단순화할 수 있다. 그리고 제1 유전층(22b)과 제2 유전층(32b)이 서로 다른 물질, 조성 및/또는 두께를 가질 수 있다. 일 예로, 제1 유전층(22b)과 제2 유전층(32b)이 동일한 물질로 구성되되 조성 및/또는 두께가 다를 수 있다. 이는 제1 유전층(32b)과 제2 유전층(32b)을 별개의 공정에서 형성하였기 때문이다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)이 서로 다른 별개의 공정에서 형성되어 서로 다른 물질, 조성 및/또는 두께를 가질 수 있다. 또는, 제1 유전층(22b)과 제2 유전층(32b)이 동일한 공정에서 동시에 형성되어 동일한 물질, 조성 및 두께를 가질 수 있다. 그 외의 다양한 변형이 가능하다.
앞서 언급한 바와 같이, 동일한 물질, 조성 및 두께를 가지는 경우에도 다결정 반도체층(특히 n형 다결정 반도체층)으로 구성되는 제1 도전형 영역(20) 위에 인접 위치하는 제1 알루미늄 산화물층(22a)과 반도체 기판(110)(특히 p형의 제2 도전형 영역(30)) 위에 인접 위치하는 제2 알루미늄 산화물층(32a)은 서로 다른 역할을 할 수 있다. 좀더 구체적으로, 제1 알루미늄 산화물층(22a)은 수소 주입층으로서의 역할을 할 수 있고, 제2 알루미늄 산화물층(32a)은 고정 전하 패시베이션층으로서의 역할을 할 수 있다. 이를 도 5 및 도 6을 참조하여 좀더 상세하게 설명한다.
도 5는 결함(trap site)에 의한 재결합 모델 및 이를 방지하기 위한 고정 전하 패시베이션을 설명하기 위한 개략도이다. 도 6는 본 발명의 실시예에 따른 태양 전지에서 반도체 기판, 터널링층 및 제1 도전형 영역의 밴드 다이어그램을 도시한 도면이다.
도 5를 참조하면, 결함에 의한 재결합은 가전도대(valence band)에 위치한 정공, 전도대(conduction band)에 위치한 전자, 점유되지 않은 트랩 준위(trap level)에 의하여 발생되어 패시베이션 특성을 저하시킬 수 있다. 도 5의 화살표 (1)에 도시한 바와 같이, 여기된 전자가 트랩 준위에 속박되고 도 5의 화살표 (2)에 도시한 바와 같이 트랩 준위의 전자가 정공에 결합되어 재결합이 일어날 수 있다. 그러면, 점유되지 않은 트랩 준위가 다시 존재하게 되므로 도 5의 화살표 (1) 및 (2)에 도시한 바와 같은 과정이 반복되어 계속하여 재결합이 일어날 수 있다.
고정 전하 패시베이션은 패시베이션층에 포함된 고정 전하에 의하여 도 5의 화살표 (1)에 도시한 과정에 의하여 트랩 준위에 속박되어 있는 전자의 속박을 다시 풀어내는 것에 의하여 전자와 정공의 재결합의 발생을 방지하는 것이다. 이 경우에는 점유되지 않은 트랩 준위가 계속하여 존재하게 되므로 다시 도 5의 화살표 (1) 및 (2)에 도시한 바와 같은 과정이 반복되어 재결합이 일어날 수 있다.
본 실시예에서와 같이 터널링층(52)에 의하여 반도체 기판(110)에 터널 접합된 n형 다결정 반도체층으로 구성된 제1 도전형 영역(20)이 구비되면, 도 6에 도시한 바와 같이 반도체 기판(110)과 제1 도전형 영역(20)의 페르미 레벨이 같은 값을 가질 수 있도록 정렬되어 터널 접합된다. 도 6와 같이 접합되면, 반도체 기판(110) 내의 전도대에 있는 전자는 터널링층(52)을 통과하면 제1 도전형 영역(20)의 전도대로 쉽게 이동할 수 있다. 반면, 반도체 기판(110) 내의 정공은 터널링층(52)을 통과하지 못한다. 즉, 터널링층(52)이 정공에 대한 에너지 배리어의 역할을 하게 된다. 따라서 도 5의 화살표 (1)에 도시한 바와 같은 공정에 의하여 여기된 전자가 트랩 준위에 속박되어도, 트랩 준위에 속박된 전자가 외부의 열, 광 등의 에너지에 의하여 속박이 풀리거나 그 상태로 트랩 준위를 점유하게 되어 다른 전자가 트랩되는 것을 방지할 수 있다. 이에 따라 트랩 준위에 전자가 속박되어도 트랩 준위에 속박된 전자가 재결합되지 않으므로 고정 전하 패시베이션을 이용하여 이를 풀어내지 않아도 된다. 이에 따라 반도체 기판(110)에 터널 접합된 n형 다결정 반도체층으로 구성된 제1 도전형 영역(20)에는 고정 전하 패시베이션이 요구되지 않는바 패시베이션층의 고정 전하의 극성을 고려하지 않아도 된다.
이에 따라 음의 고정 전하를 가지는 제1 알루미늄 산화물층(22a)을 n형 다결정 반도체층으로 구성된 제1 도전형 영역(20)에 사용하여도 고정 전하 패시베이션에 의한 문제가 발생하지 않는다. 종래에는 알루미늄 산화물은 음의 고정 전하를 가지므로 p형 도전형을 가지는 반도체 기판에 고정 전하 패시베이션을 구현하기 위하여 주로 사용되었으며, 본 실시예에서와 같이 다결정 반도체층(특히, n형 다결정 반도체층)을 위한 패시베이션층으로 사용되지 않았다. 이는 도전형 영역의 결정 구조(일 예로, 다결정 구조) 및 접합 구조(일 예로, 터널 접합)을 고려하지 않고 고정 전하의 극성만을 고려한 것에 의한 것으로 예측된다.
이와 같이 본 실시예에서 제1 알루미늄 산화물층(22a)은 고정 전하 패시베이션층으로서의 역할을 수행하지 않는다. 대신, 본 실시예에서 제1 알루미늄 산화물층(22a)은 반도체 기판(110) 및/또는 제1 도전형 영역(20)에 수소를 주입하는 역할을 할 수 있다. 반도체 기판(110) 및/또는 제1 도전형 영역(20)에 주입된 수소는 반도체 기판(110) 및/또는 제1 도전형 영역(20)의 결함과 결합하여 결함 밀도를 낮추는 역할을 할 수 있다. 이에 의하여 전자와 정공의 재결합을 효과적으로 방지하여 패시베이션 특성을 향상하고 태양 전지(100)의 효율을 증가시킬 수 있다.
알루미늄 산화물로 구성된 제1 알루미늄 산화물층(22a)은 단위 부피당 수소 함유량이 상대적으로 높으며 얇은 두께로도 효과적으로 수소를 주입할 수 있다. 예를 들어, 제1 알루미늄 산화물층(22a)은 단위 부피당 수소 함유량이 제1 유전층(22b)(일 예로, 실리콘 질화물로 구성된 제1 유전층(22b))의 단위 부피당 수소 함유량보다 클 수 있다. 또는, 제1 알루미늄 산화물층(22a)의 수소 주입 효과가 제1 유전층(22b)(일 예로, 실리콘 질화물로 구성된 제1 유전층(22b))의 수소 주입 효과보다 우수할 수 있다. 도 7에 도시한 바와 같이, 실리콘 질화물(SiNy)을 패시베이션층으로 사용한 경우보다 알루미늄 산화물(AlOx)을 패시베이션층으로 사용한 경우에 암시 개방 전압(implied Voc)이 높은 것을 알 수 있다. 이로부터 알루미늄 산화물로 구성되는 제1 알루미늄 산화물층(22a)의 수소 주입 효과가 실리콘 질화물로 구성된 제1 유전층(22b)의 수소 주입 효과보다 우수한 것을 알 수 있다. 특히, 반도체 기판(110)의 후면이 요철부(예를 들어, 제2 요철(114))를 구비하는 경우에 실리콘 질화물(SiNy)을 패시베이션층으로 사용한 경우보다 알루미늄 산화물(AlOx)을 패시베이션층으로 사용한 경우에 암시 개방 전압이 더 크게 높은 것을 알 수 있다. 이로부터 알루미늄 산화물(AlOx)이 반도체 기판(110)에 결함이 많이 존재할 경우에 반도체 기판(110)의 결함 밀도를 낮추는 효과가 높음을 알 수 있다.
이와 같이 수소 함유량이 높고 수소 주입 효과가 우수한 제1 알루미늄 산화물층(22a)을 사용하여 수소 주입 효과를 향상할 수 있다. 제1 알루미늄 산화물층(22a)은 얇은 두께로도 우수한 수소 주입 효과를 가질 수 있고 일정 수준 이상에서는 수소 주입 효과가 포화(saturation)될 수 있다. 이에 따라 제1 알루미늄 산화물층(22a)의 두께가 제1 유전층(22b)의 두께보다 작을 수 있다. 그러면, 수소 주입 효과를 유지하게 유지하면서도 제1 전극(42)의 형성 시 제거되어야 하는 제1 패시베이션층(22)의 두께를 줄여 제1 전극(42)의 형성 공정을 단순화하고 제1 전극(42)의 컨택 특성을 향상할 수 있다.
반면, 제2 알루미늄 산화물층(32a)은 p형 도전형을 가지며 반도체 기판(110)의 일부를 구성하는 제2 도전형 영역(30) 위에 인접 위치하여 음의 고정 전하에 의하여 고정 전하 패시베이션을 구현하는 역할을 한다. 반도체 기판(110)에서는 도 5의 화살표 (1) 및 (2)에 도시한 바와 같은 과정이 반복되어 계속하여 재결합이 일어날 수 있음을 고려하여, 트랩 준위에 속박되어 있는 전자의 속박을 다시 풀어내는 것에 의하여 전자와 정공의 재결합의 발생을 방지하는 것이다.
이와 같이 본 실시예에서는 제1 및 제2 도전형 영역(20, 30)의 결정 구조, 접합 구조, 도전형 등을 모두 고려하여 서로 다른 패시베이션을 구현하지만 동일한 물질을 가지는 제1 및 제2 알루미늄 산화물층(22a, 32a)을 구비한다. 그리고 그 위에 제1 및 제2 유전층(22b, 32b)을 동일한 물질로 구비할 수 있다. 이와 같이 동일한 적층 구조를 가지는 제1 및 제2 패시베이션층(22, 32)을 구비하여 제조 공정을 단순화할 수 있다.
제1 및 제2 전극(42, 44)은 다양한 도전성 물질(일 예로, 금속)으로 구성되는 금속 전극층을 구비하며 다양한 형상을 가질 수 있다.
도 2를 참조하면, 제1 전극(42)은 일정한 피치를 가지면서 서로 이격되며 일 방향으로 형성되는 복수의 핑거 전극(42a)을 포함할 수 있다. 도면에서는 핑거 전극(42a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)은 핑거 전극들(42a)과 교차(일 예로, 직교)하는 방향으로 형성되어 핑거 전극(42a)을 연결하는 버스바 전극(42b)을 포함할 수 있다. 이러한 버스바 전극(42b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a)의 폭보다 버스바 전극(42b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b)의 폭이 핑거 전극(42a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
제2 전극(44)은 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 각기 대응하는 핑거 전극(44a) 및 버스바 전극(44b)을 포함할 수 있다. 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 대해서는 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 대한 내용이 그대로 적용될 수 있다. 제1 전극(42)의 핑거 전극(42a)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a)의 폭, 피치 등과 서로 동일할 수도 있고 서로 다를 수 있다. 제1 전극(42)의 버스바 전극(42b)의 폭은 제2 전극(44)의 버스바 전극(44b)의 폭과 동일할 수도 있고 서로 다를 수도 있으나, 제1 전극(42)의 버스바 전극(42b)과 제2 전극(44)의 버스바 전극(44b)은 동일한 위치에서 동일한 피치를 가지도록 배치될 수 있다.
이와 같이 제1 및 제2 전극(42, 44)이 일정한 패턴을 가지면, 태양 전지(100)는 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하다. 그 외의 다양한 변형이 가능하다.
본 실시예에서는 파이어 스루(fire-through) 공정 시 제1 전극(42)에 포함되는 물질이 터널링층(52)에 도달하여 터널링층(52)이 손상되는 것을 방지할 수 있도록 제1 전극(42)의 물질 또는 조성을 제2 전극(44)의 물질 또는 조성과 다르게 할 수 있다. 예를 들어, 제1 전극(42)의 글라스 프릿 함량이 제2 전극(44)의 글라스 프릿 함량보다 작을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 전극(42)의 글라스 프릿 함량이 제2 전극(44)의 글라스 프릿 함량과 같거나 이보다 클 수 있다. 또한, 제1 전극(42)의 물질 또는 조성이 제2 전극(44)의 물질 또는 조성과 같을 수도 있다.
또는, 핑거 전극(42a, 44a)과 버스바 전극(42b, 44b)의 물질 또는 조성을 서로 다르게 할 수 있다. 예를 들어, 핑거 전극(42a, 44a)과 버스바 전극(42b, 44b)의 폭이 다를 경우 파이어 스루 특성이 서로 다를 수 있음을 고려하여 핑거 전극(42a, 44a)과 버스바 전극(42b, 44b)의 글라스 프릿 함량을 서로 다르게 할 수 있다. 일 예로, 캐리어를 직접 수집해야 하는 핑거 전극(42a, 44a)의 글라스 프릿 함량이 버스바 전극(42b, 44b)의 글라스 프릿 함량보다 작을 수 있다. 이 경우에 핑거 전극(42a, 44a)이 도전형 영역(20, 30)에 직접 접촉 형성되고, 버스바 전극(42b, 44b)이 도전형 영역(20, 30)에 직접 접촉되지 않고 제1 또는 제2 패시베이션층(22, 32)을 사이에 두고 도전형 영역(20, 30)에 이격될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 핑거 전극(42a, 44a)의 물질 또는 조성이 버스바 전극(42b, 44b)의 물질 또는 조성과 같을 수도 있다.
도 2에서는 태양 전지(10)의 일면을 기준으로 버스바 전극(42b, 44b)이 3개 구비되는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 버스바 전극(42b, 44b)의 개수가 2개 이상일 수 있고, 버스바 전극(42b, 44b)에 부착되는 인터커넥터, 리본, 배선재 등의 형상에 따라 그 개수, 형태, 배치 등이 달라질 수 있다.
일 변형예로, 도 8에 도시한 바와 같이, 일면을 기준으로 버스바 전극(42b)의 개수가 개수가 각기 6개 내지 33개(예를 들어, 8개 내지 33개, 일 예로, 10개 내지 33개, 특히, 10개 내지 15개)일 수 있고, 서로 균일한 간격을 두고 위치할 수 있다. 여기서, 버스바 전극(42b)은 상대적으로 넓은 폭을 가지며 길이 방향에서 복수로 구비되는 패드부(422)를 구비하고, 길이 방향으로 복수의 패드부(422)를 연결하는 라인부(421)를 더 구비할 수 있다. 그 외에도 제1 전극(42)이 테두리 라인(42c), 에지 전극부(42d) 등을 더 포함할 수 있다. 도 8 및 상술한 설명에서는 제1 전극(42)을 위주로 도시하였으나, 제2 전극(44)이 이와 동일 또는 유사한 형상을 가질 수 있다. 테두리 라인(42c), 에지 전극부(42d)는 구비되거나 구비되지 않을 수도 있고, 그 형상, 배치 등은 다양하게 변형될 수 있다.
이와 같은 형상의 버스바 전극(42b)를 구비하는 태양 전지(100)는, 와이어 형상의 배선재(인터커넥터)를 사용하여 이웃한 태양 전지(100) 또는 외부 회로와 연결될 수 있다. 와이어 형상의 배선재는 상대적으로 넓은 폭(예를 들어, 1mm 초과)을 가지는 리본보다 작은 폭을 가질 수 있다. 일 예로, 배선재의 최대 폭이 1mm 이하(일 예로, 500㎛ 이하, 좀더 구체적으로, 250 내지 500㎛)일 수 있다.
이와 같은 배선재는 코어층과 이의 표면에 형성되는 솔더층을 구비한 구조를 가질 수 있다. 그러면, 복수의 배선재를 태양 전지(100)를 올려 놓은 상태에서 열과 압력을 가하는 공정에 의하여 많은 개수의 배선재를 효과적으로 부착할 수 있다. 배선재 또는 이에 포함되는 코어층이 라운드진 부분을 포함할 수 있다. 즉, 배선재 또는 코어층의 단면은 적어도 일부가 원형, 또는 원형의 일부, 타원형, 또는 타원형의 일부, 또는 곡선으로 이루어진 부분을 포함할 수 있다.
그러면, 작은 폭을 가지는 배선재에 의하여 광 손실 및 재료 비용을 최소화하면서 많은 개수의 배선재에 의하여 캐리어의 이동 거리를 줄일 수 있다. 이와 같이 광 손실을 줄이면서도 캐리어의 이동 거리를 줄여 태양 전지(100)의 효율을 향상할 수 있고, 배선재에 의한 재료 비용을 줄일 수 있다.
그 외에도 제1 및 제2 전극(42, 44)의 구조, 형상, 배치, 그리고 이에 연결되는 배선재, 인터커넥터, 리본 등의 구조, 형상 등은 다양하게 변형될 수 있다.
본 실시예에서는 도핑 영역으로 구성된 제2 도전형 영역(30) 및 반도체층으로 구성된 제1 도전형 영역(20)을 구비하여 반도체 기판(110)의 전면에서의 광의 입사 방해를 최소화하고 제1 도전형 영역(20)에 의한 재결합 특성 저하를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다.
이러한 구조에서 제1 도전형 영역(20)(특히, n형의 반도체층) 위에 위치한 제1 패시베이션층(22)이 제1 알루미늄 산화물층(22a) 및 제1 유전층(22b)을 구비하여, 제1 알루미늄 산화물층(22a)에 의한 수소 패시베이션 효과를 구현하면서 제1 유전층(22b)에 의하여 수소 주입 효과를 향상하고 신뢰성을 향상할 수 있다. 또한, 제2 도전형 영역(30)(특히, p형을 가지는 반도체 기판(110)의 일부) 위에 위치한 제2 패시베이션층(32)이 제2 알루미늄 산화물층(32a) 및 제2 유전층(32b)을 구비하여, 제2 알루미늄 산화물층(32a)에 의하여 전계 효과 패시베이션을 구현하고 제2 유전층(32b)에 의하여 신뢰성을 향상할 수 있다.
이와 같이 제1 및 제2 도전형 영역(20, 30)의 결정 구조, 접합 구조, 도전형 등을 모두 고려한 물질 및 적층 구조로 제1 및 제2 패시베이션층(22, 32)을 구성하여 태양 전지(100)의 패시베이션 특성 및 효율을 향상할 수 있다. 특히, 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)은 제1 및 제2 도전형 영역(20, 30)의 결정 구조, 접합 구조, 도전형 등을 모두 고려하여 서로 다른 패시베이션을 구현하지만 동일한 물질을 가질 수 있다. 그리고 그 위에 제1 및 제2 유전층(22b, 32b)을 동일한 물질로 구성할 수 있다. 이와 같이 동일한 적층 구조를 가지는 제1 및 제2 패시베이션층(22, 32)을 구비하여 제조 공정을 단순화할 수 있다.
상술한 태양 전지(100)를 제조하는 방법의 일 실시예를 도 9, 그리고 도 10a 내지 도 10j를 참조하여 상세하게 설명한다. 상술한 설명에서 이미 설명한 내용에 대해서는 상세한 설명을 생략하고 설명하지 않은 부분에 대하여 상세하게 설명한다.
도 9는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이고, 도 10a 내지 도 10j는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 9를 참조하면, 본 실시예에 따른 태양 전지(100)의 제조 방법은, 터널링층 형성 단계(S12), 반도체층 형성 단계(S14), 제1 식각 단계(S16), 제2 식각 단계(S18), 도핑 단계(S20), 알루미늄 산화물층 형성 단계(S22), 유전층 형성 단계(제1 어닐링 단계)(S24), 제2 어닐링 단계(S26) 및 전극 형성 단계(S28)을 포함한다.
도 10a에 도시된 바와 같이, 제1 요철부(112a, 114a)를 구비하는 반도체 기판(110)을 준비한다. 일 예로, 반도체 기판(110)의 전면에 제1 요철(112)의 제1 요철부(112a)가 구비되고, 반도체 기판(110)의 후면에 제2 요철(114)의 제1 요철부(114a)가 구비될 수 있다.
일 예로, 본 실시예에서 제1 요철부(112a, 114a)는 습식 식각에 의하여 형성될 수 있다. 습식 식각에 사용되는 식각 용액으로는 알칼리 용액(예를 들어, 수산화칼륨(KOH)을 포함하는 용액)을 사용할 수 있다. 이와 같은 습식 식각에 의하면 짧은 시간 내에 간단한 공정에 의하여 제1 요철부(112a, 114a)를 반도체 기판(110)의 표면에 형성할 수 있다. 이때, 식각 용액에 반도체 기판(110)을 침지하여 반도체 기판(110)의 양면(전면 및 후면)을 함께 식각할 수 있는 침지(dipping) 공정을 사용할 수 있다. 그러면, 반도체 기판(110)의 전면 및 후면에 형성되는 제1 요철부(112a, 114a)를 한 번의 침지 공정에 의하여 함께 형성할 수 있으므로, 공정을 단순화할 수 있다.
이와 같은 습식 식각에 의하면 제1 요철부(112a, 114a)의 반도체 기판(110)의 결정면에 따라 식각되므로, 제1 요철부(112a, 114a)의 외면이 일정한 결정면(예를 들어, (111) 면)을 가지도록 형성된다. 이에 의하여 제1 요철부(112a, 114a)는 4개의 (111) 면을 가지는 피라미드 형상을 가질 수 있고, 마이크로미터 수준의 평균 크기를 가질 수 있으며, 크기 편차는 상대적으로 큰 제1 편차를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 요철부(112a, 114a)가 다양한 방법에 의하여 형성되어 다양한 형상, 평균 크기, 크기 편차 등을 가질 수 있다.
본 실시예에서는 제1 요철부(112a, 114a)를 반도체 기판(110)의 양면에 각기 형성하여 양면 수광형 구조의 태양 전지(110)에서 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면, 후면 및 측면 중 하나에 제1 요철부(112a, 114a)가 형성되는 것도 가능하다. 또는, 반도체 기판(110)의 전면, 후면 및 측면에 제1 요철부(112a, 114a)가 형성되지 않는 것도 가능하다.
이어서, 도 10b에 도시한 바와 같이, 터널링층 형성 단계(S12)에서 반도체 기판(110)의 표면 위에 전체적으로 터널링층(52)을 형성한다. 좀더 구체적으로, 반도체 기판(110)의 전면 및 후면, 그리고 선택적으로 측면 위에 터널링층(52)이 형성될 수 있다. 도면에서는 반도체 기판(110)의 전면에 위치한 터널링층(52)과 반도체 기판의 후면에 위치한 터널링층(52)이 서로 분리되어 형성된 것을 예시하였으나, 터널링층(52)이 반도체 기판(110)의 전면 및 후면뿐만 아니라 측면까지 형성되어 반도체 기판(110)의 표면에 전체적으로 형성될 수도 있다. 이 경우에는 반도체 기판(110)의 전면, 측면 및 후면에 형성된 터널링층(52)이 서로 연속적으로 이어지는 형상을 가질 수 있다.
터널링층(52)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(52)이 형성될 수 있다.
이어서, 도 10c에 도시한 바와 같이, 반도체층 형성 단계(S14)에서 터널링층(52) 위에 반도체층(202)을 형성할 수 있다. 좀더 구체적으로, 반도체 기판(110)의 전면 및 후면, 그리고 선택적으로 측면에 형성된 터널링층(52) 위에 반도체층(202)을 형성한다. 도면에서는 반도체 기판(110)의 전면에 위치한 반도체층(202)과 반도체 기판(110)의 후면에 위치한 반도체층(202)이 서로 분리되어 형성된 것을 예시하였으나, 반도체층(202)이 터널링층(52) 위에서 반도체 기판(110)의 전면 및 후면뿐만 아니라 측면까지 형성되어 반도체 기판(110)의 표면에 전체적으로 형성될 수도 있다. 이 경우에는 반도체 기판(110)의 전면, 측면 및 후면에 형성된 반도체층(202)이 서로 연속적으로 이어지는 형상을 가질 수 있다.
반도체층(202)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 반도체층(202)은 제1 도전형 도펀트를 포함하지 않을 수도 있고, 적어도 일부의 층 또는 일부의 부분에 제1 도전형 도펀트를 포함할 수 있다. 그리고 반도체층(202)은 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 다결정 반도체층, 일 예로, 비정질 실리콘층, 미세 결정 실리콘층, 또는 다결정 실리콘층)으로 구성될 수 있다. 특히, 반도체층(202)은 다결정 반도체층(일 예로, 다결정 실리콘층)으로 구성되어 우수한 전기적 특성을 가질 수 있다. 이때, 반도체층(202)은 다결정 반도체층의 형태로 증착될 수도 있고, 비정질 반도체 또는 미세 결정 반도체층의 형태로 증착한 후에 재결정화 공정을 수행하여 다결정 반도체층을 형성할 수 있다.
반도체층(202)이 제1 도전형 도펀트를 포함하는 다결정 반도체층으로 구성되면 반도체층(202)을 제1 도전형 영역(도 10f의 참조부호 20, 이하 동일)으로 볼 수 있다. 따라서 이 경우에는 반도체층(202)을 형성하는 공정에 의하여 제1 도전형 영역(20)을 형성하였다고 볼 수 있다.
이어서, 도 10d에 도시한 바와 같이, 단면 식각에 의하여 반도체 기판(110)의 전면에 위치한 터널링층(52) 및 반도체층(202)을 제거하는 제1 식각 단계(S16)를 수행한다. 터널링층(52) 및 반도체층(202)이 반도체 기판(110)의 측면 쪽에도 위치하는 경우에는 반도체 기판(110)의 측면에 위치한 터널링층(52) 및 반도체층(202)의 부분이 제1 식각 단계(S16)에서 함께 식각될 수 있다. 그리고 도면에서는 제1 식각 단계(S16)에서 반도체층(202)과 함께 터널링층(52)을 함께 식각하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 식각 단계(S16)에서 터널링층(52)의 전부 또는 일부가 식각되지 않고 잔존할 수도 있다.
제1 식각 단계(S16)에 대해서는 도 10e에 도시한 공정에서 수행되는 제2 식각 단계(S18)를 설명할 때 좀더 상세하게 설명한다.
이어서, 도 10e에 도시한 바와 같이, 반도체 기판(110)의 전면에 제2 요철부(112b)를 형성하는 제2 식각 단계(S18)를 수행한다.
본 실시예에서 제1 식각 단계(S16)와 제2 식각 단계(S18)는 동일한 장비 내에서 연속적인 공정으로 이루어지는 인-시츄(in-situ) 공정에 의하여 수행될 수 있다. 따라서, 공정 조건에 따라 제1 식각 단계(S16)에서는 단면 식각을 할 수 있으면서 제2 식각 단계(S18)에서는 제2 요철부(112b)를 형성할 수 있는 식각 방법을 이용하여 제1 및 제2 식각 단계(S16, S18)를 수행할 수 있다.
일 예로, 본 실시예에서 제1 식각 단계(S16)와 제2 식각 단계(S18)는 반응성 이온 식각(reactive ion etching, RIE)에 의하여 수행되되, 그 공정 조건이 서로 다를 수 있다. 반응성 이온 식각이라 함은 식각 가스(예를 들어, Cl2, SF6, NF3, HBr 등)을 공급 한 후에 플라스마를 발생시켜 식각하는 건식 식각 방법이다. 반응성 이온 식각은 단면 식각에 적용될 수 있다. 그리고 결정 입자의 결정 방향 등을 고려하지 않고 기본적으로 등방성으로 해당 물질을 식각할 수 있다. 이에 따라 사용하는 식각 가스 등과 같은 공정 조건에 따라 반도체 기판(110)의 전면에 위치한 반도체층(202) 및/또는 터널링층(52)을 전체적으로 제거할 수도 있고, 반도체 기판(110)의 일면을 식각하여 제2 요철부(112b)를 형성할 수도 있다.
본 실시예에서는 제1 식각 단계(S16)와 제2 식각 단계(S18)에서 식각 가스의 종류, 분압, 압력 등의 공정 조건을 조절하여 원하는 식각이 이루어지도록 한다. 이에 대해서는 알려진 다양한 공정 조건이 적용될 수 있으므로 상세한 설명을 생략한다.
제2 식각 단계(S18)에 의하여 형성되는 제1 요철(112)의 제2 요철부(112b)는 제1 요철부(112a)의 외면에 형성되며 제1 요철(112)의 제1 요철부(112a)보다 작은 평균 크기를 가진다. 반응성 이온 식각은 결정 입자의 결정 방향에 관계없이 반도체 기판(110)의 표면에 미세하고 균일한 제2 요철부(112b)을 형성할 수 있다. 이때, 제2 요철부(112b)는 뾰족한 상부 단부를 가지도록 형성될 수 있으며, 나노미터 수준의 평균 크기를 가질 수 있으며, 크기 편차가 제1 편차보다 작은 제2 편차를 가질 수 있다.
이와 같이 본 실시예에서는 제1 요철(112)의 제1 요철부(112a)에 이보다 작은 평균 크기를 가지는 제2 요철부(112b)를 형성하여 반도체 기판(110)의 표면에서 발생할 수 있는 반사도를 최소화할 수 있다.
본 실시예에서는 제1 요철(112)만 제1 요철부(112a) 및 제2 요철부(112b)를 구비하고, 제2 요철(114)은 제1 요철부(114a)를 구비하고 제2 요철부(112b)를 구비하지 않는다. 제2 요철부(112b)를 형성하는 제2 식각 단계(S18)가 반도체층(202)을 식각하는 제1 식각 단계(S16) 이후에 이루어지므로 반도체층(202)에 의하여 반도체 기판(110)의 후면이 덮인 상태로 이루어지며, 제2 식각 단계(S18)가 단면 식각으로 이루어진다. 이에 따라 반도체 기판(110)의 전면에는 제2 요철부(112b)가 형성되고 후면에는 제2 요철부(112b)가 형성되지 않는다. 이에 의하면 광의 입사가 상대적으로 적은 반도체 기판(110)의 후면의 표면적을 최소화하고 반응성 이온 식각에 의한 손상을 최소화하여 패시베이션 특성을 향상할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 식각 단계(S16)와 제2 식각 단계(S18)가 별도의 장치 또는 공정에 의하여 수행될 수 있고, 제2 식각 단계(S18)를 수행하지 않을 수도 있다. 그 외의 다양한 변형이 가능하다.
이어서, 도 10f에 도시한 바와 같이, 도핑 단계(S20)에서는 제2 도전형 도펀트를 도핑 또는 확산하여 제2 도전형 영역(30)을 형성한다. 도핑 단계(S10)에서 반도체층(202) 또는 제1 도전형 영역(20)의 제1 도전형 도펀트가 함께 도핑, 확산, 또는 활성화(activation)될 수 있다. 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성하는 방법은 알려진 다양한 방법을 사용할 수 있다.
제1 도전형 영역(20)은 반도체층(202)을 기반으로 형성될 수 있다.
예를 들어, 반도체층(202)이 제1 도전형 도펀트를 포함하지 않는 경우에는 제1 도전형 도펀트를 도핑 또는 확산하여 제1 도전형 영역(20)을 형성한다. 반도체층(202)에 제1 도전형 도펀트를 도핑 또는 확산하는 방법으로는 다양한 방법을 사용할 수 있다. 예를 들어, 이온 주입법, 열 확산법, 레이저 도핑법 등의 방법에 의하여 제1 도전형 도펀트를 도핑 또는 확산시켜 제1 도전형 영역(20)을 형성할 수 있다. 이 경우에 제1 도전형 도펀트의 활성화를 위한 열처리 공정을 추가적으로 수행할 수 있다. 활성화를 위한 열처리 공정은 필수적인 것이 아니며 도핑 방법 등에 따라 생략될 수도 있다. 또는, 반도체층(202) 위에 제1 도전형 도펀트를 포함하는 제1 도펀트막(예를 들어, 인 실리케이트 유리(phosphorus silicate glass, PSG) 막)을 형성하면서 열처리 공정을 수행하는 것에 의하여 제1 도전형 도펀트를 확산하여 제1 도전형 영역(20)을 형성한 후에 제1 도펀트막을 제거할 수 있다. 제1 도펀트막은 다양한 방법에 의하여 형성될 수 있는데 상압 화학 기상 증착법(APCVD), 플라스마 유도 화학 기상 증착법(PECVD) 등에 의하여 형성될 수 있다. 특히, 이온 주입법 또는 제1 도펀트막을 형성하는 방법은 단면 도핑에 유리할 수 있다.
이와 같이 진성을 가지는 반도체층(202)을 형성한 후에 제1 도전형 도펀트를 도핑하면 제1 식각 단계(S16) 등에서 진성을 가지는 반도체층(202)이 좀더 쉽게 식각될 수 있다.
다른 예로, 반도체층(202)의 적어도 일부의 층 또는 적어도 일부의 부분이 제1 도전형 도펀트를 포함하는 경우에는 열처리 공정에 의하여 반도체층(202)에 포함된 제1 도전형 도펀트를 도핑, 확산, 또는 활성화하여 제1 도전형 영역(20)을 형성 또는 활성화할 수 있다. 일 예로, 반도체층(202)이 제1 도전형 도펀트를 포함하는 도프트층과 제1 도전형 도펀트를 포함하지 않는 언도프트층을 포함할 수 있고, 열처리 공정에서 도프트층의 제1 도전형 도펀트를 언도프트층으로 도핑 및 확산시켜 제1 도전형 영역(20)을 형성할 수 있다. 또 다른 예로, 반도체층(202)을 형성할 때 제1 도전형 도펀트를 포함하는 가스(예를 들어, PH3 가스) 등을 사용하여 반도체층(202)이 제1 도전형을 가지도록 형성할 수도 있다. 그러면, 반도체층(202)이 별도의 도핑 공정 없이 그대로 제1 도전형 영역(20)을 구성하게 되므로, 반도체층(202)의 도핑을 위한 공정을 생략하여 제조 공정을 단순화할 수 있다. 이 경우에도 제1 도전형 도펀트의 활성화를 위한 열처리 공정을 추가적으로 수행할 수 있다. 활성화를 위한 열처리 공정은 필수적인 것이 아니며 도핑 방법 등에 따라 생략될 수도 있다. 그 외에도 다양한 변형이 가능하다.
그리고 제2 도전형 영역(30)은 반도체 기판(110)의 전면에서 반도체 기판(110)의 내부로 제2 도전형 도펀트를 도핑 또는 확산하여 형성될 수 있다. 반도체 기판(110)의 전면 쪽에 제2 도전형 도펀트를 도핑 또는 확산하는 방법으로는 다양한 방법을 사용할 수 있다. 예를 들어, 이온 주입법, 열 확산법, 레이저 도핑법 등의 방법에 의하여 제2 도전형 도펀트를 반도체 기판(110)의 전면에서 일부 두께만큼 도핑 또는 확산시켜 제2 도전형 영역(30)을 형성할 수 있다. 이 경우에 제2 도전형 도펀트의 활성화를 위한 열처리 공정을 추가적으로 수행할 수 있다. 활성화를 위한 열처리 공정은 필수적인 것이 아니며 도핑 방법 등에 따라 생략될 수도 있다. 또는, 반도체 기판(110) 위에 제2 도전형 도펀트를 포함하는 제2 도펀트막(예를 들어, 보론 실리케이트 유리(boron silicate glass, BSG) 막)을 형성하면서 열처리 공정을 수행하는 것에 의하여 제2 도전형 도펀트를 확산하여 제2 도전형 영역(30)을 형성한 후에 제2 도펀트막을 제거할 수 있다. 제2 도펀트막은 다양한 방법에 의하여 형성될 수 있는데 상압 화학 기상 증착법, 플라스마 유도 화학 기상 증착법 등에 의하여 형성될 수 있다. 특히, 이온 주입법 또는 제2 도펀트막을 형성하는 방법은 단면 도핑에 유리할 수 있다.
제1 도전형 영역(20)을 형성하기 위한 도핑, 확산, 또는 활성화를 위한 열처리 공정과 제2 도전형 영역(30)을 형성하기 위한 도핑, 확산, 또는 활성화를 위한 열처리 공정은 동시에 수행될 수도 있고, 서로 별개로 수행될 수도 있다. 또는, 제1 및 제2 도전형 영역(20, 30)을 형성한 후에 제1 도전형 영역(20)의 제1 도전형 도펀트와 제2 도전형 영역(30)의 제2 도전형 도펀트를 동시-활성화(co-activation) 열처리에 의하여 함께 활성화할 수도 있다. 예를 들어, 동시-활성화 열처리는 제1 도전형 도펀트와 제2 도전형 도펀트를 함께 활성화할 수 있는 다양한 온도에서 수행될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제2 도전형 영역(30)을 형성한 후에 활성화 열처리를 하고, 그 후에 제1 도전형 영역(20)을 형성한 후에 활성화 열처리를 하여, 제1 및 제2 도전형 영역(20, 30)의 활성화 열처리를 별개로 수행하는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
그리고 제2 도전형 도펀트를 먼저 도핑하고 제1 도전형 도펀트를 나중에 도핑할 수도 있고, 제1 도전형 도펀트를 먼저 도핑하고 제2 도전형 도펀트를 나중에 도핑하는 것도 가능하다. 제1 및 제2 도전형 영역(20, 30)을 각기 제1 및 제2 도펀트막에 의하여 형성하는 경우에는 제1 도전형 영역(20)을 형성하기 위한 제1 도펀트막 및 제2 도전형 영역(30)을 형성하기 위한 제2 도펀트막을 함께 형성한 상태에서 열처리하여 제1 및 제2 도전형 영역(20, 30)을 함께 형성한 다음, 제1 및 제2 도펀트막을 제거할 수 있다. 그 외의 다양한 변형이 가능하다.
제1 및 제2 도전형 영역(20, 30)을 포함하는 도전형 영역(20, 30)을 형성하는 공정 이후에 세정 공정을 수행하여 도핑, 확산, 또는 활성화 열처리 공정 시 잔류하는 부산물 등을 제거할 수 있다.
이어서, 도 10g 내지 도 10i에 도시한 바와 같이, 반도체 기판(110)의 후면에 제1 패시베이션층(22)을 형성하는 단계 및 반도체 기판(110)의 전면에 제2 패시베이션층(32)을 형성하는 단계를 포함하는 패시베이션층 형성 단계를 수행한다. 이때, 제1 패시베이션층(22)을 형성하는 단계는, 제1 도전형 영역(20) 위에 수소를 가지는 제1 알루미늄 산화물층(22a)을 형성하는 공정과, 제1 알루미늄 산화물층(22a) 위에 위치하며 제1 알루미늄 산화물층(22a)과 다른 물질을 포함하는 제1 유전층(22b)을 형성하는 공정을 포함할 수 있다. 그리고 제2 패시베이션층(32)을 형성하는 단계는, 제2 도전형 영역(30) 위에 제2 알루미늄 산화물층(32a)을 형성하는 공정과, 제2 알루미늄 산화물층(32a) 위에 위치하며 제2 알루미늄 산화물층(32a)과 다른 물질을 포함하는 제2 유전층(32b)을 형성하는 공정을 포함할 수 있다. 그리고 패시베이션층 형성 단계 및/또는 전극 형성 단계에서 수행되는 어닐링 공정에 의하여 제1 알루미늄 산화물층(22a)에 포함된 수소를 제1 도전형 영역(20) 및/또는 반도체 기판(110)에 주입될 수 있는데, 이를 좀더 구체적으로 설명한다.
좀더 구체적으로, 도 10g에 도시한 바와 같이, 알루미늄 산화물층 형성 단계(S22)에서 제1 알루미늄 산화물층(22a)을 형성하는 공정 및 제2 알루미늄 산화물층(32a)을 형성하는 공정을 수행하여 제1 및 제2 알루미늄 산화물층(22a, 32a)을 형성할 수 있다. 이때, 제1 알루미늄 산화물층(22a)을 형성하는 공정 및 제2 알루미늄 산화물층(32a)을 형성하는 공정은 동일한 공정에 의하여 함께 수행되어 제1 알루미늄 산화물층(22a) 및 제2 알루미늄 산화물층(32a)이 동일한 공정에서 함께 형성될 수 있다. 그러면, 제1 알루미늄 산화물층(22a) 및 제2 알루미늄 산화물층(32a)은 동일한 물질, 조성 및 두께를 가지는 동일한 층으로 구성될 수 있다. 이와 같이 제1 알루미늄 산화물층(22a) 및 제2 알루미늄 산화물층(32a)이 동일한 공정에서 함께 형성되면 공정을 단순화할 수 있다.
도면에서는 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)이 서로 분리되어 형성된 것을 예시하였으나, 제1 알루미늄 산화물층(22a) 및/또는 제2 알루미늄 산화물층(32a)이 반도체 기판(110)의 전면 및 후면뿐만 아니라 측면까지 형성되어 반도체 기판(110)의 표면에 전체적으로 형성될 수도 있다. 이 경우에는 반도체 기판(110)의 후면에 형성된 제1 알루미늄 산화물층(22a)과 반도체 기판(110)의 전면에 형성된 제2 알루미늄 산화물층(32a)가 측면에서 서로 연결되어 반도체 기판(110)의 전면, 측면 및 후면에 형성된 알루미늄 산화물층이 서로 연속적으로 이어지는 형상을 가질 수 있다.
본 발명이 이에 한정되는 것은 아니다. 따라서 제1 알루미늄 산화물층(22a)을 형성하는 공정 및 제2 알루미늄 산화물층(32a)을 형성하는 공정을 별개로 수행하여 제1 및 제2 알루미늄 산화물층(22a, 32a)을 별개의 공정에서 형성할 수 있다. 이 경우에는 제1 알루미늄 산화물층(22a) 및 제2 알루미늄 산화물층(32a)은 동일한 물질, 조성 및 두께를 가지는 동일한 층이거나 서로 다른 물질, 조성, 또는 두께를 가지는 다른 층일 수 있다.
제1 알루미늄 산화물층(22a) 및/또는 제2 알루미늄 산화물층(32a)은 다양한 방법에 의하여 형성될 수 있는데, 예를 들어, 원자층 증착 방법(ALD), 플라스마 유도 화학 기상 증착법 등에 의하여 형성될 수 있다. 일 예로, 제1 알루미늄 산화물층(22a) 및/또는 제2 알루미늄 산화물층(32a)은 H2O, TMA(트리메틸아민) 등을 원료로 하는 원자층 증착법에 의하여 형성될 수 있다.
이어서, 도 10h에 도시한 바와 같이, 제2 유전층 형성 단계(S24)에서 제2 유전층(32b)을 형성한다. 여기서, 제2 유전층(32b)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물로 구성될 수 있고, 일 예로, 실리콘 질화물로 구성된 실리콘 질화물층일 수 있다.
본 실시예에서 제2 유전층 형성 단계(S24)는, 제1 어닐링 공정과, 제1 어닐링 공정 이후에 수행되는 증착 공정을 포함할 수 있다. 즉, 제2 유전층 형성 단계(S24)에서 증착 공정 이전에 제1 어닐링 공정을 수행할 수 있다. 제1 어닐링 공정과 증착 공정은 동일한 장비 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 수행될 수 있다.
제1 어닐링 공정은, 제1 알루미늄 산화물층(22a)에 포함된 수소를 제1 도전형 영역(20) 및/또는 반도체 기판(110)에 주입하는 공정으로, 수소 주입에 적합한 온도, 기체 분위기 등에서 수행될 수 있다. 예를 들어, 제1 어닐링 공정은 300 내지 600℃의 온도, 질소(N2) 분위기에서 수행될 수 있다.
증착 공정은 제2 유전층(32b)을 형성할 수 있는 온도, 기체 분위기 등에서 수행될 수 있다. 일 예로, 증착 공정은 실란(SiH4), 암모니아(NH3)의 기체 분위기에서 수행되는 상압 화학 기상 증착법 또는 플라스마 유도 화학 기상 증착법에 의하여 수행될 수 있다.
이어서, 도 10i에 도시한 바와 같이, 제1 유전층 형성 단계(S26)에서 제1 유전층(22b)을 형성한다. 여기서, 제1 유전층(22b)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물로 구성될 수 있고, 일 예로, 실리콘 질화물로 구성된 실리콘 질화물층일 수 있다.
본 실시예에서 제1 유전층 형성 단계(S26)는 증착 공정을 포함할 수 있다. 증착 공정은 제1 유전층(22b)을 형성할 수 있는 온도, 기체 분위기 등에서 수행될 수 있다. 일 예로, 증착 공정은 실란(SiH4), 암모니아(NH3)의 기체 분위기에서 수행되는 상압 화학 기상 증착법 또는 플라스마 유도 화학 기상 증착법에 의하여 수행될 수 있다.
이어서, 도 10j에 도시한 바와 같이, 전극 형성 단계(S28)에서 제1 도전형 영역(20) 및 제2 도전형 영역(30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
본 실시예에서 제1 전극 형성용 페이스트 및 제2 전극 형성용 페이스트를 제1 패시베이션층(22) 및 제2 패시베이션층(32) 위에 스크린 인쇄 등으로 도포한 후에 파이어 스루 또는 레이저 소성 컨택(laser firing contact) 등에 의하여 개구부(102, 104)를 형성하면서 제1 및 제2 전극(42, 44)을 형성할 수 있다. 이 경우에는 제1 및 제2 전극(42, 44)을 소성할 때 개구부(102, 104)가 형성되므로, 별도로 개구부(102, 104)를 형성하는 공정을 추가하지 않아도 된다.
이때, 제1 및 제2 전극(42, 44)을 소성하는 공정에 의하여 제1 알루미늄 산화물층(22a)에 포함된 수소를 제1 도전형 영역(20) 및/또는 반도체 기판(110)에 주입하는 제2 어닐링 공정이 수행될 수 있다. 즉, 제1 및 제2 전극(42, 44)을 형성하는 단계에서 상대적으로 높은 온도(예를 들어, 제1 어닐링 공정보다 높은 온도)에서 수행되는 소성 공정이 수행되면, 소성 공정의 높은 온도에 의하여 제1 알루미늄 산화물층(22a)에 포함된 수소가 제1 도전형 영역(20) 및/또는 반도체 기판(110)에 효과적으로 주입될 수 있다. 이 경우에 제1 유전층(22b)은 제1 알루미늄 산화물층(22a)에 포함된 수소의 외부 확산(out-diffusion)을 방지하는 캡핑층을 역할을 수행하게 된다. 소성 공정의 높은 온도 및 캡핑층으로 기능하는 제1 알루미늄 산화물층(22a)에 의하여 제1 도전형 영역(20) 및/또는 반도체 기판(110)에 효과적으로 수소를 주입할 수 있다.
다른 예로, 제1 패시베이션층(22) 및 제2 패시베이션층(32)에 개구부(102, 104)를 각기 형성하고, 개구부(102, 104) 내에 도금법, 증착법 등의 다양한 방법을 이용하여 제1 및 제2 전극(42, 44)을 형성할 수 있다.
상술한 바와 같이, 본 실시예에서는 제1 식각 단계(S16)에 의하여 반도체 기판(110)의 전면에 위치한 반도체층(202) 및/또는 터널링층(52)을 제거한다. 이에 따라 제2 도전형 영역(30)은 반도체 기판(110)에 제2 도전형 도펀트를 도핑(또는 확산)하여 형성된 도핑 영역으로 구성된다. 제1 도전형 영역(20)은 터널링층(52) 위에 형성된 반도체층(202)을 기반으로 형성되며 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성한다. 이에 의하여 반도체 기판(110)의 전면에서의 광의 입사 방해를 최소화하고, 반도체 기판(110)의 후면에 위치하는 제1 도전형 영역(20)에 의한 재결합 특성 저하를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 특성을 크게 향상할 수 있다.
그리고 제1 어닐링 공정 및/또는 제2 어닐링 공정에 의하여 제1 알루미늄 산화물층(22a)에 포함된 수소를 제1 도전형 영역(20) 및/또는 반도체 기판(110)에 주입하여 수소 패시베이션이 일어날 수 있도록 하여 반도체층(특히, n형의 반도체층)으로 구성된 제1 도전형 영역(20)을 구비하는 태양 전지(100)에서 패시베이션 특성을 향상할 수 있다. 이에 의하여 간단한 공정으로 태양 전지(100)의 효율을 향상할 수 있다.
상술한 도면 및 설명에서는 제1 도전형 영역(20) 위에 제1 알루미늄 산화물층(22a) 및 제1 유전층(22b)이 접촉하여 차례로 형성되고 제2 도전형 영역(30) 위에 제2 알루미늄 산화물층(32a) 및 제2 유전층(32b)이 접촉하여 차례로 형성되는 것은 예시하였다. 그러나 도핑 단계(S20), 제1 및/또는 제2 어닐링 공정 등의 열처리 공정에서, 도 11에 도시한 바와 같이, 제1 도전형 영역(20)과 제1 알루미늄 산화물층(22a) 사이 및/또는 제2 도전형 영역(30)과 제2 알루미늄 산화물층(32b) 사이에 실리콘 산화물층(20a, 30a)이 형성되어 위치할 수 있다. 이러한 실리콘 산화물층(20a, 30a)은 제1 및/또는 제2 패시베이션층(20, 30)과 함께 구비되어 패시베이션 특성을 좀더 향상하는 역할을 수행할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이하, 본 발명의 실험예에 의하여 본 발명을 좀더 상세하게 설명한다. 그러나 본 발명의 실험예는 본 발명을 예시하기 위한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다.
실시예 1
도 1에 도시한 바와 같은 구조의 태양 전지를 복수 개 제조하였다. 좀더 구체적으로, 인을 베이스 도펀트로 가지는 단결정 실리콘 기판을 준비하여, 실리콘 산화물층으로 구성된 터널링층 및 인(P)을 제1 도전형 도펀트로 포함하는 다결정 실리콘층으로 구성된 제1 도전형 영역을 형성하고, 보론을 제2 도전형 도펀트로 포함하는 도핑 영역으로 구성된 제2 도전형 영역을 형성이었다. 원자층 증착법을 이용하여 제1 및 제2 알루미늄 산화물층을 제1 및 제2 도전형 영역 위에 동시에 형성하였다. 제2 알루미늄 산화물층 위에 실리콘 질화물층으로 구성되는 제2 유전층을 형성하였다. 제2 유전층을 형성하는 공정에서는 550℃의 온도 및 질소 분위기에서 제1 어닐링 공정을 수행한 이후에 실리콘 질화물층을 형성하는 증착 공정을 수행할 수 있다. 그리고 제1 알루미늄 산화물층 위에 증착 공정을 수행하여 실리콘 질화물층으로 구성되는 제1 유전층을 형성하였다. 그리고 제1 전극 형성용 페이스트 및 제2 전극 형성용 페이스트를 제1 패시베이션층 및 제2 패시베이션층 위에 스크린 인쇄로 도포한 후에 소성하여 제2 어닐링 공정을 수행하면서 파이어 스루에 의하여 제1 및 제2 도전형 영역에 연결되는 제1 및 제2 전극을 형성하였다.
비교예 1
제1 및 제2 알루미늄 산화물층을 형성하는 공정 및 제1 어닐링 공정을 수행하지 않아 제1 및 제2 패시베이션층이 각기 실리콘 질화물층으로만 이루어진다는 점을 제외하고는, 실시예 1과 동일한 방법에 의하여 태양 전지를 복수 개 제조하였다.
비교예 2
제1 및 제2 유전층을 형성하는 공정을 수행하지 않아 제1 및 제2 패시베이션층이 각기 알루미늄 산화물층으로만 이루어진다는 점을 제외하고는, 실시예 1과 동일한 방법에 의하여 태양 전지를 복수 개 제조하였다.
실시예 1, 그리고 비교예 1 및 2에 따른 태양 전지의 암시 개방 전압을 측정하여 그 결과를 도 12에 나타내었다. 여기서, 암시 개방 전압은 복수의 태양 전지에서 패시베이션층 형성 전, 패시베이션층 형성 후, 전극 소성 후의 값을 각기 측정하여 그 평균 값을 도 12에 함께 도시하였다.
도 12을 참조하면, 실시예 1에 따른 태양 전지는 비교예 1 및 2에 따른 태양 전지보다 패시베이션층 형성 후 및 전극 소성 후에 암시 개방 전압이 크게 상승하는 것을 알 수 있다. 이는 제1 알루미늄 산화물층 및 제1 유전층을 포함하는 제1 패시베이션층, 그리고 제2 알루미늄 산화물층 및 제2 유전층을 포함하는 제2 패시베이션층에 의하여 패시베이션 특성이 향상되었기 때문으로 예측된다.
실시예 1 및 비교예 1에 의하여 제조된 복수 개의 태양 전지 중에서 잉곳(ingot)의 동일 또는 유사한 부위에서 제조된 반도체 기판을 사용한 태양 전지를 선별하여 광루미네선스(photoluminescence, PL) 사진을 촬영하여 이를 도 13 및 도 14에 나타내었다. 여기서, 도 13의 (a)에 실시예 1에서 제1 및 제2 도전형 영역을 형성한 이후의 광루미네선스 사진을 도시하였고, 도 13의 (b)에 실시예 1에서 제1 및 제2 패시베이션층을 형성한 이후의 광루미네선스 사진을 도시하였다. 도 14의 (a)에 비교예 1에서 제1 및 제2 도전형 영역을 형성한 이후의 광루미네선스 사진을 도시하였고, 도 14의 (b)에 비교예 1에서 제1 및 제2 패시베이션층을 형성한 이후의 광루미네선스 사진을 도시하였다.
도 13의 (a)에 도시한 바와 같이 실시예 1에서 패시베이션층 형성 이전에 광루미네선스 사진에서 링 패턴(ring pattern)이 구비된 경우에도, 도 13의 (b)에 도시한 바와 같이 패시베이션층을 형성한 이후에는 광루미네선스 사진에서 링 패턴이 많이 사라진 것을 알 수 있다. 광 루미네선스 사진에서 링 패턴은 결함의 한 종류인 산화 적층 결함(oxidation-induced stack fault, OISF)에 의한 것인데, 실시예 1에서는 패시베이션층의 형성 이후에 링 패턴이 크게 줄은 것을 알 수 있다. 이에 의하여 실시예 1에 따른 패시베이션층의 형성에 의하여 패시베이션 특성을 향상할 수 있음을 알 수 있다. 이는 제1 알루미늄 산화물층 및 제1 유전층의 적층 구조에 의하여 제1 알루미늄 산화물층에 의한 수소 주입 효과를 최대화하였기 때문으로 예측된다. 반면, 도 14의 (a) 및 (b)에 도시한 바와 같이 비교예 1에서는 패시베이션층 형성 이후에도 링 패턴이 그대로 존재하는 것을 알 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (21)

  1. 반도체 기판;
    상기 반도체 기판의 제1 면 위에 형성되며 n형 도전형을 가지는 다결정 실리콘층으로 구성되는 제1 도전형 영역;
    상기 제1 도전형 영역 위에 위치하며 수소를 가지는 제1 알루미늄 산화물층, 그리고 상기 제1 알루미늄 산화물층 위에 위치하며 상기 제1 알루미늄 산화물층과 다른 물질을 포함하는 제1 유전층을 포함하는 제1 패시베이션층; 및
    상기 제1 패시베이션층을 관통하여 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극
    을 포함하는 태양 전지.
  2. 제1항에 있어서,
    상기 제1 유전층이 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물을 포함하는 태양 전지.
  3. 제1항에 있어서,
    상기 제1 알루미늄 산화물층의 두께가 상기 제1 유전층의 두께보다 작은 태양 전지.
  4. 제1항에 있어서,
    상기 제1 알루미늄 산화물층에서의 단위 부피당 수소 함유량이 상기 제1 유전층에서의 단위 부피당 수소 함유량보다 큰 태양 전지.
  5. 제1항에 있어서,
    상기 제1 도전형 영역과 상기 제1 패시베이션층 사이에 위치하는 실리콘 산화물층을 더 포함하는 태양 전지.
  6. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 면이 상기 반도체 기판의 후면이고,
    상기 제1 전극이 일 방향을 따라 연장되는 복수의 핑거 전극을 포함하고,
    상기 제1 유전층이 반사 방지막으로 기능하는 태양 전지.
  7. 제1항에 있어서,
    상기 반도체 기판의 제2 면에 또는 상기 제2 면 위에 형성되며 p형 도전형을 가지는 제2 도전형 영역;
    상기 제2 도전형 영역 위에 위치하는 제2 알루미늄 산화물층, 그리고 상기 제2 알루미늄 산화물층 위에 위치하며 상기 제2 알루미늄 산화물층과 다른 물질을 포함하는 제2 유전층을 포함하는 제2 패시베이션층; 및
    상기 제2 패시베이션층을 관통하여 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
    을 더 포함하는 태양 전지.
  8. 제7항에 있어서,
    상기 제2 도전형 영역이 상기 반도체 기판의 일부를 구성하는 도핑 영역으로 구성되고,
    상기 제1 알루미늄 산화물층과 상기 제2 알루미늄 산화물층이 동일한 물질, 조성 및 두께를 가지는 태양 전지.
  9. 반도체 기판;
    상기 반도체 기판의 제1 면 위에 형성되며 제1 도전형을 가지는 다결정 실리콘층으로 구성되는 제1 도전형 영역;
    상기 반도체 기판의 제2 면에 형성되며 제2 도전형을 가지는 도핑 영역으로 구성되는 제2 도전형 영역;
    상기 제1 도전형 영역 위에 위치하는 제1 패시베이션층;
    상기 제2 도전형 영역 위에 위치하는 제2 패시베이션층;
    상기 제1 패시베이션층을 관통하여 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및
    상기 제2 패시베이션층을 관통하여 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
    을 포함하고,
    상기 제1 및 제2 패시베이션층이 각기 상기 제1 또는 제2 도전형 영역 위에 위치하는 알루미늄 산화물층 및 상기 알루미늄 산화물층 위에 위치하며 상기 알루미늄 산화물층과 다른 물질을 포함하는 유전층을 포함하는 태양 전지.
  10. 제9항에 있어서,
    상기 유전층이 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물을 포함하는 태양 전지.
  11. 제9항에 있어서,
    상기 알루미늄 산화물층의 두께가 상기 유전층의 두께보다 작은 태양 전지.
  12. 반도체 기판의 제1 면 위에 n형 도전형을 가지는 다결정 실리콘층으로 구성되는 제1 도전형 영역을 형성하는 단계;
    상기 제1 도전형 영역 위에 제1 패시베이션층을 형성하는 단계를 포함하는 패시베이션층 형성 단계; 및
    상기 제1 패시베이션층을 관통하여 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극을 형성하는, 전극 형성 단계
    를 포함하고,
    상기 제1 패시베이션층을 형성하는 단계는, 상기 제1 도전형 영역 위에 수소를 가지는 제1 알루미늄 산화물층을 형성하는 공정, 및 상기 제1 알루미늄 산화물층 위에 위치하며 상기 제1 알루미늄 산화물층과 다른 물질을 포함하는 제1 유전층을 형성하는 공정을 포함하는 태양 전지의 제조 방법.
  13. 제12항에 있어서,
    상기 패시베이션층 형성 단계 및 상기 전극 형성 단계 중 적어도 하나에서 수행되는 어닐링 공정에 의하여 상기 제1 알루미늄 산화물층에 포함된 수소가 상기 제1 도전형 영역 및 상기 반도체 기판 중 적어도 하나에 주입되는 태양 전지의 제조 방법.
  14. 제12항에 있어서,
    상기 패시베이션층 형성 단계 이전에, 상기 반도체 기판의 제2 면에 또는 상기 제2 면 위에 제2 도전형 영역을 형성하는 단계를 더 포함하고,
    상기 패시베이션 형성 단계가 상기 제2 도전형 영역 위에 제2 패시베이션층을 형성하는 단계를 더 포함하고,
    상기 제2 패시베이션층을 형성하는 단계는, 상기 제2 도전형 영역 위에 제2 알루미늄 산화물층을 형성하는 공정, 및 상기 제2 알루미늄 산화물층 위에 위치하며 상기 제2 알루미늄 산화물층과 다른 물질을 포함하는 제2 유전층을 형성하는 공정을 포함하는 태양 전지의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 알루미늄 산화물층을 형성하는 공정과 상기 제2 알루미늄 산화물층을 형성하는 공정이 동일한 공정에 의하여 함께 수행되는 태양 전지의 제조 방법.
  16. 제14항에 있어서,
    상기 패시베이션 형성 단계에서는, 상기 제2 유전층을 형성하는 공정을 수행한 이후에 상기 제1 유전층을 형성하는 공정을 수행하고,
    상기 제2 유전층을 형성하는 공정은,
    상기 제1 알루미늄 산화물층에 포함된 수소를 상기 제1 도전형 영역 및 상기 반도체 기판 중 적어도 하나에 주입하는 제1 어닐링 공정을 포함하는 태양 전지의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 어닐링 공정을 수행한 이후에, 상기 제1 유전체층의 증착 공정이 진행되는 태양 전지의 제조 방법.
  18. 제12항에 있어서,
    상기 제1 알루미늄 산화물층을 형성하는 공정은 원자층 증착 방법 또는 플라스마 유도 화학 기상 증착법에 의하여 수행되는 태양 전지의 제조 방법.
  19. 제12항에 있어서,
    상기 전극 형성 공정은, 상기 제1 알루미늄 산화물층에 포함된 수소를 상기 제1 도전형 영역 및 상기 반도체 기판 중 적어도 하나에 주입하는 제2 어닐링 공정을 포함하고,
    상기 제2 어닐링 공정에서 상기 제1 유전층이 수소의 외부 확산을 방지하는 캡핑층으로 기능하는 태양 전지의 제조 방법.
  20. 제12항에 있어서,
    상기 제1 유전층이 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물을 포함하는 태양 전지의 제조 방법.
  21. 제12항에 있어서,
    상기 반도체 기판의 상기 제2 면에 반응성 이온 식각에 의하여 요철부를 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.
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