WO2019171607A1 - 発振装置 - Google Patents

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WO2019171607A1
WO2019171607A1 PCT/JP2018/013510 JP2018013510W WO2019171607A1 WO 2019171607 A1 WO2019171607 A1 WO 2019171607A1 JP 2018013510 W JP2018013510 W JP 2018013510W WO 2019171607 A1 WO2019171607 A1 WO 2019171607A1
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WO
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frequency
signal
output signal
digital
unit
Prior art date
Application number
PCT/JP2018/013510
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English (en)
French (fr)
Inventor
真一 森榮
Original Assignee
アール・エフ・アーキテクチャ株式会社
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop

Definitions

  • Embodiments of the present invention relate to an oscillation device.
  • the wireless communication capacity of mobile terminals such as mobile phones, smartphones, and mobile routers continues to increase year by year due to enhanced functionality of terminal devices and enhancement of distribution contents such as video files and music files.
  • development of wireless communication technology is also progressing.
  • various terminal devices and base station equipment corresponding to the fourth generation (4G) communication standard are widely used, and are widely used in general.
  • the received signal of the high frequency band received by the antenna is multiplied by the output signal of the local oscillator, and the baseband of the low frequency band including the information itself exchanged by communication Downconverted to signal. Further, when transmitting a signal, the baseband signal is multiplied by the output signal of the local oscillator, and is up-converted to a signal in a high frequency band.
  • the communication capacity is increased by using a multi-level modulation method such as quadrature amplitude modulation such as 256QAM as a modulation method, and a plurality of subcarriers called orthogonal frequency division multiple access (OFDMA) is used as the communication method.
  • OFDMA orthogonal frequency division multiple access
  • One of the objects of the present invention is to provide an oscillation device that achieves both expansion of the variable width of the frequency and miniaturization of the variable pitch.
  • An oscillation device includes an oscillation unit, a frequency divider that divides a frequency (f1) of an output signal of the oscillation unit into a frequency (f1 / N) as a frequency division number N, a predetermined frequency
  • a shift signal generator that generates an analog shift signal that oscillates at a frequency (f3), and a frequency ((f1 / N) obtained by shifting the frequency (f1 / N) of the output signal of the frequency divider by the frequency (f3).
  • the first signal synthesis unit for synthesizing the shift signal with the output signal of the frequency divider, and the frequency (f1) of the output signal of the oscillation unit is set to the frequency (f1 + (f1 / N) + f3.
  • a second signal synthesis unit that synthesizes the output signal of the first signal synthesis unit with the output signal of the oscillation unit.
  • FIG. 1 is a block diagram showing a basic configuration of the oscillation device according to the present embodiment.
  • FIG. 2 is a block diagram showing a configuration of the first signal synthesis unit of FIG.
  • FIG. 3 is a diagram illustrating a frequency spectrum of the output signal of the first signal synthesis unit of FIG.
  • FIG. 4 is a block diagram illustrating an example of the configuration of the oscillation device according to the present embodiment.
  • FIG. 5 is a block diagram showing a configuration of the error frequency detection unit of FIG.
  • FIG. 6 is a diagram illustrating a control cycle of the digital shift signal generator by the controller of FIG.
  • FIG. 7 is a block diagram showing a configuration of a modification of the oscillation device of FIG.
  • the oscillation device 1 divides the frequency (f1) of the output signal of the oscillation unit 10 and the oscillation unit 10 into a frequency (f1 / N) as a frequency division number N.
  • the frequency divider 20, the shift signal generator 30 that generates an analog shift signal that vibrates at a predetermined shift frequency (f3), and the frequency (f1 / N) of the output signal of the frequency divider 20 are shifted to the shift frequency (f3).
  • a first signal synthesizer 40 that synthesizes the shift signal with the output signal of the frequency divider 20 in order to convert it to a frequency shifted by (f1 / N) + f3), and the frequency (f1) of the output signal of the oscillator 10
  • a second signal synthesizer 50 that synthesizes the output signal of the first signal synthesizer 40 with the output signal of the oscillating unit 10 to convert the signal to the frequency (f1 + (f1 / N) + f3).
  • the oscillation unit 10 generates an oscillation signal that vibrates at a frequency (f1).
  • the oscillation unit 10 multiplies the SAW oscillator 11 that generates an oscillation signal that oscillates at the nominal frequency (f0), and the frequency (f0) of the output signal of the SAW oscillator 11 by a fixed multiplication number (n).
  • the frequency (f1) of the output signal of the oscillating unit 10 indicates the frequency (n ⁇ f0).
  • the SAW oscillator 11 is an oscillator whose oscillation frequency cannot be controlled, and is distinguished from an oscillator whose oscillation frequency can be arbitrarily controlled by an external control signal.
  • the SAW oscillator 11 can be replaced with another type of oscillator whose oscillation frequency cannot be controlled.
  • the multiplier 13 can be omitted as appropriate according to the target frequency of the oscillation signal finally output from the oscillation device 1.
  • the multiplier 13 may be configured such that the multiplication number (n) can be varied.
  • a configuration may be adopted in which a plurality of multipliers having different multiplication numbers are arranged in parallel, and one of the multipliers is switched according to the control of the control unit 60.
  • the oscillator 11 and the multiplier 13 are typically configured so that the frequency (f1) of the output signal (oscillation signal) of the oscillation unit 10 indicates a high frequency band such as several tens of GHz.
  • the frequency (f1) of the output signal of the oscillation unit 10 indicates the 20 GHz band.
  • the oscillation device 1 uses the frequency (reference frequency) of the oscillation signal output from the oscillation unit 10 as a medium frequency band signal and a low frequency band signal. In addition, it has a function of converting to another frequency (output frequency).
  • the frequency divider 20 generates a mid-frequency signal from the oscillation signal, and the shift signal generator 30 generates a low-frequency signal, thereby speeding up the frequency conversion switching response. Details will be described later.
  • the frequency divider 20 divides the frequency (f1) of the output signal of the oscillation unit 10 by the frequency division number (N; frequency division ratio 1 / N) set in accordance with the control of the control unit 60.
  • the frequency of the output signal of the frequency divider 20 indicates the frequency (f1 / N).
  • the frequency divider 20 is configured by a digital direct synthesis oscillator (hereinafter simply referred to as DDS).
  • the DDS has a ROM that stores digital data indicating a sinusoidal waveform for one period. Using the output signal of the oscillating unit 10 as a reference clock, the frequency setting values input from the control unit 60 are accumulated in synchronization with the reference clock, and the sine wave data is read from the ROM using the accumulated value as an address.
  • the read-out sine wave data is digital-to-analog converted by the DAC to obtain step-like sine wave analog data. Therefore, by changing the frequency setting value, the frequency divider 20 can divide the frequency (f1) of the output signal of the oscillating unit 10 by an arbitrary frequency division number (N).
  • the DDS may be a low resolution such as 1 bit, not a high resolution such as 14 bits.
  • the frequency division number (N) is limited to an integer, but the number of switching of the crest value can be reduced, and the power consumption of the DAC at the time of digital-analog conversion can be reduced.
  • a spurious signal having an integer multiple of the desired frequency (f1 / N) included in the output signal of the frequency divider 20 is attenuated by a low-pass filter 25 (hereinafter simply referred to as LPF) disposed at the output of the frequency divider 20.
  • LPF low-pass filter 25
  • This LPF 25 responds to fluctuations in the frequency (f1 / N) of the output signal of the frequency divider 20 as the frequency division number (N) is changed, typically a plurality of LPFs having different cutoff frequencies are arranged in parallel.
  • the LPF bank is arranged and can be switched by an electronic switch.
  • the frequency division number (N) is set to a range in which the frequency (f1 / N) of the output signal of the frequency divider 20 indicates the frequency in the middle frequency band such as several hundred MHz. Is done.
  • the shift signal generator 30 generates an analog shift signal that vibrates at a predetermined shift frequency (f3) set according to the control of the controller 60.
  • the shift signal generator 30 includes a digital shift signal generator 31 and a digital-analog converter (hereinafter simply referred to as DAC) 33.
  • the digital shift signal generation unit 31 generates a digital shift signal that digitally represents the waveform of the shift frequency (f3) set according to the control of the control unit 60.
  • the digital shift signal generator 31 is configured by a numerically controlled oscillator.
  • the digital shift signal generator 31 has a ROM that stores digital data indicating a sine wave waveform for one period.
  • the digital shift signal generation unit 31 uses the output signal of the crystal oscillator 110 as a reference clock, accumulates the frequency setting value input from the control unit 60 in synchronization with the reference clock, and uses the accumulated value as an address from the ROM. Reads sine wave data.
  • the read digital data corresponds to a digital shift signal that digitally represents a sine wave waveform that vibrates at a shift frequency (f3) corresponding to the frequency setting value.
  • the digital shift signal generated by the digital shift signal generation unit 31 is converted to analog by the DAC 33 arranged at the output of the digital shift signal generation unit 31 and input to the first signal synthesis unit 40 as a shift signal.
  • the upper limit of the shift frequency (f3) is limited by the performance of the DAC 33. That is, if the frequency (f3) of the signal to be converted is equal to or lower than (1/2) of the clock frequency, the DAC 33 can output a waveform with suppressed distortion, but (1/2) of the clock frequency. If this is the case, distortion will occur in the output waveform. Further, the higher the clock frequency, the higher the frequency of the signal to be converted, but the higher the frequency of the signal to be converted, the more power consumption in the DAC 33. Further, since the frequency (f1 / N) of the output signal of the frequency divider 20 covers a middle frequency band such as several hundred MHz, the shift frequency (f3) is not required to cover several hundred MHz. . In view of the above, typically, the shift frequency (f3) is set to a value within a range of a low frequency band such as zero to several tens of MHz.
  • the first signal synthesis unit 40 converts the frequency (f1 / N) of the output signal of the frequency divider 20 into a frequency ((f1 / N) + f3) shifted by the shift frequency (f3).
  • the shift signal is synthesized with the output signal.
  • the first signal synthesis unit 40 is configured by a quadrature modulator.
  • the digital shift signal generator 31 has two output ports 311 and 312.
  • the DAC 33 includes two DACs 331 and 332.
  • the first signal synthesis unit 40 includes two analog multipliers 401 and 402, an adder 403, and a 90-degree phase shifter 404.
  • the first and second digital shift signals having the same shift frequency (f3) generated by the digital shift signal generator 31 and having a phase difference of about 90 degrees are output from the first and second output ports, respectively.
  • the first digital shift signal output from the first output port 311 is analog-converted by the first DAC 331 and input to the first analog multiplier 401 as the first shift signal.
  • the first analog multiplier 401 multiplies the signal output from the frequency divider 20 and delayed in phase by 90 degrees by the 90-degree phase shifter 404 by the first shift signal.
  • the output signal of the first analog multiplier 401 is input to the adder 403.
  • the second digital shift signal output from the second output port 312 is converted to analog by the second DAC 332 and input to the second analog multiplier 402 as the second shift signal.
  • the second analog multiplier 402 multiplies the output signal of the frequency divider 20 by the second shift signal.
  • the output signal of the second analog multiplier 402 is input to the adder 403.
  • Adder 403 adds the output signal of second analog multiplier 402 to the output signal of first analog multiplier 401. This addition signal is finally output from the first signal synthesis unit 40.
  • the frequency of the output signal of the first signal synthesis unit 40 indicates a value ((f1 / N) + f3) obtained by adding the frequency (f3) of the shift signal to the frequency (f1 / N) of the output signal of the frequency divider 20. .
  • the signal component of the frequency ((f1 / N) ⁇ f3) obtained by subtracting the frequency (f3) of the shift signal from the frequency (f1 / N) of the output signal of the frequency divider 20 is to be extracted from the first signal synthesis unit 40.
  • the 90-degree phase shifter 404 may be arranged at the input of the second analog multiplier 402.
  • the phase of the first digital shift signal may be delayed by 90 degrees with respect to the second digital shift signal.
  • the second signal synthesizing unit 50 converts the frequency (f1) of the output signal of the oscillating unit 10 into a frequency (f1 + (f1 / N) + f3). Synthesize the output signal.
  • the second signal synthesizer 50 is also composed of a quadrature modulator.
  • the frequency of the output signal of the first signal synthesis unit 40 can be changed from the frequency (f1) of the output signal of the oscillation unit 10 by changing the configuration of the second signal synthesis unit 50.
  • the oscillation device 1 has a mid-frequency that can arbitrarily change the frequency output from the frequency divider 20 with respect to the high-frequency signal output from the oscillation unit 10.
  • the frequency of the output signal of the oscillating unit 10 is roughly shifted, and the signal in the low frequency band that can be arbitrarily changed in the frequency output from the shift signal generating unit 30 is synthesized
  • the frequency of the output signal of the oscillating unit 10 can be finely shifted.
  • combining the two types of signals having different frequency bands with the output signal of the oscillation unit 10 is one feature of the oscillation device according to the present embodiment.
  • the frequency conversion process is distributed between the middle range and the low range, thereby realizing both the expansion of the variable width of the frequency conversion of the oscillation signal of the oscillator 11 and the miniaturization of the variable pitch. Yes.
  • the frequency divider 20 and the shift signal generator 30 are configured by a digital system.
  • the frequency (f1 / N) of the output signal of the frequency divider 20 and the frequency (f3) of the output signal of the shift signal generation unit 30 can be immediately changed according to the control of the control unit 60. Therefore, the oscillation device 1 according to the present embodiment can further increase the response speed and increase the frequency switching as compared with a configuration in which an oscillator having a phase synchronization circuit is incorporated.
  • the oscillating unit 10 is composed of the SAW oscillator 11. With this feature, the spectral purity of the oscillation signal finally output from the oscillation device 1 can be increased. By increasing the spectral purity, for example, when the oscillation device 1 according to the present embodiment is used as a local oscillator of a wireless system, the communication capacity can be increased.
  • the frequency of the output signal of the oscillation unit 10 may fluctuate.
  • the frequency of the output signal of the SAW oscillator 11 fluctuates from the nominal frequency (f0) under the influence of disturbance such as temperature fluctuation and external impact.
  • the change in the frequency of the output signal of the oscillator 11 not only changes the frequency (f1) of the output signal of the oscillating unit 10, but also changes the frequency (f1 / N) of the output signal of the frequency divider 20.
  • the frequency fluctuation of the oscillator 11 is about ⁇ 0.01% of the nominal frequency, but the influence is large in the high frequency band, and the influence is obtained in the configuration in which the output signal of the oscillator 11 is multiplied as in this embodiment. Expands.
  • the frequency of the output signal of the oscillator 11 is expressed as a frequency (f0 + fe).
  • the frequency (fe) indicates an error frequency from the nominal frequency (f0) of the oscillator 11.
  • the oscillation device 1 detects the error frequency (fe) of the frequency (f0 + fe) of the output signal of the oscillator 11 with respect to the nominal frequency (f0) of the oscillator 11, and finally outputs the oscillation device 1 A function of correcting an error component included in a simple oscillation signal. With this function, the frequency of the final oscillation signal output from the oscillation device 1 can be stabilized at the target frequency.
  • the output signals of the first and second signal synthesis units 40 and 50 include local leak components and image components in addition to the desired signal components. Will be included. For example, as shown in FIG.
  • the output signal of the first signal synthesis unit 40 is obtained by adding the frequency (f3) of the shift signal to the frequency (f1 / N) of the output signal of the frequency divider 20 ((f1 / N) + f3), a desired signal component, a local leak component indicating the frequency (f1 / N) of the output signal of the frequency divider 20, and a shift signal from the frequency (f1 / N) of the output signal of the frequency divider 20 And an image component indicating a frequency ((f1 / N) ⁇ f3)) obtained by subtracting the frequency (f3).
  • the oscillation device 1 When the oscillation device 1 according to the present embodiment is used as a local oscillator of a wireless communication terminal device, if a local leak component and an image component remain in the oscillation signal finally output from the oscillation device 1, wireless communication is performed. Adversely affect. Specifically, at the time of transmission, these components become interference waves of other systems. Further, at the time of reception, these components may cause signals other than the desired signal to be taken into the system and cause a system error.
  • the oscillation device 1 attenuates the local leak component and the image component included in the output signals of the first and second signal synthesis units 40 and 50. Specifically, since the second signal synthesis unit 50 synthesizes the high frequency band signal and the middle frequency band signal, the local leak component and the image component included in the output signal of the second signal synthesis unit 50 are combined. The frequency is separated from the desired signal component. Therefore, by arranging the BPF 90 at the output of the second signal synthesis unit 50, these spurious components included in the output signal of the second signal synthesis unit 50 can be attenuated.
  • the first signal synthesis unit 40 synthesizes the signal in the middle frequency band and the signal in the lower frequency band, the local leak component and the image component included in the output signal of the first signal synthesis unit 40 Is close in frequency to the desired signal component. Therefore, in order to attenuate the local leak component and the image component included in the output signal of the first signal synthesis unit 40, a BPF having high performance is necessary. However, the use of high performance BPF adds cost. Therefore, the oscillation device 1 attenuates the local leak component and the image component included in the output signal of the first signal synthesis unit 40 without arranging the BPF at the output of the first signal synthesis unit 40. This function attenuates spurious components contained in the output signal of the first signal synthesis unit 40 while avoiding an increase in cost and an increase in mounting area due to the BPF being arranged at the output of the first signal synthesis unit 40.
  • the BPF 90 is disposed at the output of the second signal synthesis unit 50, but may be appropriately omitted depending on the use and purpose of the oscillation device 1. Further, since the local leak component and the image leak component are separated from the desired signal component, these components may be attenuated by using the BPF of the system in which the oscillation device 1 is incorporated. Also in this case, the BPF 90 can be omitted.
  • the oscillation device 1 includes an analog-digital converter. (Hereinafter simply referred to as ADC) 70, error frequency detector 81, local leak component intensity detector 83, and image component intensity detector 85 are further provided.
  • ADC analog-digital converter
  • the ADC 70 is arranged at the output of the first signal synthesis unit 40 and digitally converts the output signal of the first signal synthesis unit 40.
  • An undersampling method is preferably used for the ADC 70. As is well known, even when the undersampling method is adopted, the error frequency component, local leak component, and image component included in the output signal of the first signal synthesis unit 40 are maintained on the output signal of the ADC 70. By adopting the undersampling method for the ADC 70, an effective detection processing speed of each detection unit can be ensured.
  • an error frequency detector 81 In the output of the ADC 70, an error frequency detector 81, a local leak component intensity detector 83, and an image component intensity detector 85 are arranged in parallel.
  • the signal to be taken into the error frequency detection unit 81 is any one of the output signal of the oscillator 11, the output signal of the multiplier 13, the output signal of the frequency divider 20, and the output signal of the first signal synthesis unit 40. Also good.
  • providing the ADC only for the error frequency detection process increases the circuit cost and the mounting area.
  • the local leak component intensity detector 83 and the image component intensity detector 85 need to input an output signal to the first signal synthesizer 40, so an ADC 70 is arranged at the output of the first signal synthesizer 40. There must be.
  • the error frequency detector 81 detects an error frequency (fe) of the frequency (f0 + fe) of the output signal of the oscillator 11 with respect to the nominal frequency (f0) of the oscillator 11 based on the output signal of the ADC 70. Data relating to the error frequency (fe) detected by the error frequency detector 81 is input to the controller 60.
  • the control unit 60 controls the digital shift signal generating unit 31 in order to change the frequency of the digital shift signal based on the error frequency (fe). Specifically, the control unit 60 cancels the error component caused by the error frequency (fe) included in the output signal of the second signal synthesis unit 50, so that the error frequency (fe) and the shift frequency (f3) are cancelled. Based on the multiplication number (n) and the frequency division number (N), the frequency (f3-n ⁇ fe-((n ⁇ fe) / N)) of the digital shift signal is calculated. The control unit 60 controls the digital shift signal generation unit 31 in order to generate a digital shift signal that digitally represents the waveform of the calculated frequency (f3-n ⁇ fe-((n ⁇ fe) / N)). To do.
  • the control unit 60 controls the digital shift signal generation unit 31 in order to repeatedly change the characteristics (frequency, phase, amplitude, DC offset) of the digital shift signal at a constant control cycle.
  • This control period is set to be longer than the error frequency detection period and slightly longer than the time length necessary to converge the error frequency detection result.
  • the error frequency detector 81 repeatedly detects the error frequency (fe) at a predetermined detection cycle. It takes time until the detection result of error frequency (fe) (output signal of LPF 815) converges after the characteristics of the digital shift signal change. This is because, for example, a feedback loop is formed in the error frequency detection unit 81.
  • a control cycle of the digital shift signal generator 31 by the controller 60 is provided.
  • the control unit 60 compares the variation value of the error frequency (fe) repeatedly input from the error frequency detection unit 81 with a predetermined threshold value, and is detected when the variation value is less than the threshold value.
  • the frequency of the digital shift signal of the next control cycle is calculated using the error frequency (fe).
  • the local leak component strength detection unit 83 detects the signal strength of the local leak component generated due to the signal synthesis processing by the first signal synthesis unit 40 based on the output signal of the ADC 70. For example, synchronous detection is used to detect the signal strength of the local leak component. In synchronous detection, the result of multiplying the output signal of the ADC 70 by the first reference signal and the result of multiplying the output signal of the ADC 70 by the second reference signal are integrated. The first and second reference signals are signals whose frequencies match the frequency of the local leak component and whose phases are orthogonal to each other. The value of the DC component of the frequency (0 Hz) obtained from the result of integration indicates the signal strength of the local leak component included in the output signal of the ADC 70. The local leak component intensity detection unit 83 can identify the signal intensity of the local leak component from the value of the DC component. Data relating to the signal strength of the local leak component detected by the local leak component strength detector 83 is input to the controller 60.
  • the control unit 60 controls the digital shift signal generating unit 31 to offset the shift signal according to the DC offset amount corresponding to the intensity of the local leak component. Specifically, the control unit 60 reduces the DC offset amount in the next period and increases the DC offset amount in the next period when the signal intensity of the local leak component increases as a result of increasing the DC offset amount of the first and second digital shift signals. As a result of increasing the DC offset amount of the second digital shift signal, if the signal strength of the local leak component becomes small, the digital shift signal generating unit 31 is controlled to further increase the DC offset amount in the next period.
  • the DC offset amount is a direct current component value added to the digital shift signal.
  • the image component intensity detection unit 95 detects the signal intensity of the image component generated due to the signal synthesis processing by the first signal synthesis unit 40 based on the output signal of the ADC 70.
  • For detecting the signal intensity of the image component for example, synchronous detection is used in the same manner as the local leak component intensity detector 83.
  • Data relating to the signal intensity of the image component detected by the image component intensity detector 95 is input to the controller 60.
  • the control unit 60 controls the digital shift signal generation unit 31 to change the phase and amplitude of the digital shift signal based on the intensity of the image component.
  • the control unit 60 changes the amplitude and phase of the first and second digital shift signals as follows.
  • the controller 60 changes the amplitude ratio of the first and second digital shift signals in a state where the phases of the first and second digital shift signals are fixed at the initial values. For example, if the signal intensity of the image component increases as a result of increasing the amplitude ratio between the first and second digital shift signals in a certain period, the amplitude ratio in the next period is decreased, and the signal intensity of the image component is reduced. If it decreases, the amplitude ratio in the next cycle is further increased.
  • the change in the amplitude ratio is performed by changing the amplitude value of the other digital shift signal while the amplitude value of the one digital shift signal is fixed, and is repeated until the intensity of the image component converges to a minimum value.
  • the phase difference between the first and second digital shift signals is changed with the amplitude ratio of the first and second digital shift signals fixed at the value when the intensity of the image component converges. For example, if the signal intensity of the image component increases as a result of increasing the phase difference between the first and second digital shift signals in a certain period, the phase difference in the next period is decreased and the signal intensity of the image component is reduced. If it decreases, the phase difference in the next cycle is further increased.
  • the change in the phase difference is performed by changing the other phase while the phase of one digital shift signal is fixed, and is repeated until the intensity of the image component converges at a minimum value. For example, increasing the phase difference indicates that the phase difference between the first and second digital shift signals is set to 89 degrees in a certain period, and is set to 90 degrees in the next period.
  • Processing for adjusting the amplitudes of the first and second digital shift signals by fixing the phases of the first and second digital shift signals, and fixing the amplitudes of the first and second digital shift signals.
  • the process of adjusting the phase of the two digital shift signals is repeated alternately.
  • the functions of the digital shift signal generation unit 31, the error frequency detection unit 81, the local leak component intensity detection unit 83, the image component intensity detection unit 85, and the control unit 60 are realized on the FPGA 100.
  • a crystal oscillator 110 is connected to the clock terminal of the FPGA 100.
  • the error frequency detection unit 81 includes a digital multiplier 813, a numerically controlled oscillator (hereinafter simply referred to as NCO) 811, a low-pass filter (hereinafter simply referred to as LPF) 815, and an error frequency calculation unit 817.
  • NCO numerically controlled oscillator
  • LPF low-pass filter
  • the digital multiplier 813 multiplies the output signal of the ADC 70 by the output signal of the NCO 811.
  • a high frequency component included in the output signal of the digital multiplier 813 (including an addition signal component obtained by adding the frequency of the output signal of the NCO 811 to the frequency of the output signal of the ADC 70 and a noise component of a high frequency caused by AD conversion) It is attenuated by the LPF 815 arranged at the output of the digital multiplier 813.
  • the low frequency component of the digital multiplier 813 (including the subtracted signal component obtained by subtracting the frequency of the output signal of the NCO 811 from the frequency of the output signal of the ADC 70) that has passed through the LPF 815 is input to the error frequency calculation unit 817 and NCO 811 Is supplied as a frequency control signal.
  • the NCO 811 digitally represents a waveform oscillating at an arbitrary frequency based on the low frequency component of the output signal of the digital multiplier 813 input as a frequency control signal from the LPF 815 using the output signal of the crystal oscillator 110 as a reference clock. Generate digital waveform signals. Specifically, the low frequency component that has passed through the LPF 815 indicates a frequency difference between the output signal of the ADC 70 and the output signal of the NCO 811. The NCO 811 operates so that this frequency difference approaches zero, that is, follows the output signal of the ADC 70. As a result, the NCO 811 generates a digital waveform signal that digitally represents a waveform having a frequency that approximately matches the frequency of the output signal of the ADC 70.
  • the low frequency component that has passed through the LPF 815 becomes a direct current component with a frequency of 0 Hz, and the digital value of the direct current component corresponds to the frequency of the output signal of the ADC 70.
  • the error frequency calculation unit 817 calculates the error frequency (fe) based on the low frequency component that has passed through the LPF 815. Specifically, the error frequency calculation unit 817 receives the nominal frequency (f0), the multiplication number (n), the frequency division number (N), the shift frequency (f3), and the frequency of the digital shift signal from the control unit 60. Data on (f3-n ⁇ fe-((n ⁇ fe) / N)) is provided. Based on these data, the frequency of the output signal of the ADC 70 when the error signal (fe) is not included in the output signal of the oscillator 11 can be calculated.
  • the error frequency calculation unit 817 subtracts the frequency of the output signal of the ADC 70 when there is no error frequency calculated in advance from the frequency of the output signal of the ADC 70 indicated by the output signal of the LPF 815 to thereby obtain the nominal frequency of the oscillator 11.
  • the error frequency (fe) of the frequency (f0 + fe) of the output signal of the oscillator 11 with respect to (f0) can be detected.
  • Data relating to the error frequency (fe) detected by the error frequency detector 81 is input to the controller 60.
  • the first signal synthesizer 40 shifts the frequency ((n ⁇ (f0 + fe) / N) of the output signal of the frequency divider 20 by the frequency (f3 ⁇ n ⁇ fe ⁇ ((n ⁇ fe) / N)).
  • a shift signal is synthesized with the output signal of the frequency divider 20 in order to convert it to the frequency ((n ⁇ f0) + f3 ⁇ n ⁇ fe).
  • the second signal synthesis unit 50 generates an oscillation unit for converting the frequency (n ⁇ (f0 + fe)) of the output signal of the oscillation unit 10 into a frequency (n ⁇ f0 + ((n ⁇ f0) / N) + f3).
  • the output signal of the first signal combining unit 40 is combined with the ten output signals.
  • the error frequency (fe) is included in the output signal of the oscillator 11 by adding the error frequency detection unit 81 to the basic configuration of the oscillation device 1 shown in FIG. (fe) is detected, and the frequency of the digital shift signal is adjusted based on the error frequency (fe), so that the signal is finally synthesized from the oscillation device 1 through the signal synthesis processing of the first and second signal synthesis units 40 and 50.
  • the component corresponding to the error frequency (fe) can be canceled from the oscillation signal output to. That is, the frequency of the oscillation signal finally output from the oscillation device 1 can be stabilized at the target frequency.
  • the signal intensity of the local leak component and the signal intensity of the image component are detected based on the output signal of the first signal synthesis unit 40, and the amplitude and phase of the first and second digital shift signals are detected based on the detection result.
  • the DC offset amount it is possible to attenuate the local leak component and the image component generated due to the signal synthesis processing by the first signal synthesis unit 40. Thereby, spurious included in the oscillation signal finally output from the oscillation device 1 can be attenuated.
  • the position where the multiplier 13 is arranged is not limited to this embodiment.
  • the multiplier 13 may be disposed at the output of the second signal synthesis unit 50 or may be disposed immediately before the input of the second signal synthesis unit 50. Further, a plurality of multipliers may be arranged in a distributed manner. Specifically, like the oscillation device 1 according to the modification shown in FIG. 7, two multipliers 13 and 15 are arranged at the output of the oscillator 11 and the output of the second signal synthesis unit 50, respectively. Also good.
  • the position where the multiplier is disposed and the number of the multiplier can be appropriately changed according to the circuit design, the target frequency, the frequency shift width, and the like.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

目的は、周波数の可変幅の拡大とその可変ピッチの微細化とを両立する発振装置を提供することにある。　発振装置１は、発振部１０と、発振部１０の出力信号の周波数（ｆ１）を、分周数Ｎとして周波数（ｆ１／Ｎ）に分周する分周器２０と、所定の周波数（ｆ３）で振動するアナログのシフト信号を発生するシフト信号発生部３０と、分周器２０の出力信号の周波数（ｆ１／Ｎ）をシフト周波数（ｆ３）だけシフトした周波数（ｆ１／Ｎ＋ｆ３）に変換するために分周器２０の出力信号にシフト信号を合成する第１信号合成部４０と、発振部１０の出力信号の周波数（ｆ１）を周波数（ｆ１＋ｆ１／Ｎ＋ｆ３）に変換するために発振部１０の出力信号に第１信号合成部４０の出力信号を合成する第２信号合成部５０とを具備する。

Description

発振装置
　本発明の実施形態は発振装置に関する。
　携帯電話やスマートフォン、モバイルルータといった、モバイル端末による無線通信容量は、端末装置の高機能化や、動画像ファイルや楽曲ファイル等の配信コンテンツの充実などにより、年々増加し続けている。そういった需要に対応するために、無線通信技術の開発も進んでいる。現在は、第４世代（４Ｇ）の通信規格に対応した種々の端末装置や基地局設備の普及が進み、一般に広く利用されている。
　上記のような無線通信端末装置で信号を受信するとき、アンテナで受信した高い周波数帯の受信信号は、ローカル発振器の出力信号と乗算され、通信によってやり取りする情報そのものを含む低い周波数帯域のベースバンド信号にダウンコンバートされる。また、信号を送信するとき、ベースバンド信号は、ローカル発振器の出力信号と乗算され、高い周波数帯の信号にアップコンバートされる。
　第４世代の通信規格では、変調方式として２５６ＱＡＭなどの直交振幅変調などの多値変調方を使用することで通信容量を増やし、通信方式として直交周波数分割多元接続（ＯＦＤＭＡ）と呼ばれる複数のサブキャリアを用いた通信を行うことで、周波数帯域の利用効率を高めている。上記の通信規格で通信を安定的に行うためには、ローカル発振器の出力信号の周波数の安定化と、ローカル発振器の出力信号のスペクトル純度の向上が要求される。また、今後も通信技術が発展していく中で、種々の通信規格に対応するために、ローカル発振器の出力信号の周波数の可変幅の拡大とその可変ピッチの微細化とが要求される。
　本発明の目的の一つは、周波数の可変幅の拡大とその可変ピッチの微細化とを両立する発振装置を提供することにある。
　本発明の一実施形態に係る発振装置は、発振部と、前記発振部の出力信号の周波数（ｆ１）を、分周数Ｎとして周波数（ｆ１／Ｎ）に分周する分周器と、所定の周波数（ｆ３）で振動するアナログのシフト信号を発生するシフト信号発生部と、前記分周器の出力信号の周波数（ｆ１／Ｎ）を前記周波数（ｆ３）だけシフトした周波数（（ｆ１／Ｎ）＋ｆ３）に変換するために前記分周器の出力信号に前記シフト信号を合成する第１信号合成部と、前記発振部の出力信号の周波数（ｆ１）を周波数（ｆ１＋（ｆ１／Ｎ）＋ｆ３）に変換するために前記発振部の出力信号に前記第１信号合成部の出力信号を合成する第２信号合成部と、を具備する。
　本発明の一実施形態によれば、発振信号の周波数変換の可変幅の拡大と、その可変ピッチの微細化とを両立することができる。
図１は、本実施形態に係る発振装置の基本構成を示すブロック図である。 図２は、図１の第１信号合成部の構成を示すブロック図である。 図３は、図１の第１信号合成部の出力信号の周波数スペクトルを示す図である。 図４は、本実施形態に係る発振装置の構成の一例を示すブロック図である。 図５は、図４の誤差周波数検出部の構成を示すブロック図である。 図６は、図４の制御部によるデジタルシフト信号発生部の制御周期を示す図である。 図７は、図４の発振装置の変形例の構成を示すブロック図である。
　以下、本実施形態について、図面を参照して詳細に説明する。図１に示すように、本実施形態に係る発振装置１は、発振部１０と、発振部１０の出力信号の周波数(f1)を、分周数Ｎとして周波数(f1/N)に分周する分周器２０と、所定のシフト周波数(f3)で振動するアナログのシフト信号を発生するシフト信号発生部３０と、分周器２０の出力信号の周波数(f1/N)をシフト周波数(f3)だけシフトした周波数((f1/N)+f3)に変換するために分周器２０の出力信号にシフト信号を合成する第１信号合成部４０と、発振部１０の出力信号の周波数(f1)を周波数（f1+(f1/N)+f3）に変換するために発振部１０の出力信号に第１信号合成部４０の出力信号を合成する第２信号合成部５０とを有する。
　発振部１０は、周波数(f1)で振動する発振信号を発生する。典型的には、発振部１０は、公称周波数(f0)で振動する発振信号を発生するＳＡＷ発振器１１と、ＳＡＷ発振器１１の出力信号の周波数(f0)を固定の逓倍数(n)で逓倍する逓倍器１３とを有する。発振部１０の出力信号の周波数(f1)は、周波数(n・f0)を示す。ＳＡＷ発振器１１は、発振周波数が制御不可なタイプの発振器であり、外部からの制御信号により発振周波数を任意に制御可能な発振器と区別される。ＳＡＷ発振器１１は発振周波数が制御不可な他のタイプの発振器に代替可能である。勿論、発振装置１から最終的に出力する発振信号の目標周波数に応じて、逓倍器１３は適宜省略することができる。また、逓倍器１３は、逓倍数(n)が可変できる構成にしてもよい。例えば、逓倍数が異なる複数の逓倍器を並列に配置し、そのうち一の逓倍器を制御部６０の制御に従って切り替える構成であってもよい。
　なお、典型的には、発振部１０の出力信号（発振信号）の周波数(f1)が数十GHz等の高周波数帯域を示すように、発振器１１と逓倍器１３とが構成される。例えば、公称周波数800MHz帯のＳＡＷ発振器１１と、逓倍数(n)が32の逓倍器１３とを用いた場合、発振部１０の出力信号の周波数(f1)は20GHz帯を示す。
　ここで本実施形態に係る発振装置１は、発振部１０から出力される発振信号の周波数（基準周波数）を、その発振信号に中域の周波数帯の信号と低域の周波数帯の信号とを加えることで、他の周波数（出力周波数）に変換する機能を備えているものである。分周器２０で発振信号から中域の周波数帯の信号を生成し、シフト信号発生部３０で低域の周波数帯の信号を生成することにより、周波数変換の切替応答を高速化する。詳細は後述する。
　分周器２０は、制御部６０の制御に従って設定された分周数(N；分周率1/N)で発振部１０の出力信号の周波数(f1)を分周する。分周器２０の出力信号の周波数は周波数(f1/N)を示す。典型的には、分周器２０は、デジタル直接合成発振器（以下単にＤＤＳという）により構成される。ＤＤＳは、１周期分の正弦波の波形を示すデジタルデータを格納したＲＯＭを有する。発振部１０の出力信号を基準クロックとして、この基準クロックに同期して、制御部６０から入力された周波数設定値を累積し、その累積値をアドレスとして、ＲＯＭから正弦波データを読み出す。この読み出した正弦波データをＤＡＣでデジタルアナログ変換することにより階段状の正弦波のアナログデータが得られる。したがって、周波数設定値を変更することで、分周器２０は、発振部１０の出力信号の周波数(f1)を任意の分周数(N)で分周することができる。ＤＤＳは、１４ｂｉｔなど高分解能なものではなく、１ｂｉｔなどの低分解能なものでよい。これにより、分周数(N)が整数に限定されてしまうが、波高値の切替回数を少なくすることができ、デジタルアナログ変換時のＤＡＣの消費電力を低減することができる。分周器２０の出力信号に含まれる所望周波数(f1/N)の整数倍の周波数のスプリアスは、分周器２０の出力に配置されるローパスフィルタ２５（以下、単にＬＰＦという）で減衰させることができる。このＬＰＦ２５は、分周数(N)の変更に伴う分周器２０の出力信号の周波数(f1/N)の変動に対応するため、典型的にはカットオフ周波数が異なる複数のＬＰＦを並列に配置し、電子スイッチにより切り替え可能なＬＰＦバンクにより構成される。
　なお、周波数(f1/N)が数十MHzなど低くなりすぎると、第２信号合成部５０による信号合成処理により発生するローカルリーク成分とイメージ成分とが所望信号成分に対して近接してしまい、第２信号合成部５０の出力信号からこれらの成分の除去が困難となる。周波数(f1/N)が数GHzなど高くなりすぎると、後段のＡＤＣ７０に入力される信号の周波数が高くなり、ＡＤＣ７０のサンプルホールドの製作が困難となる。さらに、周波数(f1/N)の可変幅が広すぎると、後段のＬＰＦ２５を構成するＬＰＦの数が増加し、コスト増加、実装面積の増加を発生させる。上記を鑑みて、典型的には、分周数(N)は、分周器２０の出力信号の周波数(f1/N)が数百MHz等の中域の周波数帯域の周波数を示す範囲に設定される。
　シフト信号発生部３０は、制御部６０の制御に従って設定された所定のシフト周波数（f3）で振動するアナログのシフト信号を発生する。典型的には、シフト信号発生部３０は、デジタルシフト信号発生部３１とデジタルアナログ変換器（以下単にＤＡＣという）３３とを有する。デジタルシフト信号発生部３１は、制御部６０の制御に従って設定されたシフト周波数(f3)の波形をデジタルで表現するデジタルシフト信号を発生する。典型的には、デジタルシフト信号発生部３１は、数値制御発振器により構成される。デジタルシフト信号発生部３１は、１周期分の正弦波の波形を示すデジタルデータを格納したＲＯＭを有する。デジタルシフト信号発生部３１は、水晶発振器１１０の出力信号を基準クロックとして、この基準クロックに同期して、制御部６０から入力された周波数設定値を累積し、その累積値をアドレスとして、ＲＯＭから正弦波データを読み出す。この読み出されたデジタルデータが、周波数設定値に応じたシフト周波数(f3)で振動する正弦波の波形をデジタルで表現したデジタルシフト信号に対応する。デジタルシフト信号発生部３１により発生されたデジタルシフト信号は、デジタルシフト信号発生部３１の出力に配置されたＤＡＣ３３によりアナログに変換され、シフト信号として第１信号合成部４０に入力される。
　なお、シフト周波数(f3)の上限値は、ＤＡＣ３３の性能により制限される。すなわち、ＤＡＣ３３は、変換対象の信号の周波数(f3)がクロック周波数の(1/2)以下であれば、歪みが抑制された波形を出力することができるが、クロック周波数の(1/2)以上であると、出力波形に歪みを発生させる。また、クロック周波数が高い程、変換対象の信号の周波数を高くすることができるが、変換対象の信号の周波数が高いと、ＤＡＣ３３での消費電力が増加する。また、分周器２０の出力信号の周波数(f1/N)が数百MHz等の中域の周波数帯域をカバーしているため、シフト周波数(f3)が数百MHzをカバーする必要性は低い。上記を鑑みて、典型的には、シフト周波数(f3)はゼロ乃至数十MHz等の低域の周波数帯域の範囲内の値に設定される。
　第１信号合成部４０は、分周器２０の出力信号の周波数(f1/N）をシフト周波数(f3)だけシフトした周波数((f1/N)+f3)に変換するために分周器２０の出力信号にシフト信号を合成する。典型的には、第１信号合成部４０は、直交変調器により構成される。
　以下、デジタルシフト信号発生部３１、ＤＡＣ３３及び第１信号合成部４０の具体的な構成について図２を参照して説明する。図２に示すように、デジタルシフト信号発生部３１は、２つの出力ポート３１１，３１２を有する。ＤＡＣ３３は、２つのＤＡＣ３３１，３３２を有する。第１信号合成部４０は、２つのアナログ乗算器４０１，４０２と加算器４０３と９０度移相器４０４とを有する。
　第１、第２出力ポートから、デジタルシフト信号発生部３１により発生されたシフト周波数(f3)が同一で位相が約９０度異なる第１、第２デジタルシフト信号がそれぞれ出力される。第１出力ポート３１１から出力された第１デジタルシフト信号は、第１ＤＡＣ３３１によりアナログ変換され、第１シフト信号として第１アナログ乗算器４０１に入力される。第１アナログ乗算器４０１は、分周器２０から出力され９０度移相器４０４により位相が９０度遅延された信号に対して第１シフト信号を乗算する。第１アナログ乗算器４０１の出力信号は、加算器４０３に入力される。第２出力ポート３１２から出力された第２デジタルシフト信号は、第２ＤＡＣ３３２によりアナログに変換され、第２シフト信号として第２アナログ乗算器４０２に入力される。第２アナログ乗算器４０２は、分周器２０の出力信号に対して第２シフト信号を乗算する。第２アナログ乗算器４０２の出力信号は、加算器４０３に入力される。
　加算器４０３は第１アナログ乗算器４０１の出力信号に第２アナログ乗算器４０２の出力信号を加算する。この加算信号が、第１信号合成部４０から最終的に出力される。第１信号合成部４０の出力信号の周波数は、分周器２０の出力信号の周波数(f1/N)にシフト信号の周波数(f3)を加算した値((f1/N)+f3)を示す。なお、分周器２０の出力信号の周波数(f1/N)からシフト信号の周波数(f3)を減算した周波数((f1/N)-f3)の信号成分を第１信号合成部４０から取り出したい場合は、９０度移相器４０４を、第２アナログ乗算器４０２の入力に配置すればよい。または、第１デジタルシフト信号の位相を第２デジタルシフト信号に対して９０度遅延させればよい。
　第２信号合成部５０は、発振部１０の出力信号の周波数(f1)を周波数(f1+(f1/N)+f3)に変換するために発振部１０の出力信号に第１信号合成部４０の出力信号を合成する。典型的には、第２信号合成部５０も直交変調器により構成される。第１信号合成部４０の説明と同様に、第２信号合成部５０の構成を変更することで、発振部１０の出力信号の周波数(f1)から、第１信号合成部４０の出力信号の周波数(分周器２０の出力信号の周波数(f1/N)とシフト信号発生部３０の出力信号の周波数((f1/N)+f3)を減算した周波数(f1-(f1/N)-f3)を示す信号を、発振装置１から最終的な発振信号として出力することもできる。
　以上説明した本実施形態に係る発振装置１は、発振部１０から出力された高域の周波数帯の信号に対して、分周器２０から出力される任意に周波数を変更可能な中域の周波数帯の信号を合成することにより、発振部１０の出力信号の周波数を大まかにシフトし、シフト信号発生部３０から出力される任意に周波数を変更可能な低域の周波数帯の信号を合成することにより、発振部１０の出力信号の周波数を細かくシフトすることができる。このように、発振部１０の出力信号に対して、周波数帯が異なる２種類の信号を合成することは、本実施形態に係る発振装置の一つの特徴である。このように周波数変換処理を中域と低域とで分散処理することにより、発振器１１の発振信号の周波数変換の可変幅の拡大と、その可変ピッチの微細化とを両立することを実現している。
　また、分周器２０とシフト信号発生部３０とをデジタルシステムにより構成した点も一つの特徴である。この特徴により、分周器２０の出力信号の周波数(f1/N)とシフト信号発生部３０の出力信号の周波数(f3)とは、制御部６０の制御に従って、即時に変化させることができる。したがって、本実施形態に係る発振装置１は、位相同期回路を有する発振器を組み込んだ構成に比べて、さらに応答速度を速くし、周波数の切り替えを高速化できる。
　また、発振部１０をＳＡＷ発振器１１により構成した点も一つの特徴である。この特徴により、発振装置１から最終的に出力される発振信号のスペクトル純度を高めることができる。スペクトル純度を高くすることで、例えば、本実施形態に係る発振装置１を無線システムのローカル発振器として用いた場合、通信容量を増加することができる。
　しかしながら、実際には、発振部１０の出力信号の周波数は変動する場合がある。例えば、ＳＡＷ発振器１１の出力信号の周波数は、温度変動、外部衝撃等の外乱の影響を受けて、公称周波数(f0)から変動する。発振器１１の出力信号の周波数の変動は、発振部１０の出力信号の周波数(f1)を変動させるだけではなく、分周器２０の出力信号の周波数(f1/N)も変動させる。発振器１１の周波数変動は、公称周波数の±０．０１％程度であるが、高周波数帯では影響が大きく、本実施形態のように、発振器１１の出力信号を逓倍するような構成において、その影響は拡大する。以下、発振器１１の出力信号の周波数を周波数(f0+fe)と表記する。周波数(fe)は、発振器１１の公称周波数(f0)からの誤差周波数を示す。
　本実施形態に係る発振装置１は、発振器１１の公称周波数(f0)に対する発振器１１の出力信号の周波数(f0+fe)の誤差周波数(fe)を検出し、発振装置１から出力される最終的な発振信号に含まれる誤差成分を補正する機能を備える。この機能により、発振装置１から出力される最終的な発振信号の周波数を目標周波数で安定化することができる。
　また、第１、第２信号合成部４０、５０による信号合成処理に起因して、第１、第２信号合成部４０，５０の出力信号には所望信号成分以外に、ローカルリーク成分及びイメージ成分がそれぞれ含まれてしまう。例えば、図３に示すように、第１信号合成部４０の出力信号は、分周器２０の出力信号の周波数(f1/N)にシフト信号の周波数(f3)を加算した周波数((f1/N)+f3)を示す所望信号成分と、分周器２０の出力信号の周波数(f1/N)を示すローカルリーク成分と、分周器２０の出力信号の周波数(f1/N)からシフト信号の周波数(f3)を減算した周波数((f1/N)-f3))を示すイメージ成分とが含まれる。無線通信端末装置のローカル発振器として本実施形態に係る発振装置１を用いた場合、発振装置１から最終的に出力される発振信号にローカルリーク成分とイメージ成分とが残存していると、無線通信に悪影響を及ぼす。具体的には、送信時には、これらの成分が他のシステムの妨害波となってしまう。また、受信時には、これらの成分により、所望信号以外の信号がシステムに取り込まれてしまい、システムエラーが発生してしまう可能性がある。
　本実施形態に係る発振装置１は、第１、第２信号合成部４０，５０の出力信号に含まれるローカルリーク成分とイメージ成分とを減衰する。具体的には、第２信号合成部５０は、高周波数帯の信号と中域の周波数帯の信号とを合成するため、第２信号合成部５０の出力信号に含まれるローカルリーク成分とイメージ成分とは、所望信号成分に対して周波数が離間する。そのため、第２信号合成部５０の出力にＢＰＦ９０を配置することで、第２信号合成部５０の出力信号に含まれるこれらのスプリアス成分を減衰させることができる。
　一方、第１信号合成部４０は、中域の周波数帯の信号と低域の周波数帯の信号とを合成するため、第１信号合成部４０の出力信号に含まれるローカルリーク成分とイメージ成分とは、所望信号成分に対して周波数が近接する。そのため、第１信号合成部４０の出力信号に含まれるローカルリーク成分とイメージ成分とを減衰させるためには、高い性能を有するＢＰＦが必要である。しかしながら、高い性能のＢＰＦの使用は、コストを増加させる。そこで、発振装置１は、第１信号合成部４０の出力にＢＰＦを配置することなく、第１信号合成部４０の出力信号に含まれるローカルリーク成分とイメージ成分とを減衰する。この機能により、第１信号合成部４０の出力にＢＰＦを配置することによるコスト増加、実装面積の増加を回避しながら、第１信号合成部４０の出力信号に含まれるスプリアス成分を減衰させる。
　なお、本実施形態では、第２信号合成部５０の出力にＢＰＦ９０を配置したが、発振装置１の用途、目的に応じて適宜省略することができる。また、所望信号成分に対してローカルリーク成分とイメージリーク成分とが離間しているため、発振装置１が組み込まれるシステムのＢＰＦを用いてこれらの成分を減衰できるかもしれない。この場合も、ＢＰＦ９０を省略することができる。
　誤差周波数を補正する機能と第１信号合成部４０の出力信号に含まれるスプリアス成分を減衰させる機能との２つの機能を実現するために、本実施形態に係る発振装置１は、アナログデジタル変換器(以下単にＡＤＣ)７０、誤差周波数検出部８１、ローカルリーク成分強度検出部８３、及びイメージ成分強度検出部８５をさらに備える。
　図４に示すように、ＡＤＣ７０は、第１信号合成部４０の出力に配置され、第１信号合成部４０の出力信号をデジタル変換する。ＡＤＣ７０には好適にはアンダーサンプリング方式が採用される。周知の通りアンダーサンプリング方式を採用した場合であっても、第１信号合成部４０の出力信号に含まれる誤差周波数成分、ローカルリーク成分、イメージ成分はＡＤＣ７０の出力信号上でも維持される。ＡＤＣ７０にアンダーサンプリング方式を採用することにより、実効的な各検出部の検出処理速度を確保することができる。
　ＡＤＣ７０の出力には、誤差周波数検出部８１、ローカルリーク成分強度検出部８３、イメージ成分強度検出部８５が並列に配置される。なお、誤差周波数検出部８１に取り込む信号は、発振器１１の出力信号、逓倍器１３の出力信号、分周器２０の出力信号、及び第１信号合成部４０の出力信号のいずれの信号であってもよい。ただし、誤差周波数の検出処理のためだけに、ＡＤＣを設けることは回路コストと実装面積とを増加させる。元々、ローカルリーク成分強度検出部８３とイメージ成分強度検出部８５とには、第１信号合成部４０に出力信号を入力する必要があるため、第１信号合成部４０の出力にＡＤＣ７０を配置しなければならない。第１信号合成部４０の出力に配置されたＡＤＣ７０の出力信号を誤差周波数検出部８１に入力する構成とすることで、ＡＤＣの数を少なくし、回路コストの増加を抑制する。
　誤差周波数検出部８１は、ＡＤＣ７０の出力信号に基づいて、発振器１１の公称周波数(f0)に対する発振器１１の出力信号の周波数(f0+fe)の誤差周波数(fe)を検出する。誤差周波数検出部８１により検出された誤差周波数(fe)に関するデータは制御部６０に入力される。
　制御部６０は、誤差周波数(fe)に基づいて、デジタルシフト信号の周波数を変更するために、デジタルシフト信号発生部３１を制御する。具体的には、制御部６０は、第２信号合成部５０の出力信号に含まれる誤差周波数(fe)が起因となる誤差成分をキャンセルするために、誤差周波数(fe)、シフト周波数(f3)、逓倍数(n)及び分周数(N)に基づいて、デジタルシフト信号の周波数(f3-ｎ・fe-((n・fe)/N))を計算する。制御部６０は、その計算した周波数(f3-ｎ・fe-((n・fe)/N))の波形をデジタルで表現するデジタルシフト信号を発生させるために、デジタルシフト信号発生部３１を制御する。
　制御部６０は、デジタルシフト信号の特性（周波数、位相、振幅、ＤＣオフセット）を一定の制御周期で繰り返し変動させるために、デジタルシフト信号発生部３１を制御する。この制御周期は、誤差周波数の検出周期よりも長く、誤差周波数の検出結果を収束させるために必要な時間長よりも若干長く設定される。図６に示すように、誤差周波数検出部８１は、所定の検出周期で繰り返し誤差周波数(fe)を検出する。デジタルシフト信号の特性が変化してから、誤差周波数(fe)の検出結果（ＬＰＦ８１５の出力信号）が収束するまでには時間を要する。これは、誤差周波数検出部８１に帰還ループが形成されていること等が要因である。この間に、デジタルシフト信号の特性が変化してしまうと、誤差周波数の検出結果が収束しない状態となってしまい、正確な誤差周波数(fe)の検出結果を取得できない可能性がある。誤差周波数(fe)の検出結果が収束する間にデジタルシフト信号の特性を変化させないために、制御部６０によるデジタルシフト信号発生部３１の制御周期を設ける。例えば、制御部６０は、誤差周波数検出部８１から繰り返し入力される誤差周波数(fe)の変動値を所定のしきい値に対して比較し、その変動値がしきい値未満のときに検出された誤差周波数(fe)を用いて、次の制御周期のデジタルシフト信号の周波数を計算処理する。これにより、最終的に出力される発振信号の誤差成分をキャンセルする精度を向上し、周波数を安定化させることができる。
　ローカルリーク成分強度検出部８３は、ＡＤＣ７０の出力信号に基づいて、第１信号合成部４０による信号合成処理に起因して生じるローカルリーク成分の信号強度を検出する。ローカルリーク成分の信号強度の検出には、例えば同期検波が用いられる。同期検波では、ＡＤＣ７０の出力信号に対して第１の参照信号を乗算した結果とＡＤＣ７０の出力信号に対して第２の参照信号を乗算した結果とを積分する。第１、第２参照信号は、周波数がローカルリーク成分の周波数に一致し、互いに位相が直交する信号である。積分した結果から得られる周波数(0Hz)の直流成分の値はＡＤＣ７０の出力信号に含まれるローカルリーク成分の信号強度を示す。ローカルリーク成分強度検出部８３は直流成分の値から、ローカルリーク成分の信号強度を特定することができる。ローカルリーク成分強度検出部８３により検出されたローカルリーク成分の信号強度に関するデータは制御部６０に入力される。
　制御部６０は、ローカルリーク成分の強度に応じたＤＣオフセット量に従ってシフト信号をオフセットさせるためにデジタルシフト信号発生部３１を制御する。具体的には、制御部６０は、第１、第２デジタルシフト信号のＤＣオフセット量を増やした結果、ローカルリーク成分の信号強度が大きくなれば、次の周期におけるＤＣオフセット量を減らし、第１、第２デジタルシフト信号のＤＣオフセット量を増やした結果、ローカルリーク成分の信号強度が小さくなれば、次の周期におけるＤＣオフセット量をさらに増やすためにデジタルシフト信号発生部３１を制御する。ＤＣオフセット量とは、デジタルシフト信号に加算する直流成分の値である。
　イメージ成分強度検出部９５は、ＡＤＣ７０の出力信号に基づいて、第１信号合成部４０による信号合成処理に起因して生じるイメージ成分の信号強度を検出する。イメージ成分の信号強度の検出には、例えば、ローカルリーク成分強度検出部８３と同様に同期検波が用いられる。イメージ成分強度検出部９５により検出されたイメージ成分の信号強度に関するデータは制御部６０に入力される。
　制御部６０は、イメージ成分の強度に基づいて、デジタルシフト信号の位相、振幅を変化させるためにデジタルシフト信号発生部３１を制御する。例えば、制御部６０は、以下のようにして第１、第２デジタルシフト信号の振幅、位相を変化させる。制御部６０は、第１、第２デジタルシフト信号の位相を初期値で固定した状態で、第１、第２デジタルシフト信号の振幅比を変化させる。例えば、ある周期において、第１、第２デジタルシフト信号の間の振幅比を大きくした結果、イメージ成分の信号強度が大きくなれば、次の周期における振幅比は小さくされ、イメージ成分の信号強度が小さくなれば、次の周期における振幅比はさらに大きくされる。振幅比の変化は、一方のデジタルシフト信号の振幅値を固定した状態で他方の振幅値を変動させることにより行われ、イメージ成分の強度が極小値で収束するまで繰り返される。
　次に、第１、第２デジタルシフト信号の振幅比を、イメージ成分の強度が収束したときの値で固定した状態で、第１、第２デジタルシフト信号の間の位相差を変化させる。例えば、ある周期において、第１、第２デジタルシフト信号の間の位相差を大きくした結果、イメージ成分の信号強度が大きくなれば、次の周期における位相差は小さくされ、イメージ成分の信号強度が小さくなれば、次の周期における位相差はさらに大きくされる。位相差の変化は、一方のデジタルシフト信号の位相を固定した状態で他方の位相を変動させることにより行われ、イメージ成分の強度が極小値で収束するまで繰り返される。例えば、位相差を大きくするとは、ある周期において第１、第２デジタルシフト信号の間の位相差が８９度に設定されていたのを、その次の周期で９０度に設定することを示す。
　上記の第１、第２デジタルシフト信号の位相を固定して第１、第２デジタルシフト信号の振幅を調整する処理と、第１、第２デジタルシフト信号の振幅を固定して第１、第２デジタルシフト信号の位相を調整する処理とは繰り返し交互に行われる。
　なお、デジタルシフト信号発生部３１、誤差周波数検出部８１、ローカルリーク成分強度検出部８３、イメージ成分強度検出部８５及び制御部６０の各機能は、ＦＰＧＡ１００上で実現される。このＦＰＧＡ１００のクロック端子に水晶発振器１１０が接続される。
　以下、誤差周波数検出部８１の構成について図５を参照して説明する。図５に示すように、誤差周波数検出部８１は、デジタル乗算器８１３、数値制御発振器（以下単にＮＣＯという）８１１、ローパスフィルタ（以下単にＬＰＦという）８１５、及び誤差周波数計算部８１７を有する。
　デジタル乗算器８１３は、ＡＤＣ７０の出力信号に対してＮＣＯ８１１の出力信号を乗算する。デジタル乗算器８１３の出力信号に含まれる高周波成分（ＡＤＣ７０の出力信号の周波数にＮＣＯ８１１の出力信号の周波数を加算した加算信号成分とＡＤ変換等が起因となる高い周波数のノイズ成分を含む）は、デジタル乗算器８１３の出力に配置されたＬＰＦ８１５により減衰される。ＬＰＦ８１５を通過した、デジタル乗算器８１３の低周波成分（ＡＤＣ７０の出力信号の周波数からＮＣＯ８１１の出力信号の周波数を減算した減算信号成分を含む）は、誤差周波数計算部８１７に入力されるとともに、ＮＣＯ８１１に周波数制御信号として供給される。
　ＮＣＯ８１１は、水晶発振器１１０の出力信号を基準クロックとし、ＬＰＦ８１５から周波数制御信号として入力されたデジタル乗算器８１３の出力信号の低周波成分に基づいて、任意の周波数で振動する波形をデジタルで表現したデジタル波形信号を発生する。具体的には、ＬＰＦ８１５を通過した低周波成分は、ＡＤＣ７０の出力信号とＮＣＯ８１１の出力信号との間の周波数差を示す。ＮＣＯ８１１は、この周波数差がゼロに接近するように、つまりＡＤＣ７０の出力信号に追従するように動作する。これにより、ＮＣＯ８１１は、ＡＤＣ７０の出力信号の周波数に略一致した周波数の波形をデジタルで表現したデジタル波形信号を発生する。ＮＣＯ８１１の出力信号の周波数、位相がＡＤＣ７０の出力信号に一致するとき、ＬＰＦ８１５を通過した低周波成分は周波数０Ｈｚの直流成分となり、その直流成分のデジタル値はＡＤＣ７０の出力信号の周波数に対応する。
　誤差周波数計算部８１７は、ＬＰＦ８１５を通過した低周波成分に基づいて、誤差周波数(fe)を計算する。具体的には、誤差周波数計算部８１７には、制御部６０から発振器１１の公称周波数(f0)、逓倍数(n)、分周数(N)、シフト周波数(f3)及びデジタルシフト信号の周波数(f3-ｎ・fe-((n・fe)/N))に関するデータが提供されている。これらのデータに基づいて、発振器１１の出力信号に誤差周波数(fe)が含まれないときのＡＤＣ７０の出力信号の周波数を計算することができる。したがって、誤差周波数計算部８１７は、ＬＰＦ８１５の出力信号が示すＡＤＣ７０の出力信号の周波数から、予め計算された誤差周波数がないときのＡＤＣ７０の出力信号の周波数を減算することにより、発振器１１の公称周波数(f0)に対する発振器１１の出力信号の周波数(f0+fe)の誤差周波数(fe)を検出することができる。誤差周波数検出部８１により検出された誤差周波数(fe)に関するデータは制御部６０に入力される。
　第１信号合成部４０は、分周器２０の出力信号の周波数((n・(f0+fe)/N)を周波数(f3-n・fe-((n・fe)/N)）だけシフトした周波数((n・f0)+f3-n・fe)に変換するために分周器２０の出力信号にシフト信号を合成する。
　第２信号合成部５０は、発振部１０の出力信号の周波数(n・(f0+fe))を周波数(n・f0+((n・f0)/N)+f3)に変換するために発振部１０の出力信号に第１信号合成部４０の出力信号を合成する。
　以上説明したように、図１に示す発振装置１の基本構成に、誤差周波数検出部８１を付加することにより、発振器１１の出力信号に誤差周波数(fe)が含まれていても、その誤差周波数(fe)を検出し、誤差周波数(fe)に基づいてデジタルシフト信号の周波数を調整することにより、第１、第２信号合成部４０、５０の信号合成処理を経て、発振装置１から最終的に出力される発振信号から誤差周波数(fe)に応じた成分をキャンセルすることができる。つまり、発振装置１から最終的に出力される発振信号の周波数を目標周波数で安定させることができる。
　さらに、第１信号合成部４０の出力信号に基づいて、ローカルリーク成分の信号強度とイメージ成分の信号強度とを検出し、その検出結果に基づいて第１、第２デジタルシフト信号の振幅、位相及びＤＣオフセット量を調整することにより、第１信号合成部４０による信号合成処理に起因して生じるローカルリーク成分とイメージ成分とを減衰させることができる。これにより、最終的に発振装置１から出力される発振信号に含まれるスプリアスを減衰させることができる。
　なお、逓倍器１３が配置される位置は本実施形態に限定されない。逓倍器１３は、第２信号合成部５０の出力に配置してもよいし、第２信号合成部５０の入力の直前に配置してもよい。さらに、複数の逓倍器を分散して配置してもよい。具体的には、図７に示す変形例に係る発振装置１のように、２つの逓倍器１３、１５を、発振器１１の出力と第２信号合成部５０の出力とにそれぞれ配置するようにしてもよい。逓倍器を配置する位置、配置する数は、回路設計、目標周波数、周波数のシフト幅等に応じて、適宜変更することができる。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…発振装置、１０…発振部、１１…発振器、１３…逓倍器、２０…分周器、２５…ＬＰＦ、３０…シフト信号発生部、３１…デジタルシフト信号発生部、３３…ＤＡＣ、４０…第１信号合成部、５０…第２信号合成部、６０…制御部、７０…ＡＤＣ、８１…誤差周波数検出部、８３…ローカルリーク成分強度検出部、８５…イメージ成分強度検出部、１００…ＦＰＧＡ、１１０…水晶発振器。

 

Claims (10)

  1. 　発振部と、
    　前記発振部の出力信号の周波数（ｆ１）を、分周数Ｎとして周波数（ｆ１／Ｎ）に分周する分周器と、
    　所定の周波数（ｆ３）で振動するアナログのシフト信号を発生するシフト信号発生部と、
    　前記分周器の出力信号の周波数（ｆ１／Ｎ）を前記周波数（ｆ３）だけシフトした周波数（（ｆ１／Ｎ）＋ｆ３）に変換するために前記分周器の出力信号に前記シフト信号を合成する第１信号合成部と、
    　前記発振部の出力信号の周波数（ｆ１）を周波数（ｆ１＋（ｆ１／Ｎ）＋ｆ３）に変換するために前記発振部の出力信号に前記第１信号合成部の出力信号を合成する第２信号合成部と、
    　を具備する発振装置。
  2. 　前記周波数（ｆ１）は数十ギガ帯域、前記周波数（ｆ１／Ｎ）は数百メガ帯域、前記周波数（ｆ３）はゼロ乃至数十メガ帯域である請求項１記載の発振装置。
  3. 　前記シフト信号発生部は、
    　前記周波数（ｆ３）の波形をデジタルで表現するデジタルシフト信号を発生するデジタルシフト信号発生部と、
    　前記デジタルシフト信号を前記シフト信号に変換するデジタルアナログ変換器と、を有する請求項１記載の発振装置。
  4. 　前記発振部は、ＳＡＷ発振器と、前記発振器の出力信号の周波数を所定の逓倍数で逓倍する逓倍器とを有する請求項１記載の発振装置。
  5. 　周波数（ｆ0＋ｆe；ｆeは誤差周波数）で発振する発振器と、
    　前記発振器の出力信号の周波数（ｆ0＋ｆe）を所定の逓倍数（n）で逓倍する逓倍器と、
    　前記逓倍器の出力信号の周波数（n・(ｆ0＋ｆe)）を、分周数（Ｎ）として周波数（（n・(ｆ0＋ｆe)）／Ｎ）に分周する分周器と、
    　初期的周波数（ｆ3）の波形をデジタルで表現するデジタルシフト信号を発生するデジタルシフト信号発生部と、
    　前記デジタルシフト信号をアナログのシフト信号に変換するデジタルアナログ変換器と、
    　前記分周器の出力信号の周波数（（n・(ｆ0＋ｆe)）／Ｎ）を前記周波数（ｆ3）だけシフトした周波数(（（n・(ｆ0＋ｆe)）／Ｎ）＋ｆ3）に変換するために前記分周器の出力信号に前記シフト信号を合成する第１信号合成部と、
    　前記逓倍器の出力信号の周波数（n・(ｆ0＋ｆe)）を周波数（n・(ｆ0＋ｆe)＋（（n・(ｆ0＋ｆe)）／Ｎ）＋ｆ3））に変換するために前記逓倍器の出力信号に前記第１信号合成部の出力信号を合成する第２信号合成部とを具備し、
    　前記第２信号合成部の出力に含まれる誤差成分（n・ｆe＋（（n・ｆe)／Ｎ））をキャンセルするためにさらに、
    　前記第１信号合成部の出力信号をデジタル変換するアナログデジタル変換器と、
    　前記アナログデジタル変換器の出力に基づいて前記発振器の公称周波数に対する前記発振器の実際の周波数の誤差周波数（ｆe)を検出する誤差周波数検出部と、
    　前記誤差周波数（ｆe)、前記逓倍数（n）、前記分周数（Ｎ）に基づいて前記デジタルシフト信号を周波数（ｆ3－n・ｆe－（（n・ｆe)／Ｎ））で発生するよう前記デジタルシフト信号発生部を制御する制御部とを備える発振装置。
  6. 　前記誤差周波数（ｆe)は第１周期で繰り返し検出され、
    　前記制御部は、前記シフト信号の周波数を前記第１周期より長い第２周期で変動させるために前記デジタルシフト信号発生部を制御する請求項５記載の発振装置。
  7. 　前記誤差周波数検出部は、
    　デジタル波形信号を発生する数値制御発振器と、
    　前記アナログデジタル変換器の出力信号に前記デジタル波形信号を乗算するデジタル乗算器と、
    　前記デジタル乗算器の出力信号に含まれる低周波成分を通過させるローパスフィルタと、
    　前記低周波成分に基づいて前記誤差周波数を計算する誤差周波数計算部とを有し、
    　前記ローパスフィルタから出力される前記低周波成分に含まれる、前記アナログデジタル変換器の出力信号の周波数と前記デジタル波形信号の周波数との減算成分をゼロに接近させるように前記デジタル波形信号の周波数が変化する請求項５記載の発振装置。
  8. 　前記アナログデジタル変換器の出力信号に基づいて、前記第１信号合成部の信号合成処理により生じるローカルリーク成分の強度を検出するローカルリーク成分強度検出部と、
    　前記ローカルリーク成分の強度に応じたＤＣオフセット量に従って前記デジタルシフト信号をオフセットさせるために前記デジタルシフト信号発生部を制御する制御部とをさらに備える、請求項５記載の発振装置。
  9. 　前記アナログデジタル変換器の出力信号に基づいて、前記第１信号合成部の信号合成処理により生じるイメージ成分の強度を検出するイメージ成分強度検出部と、
    　前記イメージ成分の強度に基づいて、前記デジタルシフト信号の位相と振幅とを変化させるために前記デジタルシフト信号発生部を制御する制御部とをさらに備える、請求項５記載の発振装置。
  10. 　前記発振器はＳＡＷ発振器である請求項５記載の発振装置。

     
     
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