WO2019087328A1 - 柱状半導体装置と、その製造方法 - Google Patents

柱状半導体装置と、その製造方法 Download PDF

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原田　望
広記 中村
敏洙 金
錚 陶
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Definitions

  • the present invention relates to a columnar semiconductor device and a method of manufacturing the same.
  • SGT Short Gate Transistor
  • the channel is in the horizontal direction along the upper surface of the semiconductor substrate.
  • the channel of the SGT exists in a direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Non-Patent Document 1). For this reason, SGT can achieve higher density of semiconductor devices than planar MOS transistors.
  • FIG. 10 shows a structural schematic diagram of an N-channel SGT.
  • P-type or i-type (intrinsic) conductivity type Si pillar 100 (hereinafter, a silicon semiconductor pillar is referred to as "Si pillar").
  • N.sup. + Regions 101a and 101b (hereinafter referred to as “N.sup. + Regions” are semiconductor regions containing a high concentration of donor impurities) are formed.
  • the portion of the Si pillar 100 between the N + regions 101 a and 101 b serving as the source and drain becomes a channel region 102.
  • Gate insulating material layer 103 is formed to surround channel region 102.
  • a gate conductor layer 104 is formed to surround the gate insulating material layer 103.
  • N + regions 101 a and 101 b serving as sources and drains, a channel region 102, a gate insulating material layer 103, and a gate conductor layer 104 are formed in a single Si pillar 100. Therefore, in plan view, the occupied area of the SGT corresponds to the occupied area of a single source or drain N + region of the planar MOS transistor. Therefore, the circuit chip having the SGT can realize further reduction of the chip size as compared with the circuit chip having the planar type MOS transistor.
  • SGTs shown in FIG. 10 are formed on an actual LSI circuit chip.
  • the source, drain, and gate conductor layers of each SGT are connected to the other SGT's source, drain, and gate conductor layers, or to the wiring connected to the external circuit according to the circuit design. This connection method greatly affects the degree of integration, performance, and ease of manufacture of the LSI circuit chip.
  • a columnar semiconductor device is A first semiconductor column vertically disposed on a substrate; A first impurity region below the first semiconductor column; A first impurity region connection layer formed of a semiconductor or a conductor, which is connected to the first impurity region and extends in the horizontal direction; A second impurity region above the first semiconductor column; A first gate insulating layer surrounding the first semiconductor column between the first impurity region and the second impurity region; A first gate conductor layer surrounding the first insulating layer; A second semiconductor column vertically disposed on the substrate; A third impurity region below the second semiconductor pillar; A fourth impurity region above the second semiconductor pillar; A second gate insulating layer surrounding the second semiconductor pillar between the third impurity region and the fourth impurity region; A second gate conductor layer surrounding the gate insulating layer; A second gate connecting conductor layer formed of a horizontally extending conductor connected to the second gate conductor layer; The position in the vertical direction of the bottom portion of the portion overlapping with the first
  • an upper surface position of the first connection conductor layer is lower than upper surface positions of the second gate conductor layer and the second gate connection conductor layer in a vertical direction. Is desirable.
  • the second gate conductor layer and the second gate connection conductor layer are made of the same material layer. Is desirable.
  • the first contact hole is, in plan view, A second contact hole on the first impurity region connection layer or on the second gate connection conductor layer; When the second contact hole is on the first impurity region connection layer, it is connected to the second gate connection conductor layer, and the second contact hole is on the second gate connection conductor layer. And a third contact hole connected to the first impurity region connection layer, The bottom of the third contact hole is below the upper surface position of the second gate conductor layer and the second gate connection conductor layer, Third connection in which the first connection conductor layer is connected to a second connection conductor layer in the second contact hole and the second connection conductor layer and in the third contact hole Consisting of conductor layers Is desirable.
  • a first gate connecting conductor layer connected to the first gate conductor layer and extending in the horizontal direction; A first interlayer insulating layer surrounding side surfaces of the first gate connecting conductor layer and the second gate connecting conductor layer; And a second interlayer insulating layer for forming the first contact hole, which is different in material from the first interlayer insulating layer and which surrounds the side surface of the first interlayer insulating layer. Is desirable.
  • the dielectric constant lower than the dielectric constant of the silicon oxide film between the side surface of the first gate connecting conductor layer, the side surface of the second gate connecting conductor layer, and the side surface of the first connecting conductor layer A third interlayer dielectric layer of Is desirable.
  • a void is present between one or both of the side surface of the first gate connecting conductor layer and the side surface of the second gate connecting conductor layer and the side surface of the first connecting conductor layer. Having a fourth interlayer dielectric layer, Is desirable.
  • a fourth contact hole connected to a bottom of the third contact hole and connected to a semiconductor layer below the third contact hole or a material layer which is a conductive layer. Having a fourth connection conductor layer in the fourth contact hole, Is desirable.
  • a bottom of the first contact hole is inside the first impurity region.
  • a method of manufacturing a pillar-shaped semiconductor device is The first impurity region, the first semiconductor column, and the second impurity region are hierarchically arranged vertically on the substrate, and the third impurity region, the second semiconductor column, and the fourth impurity region Are arranged hierarchically in the vertical direction on the substrate,
  • the first impurity region is disposed below the first semiconductor column
  • the third impurity region is disposed below the second semiconductor column
  • a semiconductor or conductor first impurity region connecting layer is connected to the first impurity region and extends horizontally; Forming a first gate insulating layer to surround the first semiconductor column; Forming a second gate insulating layer so as to surround the second semiconductor pillar; Forming a first gate conductor layer so as to surround the first gate insulating layer; Forming a second gate conductor layer so as to surround the second gate insulating layer; Forming a horizontally extending second gate connecting conductor layer connected to the second gate conductor layer; The position in the vertical direction of the
  • the upper surface position of the first connection conductor layer is formed to be lower than the upper surface position of the second gate conductor layer and the second gate connection conductor layer in the vertical direction. , Is desirable. In the method, it is desirable that the second gate conductor layer and the second gate connecting conductor layer be formed of the same material layer.
  • Forming a second contact hole on the first impurity region connection layer in the method Forming a second connection conductor layer in the second contact hole; Forming a third contact hole connected to the second contact hole and the second gate connecting conductor layer; Forming a third connection conductor layer in the third contact hole,
  • the second contact hole and the third contact hole are collectively the first contact hole, The second connection conductor layer and the third connection conductor layer are combined to form the first connection conductor layer. Is desirable.
  • Forming a fourth contact hole on the second gate connecting conductor layer in the method Forming a fourth connection conductor layer in the fourth contact hole; Forming a fifth contact hole connected to the fourth contact hole and the first impurity connection layer; Forming a fifth connection conductor layer in the fifth contact hole;
  • the fourth contact hole and the fifth contact hole are collectively the first contact hole, The fourth connection conductor layer and the fifth connection conductor layer are combined to form the first connection conductor layer. Is desirable.
  • first interlayer insulating layer surrounding side surfaces of the first gate connecting conductor layer and the second gate connecting conductor layer in the method; It is a material different from the first interlayer insulating layer and surrounding the side surface of the first interlayer insulating layer, and the etching species for forming the first contact hole is higher than the etching rate of the first interlayer insulating layer.
  • Forming a second interlayer dielectric layer Is desirable.
  • the method further includes the step of forming a third interlayer insulating layer surrounding the side surface of the first connection conductor layer and having a dielectric constant lower than that of a silicon oxide film. Is desirable.
  • the method further comprises the step of forming a fourth interlayer insulating layer surrounding the first connection conductor layer and having holes therein.
  • a sixth connection conductor layer is provided inside the third contact hole and the sixth contact hole. Is desirable.
  • the bottom of the first contact hole is inside the first impurity region connection layer.
  • one memory cell is formed by at least three semiconductor pillars, and is formed by contact holes connecting interconnect layers in a small number of memory cells.
  • FIG. 1 is a circuit diagram of an SRAM cell for explaining a columnar semiconductor memory device having an SGT according to a first embodiment of the present invention.
  • FIGS. 7A and 7B are a plan view (a) and cross-sectional views (b) and (c), respectively, for explaining the method of manufacturing the columnar semiconductor memory device having the SGT according to the first embodiment.
  • FIGS. FIGS. 7A and 7B are a plan view (a) and cross-sectional views (b) and (c), respectively, for explaining the method of manufacturing the columnar semiconductor memory device having the SGT according to the first embodiment.
  • FIGS. 7A and 7B are a plan view (a) and cross-sectional views (b) and (c), respectively, for explaining the method of manufacturing the columnar semiconductor memory device having the SGT according to the first embodiment.
  • FIGS. FIGS. 7A and 7B are a plan view (a) and cross-sectional views (b) and (c), respectively, for explaining the method of manufacturing the columnar semiconductor memory device having the SGT according to the first embodiment.
  • FIGS. FIGS. 7A and 7B are a plan view (a) and cross-sectional views (b) and (c), respectively, for explaining the method of manufacturing the columnar semiconductor memory device having the SGT according to the first embodiment.
  • FIGS. It is the top view (a) for demonstrating the manufacturing method of the columnar semiconductor memory device which has SGT which concerns on 1st Embodiment, and a cross-section figure (b), (c), (d). It is the top view (a) for demonstrating the manufacturing method of the columnar semiconductor memory device which has SGT which concerns on 1st Embodiment, and a cross-section figure (b), (c), (d).
  • FIGS. 1-10 It is the top view (a) for demonstrating the manufacturing method of the columnar semiconductor memory device which has SGT which concerns on 1st Embodiment, and a cross-section figure (b), (c), (d). It is the top view (a) for demonstrating the manufacturing method of the columnar semiconductor memory device which has SGT which concerns on 1st Embodiment, and a cross-section figure (b), (c), (d). It is the top view (a) for demonstrating the manufacturing method of the columnar semiconductor memory device which has SGT which concerns on 1st Embodiment, and a cross-section figure (b), (c), (d).
  • 7A and 7B are a plan view (a) and cross-sectional views (b), (c), and (d), respectively, for explaining a method of manufacturing a pillar-shaped semiconductor memory device having an SGT according to a second embodiment of the present invention. It is the top view (a) for demonstrating the manufacturing method of the columnar semiconductor memory device which has SGT which concerns on 2nd Embodiment, and a cross-section figure (b), (c), (d). It is the top view (a) for demonstrating the manufacturing method of the columnar semiconductor memory device which has SGT which concerns on 2nd Embodiment, and a cross-section figure (b), (c), (d).
  • FIGS. 7A and 7B are a plan view (a) and cross-sectional views (b), (c), and (d), respectively, for explaining a method of manufacturing a pillar-shaped semiconductor memory device having an SGT according to a second embodiment of the present invention.
  • FIGS. 7A and 7B are a plan view (a) and cross-sectional views (b), (c), and (d), respectively, for explaining a method of manufacturing a pillar-shaped semiconductor memory device having an SGT according to a second embodiment of the present invention. It is the top view (a) for demonstrating the manufacturing method of the columnar semiconductor memory device which has SGT which concerns on 2nd Embodiment, and a cross-section figure (b), (c), (d).
  • FIGS. 7A and 7B are a plan view (a) and cross-sectional views (b), (c), and (d), respectively, for explaining a method of manufacturing a pillar-shaped semiconductor memory device having an SGT according to a second embodiment of the present invention. It is the top view (a) for demonstrating the manufacturing method of the columnar semiconductor memory device which has SGT which concerns on 2nd Embodiment, and a cross-section figure (b), (c), (d).
  • FIGS. 7A and 7B are a plan view (a) and cross-sectional views (b), (c), and (d), respectively, for explaining a method of manufacturing a pillar-shaped semiconductor memory device having an SGT according to a second embodiment of the present invention. It is the top view (a) for demonstrating the manufacturing method of the columnar semiconductor memory device which has SGT which concerns on 2nd Embodiment, and a cross-section figure (b), (c), (d).
  • FIGS. 7A and 7B are a plan view (a) and cross-sectional views (b), (c), and (d), respectively, for explaining a method of manufacturing a pillar-shaped semiconductor memory device having an SGT according to a second embodiment of the present invention.
  • FIGS. 7A and 7B are a plan view (a) and cross-sectional views (b), (c), and (d), respectively, for explaining a method of manufacturing a pillar-shaped semiconductor memory device having an SGT according to a second embodiment of the present invention. It is the top view (a) for demonstrating the manufacturing method of the columnar semiconductor memory device which has SGT which concerns on 2nd Embodiment, and a cross-section figure (b), (c), (d).
  • top view (a) for demonstrating the manufacturing method of the inverter chain circuit apparatus which has SGT which concerns on 1st Embodiment, and a cross-section figure (b), (c), (d). It is the top view (a) for demonstrating the manufacturing method of the inverter chain circuit apparatus which has SGT which concerns on 1st Embodiment, and a cross-section figure (b), (c), (d). It is the top view (a) for demonstrating the manufacturing method of the inverter chain circuit apparatus which has SGT which concerns on 1st Embodiment, and a cross-section figure (b), (c), (d).
  • FIG. 1 shows an equivalent circuit diagram of the SRAM cell structure of this embodiment.
  • the SRAM cell circuit includes two inverter circuits.
  • One inverter circuit is composed of a P-channel SGT_Pc1 as a load transistor and an N-channel SGT_Nc1 as a drive transistor.
  • Another inverter circuit is composed of P-channel SGT_Pc2 as a load transistor and N-channel SGT_Nc2 as a drive transistor.
  • the gate of P-channel SGT_Pc1 and the gate of N-channel SGT_Nc1 are connected.
  • the drain of P-channel SGT_Pc2 is connected to the drain of N-channel SGT_Nc2.
  • the gate of P channel SGT_Pc2 and the gate of N channel SGT_Nc2 are connected.
  • the drain of the P-channel SGT_Pc1 is connected to the drain of the N-channel SGT_Nc1.
  • the sources of the P-channels SGT_Pc1 and Pc2 are connected to the power supply terminal Vdd.
  • the sources of the N-channel SGT_Nc1 and Nc2 are connected to the ground terminal Vss.
  • the selected N-channels SGT_SN1 and SN2 are disposed on both sides of the two inverter circuits.
  • the gates of the selected N-channels SGT_SN1 and SN2 are connected to the word line terminal WLt.
  • the source and drain of the selected N-channel SGT_SN1 are connected to the N-channel SGT_Nc1, the drain of the P-channel SGT_Pc1 and the bit line terminal BLt.
  • the source and drain of the selected N-channel SGT_SN2 are connected to the N-channel SGT_Nc2, the drain of the P-channel SGT_Pc2 and the inverted bit line terminal BLRt.
  • the circuit having the SRAM cell of the present embodiment (hereinafter referred to as "SRAM cell circuit") comprises two P-channels SGT_Pc1 and Pc2 and four N-channels SGT_Nc1, Nc2, SN1 and SN2 Total of six SGTs.
  • an N layer 2 is formed on a P layer substrate 1 by an epitaxial growth method.
  • N + layers 3 a and 3 b and a P + layer 4 are formed on the surface of the N layer 2 by, eg, ion implantation.
  • the i layer 5 is formed on the N + layers 3 a and 3 b and the P + layer 4 by epitaxial growth.
  • an insulating material layer 6 formed of a silicon oxide (SiO 2 ) layer (not shown), a silicon nitride (SiN) layer (not shown), and an SiO 2 layer (not shown) on the i layer 5
  • the N layer 2 contains a larger donor impurity concentration than the acceptor impurity concentration contained in the P layer substrate 1.
  • the N + layers 3a and 3b and the P + layer 4 serve as the source or drain of SGT, it is desirable that the N + layers 3a and 3b and the P + layer 4 contain donor or acceptor impurities as high as possible.
  • the i-layer 5 may be an acceptor and a P layer or an N layer containing donor or acceptor impurities as well as intrinsic conductivity type not including donor impurities.
  • the insulating material layers 6 a and 6 b are formed on the i layer 5 by the lithography method and the RIE (Reactive Ion Etching) method of the insulating material layer 6. Then, using the insulating material layers 6a and 6b as a mask, the i layer 5, N + layers 3a and 3b, P + layer 4, N layer 2 and P layer 1 are etched to form an i layer under the insulating material layer 6a.
  • Si pillar stand consisting P layer substrate 1a, i layer 5b under the insulating material layer 6b, N + layer 3 cc (not shown), A Si pillar composed of 3dd (not shown), P + layer 4b, N layer 2b, and P layer substrate 1a is formed.
  • the insulating material layer 6a is patterned using lithography and RIE to form insulating material layers 10a, 10b, 10c, 10d (not shown), 10e, 10f. Form. Then, using the insulating material layers 10a to 10f as masks, the insulating material layers 6a and 6b, the i layers 5a and 5b, and the N + layers 3aa, 3bb, 3cc, and 3dd are etched to form Si pillars 11a, 11b, 11c, and 11d. , 11e, 11f.
  • N + layers 12a, 12b and 12c (not shown) and 12d (not shown) and P + layers 13a and 13b are formed at the bottom of the Si pillars 11a to 11f. Then, an N layer 2a is formed on the P layer substrate 1a under the N + layers 12a and 12b. Then, an N layer 2 b is formed on the P layer substrate 1 a under the N + layers 12 c and 12 d.
  • the whole is covered with a SiN layer (not shown), and the position of the upper surface of the Si pillars 11a to 11f is N
  • the SiO 2 layer 15 is formed above the upper surfaces of the + layers 12a, 12b, 12c, 12d and the P + layers 13a, 13b.
  • the SiN layer surrounding the upper Si pillars 11a to 11f and the SiO 2 layer are removed.
  • a thin SiO 2 layer (not shown) is formed on the side surfaces of the Si pillars 11a to 11f by, for example, chemical cleaning, a hafnium oxide (HfO 2 ) layer 16 which is a gate insulating material layer is formed on the whole. , ALD (Atomic Layer Deposition) method to form. Then, a titanium nitride (TiN) layer 17 which is a gate conductor layer is formed on the whole.
  • a tungsten (W) film (not shown) is formed so that the upper surface position thereof is above the insulating material layers 10a to 10f. Then, CMP by (Chemical Mechanical Polish) method, W layer and, by polishing the TiN layer 17, W layer 20 on the surface position is like the surface position on the insulating material layer 10a ⁇ 10f and the TiN layer 17a, HfO 2 The layer 16a is formed.
  • the W layer 20 and the TiN layer 17a are etched back (etch back) using the RIE (Reactive Ion Etching) method to form the W layer 20a and the TiN layer 17b.
  • RIE Reactive Ion Etching
  • the upper surface position of the SiO 2 layer is made the same as the upper surface position of the insulating layers 10a to 10f by CMP.
  • the SiO 2 layer 25 is formed by polishing.
  • the SiN layer 26 is formed on the whole.
  • the SiN layer 26 and the SiO 2 layer 25 are etched using the lithography method and the RIE method, and the bottom part becomes the upper surface of the W layers 22a to 22d.
  • the N + layer 12a and the P + layer 13a In plan view, the N + layer 12a and the P + layer 13a.
  • the SiO 2 layer 25 empty hole 27a, the bottom of 27b, due overetching of the SiO 2 layer 25, becomes lower than the upper surface of the W layer 22a ⁇ 22 d.
  • the etching of the W layers 22a to 22d is further advanced.
  • the etching of the SiO 2 layer 25 is further advanced.
  • the bottom is below the upper surface of W layer 22c, and in plan view, on the boundary between N + layer 12a and P + layer 13a, and the bottom is on N + layer 12a, P + layer 13a.
  • a contact hole 27aa formed so as to be at the surface position or inside the N + layer 12a and the P + layer 13a is formed.
  • the bottom is below the upper surface of W layer 22b, and on a boundary between N + layer 12d and P + layer 13b in plan view, and the bottom is N + layer 12d, P + layer 13b.
  • a contact hole 27aa formed so as to be at the upper surface position, or inside the N + layer 12d and the P + layer 13b is formed.
  • a barrier conductor layer made of, for example, Ti and TiN is formed in the contact holes 27aa and 27bb by using the ALD method.
  • a W layer (not shown) is formed on the entire surface so that the upper surface position thereof is higher than the upper surface positions of the insulating material layers 10a to 10f and the SiO 2 layer 25.
  • the W layer and the barrier conductor layer on the SiO 2 layer 25 are polished and removed by the CMP method.
  • the upper portions of the W layer and the barrier conductor layer in the contact holes 27aa and 27bb are etched to form barrier conductor layers 28a and 28b and W layers 29a and 29b.
  • the N + layer 12a, the P + layer 13a, and the W layer 22c are connected via the barrier conductor layer 28a and the W layer 29a.
  • the N + layer 12 d, the P + layer 13 b, and the W layer 22 b are connected via the barrier conductor layer 28 b and the W layer 29 b.
  • an SiO 2 layer (not shown) is formed on the entire surface, and the upper surface position thereof is formed higher than the upper surface positions of the insulating material layers 10a to 10f.
  • the SiO 2 layer is polished by the CMP method so that the upper surface position is the same as the upper surface position of the insulating material layers 10a to 10f, and the barrier conductor layers 28a, 28b, W in the contact holes 27aa, 27bb.
  • the SiO 2 layers 30a, 30b are formed on the layers 29a, 29b.
  • the upper layer of the SiO 2 layers 25, 30a, and 30b is etched by the RIE method.
  • an SiO 2 layer 32 is formed on the outer periphery of the Si pillars 11a to 11f.
  • N + layers 33a, 33c, 33d (not shown), 33f (not shown), and Si pillars 11b, 11e are formed on top of the Si pillars 11a, 11c, 11d, 11f by lithography and ion implantation. Form P + layers 33b, 33e on top.
  • the N + layers 33a, 33c, 33d, and 33f and the P + layers 33b and 33e become the source or drain of SGT, it is desirable that the N + layers 33a, 33c, 33d, and 33f contain as many donor or acceptor impurities as possible.
  • a SiO 2 layer 35 is formed on the whole.
  • the contact holes 36a and 36d are formed on the W layers 22a and 22d, and the contact holes 36b and 36d are formed on the Si pillars 11c and 11d by the lithography method and the RIE etching method.
  • the word wiring metal layer WL connected to the W layers 22a and 22d via the contact holes 36a and 36b, and the N + layers 33c and 33d via the contact holes 36b and 36c.
  • the ground wiring metal layers Vss1 and Vss2 are formed.
  • the SiO 2 layer 37 is formed on the whole.
  • contact holes 38a, 38b, 38c and 38d are formed on the Si pillars 11a, 11b, 11e and 11f by using the lithography method and the RIE etching method. Then, on the SiO 2 layer 37, the bit wiring metal layer BL connected to the N + layer 33a via the contact hole 38a, and the power supply wiring metal connected to the P + layers 33b and 33e via the contact holes 38b and 38c. A layer VDD and an inversion bit line metal layer RBL connected to the N + layer 33 f via the contact hole 38 d are formed. Thereby, the SRAM cell circuit is formed on the P layer substrate 1a.
  • the N + layer 12a, the P + layer 13a, and the W layer 22c connected to the gate TiN layer 17b are connected via the W layer 29a.
  • W layer 29a has a structure embedded in contact hole 27aa in W layer 22c.
  • the W layer 29b is embedded in the contact hole 27bb.
  • the W layer 22c and the W layer 29a are connected more securely than in the case where the embedding is not performed.
  • the connection area of the W layer 22c and the W layer 29a can be increased, the connection resistance between the W layer 22c and the W layer 29a can be reduced as compared with the case without this embedding.
  • the upper surface position of the W layer 29a, 29b is the upper surface position of the gate TiN layer 23a, 23b, 23c, 23d and the W layer 22a, 22b, 22c connected to the gate TiN layer 23a, 23b, 23c, 23d. , 22d and the lower surface position.
  • the upper surface position of W layers 29a and 29b can be reliably made lower than the upper surface positions of gate TiN layers 23a, 23b, 23c and 23d and W layers 22a, 22b, 22c and 22d.
  • the bottom of contact hole 27aa is below the upper surface of W layer 22c, and in plan view on the boundary between N + layer 12a and P + layer 13a, and the bottom thereof is N + layer 12a. , The upper surface position of the P + layer 13a, or the inside of the N + layer 12a and the P + layer 13a.
  • the bottom of the contact hole 27aa is N + layer 12a, by forming such that the inside of the P + layer 13a, can be widely and W layer 29a, the N + layer 12a, the contact area between the P + layer 13a . Thereby, the connection resistance between the W layer 29a, the N + layer 12a, and the P + layer 13a can be reduced.
  • the connection resistance reduction effect increases as the area of the contact hole 27aa in a plan view decreases. This is effective for high integration of the SGT circuit.
  • contact holes 40a and 40b are formed on the region including the boundary of N + layer 12a and P + layer 13a and on the region including the boundary of N + layer 12d and P + layer 13b.
  • barrier conductor layers 41a and 41b (not shown) in contact holes 40a and 40b so that the upper surface position thereof is lower than the upper surface position of W layers 22a to 22d.
  • W layers 42a and 42b (not shown).
  • SiO 2 layers 43a and 43b are formed on the W layers 42a and 42b and the barrier conductor layers 41a and 41b and in the contact holes 40a and 40b.
  • the contact hole 40a, the contact hole 46a connected to the W layer 22c, the contact hole 40b, and the contact connected to the W layer 22b The holes 46 b are formed by the lithography method and the RIE etching method of the SiN layer 45 and the SiO 2 layer 25.
  • the bottom of contact hole 46a is the upper surface of W layers 42a and 22c
  • the bottom of contact hole 46b is the upper surface of W layers 42b and 22b.
  • the W layers 42a, 42b, 22c, 22b and the barrier conductor layers 41a, 41b are subsequently etched.
  • contact holes 46aa and 46bb having depressions connecting the upper surfaces of W layers 22c and 22b to the inside are formed.
  • a barrier conductor layer (not shown) and a W layer (not shown) are formed in the contact holes 46aa and 46bb and on the SiN layer 45, and the barrier conductor layer and W are formed by CMP.
  • the layer is polished to the top surface of the SiO 2 layer 25.
  • the barrier conductor layer and the W layer are etched by the RIE method.
  • the barrier conductor layers 48a and 48b and the W layers 49a and 49b are lower in upper surface position than the upper surface position of the gate W layers 22a to 22d. And.
  • SiO 2 layers 50a and 50b are formed in the contact holes 46aa and 46bb on the barrier conductor layers 48a and 48b and the W layers 49a and 49b. Then, by performing the same steps as in FIGS. 2I to 2K, an SRAM circuit is formed on P layer substrate 1a.
  • the connection between the N + layer 12a, the P + layer 13a and the W layer 22c, and the connection between the N + layer 12d and the P + layer 13b and the W layer 22b are performed by a single lithography method and RIE etching Method via contact holes 27aa and 27bb (see FIG. 2H).
  • the first contact holes 40a and 40b are formed on the top surfaces of the N + layers 12a and 12d and the P + layers 13a and 13b
  • the second contact holes 46aa and 46bb are The inside of the first contact holes 40a and 40b was formed after the upper surface position was embedded with W to the upper surface position of the W layers 22a to 22d. Therefore, the second contact holes 46aa and 46bb can be formed on the W layers 42a and 42b and the W layers 22b and 22c to the same depth. Thus, the W layers 49a and 49b can be reliably formed.
  • the steps up to the step shown in FIG. 3D of the second embodiment are performed, and are on the barrier conductor layers 41a and 41b and the W layers 42a and 42b and at the bottoms of the contact holes 46aa and 46bb.
  • W layers 51a and 51b are formed using a W selective epitaxial method.
  • W atoms do not adhere to the surfaces of the SiO 2 layer 25 as the insulating material layer and the insulating material layers 10a to 10f, and W on the bottom of the contact hole 46aa It is formed on the layers 42a and 22c, on the barrier conductor layer 41a, on the W layers 42b and 22b at the bottom of the contact hole 46bb, and on the barrier conductor layer 41b. Then, by further advancing the growth of W and performing the horizontal growth of W, the W layer 51a connected to the W layer 42a and the W layer 22c, and the W connected to the W layer 22b and the W layer 42b The layer 51 b is formed.
  • the upper surface of the W layers 51a and 51b is located on the SiO 2 layer 25 and the insulating material layers 10a to 10f.
  • SiO 2 layers 52a and 52b which are the same as the upper surface position are formed in the contact holes 46aa and 46bb. Then, by performing the steps shown in FIGS. 2J and 2K of the first embodiment, an SRAM circuit can be formed on the P layer substrate 1a.
  • the barrier conductor layer (not shown) and the W layer (not shown) are formed in the contact holes 46aa and 46bb and on the SiN layer 45.
  • the barrier conductor layer and the W layer are polished to the upper surface of the SiO 2 layer 25 by the CMP method.
  • the barrier conductor layer and the W layer are etched by the RIE method.
  • barrier conductor layers 48a and 48b and W layers 49a and 49b are formed at the bottoms of the contact holes 46aa and 46bb on the barrier conductor layers 48a and 48b and the W layers 49a and 49b.
  • the W layer 51a, 41a, 41b and the W layer 42a, 42b are directly formed by the direct W selective growth method without using the CMP method and the RIE method. 51b was formed. This simplifies the manufacturing process.
  • the process of forming the contact holes 40a and 40b in FIG. 3A is performed, and thereafter, the entire SiO 2 layer (not shown) is formed by CVD (Chemical Vapor Deposition) method or ALD method. Then, the SiO 2 layer is deposited by RIE and etched to form SiO 2 layers 53 a and 53 b on the side surfaces of the contact holes 40 a and 40 b .
  • barrier material layers 54a and 54b and W layers 55a and 55b are formed in the contact holes 40a and 40b. Then, the SRAM circuit can be formed on the P layer substrate 1a by performing the same process as the second embodiment.
  • the SiO 2 layers 53a and 53b which are insulating material layers, exist between the W layers 55a and 55b and the W layers 22a to 22d. As a result, it is possible to prevent a short circuit failure between the W layers 55a and 55b and the W layers 22a to 22d caused by the mask misalignment in the lithography method when forming the contact holes 40a and 40b.
  • a SiN layer 56 is entirely formed by the ALD method.
  • contact holes 27aa and 27bb are formed on the N + layers 12a and 12d, the P + layers 13a and 13b, and the W layers 22c and 22b by lithography and RIE. Then, by performing the steps shown in FIGS. 2I to 2K, an SRAM circuit can be formed on the P layer substrate 1a.
  • the SiN layer 56 and the SiO 2 layer 25 are provided between the contact holes 27aa and 27bb and the W layers 22a to 22d.
  • the contact holes 27aa and 27bb are formed by etching the SiO 2 layer 25 by the RIE method.
  • the SiN layer 56 acts as an etching stopper for the etching of the SiO 2 layer 25.
  • a low dielectric constant material whose upper surface position also becomes the surface position of the W layer 22a ⁇ 22 d, for example, carbon-containing SiO 2 (SiOC: Carbon-incorporated Silicon Oxide) layer 60 is formed.
  • the SiOC layer 60 is deposited by depositing a SiOC layer (not shown) on the entire surface so that the upper surface position is above the upper surface of the insulating material layers 10a to 10f, and the upper surface is made flat by the CMP method. After that, etching is performed by RIE etching so that the upper surface position becomes the upper surface position of the W layers 22a to 22d.
  • the SiO 2 layer 61 is formed to surround the outer periphery of the Si pillar.
  • the SiN layer 26 is formed on the whole.
  • the bottom is below the upper surface of W layer 22c, and contact holes 27aa on N + layer 12a and P + layer 13a, and the bottom is below the upper surface of W layer 22b.
  • contact holes 27bb on the N + layer 12d and the P + layer 13b can be formed on the P layer substrate 1a.
  • a SiOC layer 60 (dielectric constant: 2.7 to 2) having a low dielectric constant is used. 9) is used.
  • the coupling capacitances between the W layers 22a to 22d which are gate conductor layers on both sides of the low dielectric constant SiOC layer 60 and the W layers 29a and 29b which are connection wiring conductor layers are It can be made smaller than the embodiment.
  • power consumption can be reduced by reducing the driving voltage.
  • the SiO 2 layers 25, 30a and 30b are removed as shown in FIG. 8A.
  • a space 63 including a narrow portion is formed between the W layers 22a to 22d and the W layer 29a.
  • the SiO 2 layer 64 is formed by the CVD method.
  • holes 65a, 65b, 65c and 65d are formed in narrow portions between the W layers 22a to 22d and the W layers 29a and 29b.
  • an SRAM circuit is formed on the P layer substrate 1a by performing the same steps as in FIGS. 2J and 2K in the first embodiment.
  • the holes 65a, 65b, and 65c having a non-dielectric constant of 1 exist between the W layers 22a to 22d, which are gate conductor layers, and the W layers 29a and 29b, which are connection wiring conductor layers.
  • the coupling capacitance between the W layers 22a to 22d, which are gate conductor layers, and the W layers 29a and 29b, which are connection wiring conductor layers is a SiO 2 layer having a non-dielectric constant of 3.9 to 4.3 as a whole
  • the second embodiment can be made smaller than the first embodiment using 25. Thus, power consumption can be reduced by reducing the driving voltage.
  • the i layer 71, the N + layer 72, the P + layer 73, and the i layer 74 are formed on the N + layer substrate 70 sequentially from the bottom by using the Si epitaxial growth method.
  • mask material layers 75a, 75b, and 75c made of, for example, an SiO 2 layer and an SiN layer are formed.
  • Si pillars 76a, 76b and 76c are formed using the mask material layer as an etching mask.
  • N + layers 72a, 72b, 72c and P + layers 73a, 73b, 73c are formed in the Si pillars 76a, 76b, 76c.
  • the Si pillars 76a, 76b and 76c are surrounded to form, for example, a HfO2 layer (not shown) which is a gate insulating material layer.
  • a gate conductor layer for example, a TiN layer (not shown) and a W layer (not shown) are formed.
  • the SiN layer 90a whose upper surface position is located at the lower end of the N + layers 72a, 72b and 72c is formed in the outer peripheral portion of the W layer.
  • the W layer, the TiN layer, and the HfO 2 layers 79a, 79b, 79c are horizontal with the lower end being the lower end of the N + layers 72a, 72b, 72c and the upper end being the upper end of the P + layers 73a, 73b, 73c.
  • the HfO2 layer, the TiN layer, and the W layer are vertically separated, and the HfO2 layers 78, 79a, 79b, 79c, the TiN layers 80a, 80b, 80c, 81a, 81b, 81c, the W layers 82a, 82b, 82c, 83a. , 83b, 83c are formed.
  • the layers 80b and 81b and the W layers 82b and 83b are arranged in the up-down direction differently.
  • SiO 2 layers 85 a, 85 b, 85 c, 86 a, 86 b and 86 c are formed on the upper and lower side surfaces of the holes.
  • NiSi layer 88a connected to the side surfaces of N + layer 72a and P + layer 73a
  • NiSi layer 88b connected to the side surfaces of N + layer 72b and P + layer 73b
  • the NiSi layers 88a, 88b, 88c, the TiN layers 80a, 80b, 80c, 81a, 81b, 81c, the W layers 82a, 82b, 82c, 83a, 83b, 83c are Si pillars 76a, 76b, 76c.
  • a contact hole 93a which penetrates the SiO 2 layer 90c, the W layer 83a, the SiO 2 layer 86a, the SiO 2 layer 90b, and the SiO 2 layer 85a and the bottom thereof reaches the inside of the W layer 82a.
  • a contact hole 93b which penetrates the SiO 2 layer 90c, the W layer 83b, the SiO 2 layer 86b, the SiO 2 layer 90b, and the SiO 2 layer 85b and the bottom thereof reaches the inside of the W layer 82b;
  • a contact hole 93a is formed which penetrates 83c, the SiO 2 layer 86c, the SiO 2 layer 90b, and the SiO 2 layer 85c and the bottom thereof reaches the inside of the W layer 82c.
  • the barrier conductor layers 91a, 91b, 91c whose upper surface position is lower than the upper surface position of the W layers 83a, 83b, 83c, W layers 92a, 92b, 92c, Form
  • a contact hole 97a which penetrates the SiO 2 layer 90c and the SiO 2 layer 90b and whose bottom is connected to the top of the NiSi layer 88a and the inside of the W layer 83b, and the bottom is on the NiSi layer 88b.
  • a contact hole 97c connected to the inside of the W layer 83c, and a contact hole 97c connected to the bottom of the NiSi layer 88c and the inside of the W layer (not shown).
  • barrier conductor layers 95a, 95b, 95c whose upper surface positions are lower than the upper surface positions of W layers 83a, 83b, 83c, and W layers 96a, 96b, 96c inside contact holes 97a, 97b, 97c, Form
  • the upper portions of the TiN layers 81a, 81b, 81c, the HfO 2 layers 79a, 79b, 79c, the SiO layer 90c, and the mask material layers 75a, 75b, 75c are removed by RIE.
  • a P + layer 98a is formed on the top of the Si pillar 76a, a P + layer 98b on the top of the Si pillar 76b, and a P + layer 98c on the top of the Si pillar 76c by ion implantation, for example.
  • contact holes 97a, 97b, 97c are filled, and a SiO 2 layer 99 having a flat upper surface is formed on the whole.
  • the contact hole 100a is formed on the W layer 92a, and the contact holes 100b, 100c, and 100d are formed on the P + layers 98a, 98b, and 98c.
  • an input wiring metal layer VIN connected to W layers 82a and 83a through contact hole 100a, and a power supply wiring metal layer Vdd connected to P + layers 98a, 98b and 98c through contact holes 100b, 100c and 100d,
  • the bottom N + layer substrate 70 a is connected to the ground wiring metal layer (not shown) outside.
  • a CMOS inverter chain circuit is formed on the N + layer substrate 70a.
  • the NiSi layer 88a formed in three layers in the vertical direction and the gate conductor layer A certain W layer 82 b and W layer 83 b are connected via W layers 96 a and 92 b which are connection conductor layers.
  • the N + layer 12a and the P + layer 13a correspond to the NiSi layer 88a
  • the W layer 22c of the gate corresponds to the W layer 83b of the gate
  • the W layer 42a which is a connection conductor layer is connected.
  • the W layer 49a which is a connection conductor layer corresponds to the W layer 92a of the conductor layer, and corresponds to the W layer 96a of the connection conductor layer.
  • the bottom portion of the W layer 42a, which is the connection conductor layer rests inside the W layer 22c of the gate, while in the present embodiment, the W layer 92a, which is the connection conductor layer, is The W layer 82b of the gate and the W layer 83b of the gate are formed to be connected in the vertical direction. This indicates that connections can be formed at high density between the overlapping layers in plan view. Thereby, the density of the circuit using SGT can be increased.
  • the SRAM circuit is formed on the P layer substrate 1a.
  • another substrate such as SOI (Silicon On Insulator) may be used. The same applies to the other embodiments.
  • the W layer 29 a connects the N + layer 12 a at the bottom of one Si pillar 11 a and the gate W layer 22 c of another Si pillar 11 d. Further, the N + layer 12a at the bottom of one Si pillar 11a and the gate W layer 22c of another Si pillar 11e are connected by the W layer 29a. Similarly, the P + layer 13a at the bottom of one Si pillar 11b and the gate W layer 22c of the other Si pillars 11d and 11e are connected by the W layer 29a.
  • the present invention is applied to the connection between the impurity layer at the bottom of the Si pillar in which one SGT is formed and the gate conductor layer of the Si pillar in which another SGT is formed. Therefore, according to the present invention, a circuit connecting the source or drain of one MOS field effect transistor to the gate of another MOS field effect transistor, such as various flip flop circuits, latch circuits, sense circuits of DRAM (Random Access Memory) It can be applied to Thereby, high integration of these circuits can be achieved. The same applies to the other embodiments.
  • the gate TiN layers 23a to 23d and the W layers 22a to 22d are formed in connection with the gate TiN layers 23a to 23d.
  • the gate TiN layers 23a-23d and the W layers 22a-22d may be other material layers.
  • the gate TiN layers 23a-23d and the W layers 22a-22d may be formed of the same material layer.
  • the gate TiN layers 23a to 23d and the W layers 22a to 22d, including the barrier metal layer may be conductor layers composed of a plurality of layers. The same applies to the other embodiments.
  • the N + layers 12a to 12d and the P + layers 13a and 13b at the bottom of the Si pillars 11a to 11f are formed extending in the horizontal direction while being connected to the bottoms of the Si pillars 11a to 11f.
  • the horizontally extending region serves as an impurity region connection layer for forming the connection W layers 29a and 29b on this region.
  • the horizontally extending impurity region connection layer may be formed of another semiconductor or conductor material layer. The same applies to the other embodiments.
  • the W layers 22a to 22d extend in the horizontal direction so as to be connected to the TiN layers 23a to 23d which are the gate conductor layers.
  • the W layers 22a to 22d have a role of gate connection conductor layers for forming the connection W layers 29a and 29b on the W layers 22a to 22d.
  • the horizontally extending gate connection conductor layer may be the same conductor material layer as the gate conductor layer or a different conductor material layer. The same applies to the other embodiments.
  • the contact holes 27aa and 27bb are formed on the N + layers 12a and 22d and the P + layers 13a and 13b.
  • the contact holes 27aa and 27bb may be formed on the silicide layer or metal layer formed on the N + layers 12a and 22d and the P + layers 13a and 13b.
  • an N + layer or a P + layer is formed under the Si pillars 11a to 11f, and contact holes 27aa and 27bb are formed on the low resistance semiconductor layer or conductor layer connected to the side of the N + layer or P + layer. It may be done.
  • the low resistance semiconductor layer connected to the side surface of the N + layer or the P + layer may be formed by connecting the same semiconductor layers, or may be formed of different semiconductor layers. The same applies to the other embodiments.
  • the HfO 2 layer 16a is used as the gate insulating film, but another material layer may be used.
  • the gate insulating material layer may be formed of a plurality of material layers. The same applies to the other embodiments.
  • the Si pillars 11a to 11f and the N + layers 12a to 12d, 33a, 33c, 33d, and 33f, and the P + layers 13a, 13b, 33b, and 33e made of Si are used.
  • Semiconductor materials may be used. The same applies to the other embodiments.
  • the source and drain of the SGT are formed of the same conductivity.
  • tunnel type SGTs having different conductivity of the source and drain may be used. The same applies to the other embodiments.
  • patterning of each material layer is performed using a lithography method.
  • a lithography method not only patterning of the resist layer, but also a single layer or plural layers of material may be formed under the resist layer to form a mask material layer of the material layer to be etched. The same applies to the other embodiments.
  • the contact holes 43a on the N + layer 12a and the P + layer 13a, and the contact holes 43b on the N + layer 12d and the P + layer 13b are formed.
  • the contact hole 46a straddling the contact hole 43a and the W layer 22c, the contact hole 43b and the contact hole 46b spanning the W layer 22b are formed.
  • the order of forming the contact holes 43a and 43b and the contact holes 46a and 46b may be changed.
  • the barrier conductor layers 48a and 48b are formed on the W layers 42a and 22b, but the barrier conductor layers 48a and 48b are not present in connection between the W layers 42a and 22b and the W layers 49a and 49b. May be When the W layer 42a, 22b and the W layer 49a, 49b are replaced with another conductive material layer, the barrier conductive layer may be omitted if the barrier conductive layer may not be necessary for circuit operation. . The same applies to other embodiments in which at least two conductor layers are connected, such as the connection between the W layers 42a and 22b and the W layers 49a and 49b.
  • the W layers 51a, 51b, 55a, 55b are formed by the selective growth method.
  • other conductor materials by selective growth may be used.
  • the SiO 2 layers 53a and 53b are formed on the side surfaces of the contact holes 40a and 40b, but instead of the SiO 2 layers 53a and 53b, another insulating material layer may be used.
  • the SiN layer 56 in the fifth embodiment may be another insulating material layer as long as it is a material that becomes an etching stopper with respect to etching when forming the contact holes 27aa and 27bb.
  • the SiOC layer 60 which is a low dielectric constant material is used, but another material layer such as porous silica or SiOF may be used.
  • SiO 2 layer 64 instead of the SiO 2 layer 64 in the seventh embodiment, another insulating layer may be used.
  • the holes 65a and 65b are formed in the SiO 2 layer 64 between the W layers 22a and 22b on both sides of the W layer 29a.
  • the formation locations of these holes 65a to 65d may differ depending on the design of the SRAM cell or other circuits.
  • the gate W layer 82b and the gate W layer 83b are connected by the W layer 92b which is a connection conductor layer, but the W layer 83b and the impurity in the same Si pillar 76b are formed by the forming circuit. It may be a connection with either or both of the region P + layer 73 b and the N + layer 72 b or a connection with the impurity region N + layer 70 a.
  • the W layer 96a connects the NiSi layer 88a connected to the P + layer 73a and the N + layer 72a, and the W layer 83b connected to the gate TiN layer 81b.
  • the W layer 96a may be connected to the connection conductor layer connected to either the P + layer 73a or the N + layer 72a depending on the circuit to be formed.
  • the W layer 96a may be connected to one or both of the W layer 82a and the N + layer 70a below the P + layer 73a and the N + layer 72a. This is the same in relation to the Si pillars 76c other than the Si pillars 76a. Further, depending on the circuit to be formed, the same is true for the connection spanning between the Si pillar 76 b and a plurality of other Si pillars.
  • the present invention is applied to a circuit in which two SGTs are formed in one Si column, but one or three or more SGTs are formed in one Si column.
  • the invention applies.
  • a circuit in which one SGT is formed in one Si column it has a gate conductor layer and a conductor layer connected via a contact hole penetrating the impurity region of the source or the drain below the gate conductor layer.
  • through contact holes are formed corresponding to the contact holes 93b, for example, connecting three or more conductor layers or impurity regions.
  • the lower end is the lower end of the N + layers 72a, 72b and 72c
  • the upper end is the upper end of the P + layers 73a, 73b and 73c.
  • the HfO2 layer, the TiN layer, and the W layer are vertically separated, and the HfO2 layers 78, 79a, 79b, 79c, the TiN layers 80a, 80b, 80c, 81a, 81b, 81c, the W layers 82a, 82b, 82c, 83a. , 83b, 83c were formed.
  • the HfO 2 layer 78, the TiN layers 80a, 80b, 80c, the W layers 82a, 82b, 82c are formed, and the SiO 2 layers 85a, 85b, 85c, 86a, 86b, 86c are formed on the upper and lower sides.
  • the NiSi layers 88a, 88b and 88c may be formed, and the HfO 2 layers 79a, 79b and 79c, the TiN layers 81a, 81b and 81c, and the W layers 83a, 83b and 83c may be formed.
  • a conductor connection layer connected to the gate insulating layer, gate conductor layer, N + layers 72a, 72b, 72c, and P + layers 73a, 73b, 73c of each SGT by another method and material layer, the conductor connection layer Upper and lower insulating layers may be formed.
  • the bottom of the contact hole 27aa is formed inside the N + layer 12a and the P + layer 13a, whereby the W layer 29a and the N + layer 12a and the P + layer 13a are formed. It was stated that the contact area could be increased. Thereby, the connection resistance between the W layer 29a, the N + layer 12a, and the P + layer 13a can be reduced. The same applies to the other embodiments.
  • the present invention is capable of various embodiments and modifications without departing from the broad spirit and scope of the present invention.
  • the embodiment described above is for describing an example of the present invention, and does not limit the scope of the present invention.
  • the above-mentioned embodiment and modification can be combined arbitrarily. Furthermore, even if part of the configuration requirements of the above-described embodiment is removed as necessary, it is within the scope of the technical idea of the present invention.

Landscapes

  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

ＳＲＡＭセル回路において、平面視において、ゲートＴｉＮ層２３ａ、２３ｂに繋がった第１のゲート接続Ｗ層２２ａ、２２ｂ間の、Ｓｉ柱１１ａ、１１ｂの底部に繋がり、且つ水平方向に延びているＮ+層１２ａ、Ｐ+層１３ａと、ゲートＴｉＮ層２３ａ、２３ｂに繋がり、且つ水平方向に延びている第１のゲート接続Ｗ層２２ｃとが、第２のゲート接続Ｗ層２９ａを介して繋がっている。そして、第２のゲート接続Ｗ層２９ａの底部が第１のゲート接続Ｗ層２２ｃ内にあり、且つその上表面位置が、ゲートＴｉＮ層２３ａ～２３ｆ、及び第１のゲート接続Ｗ層２２ａ～２２ｄの上表面位置より低く形成されている。

Description

柱状半導体装置と、その製造方法
　本発明は、柱状半導体装置と、その製造方法に関する。
　近年、代表的な柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体メモリ装置の更なる高集積化、高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に存在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に存在する（例えば、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
　図１０に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+領域１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+領域」と称する。）が形成されている。このソース、ドレインとなるＮ+領域１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁材料層１０３が形成されている。このゲート絶縁材料層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ+領域１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁材料層１０３、ゲート導体層１０４が、単一のＳｉ柱１００内に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+領域の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
　実際のＬＳＩ回路チップ上には図１０に示したＳＧＴが多数形成されている。各ＳＧＴのソース、ドレイン、ゲート導体層は、他のＳＧＴのソース、ドレイン、ゲート導体層、または外部回路に繋がる配線と、回路設計に従って、接続されている。この接続方法は、ＬＳＩ回路チップの集積度、性能、製造の容易性に大きく影響を与える。
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H.Itoh, T.Moriya, and M.Kashiwagi : " Selective CVD of tungsten and its applications to MOSLSI ", Solid-State Techn., November, pp.83 (1986)
　ＳＧＴを用いたＬＳＩ回路の高密度化、高性能化、低コスト化の実現が求められている。
　本発明の第１の観点に係る、柱状半導体装置は、
　基板上に、垂直方向に配置される第１の半導体柱と、
　前記第１の半導体柱の下方にある第１の不純物領域と、
　前記第１の不純物領域に繋がり、且つ水平方向に延びている、半導体または導体よりなる第１不純物領域接続層と、
　前記第１の半導体柱の上方にある第２の不純物領域と、
　前記第１の不純物領域と、前記第２の不純物領域の間にある前記第１の半導体柱を囲んだ第１のゲート絶縁層と、
　前記第１の絶縁層を囲んだ第１のゲート導体層と、
　前記基板上に、垂直方向に配置される第２の半導体柱と、
　前記第２の半導体柱の下方にある第３の不純物領域と、
　前記第２の半導体柱の上方にある第４の不純物領域と、
　前記第３の不純物領域と、前記第４の不純物領域の間にある前記第２の半導体柱を囲んだ第２のゲート絶縁層と、
　前記ゲート絶縁層を囲んだ第２のゲート導体層と、
　前記第２のゲート導体層に繋がり、且つ水平方向に延びている導体よりなる第２ゲート接続導体層と、
　前記第１不純物領域接続層と、前記第２ゲート接続導体層と、に繋がり、且つ、平面視において、少なくとも前記第２ゲート接続導体層に重なる部分の底部の垂直方向での位置が、前記第２のゲート導体層と、前記第２ゲート接続導体層と、の上表面位置より低い第１のコンタクトホールと、
　前記第１のコンタクトホール内に前記第１の不純物領域と、前記第２ゲート接続導体層と、に繋がる第１の接続導体層を有する、
　ことを特徴とする。
　前記柱状半導体装置において、前記第１の接続導体層の上表面位置が、垂直方向において、前記第２のゲート導体層、及び前記第２ゲート接続導体層の上表面位置より下にある、
　ことが望ましい。
　前記柱状半導体装置において、前記第２のゲート導体層と、前記第２ゲート接続導体層と、が同じ材料層よりなる、
　ことが望ましい。
　前記柱状半導体装置において、平面視において、前記第１のコンタクトホールが、
　前記第１不純物領域接続層上または前記第２ゲート接続導体層上にある第２のコンタクトホールと、
　前記第２のコンタクトホールが前記第１不純物領域接続層上にある場合は、前記第２ゲート接続導体層とに繋がり、前記第２のコンタクトホールが前記第２ゲート接続導体層上にある場合は、前記第１不純物領域接続層に繋がる、第３のコンタクトホールと、よりなり、
　前記第３のコンタクトホールの底部が、前記第２のゲート導体層、及び前記第２ゲート接続導体層の上表面位置より下にあり、
　前記第１の接続導体層が、前記第２のコンタクトホール内にある第２の接続導体層と、前記第２の接続導体層に繋がり、且つ前記第３のコンタクトホール内にある第３の接続導体層と、よりなる、
　ことが望ましい。
　前記柱状半導体装置において、前記第１のゲート導体層に繋がり、且つ水平方向に延びている第１ゲート接続導体層と、
　前記第１ゲート接続導体層と、前記第２ゲート接続導体層との側面を囲んだ第１の層間絶縁層と、
　前記第１の層間絶縁層側面を囲んだ、前記第１の層間絶縁層と異なる材料であり、且つ前記第１のコンタクトホール形成のための第２の層間絶縁層とを有する、
　ことが望ましい。
　前記柱状半導体装置において、前記第１ゲート接続導体層側面と、前記第２ゲート接続導体層の側面と、前記第１の接続導体層側面と、の間にシリコン酸化膜の誘電率より低い誘電率の第３の層間絶縁層を有する、
　ことが望ましい。
　前記柱状半導体装置において、前記第１ゲート接続導体層側面と、前記第２ゲート接続導体層の側面と、の片方または両方と、前記第１の接続導体層側面と、の間に、空孔がある第４の層間絶縁層を有する、
　ことが望ましい。
　前記柱状半導体装置において、前記第３のコンタクトホールの底に繋がり、且つ前記第３のコンタクトホールより下方にある半導体、または導電層である材料層まで繋がった第４のコンタクトホールと、
　前記第４のコンタクトホール内に、第４の接続導体層を有する、
　ことが望ましい。
　前記柱状半導体装置において、前記第１のコンタクトホールの底部が前記第１の不純物領域の内部にある、ことが望ましい。
　本発明の第２の観点に係る、柱状半導体装置の製造方法は、
　第１の不純物領域、第１の半導体柱及び第２の不純物領域が、基板上に垂直方向に階層的に配置されると共に、第３の不純物領域、第２の半導体柱及び第４の不純物領域が、基板上に垂直方向に階層的に配置されており、
　前記第１の不純物領域は、前記第１の半導体柱の下方に配置されており、
　前記第３の不純物領域は、前記第２の半導体柱の下方に配置されており、
　半導体または導体の第１不純物領域接続層が、前記第１の不純物領域に繋がり、且つ水平方向に延びており、
　前記第１の半導体柱を囲むように第１のゲート絶縁層を形成する工程と、
　前記第２の半導体柱を囲むように第２のゲート絶縁層を形成する工程と、
　前記第１のゲート絶縁層を囲むように第１のゲート導体層を形成する工程と、
　前記第２のゲート絶縁層を囲むように第２のゲート導体層を形成する工程と、
　前記第２のゲート導体層に繋がり、且つ水平方向に延びた第２ゲート接続導体層を形成する工程と、
　前記第１不純物領域接続層と、前記第２ゲート接続導体層と、に繋がり、且つ、平面視において、少なくとも前記第２のゲート導体層に重なる部分の底部の垂直方向での位置が、前記第２のゲート導体層、及び前記第２ゲート接続導体層の上表面位置より低い第１のコンタクトホールを形成する工程と、
　前記第１のコンタクトホール内に前記第１の不純物領域と、前記第２ゲート接続導体層と、に繋がる第１の接続導体層を形成する工程を有する、
　ことを特徴とする。
　前記方法において、前記第１の接続導体層の上表面位置が、垂直方向において、前記第２のゲート導体層、及び前記第２ゲート接続導体層の、上表面位置より下になるように形成する、
　ことが望ましい。
　前記方法において、前記第２のゲート導体層と、前記第２ゲート接続導体層と、を同じ材料層で形成する、ことが望ましい。
　前記方法において、前記第１不純物領域接続層上に、第２のコンタクトホールを形成する工程と、
　前記第２のコンタクトホール内に第２の接続導体層を形成する工程と、
　前記第２のコンタクトホール上と、前記第２ゲート接続導体層上と、に繋がる第３のコンタクトホールを形成する工程と、
　第３のコンタクトホール内に第３の接続導体層を形成する工程を有し、
　前記第２のコンタクトホールと、前記第３のコンタクトホールとが、合わさって前記第１のコンタクトホールであり、
　前記第２の接続導体層と、第３の接続導体層と、が合わさって前記第１の接続導体層となっている、
　ことが望ましい。
　前記方法において、前記第２ゲート接続導体層上に、第４のコンタクトホールを形成する工程と、
　前記第４のコンタクトホール内に第４の接続導体層を形成する工程と、
　前記第４のコンタクトホール上と、前記第１不純物接続層上と、に繋がる第５のコンタクトホールを形成する工程と、
　前記第５のコンタクトホール内に第５の接続導体層を形成する工程を有し、
　前記第４のコンタクトホールと、前記第５のコンタクトホールとが、合わさって前記第１のコンタクトホールであり、
　前記第４の接続導体層と、第５の接続導体層と、が合わさって前記第１の接続導体層となっている、
　ことが望ましい。
　前記方法において、前記第１ゲート接続導体層と、前記第２ゲート接続導体層との側面を囲んだ第１の層間絶縁層を形成する工程と、
　前記第１の層間絶縁層側面を囲み、前記第１の層間絶縁層と異なる材料であり、且つ前記第１のコンタクトホール形成のためのエッチング種が前記第１の層間絶縁層より高いエッチング速度である第２の層間絶縁層を形成する工程とを有する、
　ことが望ましい。
　前記方法において、前記第１の接続導体層側面を囲み、且つ比誘電率がシリコン酸化膜より低い第３の層間絶縁層を形成する工程を有する、
　ことが望ましい。
　前記方法において、前記第１の接続導体層を囲み、且つその中に空孔がある第４の層間絶縁層を形成する工程を有する、ことが望ましい。
　前記方法において、前記第３のコンタクトホールの底に繋がり、且つ前記第３のコンタクトホールより下方にある半導体、または導電層である材料層まで繋がった第６のコンタクトホールを形成する工程と、
　前記第３のコンタクトホールと、前記第６のコンタクトホールとの内側に、第６の接続導体層を有する、
　ことが望ましい。
　前記方法において、前記第４のコンタクトホールの底に繋がり、且つ前記第４のコンタクトホールより下方にある半導体、または導電層である材料層まで繋がった第７のコンタクトホールを形成する工程と、
　前記第４のコンタクトホールと、前記第７のコンタクトホールとの内側に、第７の接続導体層を形成する工程を有する、
　ことが望ましい。
　前記方法において、前記第１のコンタクトホールの底部が、前記第１不純物領域接続層の内部にある、ことが望ましい。
　本発明によれば、ＳＧＴを有する柱状半導体メモリ装置において、１つのメモリセルが少なくとも３個の半導体柱より形成され、且つ少ない数のメモリセル内の配線層を繋ぐコンタクトホールにより形成される。これにより、高密度のＳＲＡＭセル回路が実現できる。
本発明の第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置を説明するためのＳＲＡＭセル回路図である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有するインバータチエーン回路装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有するインバータチエーン回路装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有するインバータチエーン回路装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有するインバータチエーン回路装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 本発明の第２実施形態に係るＳＧＴを有するインバータチエーン回路装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 従来例のＳＧＴを示す模式構造図である。
　以下、本発明の実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置の製造方法について、図面を参照しながら説明する。
　（第１実施形態）
　以下、図１、図２Ａ～図２Ｋを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置であるＳＲＡＭセルの製造方法について説明する。
　図１に、本実施形態のＳＲＡＭセル構造の等価回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ１と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ１と、から構成されている。もう１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ２と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ２と、から構成されている。ＰチャネルＳＧＴ_Ｐｃ１のゲートとＮチャネルＳＧＴ_Ｎｃ１のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のドレインとＮチャネルＳＧＴ_Ｎｃ２のドレインが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のゲートとＮチャネルＳＧＴ_Ｎｃ２のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ１のドレインとＮチャネルＳＧＴ_Ｎｃ１のドレインが接続されている。
　図１に示すように、ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ１、ＰチャネルＳＧＴ_Ｐｃ１のドレインとビット線端子ＢＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ２、ＰチャネルＳＧＴ_Ｐｃ２のドレインと反転ビット線端子ＢＬＲｔに接続されている。このように、本実施形態のＳＲＡＭセルを有する回路（以下、「ＳＲＡＭセル回路」という。）は、２個のＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２と、４個のＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている。
　以下に、図１に示すＳＲＡＭセルの等価回路に係る、第１実施形態のＳＲＡＭセル構造の製造フローを説明する。
　まず、図２Ａに示すように、Ｐ層基板１上にエピタキシャル成長法によりＮ層２を形成する。そして、Ｎ層２表層に例えばイオン注入法により、Ｎ+層３ａ、３ｂ、Ｐ+層４を形成する。そして、Ｎ+層３ａ、３ｂ、Ｐ+層４上にエピタキシャル成長法によりｉ層５を形成する。そして、ｉ層５上に酸化シリコン（ＳｉＯ2）層（図示せず）と、窒化シリコン（ＳｉＮ）層（図示せず）と、ＳｉＯ2層（図示せず）と、よりなる絶縁材料層６を形成する。なお、Ｎ層２は、Ｐ層基板１に含まれているアクセプタ不純物濃度よりも、多くのドナー不純物濃度を含んでいるのが望ましい。そして、Ｎ+層３ａ、３ｂ、Ｐ+層４はＳＧＴのソース、またはドレインとなるので、出来るだけ高い濃度のドナー、またはアクセプタ不純物を含んでいることが望ましい。そして、ｉ層５はアクセプタ、及びドナー不純物を含まない固有形（Intrinsic conductivity type)だけでなく、ドナーまたはアクセプタ不純物を含んだＰ層、またはＮ層であってもよい。
　次に、図２Ｂに示すように、リソグラフィ法と、絶縁材料層６のＲＩＥ（Reactive Ion Etching）法により、ｉ層５上に絶縁材料層６ａ、６ｂを形成する。そして、絶縁材料層６ａ、６ｂをマスクにして、ｉ層５、Ｎ+層３ａ、３ｂ、Ｐ+層４、Ｎ層２、Ｐ層１をエッチングして、絶縁材料層６ａの下にｉ層５ａ、Ｎ+層３ａａ、３ｂｂ、Ｐ+層４ａ、Ｎ層２ａ、Ｐ層基板１ａよりなるＳｉ柱台と、絶縁材料層６ｂの下にｉ層５ｂ、Ｎ+層３ｃｃ（図示せず）、３ｄｄ（図示せず）、Ｐ+層４ｂ、Ｎ層２ｂ、Ｐ層基板１ａよりなるＳｉ柱台と、を形成する。
　次に、図２Ｃに示すように、リソグラフィ法とＲＩＥ法とを用いて、絶縁材料層６ａをパターンニングして、絶縁材料層１０ａ、１０ｂ、１０ｃ、１０ｄ（図示せず）、１０ｅ、１０ｆを形成する。そして、絶縁材料層１０ａ～１０ｆをマスクにして、絶縁材料層６ａ、６ｂ、ｉ層５ａ、５ｂ、Ｎ+層３ａａ、３ｂｂ、３ｃｃ、３ｄｄをエッチングして、Ｓｉ柱１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆを形成する。Ｓｉ柱１１ａ～１１ｆの底部にＮ+層１２ａ、１２ｂ、１２ｃ（図示せず）、１２ｄ（図示せず）、Ｐ+層１３ａ、１３ｂが形成される。そして、Ｎ+層１２ａ、１２ｂ下にあって、Ｐ層基板１ａ上にＮ層２ａが形成される。そして、Ｎ+層１２ｃ、１２ｄ下のＰ層基板１ａ上にＮ層２ｂが形成される。そして、薄いＳｉＯ2層（図示せず）を全体に形成した後、全体にＳｉＮ層（図示せず）を被覆する、そして、Ｓｉ柱１１ａ～１１ｆの外周部に、上表面の位置が、Ｎ+層１２ａ、１２ｂ、１２ｃ、１２ｄ、Ｐ+層１３ａ、１３ｂの上表面より、上にあるＳｉＯ2層１５を形成する。そして、ＳｉＯ2層１５の上表面より、上部のＳｉ柱１１ａ～１１ｆを囲んだＳｉＮ層と、ＳｉＯ2層を除去する。そして、例えば化学洗浄（Chemical Cleaning）により、薄いＳｉＯ2層（図示せず）をＳｉ柱１１ａ～１１ｆの側面に形成した後に、全体にゲート絶縁材料層である酸化ハフニウム（ＨｆＯ2）層１６を、ＡＬＤ（Atomic Layer Deposition）法を用いて、形成する。そして、全体にゲート導体層である窒化チタン（ＴｉＮ）層１７を形成する。
　次に、図２Ｄに示すように、タングステン（Ｗ）膜（図示せず）を、その上表面位置が絶縁材料層１０ａ～１０ｆより上になるように形成する。そして、ＣＭＰ（Chemical Mechanical Polish）法により、Ｗ層と、ＴｉＮ層１７を研磨して、上表面位置が絶縁材料層１０ａ～１０ｆの上表面位置と同じくなるＷ層２０とＴｉＮ層１７ａ、ＨｆＯ2層１６ａを形成する。
　次に、図２Ｅに示すように、ＲＩＥ（Reactive Ion Etching）法を用いて、Ｗ層２０とＴｉＮ層１７ａをエッチバック（Etch Back)して、Ｗ層２０ａとＴｉＮ層１７ｂを形成する。
　次に、図２Ｆに示すように、リソグラフィ法とＲＩＥ法とを用いて、平面視において、Ｓｉ柱１１ａを囲むＷ層２２ａ、ＴｉＮ層２３ａと、Ｓｉ柱１１ｂ、１１ｃとを囲むＷ層２２ｂ、ＴｉＮ層２３ｂと、Ｓｉ柱１１ｄ、１１ｅとを囲むＷ層２２ｃ、ＴｉＮ層２３ｃと、Ｓｉ柱１１ｆとを囲むＷ層２２ｄ、ＴｉＮ層２３ｄ（図示せず）を形成する。
　次に、図２Ｇに示すように、全体にＳｉＯ2層（図示せず）を被覆した後に、ＣＭＰ法によりＳｉＯ2層の上表面位置が絶縁層１０ａ～１０ｆの上表面位置と同じくなるように研磨してＳｉＯ2層２５を形成する。そして、全体にＳｉＮ層２６を形成する。そして、リソグラフィ法とＲＩＥ法を用いて、ＳｉＮ層２６とＳｉＯ2層２５をエッチングして、底部がＷ層２２ａ～２２ｄの上表面となる、平面視において、Ｎ+層１２ａ、Ｐ+層１３ａと、Ｗ層２２ｃに繋がる空孔２７ａと、Ｎ+層１２ｄ、Ｐ+層１３ｂと、Ｗ層２２ｂに繋がる空孔２７ｂと、を形成する。なお、ＳｉＯ2層２５上の空孔２７ａ、２７ｂの底部は、ＳｉＯ2層２５のオーバーエッチングにより、Ｗ層２２ａ～２２ｄの上表面より下になる。
　次に、図２Ｈに示すように、更にＷ層２２ａ～２２ｄのエッチングを進める。そして、更にＳｉＯ2層２５のエッチングを進める。これにより、底部がＷ層２２ｃの上表面より下にあり、且つ平面視において、Ｎ+層１２ａとＰ+層１３ａと境界上あり、且つその底部がＮ+層１２ａ、Ｐ+層１３ａの上表面位置、またはＮ+層１２ａ、Ｐ+層１３ａの内部になるように形成したコンタクトホール２７ａａを形成する。同じく、底部がＷ層２２ｂの上表面より下にあり、且つ平面視においてＮ+層１２ｄと、Ｐ+層１３ｂとの境界上にあり、且つその底部がＮ+層１２ｄ、Ｐ+層１３ｂの上表面位置、またはＮ+層１２ｄ、Ｐ+層１３ｂの内部になるように形成したコンタクトホール２７ａａを形成する。
　次に、図２Ｉに示すように、ＡＬＤ法を用いてコンタクトホール２７ａａ、２７ｂｂ内に、例えばＴｉとＴｉＮとからなるバリヤ導体層（図示せず）を形成する。そして、続けて全体にＷ層（図示せず）を、その上表面位置が、絶縁材料層１０ａ～１０ｆ、ＳｉＯ2層２５の上表面位置より高く形成する。そして、ＣＭＰ法により、ＳｉＯ2層２５上の、Ｗ層とバリヤ導体層を研磨して除去する。そして、コンタクトホール２７ａａ、２７ｂｂ内のＷ層とバリヤ導体層との上部をエッチングして、バリヤ導体層２８ａ、２８ｂ、Ｗ層２９ａ、２９ｂを形成する。これにより、バリヤ導体層２８ａ、Ｗ層２９ａを介して、Ｎ+層１２ａ、Ｐ+層１３ａと、Ｗ層２２ｃとが接続される。同様に、バリヤ導体層２８ｂ、Ｗ層２９ｂを介して、Ｎ+層１２ｄ、Ｐ+層１３ｂと、Ｗ層２２ｂとが接続される。そして、全体にＳｉＯ2層（図示せず）を、その上表面位置が絶縁材料層１０ａ～１０ｆの上表面位置より高く形成する。そして、ＣＭＰ法により、上表面位置が絶縁材料層１０ａ～１０ｆの上表面位置と同じになるようにＳｉＯ2層を研磨して、コンタクトホール２７ａａ、２７ｂｂ内の、バリヤ導体層２８ａ、２８ｂ、Ｗ層２９ａ、２９ｂ上にＳｉＯ2層３０ａ、３０ｂを形成する。
　次に、図２Ｊに示すように、ＲＩＥ法によりＳｉＯ2層２５、３０ａ、３０ｂの上層をエッチングする。そして、Ｓｉ柱１１ａ～１１ｆの外周部にＳｉＯ2層３２を形成する。そして、リソグラフィ法とイオン注入法により、Ｓｉ柱１１ａ、１１ｃ、１１ｄ、１１ｆの頂部にＮ+層３３ａ、３３ｃ、３３ｄ（図示せず）、３３ｆ（図示せず）と、Ｓｉ柱１１ｂ、１１ｅの頂部にＰ+層３３ｂ、３３ｅを形成する。なお、Ｎ+層３３ａ、３３ｃ、３３ｄ、３３ｆと、Ｐ+層３３ｂ、３３ｅとは、ＳＧＴのソース、またはドレインになるので、できるだけ多くのドナー、またはアクセプタ不純物を含んでいることが望ましい。
　次に、図２Ｋに示すように、全体にＳｉＯ2層３５を形成する。そして、リソグラフィ法とＲＩＥエッチング法により、Ｗ層２２ａ、２２ｄ上にコンタクトホール３６ａ、３６ｄと、Ｓｉ柱１１ｃ、１１ｄ上にコンタクトホール３６ｂ、３６ｄと、を形成する。そして、ＳｉＯ2層３５上に、コンタクトホール３６ａ、３６ｂを介して、Ｗ層２２ａ、２２ｄと繋がったワード配線金属層ＷＬと、コンタクトホール３６ｂ、３６ｃを介して、Ｎ+層３３ｃ、３３ｄに繋がったグランド配線金属層Ｖｓｓ1、Ｖｓｓ２を形成する。そして、全体にＳｉＯ2層３７を形成する。そして、リソグラフィ法とＲＩＥエッチング法を用いて、Ｓｉ柱１１ａ、１１ｂ、１１ｅ、１１ｆ上にコンタクトホール３８ａ、３８ｂ、３８ｃ、３８ｄを形成する。そして、ＳｉＯ2層３７上に、コンタクトホール３８ａを介してＮ+層３３ａに繋がったビット配線金属層ＢＬと、コンタクトホール３８ｂ、３８ｃを介して、Ｐ+層３３ｂ、３３ｅに繋がった電源配線金属層ＶＤＤと、コンタクトホール３８ｄを介して、Ｎ+層３３ｆに繋がった反転ビット配線金属層ＲＢＬと、を形成する。これにより、Ｐ層基板１ａ上に、ＳＲＡＭセル回路が形成される。
　本実施形態では、以下のような特徴が供せられる。
　１．本実施形態では、Ｎ+層１２ａ、Ｐ+層１３ａと、ゲートＴｉＮ層１７ｂに繋がったＷ層２２ｃと、がＷ層２９ａを介して接続されている。Ｗ層２９ａは、Ｗ層２２ｃ内では、コンタクトホール２７ａａに埋め込まれた構造になっている。同様に、Ｗ層２９ｂは、Ｗ層２２ｂ内では、コンタクトホール２７ｂｂに埋め込まれた構造になっている。これにより、この埋め込みがない場合と比べて、Ｗ層２２ｃとＷ層２９ａと、が確実に接続される。そして、Ｗ層２２ｃとＷ層２９ａの接続面積を大きくできるため、この埋め込みがない場合と比べて、Ｗ層２２ｃとＷ層２９ａと、の接続抵抗を小さくできる。これは、Ｗ層２２ｂとＷ層２９ｂにおいても同様である。
　２．本実施形態では、Ｗ層２９ａ、２９ｂの上表面位置が、ゲートＴｉＮ層２３ａ、２３ｂ、２３ｃ、２３ｄの上面位置、およびゲートＴｉＮ層２３ａ、２３ｂ、２３ｃ、２３ｄに繋がるＷ層２２ａ、２２ｂ、２２ｃ、２２ｄの上表面位置とより低くなっている。これにより、Ｗ層２９ａ、２９ｂの上表面位置が、ゲートＴｉＮ層２３ａ、２３ｂ、２３ｃ、２３ｄ、およびＷ層２２ａ、２２ｂ、２２ｃ、２２ｄの上表面位置より確実に低くできるので、Ｗ層２９ａ、２９ｂと、ＳｉＯ2層３５上に形成されたワード配線金属層ＷＬ、グランド配線金属層ＶＳＳ1、ＶＳＳ２との電気的短絡不良を確実に防止できる。そして、Ｗ層２９ａ、２９ｂと、例えばゲートＴｉＮ層２３ａ～２３ｄ、Ｗ層２２ａ～２２ｄと、の結合容量を小さく出来る。これにより、駆動電圧の低減による低消費電力化を図ることができる。
　３．本実施形態では、コンタクトホール２７ａａの底部は、Ｗ層２２ｃの上表面より下にあり、且つ平面視において、Ｎ+層１２ａとＰ+層１３ａと境界上あり、且つその底部がＮ+層１２ａ、Ｐ+層１３ａの上表面位置、またはＮ+層１２ａ、Ｐ+層１３ａの内部になるように形成した。コンタクトホール２７ａａの底部がＮ+層１２ａ、Ｐ+層１３ａの内部になるように形成することにより、Ｗ層２９ａと、Ｎ+層１２ａ、Ｐ+層１３ａとの接触面積を広くすることができる。これにより、Ｗ層２９ａと、Ｎ+層１２ａ、Ｐ+層１３ａとの接続抵抗を低くできる。この接続抵抗減少効果は、平面視におけるコンタクトホール２７ａａの面積が小さくなるほど大きい。このため、ＳＧＴ回路の高集積化に対して有効となる。
　（第２実施形態）
　以下、図３Ａ～図３Ｅを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置であるＳＲＡＭセルの製造方法について説明する。
　図３Ａに示すように、図２Ｇにおける空孔２７ａ、２７ｂを形成する前までを第１実施形態と同じ工程を行った後、リソグラフィ法と、ＳｉＮ層２６、ＳｉＯ2層２５のＲＩＥエッチング法により、平面視において、Ｎ+層１２ａとＰ+層１３ａの境界を含む領域上と、Ｎ+層１２ｄとＰ+層１３ｂの境界を含む領域上と、にコンタクトホール４０ａ、４０ｂを形成する。
　次に、図３Ｂに示すように、コンタクトホール４０ａ、４０ｂ内に、その上表面位置が、Ｗ層２２ａ～２２ｄの上表面位置より低くなるように、バリヤ導体層４１ａ、４１ｂ（図示せず）と、Ｗ層４２ａ、４２ｂ（図示せず）と、を形成する。そして、Ｗ層４２ａ、４２ｂと、バリヤ導体層４１ａ、４１ｂとの上にあって、且つコンタクトホール４０ａ、４０ｂ内にＳｉＯ2層４３ａ、４３ｂを形成する。
　次に、図３Ｃに示すように、全体にＳｉＮ層４５を形成した後、平面視において、コンタクトホール４０ａと、Ｗ層２２ｃに繋がるコンタクトホール４６ａと、コンタクトホール４０ｂと、Ｗ層２２ｂに繋がるコンタクトホール４６ｂを、リソグラフィ法と、ＳｉＮ層４５、ＳｉＯ2層２５のＲＩＥエッチング法により、形成する。この場合、コンタクトホール４６ａの底部は、Ｗ層４２ａ、２２ｃの上表面になっており、コンタクトホール４６ｂの底部は、Ｗ層４２ｂ、２２ｂの上表面になっている。
　次に、図３Ｄに示すように、続けてＷ層４２ａ、４２ｂ、２２ｃ、２２ｂ、バリヤ導体層４１ａ、４１ｂをエッチングする。これにより、Ｗ層２２ｃ、２２ｂ上表面から内部に繋がる凹みをもつコンタクトホール４６ａａ、４６ｂｂが形成される。
　次に、図３Ｅに示すように、コンタクトホール４６ａａ、４６ｂｂ内とＳｉＮ層４５上にバリヤ導体層（図示せず）とＷ層（図示せず）を形成し、ＣＭＰ法によりバリヤ導体層とＷ層をＳｉＯ2層２５の上表面まで研磨する。そして、バリヤ導体層とＷ層をＲＩＥ法によりエッチングする。そして、バリヤ導体層４１ａ、４１ｂとＷ層４２ａ、４２ｂとの上に、その上表面位置が、ゲートＷ層２２ａ～２２ｄの上表面位置より低い、バリヤ導体層４８ａ、４８ｂとＷ層４９ａ、４９ｂとを形成する。そして、バリヤ導体層４８ａ、４８ｂとＷ層４９ａ、４９ｂ上のコンタクトホール４６ａａ、４６ｂｂ内にＳｉＯ2層５０ａ、５０ｂを形成する。そして、図２Ｉ～図２Ｋと同じ工程を行うことにより、Ｐ層基板１ａ上にＳＲＡＭ回路が形成される。
　本実施形態では、以下のような特徴が供せられる。
　第１実施形態では、Ｎ+層１２ａ、Ｐ+層１３ａとＷ層２２ｃとの接続、及びＮ+層１２ｄ、Ｐ+層１３ｂと、Ｗ層２２ｂとの接続を、一度のリソグラフィ法とＲＩＥエッチング法により形成したコンタクトホール２７ａａ、２７ｂｂを介して行った（図２Ｈ参照）。これに対して、本実施形態では、最初のコンタクトホール４０ａ、４０ｂは、Ｎ+層１２ａ、１２ｄ、Ｐ+層１３ａ、１３ｂの上面に形成され、且つ２回目目のコンタクトホール４６ａａ、４６ｂｂは、最初のコンタクトホール４０ａ、４０ｂ内を、上面位置がＷ層２２ａ～２２ｄの上表面位置までＷを埋め込んだ後に形成した。このため、２回目目のコンタクトホール４６ａａ、４６ｂｂは、Ｗ層４２ａ、４２ｂと、Ｗ層２２ｂ、２２ｃとの上で同じ深さに形成することができる。これにより、Ｗ層４９ａ、４９ｂを確実に形成することができる。
（第３実施形態）
　以下、図４Ａ、図４Ｂを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置であるＳＲＡＭセルの製造方法について説明する。
　図４Ａに示すように、第２実施形態の図３Ｄに示した工程までを行い、バリヤ導体層４１ａ、４１ｂとＷ層４２ａ、４２ｂとの上にあって、且つコンタクトホール４６ａａ、４６ｂｂの底部にＷの選択エピタキシャル法を用いてＷ層５１ａ、５１ｂとを形成する。Ｗの選択成長法（非特許文献２を参照）では、絶縁材料層であるＳｉＯ2層２５と絶縁材料層１０ａ～１０ｆとの表面にはＷ原子が付着せず、コンタクトホール４６ａａの底部のＷ層４２ａ、２２ｃ上、バリヤ導体層４１ａ上と、コンタクトホール４６ｂｂの底部のＷ層４２ｂ、２２ｂ上、バリヤ導体層４１ｂ上と、に形成される。そして、更にＷの成長を進めて、Ｗの水平方向の成長を行うことによって、Ｗ層４２ａと、Ｗ層２２ｃとに繋がったＷ層５１ａと、Ｗ層２２ｂとＷ層４２ｂとに繋がったＷ層５１ｂと、が形成される。
　次に図４Ｂに示すように、第２実施形態の図３Ｅで示したと同様に、Ｗ層５１ａ、５１ｂ上にあって、その上表面位置がＳｉＯ2層２５と、絶縁材料層１０ａ～１０ｆの上表面位置と同じとなるＳｉＯ2層５２ａ、５２ｂをコンタクトホール４６ａａ、４６ｂｂ内に形成する。そして、その後、第１実施形態の図２Ｊ、２Ｋで示した工程を行うことによって、Ｐ層基板１ａ上にＳＲＡＭ回路を形成することができる。
　本実施形態では、以下のような特徴が供せられる。
　第２実施形態では、図３Ｄ，図３Ｅを用いて説明したように、コンタクトホール４６ａａ、４６ｂｂ内とＳｉＮ層４５上にバリヤ導体層（図示せず）とＷ層（図示せず）を形成し、ＣＭＰ法によりバリヤ導体層とＷ層をＳｉＯ2層２５の上表面まで研磨する。そして、バリヤ導体層とＷ層をＲＩＥ法によりエッチングする。そして、バリヤ導体層４８ａ、４８ｂとＷ層４９ａ、４９ｂとの上のコンタクトホール４６ａａ、４６ｂｂの底部にバリヤ導体層４８ａ、４８ｂとＷ層４９ａ、４９ｂとを形成した。これに対して、本実施形態では、ＣＭＰ法、そしてＲＩＥ法を用いないで、直接Ｗの選択成長法により、直接に、４１ａ、４１ｂとＷ層４２ａ、４２ｂとの上に、Ｗ層５１ａ、５１ｂを形成した。これにより、製造工程が簡略化される。
　（第４実施形態）
　以下、図５Ａ、図５Ｂを参照しながら、本発明の第４実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置であるＳＲＡＭセルの製造方法について説明する。
　図５Ａに示すように、図３Ａにおけるコンタクトホール４０ａ、４０ｂを形成するまでの工程を行い、その後に、全体にＣＶＤ（Chemical Vapor Deposition）法、またはＡＬＤ法でＳｉＯ2層（図示せず）を堆積し、そしてＲＩＥ法によりＳｉＯ2層をエッチングして、コンタクトホール４０ａ、４０ｂの側面にＳｉＯ2層５３ａ、５３ｂを形成する。
　次に、図５Ｂに示すように、図３Ｂと同様に、コンタクトホール４０ａ、４０ｂ内にバリヤ材料層５４ａ、５４ｂと、Ｗ層５５ａ、５５ｂと、を形成する。そして、第２実施形態と同じ工程を行うことによって、Ｐ層基板１ａ上にＳＲＡＭ回路を形成することができる。
　本実施形態では、以下のような特徴が供せられる。
　本実施形態では、Ｗ層５５ａ、５５ｂとＷ層２２ａ～２２ｄとの間に、絶縁材料層であるＳｉＯ2層５３ａ、５３ｂが存在する。これによって、コンタクトホール４０ａ、４０ｂの形成時でのリソグラフィ法におけるマスク合せズレによって、発生するＷ層５５ａ、５５ｂとＷ層２２ａ～２２ｄとの間の電気的短絡不良を防止することができる。
　（第５実施形態）
　以下、図６Ａ、図６Ｂを参照しながら、本発明の第５実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置であるＳＲＡＭセルの製造方法について説明する。
　図６Ａに示すように、第１実施形態の図２Ｆに示した工程まで行い、次に全体にＳｉＮ層５６をＡＬＤ法により形成する。
　図６Ｂに示すように、リソグラフィ法とＲＩＥ法によりＮ+層１２ａ、１２ｄ、Ｐ+層１３ａ、１３ｂと、Ｗ層２２ｃ、２２ｂとの上にコンタクトホール２７ａａ、２７ｂｂを形成する。そして、図２Ｉ～図２Ｋで示した工程を行うことによって、Ｐ層基板１ａ上にＳＲＡＭ回路を形成することができる。
　本実施形態では、以下のような特徴が供せられる。
　本実施形態ではコンタクトホール２７ａａ、２７ｂｂとＷ層２２ａ～２２ｄとの間にはＳｉＮ層５６と、ＳｉＯ2層２５がある。コンタクトホール２７ａａ、２７ｂｂ形成はＳｉＯ2層２５のＲＩＥ法によるエッチングによりなされる。この場合、ＳｉＮ層５６はＳｉＯ2層２５のエッチングに対するエッチングストッパーの役割をおこなう。これにより、コンタクトホール２７ａａ、２７ｂｂの形成時におけるリソグラフィ法のマスク合せズレによるＷ層２２ａ～２２ｄとＷ層２９ａ、２９ｂとの電気的短絡不良を防止することができる。
　（第６実施形態）
　以下、図７Ａ、図７Ｂを参照しながら、本発明の第６実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置であるＳＲＡＭセルの製造方法について説明する。
　図７Ａに示すように、第１実施形態における図２Ｆまでの工程を行い、そして、その上表面位置がＷ層２２ａ～２２ｄの上表面位置と同じくなる低誘電率材料である例えばカーボン含有ＳｉＯ2（ＳｉＯＣ：Carbon-incorporated Silicon Oxide）層６０を形成する。このＳｉＯＣ層６０は、全体にＳｉＯＣ層（図示せず）を上表面位置が、絶縁材料層１０ａ～１０ｆの上表面より上になるように堆積し、そして、ＣＭＰ法により、上表面を平坦にした後に、ＲＩＥエッチング法により、上表面位置がＷ層２２ａ～２２ｄの上表面位置になるようにエッチングして形成する。
　次に、Ｓｉ柱の外周を囲んでＳｉＯ2層６１を形成する。そして、第１実施形態における図２Ｈと同様に、全体にＳｉＮ層２６を形成する。そして、図７Ｂに示すように、底部がＷ層２２ｃの上表面より下にあり、且つＮ+層１２ａ、Ｐ+層１３ａ上にあるコンタクトホール２７ａａと、底部がＷ層２２ｂの上表面より下にあり、且つＮ+層１２ｄ、Ｐ+層１３ｂ上にあるコンタクトホール２７ｂｂと、を形成する。そして、図２Ｉ～図２Ｋの工程を行うことにより、Ｐ層基板１ａ上にＳＲＡＭ回路を形成することができる。
　本実施形態では、以下のような特徴が供せられる。
　本実施形態では、第１実施形態におけるＳｉＯ2層２５（比誘電率：３．９～４．３）に替えて低い比誘電率を有するＳｉＯＣ層６０（比誘電率：２．７～２．９）が用いられる。　これにより、ＳＲＡＭ回路として完成すると、低誘電率ＳｉＯＣ層６０の両側にあるゲート導体層であるＷ層２２ａ～２２ｄと、接続配線導体層であるＷ層２９ａ、２９ｂとの結合容量を、第１実施形態と比べて小さくすることができる。これにより、駆動電圧の低減による低消費電力化を図ることができる。
　（第７実施形態）
　以下、図８Ａ、図８Ｂを参照しながら、本発明の第７実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置であるＳＲＡＭセルの製造方法について説明する。
　第１実施形態の２Ａ～図２Ｉで説明した工程を行ったあと、図８Ａに示すように、ＳｉＯ2層２５、３０ａ、３０ｂを除去する。これにより、Ｗ層２２ａ～２２ｄとＷ層２９ａとの間に狭い部分を含む空間６３が形成される。
　そして、ＣＶＤ法によりＳｉＯ2層６４を形成する。このＳｉＯ2層６４の形成において、Ｗ層２２ａ～２２ｄとＷ層２９ａ、２９ｂとの間に狭い部分に空孔６５ａ、６５ｂ、６５ｃ、６５ｄが形成される。
　そして、第１実施形態における図２Ｊ，図２Ｋと同じ工程を行うことにより、Ｐ層基板１ａ上にＳＲＡＭ回路が形成される。
　本実施形態では、以下のような特徴が供せられる。
　本実施形態では、ゲート導体層であるＷ層２２ａ～２２ｄと、接続配線導体層であるＷ層２９ａ、２９ｂとの間に非誘電率が１である空孔６５ａ、６５ｂ、６５ｃが存在することにより、ゲート導体層であるＷ層２２ａ～２２ｄと、接続配線導体層であるＷ層２９ａ、２９ｂとの間の結合容量を、全体に非誘電率が３．９～４．３のＳｉＯ2層２５を用いている第１実施形態と比べて小さくすることができる。これにより、駆動電圧の低減による低消費電力化を図ることができる。
　（第８実施形態）
　以下、図９Ａ～図９Ｅを参照しながら、本発明の第８実施形態に係る、ＳＧＴを有するＣＭＯＳインバータチエーン回路の製造方法について説明する。
　図９Ａに示すように、Ｎ+層基板７０上に、Ｓｉエピタキシャル成長法を用いて、下から順番にｉ層７１、Ｎ+層７２、Ｐ+層７３、ｉ層７４を形成する。
　次に図９Ｂに示すように、例えばＳｉＯ2層とＳｉＮ層よりなるマスク材料層７５ａ、７５ｂ、７５ｃを形成する。そして、マスク材料層をエッチングマスクにして、Ｓｉ柱７６ａ、７６ｂ、７６ｃを形成する。これにより、Ｓｉ柱７６ａ、７６ｂ、７６ｃ内にＮ+層７２ａ、７２ｂ、７２ｃと、Ｐ+層７３ａ、７３ｂ、７３ｃを形成する。そして、Ｓｉ柱７６ａ、７６ｂ、７６ｃを囲んで、ゲート絶縁材料層である例えばＨｆＯ２層（図示せず）を形成する。そして、ＨｆＯ２層を囲んで、ゲート導体層である、例えばＴｉＮ層（図示せず）とＷ層（図せず）を形成する。そして、Ｗ層の外周部に上表面位置がＮ+層７２ａ、７２ｂ、７２ｃの下端に位置したＳｉＮ層９０ａを形成する。そして、垂直方向において、下端をＮ+層７２ａ、７２ｂ、７２ｃの下端とし、上端をＰ+層７３ａ、７３ｂ、７３ｃの上端とした、Ｗ層、ＴｉＮ層、ＨｆＯ２層７９ａ、７９ｂ、７９ｃを水平方向に貫通してＮ+層７２ａ、７２ｂ、７２ｃと、Ｐ+層７３ａ、７３ｂ、７３ｃと、の側面に至る孔を開ける。これによりＨｆＯ２層、ＴｉＮ層、Ｗ層が上下に分離されて、ＨｆＯ２層７８、７９ａ、７９ｂ、７９ｃ、ＴｉＮ層８０ａ、８０ｂ、８０ｃ、８１ａ、８１ｂ、８１ｃ、Ｗ層８２ａ、８２ｂ、８２ｃ、８３ａ、８３ｂ、８３ｃが形成される。平面視において、Ｙ－Ｙ‘線に沿って形成されたＳｉ柱７６ａ、７６ｃを囲むＴｉＮ層８０ａ、８１ａ、８０ｃ、８１ｃ、Ｗ層８２ａ、８２ｃ、８３ａ、８３ｃと、Ｓｉ柱７６ｂを囲むＴｉＮ層８０ｂ、８１ｂ、Ｗ層８２ｂ、８３ｂとは、上下方向に入れ違って配置される。そして、孔の上下側面にＳｉＯ2層８５ａ、８５ｂ、８５ｃ、８６ａ、８６ｂ、８６ｃを形成する。そして、Ｎ+層７２ａ、Ｐ+層７３ａの側面に繋がった、例えばＮｉＳｉ層８８ａと、Ｎ+層７２ｂ、Ｐ+層７３ｂの側面に繋がった、ＮｉＳｉ層８８ｂと、Ｎ+層７２ｃ、Ｐ+層７３ｃの側面に繋がった、ＮｉＳｉ層８８ｃと、を形成する。平面視において、ＮｉＳｉ層８８ａ、８８ｂ、８８ｃと、ＴｉＮ層８０ａ、８０ｂ、８０ｃ、８１ａ、８１ｂ、８１ｃ、Ｗ層８２ａ、８２ｂ、８２ｃ、８３ａ、８３ｂ、８３ｃとは、Ｓｉ柱７６ａ、７６ｂ、７６ｃのそれぞれにおいて、Ｙ－Ｙ’方向において、上下に入れ違って配置される。そして、上表面位置がＷ層８３ａ、８３ｂ、８３ｃの上表面に位置するＳｉＯ2層９０ｂを形成する。そして、上表面位置がマスク材料層７５ａ、７５ｂ、７５ｃの上表面位置と同じＳｉＯ2層９０ｃを形成する。
　次に、図９Ｃに示すように、ＳｉＯ2層９０ｃ、Ｗ層８３ａ、ＳｉＯ2層８６ａ、ＳｉＯ2層９０ｂ、ＳｉＯ2層８５ａを貫通し、その底部がＷ層８２ａ内部まで達したコンタクトホール９３ａと、ＳｉＯ2層９０ｃ、Ｗ層８３ｂ、ＳｉＯ2層８６ｂ、ＳｉＯ2層９０ｂ、ＳｉＯ2層８５ｂを貫通し、その底部がＷ層８２ｂ内部まで達したコンタクトホール９３ｂと、ＳｉＯ２層９０ｃ、Ｗ層８３ｃ、ＳｉＯ2層８６ｃ、ＳｉＯ2層９０ｂ、ＳｉＯ2層８５ｃを貫通し、その底部がＷ層８２ｃ内部まで達したコンタクトホール９３ａと、を形成する。そして、コンタクトホール９３ａ、９３ｂ、９３ｃの内部に、その上表面位置がＷ層８３ａ、８３ｂ、８３ｃの上表面位置より低いバリヤ導体層９１ａ、９１ｂ、９１ｃと、Ｗ層９２ａ、９２ｂ、９２ｃと、を形成する。
　次に、図９Ｄに示すように、ＳｉＯ2層９０ｃ、ＳｉＯ2層９０ｂを貫通し、底部がＮｉＳｉ層８８ａ上とＷ層８３ｂ内部とに繋がってあるコンタクトホール９７ａと、底部がＮｉＳｉ層８８ｂ上とＷ層８３ｃ内部とに繋がってあるコンタクトホール９７ｂと、底部がＮｉＳｉ層８８ｃ上とＷ層（図示せず）内部とに繋がってあるコンタクトホール９７ｃと、を形成する。そして、コンタクトホール９７ａ、９７ｂ、９７ｃの内部に、その上表面位置がＷ層８３ａ、８３ｂ、８３ｃの上表面位置より低いバリヤ導体層９５ａ、９５ｂ、９５ｃと、Ｗ層９６ａ、９６ｂ、９６ｃと、を形成する。
　次に、図９Ｅに示すように、ＲＩＥ法によりＴｉＮ層８１ａ、８１ｂ、８１ｃ、ＨｆＯ２層７９ａ、７９ｂ、７９ｃの上部と、ＳｉＯ層９０ｃ、マスク材料層７５ａ、７５ｂ、７５ｃを除去する。そして、例えばイオン注入法により、Ｓｉ柱７６ａの頂部にＰ+層９８ａと、Ｓｉ柱７６ｂの頂部にＰ+層９８ｂと、Ｓｉ柱７６ｃの頂部にＰ+層９８ｃと、を形成する。そして、コンタクトホール９７ａ、９７ｂ、９７ｃを埋めて、且つ全体に、上表面が平坦なＳｉＯ2層９９を形成する。そして、Ｗ層９２ａ上にコンタクトホール１００ａと、Ｐ+層９８ａ、９８ｂ、９８ｃ上にコンタクトホール１００ｂ、１００ｃ、１００ｄと、を形成する。そして、コンタクトホール１００ａを介して、Ｗ層８２ａ、８３ａに繋がる入力配線金属層ＶＩＮと、コンタクトホール１００ｂ、１００ｃ、１００ｄを介してＰ+層９８ａ、９８ｂ、９８ｃに繋がる電源配線金属層Ｖｄｄと、を形成する。そして、底部のＮ+層基板７０ａは、外部でグランド配線金属層（図示せず）に接続される。これにより、Ｎ+層基板７０ａ上にＣＭＯＳインバータチエーン回路が形成される。
　本実施形態では、以下のような特徴が供せられる。
　本実施形態では、Ｓｉ柱７６ａ、７６ｂ、７６ｃの上下に２個のＳＧＴが形成されている構造において、垂直方向において、３つの層に分かれて形成されているＮｉＳｉ層８８ａと、ゲート導体層であるＷ層８２ｂと、Ｗ層８３ｂとが、接続導体層であるＷ層９６ａ、９２ｂを介して接続されている。第２実施形態を参照すると、Ｎ+層１２ａ、Ｐ+層１３ａがＮｉＳｉ層８８ａに対応し、ゲートのＷ層２２ｃがゲートのＷ層８３ｂに対応し、接続導体層であるＷ層４２ａが接続導体層のＷ層９２ａに対応し、接続導体層であるＷ層４９ａが接続導体層のＷ層９６ａに対応している。ただ、第１実施形態では、接続導体層であるＷ層４２ａの底部が、ゲートのＷ層２２ｃの内部に止まっているのに対して、本実施形態では、接続導体層であるＷ層９２ａが、ゲートのＷ層８２ｂと、ゲートのＷ層８３ｂとが、垂直方向に繋がって形成される。これは、平面視において、重なった層間に接続を高密度に形成できることを示している。これにより、ＳＧＴを用いた回路の高密度化ができる。
　なお、第１実施形態では、Ｐ層基板１ａ上にＳＲＡＭ回路を形成した場合について説明したが、例えばＳＯＩ（Silicon On Insulator）などの他の基板を用いてもよい。このことは、他の実施形態においても同様である。
　また、第１実施形態では、ＳＲＡＭセル回路を形成する場合について説明したが、他のＳＧＴを用いた回路に適用してもよい。第１実施形態では、１つのＳｉ柱１１ａの底部にあるＮ+層１２ａと、別のＳｉ柱１１ｄのゲートＷ層２２ｃとを、Ｗ層２９ａにより接続している。また、１つのＳｉ柱１１ａの底部にあるＮ+層１２ａと、別のＳｉ柱１１ｅのゲートＷ層２２ｃとを、Ｗ層２９ａにより接続している。同様に、１つのＳｉ柱１１ｂの底部にあるＰ+層１３ａと、別のＳｉ柱１１ｄ，１１ｅのゲートＷ層２２ｃとを、Ｗ層２９ａにより接続している。このように、本発明は、１つのＳＧＴが形成されているＳｉ柱の底部にある不純物層と、別のＳＧＴが形成されているＳｉ柱のゲート導体層との接続に適用される。従って、本発明は、１つのＭＯＳ電界効果トランジスタのソースまたはドレインと、別のＭＯＳ電界効果トランジスタのゲートと、を繋げる回路、例えば各種フリップフロップ回路、ラッチ回路、ＤＲＡＭ（Random Access Memory）のセンス回路などにも適用できる。これにより、これら回路の高集積化が図れる。このことは、他の実施形態においても同様である。
　また、第１実施形態では、各Ｓｉ柱１１ａ～１１ｆに１個のＳＧＴを形成した場合について説明したが、各Ｓｉ柱１１ａ～１１ｆに２個以上のＳＧＴを形成した場合にも、本発明は適用される。このことは、他の実施形態においても同様である。
　また、第１実施形態では、ゲートＴｉＮ層２３ａ～２３ｄと、これに接続してＷ層２２ａ～２２ｄを形成した。これに対し、ゲートＴｉＮ層２３ａ～２３ｄと、Ｗ層２２ａ～２２ｄとは他の材料層であってもよい。また、ゲートＴｉＮ層２３ａ～２３ｄと、Ｗ層２２ａ～２２ｄとは同じ材料層より形成されてもよい。また、バリヤ金属層を含めて、ゲートＴｉＮ層２３ａ～２３ｄと、Ｗ層２２ａ～２２ｄとは、複数層よりなる導体層であってもよい。このことは、他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱１１ａ～１１ｆの底部のＮ+層１２ａ～１２ｄ、Ｐ+層１３ａ、１３ｂは、Ｓｉ柱１１ａ～１１ｆの底部に繋がって水平方向に延びて形成されている。Ｎ+層１２ａ～１２ｄ、Ｐ+層１３ａ、１３ｂの中で、水平に延びている領域は、この領域上に接続Ｗ層２９ａ、２９ｂを形成するための不純物領域接続層としての役割を有する。この水平方向に延びている不純物領域接続層は、他の半導体、または導体材料層で形成されてもよい。このことは、他の実施形態においても同様である。
　また、第１実施形態では、ゲート導体層であるＴｉＮ層２３ａ～２３ｄに繋がって、Ｗ層２２ａ～２２ｄが水平方向に延びている。Ｗ層２２ａ～２２ｄは、Ｗ層２２ａ～２２ｄ上に接続Ｗ層２９ａ、２９ｂを形成するためのゲート接続導体層の役割を有する。この水平方向に延びているゲート接続導体層は、ゲート導体層と同じ導体材料層であっても、また異なる導体材料層であってもよい。このことは、他の実施形態においても同様である。　
　また、第１実施形態では、コンタクトホール２７ａａ、２７ｂｂは、Ｎ+層１２ａ、２２ｄ、Ｐ+層１３ａ、１３ｂ上に形成された。これに対し、コンタクトホール２７ａａ、２７ｂｂは、Ｎ+層１２ａ、２２ｄ、Ｐ+層１３ａ、１３ｂ上に形成したシリサイド層または金属層上に形成してもよい。また、Ｓｉ柱１１ａ～１１ｆの下部にＮ+層またはＰ+層を形成し、これらＮ+層又はＰ+層側面に繋がった低抵抗の半導体層または導体層上にコンタクトホール２７ａａ、２７ｂｂが形成されてもよい。なお、このＮ+層又はＰ+層側面に繋がった低抵抗の半導体層は、同じ半導体層が繋がって形成されてもよく、または異なった半導体層より形成されてもよい。このことは、他の実施形態においても同様である。
　また、第１実施形態では、ゲート絶縁膜としてＨｆＯ2層１６ａを用いたが、他の材料層を用いてもよい。また、複数の材料層よりゲート絶縁材料層を形成してもよい。このことは、他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉを材料とするＳｉ柱１１ａ～１１ｆ、Ｎ+層１２ａ～１２ｄ、３３ａ、３３ｃ、３３ｄ、３３ｆ、Ｐ+層１３ａ、１３ｂ、３３ｂ、３３ｅを用いたが、他の半導体材料を用いてもよい。このことは、他の実施形態においても同様である。
　また、第１実施形態では、ＳＧＴのソース及びドレインは、同じ導電性より形成されている。これに対して、ソース及びドレインの導電性が異なるトンネル型ＳＧＴを用いてもよい。このことは、他の実施形態においても同様である。
　また、第１実施形態では、リソグラフィ法を用いて、各材料層のパターンニングを行っている。このリソグラフィ法では、レジスト層だけのパターンニングだけでなく、レジスト層の下に単層または複数層の材料を形成して、エッチングしたい材料層のマスク材料層を形成してもよい。このことは、他の実施形態においても同様である。
　また、第２実施形態では、最初にＮ+層１２ａ、Ｐ+層１３ａ上のコンタクトホール４３ａと、Ｎ+層１２ｄ、Ｐ+層１３ｂ上のコンタクトホール４３ｂを形成した。そして次に、平面視において、コンタクトホール４３ａとＷ層２２ｃにまたがるコンタクトホール４６ａと、コンタクトホール４３ｂと、Ｗ層２２ｂにまたがるコンタクトホール４６ｂを形成した。このコンタクトホール４３ａ、４３ｂと、コンタクトホール４６ａ、４６ｂと、の形成の順番を変えてもよい。
　また、第２実施形態では、Ｗ層４２ａ、２２ｂ上にバリヤ導体層４８ａ、４８ｂを形成したが、Ｗ層４２ａ、２２ｂとＷ層４９ａ、４９ｂとの接続では、バリヤ導体層４８ａ、４８ｂは無くてもよい。Ｗ層４２ａ、２２ｂとＷ層４９ａ、４９ｂとに替えて他の導体材料層を用いた場合の、回路動作上、バリヤ導体層がなくてもよい場合は、このバリヤ導体層は無くてもよい。このことは、Ｗ層４２ａ、２２ｂとＷ層４９ａ、４９ｂとの接続のように、少なくとも２つの導体層を接続する、他の実施形態においても同様である。
　また、第３実施形態及び第４実施形態では、選択成長法によるＷ層５１ａ、５１ｂ、５５ａ、５５ｂを形成した。Ｗ層５１ａ、５１ｂ、５５ａ、５５ｂに替えて、選択成長法による他の導体材料であってもよい。
　また、第４実施形態では、コンタクトホール４０ａ、４０ｂの側面にＳｉＯ2層５３ａ、５３ｂを形成したが、ＳｉＯ2層５３ａ、５３ｂに替えて他の絶縁材料層を用いてもよい。
　また、第５実施形態は、第１実施形態での工程を用いて説明したが、他の実施形態に対しても同様に適用できる。
　また、第５実施形態における、ＳｉＮ層５６は、コンタクトホール２７ａａ、２７ｂｂを形成するときのエッチングに対して、エッチングストッパとなる材料であれば、他の絶縁材料層であってもよい。
　また、第６実施形態では、低誘電率材料であるＳｉＯＣ層６０を用いたが、例えば、多孔質シリカ、ＳｉＯＦなどの他の材料層であってもよい。
　また、第７実施形態における、ＳｉＯ2層６４に替えて、他の絶縁層を用いてもよい。
　また、第７実施形態においては、Ｗ層２９ａの両側にあるＷ層２２ａ、２２ｂの間のＳｉＯ2層６４に空孔６５ａ、６５ｂが形成されている。これら空孔６５ａ～６５ｄの形成場所は、ＳＲＡＭセルまたは他の回路の設計により異なってもよい。
　また、第８実施形態では、ＣＭＯＳインバータチエーン回路を形成する場合について説明したが、他のＳＧＴを用いた回路に適用してもよい。
　また、第８実施形態では、接続導体層であるＷ層９２ｂにより、ゲートＷ層８２ｂとゲートＷ層８３ｂとの接続を行ったが、形成回路によって、同一Ｓｉ柱７６ｂにおける、Ｗ層８３ｂと不純物領域Ｐ+層７３ｂ、Ｎ+層７２ｂのいずれか、もしくは両方との接続、または、不純物領域Ｎ+層７０ａ接続であってもよい。
　また、第８実施形態では、Ｗ層９６ａは、Ｐ+層７３ａ、Ｎ+層７２ａに繋がったＮｉＳｉ層８８ａと、ゲートＴｉＮ層８１ｂに繋がったＷ層８３ｂと、を繋げている。これに対して、形成する回路によって、Ｗ層９６ａは、Ｐ+層７３ａ、Ｎ+層７２ａのいずれかに繋がった接続導体層に繋がってもよい。また、Ｓｉ柱７６ａにおいて、Ｗ層９６ａは、Ｐ+層７３ａ、Ｎ+層７２ａより下部にあるＷ層８２ａ、Ｎ+層７０ａのいずれか、または両方に繋がっていてもよい。これは、Ｓｉ柱７６ａ以外のＳｉ柱７６ｃとの関係においても同じである。また、形成する回路によっては、Ｓｉ柱７６ｂと他の複数のＳｉ柱との間にまたがった接続においても同じである。
　また、第８実施形態では、１つのＳｉ柱に２個のＳＧＴを形成した回路に本発明を適用した場合について説明したが、１つのＳｉ柱に１個、または３個以上のＳＧＴを形成した場合にも、本発明が適用される。１つのＳｉ柱に１個のＳＧＴが形成された回路では、ゲート導体層と、このゲート導体層の下部にあるソースまたはドレインの不純物領域を貫通するコンタクトホールを介して繋がる導体層を有する。または、１個のＳｉ柱に３個以上のＳＧＴを形成している場合、コンタクトホール９３ｂに対応した、例えば３つ以上の導体層、または不純物領域を繋ぐ、貫通コンタクトホールが形成される。
　また、第８実施形態では、垂直方向において、下端をＮ+層７２ａ、７２ｂ、７２ｃの下端とし、上端をＰ+層７３ａ、７３ｂ、７３ｃの上端とした、Ｗ層、ＴｉＮ層、ＨｆＯ２層７９ａ、７９ｂ、７９ｃを水平方向に貫通してＮ+層７２ａ、７２ｂ、７２ｃと、Ｐ+層７３ａ、７３ｂ、７３ｃと、の側面に至る孔を開ける。これによりＨｆＯ２層、ＴｉＮ層、Ｗ層が上下に分離されて、ＨｆＯ２層７８、７９ａ、７９ｂ、７９ｃ、ＴｉＮ層８０ａ、８０ｂ、８０ｃ、８１ａ、８１ｂ、８１ｃ、Ｗ層８２ａ、８２ｂ、８２ｃ、８３ａ、８３ｂ、８３ｃが形成された。これに対して、最初に、ＨｆＯ２層７８、ＴｉＮ層８０ａ、８０ｂ、８０ｃ、Ｗ層８２ａ、８２ｂ、８２ｃを形成し、そして、上下にＳｉＯ2層８５ａ、８５ｂ、８５ｃ、８６ａ、８６ｂ、８６ｃを持つＮｉＳi層８８ａ、８８ｂ、８８ｃを形成し、そして、ＨｆＯ２層７９ａ、７９ｂ、７９ｃ、ＴｉＮ層８１ａ、８１ｂ、８１ｃ、Ｗ層８３ａ、８３ｂ、８３ｃを形成してもよい。また、他の方法、及び材料層により各ＳＧＴのゲート絶縁層と、ゲート導体層と、Ｎ+層７２ａ、７２ｂ、７２ｃ、Ｐ+層７３ａ、７３ｂ、７３ｃに繋がる導体接続層、この導体接続層の上下の絶縁層を形成してもよい。
　また、第１実施形態では、コンタクトホール２７ａａの底部がＮ+層１２ａ、Ｐ+層１３ａの内部になるように形成することにより、Ｗ層２９ａと、Ｎ+層１２ａ、Ｐ+層１３ａとの接触面積を広くすることができることを述べた。これにより、Ｗ層２９ａと、Ｎ+層１２ａ、Ｐ+層１３ａとの接続抵抗を低くできる。このことは、他の実施形態においても同様である。
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、柱状半導体メモリ装置、およびその製造方法によれば、高集積度、高性能、低コストの半導体装置が得られる。
Ｐｃ１、Ｐｃ２　ＰチャネルＳＧＴ
Ｎｃ１、Ｎｃ２、Ｎｃ３、Ｎｃ４、ＳＮ１、ＳＮ２　ＮチャネルＳＧＴ
ＢＬｔ　ビット線端子
ＢＬＲｔ　反転ビット線端子
ＷＬｔ　ワード線端子
Ｖｓｓ　グランド端子
Ｖｄｄ　電源端子Ｇｐ１、Ｇｐ２、Ｇｎ１、Ｇｎ２、Ｇｎ３、Ｇｎ４、Ｇｓ１、Ｇｓ２　ゲート
１、１ａ　Ｐ層基板
２、２ａ、２ｂ　Ｎ層
３ａ、３ｂ、３ａａ、３ｂｂ、１２ａ、１２ｂ、１２ｃ、１２ｄ、３３ａ、３３ｃ、３３ｆ、７２、７２ａ、７２ｂ、７２ｃ　Ｎ+層
４、４ａ、４ｂ、１３ａ、１３ｂ、３３ｂ、３３ｅ、７３、７３ａ、７３ｂ、７３ｃ　Ｐ+層
５、５ａ、５ｂ、７１、７４　ｉ層
６、６ａ、６ｂ、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ、７５ａ、７５ｂ、７５ｃ　絶縁材料層
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１、７６ａ、７６ｂ、７６ｃ　Ｓｉ柱
１４、２６、４５、５６、９０ａ　ＳｉＮ層
１５、２５、３０ａ、３０ｂ、３２、３５、３６、３７、４３ａ、４３ｂ、５０ａ、５０ｂ、５２ａ、５２ｂ、５３ａ、５３ｂ、６４、７７、９０ｂ、９０ｃ、９９、８５ａ、８５ｂ、８５ｃ、８６ａ、８６ｂ、８６ｃ　ＳｉＯ2層
１６、１６ａ、７８、７９ａ、７９ｂ、７９ｃ　ＨｆＯ2層
１７、１７ａ、１７ｂ、２３ａ、２３ｂ、２３ｃ、２３ｄ、８０ａ、８０ｂ、８０ｃ、８１ａ、８１ｂ、８１ｃ　ＴｉＮ層
２０、２０ａ、２２ａ、２２ｂ、２２ｃ、２２ｄ、２９ａ、２９ｂ、４２ａ、４２ｂ、４９ａ、４９ｂ、５１ａ、５１ｂ、５５ａ、５５ｂ、８２ａ、８２ｂ、８２ｃ、８３ａ、８３ｂ、８３ｃ、９２ａ、９２ｂ、９２ｃ、９６ａ、９６ｂ、９６ｃ　Ｗ層
２７ａ、２７ｂ　空孔
２７ａａ、２７ｂｂ、３６ａ、３６ｂ、３６ｃ、３６ｄ、３８ａ、３８ｂ、３８ｃ、３８ｄ、４０ａ、４０ｂ、４６ａ、４６ｂ、４６ａａ、４６ｂｂ、９３ａ、９３ｂ、９３ｃ、９７ａ、９７ｂ、９７ｃ　１００ａ、１００ｂ、１００ｃ、１００ｄ　コンタクトホール
２８ａ、２８ｂ、４１ａ、４１ｂ、４８ａ、４８ｂ、５４ａ、５４ｂ、９１ａ、９１ｂ、９１ｃ、９５ａ、９５ｂ、９５ｃ　バリヤ導体層
ＷＬ　ワード配線金属層
Ｖｓｓ１、Ｖｓｓ２　グランド配線金属層
ＢＬ　ビット配線金属層
ＲＢＬ　反転ビット配線金属層
ＶＤＤ、Ｖｄｄ　電源配線金属層
６０　ＳｉＣＯ層
６３　空間
６５ａ、６５ｂ、６５ｃ　空孔
７０、７０ａ　Ｎ+層基板
８８ａ、８８ｂ、８８ｃ　ＮｉＳｉ層

Claims (20)

  1. 　基板上に、垂直方向に配置される第１の半導体柱と、
    　前記第１の半導体柱の下方にある第１の不純物領域と、
    　前記第１の不純物領域に繋がり、且つ水平方向に延びている、半導体または導体よりなる第１不純物領域接続層と、
    　前記第１の半導体柱の上方にある第２の不純物領域と、
    　前記第１の不純物領域と、前記第２の不純物領域の間にある前記第１の半導体柱を囲んだ第１のゲート絶縁層と、
    　前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、
    　前記基板上に、垂直方向に配置される第２の半導体柱と、前記第２の半導体柱の下方にある第３の不純物領域と、
    　前記第２の半導体柱の上方にある第４の不純物領域と、
    　前記第３の不純物領域と、前記第４の不純物領域の間にある前記第２の半導体柱を囲んだ第２のゲート絶縁層と、
    　前記第２のゲート絶縁層を囲んだ第２のゲート導体層と、
    　前記第２のゲート導体層に繋がり、且つ水平方向に延びている導体よりなる第２ゲート接続導体層と、
    　前記第１不純物領域接続層と、前記第２ゲート接続導体層と、に繋がり、且つ、平面視において、少なくとも前記第２ゲート接続導体層に重なる部分の底部の垂直方向での位置が、前記第２のゲート導体層と、前記第２ゲート接続導体層と、の上表面位置より低い第１のコンタクトホールと、
    　前記第１のコンタクトホール内に前記第１の不純物領域と、前記第２ゲート接続導体層と、に繋がる第１の接続導体層を有する、
    　ことを特徴とする柱状半導体装置。
  2. 　前記第１の接続導体層の上表面位置が、垂直方向において、前記第２のゲート導体層、及び前記第２ゲート接続導体層の上表面位置より下にある、
    　ことを特徴にする請求項１に記載の柱状半導体装置。
  3. 　前記第２のゲート導体層と、前記第２ゲート接続導体層と、が同じ材料層よりなる、
    　ことを特徴にする請求項１に記載の柱状半導体装置。
  4. 　平面視において、前記第１のコンタクトホールが、
    　前記第１不純物領域接続層上または前記第２ゲート接続導体層上にある第２のコンタクトホールと、
    　前記第２のコンタクトホールが前記第１不純物領域接続層上にある場合は、前記第２ゲート接続導体層に繋がり、前記第２のコンタクトホールが前記第２ゲート接続導体層上にある場合は、前記第１不純物領域接続層に繋がる、第３のコンタクトホールと、よりなり、
    　前記第３のコンタクトホールの底部が、前記第２のゲート導体層、及び前記第２ゲート接続導体層の上表面位置より下にあり、
    　前記第１の接続導体層が、前記第２のコンタクトホール内にある第２の接続導体層と、前記第２の接続導体層に繋がり、且つ前記第３のコンタクトホール内にある第３の接続導体層と、よりなる、
    　ことを特徴にする請求項１に記載の柱状半導体装置。
  5. 　前記第１のゲート導体層に繋がり、且つ水平方向に延びている第１ゲート接続導体層と、
    　前記第１ゲート接続導体層と、前記第２ゲート接続導体層との側面を囲んだ第１の層間絶縁層と、
    　前記第１の層間絶縁層側面を囲んだ、前記第１の層間絶縁層と異なる材料であり、且つ前記第１のコンタクトホール形成のための第２の層間絶縁層とを有する、
    　ことを特徴にする請求項１に記載の柱状半導体装置。
  6. 　前記第１ゲート接続導体層側面と、前記第２ゲート接続導体層の側面と、前記第１の接続導体層側面と、の間にシリコン酸化膜の誘電率より低い誘電率の第３の層間絶縁層を有する、
    　ことを特徴にする請求項１に記載の柱状半導体装置。
  7. 　前記第１ゲート接続導体層側面と、前記第２ゲート接続導体層の側面と、の片方または両方と、前記第１の接続導体層側面と、の間に、空孔がある第４の層間絶縁層を有する、
    　ことを特徴にする請求項１に記載の柱状半導体装置。
  8. 　前記第３のコンタクトホールの底に繋がり、且つ前記第３のコンタクトホールより下方にある半導体、または導電層である材料層まで繋がった第４のコンタクトホールと、
    　前記第４のコンタクトホール内に、第４の接続導体層を有する、
    　ことを特徴にする請求項４に記載の柱状半導体装置。
  9. 　前記第１のコンタクトホールの底部が前記第１の不純物領域の内部にある、
    　ことを特徴にする請求項１に記載の柱状半導体装置。
  10. 　柱状半導体装置の製造方法であって、
    　第１の不純物領域、第１の半導体柱及び第２の不純物領域が、基板上に垂直方向に階層的に配置されると共に、第３の不純物領域、第２の半導体柱及び第４の不純物領域が、基板上に垂直方向に階層的に配置されており、
    　前記第１の不純物領域は、前記第１の半導体柱の下方に配置されており、
    　前記第３の不純物領域は、前記第２の半導体柱の下方に配置されており、
    　半導体または導体の第１不純物領域接続層が、前記第１の不純物領域に繋がり、且つ水平方向に延びており、
    　前記第１の半導体柱を囲むように第１のゲート絶縁層を形成する工程と、
    　前記第２の半導体柱を囲むように第２のゲート絶縁層を形成する工程と、
    　前記第１のゲート絶縁層を囲むように第１のゲート導体層を形成する工程と、
    　前記第２のゲート絶縁層を囲むように第２のゲート導体層を形成する工程と、
    　前記第２のゲート導体層に繋がり、且つ水平方向に延びた第２ゲート接続導体層を形成する工程と、
    　前記第１不純物領域接続層と、前記第２ゲート接続導体層と、に繋がり、且つ、平面視において、少なくとも前記第２ゲート接続導体層に重なる部分の底部の垂直方向での位置が、前記第２のゲート導体層、及び前記第２ゲート接続導体層の上表面位置より低い第１のコンタクトホールを形成する工程と、
    　前記第１のコンタクトホール内に前記第１不純物領域接続層と、前記第２ゲート接続導体層と、に繋がる第１の接続導体層を形成する工程を有する、
    　ことを特徴とする柱状半導体装置の製造方法。
  11. 　前記第１の接続導体層の上表面位置が、垂直方向において、前記第２のゲート導体層、及び前記第２ゲート接続導体層の、上表面位置より下になるように形成する、
    　ことを特徴にする請求項１０に記載の柱状半導体装置の製造方法。
  12. 　前記第２のゲート導体層と、前記第２ゲート接続導体層と、を同じ材料層で形成する、
    　ことを特徴にする請求項１０に記載の柱状半導体装置の製造方法。
  13. 　前記第１不純物領域接続層上に、第２のコンタクトホールを形成する工程と、
    　前記第２のコンタクトホール内に第２の接続導体層を形成する工程と、
    　前記第２のコンタクトホール上と、前記第２ゲート接続導体層上と、に繋がる第３のコンタクトホールを形成する工程と、
    　第３のコンタクトホール内に第３の接続導体層を形成する工程を有し、
    　前記第２のコンタクトホールと、前記第３のコンタクトホールとが、合わさって前記第１のコンタクトホールであり、
    　前記第２の接続導体層と、第３の接続導体層と、が合わさって前記第１の接続導体層となっている、
    　ことを特徴にする請求項１０に記載の柱状半導体装置の製造方法。
  14. 　前記第２ゲート接続導体層上に、第４のコンタクトホールを形成する工程と、
    　前記第４のコンタクトホール内に第４の接続導体層を形成する工程と、
    　前記第４のコンタクトホール上と、前記第１不純物接続層上と、に繋がる第５のコンタクトホールを形成する工程と、
    　前記第５のコンタクトホール内に第５の接続導体層を形成する工程を有し、
    　前記第４のコンタクトホールと、前記第５のコンタクトホールとが、合わさって前記第１のコンタクトホールであり、
    　前記第４の接続導体層と、第５の接続導体層と、が合わさって前記第１の接続導体層となっている、
    　ことを特徴にする請求項１０に記載の柱状半導体装置の製造方法。
  15. 　前記第１ゲート接続導体層と、前記第２ゲート接続導体層との側面を囲んだ第１の層間絶縁層を形成する工程と、
    　前記第１の層間絶縁層側面を囲み、前記第１の層間絶縁層と異なる材料であり、且つ前記第１のコンタクトホール形成のためのエッチング種が前記第１の層間絶縁層より高いエッチング速度である第２の層間絶縁層を形成する工程とを有する、
    　ことを特徴にする請求項１０に記載の柱状半導体装置の製造方法。
  16. 　前記第１の接続導体層側面を囲み、且つ比誘電率がシリコン酸化膜より低い第３の層間絶縁層を形成する工程を有する、
    　ことを特徴にする請求項１０に記載の柱状半導体装置の製造方法。
  17. 　前記第１の接続導体層を囲み、且つその中に空孔がある第４の層間絶縁層を形成する工程を有する、
    　ことを特徴にする請求項１０に記載の柱状半導体装置の製造方法。
  18. 　前記第３のコンタクトホールの底に繋がり、且つ前記第３のコンタクトホールより下方にある半導体、または導電層である材料層まで繋がった第６のコンタクトホールを形成する工程と、
    　前記第３のコンタクトホールと、前記第６のコンタクトホールとの内側に、第６の接続導体層を形成する工程を有する、
    　ことを特徴にする請求項１３に記載の柱状半導体装置の製造方法。
  19. 　前記第４のコンタクトホールの底に繋がり、且つ前記第４のコンタクトホールより下方にある半導体、または導電層である材料層まで繋がった第７のコンタクトホールを形成する工程と、
    　前記第４のコンタクトホールと、前記第７のコンタクトホールとの内側に、第７の接続導体層を形成する工程を有する、
    　ことを特徴にする請求項１４に記載の柱状半導体装置の製造方法。
  20. 　前記第１のコンタクトホールの底部が、前記第１不純物領域接続層の内部にある、
    　ことを特徴にする請求項１０に記載の柱状半導体装置の製造方法。
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