TWI780948B - 柱狀半導體裝置及其製造方法 - Google Patents

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Abstract

於俯視觀察時，在朝與X-X’線方向(第二方向)正交之方向(第一方向)連結成帶狀的半導體台上，形成同樣朝第一方向連結成帶狀的N+層3aa、P+層3bb、和Si柱7a、7b。再者，以包圍Si柱7a、7b之方式形成閘極絕緣層14、和閘極導體層15a、15b。再者，在絕緣層20a內形成底部連接於N+層3aa、P+層3bb的接觸孔，且在此接觸孔的底部形成第一導體W層22。再者，在接觸孔內形成具有空孔25的絕緣層24。再者，以連接於閘極導體層15a、15b之方式朝X-X’線方向形成第二導體W層26。

Description

柱狀半導體裝置及其製造方法
本發明係關於一種柱狀半導體裝置及其製造方法。
近年來，已於LSI(Large Scale Integration，大型積體電路)中使用了三維構造電晶體。其中，屬於柱狀半導體元件的SGT(Surrounding Gate Transistor，環繞閘極電晶體)，係作為提供高集積度之半導體裝置的半導體元件而受到矚目。此外，具有SGT之半導體裝置之更進一步的高集積化、高性能化亦受到要求。
在通常的平面(planar)型MOS(Metal Oxide semiconductor，金屬氧化物半導體)電晶體中，其通道係朝沿著半導體基板之上表面的水平方向延伸。相對於此，SGT的通道係朝相對於半導體基板之上表面為垂直的方向延伸(例如，參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達成半導體裝置的高密度化。
圖4係顯示N通道SGT的示意構造圖。在具有P型或i型(本徵型)導電型之Si柱100(以下，將矽半導體柱稱為「Si柱」)內之上下的位置，形成有當一方成為源極(source)時另一方成為汲極(drain)的N+層101a、101b(以下，將含有高濃度施體(donor)雜質的半導體區域稱為「N+層」)。成為此源極、汲極之N+層101a、 101b間之Si柱100的部分即成為通道區域102。閘極絕緣層103係以包圍此通道區域102之方式形成。閘極導體層104係以包圍此閘極絕緣層103之方式形成。在SGT中，係由成為源極、汲極的N+層101a、101b、通道區域102、閘極絕緣層103、閘極導體層104整體形成為柱狀。具有SGT的電路晶片，相較於具有平面型MOS電晶體的電路晶片，能夠實現晶片尺寸更進一步的縮小化。
在圖4的SGT中，成為源極、汲極之N+層101a、101b、閘極導體層104係分別藉由源極連接配線SL、汲極連接配線DL、和閘極連接配線GL而連接於形成在相同基板上的SGT電路。此時，源極連接配線SL、汲極連接配線DL、閘極連接配線GL之間的耦合電容的減少將關係到使用SGT之電路的高性能化。
[先前技術文獻]
[專利文獻]
專利文獻1：日本專利公報特開平2-188966號
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
已對於SGT電路形成的高性能化、高集積化要求要減少各SGT之電極間之寄生電容。
為了解決上述的問題，本發明係一種柱狀半導體裝置的製造方法，該柱狀半導體裝置係以位於相對於基板朝垂直方向站立之第一半導體柱之底部的第一雜質區域、和位於前述半導體柱之頂部的第二雜質區域作為源極或汲極，且以前述第一雜質區域與前述第二雜質區域之間的前述第一半導體柱作為通道，並具有：第一閘極絕緣層，係包圍著位於前述第一雜質區域、與前述第二雜質區域之間的前述第一半導體柱；及第一閘極導體層，係包圍著前述閘極絕緣層；該柱狀半導體裝置的製造方法係具有：
以俯視觀察時朝第一方向延伸成帶狀之方式形成將前述第一雜質區域的步驟；
形成俯視觀察時重疊於前述第一雜質區域之前述第一半導體柱的步驟；
以連結前述第一半導體柱之底部之方式形成第一半導體台的步驟，前述第一半導體台於俯視觀察時係包含前述第一半導體柱和前述第一雜質區域且朝前述第一方向延伸成帶狀；
以包圍前述第一半導體柱之方式形成前述第一閘極絕緣層和前述第一閘極導體層的步驟；
在前述第一閘極導體層的外周部形成第一絕緣層的步驟；
將接觸孔形成於前述第一絕緣層的步驟，前述接觸孔於俯視觀察時係位於前述第一半導體台之前述第一雜質區域重疊，而且其底部與前述第一雜質區域相接，且朝前述第一方向延伸成帶狀；
在前述接觸孔的底部，以與前述第一雜質區域相接之方式形成朝前述第一方向延伸成帶狀之第一導體層的步驟；
在前述第一導體層上的前述接觸孔內，形成包含空孔、或由低介電常數材料所構成之第二絕緣層的步驟；
將前述第二絕緣層的上表面位置設為比前述第一閘極導體層之上端更低的步驟；及
形成第二導體層的步驟，前述第二導體層係與前述第一閘極導體層相接，而且於俯視觀察時朝與前述第一方向正交之第二方向延伸成帶狀。
本發明更具有：
以第一遮罩材料層作為蝕刻遮罩而形成前述第一半導體柱的步驟；
形成第三絕緣層的步驟，前述第三絕緣層係包圍前述第一半導體柱，而且其上表面位置在垂直於基板的方向上位於前述第一遮罩材料層之底部位置或前述半導體柱之頂部位置；
形成位在前述第三絕緣層上之第二遮罩材料層的步驟，前述第二遮罩材料層於俯視觀察時係以等寬包圍露出之前述第一遮罩材料層、和前述第一半導體柱之頂部；
在前述第三絕緣層上，形成第三遮罩材料層的步驟，前述第三遮罩材料層於俯視觀察時一部分重疊於前述第二遮罩材料層，且朝前述第一方向延伸成帶狀；及
以前述第一遮罩材料層、前述第二遮罩材料層和前述第三遮罩材料層作為遮罩，將前述第三絕緣層和前述第一雜質層進行蝕刻，而形成前述半導體台的步驟。
再者，本發明於俯視觀察時的前述第一方向上，前述第二導體層的寬度，係形成為比前述第一閘極導體層之外周線與朝前述第一方向延伸之直線所交叉之二點間距離中之最長的線段更小。
再者，本發明於垂直於基板的方向上，前述第一導體層的上端位置係形成為比前述閘極導體層的下端位置更低。
再者，本發明於垂直於基板的方向上，前述空孔的上端位置係形成為比前述閘極導體層的上端位置更低。
再者，本發明係更具有：於俯視觀察時，在前述第二方向上，在相對於前述第一導體層為與前述第一半導體柱相反方向的前述半導體台上形成第二半導體柱的步驟；
以包圍前述第二半導體柱之方式形成第二閘極絕緣層的步驟；
以包圍前述第二閘極絕緣層之方式形成第二閘極導體層的步驟；及
形成俯視觀察時朝前述第二方向延伸且連接於前述第二閘極導體層之上端部之前述第二導體層的步驟。
本發明更具有：形成第三雜質區域的步驟，前述第三雜質區域於俯視觀察時係位於前述第一半導體台，而且在前述第一方向上與前述第一雜質區域鄰接；
在前述第三雜質區域上形成第三半導體柱的步驟；
以包圍前述第三半導體柱之方式形成第三閘極絕緣層的步驟；
以包圍前述第三閘極絕緣層之方式形成第三閘極導體層的步驟；
將前述第二導體層形成為於俯視觀察時，朝前述第一方向延伸且與前述第三雜質區域相接的步驟；及
形成第三導體層的步驟，前述第三導體層於俯視觀察時係朝前述第二方向延伸，且與前述第一閘極導體層和前述第三閘極導體層之上部連結。
本發明更具有：在前述基板上形成會成為前述第一雜質區域之母體之第一雜質層的步驟；
在前述第一雜質層上形成會成為前述第一半導體柱之母體之一部分之第一半導體層的步驟；及
在前述第一半導體層上，形成會成為前述第一半導體柱之母體的一部分而且會成為前述第二半導體區域之至少一部分之第二雜質層的步驟。
本發明更具有：在前述第二雜質區域上，形成相同極性的第三雜質層、或是由合金或金屬所構成之導電層的步驟。
為了解決上述問題，本發明的柱狀半導體裝置係具有；
第一半導體柱，係相對於基板垂直地站立；
第一雜質區域，係連結於前述第一半導體柱的底部，且朝第一方向延伸成帶狀；
第二雜質區域，係位於前述第一半導體柱的頂部；
第一閘極絕緣層，係包圍著位於前述第一雜質區域與前述第二雜質區域之間的前述第一半導體柱；
第一閘極導體層，係包圍著前述第一閘極絕緣層；
半導體台，係於俯視觀察時，連結於前述第一半導體柱的底部，且包含前述第一雜質區域，並朝前述第一方向延伸成帶狀；
第一絕緣層，係位於前述第一閘極導體層的外周部；
第一材料層，係位於前述第一絕緣層之中，且於俯視觀察時，與位於前述半導體台的前述第一雜質區域重疊，而且其底部與前述第一雜質區域相接，並朝前述第一方向延伸成帶狀而且於垂直方向相連；
第一導體層，係在前述第一材料層的底部與前述第一雜質區域相接，且朝前述第一方向延伸成帶狀；
第二絕緣層，係位在前述第一導體層上之前述第一材料層中，其上表面位置比前述閘極導體層之上端更低，且包含空孔、或由低介電常數材料所構成；及
第二導體層，係連結於前述第一閘極導體層，而且於俯視觀察時，朝與前述第一方向正交之第二方向延伸成帶狀；並且
於俯視觀察時，前述第一導體層、和前述第二導體層係在交叉部產生重疊。
再者，本發明中，前述第二導體層係以與前述閘極導體層相接之方式連結於前述閘極導體層，在俯視觀察時之前述第一方向上，前述第二導體層的寬度係形成為比前述第一閘極導體層之外周線與朝前述第一方向延伸之直線所交叉之二點間距離中之最長的線段更小。
再者，本發明在與基板垂直的方向上，前述第一導體層的上端位置係比前述第一閘極導體層的下端位置更低。
再者，本發明更具有：
第二半導體柱，係於俯視觀察時，在前述第二方向上，位於相對於前述第一導體層為和前述第一半導體柱相反方向的前述半導體台上；
第二閘極絕緣層，係包圍著前述第二半導體柱；
第二閘極導體層，係包圍著前述第二閘極絕緣層；及
前述第二導體層，係於俯視觀察時，朝前述第二方向延伸，且連接於前述第二閘極導體層的上端部。
本發明更具有：
第三雜質區域，係於俯視觀察時位於前述第一半導體台，而且在前述第一方向上與前述第一雜質區域鄰接；
第三半導體柱，係位於前述第三雜質區域上；
第三閘極絕緣層，係包圍著前述第三半導體柱；及
第三閘極導體層，係包圍著前述第三閘極絕緣層；並且
於俯視觀察時，前述第一導體層係以朝前述第一方向延伸之方式鄰接於前述第三半導體柱；
且前述柱狀半導體裝置更具有：第三導體層，係於俯視觀察時，朝前述第一方向延伸，且連結前述第一閘極導體層和前述第三閘極導體層的上部。
本發明更具有：
前述第三導體層上的第二絕緣層；
第一接觸孔，係位於前述第三導體層上的前述第二絕緣層；及
前述第二導體層，係位於前述第二絕緣層上，且經由前述第一接觸孔而與前述第三導體層連結。
本發明更在前述第二雜質區域上，具有相同極性的第三雜質層、或是由合金或金屬所構成的導電層。
1,1a,1A:P層基板
2,2A:N層
2a,3a,3B,3aa,29a,30a,101a,101b:N+層
29A,29B,29b,30A,30B,30b,3A,3b,3bb:P+層
4:P層
5a,5b,11,27:遮罩材料層
7a,7b,7c,7d,7A,7B,7C,7D,100:Si柱
9,9a,17a,17b:SiN層
10a,10b,10c,13,13A,16,20,20a,20A,24a,24b,28,28a,33,33a:SiO2層
12:P層台(半導體台)
12a:半導體台
14:HfO2層
14a,103:閘極絕緣層
15,15a,15b,15A,15B,15C,15D:TiN層(閘極電極)
21,C1,C2,C3,C4,C4a,C4b,C5a,C5b,C6a,C6b,C7a,C7b:接觸孔
22,22a,22b,26,26a,26b,26c,32A,32a,32B,32b:W層
24:絕緣層(SiO2層)
25,25a,25b:空孔
104:閘極導體層
102:通道區域
SL:源極連接配線
DL:汲極連接配線
GL:閘極連接配線
Vin,VIN:輸入配線金屬層
Vout:輸出配線金屬層
Vdd:電源配線金屬層
Vss:接地配線金屬層
L1,L2:寬度
圖1A係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1B係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1C係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1D係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1E係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1F係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1G係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1H係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1I係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1J係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1K係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1L係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2係用以說明第二實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3係用以說明第三實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖4係用以說明習知例的立體構造圖。
以下參照圖式來說明本發明之柱狀半導體裝置的製造方法。
(第一實施型態)
以下參照圖1A至圖1J來說明本發明之第一實施型態之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)電路的製造方法。在各個圖中，(a)係俯視圖，(b)係沿著(a)之X-X’線(申請專利範圍之「第二方向」的一例。以下亦同)的剖面構造圖。
如圖1A所示，在P層基板1(申請專利範圍之「基板」的一例)上形成N層2。再者，在N層2上形成俯視觀察時朝正交於X-X’線方向之方向(申請專利範圍之「第一方向」的一例。以下亦同)延伸成帶狀的N+層3a、和P+層3b。
接著，如圖1B所示，藉由磊晶(epitaxial)成長法形成P層4。再者，將P層4上俯視觀察時矩形的遮罩材料層5a、5b(申請專利範圍之「第一遮罩材料層」的一例)，形成於俯視觀察時N+層3a、P+層3b上。
接著，如圖1C所示，以遮罩材料層5a、5b作為遮罩、將P層4、P層基板1、N+層3a、P+層3b的上層部進行蝕刻，而於N+層3a上形成Si柱7a、且於P+層3b上形成Si柱7b(申請專利範圍之「半導體柱」的一例)。
接著，如圖1D所示，在Si柱7a、7b的外周，以其上表面位置成為Si柱7a、7b之頂部之方式形成氮化矽(SiN)9(申請專利範圍之「第三絕緣層」的一例)。再者，形成俯視觀察時以等寬包圍Si柱7a、7b之頂部、遮罩材料層5a、5b之側面而成的氧化矽(SiO2)層10a、10b(申請專利範圍之「第二遮罩材料層」的一例)。再者，形成俯視觀察時與遮罩材料層5a、5b、SiO2層10a、10b的一部分重疊，且朝與X-X’線方向正交之方向延伸成帶狀的遮罩材料層11(申請專利範圍之「第三遮罩材料層」的一例)。另外，SiO2層10a、10b亦可在覆蓋遮罩材料層5a、5b，且覆蓋SiO2層(未圖示)之後，以例如藉由RIE(Reactive Ion Etching，反應離子蝕刻)法進行蝕刻之方式形成。藉此，於俯視觀察時，SiO2層10a、10b係以等寬形成於遮罩材料層5a、5b的周圍。由於遮罩材料層5a、5b係相對於Si柱7a、7b自行對準地形成，因此SiO2層10a、10b係相對於Si柱7a、7b自行對準地形成。另外，SiN層9的形成亦可於在Si柱7a、7b的側面形成薄的SiO2層(未圖示)之後進行。
接著，如圖1E所示，以遮罩材料層5a、5b、遮罩材料層11、SiO2層10a、10b作為遮罩，將SiN層9、N+層3a、P+層3b、N層2、P層基板1進行蝕刻，形成由N+層3aa、P+層3bb、N層2a和P層基板1a所構成的P層台12(申請專利範圍之「半導體台」的一例)。於俯視觀察時，P層台12係成為由朝與X-X’線方向正交之方向延伸成帶狀的N+層3aa、P+層3bb、和Si柱7a、7b外周的一部分從遮罩材料層11突出而成的形狀。此Si柱7a、7b外周之一部分突出之部分的P層台12，係以與 Si柱7a、7b自行對準地形成的SiN層9a作為蝕刻遮罩而形成，因此會與Si柱7a、7b自行對準地形成。
接著，如圖1F所示，將遮罩材料層11、SiO2層10a、10b、SiN層9a予以去除。再者，以包圍P層台12之方式形成SiO2層13為使其上表面位置比P層台12上表面更上方。再者，藉由例如ALD(Atomic Layer Deposition，原子層沉積)法以包圍Si柱7a至7d之方式形成會成為閘極絕緣層的氧化鉿(HfO2)層14(申請專利範圍之「閘極絕緣層」的一例)。再者，以覆蓋HfO2層14之方式形成會成為閘極導體層的TiN層(未圖示)、和SiO2層(未圖示)。再者，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)法研磨上表面至遮罩材料層5a、5b的上表面。再者，藉由RIE將SiO2層和TiN層進行蝕刻上表面至Si柱7a、7b的上部，以形成TiN層15、SiO2層16。再者，整體覆蓋SiN層(未圖示)。再者，藉由RIE法將SiN層進行蝕刻，以俯視觀察時以等寬包圍遮罩材料層5a、5b、Si柱7a、7b之頂部的側面之方式形成SiN層17a、17b。另外，依RIE蝕刻條件，於俯視觀察時，SiN層17a、17b的寬度亦有不均等的情形。SiN層17a、17b係包圍遮罩材料層5a、5b、Si柱7a、7b之頂部的側面即可。
接著，如圖1G所示，將SiO2層16予以去除。再者，以SiN層17a、17b作為遮罩，藉由RIE法將TiN層15進行蝕刻而形成屬於閘極導體層的TiN層15a、15b(申請專利範圍之「閘極導體層」的一例)。此時，由於屬於蝕刻遮罩的SiN層17a、17b相對於Si柱7a、7b自行對準地形成，因此TiN層15a、15b亦相對於Si柱7a、7b自行對準地形成。
接著，如圖1H所示，以覆蓋整體之方式形成SiO2層(未圖示)，且藉由CMP法進行研磨為使上表面位置成為遮罩材料層5a、5b的上表面位置而形成 SiO2層20。再者，於俯視觀察時形成一部分重疊於N+層3aa、P+層3bb、朝正交於X-X’線方向之方向延伸成帶狀而且底部重疊於N+層3aa、P+層3bb的接觸孔21(申請專利範圍之「接觸孔」的一例)。再者，於整面堆積鎢(W)層(未圖示)之後，藉由CMP法進行研磨為使上表面成為遮罩材料層5a、5b的上表面。再者，藉由RIE法將接觸孔21內的W層進行蝕刻，於接觸孔21的底部，以與N+層3aa、P+層3bb相接之方式形成W層22(申請專利範圍之「第一導體層」的一例)。W層22的上表面位置係形成為比TiN層15a、15b的下端位置更下方。另外，亦可在形成W層22之前，形成用以降低W層22、N+層2aa、P+層3bb之接觸電阻之例如TaN等緩衝金屬層。
接著，如圖1I所示，在接觸孔21內，形成內部具有空孔25的SiO2層24(申請專利範圍之「第二絕緣層」的一例)。空孔25的上端位置係形成為比TiN層15a、15b的上端位置更低。另外，SiO2層24係可由例如碳化氧化矽(SiOC)等低介電常數材料層形成。此時，空孔25係可形成，亦可不形成。
接著，如圖1J所示，藉由RIE法將SiO2層20、24進行蝕刻為使其上表面位置成為比TiN層15a、15b的上端位置更下方，以形成SiO2層20a(申請專利範圍之「第一絕緣層」的一例)、24a。再者，在TiN層15a、15b的外周部，形成連接於TiN層15a、15b的W層(未圖示)。再者，形成俯視觀察時重疊於TiN層15a、15b的一部分，而且朝X-X’線方向延伸成帶狀的遮罩材料層27。再者，以遮罩材料層27作為遮罩將W層進行蝕刻。藉此，形成連接於TiN層15a、15b，而且俯視觀察時朝X-X’線方向延伸的W層26(申請專利範圍之「第二導體層」的一例)。俯視觀察時之正交於X-X’線方向之方向之W層26的寬度係形成為比相同方向之Si柱7a、7b的長度更小。然後，將遮罩材料層27予以去除。
如圖1K所示，W層26之正交於X-X’線方向之方向的寬度L1，係形成為比會成為閘極之TiN層15a、15b之最外周的寬度L2更小。於俯視觀察時Si柱7a、7b之第一方向之兩端的形狀，係藉由普通製造步驟而呈圓弧。因此，在此情形下，L2係成為俯視觀察時TiN層15a、15b之外周線與朝第一方向延伸之直線交叉之二點間距離中之最長的線段。再者，如圖1K所示，在Si柱7a、7b之頂部側面的外周部形成SiO2層28。再者，以覆蓋Si柱7a、7b之頂部之方式，例如藉由選擇磊晶法而形成N+層29a、P+層29b。再者，藉由熱擴散在Si柱7a、7b的頂部形成N+層30a、P+層30b。
接著，如圖1L所示，在N+層29a、P+層29b上形成W層32a、32b。再者，以覆蓋整體之方式形成SiO2層33。再者，於W層26上的SiO2層28、33形成接觸孔C1。於W層32a上的SiO2層33形成接觸孔C2。於W層32b上的SiO2層33形成接觸孔C3。再者，於W層22上的SiO2層24、28、33上形成接觸孔C4。再者，形成通過接觸孔C1而連結於W層26的輸入配線金屬層Vin。再者，形成通過接觸孔C2而連結於W層32a的接地配線金屬層Vss。再者，形成通過接觸孔C3而連結於W層32b的電源配線金屬層Vdd。再者，形成通過接觸孔C4而連結於W層22的輸出配線金屬層Vout。藉此，在P層基板1a形成反相器電路。
另外，在本實施型態的說明中，Si柱7a、7b係形成為俯視觀察時矩形狀。相對於此，俯視觀察時的形狀可在與X-X’線正交之方向的兩端部呈圓弧，亦可為圓形、橢圓形。
此外，在圖1F中，會成為閘極導體層之TiN層15的膜厚係設為比SiN層17a、17b更厚。相對於此，TiN層15的膜厚亦可設為比SiN層17a、17b更薄，且在TiN層15的外側設置TiN等導體層、或SiN層等絕緣層等的單層、或複數個導 體、或絕緣材料層作為TiN層15的保護層。此時，在圖1G中之閘極TiN層15a、15b的形成步驟中，係以包圍閘極TiN層15a、15b之側面之方式作為保護層而留下。當形成SiN層等絕緣保護層的情形下，係於形成圖1J中的W層26之前，將閘極TiN層15a、15b頂部側面的絕緣保護層予以去除。
此外，形成於Si柱7a、7b之頂部的N+層30a、P+層30b，亦可例如於在圖1B中形成P層4之後，使用藉由磊晶結晶成長法而形成於P層4上的N+層、P+層。此時，將不需要如圖1K所示之進行熱處理而將施體雜質或受體雜質從N+層29a、P+層29b予以熱擴散於Si柱7a、7b的頂部以形成N+層30a、P+層30b的步驟。在SiO2層28較厚的情形下，若要在垂直方向上將N+層30a、P+層30b的下端以成為閘極TiN層15a、15b之上端之方式高溫地進行長時間的熱處理時，會造成對於閘極TiN層15a、15b、和屬於閘極絕緣層之HfO2層14的損害的問題。相對於此，亦可於在圖1B中形成了P層4之後而且在形成遮罩材料層5a、5b之前的階段中，於P層4之上形成P+層、N+層，且藉由此等P+層、N+層而於Si柱7a、7b的頂部形成N+層30a、P+層30b。如此一來，即可避免對於如上所述之閘極TiN層15a、15b、屬於閘極絕緣層之HfO2層14的熱損害。此外，由於無須在圖1K的階段於Si柱7a、7b的頂部上形成熱擴散的N+層30a、P+層30b，因此容易形成Si柱7a、7b之頂部的雜質區域。此外，在此情形下，N+層29a、P+層29b係可形成，亦可不形成。此外，在此情形下，亦可使用金屬、或合金等導體層以取代N+層29a、P+層29b。
此外，W層22雖直接形成於N+層3aa、P+層3bb上，但亦可在形成由金屬、或合金所構成的導體層於Si柱7a、7b間之N+層3aa、P+層3bb的上表面之後形成。此外，亦可在W層22的底部，形成例如TiN等之用以降低W層22與N+層3aa、P+層3bb之接觸電阻的導體層。
此外，在本實施例的說明中，形成N通道SGT的Si柱7a、和形成P通道SGT的Si柱7b在俯視觀察時之與X-X’線方向正交之方向的長度為相同。相對於此，亦可將形成N通道SGT之Si柱7a之俯視觀察時之與X-X’線方向正交之方向的長度，設為比形成P通道SGT的Si柱7b更短。此外，亦可將形成N通道SGT的Si柱7a、和形成P通道SGT的Si柱7b之俯視觀察時之X-X’線方向的長度設為不同。
本實施型態係提供下列特徵。
1、在本實施型態中，係如圖1H、1I所示，在形成屬於閘極電極的TiN層15a、15b之後，形成接觸孔21，然後，在接觸孔21的底部形成與N+層3aa、P+層3bb相接的底部連接配線W層22。然後，在該W層22上的接觸孔21，形成實際上等效地成為低介電常數層之包含空孔25的SiO2層24。之後，如圖1J所示，在SiO2層20a、24a上，將連接於閘極TiN層15a、15b的輸入配線W層26，以俯視觀察時與底部連接配線W層22正交之方式形成。
藉由進行上述步驟而具有下列特徵。
(1)由於包含有空孔25而成為低介電常數層的SiO2層24a和底部連接W層22係形成於接觸孔21內，因此輸入W層22、和屬於低介電常數層的SiO2層24a係自行對準地形成。藉此，謀求電路的高集積化。再者，如圖1L所示，於俯視觀察時，在底部連接W層22與輸入配線W層26的重疊區域上，具有含有空孔25之實際上等效地成為低介電常數層的SiO2層24。藉此，即可降低底部連接W層22、和輸入配線W層26層間電容。藉此，可謀求使用SGT之電路的高性能化。
(2)連接於輸入配線金屬層Vin的輸入配線W層26，係在高度方向上，僅連接於TiN層15a、15b的上部。相較於例如連接於輸入配線金屬層Vin之輸入配線W層 26a以與閘極電極15a、15b相同的高度之構造的情形，可大幅減小輸入配線金屬層Vin、輸出配線金屬層Vout層間電容。
2、在本實施型態中，如圖1E所示，於俯視觀察時，P層台12係在N+層3aa、P+層3bb的外側，形成為包圍著Si柱7a、7b之部分突出而成的形狀。此突出的部分係藉由與Si柱7a、7b自行對準地形成。藉由自行對準，即可將此突出的P層台12，以高精確度且小面積地形成。藉此，即可謀求使用SGT之電路的高集積化。
3、在本實施型態中，如圖1F、圖1G所示，屬於閘極電極的TiN層15a、15b係相對於Si柱7a、7b自行對準地形成。再者，如圖1J所示，W層26係與閘極電極TiN層15a、15b之外周的一部分連接而朝X-X’線方向形成為帶狀。再者，於俯視觀察時，W層26之與X-X’線正交之方向的寬度，係形成為比TiN層15a、15b之外周長邊的長度更小。
如上所述，藉由進行步驟，具有下列特徵。
(1)W層26係以遮罩材料層27作為蝕刻遮罩，且不同於閘極TiN層15a、15b的形成而個別地形成。藉此，W層26之與X-X’線正交之方向的寬度，係可以滿足連結W層26、和閘極TiN層15a、15b之條件的方式盡可能地製作較小。藉此，即可更減小W層26、底部連接W層22層間電容。再者，閘極TiN層15a、15b係相對於Si柱7a、7b自行對準地形成。藉此，即可謀求使用SGT之電路之更進一步的高集積化。
(第二實施型態)
以下參照圖2來說明本發明之第二實施型態之反相器電路的製造方法。在圖2中，(a)係顯示俯視圖、(b)係顯示沿著(a)之X-X’線的剖面構造圖。在第一實施型 態中，係夾持底部連接W層22而於X-X’線方向的兩側形成有形成N通道SGT的Si柱7a、和形成P通道SGT的Si柱7b。在本實施型態中，係將兩個Si柱的N通道SGT、和兩個Si柱的P通道SGT的，朝正交於X-X’線方向的方向配置，且形成於俯視觀察時以鄰接於此等兩個Si柱之方式朝正交於X-X’線方向的方向延伸之對應底部連接W層22的W層。再者，在本實施型態中，係顯示了N通道SGT、和P通道SGT分別並聯連接兩個而成之反相器電路的製造方法。此製造方法基本上與第一實施型態相同。
如圖2所示，在P層基板1A上，形成俯視觀察時矩形的Si柱7A、7B、7C、7D。再者，在P層基板1A上，形成由P層基板1A的上部、N層2A、P+層3A、N+層3B所構成的半導體台12a。於俯視觀察時，P+層3A係位於Si柱7A、7B的下方，N+層3B係位於Si柱7C、7D的下方。再者，形成SiO2層13A為使其上表面位置成為P+層3A、N+層3B的上表面位置。再者，以包圍Si柱7A至7D之方式形成閘極絕緣層14a。再者，以包圍Si柱7A至7D側面之閘極絕緣層14a之方式形成閘極TiN層15A、15B、15C、15D。再者，以包圍閘極TiN層15A、15B、15C、15D之方式形成SiO2層20A，該SiO2層20A為使其上表面位置位於比閘極TiN層15A、15B、15C、15D的上端更下方。再者，於俯視觀察時，在閘極TiN層15B、15D之兩側的P+層3A、N+層3B上，形成朝正交於X-X’線之方向延伸成帶狀的接觸孔(未圖示)。再者，在此接觸孔的底部形成連接於P+層3A、N+層3B的底部連接配線W層22a、22b。另外，底部連接配線W層22a係俯視觀察時形成於閘極TiN層15A、15C、和閘極TiN層15A、15D之間。
再者，如圖2所示，形成SiO2層24a、24b，該SiO2層24a、24b係填埋底部連接配線W層22a、22b上的接觸孔，具有空孔25a、25b，而且位於上表面 比閘極TiN層15A至15D之上端面更低的位置。再者，形成與閘極TiN層15A、15B相接，而且朝X-X’線方向延伸的配線導體W層26a、連結於閘極TiN層15A、15C，而且朝正交於X-X’線之方向延伸的配線導體W層26b、及同樣地與閘極TiN層15B、15D相接的配線導體W層26c。然後，以使Si柱7A至7D之頂部露出之方式在其外周部形成SiO2層28a。再者，例如藉由選擇磊晶法，以覆蓋Si柱7A、7B之頂部之方式形成P+層29A、29B，且以覆蓋Si柱7C、7D之頂部之方式形成N+層29C(未圖示)、29D(未圖示)。再者，藉由熱擴散在Si柱7A至7D的頂部形成P+層30A、30B、N+層30C(未圖示)、30D(未圖示)。再者，在P+層29A、29B、N+層29C、29D上形成W層32A、32B、32C(未圖示)、32D(未圖示)。再者，形成經由接觸孔C4而連結於W層26a的輸入配線金屬層Vin。再者，形成經由接觸孔C5a、C5b而連結於W層32A、32B的電源配線金屬層Vdd。再者，形成經由接觸孔C6a、C6b而連結於W層22a、22b的輸出配線金屬層Vout。再者，形成經由接觸孔C7a、C7b而連結於W層32C、32D的接地配線金屬層Vss。藉此，在P層基板1A上形成由P通道SGT、和N通道SGT分別並聯連接兩個而成的反相器電路。
如上所述，由P通道SGT、和N通道SGT分別並聯連接兩個而成的反相器電路，係可藉由使並聯連接的P通道SGT、和N通道SGT的數量增加來增大反相器電路的驅動電流。
閘極TiN層15A至15D係藉由W層26a至26c電性連接。藉此，連結於輸入配線金屬層Vin的W層26a，只要在俯視觀察時之正交於X-X’線方向的方向上連接於閘極TiN層15A、15B、或閘極TiN層15C、15D，可設置在任何位置。
另外，在本實施型態的說明中，係以俯視觀察時連結P+層3A和N+層3B之方式形成於半導體台12a。相對於此，亦可將該半導體台12a以區分成具有 P+層3A的第一半導體台、和具有N+層3B的第二半導體台的兩個半導體台之方式形成。此時，W層22a、22b係以連接於P+層3A和N+層3B，而且連結於該兩個半導體台間之SiO2層13A之上表面之方式形成。
此外，當W層26a的配線電阻在電路性能上有需要設為較小時，亦可在W層26a上的SiO2層33a設置複數個接觸孔，而形成經由此接觸孔而連接於輸入配線金屬層Vin的配線金屬層。
本實施型態係提供下列特徵。
1、與第一實施型態同樣地，藉由使形成於半導體台的W層22a、22b、和俯視觀察時時與此等W層22a、22b正交而且重疊的W層26a在垂直方向上離開地形成，可降低輸入配線金屬層Vin、輸出配線金屬層Vout層間電容。再者，與第一實施型態同樣地，藉由自行對準地形成於W層22a、22b上之具有空孔25a、25b之屬於實際上等效於低介電體層的SiO2層24a、24b，可更降低輸入配線金屬層Vin和輸出配線金屬層Vout之間的電容。
2、在本實施型態中，係將P通道SGT的Si柱7A和N通道SGT的Si柱7C，以朝正交於X-X’線方向之方向排列之方式形成第一反相器電路。同樣地，將P通道SGT的Si柱7B和N通道SGT的Si柱7D，以朝正交於X-X’線方向之方向排列之方式形成第二反相器電路。例如，當使用此兩個反相器電路而形成反相器．環形振盪器(ring oscillator)電路時，第一反相器電路的輸入電極(此時為閘極TiN層15A、15C)、和第二反相器電路的輸入電極(此時為閘極TiN層15B、15D)之間的耦合電容會成為問題。相對於此，藉由如本實施型態，在閘極TiN層15A、15C和TiN層15B、15D之間設置屬於實際上等效於低介電體層的SiO2層24a，即可使該耦合電容減少。
(第三實施型態)
以下參照圖3來說明本發明之第三實施型態之反相器電路的製造方法。在圖3中，(a)係顯示俯視圖，(b)係顯示沿著(a)之X-X’線的剖面構造圖。
在第二實施型態中，如圖2所示，輸入配線金屬層Vin係俯視觀察時，經由接觸孔C4而和與閘極TiN層15A、15B之正交於X-X’線之方向之長邊連接的W層26a連結著。相對於此，在本實施型態中，如圖3所示，係形成接觸孔C4a、C4b，該接觸孔C4a、C4b係形成於W層26b、和W層26c之上方，該W層26b係於俯視觀察時連結朝正交於X-X’線之方向排列之TiN層15A、15C；而該W層26c於俯視觀察時連結朝正交於X-X’線之方向排列之閘極TiN層15B、15D。再者，輸入配線金屬層VIN係經由接觸孔C4a、C4b而與W層26b、26c連接。藉此，在P層基板1A上，形成分別並聯連接有兩個P通道SGT、和N通道SGT而成的反相器電路。如上述以外，本反相器電路係以與圖2相同的步驟形成。
本實施型態係提供下列特徵。
在第二實施型態中，於俯視觀察時之W層22a、22b、和W層26a的重疊部中，係在W層22a、22b、和W層26a之間具有包含空孔25a、25b的SiO2層24a。相對於此，在第三實施型態中，W層22a、22b係俯視觀察時與輸入配線金屬層VIN重疊著。在此重疊部中，在W層22a、22b、和輸入配線金屬層VIN之間，具有包含空孔25a、25b的SiO2層24a、和SiO2層28a、33a。藉此，在第三實施型態中，可減小輸入配線金屬層VIN、和輸出配線金屬層Vout層間電容。
(其他實施型態)
另外，若以第一實施型態為例，具有如下的特徵：連結於N+層3aa的W層22、和連結於閘極TiN層15a的W層26，係隔著屬於實際上等效於低介電常數層的SiO2 層24而於俯視觀察時重疊著，其中，該N+層3aa係成為位於形成為Si柱7a之一個SGT之底部的源極或汲極。同樣地，在第三實施型態中係具有如下的特徵：隔著連結於閘極TiN層15A之W層26b而連結的輸入配線金屬層VIN，係俯視觀察時隔著屬於實際上等效於低介電常數層的SiO2層24a、SiO2層28a、33a而於俯視觀察時重疊著。本發明若為具有上述特徵者，則亦可應用於其他使用SGT之邏輯、或DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)、PCM(Phase Change Memory，相變化記憶體)、MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)、PRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)等選擇器元件、周邊電路等其他電路。此點在第二實施型態中亦復相同。
此外，在第一實施型態中，雖已形成了Si柱7a、7b，但亦可為由此以外的半導體材料所構成的半導體柱。此點在本發明的其他實施型態中亦復相同。
此外，第一實施型態中的N+層3aa、P+層3bb亦可由包含有施體雜質、受體雜質的Si、或其他半導體材料層所形成。此外，N+層3aa、29a、P+層3bb、29b亦可由不同的半導體材料所形成。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態的說明中，已說明了形成於Si柱7a、7b之頂部的N+層30a、P+層30b係例如於在圖1B中形成了P層4之後，亦可使用藉由磊晶結晶成長法形成於P層4上的N+層、P+層。此等N+層、P+層亦可藉由與磊晶結晶成長法不同的其他方法來形成。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，已就反相器電路進行了說明，因此P+層29b、30b、N+層29a、30a作為源極、P+層3bb、N+層3aa作為汲極進行了動作， 但依所製作的電路，各SGT之上部和下部的雜質層將成為源極或汲極。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中所使用之遮罩材料層5a、5b、11、27，若為符合本發明之目的的材料，則亦可使用包含由單層或複數層所構成之有機材料或無機材料的其他材料。此外，作為蝕刻遮罩使用之SiO2層9a、SiO2層10a、10b亦同樣地若為符合本發明之目的的材料，則亦可使用包含由單層或複數層所構成之有機材料或無機材料的其他材料。此點在本發明的其他實施型態中亦復相同。
此外，第一實施型態中之W層22的材料不僅為金屬，亦可為合金、含有許多受體或施體雜質的合金、半導體層等導電材料，再者，亦可將該等以單層或組合複數層之方式構成。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，係使用了TiN層15a、15b作為閘極導體層。此TiN層15a、15b若為符合本發明之目的的材料，則亦可使用由單層或複數層所構成的材料。TiN層15a、15b係可藉由至少具有所期望之功函數(Work function)之單層或複數層金屬層等導體層來形成。亦可在其外側，形成例如W層等其他導電層。除W層以外，亦可使用單層、或複數層金屬層。
此外，第一實施型態中之連結於TiN層15a、15b之W層26亦可由與其他導體層的積層、或其他導體層來形成。此點在本發明的其他實施型態中亦復相同。
此外，雖已使用了HfO2層14作為閘極絕緣層，但該等亦可使用由單層或複數層所構成的材料層。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態的圖1H、圖1I中，形成了具有空孔25的SiO2層24。相對於此，亦可以例如藉由CVD(Chemical Vapor Deposition，化學機械研磨)法所生成的SiN層蓋住接觸孔21的上部來形成空孔25。此外，亦可藉由其他方法，來形成具有空孔25的無機、或由有機層所構成的絕緣層。
此外，在第一實施型態中，Si柱7a、7b之俯視觀察時的形狀係矩形。此等Si柱之俯視觀察時的形狀不僅為矩形，亦可為圓形、橢圓、或U字形的形狀。此外，亦可此等形狀混合地形成於相同的P層基板1a上。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，雖已針對由一個N通道SGT、和一個P通道SGT所構成的反相器電路進行了說明，但為了可獲得較大的驅動電流、或者為了減小等效SGT串聯電阻，亦可並聯連接複數個N通道、P通道SGT。此點在本發明的其他實施型態中亦復相同。
此外，本實施型態係已針對反相器電路進行了說明。相對於此，本發明亦可應用在與形成於SGT之底部之會成為源極或汲極之雜質區域(第一實施型態中的N+層3aa、或P+層3bb)連接，而與朝第一方向延伸成帶狀的導體層(第一實施型態中的W層22)、閘極導體層(第一實施型態中的TiN層15a或TiN層15b)連結，而且與第一方向正交的配線導體層(第一實施型態中的W層26)使用俯視觀察時重疊所形成之SGT的電路上。
另外，在本發明的實施型態中，雖於一個半導體柱形成有一個SGT，但本發明亦可應用於形成兩個以上SGT於一個半導體柱的電路形成中。
此外，在第一實施型態中，雖於P層基板1上形成了SGT，但亦可使用SOI(Silicon On Insulator，絕緣體上矽薄膜)基板以取代P層基板1。或者，若 為進行作為基板的作用者，亦可使用其他材料基板。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，係已針對在Si柱7a、7b的上下使用具有相同極性之導電性的N+層3aa、29a、30a、P+層3bb、29b、30b而構成源極、汲極的SGT進行了說明，但本發明亦可應用在具有極性不同之源極、汲極的通道型SGT。此點在本發明的其他實施型態中亦復相同。
此外，本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述的實施型態，係用以說明本發明之一實施例者，非限定本發明的範圍。上述實施例及變形例係可任意地組合。再者，視需要，除上述實施型態之構成要件的一部分以外，亦均屬本發明之技術思想的範圍內。
[產業上的可利用性]
依據本發明之柱狀半導體裝置的製造方法，可獲得高密度而且高性能的柱狀半導體裝置。
1a:P層基板
2a,3aa,29a,30a:N+層
3bb,29b,30b:P+層
5a,5b:遮罩材料層
7a,7b:Si柱
12:P層台(半導體台)
13,20a,28,33:SiO2層
14:HfO2層
15a,15b:TiN層
17a,17b:SiN層
22,26,32a,32b:W層
24:絕緣層
25:空孔
C1,C2,C3,C4:接觸孔
Vdd:電源配線金屬層
Vin:輸入配線金屬層
Vout:輸出配線金屬層
Vss:接地配線金屬層

Claims (16)

  1. 一種柱狀半導體裝置的製造方法，該柱狀半導體裝置係以位於相對於基板朝垂直方向站立之第一半導體柱之底部的第一雜質區域、和位於前述半導體柱之頂部的第二雜質區域作為源極或汲極，且以前述第一雜質區域與前述第二雜質區域之間的前述第一半導體柱作為通道，並具有：第一閘極絕緣層，係包圍著位於前述第一雜質區域、與前述第二雜質區域之間的前述第一半導體柱；及第一閘極導體層，係包圍著前述閘極絕緣層；該柱狀半導體裝置的製造方法係具有：
    以俯視觀察時朝第一方向延伸成帶狀之方式形成前述第一雜質區域的步驟；
    形成俯視觀察時重疊於前述第一雜質區域之前述第一半導體柱的步驟；
    以連結前述第一半導體柱之底部之方式形成第一半導體台的步驟，前述第一半導體台於俯視觀察時係包含前述第一半導體柱和前述第一雜質區域且朝前述第一方向延伸成帶狀；
    以包圍前述第一半導體柱之方式形成前述第一閘極絕緣層和前述第一閘極導體層的步驟；
    在前述第一閘極導體層的外周部形成第一絕緣層的步驟；
    將接觸孔形成於前述第一絕緣層的步驟，前述接觸孔於俯視觀察時係與位於前述第一半導體台之前述第一雜質區域重疊，而且其底部與前述第一雜質區域相接，且朝前述第一方向延伸成帶狀；
    在前述接觸孔的底部，以與前述第一雜質區域相接之方式形成朝前述第一方向延伸成帶狀之第一導體層的步驟；
    在前述第一導體層上的前述接觸孔內，形成包含空孔、或由低介電常數材料所構成之第二絕緣層的步驟；
    將前述第二絕緣層的上表面位置設為比前述第一閘極導體層之上端更低的步驟；及
    形成第二導體層的步驟，前述第二導體層係與前述第一閘極導體層相接，而且於俯視觀察時朝與前述第一方向正交之第二方向延伸成帶狀。
  2. 如請求項1所述之柱狀半導體裝置的製造方法，更具有：
    以第一遮罩材料層作為蝕刻遮罩而形成前述第一半導體柱的步驟；
    形成第三絕緣層的步驟，前述第三絕緣層係包圍前述第一半導體柱，而且其上表面位置在垂直於基板的方向上位於前述第一遮罩材料層之底部位置或前述半導體柱之頂部位置；
    形成位在前述第三絕緣層上之第二遮罩材料層的步驟，前述第二遮罩材料層於俯視觀察時係以等寬包圍露出之前述第一遮罩材料層、和前述第一半導體柱之頂部；
    在前述第三絕緣層上形成第三遮罩材料層的步驟，前述第三遮罩材料層於俯視觀察時一部分重疊於前述第二遮罩材料層，且朝前述第一方向延伸成帶狀；及
    以前述第一遮罩材料層、前述第二遮罩材料層和前述第三遮罩材料層作為遮罩，將前述第三絕緣層和前述第一雜質層進行蝕刻，而形成前述半導體台的步驟。
  3. 如請求項1所述之柱狀半導體裝置的製造方法，其中，於俯視觀察時的前述第一方向上，前述第二導體層的寬度係形成為比前述第一閘極導體 層之外周線與朝前述第一方向延伸之直線所交叉之二點間距離中之最長的線段更小。
  4. 如請求項1所述之柱狀半導體裝置的製造方法，其中，於垂直於基板的方向上，前述第一導體層的上端位置係形成為比前述閘極導體層的下端位置更低。
  5. 如請求項1所述之柱狀半導體裝置的製造方法，其中，於垂直於基板的方向上，前述空孔的上端位置係形成為比前述閘極導體層的上端位置更低。
  6. 如請求項1所述之柱狀半導體裝置的製造方法，更具有：
    於俯視觀察時，在前述第二方向上，在相對於前述第一導體層為與前述第一半導體柱相反方向的前述半導體台上形成第二半導體柱的步驟；
    以包圍前述第二半導體柱之方式形成第二閘極絕緣層的步驟；
    以包圍前述第二閘極絕緣層之方式形成第二閘極導體層的步驟；及
    形成俯視觀察時朝前述第二方向延伸且連接於前述第二閘極導體層之上端部之前述第二導體層的步驟。
  7. 如請求項1所述之柱狀半導體裝置的製造方法，更具有：
    形成第三雜質區域的步驟，前述第三雜質區域於俯視觀察時係位於前述第一半導體台，而且在前述第一方向上與前述第一雜質區域鄰接；
    在前述第三雜質區域上形成第三半導體柱的步驟；
    以包圍前述第三半導體柱之方式形成第三閘極絕緣層的步驟；
    以包圍前述第三閘極絕緣層之方式形成第三閘極導體層的步驟；
    將前述第二導體層形成為於俯視觀察時朝前述第一方向延伸且與前述第三雜質區域相接的步驟；及
    形成第三導體層的步驟，前述第三導體層於俯視觀察時係朝前述第二方向延伸，且與前述第一閘極導體層和前述第三閘極導體層之上部連結。
  8. 如請求項1所述之柱狀半導體裝置的製造方法，更具有：
    在前述基板上形成會成為前述第一雜質區域之母體之第一雜質層的步驟；
    在前述第一雜質層上形成會成為前述第一半導體柱之母體之一部分之第一半導體層的步驟；及
    在前述第一半導體層上，形成會成為前述第一半導體柱之母體的一部分而且會成為前述第二半導體區域之至少一部分之第二雜質層的步驟。
  9. 如請求項8所述之柱狀半導體裝置的製造方法，更具有：
    在前述第二雜質區域上，形成相同極性的第三雜質層、或是由合金或金屬所構成之導電層的步驟。
  10. 一種柱狀半導體裝置，係具有；
    第一半導體柱，係相對於基板垂直地站立；
    第一雜質區域，係連結於前述第一半導體柱的底部，且朝第一方向延伸成帶狀；
    第二雜質區域，係位於前述第一半導體柱的頂部；
    第一閘極絕緣層，係包圍著位於前述第一雜質區域與前述第二雜質區域之間的前述第一半導體柱；
    第一閘極導體層，係包圍著前述第一閘極絕緣層；
    半導體台，係於俯視觀察時，連結於前述第一半導體柱的底部，且包含前述第一雜質區域，並朝前述第一方向延伸成帶狀；
    第一絕緣層，係位於前述第一閘極導體層的外周部；
    第一材料層，係位於前述第一絕緣層之中，且於俯視觀察時，與位於前述半導體台的前述第一雜質區域重疊，而且其底部與前述第一雜質區域相接，並朝前述第一方向延伸成帶狀而且於垂直方向相連；
    第一導體層，係在前述第一材料層的底部與前述第一雜質區域相接，且朝前述第一方向延伸成帶狀；
    第二絕緣層，係位在前述第一導體層上之前述第一材料層中，其上表面位置比前述閘極導體層之上端更低，且包含空孔、或由低介電常數材料所構成；及
    第二導體層，係連結於前述第一閘極導體層，而且於俯視觀察時，朝與前述第一方向正交之第二方向延伸成帶狀；並且
    於俯視觀察時，前述第一導體層和前述第二導體層係在交叉部產生重疊。
  11. 如請求項10所述之柱狀半導體裝置，其中，前述第二導體層係以與前述閘極導體層相接之方式連結於前述閘極導體層，
    在俯視觀察時之前述第一方向上，前述第二導體層的寬度係形成為比前述第一閘極導體層之外周線與朝前述第一方向延伸之直線所交叉之二點間距離中之最長的線段更小。
  12. 如請求項10所述之柱狀半導體裝置，其中，在與基板垂直的方向上，前述第一導體層的上端位置係比前述第一閘極導體層的下端位置更低。
  13. 如請求項10所述之柱狀半導體裝置，係具有：
    第二半導體柱，係於俯視觀察時，在前述第二方向上，位於相對於前述第一導體層為和前述第一半導體柱相反方向的前述半導體台上；
    第二閘極絕緣層，係包圍著前述第二半導體柱；
    第二閘極導體層，係包圍著前述第二閘極絕緣層；及
    前述第二導體層，係於俯視觀察時，朝前述第二方向延伸，且連接於前述第二閘極導體層的上端部。
  14. 如請求項10所述之柱狀半導體裝置，係具有：
    第三雜質區域，係於俯視觀察時位於前述第一半導體台，而且在前述第一方向上與前述第一雜質區域鄰接；
    第三半導體柱，係位於前述第三雜質區域上；
    第三閘極絕緣層，係包圍著前述第三半導體柱；及
    第三閘極導體層，係包圍著前述第三閘極絕緣層；並且
    於俯視觀察時，前述第一導體層係以朝前述第一方向延伸之方式鄰接於前述第三半導體柱；
    且前述柱狀半導體裝置更具有：第三導體層，係於俯視觀察時，朝前述第一方向延伸，且連結前述第一閘極導體層和前述第三閘極導體層的上部。
  15. 如請求項14所述之柱狀半導體裝置，更具有：
    前述第三導體層上的第二絕緣層；
    第一接觸孔，係位於前述第三導體層上的前述第二絕緣層；及
    前述第二導體層，係位於前述第二絕緣層上，且經由前述第一接觸孔而與前述第三導體層連結。
  16. 如請求項10所述之柱狀半導體裝置，更在前述第二雜質區域上，具有相同極性的第三雜質層、或是由合金或金屬所構成的導電層。
TW110138013A 2020-10-29 2021-10-13 柱狀半導體裝置及其製造方法 TWI780948B (zh)

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