WO2019068522A1 - Verfahren zur herstellung eines oder einer mehrzahl von halbleiterchips und halbleiterchip - Google Patents

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Roland Heinrich Enzmann
Lorenzo Zini
Vanessa EICHINGER
Jochen BRENDT
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Osram Opto Semiconductors GmbH
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Definitions

  • a semiconductor chip is specified. Furthermore, a method for producing one or a plurality of
  • step deformation can to
  • the steps may also lead to the bending of a semiconductor wafer, in particular if the semiconductor wafer is mechanically connected to an external carrier, so that further processing steps in the manufacture of the semiconductor chip or of the plurality of semiconductor chips can be made more difficult.
  • One object is to provide a simplified and reliable method for producing one or a plurality of
  • Semiconductor chip such as a compact high-current semiconductor chip, given with increased mechanical stability.
  • a semiconductor body or a semiconductor body composite is provided.
  • the semiconductor body composite is
  • the semiconductor body or the semiconductor body composite is arranged on a growth substrate or epitaxial
  • the semiconductor body composite can in a
  • each of the semiconductor bodies forms an LED structure.
  • the active zone can be used to generate or
  • the semiconductor layer and the active region may each comprise one or a plurality of doped or undoped layers.
  • the semiconductor body or the semiconductor body composite comprises or is based on a III-V or II-VI compound semiconductor material.
  • the semiconductor body or the semiconductor body composite comprises or is based on a III-V or II-VI compound semiconductor material.
  • the semiconductor body or the semiconductor body composite comprises or is based on a III-V or II-VI compound semiconductor material.
  • each semiconductor body is one
  • Semiconductor body composite may be applied. Alternatively, it is possible to first have a coherent one
  • the current spreading layer has a vertical
  • the vertical layer thickness of the current spreading layer is between 500 nm and 5 ym inclusive, between 500 nm and 3 ym inclusive, or between 500 nm and 2 ym inclusive. It turned out that one
  • Operating junction temperature of the semiconductor body can be reduced with a layer thickness of the current spreading layer greater than 500 nm with increasing layer thickness up to 10 ° C.
  • the current spreading layer is partially adjacent to a p-side semiconductor layer of the semiconductor body.
  • the current spreading layer and / or a connection layer which is approximately between the semiconductor body and the
  • the current spreading layer may completely complete a connection layer associated therewith
  • the StromaufWeitungs für may partially adjacent to the semiconductor body, such as adjacent to the p-side semiconductor layer of the semiconductor body and / or to the connection layer, approximately immediately adjacent.
  • the p-side semiconductor layer usually has a smaller one
  • the semiconductor chip is a high-current semiconductor chip, which in normal operation has a current density of at least 4 A / mm 2 , 5 A / mm 2 , 6 A / mm 2 , 8 A / mm 2 or at least 10 A / mm 2 , between about 4 A / mm 2 and 15 A / mm 2 .
  • a high-current semiconductor chip which in normal operation has a current density of at least 4 A / mm 2 , 5 A / mm 2 , 6 A / mm 2 , 8 A / mm 2 or at least 10 A / mm 2 , between about 4 A / mm 2 and 15 A / mm 2 .
  • Semiconductor chip may have a forward voltage of 4.5V +/- 2V.
  • Main extension surface of the semiconductor body and / or the active zone is directed.
  • the vertical direction is parallel to a growth direction of
  • a lateral direction is understood to mean a direction which is in particular parallel to the main extension surface
  • an insulating layer is formed, which is the
  • Insulation layer can be made continuous.
  • Stromaufweitungstiken is overmolded by the insulating layer in particular such that the insulating layer has a front and / or a back surface, wherein the front side and / or a back surface of the insulating layer of a contour of the
  • Insulation layer and the current spreading layer or the Stromaufweitungs slaughter is arranged.
  • a metal layer is formed on the insulation layer.
  • the metal layer is set up in particular for electrical contacting of the second, approximately n-side semiconductor layer.
  • the metal layer may be the current spreading layer
  • Cover current spreading layers in particular completely cover.
  • the insulation layer is located in the
  • connection layer approximately between the metal layer and the current spreading layer or the current spreading layers, so that the metal layer is penetrated by the insulating layer from the current spreading layer or layers StromaufWeitungs füren electrically isolated.
  • the vertical direction is the connection layer or the
  • the insulation layer and / or the metal layer may / may be applied to the semiconductor body or to the semiconductor body assembly by means of a coating method
  • the insulation layer and / or the metal layer can along a lateral direction in the context of
  • Manufacturing tolerances have constant vertical layer thickness.
  • the surface of the insulating layer facing away from the semiconductor body and / or the metal layer can have vertical steps which can be leveled or planarized in a subsequent method step.
  • the surface facing away from the semiconductor body of the insulating layer and / or the metal layer is approximately by means of a chemical-mechanical
  • planarization process planarized.
  • the planarized surface may have an average roughness of at most 300 nm, 200 nm, 100 nm, 50 nm, 30 nm, 20 nm or at most 10 nm, approximately between 3 nm and 300 nm inclusive.
  • Surface of the insulation layer and / or the metal layer can further processing steps in the production of the Semiconductor chips or the majority of the semiconductor chip can be performed in a simplified manner.
  • a semiconductor body is provided with a first semiconductor layer, a second semiconductor layer and an intermediate active zone.
  • Current spreading layer has a vertical layer thickness of at least 500 nm.
  • An insulating layer completely covering the current spreading layer is formed.
  • a metal layer adapted to electrically contact the second semiconductor layer is formed with metal layer completely covering the current spreading layer.
  • the insulation layer is in the vertical
  • Insulating layer and / or a surface of the metal layer facing away from the semiconductor body may / may initially comprise steps, which are then preferably leveled, preferably planarized.
  • a plurality of semiconductor chips is a contiguous semiconductor body composite, which in a plurality of
  • a plurality of the current spreading layers are formed such that the current spreading layers become laterally
  • the insulating layer may be such
  • the metal layer may be made to cover all the current spreading layers, in particular
  • the metal layer can through the
  • Insulation layer from the current spreading layers
  • the metal layer is made continuous. It is possible that the
  • Metal layer has a plurality of sub-layers, wherein the sub-layers each have at least one of
  • Metal layer can / can before the fragmentation of the
  • Semiconductor bodies are planarized or planarized.
  • Insulation layer and / or the metal layer may have vertical steps, in particular have a vertical height of at least 200 nm, 300 nm, 500 nm, 700 nm, 900 nm or 1 ym, 1.5 ym or at least 2 ym, for example between including 200 nm and 4 ym.
  • the insulating layer and / or the effect Metal layer as planarization layers for the producing semiconductor chips.
  • the insulation layer has a partial layer and a further partial layer.
  • the sub-layer is arranged in the vertical direction between the semiconductor body and the further sub-layer.
  • the sub-layer and the further sub-layer are preferably formed with respect to their material composition such that the sub-layer is etch-resistant and / or polished resistant than the other sub-layer.
  • the insulation layer has a plurality of partial layers and / or further partial layers.
  • the sub-layer is formed of a material based on a nitride.
  • the further partial layer can be formed from a further material which is based on an oxide.
  • the surface of the metal layer has a roughness, such as average roughness, of at most 30 nm, 20 nm, 10 nm, 5 nm, or at most 3 nm.
  • the mean roughness can be between 3 nm and 300 nm inclusive, between 3 nm and 100 nm inclusive or between
  • the metal layer can be mechanically connected to its planarized surface with a carrier or a carrier composite by means of a trimbond method. Alternatively, it is possible that the
  • Connecting layer is mechanically connected.
  • a direct bond method is in particular a
  • connection layer between the two bodies can therefore be dispensed with.
  • the surface of the insulating layer has a roughness, such as an average roughness, of at most 30 nm, 20 nm, 10 nm, 5 nm or at most 3 nm.
  • the average roughness may be between 3 nm and 300 nm inclusive, between 3 nm and 100 nm inclusive, or between 3 nm and 50 nm inclusive.
  • this has a carrier and a device arranged thereon
  • the semiconductor body has a first semiconductor layer facing the carrier, a second semiconductor layer facing away from the carrier, and a second semiconductor layer
  • At least one current spreading layer is arranged between the carrier and the semiconductor body, wherein the
  • the current spreading layer preferably has a vertical layer thickness of at least 500 nm.
  • a metal layer arranged for electrical contacting of the second semiconductor layer may be disposed between the carrier and the current spreading layer, wherein the metal layer, the
  • An insulating layer is disposed in the vertical direction between the current spreading layer and the metal layer, wherein the insulating layer completely covers the current spreading layer and the metal layer is covered by the metal layer
  • the insulating layer or the metal layer has a planarized surface facing away from the semiconductor body.
  • the method described above is for the preparation of one or a plurality of those described above
  • the insulating layer and / or the metal layer has / points towards the semiconductor body
  • Surface of the insulating layer and / or the metal layer may therefore have vertical steps.
  • a via for the electrical contacting of the second semiconductor layer is such
  • the metal layer is electrically connected to the metal layer and extends through the first semiconductor layer and the active zone into the second semiconductor layer. In the lateral directions, the
  • the semiconductor chip may have a plurality of such plated-through holes, for example more than 3, 6, 10 or more than 20 plated-through holes.
  • each semiconductor body is assigned a plurality of plated-through holes, which are in particular electrically connected to one another via the metal layer.
  • the metal layer is preferably designed to be continuous.
  • the current spreading layer is arranged between the connection layer and the insulation layer, wherein the current expansion layer is in electrical contact with the connection layer and in particular completely covers the connection layer.
  • the connection layer can be connected to the
  • Terminal layer preferably has a smaller vertical layer thickness than the current spreading layer.
  • Example is the vertical layer thickness of
  • Terminal layer between 10 nm and 1000 nm inclusive, for example between 20 nm and 500 nm inclusive, approximately between 30 nm and 200 nm or between 50 nm and 200 nm.
  • the current spreading layer may be at least 2 times, 5 times, 10 times or 20 times as thick as the connecting layer.
  • the terminal layer and the current spreading layer may differ in their material composition. It is possible that both the connection layer and the current spreading layer.
  • a contact resistance between the semiconductor body and the connection layer may be greater than a contact resistance between the semiconductor body and the
  • connection layer or the connection layer According to at least one embodiment of the method or the semiconductor chip, the connection layer or the connection layer
  • Stromweitungsungs slaughter at least one opening, in particular a common opening, wherein the metal layer through the at least one opening therethrough with the second
  • Semiconductor layer is electrically connected.
  • the at least one opening can further electrically conductive layers, such as the via or an n-sided
  • connection layer and the connection layer
  • Openings in particular such common openings
  • the insulating layer has a the
  • planarized surface is in particular partially through a surface of a sub-layer and partially through a surface of another sub-layer of
  • Insulation layer formed.
  • the first sub-layer and the second sub-layer can with regard to their
  • Material composition be designed such that the sub-layers with respect to their ⁇ tzselekt disciplines, etch rate,
  • polishing rate, breaking strength and / or mechanical hardness differ.
  • the sub-layer is formed of an oxide material.
  • the further partial layer can be formed from a nitride material.
  • Surface of the insulation layer can in some areas Oxide surface and partially include a nitride surface.
  • the semiconductor chip has a first one
  • the first contact layer and the second contact layer may each have a freely accessible surface.
  • the first one is
  • the second contact layer is electrically conductively connected to the metal layer.
  • the first and second contact layers are arranged on the same edge surface of the semiconductor chip. In other words, they are the first one
  • Edge side externally electrically contacted.
  • the remaining edge surfaces of the semiconductor chip can be free of such
  • Be contact layers There can be several such elements. There can be several such elements. There can be several such elements.
  • the semiconductor chip has a carrier, in particular an electrically insulating carrier.
  • the metal layer is arranged in particular between the carrier and the semiconductor body.
  • the contact layers may be laterally of the semiconductor body on a the carrier
  • Insulation layer may be arranged.
  • Figures 2A, 2B, 3A and 3B are schematic representations of others
  • FIG. 1A shows a wafer composite 100 with a
  • Semiconductor body composite 2V is on a substrate 9 arranged.
  • the substrate 9 may be a growth substrate, such as a sapphire substrate.
  • the semiconductor body composite 2V can be divided into a plurality of semiconductor bodies 2. In particular, semiconductor body composite is 2V or the
  • the substrate 9 is different from a
  • the semiconductor body 2 may be formed of a III / V or II / VI compound semiconductor material.
  • a III / V compound semiconductor material has an element of the third main group and an element of the fifth
  • An II / VI compound semiconductor material has an element of the second main group and an element of the sixth main group.
  • the semiconductor body 2 is based on GaN, InGaN or InAlP.
  • the semiconductor body assembly 2V or the semiconductor body 2 has a first semiconductor layer 21 facing away from the substrate 9 and a second one facing the substrate 9
  • the first one is
  • Semiconductor layer 22 formed n-type, or vice versa.
  • the semiconductor body 2 has an active zone 23, which in the vertical Z-direction between the first
  • semiconductor layer 21 and the second semiconductor layer 22 is arranged.
  • the active zone 23 is for
  • the semiconductor body composite 2V or the semiconductor body 2 has a first rear side facing away from the substrate 9
  • the first main surface 2B and the second main surface 2F are approximately through a surface of the first semiconductor layer 21 and through a surface of the second
  • Semiconductor layer 22 is formed. It becomes the electrical contact of the first
  • connection layer 31 Semiconductor layer 21, a connection layer 31 or a
  • Terminal layer composite 31V applied to the first major surface 2B.
  • Terminal layer composite 31V at least 20 nm, 30 nm, 50 nm, approximately between 20 nm and 300 nm inclusive.
  • connection layer composite 31V can be embodied such that it first forms coherently and then - as shown in FIG. 1B - is divided into a plurality of connection layers 31, for example
  • connection layers 31 as spatial
  • connection layers can be applied to the first main surface 2B structured.
  • a mask which is formed for example from a photo-structurable material, find application.
  • connection layer 31 may adjoin, directly or indirectly, the semiconductor body 2 associated therewith, in particular the first semiconductor layer 21.
  • the connection layer 31 is made of an electrically conductive and preferred
  • highly reflective material such as a metal like
  • connection layer can be designed as a mirror layer.
  • the connection layer may comprise an electrically conductive oxide, such as ZnO.
  • the connection layer can consist of a layer sequence
  • Metal layers and conductive oxide layers may be formed.
  • the terminal layers 31, as shown for example in FIG. 1B, 2A or 2B, are spatially spaced along a lateral direction by separating trenches 31T.
  • the semiconductor body composite 2V can be divided into a plurality of semiconductor bodies 2, each with a connection layer 31.
  • the terminal layers 31 are each one of the produced
  • connection layer 31 may have one or more openings 31R through which a via structure 60 passes through to the electrical
  • a current spreading layer 32 is applied to the respective connection layer 31.
  • Current spreading layers 32 may each be one of the
  • the terminal layer 31 is disposed in the vertical direction between the semiconductor body 2 and the current spreading layer 32 and is in particular in the lateral directions of the
  • openings 32R can be made within one
  • the first semiconductor layer 21 is preferably p-side
  • Semiconductor layer usually has a lower
  • Transverse conductivity as an n-side semiconductor layer. To get effective current injection into the first semiconductor layer and a homogeneous current distribution in the first
  • a vertical layer thickness D32 is the
  • Current spreading layer at least 500 nm, 700 nm, 900 nm, 1 ym, 1.5 ym or at least 2 ym.
  • FIG. 2B such current spreading layers 32 and connection layers 31 are shown schematically in plan view.
  • the openings 31R and 32R or the separation trenches 31T and 32T form, in particular, common openings or common isolation trenches of the connection layers 31 and of the current expansion layers 32, respectively.
  • Each current spreading layer 32 is in particular assigned to exactly one of the connection layers 31 and vice versa.
  • Each of the current spreading layers 32 or each of the terminal layers 31 may have more than 3, more than 6 or more than 10 such openings 31R and 32R
  • the current spreading layer 32 may be formed of a metal such as titanium, copper, nickel, gold, platinum, aluminum or silver. In particular, the differ
  • Terminal layer 31 and the current spreading layer 32 in their material composition may be different from gold and / or platinum. It is possible that their layer thicknesses D31 and D32 differ by at least 30%, 50%, 100%, 200% or 500% from each other. Preferably, the connection layer 31 has a smaller one
  • the insulating layer 4 may be the common
  • the insulation layer 4 may partially to the
  • the insulating layer 4 may be single-layered or
  • Insulation layer of an electrically insulating material of an electrically insulating material
  • Material such as an oxide such as silicon oxide and / or a nitride such as silicon nitride formed.
  • Insulation layer 4 has a vertical layer thickness D4 which is in particular greater than the layer thicknesses D31 and D32, for example at least 30%, 50%, 100%, 200% or 300% greater.
  • Insulation layer 4 is formed such that the
  • Insulation layer 4 by means of a coating process approximately over the entire surface of the connection layers 31 and / or the Current spreading layers 32 and applied to the semiconductor body 2 or the semiconductor body composite 2V.
  • the insulating layer 4 has a semiconductor body 2 facing away from the back surface 4B and a
  • the front surface 4F and / or the back surface 4B may have vertical steps 4S and elevations 4S, respectively. These are on the
  • the vertical steps 4S or elevations 4S may have the same vertical height as the layer thickness D31 of the connection layer 31 or the layer thickness D32 of FIG
  • Insulating layer 4 is leveled, preferably by means of a chemical-mechanical planarization process.
  • Insulation layer 4 completely covered. Even after the
  • the insulation layer 4 can be made contiguous.
  • the maximum layer thickness D4 of the insulating layer 4 differs after the
  • Planarization not more than 80%, 50%, 30%, 20% or at most 10% of the sum of the layer thickness D31 of the connection layer 31 and the layer thickness D32 of
  • the insulating layer 4 serves in this sense as an inner planarization layer of the semiconductor chip 10 to be produced. It is possible for the insulating layer 4 to be multilayered.
  • the insulating layer 4 may include a plurality of sublayers 41, 42 and 43, which are shown approximately in FIG. 3A.
  • the insulating layer 4 has a first partial layer 41, a second partial layer 42 and a third partial layer 43.
  • the back surface 4B of the insulating layer 4 may be formed by a surface of the third sub-layer 43.
  • the second partial layer 42 is arranged in particular in the vertical direction between the first partial layer 41 and the third partial layer 43. The second is preferred
  • the first partial layer 41 and the third partial layer 43 may be made of the same material or different
  • the second sub-layer 42 is formed of a nitride, such as Si3N4.
  • the first partial layer 41 can be formed from an oxide, for example from SiO 2. It has
  • a planarized back surface 4B of the insulating layer 4 is approximately in Figure 3B
  • the planarized back surface 4B has both regions formed by surfaces of the second sub-layer 42 and regions formed by surfaces of the third sub-layer 43.
  • the planarized back surface 4B may thus be an oxide-nitride surface.
  • the wafer composite 100 can thus be polished or ground so smoothly that the back surface 4B can have an average roughness of less than 100 nm, 50 nm, 30 nm, 10 nm or less than 5 nm, the insulating layer 4 simultaneously having a particularly small layer thickness D4, wherein all stages are formed on the back and at the same time leveled.
  • the partial layers 41, 42 and 43 of the insulating layers can be formed over the whole area on the rear main surface 2B of the semiconductor body 2 or of the semiconductor body composite 2V by means of a coating method.
  • Partial layers 41, 42 and 43 can except for
  • the second partial layer 42 has a vertical layer thickness D42.
  • the third sub-layer 43 the surface of which
  • the back surface 4B of the insulating layer 4 has a vertical layer thickness 43.
  • the layer thickness D43 is greater than the layer thickness D42, in particular at least 1.5 times, 2 times, 3 times or at least 5 times as large as the layer thickness D42.
  • a ratio of the layer thickness D43 to the layer thickness D42 may be between 1 and 20 inclusive or between 1 and 10 inclusive.
  • FIGS. 1F, 1G and 1H some method steps for forming a via structure 60 are schematically illustrated.
  • the opening 4R of the insulating layer 4 or the opening 2R of the semiconductor body 2 may extend through the connecting layer 31 and / or current spreading layer 32 of a semiconductor chip 10 to be produced, in particular in a contiguous manner.
  • the opening 4R or 2R extends through the first one
  • a mask 11 such as a first mask of a lacquer layer, may be used, with the mask 11 having windows 2R or 4R at the openings to be formed.
  • a passivation layer 6A is formed within the opening 2R or 4R in such a way that it
  • electrical contacting of the second semiconductor layer 22 may be formed in the opening 2R or 4R, wherein the
  • the via 6B extends, in particular, from the back surface 4B of the insulating layer 4 to the second
  • the opening 2R or 4R may be partially or completely filled by the via 6B.
  • the via 6B may be the back side
  • the via 6B is applied to the back surface 4B by means of a coating process, such as sputtering, or introduced into the opening 2R or 4R.
  • the via 6B may be formed of an electrically conductive material, such as a metal such as silver.
  • a plurality of such plated-through holes 6B can be formed, which are assigned to the same semiconductor body 2.
  • the first mask 11 may be removed. According to FIGS. II and 1J, at least one separation trench or a plurality of the isolation trenches 31T, 32T and 4T is formed.
  • the separating trench 31T, 32T and 4T defines in particular one
  • the dividing trench or trenches 31T, 32T and 4T may be formed by partially removing the insulating layer 4, for example
  • the metal layer 5 Example by means of a wet and / or a dry chemical etching process.
  • the metal layer 5 Example by means of a wet and / or a dry chemical etching process.
  • the metal layer 5 Example by means of a wet and / or a dry chemical etching process.
  • the metal layer 5 Example by means of a wet and / or a dry chemical etching process.
  • a further mask 12 for example a second mask 12, in particular a varnish layer, can be provided. Find application ( Figure II). It is possible that such dividing trenches 31T, 32T and 4T are replaced by the
  • Insulation layer 4 extends therethrough so that the
  • the second mask 12 can be removed. It is possible that a plurality of such separation trenches 4T of the insulation layer 4 is formed. Along the separation trenches 4, the
  • Semiconductor bodies 2 are divided.
  • FIG. 1K schematically illustrates a method step for forming a metal layer 5 on the semiconductor body 2 or on the semiconductor body assembly 2V.
  • the metal layer 5 may be formed of a metal such as copper and / or of a metal such as nickel.
  • an intermediate layer 6D is arranged between the plated-through holes 6B and the metal layer 5.
  • the intermediate layer 6D is in particular designed to be electrically conductive and
  • Intermediate layer 6D can completely cover the back main surface 2B of the semiconductor body 2.
  • the semiconductor body 2 may be temporarily short-circuited by the intermediate layer 6D.
  • This short circuit can be remedied in a subsequent method step, for example by structuring the semiconductor body 2, in particular by removing regions of the semiconductor body 2 which are located in the regions of the isolation trenches 4T and in direct electrical contact with the intermediate layer 6D, such as by material removal.
  • a thin partial layer of the insulating layer 4 it is possible for a thin partial layer of the insulating layer 4 to be present between the semiconductor body 2 and the intermediate layer 6D in the regions of the separating trenches 4T.
  • the intermediate layer 6D is electrically insulated from the first semiconductor layer 21.
  • the intermediate layer 6D may also be optional.
  • the metal layer 5 is preferably by means of a
  • the metal layer 5 has a rear surface 5B facing away from the semiconductor body 2 and a front side facing the semiconductor body 2
  • the metal layer 5 can extend in regions into the opening or openings 2R, 4R, 31R and 32R and / or into the separation trenches 4T and fill them up, in particular
  • the metal layer 5 may have a vertical layer thickness which is constant within the scope of the manufacturing tolerances.
  • the back surface 5B and / or the front surface 5F of the metal layer 5 may be 5S and / or local vertical
  • the steps 5S and / or the local elevations may have a vertical height which
  • the metal layer 5, in particular the rear-side surface 5B of the metal layer 5, is leveled or planarized, for example by means of a grinding process and / or by means of a chemical-mechanical planarization process. After the planarization, the back surface 5B of the metal layer 5 may have an average roughness of at most 300 nm, 200 nm, 100 nm, 50 nm, 30 nm, 20 nm, or at most 10 nm.
  • Back surface 5B of the metal layer 5 is thus preferably flat and can be free of steps 5S
  • the metal layer 5 can have a vertical layer thickness
  • Metal layer 5 is planarized. In this case, it may not be necessary for the insulating layer 4 to be previously leveled or planarized.
  • the wafer composite 100 According to FIG. 1, the wafer composite 100 or the
  • the carrier 1 or the carrier composite IV can be made electrically conductive or electrically insulating and can be formed, for example, from a metal or from a ceramic material such as Si 3 N 4 or AlN.
  • the back surface 5B of the carrier 1 or the carrier composite IV can be made electrically conductive or electrically insulating and can be formed, for example, from a metal or from a ceramic material such as Si 3 N 4 or AlN.
  • Metal layer 5 may be planarized such that the
  • Carrier composite IV is mechanically connected.
  • the metal layer 5 can be applied directly to the carrier 1 or to the carrier composite IV adjoin.
  • Adhesive layer between the metal layer 5 and the carrier 1 or the carrier composite IV Adhesive layer between the metal layer 5 and the carrier 1 or the carrier composite IV.
  • the wafer composite 100 by means of a
  • Bonding layer 80 such as an adhesive layer or a solder layer, is mechanically fixed to the carrier 1 or the carrier composite IV ( Figure 4A). Due to the planarization of the metal layer 5, a bending of the wafer composite 100 due to reduced internal thermo-mechanical
  • Distortions between the semiconductor body composite 2V, the substrate 9 and the carrier 1 can be avoided or minimized. Also the number of possible voids within the
  • Connection layer can be minimized.
  • For the carrier 1 offers a larger selection of materials.
  • the flat back surface 5B of the metal layer 5 can in conventional bonding processes, such as in brazing with AuSn, AuInSn or NilnSn, to an improved quality of
  • Bonding layer 80 with fewer voids and thus less adhesion problems between the wafer composite 100 and the metal layer 5 lead. Subsequent processing steps for manufacturing the semiconductor chip 10 or the plurality of semiconductor chips 10 can thereby be simplified.
  • the substrate 9 is removed from the semiconductor body 2 or from the semiconductor body assembly 2V, for example
  • front main surface 2F can increase the
  • the semiconductor body assembly 2V is patterned into a plurality of semiconductor bodies 2 according to FIG.
  • the semiconductor body assembly 2V is patterned into a plurality of semiconductor bodies 2 according to FIG.
  • Structuring is carried out in particular in the regions of the semiconductor body assembly 2V which, in plan view of the front-side main surface 2F, are located underneath
  • the semiconductor body assembly 2V is expediently structured such that a possible direct electrical contact between the first semiconductor layer 21 and the intermediate layer 6D or the metal layer 5 is canceled.
  • Semiconductor bodies 2 are formed, wherein the
  • Insulation layer 4, the StromaufWeitungs für 32, the intermediate layer 6D and / or the metal layer 5 are exposed in some areas / is.
  • the metal layer 5 are exposed in some areas / is.
  • Insulating layer 4 and the StromaufWeitungs für 32 are exposed in a common Mesagraben 10M partially.
  • a first contact layer 71 or a plurality of first contact layers 71 may be formed.
  • the insulating layer 4 and / or the intermediate layer 6D and / or the metal layer 5 may be in another Mesograbes 10M are partially exposed. On the exposed surface of the intermediate layer 6D or the
  • each semiconductor body 2 is a first
  • the semiconductor body 2 or the semiconductor chip 10 can be electrically contacted externally.
  • the contact layers 71 and 72 each have a freely accessible surface.
  • the first contact layer 71 and the second contact layer 72 laterally spaced from the first contact layer 71 may be in a common
  • Contact layers 72 may be formed in the same mesa trench 10M. After singulation of the wafer composite 100 into a plurality of semiconductor chips 10, the first
  • Contact layer 71 and the second contact layer 72 on the same edge surface 10 E of the associated semiconductor chip 10 may be arranged ( Figure IQ). In other words, the contact layers 71 and 72 are not different
  • the semiconductor chip 10 may be free of further contact layers for external electrical contacting of the semiconductor chip 10.
  • the semiconductor body 2 in particular each semiconductor body 2, oblique side surfaces.
  • the side surface of the semiconductor body 2 having the back main surface 2B of the semiconductor body 2 forms an acute angle between 10 ° and 80 ° inclusive or between 20 ° and 70 ° or between 30 ° and 60 ° inclusive.
  • On the side surfaces and the front-side main surface 2F of the semiconductor body 2 may be a first
  • the first capping layer 81 is located approximately between the front-side major surface 2F and the second capping layer 82.
  • the first capping layer 81 is an A1203 layer deposited by atomic layer deposition, particularly directly on the roughened front surface
  • the second capping layer 82 may be an insulating layer such as silicon oxide or silicon nitride or alumina such as Al 2 O 3. It is possible that the second cover layer 82
  • Cover layer 82 may completely cover semiconductor bodies 2 and / or mesa trenches 10M. To form the first contact layer 71 and / or the second
  • Contact layer 72, the first covering layer 81 and / or the second covering layer 82 can be opened in regions, for example, laterally of the semiconductor body 2, for example
  • Contact layer 71 and / or the second contact layer 72 are / is located in particular laterally of the
  • the contact layers 71 and 72 are from above, that is, from the front-side main surface 2F of FIG.
  • the wafer composite 100 in the regions of the mesa trenches 10M can be divided into a plurality of regions along the parting lines 10S
  • the parting lines 10S extend in particular through the carrier composite IV, the
  • the separated semiconductor chips 10 each have one
  • the semiconductor chip 10 is an LED, such as a high current LED.
  • Metal layer 5 can / can be carried out in particular continuously and have / has in particular a the
  • Such a semiconductor chip 10 is shown schematically approximately in FIGS. 1P and IQ.
  • the semiconductor chip 10 is shown in sectional view along a sectional area VV ⁇ shown in FIG. 1Q.
  • the semiconductor chip 10 has on its rear side a heat sink 1H or a solder layer 1H.
  • the semiconductor chip 10 is schematic in plan view
  • the semiconductor chip 10 may have contact connections 70 that are electrically connected to the first contact layer 71 or to the second contact layer 72 and that are set up for external electrical contacting of the semiconductor chip 10.
  • the contact layers 71 and 72 are arranged on the same edge surface 10 E of the semiconductor chip 10. The others
  • Edge surfaces of the semiconductor chip 10 are in particular free of contact layers or electrical connection points.
  • the semiconductor chip 10 has a plurality of
  • Via contacting structures 60 such as at least 5, 10, 20 or 30, for example, between inclusive 5 and 150, wherein the via structures 60 are particularly evenly distributed in the semiconductor body 2. Since the contact layers 71 and 72 are located on the same edge surface 10E of the semiconductor chip 10, it is particularly expedient for the achievement of a uniform current distribution within the entire semiconductor body 2 that the
  • the current spreading layer 32 preferably has a minimum layer thickness of 500 nm, 700 nm, 900 nm, 1 ⁇ m, 1.5 ⁇ m or 2 ⁇ m. Those shown in Figures 4A and 4B
  • Embodiments for a semiconductor chip 10 essentially correspond to the exemplary embodiments illustrated in FIGS. 1P and IQ for a semiconductor chip 10.
  • the semiconductor chip 10 has a connection layer 80, which is arranged between the carrier 1 and the metal layer 5, wherein the connection layer 80 for the mechanical fixation of the semiconductor body 2 or the metal layer 5 is arranged on the carrier 1.

Landscapes

  • Led Device Packages (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Led Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Es wird ein Halbleiterchip (10) mit einem Träger (1) und einem darauf angeordneten Halbleiterkörper (2) angegeben. Der Halbleiterkörper weist eine dem Träger zugewandte erste Halbleiterschicht (21), eine dem Träger abgewandte zweite Halbleiterschicht (22) und eine dazwischenliegende aktive Zone (23) auf. Zumindest eine zur elektrischen Kontaktierung der ersten Halbleiterschicht eingerichtete Stromaufweitungsschicht (32) ist zwischen dem Träger und dem Halbleiterkörper angeordnet. Bevorzugt weist die Stromaufweitungsschicht eine vertikale Schichtdicke (D32) von mindestens 500 nm auf. Eine zur elektrischen Kontaktierung der zweiten Halbleiterschicht eingerichtete Metallschicht (5) ist zwischen dem Träger und der Stromaufweitungsschicht angeordnet, wobei die Metallschicht die Stromaufweitungsschicht vollständig bedeckt. Eine Isolierungsschicht (4) ist in vertikaler Richtung zwischen der Stromaufweitungsschicht und der Metallschicht angeordnet, wobei die Isolierungsschicht die Stromaufweitungsschicht vollständig bedeckt, sodass die Metallschicht von der Stromaufweitungsschicht elektrisch isoliert ist. Insbesondere weist der Isolierungsschicht (4) oder die Metallschicht (5) eine dem Halbleiterkörper abgewandte planarisierte Oberfläche (4B, 5B) auf. Des Weiteren wird ein Verfahren zur Herstellung eines oder einer Mehrzahl solcher Halbleiterchips angegeben.

Description

Beschreibung
VERFAHREN ZUR HERSTELLUNG EINES ODER EINER MEHRZAHL VON HALBLEITERCHIPS UND HALBLEITERCHIP
Es wird ein Halbleiterchip angegeben. Des Weiteren wird ein Verfahren zur Herstellung eines oder einer Mehrzahl von
Halbleiterchips angegeben. Für einen zuverlässigen Hochstrom-Halbleiterchip mit
gleichzeitig geringer Vorwärtsspannung ist es zweckmäßig, StromaufWeitungsschichten zur elektrischen Kontaktierung eines Halbleiterkörpers des Halbleiterchips ausreichend dick zu gestalten, um möglichst homogene Stromverteilung im
Halbleiterchip zu erzielen. Die vergleichsweise dicken
StromaufWeitungsschichten führen allerdings zur Bildung von Stufen, die von weiteren Schichten des Halbleiterchips überformt werden. Die Stufenüberformung kann zu
Schwachstellen in der Zuverlässigkeit des Halbleiterchips führen, etwa bei einer Feuchtelagerung im Halbleiterchip. Die Stufen können außerdem zur Biegung eines Halbleiterwafers führen, insbesondere wenn der Halbleiterwafer mit einem externen Träger mechanisch verbunden wird, sodass weitere Verarbeitungsschritte bei der Fertigung des Halbleiterchips oder der Mehrzahl der Halbleiterchips erschwert werden können .
Eine Aufgabe ist es, ein vereinfachtes und zuverlässiges Verfahren zur Herstellung eines oder einer Mehrzahl von
Halbleiterchips anzugeben. Des Weiteren wird ein kompakter
Halbleiterchip, etwa ein kompakter Hochstrom-Halbleiterchip, mit erhöhter mechanischer Stabilität angegeben. Gemäß zumindest einer Ausführungsform eines Verfahrens zur Herstellung eines oder einer Mehrzahl von Halbleiterchips wird ein Halbleiterkörper oder ein Halbleiterkörperverbund bereitgestellt. Der Halbleiterkörperverbund ist
beispielsweise zusammenhängend ausgeführt. Zum Beispiel ist der Halbleiterkörper oder der Halbleiterkörperverbund auf einem Aufwachssubstrat angeordnet oder epitaktisch
aufgewachsen. Der Halbleiterkörperverbund kann in eine
Mehrzahl von Halbleiterkörpern zerteilt werden. Insbesondere bildet jeder der Halbleiterkörper eine LED-Struktur.
Insbesondere weist der Halbleiterkörper oder der
Halbleiterkörperverbund eine erste Halbleiterschicht, eine zweite Halbleiterschicht und eine dazwischenliegende aktive Zone auf. Die aktive Zone kann zur Erzeugung oder zur
Detektion elektromagnetischer Strahlung etwa im sichtbaren, ultravioletten oder infraroten Spektralbereich eingerichtet sein. Die erste Halbleiterschicht, die zweite
Halbleiterschicht und die aktive Zone können jeweils eine oder eine Mehrzahl von dotierten oder undotierten Schichten aufweisen. Zum Beispiel weist der Halbleiterkörper oder der Halbleiterkörperverbund ein III-V- oder ein II-VI- Verbindungshalbleitermaterial auf oder basiert auf diesem. Zum Beispiel basiert der Halbleiterkörper oder der
Halbleiterkörperverbund auf GaN.
Gemäß zumindest einer Ausführungsform des Verfahrens wird eine StromaufWeitungsschicht oder eine Mehrzahl von
StromaufWeitungsschichten zur elektrischen Kontaktierung des Halbleiterkörpers, insbesondere der ersten p-seitigen
Halbleiterschicht des Halbleiterkörpers ausgebildet. Zum Beispiel ist jedem Halbleiterkörper eine
Stromaufweitungsschicht zugeordnet, wobei der Halbleiterkörper in Draufsicht die ihm zugeordnete Stromaufweitungsschicht vollständig bedecken kann. Zum
Beispiel kann eine Mehrzahl von lateral beabstandeten
StromaufWeitungsschichten auf dem Halbleiterkörperverbund gebildet werden. Die lateral beabstandeten
StromaufWeitungsschichten können strukturiert auf den
Halbleiterkörperverbund aufgebracht sein. Alternativ ist es möglich, zunächst einen zusammenhängenden
Stromaufweitungsschichtenverbund auf dem
Halbleiterkörperverbund auszubilden und den
Stromaufweitungsschichtenverbund in einem nachfolgenden
Verfahrensschritt zu einer Mehrzahl von
StromaufWeitungsschichten zu strukturieren. Bevorzugt weist die Stromaufweitungsschicht eine vertikale
Schichtdicke von mindestens 500 nm, 700 nm, 900 nm oder 1 ym, 1,5 ym oder von mindestens 2 ym auf. Zum Beispiel beträgt die vertikale Schichtdicke der Stromaufweitungsschicht zwischen einschließlich 500 nm und 5 ym, zwischen einschließlich 500 nm und 3 ym oder zwischen einschließlich 500 nm und 2 ym. Es hat sich herausgestellt, dass eine
Sperrschichtbetriebstemperatur (Englisch: operating junction temperature) des Halbleiterkörpers bei einer Schichtdicke der Stromaufweitungsschicht größer als 500 nm mit zunehmender Schichtdicke bis zu 10 °C reduziert werden kann. Insbesondere grenzt die Stromaufweitungsschicht bereichsweise an eine p- seitige Halbleiterschicht des Halbleiterkörpers an.
Die Stromaufweitungsschicht und/oder eine Anschlussschicht, die etwa zwischen dem Halbleiterkörper und der
Stromaufweitungsschicht angeordnet ist, können/kann
mindestens 30 %, 40 %, 50 %, 60 %, 70 % oder mindestens 80 % einer der Stromaufweitungsschicht zugewandten Oberfläche des zugehörigen Halbleiterkörpers bedecken, etwa zwischen
einschließlich 30 % und 95 %. Die StromaufWeitungsschicht kann ein ihr zugeordnete Anschlussschicht vollständig
bedecken und/oder seitlich über die Anschlussschicht hinaus überragen. Die StromaufWeitungsschicht kann bereichsweise an den Halbleiterkörper, etwa an die p-seitige Halbleiterschicht des Halbleiterkörpers und/oder an die Anschlussschicht angrenzen, etwa unmittelbar angrenzen. Im Vergleich zu einer n-seitigen Halbleiterschicht weist die p-seitige Halbleiterschicht in der Regel eine geringere
Querleitfähigkeit auf. Durch eine derartige Gestaltung der Stromaufweitungsschicht , die etwa zur elektrischen
Kontaktierung der p-seitigen Halbleiterschicht eingerichtet ist, kann eine zuverlässige und gleichmäßige Stromzuführung in den Halbleiterchip erzielt werden. Insbesondere ist der Halbleiterchip ein Hochstrom-Halbleiterchip, der im normalen Betrieb eine Stromdichte von mindestens 4 A/mm2, 5 A/mm2, 6 A/mm2, 8 A/mm2 oder von mindestens 10 A/mm2 aufweist, etwa zwischen einschließlich 4 A/mm2 und 15 A/mm2. Ein solcher
Halbleiterchip kann eine Vorwärtsspannung von 4,5 V +/- 2 V aufweisen .
Unter einer vertikalen Richtung wird eine Richtung
verstanden, die insbesondere senkrecht zu einer
Haupterstreckungsfläche des Halbleiterkörpers und/oder der aktiven Zone gerichtet ist. Zum Beispiel ist die vertikale Richtung parallel zu einer Aufwachsrichtung der
Halbleiterschichten des Halbleiterkörpers gerichtet. Unter einer lateralen Richtung wird eine Richtung verstanden, die insbesondere parallel zu der Haupterstreckungsfläche
verläuft. Die vertikale Richtung und die laterale Richtung sind etwa orthogonal zueinander. Gemäß zumindest einer Ausführungsform des Verfahrens wird eine Isolierungsschicht gebildet, die die
Stromaufweitungsschicht beziehungsweise die
Stromaufweitungsschichten oder alle Stromaufweitungsschichten bedeckt, insbesondere vollständig bedeckt. Die
Isolierungsschicht kann zusammenhängend ausgeführt sein. Die Stromaufweitungsschicht oder die Mehrzahl der
Stromaufweitungsschichten wird von der Isolierungsschicht insbesondere derart überformt, dass die Isolierungsschicht eine vorderseitige und/oder eine rückseitige Oberfläche aufweist, wobei die vorderseitige und/oder eine rückseitige Oberfläche der Isolierungsschicht einer Kontur der
Stromaufweitungsschicht oder der Stromaufweitungsschichten nachbilden können/kann. Dabei kann die Isolierungsschicht an die Stromaufweitungsschicht oder an die
Stromaufweitungsschichten angrenzen, insbesondere unmittelbar angrenzen. Es ist auch möglich, dass zumindest eine weitere Schicht in der vertikalen Richtung zwischen der
Isolierungsschicht und der Stromaufweitungsschicht oder den Stromaufweitungsschichten angeordnet ist.
Gemäß zumindest einer Ausführungsform des Verfahrens wird eine Metallschicht auf der Isolierungsschicht gebildet. Die Metallschicht ist insbesondere zur elektrischen Kontaktierung der zweiten, etwa n-seitigen Halbleiterschicht eingerichtet. Die Metallschicht kann die Stromaufweitungsschicht
beziehungsweise die Stromaufweitungsschichten oder alle
Stromaufweitungsschichten bedecken, insbesondere vollständig bedecken. Die Isolierungsschicht befindet sich in der
vertikalen Richtung etwa zwischen der Metallschicht und der Stromaufweitungsschicht oder den Stromaufweitungsschichten, sodass die Metallschicht durch die Isolierungsschicht von der Stromaufweitungsschicht oder von den StromaufWeitungsschichten elektrisch isoliert ist. In der vertikalen Richtung ist die Anschlussschicht oder die
Stromaufweitungsschicht zwischen dem zugehörigen
Halbleiterkörper und der Metallschicht angeordnet.
Gemäß zumindest einer Ausführungsform des Verfahrens weist eine dem Halbleiterkörper abgewandte oder zugewandte
Oberfläche der Isolierungsschicht und/oder der Metallschicht nach dem Ausbilden auf dem Halbleiterkörper zunächst Stufen auf. Die Isolierungsschicht und/oder die Metallschicht können/kann mittels eines Beschichtungsverfahren auf den Halbleiterkörper oder auf den Halbleiterkörperverbund
aufgebracht werden. Bis auf die Überformungskanten
können/kann die Isolierungsschicht und/oder die Metallschicht entlang einer lateralen Richtung eine im Rahmen der
Herstellungstoleranzen konstante vertikale Schichtdicke aufweisen .
An den Überformungskanten kann die dem Halbleiterkörper abgewandte Oberfläche der Isolierungsschicht und/oder der Metallschicht vertikale Stufen aufweisen, die in einem nachfolgenden Verfahrensschritt eingeebnet oder planarisiert werden können. Insbesondere wird die dem Halbleiterkörper abgewandte Oberfläche der Isolierungsschicht und/oder der Metallschicht etwa mittels eines chemisch-mechanischen
Planarisierungsprozesses planarisiert. Die planarisierte Oberfläche kann eine mittlere Rauigkeit aufweisen, die höchstens 300 nm, 200 nm, 100 nm, 50 nm, 30 nm, 20 nm oder höchstens 10 nm beträgt, etwa zwischen einschließlich 3 nm und 300 nm. Mit einer eingeebneten oder planarisierten
Oberfläche der Isolierungsschicht und/oder der Metallschicht können weitere Verarbeitungsschritte bei der Fertigung des Halbleiterchips oder der Mehrzahl des Halbleiterchips vereinfacht durchgeführt werden.
In mindestens eines Verfahrens zur Herstellung eines
Halbleiterchips wird ein Halbleiterkörper mit einer ersten Halbleiterschicht, einer zweiten Halbleiterschicht und einer dazwischenliegenden aktiven Zone bereitgestellt. Eine
Stromaufweitungsschicht zur elektrischen Kontaktierung der ersten Halbleiterschicht wird gebildet, wobei die
Stromaufweitungsschicht eine vertikale Schichtdicke von mindestens 500 nm aufweist. Eine Isolierungsschicht, die die Stromaufweitungsschicht vollständig bedeckt, wird gebildet. Eine Metallschicht, die zur elektrischen Kontaktierung der zweiten Halbleiterschicht eingerichtet ist, wird gebildet, wobei Metallschicht die Stromaufweitungsschicht vollständig bedeckt. Die Isolierungsschicht ist in der vertikalen
Richtung insbesondere zwischen der Metallschicht und der Stromaufweitungsschicht angeordnet, sodass die Metallschicht von der Stromaufweitungsschicht elektrisch isoliert ist. Eine dem Halbleiterkörper abgewandte Oberfläche der
Isolierungsschicht und/oder eine dem Halbleiterkörper abgewandte Oberfläche der Metallschicht können/kann zunächst Stufen aufweisen, die anschließend bevorzugt eingeebnet, bevorzugt planarisiert werden.
Gemäß zumindest eines Verfahrens zur Herstellung einer
Mehrzahl von Halbleiterchips wird ein zusammenhängender Halbleiterkörperverbund, der in eine Mehrzahl von
Halbleiterkörpern zerteilbar ist, bereitgestellt. Eine
Mehrzahl von den StromaufWeitungsschichten wird derart gebildet, dass die StromaufWeitungsschichten lateral
voneinander getrennt sind. Insbesondere sind die
StromaufWeitungsschichten jeweils einem oder genau einem Halbleiterkörper der herzustellenden Halbleiterchips
zugeordnet. Die Isolierungsschicht kann derart
zusammenhängend ausgeführt sein, dass diese alle
StromaufWeitungsschichten bedeckt, etwa vollständig bedeckt. Die Metallschicht kann derart ausgeführt werden, dass diese alle StromaufWeitungsschichten bedeckt, insbesondere
vollständig bedeckt. Die Metallschicht kann durch die
Isolierungsschicht von den StromaufWeitungsschichten
elektrisch isoliert sein. Zum Beispiel ist die Metallschicht zusammenhängend ausgeführt. Es ist möglich, dass die
Metallschicht eine Mehrzahl von Teilschichten aufweist, wobei die Teilschichten jeweils zumindest eine der
StromaufWeitungsschichten bedecken, insbesondere vollständig bedecken. Die dem Halbleiterkörperverbund abgewandte
Oberfläche der Isolierungsschicht und/oder die dem
Halbleiterkörperverbund abgewandte Oberfläche der
Metallschicht können/kann vor der Zerteilung des
Halbleiterkörperverbunds in eine Mehrzahl von
Halbleiterkörpern eingeebnet oder planarisiert werden.
Gemäß zumindest eines Verfahrens werden/wird
die dem Halbleiterkörper abgewandte Oberfläche der
Isolierungsschicht und/oder die dem Halbleiterkörper
abgewandte Oberfläche der Metallschicht mittels eines
chemisch-mechanischen Planarisierungsprozesses eingeebnet. Die dem Halbleiterkörper zugewandte Oberfläche der
Isolierungsschicht und/oder der Metallschicht kann vertikale Stufen aufweisen, die insbesondere eine vertikale Höhe von mindestens 200 nm, 300 nm, 500 nm, 700 nm, 900 nm oder 1 ym, 1,5 ym oder von mindestens 2 ym aufweisen, zum Beispiel zwischen einschließlich 200 nm und 4 ym. In diesem Sinne wirken/wirkt die Isolierungsschicht und/oder der Metallschicht als Planarisierungsschichten für die herstellenden Halbleiterchips.
Gemäß zumindest eines Verfahrens weist die Isolierungsschicht eine Teilschicht und eine weitere Teilschicht auf. Zum
Beispiel ist die Teilschicht in der vertikalen Richtung zwischen dem Halbleiterkörper und der weiteren Teilschicht angeordnet. Die Teilschicht und die weitere Teilschicht sind bevorzugt bezüglich deren Materialzusammensetzung derart ausgebildet, dass die Teilschicht ätzresistenter und/oder polierresistenter ausgeführt ist als die weitere Teilschicht. Es ist möglich, dass die Isolierungsschicht eine Mehrzahl von Teilschichten und/oder weiteren Teilschichten aufweist.
Bevorzugt ist die Teilschicht aus einem Material gebildet, das auf einem Nitrid basiert. Die weitere Teilschicht kann aus einem weiteren Material gebildet sein, das auf einem Oxid basiert .
Gemäß zumindest eines Verfahrens wird die dem
Halbleiterkörper abgewandte Oberfläche der Metallschicht derart planarisiert , dass diese global eben ausgebildet wird. Zum Beispiel weist die Oberfläche der Metallschicht eine Rauigkeit, etwa eine mittlere Rauigkeit, von höchstens 30 nm, 20 nm, 10 nm, 5 nm oder von höchstens 3 nm auf. Die mittlere Rauigkeit kann zwischen einschließlich 3 nm und 300 nm, zwischen einschließlich 3 nm und 100 nm oder zwischen
einschließlich 3 nm und 50 nm sein. Die Metallschicht kann an deren planarisierter Oberfläche mit einem Träger oder einem Trägerverbund mittels eines Direktbond-Verfahrens mechanisch verbunden werden. Alternativ ist es möglich, dass die
Metallschicht an deren planarisierter Oberfläche mit einem Träger oder einem Trägerverbund mittels einer
Verbindungsschicht mechanisch verbunden wird. Unter einem Direktbond-Verfahren wird insbesondere ein
Verfahren verstanden, bei dem zwei Körper, die jeweils eine planare Oberfläche aufweisen, bei geeignetem Druck und geeigneter Temperatur, etwa bei einer Temperatur unter 150 °C, zusammengeführt und aufgrund von Van-der-Waals-
Wechselwirkungen oder Wasserstoffbrückenverbindungen zwischen den Atomen auf den planaren Oberflächen miteinander
mechanisch verbunden werden. Auf eine Verbindungsschicht zwischen den zwei Körpern kann also verzichtet werden.
Gemäß zumindest eines Verfahrens wird die dem
Halbleiterkörper abgewandte Oberfläche der Isolierungsschicht derart planarisiert , dass diese global eben ausgebildet wird. Zum Beispiel weist die Oberfläche der Isolierungsschicht eine Rauigkeit, etwa eine mittlere Rauigkeit, von höchstens 30 nm, 20 nm, 10 nm, 5 nm oder von höchstens 3 nm aufweist. Die mittlere Rauigkeit kann zwischen einschließlich 3 nm und 300 nm, zwischen einschließlich 3 nm und 100 nm, oder zwischen einschließlich 3 nm und 50 nm sein.
In mindestens einer Ausführungsform eines Halbleiterchips weist dieser einen Träger und einen darauf angeordneten
Halbleiterkörper auf. Der Halbleiterkörper weist eine dem Träger zugewandte erste Halbleiterschicht, eine dem Träger abgewandte zweite Halbleiterschicht und eine
dazwischenliegende aktive Zone auf. Insbesondere ist
zumindest eine StromaufWeitungsschicht zwischen dem Träger und dem Halbleiterkörper angeordnet, wobei die
Stromaufweitungsschicht zur elektrischen Kontaktierung der ersten Halbleiterschicht eingerichtet ist. Bevorzugt weist die Stromaufweitungsschicht eine vertikale Schichtdicke von mindestens 500 nm auf. Eine zur elektrischen Kontaktierung der zweiten Halbleiterschicht eingerichtete Metallschicht kann zwischen dem Träger und der StromaufWeitungsschicht angeordnet sein, wobei die Metallschicht die
Stromaufweitungsschicht insbesondere vollständig bedeckt. Eine Isolierungsschicht ist in vertikaler Richtung zwischen der Stromaufweitungsschicht und der Metallschicht angeordnet, wobei die Isolierungsschicht die Stromaufweitungsschicht vollständig bedeckt und die Metallschicht von der
Stromaufweitungsschicht elektrisch isoliert. Insbesondere weist die Isolierungsschicht oder die Metallschicht eine dem Halbleiterkörper abgewandte planarisierte Oberfläche auf.
Das vorstehend beschriebene Verfahren ist für die Herstellung eines oder einer Mehrzahl der vorstehend beschriebenen
Halbleiterchips besonders geeignet. In Zusammenhang mit dem Halbleiterchip beschriebene Merkmale können daher auch für das Verfahren herangezogen werden und umgekehrt.
Gemäß zumindest einer Ausführungsform des Verfahrens oder des Halbleiterchips weisen/weist die Isolierungsschicht und/oder die Metallschicht eine dem Halbleiterkörper zugewandte
Oberfläche mit lokalen vertikalen Erhöhungen oder
Vertiefungen auf. Die dem Halbleiterkörper zugewandte
Oberfläche der Isolierungsschicht und/oder die Metallschicht kann also vertikale Stufen aufweisen.
Gemäß zumindest einer Ausführungsform des Verfahrens oder des Halbleiterchips ist eine Durchkontaktierung zur elektrischen Kontaktierung der zweiten Halbleiterschicht derart
ausgeführt, dass diese mit der Metallschicht elektrisch verbunden ist und sich durch die erste Halbleiterschicht und die aktive Zone hindurch in die zweite Halbleiterschicht hinein erstreckt. In den lateralen Richtungen kann die
Durchkontaktierung von dem Halbleiterkörper vollumfänglich umschlossen sein. Der Halbleiterchip kann eine Mehrzahl solcher Durchkontaktierungen aufweisen, etwa mehr als 3, 6, 10 oder mehr als 20 Durchkontaktierungen. Gemäß zumindest einer Ausführungsform des Verfahrens oder des Halbleiterchips ist jedem Halbleiterkörper eine Mehrzahl von Durchkontaktierungen zugeordnet, die insbesondere über die Metallschicht miteinander elektrisch verbunden sind. Die Metallschicht ist bevorzugt zusammenhängend ausgeführt.
Gemäß zumindest einer Ausführungsform des Verfahrens oder des Halbleiterchips ist die StromaufWeitungsschicht zwischen der Anschlussschicht und der Isolierungsschicht angeordnet, wobei die Stromaufweitungsschicht in elektrischem Kontakt mit der Anschlussschicht steht und die Anschlussschicht insbesondere vollständig bedeckt. Die Anschlussschicht kann an den
Halbleiterkörper und/oder an die Stromaufweitungsschicht angrenzen, insbesondere unmittelbar angrenzen. Die
Anschlussschicht weist bevorzugt eine geringere vertikale Schichtdicke als die Stromaufweitungsschicht auf. Zum
Beispiel beträgt die vertikale Schichtdicke der
Anschlussschicht zwischen einschließlich 10 nm und 1000 nm, zum Beispiel zwischen einschließlich 20 nm und 500 nm, etwa zwischen 30 nm und 200 nm oder zwischen 50 nm und 200 nm. Die Stromaufweitungsschicht kann mindestens 2-mal, 5-mal, 10-mal oder 20-mal so dick ausgeführt sein als die Anschlussschicht.
Die Anschlussschicht und die Stromaufweitungsschicht können sich in deren Materialzusammensetzung unterscheiden. Es ist möglich, dass sowohl die Anschlussschicht als auch die
Stromaufweitungsschicht an den Halbleiterkörper angrenzen. Ein Kontaktwiderstand zwischen dem Halbleiterkörper und der Anschlussschicht kann größer sein als ein Kontaktwiderstand zwischen dem Halbleiterkörper und der
Stromaufweitungsschicht .
Gemäß zumindest einer Ausführungsform des Verfahrens oder des Halbleiterchips weist die Anschlussschicht oder die
Stromaufweitungsschicht zumindest eine Öffnung, insbesondere eine gemeinsame Öffnung auf, wobei die Metallschicht durch die zumindest eine Öffnung hindurch mit der zweiten
Halbleiterschicht elektrisch verbunden ist. In der zumindest einer Öffnung können weitere elektrisch leitfähige Schichten, etwa die Durchkontaktierung oder eine n-seitige
Stromaufweitungsschicht , angeordnet sein. Es ist möglich, dass sich die Metallschicht teilweise in die zumindest eine Öffnung hinein erstreckt. Die Anschlussschicht und die
Stromaufweitungsschicht können eine Mehrzahl solcher
Öffnungen, insbesondere solcher gemeinsamen Öffnungen
aufweisen .
Gemäß zumindest einer Ausführungsform des Verfahrens oder des Halbleiterchips weist die Isolierungsschicht eine dem
Halbleiterkörper abgewandte planarisierte Oberfläche auf. Die planarisierte Oberfläche ist insbesondere bereichsweise durch eine Oberfläche einer Teilschicht und bereichsweise durch eine Oberfläche einer weiteren Teilschicht der
Isolierungsschicht gebildet. Die erste Teilschicht und die zweite Teilschicht können hinsichtlich deren
Materialzusammensetzung derart ausgeführt sein, dass sich die Teilschichten bezüglich deren Ätzselektivität, Ätzrate,
Polierrate, Bruchfestigkeit und/oder mechanischer Härte unterscheiden. Zum Beispiel ist die Teilschicht aus einem Oxid-Material gebildet. Die weitere Teilschicht kann aus einem Nitrid-Material gebildet sein. Die planarisierte
Oberfläche der Isolierungsschicht kann bereichsweise eine Oxid-Oberfläche und bereichsweise eine Nitrid-Oberfläche umfassen .
Gemäß zumindest einer Ausführungsform des Verfahrens oder des Halbleiterchips weist der Halbleiterchip eine erste
Kontaktschicht und eine zweite Kontaktschicht zur externen elektrischen Kontaktierung auf. Die erste Kontaktschicht und die zweite Kontaktschicht können jeweils eine freizugängliche Oberfläche aufweisen. Zum Beispiel ist die erste
Kontaktschicht mit der Anschlussschicht und/oder der
Stromaufweitungsschicht elektrisch leitend verbunden, wobei die zweite Kontaktschicht mit der Metallschicht elektrisch leitend verbunden ist. Bevorzugt sind die erste und zweite Kontaktschicht auf derselben Randfläche des Halbleiterchips angeordnet. Mit anderen Worten befinden sich die erste
Kontaktschicht und die zweite Kontaktschicht bevorzugt auf demselben lateralen Rand des Halbleiterchips, sodass der Halbleiterchip über die Kontaktschichten von derselben
Randseite extern elektrisch kontaktierbar ist. Die übrigen Randflächen des Halbleiterchips können frei von solchen
Kontaktschichten sein. Es können mehrere solcher
Halbleiterchips aneinander gereiht werden, die von derselben Randseite elektrisch kontaktierbar sind. Gemäß zumindest einer Ausführungsform des Verfahrens oder des Halbleiterchips weist der Halbleiterchip einen Träger, insbesondere eine elektrisch isolierenden Träger auf. Die Metallschicht ist insbesondere zwischen dem Träger und dem Halbleiterkörper angeordnet. Die Kontaktschichten können seitlich des Halbleiterkörpers auf einer dem Träger
abgewandten Oberfläche der Metallschicht oder der
Isolierungsschicht angeordnet sein. Weitere Vorteile, bevorzugte Ausführungsformen und Weiterbildungen des Halbleiterchips sowie des Verfahrens ergeben sich aus den im Folgenden in Verbindung mit den
Figuren 1 bis 4B erläuterten Ausführungsbeispielen. Es zeigen:
Figuren 1A, 1B, IC, 1D, IE, 1F, IG, 1H, II, 1J, 1K, IL, IM,
IN, 10, 1P und IQ schematische Darstellungen einiger Verfahrensschritte eines
Ausführungsbeispiels für ein Verfahren zur
Herstellung einer Mehrzahl von Halbleiterchips sowie schematische Darstellungen eines
Ausführungsbeispiels für einen Halbleiterchip, Figuren 2A, 2B, 3A und 3B schematische Darstellungen weiterer
Verfahrensschritte eines Ausführungsbeispiels für ein weiteres Verfahren zur Herstellung eines oder einer Mehrzahl von Halbleiterchips, und Figuren 4A und 4B ein weiteres Ausführungsbeispiel für einen
Halbleiterchip in schematischer Schnittansicht beziehungsweise in Draufsicht.
Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit gleichen Bezugszeichen versehen. Die Figuren sind jeweils schematische Darstellungen und daher nicht unbedingt maßstabsgetreu. Vielmehr können vergleichsweise kleine Elemente und insbesondere Schichtdicken zur
Verdeutlichung übertrieben groß dargestellt werden.
In Figur 1A ist ein Waferverbund 100 mit einem
Halbleiterkörperverbund 2V dargestellt. Der
Halbleiterkörperverbund 2V ist auf einem Substrat 9 angeordnet. Das Substrat 9 kann ein Aufwachssubstrat , etwa ein Saphirsubstrat sein. Der Halbleiterkörperverbund 2V kann in eine Mehrzahl von Halbleiterkörpern 2 zerteilt werden. Insbesondere ist Halbleiterkörperverbund 2V oder der
Halbleiterkörper 2 mittels eines Epitaxie-Verfahrens
schichtenweise auf das Substrat 9 abgeschieden. Es ist möglich, dass das Substrat 9 verschieden von einem
Aufwachssubstrat ist. Der Halbleiterkörper 2 kann aus einem III/V-oder II/VI- Verbindungshalbleitermaterial gebildet sein. Ein III/V- Verbindungshalbleitermaterial weist ein Element aus der dritten Hauptgruppe und ein Element aus der fünften
Hauptgruppe auf. Ein II/VI-Verbindungshalbleitermaterial weist ein Element aus der zweiten Hauptgruppe und ein Element aus der sechsten Hauptgruppe auf. Zum Beispiel basiert der Halbleiterkörper 2 auf GaN, InGaN oder InAlP.
Der Halbleiterkörperverbund 2V oder der Halbleiterkörper 2 weist eine dem Substrat 9 abgewandte erste Halbleiterschicht 21 und eine dem Substrat 9 zugewandte zweite
Halbleiterschicht 22 auf. Zum Beispiel ist die erste
Halbleiterschicht 21 p-leitend und die zweite
Halbleiterschicht 22 n-leitend ausgebildet, oder umgekehrt. Der Halbleiterkörper 2 weist eine aktive Zone 23 auf, die in der vertikalen Z-Richtung zwischen der ersten
Halbleiterschicht 21 und der zweiten Halbleiterschicht 22 angeordnet ist. Insbesondere ist die aktive Zone 23 zur
Emission oder zur Detektion von elektromagnetischen
Strahlungen etwa im sichtbaren, ultravioletten oder im infraroten Spektralbereich eingerichtet. Der Halbleiterkörperverbund 2V oder der Halbleiterkörper 2 weist eine dem Substrat 9 abgewandte erste rückseitige
Hauptfläche 2B und eine dem Substrat 9 zugewandte zweite vorderseitige Hauptfläche 2F in einer lateralen XY-Ebene auf. Die erste Hauptfläche 2B und die zweite Hauptfläche 2F sind etwa durch eine Oberfläche der ersten Halbleiterschicht 21 beziehungsweise durch eine Oberfläche der zweiten
Halbleiterschicht 22 gebildet. Es wird zur elektrischen Kontaktierung der ersten
Halbleiterschicht 21 eine Anschlussschicht 31 oder ein
Anschlussschichtenverbund 31V auf die erste Hauptfläche 2B aufgebracht. Zum Beispiel beträgt eine vertikale Schichtdicke D31 der Anschlussschicht 31 oder des
Anschlussschichtenverbunds 31V mindestens 20 nm, 30 nm, 50 nm, etwa zwischen einschließlich 20 nm und 300 nm.
Der Anschlussschichtenverbund 31V kann derart ausgeführt sein, dass dieser zunächst zusammenhängend ausgebildet und anschließend - etwa wie in der Figur 1B dargestellt - in eine Mehrzahl von Anschlussschichten 31 zerteilt wird, zum
Beispiel mittels eines Ätzprozesses. Alternativ ist es möglich, dass die Anschlussschichten 31 als räumlich
getrennte Anschlussschichten auf die erste Hauptfläche 2B strukturiert aufgebracht werden. Hierfür kann eine Maske, die etwa aus einem photostrukturierbaren Material gebildet ist, Anwendung finden.
Die Anschlussschicht 31 kann mittelbar oder unmittelbar an den ihr zugehörigen Halbleiterkörper 2, insbesondere an die erste Halbleiterschicht 21 angrenzen. Die Anschlussschicht 31 ist aus einem elektrisch leitfähigen und bevorzugt
hochreflektierenden Material, etwa aus einem Metall wie
Silber oder Aluminium, gebildet. Die Anschlussschicht kann als Spiegelschicht ausgeführt sein. Die Anschlussschicht kann ein elektrisch leitfähiges Oxid, etwa ZnO, aufweisen. Die Anschlussschicht kann aus einer Schichtenfolge aus
Metallschichten und leitfähigen Oxidschichten gebildet sein.
Insbesondere sind die Anschlussschichten 31, etwa in der Figur 1B, 2A oder 2B dargestellt, entlang einer lateralen Richtung durch Trenngräben 31T räumlich beabstandet. Entlang der Trenngräben 31T kann der Halbleiterkörperverbund 2V in eine Mehrzahl von Halbleiterkörpern 2 jeweils mit einer Anschlussschicht 31 zertrennt werden. Bevorzugt sind die Anschlussschichten 31 jeweils einem der herzustellenden
Halbleiterchips 10 zugeordnet. Jede Anschlussschicht 31 kann eine oder mehrere Öffnungen 31R aufweisen, durch die eine Durchkontaktierungsstruktur 60 hindurch zur elektrischen
Kontaktierung der zweiten Halbleiterschicht 22 geführt ist.
Gemäß Figur IC wird eine StromaufWeitungsschicht 32 auf die jeweilige Anschlussschicht 31 aufgebracht. Die
StromaufWeitungsschichten 32 können jeweils eine der
Anschlussschichten 31 vollständig bedecken. Die
Stromaufweitungsschicht 32 kann bereichsweise an den
Halbleiterkörper 2 angrenzen. Die Anschlussschicht 31 ist in der vertikalen Richtung zwischen dem Halbleiterkörper 2 und der Stromaufweitungsschicht 32 angeordnet und ist in den lateralen Richtungen insbesondere von der
Stromaufweitungsschicht 32 umschlossen, insbesondere
vollumfänglich umschlossen. Analog zu den Anschlussschichten 31 können Öffnungen 32R innerhalb einer
Stromaufweitungsschicht 32 und/oder Trenngräben 32R zwischen benachbarten StromaufWeitungsschichten 32 gebildet sein. Die erste Halbleiterschicht 21 ist bevorzugt p-seitig
und/oder p-leitend ausgeführt. Eine p-seitige
Halbleiterschicht weist in der Regel eine geringere
Querleitfähigkeit auf als eine n-seitige Halbleiterschicht. Um effektive Stromeinprägung in die erste Halbleiterchicht und eine homogene Stromverteilung in der ersten
Halbleiterschicht zu erzielen, ist es zweckmäßig, die
Stromaufweitungsschicht 32 ausreichend dick zu gestalten. Zum Beispiel beträgt eine vertikale Schichtdicke D32 der
Stromaufweitungsschicht mindestens 500 nm, 700 nm, 900 nm, 1 ym, 1,5 ym oder mindestens 2 ym.
In Figur 2B sind solche Stromaufweitungsschichten 32 und Anschlussschichten 31 in Draufsicht schematisch dargestellt. Die Öffnungen 31R und 32R oder die Trenngräben 31T und 32T bilden insbesondere gemeinsame Öffnungen oder gemeinsame Trenngräben der Anschlussschichten 31 beziehungsweise der Stromaufweitungsschichten 32. Jede Stromaufweitungsschicht 32 ist insbesondere genau einer der Anschlussschichten 31 zugeordnet und umgekehrt. Jede der Stromaufweitungsschichten 32 oder jede der Anschlussschichten 31 kann mehr als 3, mehr als 6 oder mehr als 10 solcher Öffnungen 31R und 32R
aufweisen . Die Stromaufweitungsschicht 32 kann aus einem Metall gebildet sein, etwa aus Titan, Kupfer, Nickel, Gold, Platin, Aluminium oder Silber. Insbesondere unterscheiden sich die
Anschlussschicht 31 und die Stromaufweitungsschicht 32 in ihrer Materialzusammensetzung. Die Anschlussschicht 31 kann verschieden vom Gold und/oder Platin sein. Es ist möglich, dass sich ihre Schichtdicken D31 und D32 um mindestens 30 %, 50 %, 100 %, 200 % oder 500 % voneinander unterscheiden. Bevorzugt weist die Anschlussschicht 31 eine geringere
Schichtdicke als die StromaufWeitungsschicht 32 auf.
Gemäß Figur 1D wird eine Isolierungsschicht 4 auf den
Anschlussschichten 31 und/oder StromaufWeitungsschichten 32 gebildet. Die Isolierungsschicht 4 kann die gemeinsamen
Trenngräben 31T und 32T sowie die gemeinsamen Öffnungen 31R und 32R auffüllen, insbesondere vollständig auffüllen. Die Isolierungsschicht 4 kann bereichsweise an den
Halbleiterkörper 2 angrenzen, zum Beispiel in den Bereichen der Trenngräben 31T und 32T und/oder der Öffnungen 31R und 32R. Die Isolierungsschicht 4 kann einschichtig oder
mehrschichtig ausgeführt sein. Zum Beispiel ist die
Isolierungsschicht aus einem elektrisch isolierenden
Material, etwa aus einem Oxid wie Siliziumoxid und/oder aus einem Nitrid wie Siliziumnitrid, gebildet. Die
Isolierungsschicht 4 weist eine vertikale Schichtdicke D4 auf, die insbesondere größer als die Schichtdicken D31 und D32 ist, zum Beispiel um mindestens 30 %, 50 %, 100 %, 200 % oder 300 % größer.
Die Anschlussschichten 31 und/oder die
StromaufWeitungsschichten 32 werden von der
Isolierungsschicht 4 derart umformt, dass die
Isolierungsschicht 4 auf deren Vorderseite und/oder auf deren Rückseite eine Kontur der Anschlussschichten 31 und/oder der StromaufWeitungsschichten 32 nachbildet. Bis auf die
Stufenübeformungen kann die Isolierungsschicht 4 im Rahmen der Herstellungstoleranzen eine konstante vertikale
Schichtdicke D4 aufweisen. Zum Bespiel wird die
Isolierungsschicht 4 mittels eines Beschichtungsverfahrens etwa ganzflächig auf die Anschlussschichten 31 und/oder die StromaufWeitungsschichten 32 sowie auf den Halbleiterkörper 2 oder den Halbleiterkörperverbund 2V aufgebracht.
Die Isolierungsschicht 4 weist eine dem Halbleiterkörper 2 abgewandte rückseitige Oberfläche 4B und eine dem
Halbleiterkörper 2 zugewandte vorderseitige Oberfläche 4F auf. Die vorderseitige Oberfläche 4F und/oder die rückseitige Oberfläche 4B können/kann vertikale Stufen 4S beziehungsweise Erhöhungen 4S aufweisen. Diese sind auf die
Anschlussschichten 31 und/oder die StromaufWeitungsschichten 32 zurückzuführen, die als lokale Erhebungen auf der
rückseitigen Hauptfläche 2B des Halbleiterkörpers 2 gebildet sind. Die vertikalen Stufen 4S oder Erhöhungen 4S können dieselbe vertikale Höhe aufweisen wie die Schichtdicke D31 der Anschlussschicht 31 oder die Schichtdicke D32 der
Stromaufweitungsschicht oder wie die Summe der beiden
Schichtdicken D31 und D32.
Gemäß Figur IE wird die rückseitige Oberfläche 4B der
Isolierungsschicht 4 eingeebnet, bevorzugt mittels eines chemisch-mechanischen Planarisierungsprozesses. Insbesondere sind die Anschlussschichten 31 und/oder die
StromaufWeitungsschichten 32 weiterhin durch die
Isolierungsschicht 4 vollständig bedeckt. Auch nach der
Planarisierung kann die Isolierungsschicht 4 zusammenhängend ausgeführt sein. Zum Beispiel unterscheidet sich die maximale Schichtdicke D4 der Isolierungsschicht 4 nach der
Planarisierung höchstens um 80 %, 50 %, 30 %, 20 % oder um höchstens 10 % von der Summe aus der Schichtdicke D31 der Anschlussschicht 31 und der Schichtdicke D32 der
Stromaufweitungsschicht 32. Weitere Verfahrensschritte, etwa das Ausbilden von weiteren Schichten auf der planarisierten rückseitigen Oberfläche 4B der Isolierungsschicht 4, können vereinfacht durchgeführt werden. Die Isolierungsschicht 4 dient in diesem Sinne als innere Planarisierungsschicht des herzustellenden Halbleiterchips 10. Es ist möglich, dass die Isolierungsschicht 4 mehrschichtig ausgebildet ist. Zum Beispiel kann die Isolierungsschicht 4 eine Mehrzahl von Teilschichten 41, 42 und 43 aufweisen, die etwa in der Figur 3A dargestellt sind. Gemäß Figur 3A weist die Isolierungsschicht 4 eine erste Teilschicht 41, eine zweite Teilschicht 42 und eine dritte Teilschicht 43 auf. Die rückseitige Oberfläche 4B der Isolierungsschicht 4 kann durch eine Oberfläche der dritten Teilschicht 43 gebildet sein. Die zweite Teilschicht 42 ist insbesondere in der vertikalen Richtung zwischen der ersten Teilschicht 41 und der dritten Teilschicht 43 angeordnet. Bevorzugt ist die zweite
Teilschicht 42 bezüglich deren Materialauswahl im Hinblick auf die dritte Teilschicht 43 derart ausgeführt, dass die zweite Teilschicht 42 als Stoppschicht bei der Planarisierung der rückseitigen Oberfläche 4B der Isolierungsschicht 4 wirkt. Die erste Teilschicht 41 und die dritte Teilschicht 43 können aus demselben Material oder aus verschiedenen
Materialien gebildet sein.
Zum Beispiel ist die zweite Teilschicht 42 aus einem Nitrid, etwa aus Si3N4 gebildet. Die erste Teilschicht 41 kann aus einem Oxid, etwa aus Si02 gebildet sein. Es hat sich
herausgestellt, dass ein Verhältnis der Polierrate einer Si3N4-Schicht zu der Polierrate einer Si02-Schicht oder ein Verhältnis der Ätzrate der Si3N4-Schicht zu der Ätzrate der Si02-Schicht bei einem Schleifprozess oder bei einem
chemisch-mechanischen Planarisierungsprozess zirka 1 zu 20 beträgt. Mit anderen Worten kann die Si3N4-Schicht viel schneller als die Si02-Schicht entfernt werden. Aufgrund dieser Selektivität kann sich das Drehmoment eines Schleifköpfes an der Anlagenregelung so stark ändern, dass die Anlage darauf geregelt werden kann, den Schleifprozess oder Polierprozess in der zweiten Teilschicht 42 oder an der zweiten Teilschicht 42 zu stoppen.
Eine eingeebnete oder planarisierte rückseitige Oberfläche 4B der Isolierungsschicht 4 ist etwa in der Figur 3B
dargestellt. Die planarisierte rückseitige Oberfläche 4B weist sowohl Bereiche auf, die durch Oberflächen der zweiten Teilschicht 42 gebildet sind, als auch Bereiche, die durch Oberflächen der dritten Teilschicht 43 gebildet sind. Die planarisierte rückseitige Oberfläche 4B kann somit eine Oxid- Nitrid-Oberfläche sein. Der Waferverbund 100 kann so derart glatt poliert oder geschliffen werden, dass die rückseitige Oberfläche 4B eine mittlere Rauigkeit kleiner als 100 nm, 50 nm, 30 nm, 10 nm oder kleiner als 5 nm aufweisen kann, wobei die Isolierungsschicht 4 gleichzeitig eine besonders geringe Schichtdicke D4 aufweist, wobei sämtliche Stufen auf der Rückseite überformt und zugleich eingeebnet sind.
Die Teilschichten 41, 42 und 43 der Isolierungsschichten können mittels eines Beschichtungsverfahrens ganzflächig auf der rückseitigen Hauptfläche 2B des Halbleiterkörpers 2 oder des Halbleiterkörperverbunds 2V gebildet werden. Die
Teilschichten 41, 42 und 43 können bis auf die
Kantenumformungen jeweils eine im Rahmen der
Herstellungstoleranzen konstante Schichtdicke aufweisen. Die zweite Teilschicht 42 weist eine vertikale Schichtdicke D42 auf. Die dritte Teilschicht 43, deren Oberfläche die
rückseitige Oberfläche 4B der Isolierungsschicht 4 bilden kann, weist eine vertikale Schichtdicke 43 auf. Insbesondere ist die Schichtdicke D43 größer als die Schichtdicke D42, insbesondere mindestens 1,5-mal, 2-mal, 3-mal oder mindestens 5-mal so groß wie die Schichtdicke D42. Ein Verhältnis der Schichtdicke D43 zu der Schichtdicke D42 kann zwischen 1 und einschließlich 20 oder zwischen 1 und einschließlich 10 sein.
In den Figuren 1F, IG und 1H werden einige Verfahrensschritte zur Bildung einer Durchkontaktierungsstruktur 60 schematisch dargestellt. In den Bereichen der Öffnungen 31R und 32R der Anschlussschicht 31 beziehungsweise der
Stromaufweitungsschicht 32 wird eine Öffnung 2R oder 4R durch die Isolierungsschicht 4 hindurch in den Halbleiterkörper 2 hinein gebildet. Die Öffnung 4R der Isolierungsschicht 4 oder die Öffnung 2R des Halbleiterkörpers 2 kann sich durch die insbesondere zusammenhängend ausgeführte Anschlussschicht 31 und/oder Stromaufweitungsschicht 32 eines herzustellenden Halbleiterchips 10 hindurch erstrecken. Insbesondere
erstreckt sich die Öffnung 4R oder 2R durch die erste
Halbleiterschicht 21 und die aktive Zone 23 hindurch in die zweite Halbleiterschicht 22 hinein (Figur 1F) . Zur Bildung der Öffnung 2R oder 4R kann eine Maske 11, etwa eine erste Maske aus einer Lackschicht, verwendet werden, wobei die Maske 11 an den auszubildenden Öffnungen 2R oder 4R Fenster aufweist . Es wird gemäß Figur IG eine Passivierungsschicht 6A innerhalb der Öffnung 2R oder 4R derart gebildet, dass diese
Seitenwände der Öffnung 2R oder 4R bedeckt, insbesondere vollständig bedeckt. Eine Durchkontaktierung 6B zur
elektrischen Kontaktierung der zweiten Halbleiterschicht 22 kann in der Öffnung 2R oder 4R gebildet werden, wobei die
Durchkontaktierung 6B durch die Passivierungsschicht 6A von der Anschlussschicht 31, der Stromaufweitungsschicht 32, der ersten Halbleiterschicht 21 und der aktiven Zone 23 elektrisch isoliert ist (Figur 1H) . Die Durchkontaktierung 6B erstreckt sich insbesondere von der rückseitigen Oberfläche 4B der Isolierungsschicht 4 bis zu der zweiten
Halbleiterschicht 22. Die Öffnung 2R oder 4R kann von der Durchkontaktierung 6B teilweise oder vollständig aufgefüllt sein. Die Durchkontaktierung 6B kann die rückseitige
Oberfläche 4B der Isolierungsschicht 4 teilweise bedecken.
Zum Beispiel wird die Durchkontaktierung 6B mittels eines Beschichtungsverfahrens , etwa mittels Sputtern, auf die rückseitige Oberfläche 4B aufgebracht beziehungsweise in die Öffnung 2R oder 4R eingebracht. Die Durchkontaktierung 6B kann aus einem elektrisch leitfähigen Material, etwa aus einem Metall wie Silber, gebildet sein. Es kann eine Mehrzahl von solchen Durchkontaktierungen 6B gebildet werden, die demselben Halbleiterkörper 2 zugeordnet sind. Nach dem Bilden der Passivierungsschicht 6A und/oder der Durchkontaktierung 6B kann die erste Maske 11 entfernt werden. Gemäß Figuren II und 1J wird zumindest ein Trenngraben oder eine Mehrzahl der Trenngräben 31T, 32T und 4T gebildet. Der Trenngraben 31T, 32T und 4T definiert insbesondere eine
Grenze zwischen benachbarten Halbleiterkörpern 2 oder
zwischen Reihen oder Spalten der Halbleiterkörper 2 der herzustellenden Halbleiterchips 10. Der Trenngraben oder die Trenngräben 31T, 32T und 4T kann/können durch bereichsweises Entfernen der Isolierungsschicht 4 gebildet werden, zum
Beispiel mittels eines nass- und/oder eines trockenchemischen Ätzprozesses. Insbesondere wird die Metallschicht 5
trockenchemisch geöffnet. Anschließend kann bis zu der ersten Halbleiterschicht 21 nasschemisch geätzt werden. Für die Bildung der Trenngräben 4T kann eine weitere Maske 12, etwa eine zweite Maske 12 insbesondere aus einer Lackschicht, Anwendung finden (Figur II) . Es ist möglich, dass sich solcher Trenngraben 31T, 32T und 4T durch die
Isolierungsschicht 4 hindurch erstreckt, sodass die
rückseitige Hauptfläche 2B des Halbleiterkörpers 2 im Bereich des Trenngrabens 4T von der Isolierungsschicht 4 freigelegt oder unbedeckt ist. Nach dem Bilden des Trenngrabens 4T kann die zweite Maske 12 entfernt werden. Es ist möglich, dass eine Mehrzahl solcher Trenngräben 4T der Isolierungsschicht 4 gebildet wird. Entlang der Trenngräben 4 kann der
Halbleiterkörperverbund 2V in eine Mehrzahl von
Halbleiterkörpern 2 zerteilt werden.
In Figur 1K wird ein Verfahrensschritt zur Bildung einer Metallschicht 5 auf dem Halbleiterkörper 2 beziehungsweise auf dem Halbleiterkörperverbund 2V schematisch dargestellt.
Die Metallschicht 5 kann aus einem Metall wie Kupfer und/oder aus einem Metall wie Nickel gebildet sein. In der Figur 1K ist eine Zwischenschicht 6D zwischen den Durchkontaktierungen 6B und der Metallschicht 5 angeordnet. Die Zwischenschicht 6D ist insbesondere elektrisch leitfähig ausgeführt und
vermittelt etwa einen elektrischen Kontakt zwischen den
Durchkontaktierungen 6B und der Metallschicht 5. Die
Zwischenschicht 6D kann die rückseitige Hauptfläche 2B des Halbleiterkörpers 2 vollständig bedecken.
Gemäß Figur 1K kann der Halbleiterkörper 2 vorübergehend durch die Zwischenschicht 6D kurzgeschlossen sein. Dieser Kurzschluss kann in einem nachfolgenden Verfahrensschritt etwa durch Strukturierung des Halbleiterkörpers 2 behoben werden, insbesondere indem Regionen des Halbleiterkörpers 2, die sich in den Bereichen der Trenngräben 4T und im direkten elektrischen Kontakt mit der Zwischenschicht 6D befinden, etwa durch Materialabtrag entfernt werden. Abweichend von der Figur 1K ist es möglich, dass in den Bereichen der Trenngräben 4T eine dünne Teilschicht der Isolierungsschicht 4 zwischen dem Halbleiterkörper 2 und der Zwischenschicht 6D vorhanden ist. In diesem Fall ist die Zwischenschicht 6D von der ersten Halbleiterschicht 21 elektrisch isoliert. Die Zwischenschicht 6D kann jedoch auch optional sein.
Die Metallschicht 5 wird bevorzugt mittels eines
Beschichtungsverfahrens auf die Zwischenschicht 6D und/oder auf die rückseitige Hauptfläche 2B des Halbleiterkörpers 2 aufgebracht, zum Beispiel ganzflächig mittels eines
galvanischen Prozesses. Die Metallschicht 5 weist eine dem Halbleiterkörper 2 abgewandte rückseitige Oberfläche 5B und eine dem Halbleiterkörper 2 zugewandte vorderseitige
Oberfläche 5F auf.
Insbesondere werden die Durchkontaktierungsstrukturen 60, die Trenngräben 4T der Isolierungsschicht 4 und/oder die
Zwischenschicht 6D von der Metallschicht 5 überformt. Die Metallschicht 5 kann sich bereichsweise in die Öffnung oder Öffnungen 2R, 4R, 31R und 32R und/oder in die Trenngräben 4T hinein erstrecken und diese auffüllen, insbesondere
vollständig auffüllen. Bis auf die Kantenumformungen kann die Metallschicht 5 eine im Rahmen der Herstellungstoleranzen konstante vertikale Schichtdicke aufweisen. Unmittelbar nach der Bildung der Metallschicht 5 können/kann die rückseitige Oberfläche 5B und/oder die vorderseitige Oberfläche 5F der Metallschicht 5 Stufen 5S und/oder lokale vertikale
Erhöhungen aufweisen. Die Stufen 5S und/oder die lokalen Erhöhungen kann eine vertikale Höhe aufweisen, die
insbesondere größer als 500 nm, 1 ym, 1,5 ym oder größer als 2 ym, zum Bespiel zwischen einschließlich 500 nm und 5 ym oder zwischen einschließlich 500 nm und 3 ym. Gemäß Figur IL wird die Metallschicht 5, insbesondere die rückseitige Oberfläche 5B der Metallschicht 5 eingeebnet beziehungsweise planarisiert , beispielsweise mittels eines Schleifprozesses und/oder mittels eines chemisch-mechanischen Planarisierungsprozesses. Nach der Planarisierung kann die rückseitige Oberfläche 5B der Metallschicht 5 eine mittlere Rauigkeit aufweisen, die höchstens 300 nm, 200 nm, 100 nm, 50 nm, 30 nm, 20 nm oder höchstens 10 nm beträgt. Die
rückseitige Oberfläche 5B der Metallschicht 5 ist somit bevorzugt eben ausgeführt und kann frei von Stufen 5S
und/oder vertikalen Erhöhungen sein. Nach der Planarisierung kann die Metallschicht 5 eine vertikale Schichtdicke
aufweisen, die zumindest bereichsweise größer ist als die Schichtdicke D31, D32 und/oder D4 oder größer ist als die Summe zumindest zweier oder aller dieser Schichtdicken D31, D32 und D4. Es ist möglich, dass ausschließlich die
Metallschicht 5 planarisiert wird. In diesem Fall kann es nicht erforderlich sein, dass die Isolierungsschicht 4 zuvor eingeebnet beziehungsweise planarisiert wird.
Gemäß Figur IM wird der Waferverbund 100 oder der
Halbleiterkörper 2 an der rückseitigen Oberfläche 5B der Metallschicht 5 mit einem Träger 1 oder mit einem
Trägerverbund IV mechanisch verbunden. Der Träger 1 oder der Trägerverbund IV kann elektrisch leitfähig oder elektrisch isolierend ausgeführt und beispielsweise aus einem Metall oder aus einem keramischen Material wie Si3N4 oder A1N gebildet sein. Die rückseitige Oberfläche 5B der
Metallschicht 5 kann derart planarisiert sein, dass der
Waferverbund 100 oder der Halbleiterkörper 2 mittels eines Direktbond-Verfahrens mit dem Träger 1 oder mit dem
Trägerverbund IV mechanisch verbunden wird. Die Metallschicht 5 kann unmittelbar an den Träger 1 oder an den Trägerverbund IV angrenzen. Es befindet sich insbesondere keine Verbindungsschicht, etwa keine Klebeschicht oder keine
Haftvermittlerschicht zwischen der Metallschicht 5 und dem Träger 1 oder dem Trägerverbund IV. Alternativ ist es möglich, dass der Waferverbund 100 mittels einer
Verbindungsschicht 80, etwa einer Klebeschicht oder einer Lotschicht, mit dem Träger 1 oder dem Trägerverbund IV mechanisch fixiert wird (Figur 4A) . Durch die Planarisierung der Metallschicht 5 kann eine Verbiegung des Waferverbunds 100 aufgrund reduzierter innerer thermo-mechanischer
Verspannungen zwischen dem Halbleiterkörperverbund 2V, dem Substrat 9 und dem Träger 1 vermieden oder minimiert werden. Auch die Anzahl möglicher Lunker innerhalb der
Verbindungsschicht kann minimiert werden. Für den Träger 1 bietet sich eine größere Auswahl an Materialien an.
Die ebene rückseitige Oberfläche 5B der Metallschicht 5 kann bei üblichen Bondprozessen, etwa bei Löten mit AuSn, AuInSn oder NilnSn, zu einer verbesserten Qualität der
Verbindungsschicht 80 mit weniger Lunkern und damit weniger Haftungsproblemen zwischen dem Waferverbund 100 und der Metallschicht 5 führen. Anschließende Verarbeitungsschritte zur Herstellung des Halbleiterchips 10 oder der Mehrzahl der Halbleiterchips 10 können dadurch vereinfacht werden.
Zusätzliche Verbesserungen, etwa bezüglich der
Vorwärtsspannung, können erzielt werden. Stauchungen oder Dehnungen des Waferverbunds 100, die aufgrund
unterschiedlicher Ausdehnungskoeffizienten des Trägers 1 und der Metallschicht 5 oder des Halbleiterkörpers 2
hervorgerufen sind, können vermieden werden. Dies führt zu einer verbesserten Ausbeute bei der Herstellung der
Halbleiterchips 10. Gemäß Figur IM wird das Substrat 9 von dem Halbleiterkörper 2 oder von dem Halbleiterkörperverbund 2V entfernt, zum
Beispiel mittels eines chemischen und/oder mechanischen
Prozesses oder mittels eines Laser-Liftoff-Prozesses . Nach dem Ablösen des Substrats 9 kann die vorderseitige
Hauptfläche 2F des Halbleiterkörpers 2 oder des
Halbleiterkörperverbunds 2V freigelegt sein. Die
vorderseitige Hauptfläche 2F kann zur Erhöhung der
Lichtauskopplung strukturiert, etwa aufgeraut werden.
Der Halbleiterkörperverbund 2V wird gemäß Figur IN in eine Mehrzahl von Halbleiterkörpern 2 strukturiert. Die
Strukturierung erfolgt insbesondere in den Bereichen des Halbleiterkörperverbunds 2V, die in Draufsicht auf die vorderseitige Hauptfläche 2F die darunter befindlichen
Trenngräben 31T, 32T und/oder 4T bedecken. Zweckmäßig wird der Halbleiterkörperverbund 2V derart strukturiert, dass ein möglicher direkter elektrischer Kontakt zwischen der ersten Halbleiterschicht 21 und der Zwischenschicht 6D oder der Metallschicht 5 aufgehoben wird.
Es können Mesagräben 10M zwischen den benachbarten
Halbleiterkörpern 2 gebildet werden, wobei die
Isolierungsschicht 4, die StromaufWeitungsschicht 32, die Zwischenschicht 6D und/oder die Metallschicht 5 bereichsweise freigelegt werden/wird. Zum Beispiel können die
Isolierungsschicht 4 und die StromaufWeitungsschicht 32 in einem gemeinsamen Mesagraben 10M bereichsweise freigelegt werden. Auf der freigelegten Oberfläche der
Stromaufweitungsschicht 32 kann eine erste Kontaktschicht 71 oder eine Mehrzahl von ersten Kontaktschichten 71 gebildet werden. Die Isolierungsschicht 4 und/oder die Zwischenschicht 6D und/oder der Metallschicht 5 können in einem weiteren Mesagraben 10M bereichsweise freigelegt werden. Auf der freigelegten Oberfläche der Zwischenschicht 6D oder der
Metallschicht 5 kann eine zweite Kontaktschicht 72 oder eine Mehrzahl von zweiten Kontaktschichten 72 gebildet werden. Bevorzugt sind jedem Halbleiterkörper 2 eine erste
Kontaktschicht 71 und eine zweite Kontaktschicht 72
zugeordnet. Insbesondere über die erste Kontaktschicht 71 und die zweite Kontaktschicht 72 ist der Halbleiterkörper 2 oder der Halbleiterchip 10 extern elektrisch kontaktierbar . Zum Beispiel weisen die Kontaktschichten 71 und 72 jeweils eine freizugängliche Oberfläche auf.
Es ist möglich, dass die Isolierungsschicht 4, die
Stromaufweitungsschicht 32 und die Zwischenschicht 6D oder die Metallschicht 5 bereichsweise in einem gemeinsamen
Mesagraben 10M freigelegt werden. Die erste Kontaktschicht 71 und die von der ersten Kontaktschicht 71 lateral beabstandete zweite Kontaktschicht 72 können in einem gemeinsamen
Mesagraben 10M gebildet sein. Auch eine Mehrzahl von ersten Kontaktschichten 71 und eine Mehrzahl von zweiten
Kontaktschichten 72 können in demselben Mesagraben 10M gebildet sein. Nach der Vereinzelung des Waferverbunds 100 in eine Mehrzahl von Halbleiterchips 10 können die erste
Kontaktschicht 71 und die zweite Kontaktschicht 72 auf derselben Randfläche 10E des zugehörigen Halbleiterchips 10 angeordnet sein (Figur IQ) . Mit anderen Worten befinden sich die Kontaktschichten 71 und 72 nicht auf verschiedenen
Randflächen des Halbleiterchips 10, etwa auf
aneinanderreihenden oder gegenüberliegenden Randflächen des Halbleiterchips 10. Bis auf die eine Randfläche 10E kann der Halbleiterchip 10 frei von weiteren Kontaktschichten zur externen elektrischen Kontaktierung des Halbleiterchips 10 sein . In der Figur IN weist der Halbleiterkörper 2, insbesondere jeder Halbleiterkörper 2, schräge Seitenflächen auf. Zum Beispiel bildet die Seitenfläche des Halbleiterkörpers 2 mit der rückseitigen Hauptfläche 2B des Halbleiterkörpers 2 einen spitzen Winkel zwischen einschließlich 10° und 80° oder zwischen 20° und 70° oder zwischen einschließlich 30° und 60°. Auf die Seitenflächen und die vorderseitige Hauptfläche 2F des Halbleiterkörpers 2 können/kann eine erste
Bedeckungsschicht 81 und/oder eine zweite Bedeckungsschicht 82 aufgebracht werden. Die erste Bedeckungsschicht 81 befindet sich etwa zwischen der vorderseitigen Hauptfläche 2F und der zweiten Bedeckungsschicht 82. Zum Beispiel ist die erste Bedeckungsschicht 81 eine A1203-Schicht , die mittels Atomlagenabscheidung (English: Atomic Layer Deposition) insbesondere unmittelbar auf die aufgeraute vorderseitige
Hauptfläche 2F aufgebracht wird. Die zweite Bedeckungsschicht 82 kann eine isolierende Schicht etwa aus Siliziumoxid oder aus Siliziumnitrid oder aus Aluminiumoxid wie A1203 sein. Es ist möglich, dass die zweite Bedeckungsschicht 82
Streupartikel und/oder Leuchtstoffpartikel enthält.
Die erste Bedeckungsschicht 81 und/oder die zweite
Bedeckungsschicht 82 können/kann die Halbleiterkörper 2 und/oder die Mesagräben 10M vollständig bedecken. Zur Bildung der ersten Kontaktschicht 71 und/oder der zweiten
Kontaktschicht 72 können/kann die erste Bedeckungsschicht 81 und/oder die zweite Bedeckungsschicht 82 bereichsweise, etwa seitlich des Halbleiterkörpers 2 geöffnet werden, zum
Beispiel mittels eines Ätzprozesses mit HF. Die erste
Kontaktschicht 71 und/oder die zweite Kontaktschicht 72 befinden/befindet sich insbesondere seitlich des
Halbleiterkörpers 2, etwa auf derselben vertikalen Ebene wie die rückseitige Hauptfläche 2B des Halbleiterkörpers 2. Insbesondere sind die Kontaktschichten 71 und 72 von oben, das heißt von der vorderseitigen Hauptfläche 2F des
Halbleiterkörpers 2 her, elektrisch kontaktierbar . Durch die Mesagräben 10M sind die Halbleiterkörper 2
insbesondere lateral voneinander beabstandet. Gemäß Figur 10 kann der Waferverbund 100 in den Bereichen der Mesagräben 10M entlang der Trennlinien 10S in eine Mehrzahl von
Halbleiterchips 10 vereinzelt werden. Die Trennlinien 10S verlaufen insbesondere durch den Trägerverbund IV, die
Isolierungsschicht 4 und/oder durch die Metallschicht 5 hindurch. Es ist möglich, dass manche Trennlinien 10S nicht durch die Isolierungsschicht 4 hindurch verlaufen. Die vereinzelten Halbleiterchips 10 weisen jeweils einen
Träger 1 aus dem Trägerverbund IV, einen Halbleiterkörper 2 aus dem Halbleiterkörperverbund 2V, eine Isolierungsschicht 4, eine erste Elektrode 3 mit einer insbesondere
zusammenhängenden Anschlussschicht 31 und einer insbesondere zusammenhängenden Stromaufweitungsschicht 32 und eine zweite Elektrode 6 mit einer Metallschicht 5 und zumindest einer oder einer Mehrzahl von Durchkontaktierungsstrukturen 60 auf, wobei die erste Elektrode 3 durch die Isolierungsschicht 4 von der zweiten Elektrode 6 elektrisch isoliert ist.
Insbesondere ist der Halbleiterchip 10 eine LED, etwa eine Hochstrom-LED. Die Isolierungsschicht 4 und/oder die
Metallschicht 5 können/kann insbesondere zusammenhängend ausgeführt sein und weisen/weist insbesondere eine dem
Halbleiterkörper 2 abgewandte planarisierte rückseitige
Oberfläche 4B und/oder 5B auf. Ein derartiger Halbleiterchip 10 ist etwa in den Figuren 1P und IQ schematisch dargestellt. In Figur 1P ist der Halbleiterchip 10 entlang einer in der Figur IQ gezeigten Schnittfläche VV λ in Schnittansicht dargestellt. Der Halbleiterchip 10 weist auf dessen Rückseite eine Wärmesenke 1H oder eine Lotschicht 1H auf. In Figur IQ ist der Halbleiterchip 10 in Draufsicht schematisch
dargestellt. Der Halbleiterchip 10 kann Kontaktverbindungen 70 aufweisen, die mit der ersten Kontaktschicht 71 oder mit der zweiten Kontaktschicht 72 elektrisch verbunden und zur externen elektrischen Kontaktierung des Halbleiterchips 10 eingerichtet sind.
Die Kontaktschichten 71 und 72 sind auf derselben Randfläche 10E des Halbleiterchips 10 angeordnet. Die weiteren
Randflächen des Halbleiterchips 10 sind insbesondere frei von Kontaktschichten oder elektrischen Anschlussstellen. Der Halbleiterchip 10 weist eine Mehrzahl von
Durchkontaktierungsstrukturen 60 auf, etwa mindestens 5, 10, 20 oder 30, zum Beispiel zwischen einschließlich 5 und 150, wobei die Durchkontaktierungsstrukturen 60 insbesondere gleichmäßig in dem Halbleiterkörper 2 verteilt sind. Da sich die Kontaktschichten 71 und 72 auf derselben Randfläche 10E des Halbleiterchips 10 befinden, ist es für die Erzielung einer gleichmäßigen Stromverteilung innerhalb des gesamten Halbleiterkörpers 2 besonders zweckmäßig, dass die
Anschlussschicht 31 und/oder die StromaufWeitungsschicht 32 ausreichend dick ausgeführt sind/ist. Bevorzugt weist die Stromaufweitungsschicht 32 eine Mindestschichtdicke von 500 nm, 700 nm, 900 nm, 1 ym, 1,5 ym oder von 2 ym auf. Die in den Figuren 4A und 4B dargestellten
Ausführungsbeispiele für einen Halbleiterchip 10 entsprechen im Wesentlichen den in den Figuren 1P beziehungsweise IQ dargestellten Ausführungsbeispielen für einen Halbleiterchip 10. In Unterschied hierzu weist der Halbleiterchip 10 eine Verbindungsschicht 80 auf, die zwischen dem Träger 1 und der Metallschicht 5 angeordnet ist, wobei die Verbindungsschicht 80 für die mechanischen Fixierung des Halbleiterkörpers 2 oder der Metallschicht 5 auf dem Träger 1 eingerichtet ist.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2017 123 242.7, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Die Erfindung ist nicht durch die Beschreibung der Erfindung anhand der Ausführungsbeispiele auf diese beschränkt. Die Erfindung umfasst vielmehr jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Ansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Ansprüchen oder Ausführungsbeispielen angegeben ist.
Bezugs zeichenliste
100 Waferverbund
10 Halbleiterchip
10E Randfläche des Halbleiterchips
10M Mesagraben des Waferverbunds/ Halbleiterkörperverbunds
10S Trennlinien des Waferverbunds
1 Träger
IV Trägerverbund
1H Wärmesenke/ Lotschicht
2 Halbleiterkörper
2B rückseitige Oberfläche des Halbleiterkörpers
2F vorderseitige Oberfläche des Halbleiterkörpers
2R Öffnung des Halbleiterkörpers
2V Halbleiterkörperverbund
21 erste Halbleiterschicht
22 zweite Halbleiterschicht
23 aktive Zone
3 erste (p-seitige) Elektrode
31 Anschlussschicht
31R Öffnung der Anschlussschicht
31T Trenngraben der Anschlussschichten
31V Anschlussschichtenverbund
32 (p-seitige) StromaufWeitungsschicht
32R Öffnung der StromaufWeitungsschicht
32T Trenngraben der StromaufWeitungsschichten
4 Isolierungsschicht
4B rückseitige Oberfläche der Isolierungsschicht
4F vorderseitige Oberfläche der Isolierungsschicht
4R Öffnung der Isolierungsschicht Stufen/ Erhöhungen der Isolierungsschicht
Trenngraben der Isolierungsschicht
(erste) Teilschicht der Isolierungsschicht
(zweite) weitere Teilschicht der Isolierungsschicht
(dritte) Teilschicht der Isolierungsschicht
Metallschicht
rückseitige Oberfläche der Metallschicht
vorderseitige Oberfläche der Metallschicht
Stufen/ Erhöhungen der Metallschicht
6 zweite (n-seitige) Elektrode
60 Durchkontaktierungsstruktur
6A Passivierungsschicht
6B Durchkontaktierung
6D Zwischenschicht
KontaktVerbindung
erste Kontaktschicht
zweite Kontaktschicht
80 Verbindungsschicht
81 erste Bedeckungsschicht
82 zweite Bedeckungsschicht
9 Substrat/ Aufwachssubstrat
11 erste Maske/ erste Lackschicht
12 zweite Maske/ zweite Lackschicht
D31 Schichtdicke der Anschlussschicht
D32 Schichtdicke der StromaufWeitungsschicht
D4 Schichtdicke der Isolierungsschicht
D42 Schichtdicke der Teilschicht der Isolierungsschicht
D43 Schichtdicke der Teilschicht der Isolierungsschicht

Claims

Patentansprüche
1. Verfahren zur Herstellung eines Halbleiterchips (10) mit folgenden Schritten:
- Bereitstellen eines Halbleiterkörpers (2) mit einer ersten Halbleiterschicht (21), einer zweiten Halbleiterschicht (22) und einer dazwischenliegenden aktiven Zone (23);
- Ausbilden einer StromaufWeitungsschicht (32) zur
elektrischen Kontaktierung der ersten Halbleiterschicht, wobei die StromaufWeitungsschicht eine vertikale
Schichtdicke (D32) von mindestens 500 nm aufweist;
- Ausbilden einer Isolierungsschicht (4), die die
Stromaufweitungsschicht vollständig bedeckt; und
- Ausbilden einer Metallschicht (5) , die zur elektrischen Kontaktierung der zweiten Halbleiterschicht eingerichtet ist und die Stromaufweitungsschicht vollständig bedeckt, wobei
- die Isolierungsschicht in der vertikalen Richtung zwischen der Metallschicht und der Stromaufweitungsschicht
angeordnet ist, sodass die Metallschicht von der
Stromaufweitungsschicht elektrisch isoliert ist, und
- eine dem Halbleiterkörper abgewandte Oberfläche (4B, 5B) der Isolierungsschicht (4) oder der Metallschicht (5) zunächst Stufen (4S, 5S) aufweist, die anschließend eingeebnet werden.
2. Verfahren nach dem vorhergehenden Anspruch zur
Herstellung einer Mehrzahl von Halbleiterchips (10), bei dem
- ein zusammenhängender Halbleiterkörperverbund (2V) , der in eine Mehrzahl von Halbleiterkörpern (2) zerteilbar ist, bereitgestellt wird, - eine Mehrzahl von den StromaufWeitungsschichten (32) gebildet wird, wobei die StromaufWeitungsschichten lateral voneinander getrennt sind,
- die Isolierungsschicht (4) derart zusammenhängend
ausgeführt wird, dass diese alle StromaufWeitungsschichten vollständig bedeckt, und
- die Metallschicht (5) derart ausgeführt wird, dass diese alle StromaufWeitungsschichten vollständig bedeckt, wobei
- die Metallschicht durch die Isolierungsschicht von den
StromaufWeitungsschichten elektrisch isoliert ist; und
- die dem Halbleiterkörperverbund abgewandte Oberfläche (4B, 5B) der Isolierungsschicht (4) oder der Metallschicht (5) vor der Zerteilung des Halbleiterkörperverbunds in eine Mehrzahl von Halbleiterkörpern (2) eingeebnet wird.
3. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die dem Halbleiterkörper (2) abgewandte Oberfläche (4B, 5B) der Isolierungsschicht (4) oder der Metallschicht (5) mittels eines chemisch-mechanischen
Planarisierungsprozesses eingeebnet wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die dem Halbleiterkörper (2) abgewandte Oberfläche (4B) der Isolierungsschicht (4) und die dem Halbleiterkörper abgewandte Oberfläche (5B) der Metallschicht (5) mittels eines chemisch-mechanischen Planarisierungsprozesses
eingeebnet werden. 5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Isolierungsschicht (4) eine Teilschicht (42) und eine weitere Teilschicht (43) aufweist, wobei - die Teilschicht in der vertikalen Richtung zwischen dem Halbleiterkörper (2) und der weiteren Teilschicht
angeordnet ist, und
- die Teilschicht und die weitere Teilschicht bezüglich
deren Materialzusammensetzung derart ausgebildet sind, dass die Teilschicht ätzresistenter und/oder
polierresistenter ausgeführt ist als die weitere
Teilschicht . 6. Verfahren nach dem vorhergehenden Anspruch,
bei dem die Teilschicht (42) aus einem Material gebildet ist, das auf einem Nitrid basiert, und die weitere Teilschicht (43) aus einem weiteren Material gebildet ist, das auf einem Oxid basiert.
7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem
- die Oberfläche (5B) der Metallschicht (5) derart
planarisiert wird, dass diese eine mittlere Rauigkeit von höchstens 30 nm aufweist, und
- die Metallschicht an deren planarisierter Oberfläche mit einem Träger (1) oder einem Trägerverbund (IV) mittels eines Direktbond-Verfahrens mechanisch verbunden wird. 8. Verfahren nach einem der Ansprüche 1 bis 6,
bei dem
- die dem Halbleiterkörper (2) abgewandte Oberfläche (5B) der Metallschicht (5) planarisiert wird, und
- die Metallschicht an deren planarisierter Oberfläche mit einem Träger (1) oder einem Trägerverbund (IV) mittels einer Verbindungsschicht (80) mechanisch verbunden wird.
9. Halbleiterchip (10) mit einem Träger (1) und einem darauf angeordneten Halbleiterkörper (2), bei dem
- der Halbleiterkörper eine dem Träger zugewandte erste
Halbleiterschicht (21), eine dem Träger abgewandte zweite Halbleiterschicht (22) und eine dazwischenliegende aktive
Zone (23) aufweist,
- zumindest eine zur elektrischen Kontaktierung der ersten Halbleiterschicht eingerichtete Stromaufweitungsschicht (32) zwischen dem Träger und dem Halbleiterkörper
angeordnet ist, wobei die Stromaufweitungsschicht eine vertikale Schichtdicke (D32) von mindestens 500 nm
aufweist,
- eine zur elektrischen Kontaktierung der zweiten
Halbleiterschicht eingerichtete Metallschicht (5) zwischen dem Träger und der Stromaufweitungsschicht angeordnet ist, wobei die Metallschicht die Stromaufweitungsschicht vollständig bedeckt,
- eine Isolierungsschicht (4) in vertikaler Richtung
zwischen der Stromaufweitungsschicht und der Metallschicht angeordnet ist, wobei die Isolierungsschicht die
Stromaufweitungsschicht vollständig bedeckt und die
Metallschicht von der Stromaufweitungsschicht elektrisch isoliert, und
- der Isolierungsschicht (4) oder die Metallschicht (5) eine dem Halbleiterkörper abgewandte planarisierte Oberfläche
(4B, 5B) aufweist.
10. Verfahren oder Halbleiterchip nach einem der
vorhergehenden Ansprüche, bei dem
die Isolierungsschicht (4) und/oder die Metallschicht (5) eine dem Halbleiterkörper (2) zugewandte Oberfläche (4F, 5F) mit lokalen vertikalen Erhöhungen (4S, 5S)
aufweisen/aufweist .
11. Verfahren oder Halbleiterchip nach einem der vorhergehenden Ansprüche, bei dem
zur elektrischen Kontaktierung der zweiten Halbleiterschicht (22) eine Durchkontaktierung (6B) derart ausgeführt ist, dass diese mit der Metallschicht (5) elektrisch verbunden ist und sich durch die erste Halbleiterschicht (21) und die aktive Zone (23) hindurch in die zweite Halbleiterschicht (22) hinein erstreckt. 12. Verfahren oder Halbleiterchip nach dem vorhergehenden Anspruch, bei dem
jedem Halbleiterkörper (2) eine Mehrzahl von
Durchkontaktierungen (6B) zugeordnet ist, die über die
Metallschicht (5) miteinander elektrisch verbunden sind.
13. Verfahren oder Halbleiterchip nach einem der
vorhergehenden Ansprüche, bei dem
eine Anschlussschicht (31) zwischen der
Stromaufweitungsschicht (32) und dem Halbleiterkörper (2) gebildet ist, wobei die Stromaufweitungsschicht in
elektrischem Kontakt mit der Anschlussschicht steht und die Anschlussschicht vollständig bedeckt.
14. Verfahren oder Halbleiterchip nach dem vorhergehenden Anspruch, bei dem
die Anschlussschicht (31) oder die Stromaufweitungsschicht (32) zumindest eine Öffnung (31R, 32R) aufweist, wobei die Metallschicht (5) durch die zumindest eine Öffnung hindurch mit der zweiten Halbleiterschicht (22) elektrisch verbunden ist.
15. Verfahren oder Halbleiterchip nach einem der
vorhergehenden Ansprüche, bei dem die Isolierungsschicht (4) eine dem Halbleiterkörper (2) abgewandte planarisierte Oberfläche (4B) aufweist, wobei
- die planarisierte Oberfläche bereichsweise durch eine
Oberfläche (42B) einer Teilschicht (42) und bereichsweise durch eine Oberfläche (43B) einer weiteren Teilschicht
(43) der Isolierungsschicht (4) gebildet ist,
- die Teilschicht (42) aus einem Oxid-Material gebildet ist, und
- die weitere Teilschicht (43) aus einem Nitrid-Material
gebildet ist, sodass die planarisierte Oberfläche der
Isolierungsschicht bereichsweise eine Oxid-Oberfläche und bereichsweise eine Nitrid-Oberfläche umfasst.
16. Verfahren oder Halbleiterchip nach einem der
vorhergehenden Ansprüche, bei dem der Halbleiterchip (10) eine erste Kontaktschicht (71) und eine zweite Kontaktschicht (72) zur externen elektrischen Kontaktierung aufweist, wobei
- die erste Kontaktschicht und die zweite Kontaktschicht
jeweils eine freizugängliche Oberfläche (71F, 72F)
aufweisen,
- die erste Kontaktschicht mit der StromaufWeitungsschicht (32) elektrisch verbunden ist,
- die zweite Kontaktschicht mit der Metallschicht (5)
elektrisch verbunden ist, und
- die erste und zweite Kontaktschicht auf derselben
Randfläche (10E) des Halbleiterchips angeordnet sind.
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