WO2019065751A1 - 電界効果トランジスタ - Google Patents
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Definitions
- the present invention relates to a field effect transistor.
- a trench-type Ga 2 O 3 -based MOSFET in which a gate electrode is embedded in a semiconductor layer is known (see, for example, Patent Document 1).
- a trench MOSFET is characterized by having a lower on resistance than a planar MOSFET.
- Patent Document 1 when using a p-type ⁇ -Ga 2 O 3 single crystal film as a semiconductor layer in which a gate electrode is embedded, the threshold voltage is higher than when using an undoped ⁇ -Ga 2 O 3 single crystal film. Becomes higher. Therefore, in order to obtain sufficient off-leakage characteristics in a power device handling a large current, it is required to embed the gate electrode in the p-type ⁇ -Ga 2 O 3 single crystal film.
- Ga gate electrode in the p-type ⁇ -Ga 2 O 3 single crystal film described in Patent Document 1 is embedded 2 It is not easy to manufacture O 3 -based MOSFETs.
- An object of the present invention is to provide a Ga 2 O 3 -based field effect transistor excellent in off-leak characteristics and withstand voltage without using a p-type ⁇ -Ga 2 O 3 single crystal.
- One aspect of the present invention provides a field effect transistor of the following [1] to [7] to achieve the above object.
- An n-type semiconductor layer made of a Ga 2 O 3 -based single crystal and having a plurality of trenches opened in one surface, a gate electrode embedded in each of the plurality of trenches, and the n-type semiconductor layer
- a field effect transistor comprising: a source electrode connected to a mesa-shaped region between adjacent trenches; and a drain electrode directly or indirectly connected to the n-type semiconductor layer opposite to the source electrode.
- the present invention it is possible to provide a Ga 2 O 3 -based field effect transistor excellent in off-leak characteristics and withstand voltage without using a p-type ⁇ -Ga 2 O 3 single crystal.
- FIG. 1 is a vertical cross-sectional view of a trench type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) according to the first embodiment.
- FIG. 2 is a vertical cross-sectional view of a modification of the trench MOSFET according to the first embodiment.
- FIG. 3 is a vertical sectional view of another modification of the trench MOSFET according to the first embodiment.
- FIG. 4 is a vertical cross-sectional view of a trench type JFET (Junction Field Effect Transistor) according to the second embodiment.
- FIG. 5 is a vertical sectional view of a modification of the trench JFET according to the second embodiment.
- FIG. 6 is a vertical cross-sectional view of a trench MOSFET according to a third embodiment.
- FIG. 1 is a vertical cross-sectional view of a trench type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) according to the first embodiment.
- FIG. 2 is a vertical cross-sectional view of a modification of
- FIG. 7 is a sectional SEM (Scanning Electron Microscope) observation image of the trench type MOSFET according to the third embodiment.
- FIG. 8A is a graph showing the DC characteristics of the trench MOSFET according to FIG.
- FIG. 8B is a graph showing the transfer characteristics of the trench MOSFET according to FIG.
- FIG. 1 is a vertical sectional view of a trench type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 1 according to the first embodiment.
- the trench MOSFET 1 is a vertical field effect transistor having a trench gate structure.
- the trench type MOSFET 1 of the present embodiment also includes a configuration in which a gate insulating film 13 described later is made of a material other than an oxide.
- the trench type MOSFET 1 includes an n-type semiconductor substrate 10 and an n-type semiconductor layer 11 formed on the n-type semiconductor substrate 10 and having a trench 16 opened on the upper surface (surface opposite to the n-type semiconductor substrate 10).
- the drain electrode 15 formed on the surface opposite to the n-type semiconductor layer 11 of FIG.
- the trench type MOSFET 1 may be a normally off type or a normally on type. However, when used as a power device, the trench type MOSFET 1 is usually manufactured in a normally off type from the viewpoint of safety. This is to prevent conduction between the source electrode 14 and the drain electrode 15 at the time of a power failure.
- a mesa-shaped region between adjacent trenches 16 of the n-type semiconductor layer 11 is applied by applying a voltage higher than the threshold voltage between the gate electrode 12 and the source electrode 14. And a current flows from the drain electrode 15 to the source electrode 14.
- the n-type semiconductor substrate 10 is made of an n-type Ga 2 O 3 -based single crystal containing a group IV element such as Si or Sn as a donor.
- the donor concentration of the n-type semiconductor substrate 10 is, for example, not less than 1.0 ⁇ 10 18 cm ⁇ 3 and not more than 1.0 ⁇ 10 20 cm ⁇ 3 .
- the thickness of the n-type semiconductor substrate 10 is, for example, 10 ⁇ m or more and 600 ⁇ m or less.
- the Ga 2 O 3 -based single crystal refers to a Ga 2 O 3 single crystal or a Ga 2 O 3 single crystal to which an element such as Al or In is added.
- an element such as Al or In
- (Ga x Al y In (1-x-y) ) 2 O 3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ) which is a Ga 2 O 3 single crystal doped with Al and In. 1) It may be a single crystal.
- Al the band gap widens, and when In is added, the band gap narrows.
- the above-mentioned Ga 2 O 3 single crystal has, for example, a ⁇ -type crystal structure.
- the plane orientation of the n-type semiconductor substrate 10 is not particularly limited, but is preferably a (001) plane at which the growth rate of the Ga 2 O 3 -based single crystal constituting the n-type semiconductor layer 11 increases.
- the n-type semiconductor layer 11 is made of an n-type Ga 2 O 3 -based single crystal containing a group IV element such as Si or Sn as a donor.
- the n-type semiconductor layer 11 has a channel layer 11 b in which the gate electrode 12 is embedded and a channel is formed when a gate voltage is applied, a drift layer 11 a for holding a withstand voltage under the channel layer 11 b, and an n-type A contact layer 11 c formed in the vicinity of the upper surface of the semiconductor layer 11 by ion implantation or epitaxial growth, for ohmically connecting the source electrode 14 to the n-type semiconductor layer 11 is provided.
- the distance D from the surface on the drain electrode 15 side of the n-type semiconductor layer 11 (the interface between the n-type semiconductor substrate 10 and the n-type semiconductor layer 11) to the bottom of the trench 16 is one of the parameters that determine the breakdown voltage characteristics of the trench MOSFET 1.
- the breakdown field strength of Ga 2 O 3 is constant at 8 MV / cm, which is an estimated value from the band gap, for example, at least 1 to obtain the performance of 600 V withstanding voltage used for home appliances and vehicles. It needs about 2 ⁇ m or more, about 3 ⁇ m or more to obtain a withstand voltage of 1200 V used for industrial equipment etc., about 8 to 9 ⁇ m or more to obtain a withstand pressure 3300 V used for large transportation facilities such as Shinkansen, etc.
- the distance D may be shorter than 1 ⁇ m, but in view of production stability, it is preferable to provide at least about 1 ⁇ m. Therefore, the distance D is preferably 1 ⁇ m or more and 500 ⁇ m or less.
- the donor concentration of the drift layer 11a is one of the parameters determining the breakdown voltage characteristics of the trench type MOSFET 1, and assuming that the breakdown field strength of Ga 2 O 3 is constant at 8 MV / cm, 3 is obtained to obtain a breakdown voltage of 600V. ⁇ 10 17 cm -3 or less, 1.5 ⁇ 10 17 cm -3 or less to obtain a withstand voltage of 1200 V, 5.4 ⁇ 10 16 cm -3 or less, 6600 V to obtain a withstand voltage of 3300 V It is about 2.7 ⁇ 10 16 cm -3 or less to obtain, 1.5 ⁇ 10 16 cm -3 or less to obtain a withstand voltage of 12,000 V, 2 ⁇ to obtain a withstand voltage of 100,000 V 10 15 cm -3 or less is preferable.
- the concentration may be set to an appropriate concentration.
- the maximum dielectric breakdown electric field strength of Ga 2 O 3 is about 4 MV / cm, the above-mentioned concentrations become half or less.
- the donor concentration of the channel layer 11b and the mesa width W m are one of the parameters for determining whether the trench type MOSFET 1 is a normally off type or a normally on type, and the donor concentration is low when forming the normally off type.
- narrow mesa width W m the case of forming the normally-on type may be wider high mesa width W m of the donor concentration.
- the donor concentration of the channel layer 11b in the case of forming the normally-off type is, for example, about 2 ⁇ 10 15 cm ⁇ 3 when the mesa width W m is 2.0 ⁇ m, and the mesa width W m is 0.5 ⁇ m.
- the donor concentration may be higher than the above value, and the mesa width W m may be narrowed.
- the depth D t of the trench 16 is, for example, not less than 0.1 ⁇ m and not more than 5 ⁇ m.
- the narrower the width W m the higher the manufacturing difficulty, and the lower the manufacturing yield.
- the width W m of the mesa-shaped region is preferably 0.5 ⁇ m or more and 2 ⁇ m or less, and EB (higher resolution)
- the width W m of the mesa-shaped region is preferably 0.1 ⁇ m or more and 2 ⁇ m or less.
- the width W t of the trench 16 also depends on the resolution of the exposure apparatus, it is preferable that the width W t be set in the same numerical range as the width W m of the mesa-shaped region according to the type of exposure apparatus used.
- the thickness of the contact layer 11c is, for example, 10 nm or more and 5 ⁇ m or less.
- the donor concentration of the contact layer 11c is higher than the donor concentration of the channel layer 11b, and is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
- the gate electrode 12 is made of a conductor, that is, a metal such as Ni or a semiconductor containing a high concentration of donors.
- the gate insulating film 13 covers, for example, the side surface and the bottom surface of the gate electrode 12, covers the portion 13 a which insulates the gate electrode 12 from the n-type semiconductor layer 11, and covers the upper surface of the gate electrode 12. It has the part 13b to insulate.
- the portion 13a and the portion 13b of the gate insulating film 13 are made of, for example, HfO 2 and SiO 2 , respectively.
- the thicknesses of the portions 13a and 13b of the gate insulating film 13 are, for example, 10 nm or more and 100 nm or less and 50 nm or more and 2000 nm or less, respectively.
- the withstand voltage performance of the trench MOSFET 1 is improved as the material used for the portion 13a of the gate insulating film has a high dielectric constant and a large band gap.
- the n-type semiconductor layer 11 is made of, for example, an epitaxial growth film formed by the HVPE method or the like.
- the chloride gas is used as the raw material and dopant raw material of the Ga 2 O 3 -based single crystal, so the n-type semiconductor layer 11 is a raw material of the Ga 2 O 3 -based single crystal and It contains Cl derived from a dopant raw material.
- the film formation time can be shortened and the cost can be reduced. This point is particularly advantageous when the n-type semiconductor layer 11 is formed thick.
- the n-type semiconductor layer 11 with good crystal quality can be formed, so that the manufacturing yield can be improved.
- the donor concentration can be controlled with high accuracy.
- the contact layer 11c may be formed by implanting a donor on the channel layer 11b formed by epitaxial growth using an ion implantation method, but the Ga 2 O 3 -based single ion is implanted while the donor is implanted.
- the formation by crystal growth of crystals can suppress the manufacturing cost.
- the source electrode 14 is connected to a mesa-shaped region between the adjacent trenches 16 of the n-type semiconductor layer 11.
- the drain electrode 15 is connected directly or indirectly to the side opposite to the source electrode 15 of the n-type semiconductor layer 11.
- the drain electrode 15 is connected to the surface of the n-type semiconductor substrate 10 opposite to the n-type semiconductor layer 11 in the example illustrated in FIG. 1, but, for example, when the trench MOSFET 1 does not include the n-type semiconductor substrate 10 Is connected to the surface of the n-type semiconductor layer 11 opposite to the source electrode 14.
- the source electrode 14 and the drain electrode 15 are ohmically connected to the contact layer 11 c of the n-type semiconductor layer 11 and the n-type semiconductor substrate 10, respectively.
- the source electrode 14 and the drain electrode 15 have, for example, a Ti / Au stacked structure.
- FIG. 2 is a vertical sectional view of a modification of the trench MOSFET 1 according to the first embodiment.
- the trench type MOSFET 1 includes a p-type semiconductor member 17 for surge protection connected to at least a part of a mesa-shaped region between adjacent trenches 16 in the channel layer 11 b and the source electrode 14.
- the p-type semiconductor member 17 is used to release a surge current generated due to lightning strike or the like. Electrons can escape to the outside through the drain electrode 15 and holes can escape to the outside through the p-type semiconductor member 17 and the source electrode 14. When the p-type semiconductor member 17 is not present, it is difficult to release holes to the outside through the source electrode 14.
- the p-type semiconductor member 17 is made of a p-type semiconductor such as Ga 2 O 3 , NiO, Cu 2 O, SnO, GaN, SiC, Si, or GaAs. Since the p-type semiconductor member 17 is always in contact with the n-type semiconductor layer 11 made of Ga 2 O 3 -based single crystal which is an oxide, it is gradually oxidized when it is made of non-oxide such as Si. There is a risk of Therefore, the p-type semiconductor member 17 is preferably made of an oxide such as Ga 2 O 3 , NiO, Cu 2 O, or SnO in order to ensure long-term stability. Further, it is difficult to obtain p-type conductivity of Ga 2 O 3, and therefore NiO, Cu 2 O, SnO or the like is particularly preferable as the material of the p-type semiconductor member 17.
- a p-type semiconductor such as Ga 2 O 3 , NiO, Cu 2 O, SnO, GaN, SiC, Si, or GaAs. Since the p-type
- the size, number, and arrangement of the p-type semiconductor members 17 are not particularly limited. As the contact area between the p-type semiconductor member 17 and the n-type semiconductor layer 11 increases, the surge current can be released more efficiently, but the current hardly flows during normal operation. Therefore, the total contact area of the p-type semiconductor member 17 and the n-type semiconductor layer 11 is preferably 10% or more and 50% or less of the total contact area of the source electrode 14 and the n-type semiconductor layer 11.
- FIG. 3 is a vertical sectional view of another modification of the trench MOSFET 1 according to the first embodiment.
- the outer peripheral portion of the channel layer 11 b is removed, and the outer peripheral portion of the source electrode 14 extends to the removed region. For this reason, the end of the source electrode 14 is located on the side of the outermost gate electrode 12 and is separated from the outermost gate electrode 12.
- the concentration of the electric field on the gate electrode 12 closest to the end of the source electrode 14 can be alleviated, and the breakdown voltage can be further improved.
- the second embodiment differs from the first embodiment in that a p-type semiconductor is used as a gate electrode.
- the description will be omitted or simplified for the same points as the first embodiment.
- FIG. 4 is a vertical cross-sectional view of a trench type JFET (Junction Field Effect Transistor) 2 according to the second embodiment.
- the trench JFET 2 is a vertical field effect transistor having a trench gate structure.
- the trench JFET 2 includes an n-type semiconductor substrate 10 and an n-type semiconductor layer 11 formed on the n-type semiconductor substrate 10 and having a trench 16 opened on the upper surface (surface opposite to the n-type semiconductor substrate 10).
- a drain electrode 15 formed on the surface of the n-type semiconductor substrate 10 opposite to the n-type semiconductor layer 11.
- the trench type JFET 2 may be a normally off type or a normally on type, but when used as a power device, it is usually manufactured in a normally off type from the viewpoint of safety. This is to prevent conduction between the source electrode 14 and the drain electrode 15 at the time of a power failure.
- the size and material of the n-type semiconductor substrate 10, the source electrode 14, and the drain electrode 15 can be the same as those of the trench MOSFET 1 according to the first embodiment.
- the layer configuration, size, material, and donor concentration of the n-type semiconductor layer 11 can be the same as those of the trench MOSFET 1 according to the first embodiment.
- the W t can be the same as that of the trench MOSFET 1 according to the first embodiment.
- the gate electrode 22 made of a p-type semiconductor forms a pn junction with the n-type semiconductor layer 11.
- p-type conductivity can be exhibited without the addition of a dopant, but an acceptor impurity such as Li may be included.
- NiO is thermodynamically stable and stable and can obtain a p-type, so it is most preferable as a material of the gate electrode 22.
- the formation of SnO is difficult due to the presence of Sn 2 O, which is more thermodynamically stable than SnO.
- the conductivity type of Sn 2 O is unstable and it is difficult to control it to p-type.
- the conductivity type of Cu 2 O is also unstable, and it is difficult to control it to p-type.
- the p-type semiconductor constituting the gate electrode 22 preferably contains an amorphous part, and more preferably the volume of the amorphous part is larger than the volume of the crystalline part.
- the p-type semiconductor film including the amorphous portion can be formed at a lower temperature than the crystalline p-type semiconductor film as a whole, and therefore can be manufactured at low cost and easily.
- generation of a leakage current can be suppressed as compared with the case of using a p-type semiconductor film which is entirely crystalline.
- the diffusion potential of the junction between the gate electrode 22 made of a p-type semiconductor and the n-type semiconductor layer 11 is higher than the diffusion potential of the gate electrode 12 of the trench MOSFET 1 according to the first embodiment and the n-type semiconductor layer 11 Often large.
- the trench type JFET 2 can make the mesa width W m wider than the trench type MOSFET 1, the manufacturing difficulty can be reduced without increasing the conduction loss.
- the trench JFET 2 depends on the p-type semiconductor material used, the pn junction is turned on when a positive voltage of about 2 to 5 V, for example, is applied to the gate electrode 22, so that the threshold voltage is low.
- the trench type MOSFET 1 has an advantage that the threshold voltage can be increased to about several volts to several tens of volts because the gate insulating film is present.
- the insulating film 23 is made of, for example, SiO 2 .
- the thickness of the insulating film 23 is, for example, 50 nm or more and 2000 nm or less.
- FIG. 5 is a vertical sectional view of a modification of the trench JFET 2 according to the second embodiment.
- the outer peripheral portion of the channel layer 11 b is removed, and the outer peripheral portion of the source electrode 14 extends to the removed region. Therefore, the end of the source electrode 14 is located on the side of the outermost gate electrode 22 and is separated from the outermost gate electrode 22.
- the third embodiment is different from the first embodiment in the shapes of the gate electrode and the source electrode. The description will be omitted or simplified for the same points as the first embodiment.
- FIG. 6 is a vertical sectional view of a trench MOSFET 3 according to the third embodiment.
- the trench type MOSFET 3 is a vertical field effect transistor having a trench gate structure.
- the trench type MOSFET 3 of the present embodiment also includes a configuration in which the gate insulating film 33 described later is made of a material other than an oxide.
- the trench MOSFET 3 includes an n-type semiconductor substrate 10 and an n-type semiconductor layer 31 formed on the n-type semiconductor substrate 10 and having a trench 36 opened on the upper surface (surface opposite to the n-type semiconductor substrate 10).
- the drain electrode 15 formed on the surface opposite to the n-type semiconductor layer 31 of FIG.
- the trench type MOSFET 3 may be a normally off type or a normally on type, but when used as a power device, the trench type MOSFET 3 is usually manufactured in a normally off type from the viewpoint of safety. This is to prevent conduction between the source electrode 34 and the drain electrode 15 at the time of a power failure.
- a mesa-shaped region between the adjacent trenches 36 of the n-type semiconductor layer 31 is applied by applying a voltage higher than the threshold voltage between the gate electrode 32 and the source electrode 34. And a current flows from the drain electrode 15 to the source electrode 34.
- the source electrode 34 is located in the trench 36, and in the trench 36, the source electrode 34 is located on the gate electrode 32 via the gate insulating film 33.
- the source electrode 34 is ohmically connected to the mesa-shaped region between the adjacent trenches 36 of the n-type semiconductor layer 31.
- the source electrode 34 has, for example, a Ti / Au stacked structure.
- the gate insulating film 33 has, for example, a portion 33 a that insulates the gate electrode 32 from the n-type semiconductor layer 31, and a portion 33 b that covers the top surface of the gate electrode 32 and insulates the gate electrode 32 from the source electrode 34.
- the portion 33a and the portion 33b of the gate insulating film 33 are made of, for example, HfO 2 and SiO 2 , respectively.
- the thicknesses of the portions 33a and 33b of the gate insulating film 33 can be made equal to the thicknesses of the portions 13a and 13b of the gate insulating film 13 according to the first embodiment, respectively.
- the gate electrode 32 is made of, for example, Cu. Further, it may be formed of the same material as the gate electrode 12 according to the first embodiment.
- the n-type semiconductor layer 31 has an ohmic connection to the n-type semiconductor layer 31 and a drift layer 31 a for holding a breakdown voltage, and a source electrode 34 formed by ion implantation or epi growth near the upper surface of the n-type semiconductor layer 31.
- the contact layer 31b for The thickness and donor concentration of the drift layer 31a and the contact layer 31b can be made equal to the thickness and donor concentration of the drift layer 11a and the contact layer 11c according to the first embodiment, respectively.
- the distance D from the surface on the drain electrode 15 side of the n-type semiconductor layer 31 (the interface between the n-type semiconductor substrate 10 and the n-type semiconductor layer 31) to the bottom of the trench 36 is the n-type semiconductor layer according to the first embodiment.
- the distance D can be equal to the distance D from the surface on the drain electrode 15 side to the bottom of the trench 16.
- the depth D t of the trench 36 and the width W t of the trench 36 can be equal to the depth D t of the trench 16 and the width W t of the trench 16 according to the first embodiment, respectively.
- the size and material of the n-type semiconductor substrate 10 and the drain electrode 15 can be the same as those of the trench MOSFET 1 according to the first embodiment.
- Example 1 a voltage at which a leak current of 1 ⁇ A flows is defined as a withstand voltage, and a configuration example of a normally-off type trench MOSFET 1 with a withstand voltage of about 650 V is shown.
- a trench 16 is formed in a channel layer 11b made of a Ga 2 O 3 layer having a donor concentration of 2.0 ⁇ 10 16 cm ⁇ 3 and a thickness of 0.5 ⁇ m so that the width W m and the width W t become 0.5 ⁇ m.
- the on-resistance of the channel layer 11 b is approximately 0.25 m ⁇ cm 2 .
- the n-type semiconductor substrate 10, the drift layer 11a, and the contact layer 11c each have a donor concentration of 1.0 ⁇ 10 19 cm ⁇ 3 and a 10 ⁇ m-thick Ga 2 O 3 substrate, and a donor concentration of 1.5 ⁇ 10 17 Ga 2 O 3 layer thickness is 2 ⁇ m in cm -3, the thickness in the donor concentration is 1.0 ⁇ 10 18 cm -3 or more is composed of Ga 2 O 3 layer of 100 nm, each of the on-resistance, approximately 0.01 m ⁇ cm 2 , 0.08 m ⁇ cm 2 , and 0.001 m ⁇ cm 2 or less.
- the entire on-resistance is approximately 0.34 m ⁇ cm 2 and the withstand voltage is approximately 650 V.
- a trench 16 is formed in a channel layer 11b made of a Ga 2 O 3 layer having a donor concentration of 1.0 ⁇ 10 17 cm ⁇ 3 and a thickness of 0.5 ⁇ m so that the width W m and the width W t become 0.2 ⁇ m.
- the on resistance of the channel layer 11b is approximately 0.06 m ⁇ cm 2 .
- the n-type semiconductor substrate 10, the drift layer 11a, and the contact layer 11c each have a donor concentration of 1.0 ⁇ 10 19 cm ⁇ 3 and a 10 ⁇ m thick Ga 2 O 3 substrate, and a donor concentration of 1.0 ⁇ 10 17 Ga 2 O 3 layer thickness is 2 ⁇ m in cm -3, the thickness in the donor concentration is 1.0 ⁇ 10 18 cm -3 or more is composed of Ga 2 O 3 layer of 100 nm, each of the on-resistance, approximately 0.01 m ⁇ cm 2 , 0.12 m ⁇ cm 2 , and 0.001 m ⁇ cm 2 or less.
- the entire on-resistance is about 0.2 m ⁇ cm 2 and the breakdown voltage is about 650 V.
- a trench 16 is formed in a channel layer 11b made of a Ga 2 O 3 layer having a donor concentration of 3.0 ⁇ 10 16 cm ⁇ 3 and a thickness of 0.5 ⁇ m so that the width W m and the width W t become 0.5 ⁇ m.
- the on resistance of the channel layer 11b is approximately 0.2 m ⁇ cm 2 .
- the n-type semiconductor substrate 10, the drift layer 11a, and the contact layer 11c each have a donor concentration of 1.0 ⁇ 10 19 cm ⁇ 3 and a 10 ⁇ m-thick Ga 2 O 3 substrate, and a donor concentration of 1.5 ⁇ 10 17 Ga 2 O 3 layer thickness is 2 ⁇ m in cm -3, the thickness in the donor concentration is 1.0 ⁇ 10 18 cm -3 or more is composed of Ga 2 O 3 layer of 100 nm, each of the on-resistance, approximately 0.01 m ⁇ cm 2 , 0.08 m ⁇ cm 2 , and 0.001 m ⁇ cm 2 or less.
- the entire on-resistance is about 0.3 m ⁇ cm 2 and the withstand voltage is about 650 V.
- a trench 16 is formed in a channel layer 11 b made of a Ga 2 O 3 layer having a donor concentration of 1.5 ⁇ 10 17 cm ⁇ 3 and a thickness of 0.5 ⁇ m so that the width W m and the width W t become 0.2 ⁇ m.
- the on-resistance of the channel layer 11b is approximately 0.03 m ⁇ cm 2 .
- the n-type semiconductor substrate 10, the drift layer 11a, and the contact layer 11c each have a donor concentration of 1.0 ⁇ 10 19 cm ⁇ 3 and a 10 ⁇ m-thick Ga 2 O 3 substrate, and a donor concentration of 1.5 ⁇ 10 17 Ga 2 O 3 layer thickness is 2 ⁇ m in cm -3, the thickness in the donor concentration is 1.0 ⁇ 10 18 cm -3 or more is composed of Ga 2 O 3 layer of 100 nm, each of the on-resistance, approximately 0.01 m ⁇ cm 2 , 0.08 m ⁇ cm 2 , and 0.001 m ⁇ cm 2 or less.
- the entire on-resistance is about 0.12 m ⁇ cm 2 and the withstand voltage is about 650 V.
- FIG. 7 is a sectional SEM (Scanning Electron Microscope) observation image of the trench MOSFET 3 according to the third embodiment.
- the trench type MOSFET 3 according to FIG. 7 is a normally on type, and the n type semiconductor substrate 10, drift layer 31a, contact layer 31b, gate electrode 32, gate insulating film 33a, gate insulating film 33b, source electrode 34, drain electrode 15
- the film is composed of a Ti / Au source electrode with a thickness of 3 ⁇ m and a Ti / Au drain electrode with a thickness of 0.3 ⁇ m.
- 8A and 8B are graphs showing DC characteristics and transfer characteristics of the trench MOSFET 3 according to FIG. 7, respectively.
- FIG. 8A is a graph showing the relationship between the voltage V ds between the drain electrode 15 and the source electrode 34 and the current density J ds between the drain electrode 15 and the source electrode 34, and for the gate electrode 32 and the source electrode 34. Curves are shown when the voltage Vgs between them is 0V, 4V, 8V, 12V, 16V, 20V, 24V, 28V. The curves when the voltage V gs is 24 V and 28 V substantially overlap the horizontal axis. Also, Jds is normalized by the area of the top of the mesa.
- the on resistance between the drain electrode 15 and the source electrode 34 is about 0.8 m ⁇ cm 2 when the voltage V gs is 0 V.
- SYMBOLS 1 Trench type MOSFET, 2 ... Trench type JFET, 10 ... n-type semiconductor substrate, 11 ... n-type semiconductor layer, 11 ... n drift layer, 11b ... channel layer, 11c ... contact layer, 12, 22 ... gate electrode, 13 ... Gate insulating film, 14: source electrode, 15: drain electrode, 16: trench, 17: p-type semiconductor member
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Abstract
p型のβ-Ga2O3単結晶を用いない、オフリーク特性及び耐圧に優れたGa2O3系の電界効果トランジスタを提供する。 一実施の形態として、Ga2O3系単結晶からなり、一方の面に開口する複数のトレンチ16を有するn型半導体層11と、複数のトレンチ16のそれぞれに埋め込まれたゲート電極12と、n型半導体層11の隣接するトレンチ16の間のメサ形状領域に接続されたソース電極14と、n型半導体層11のソース電極14と反対側にn型半導体基板10を介して接続されたドレイン電極15と、を備えた、トレンチ型MOSFET1を提供する。
Description
本発明は、電界効果トランジスタに関する。
従来、ゲート電極が半導体層に埋め込まれたトレンチ型のGa2O3系MOSFETが知られている(例えば、特許文献1参照)。一般的に、トレンチ型のMOSFETは、プレーナー型のMOSFETよりもオン抵抗が低いという特徴がある。
特許文献1によれば、ゲート電極が埋め込まれる半導体層としてp型のβ-Ga2O3単結晶膜を用いる場合、アンドープのβ-Ga2O3単結晶膜を用いる場合よりも、閾値電圧が高くなる。このため、大電流を扱うパワーデバイスにおいて十分なオフリーク特性を得るためには、p型のβ-Ga2O3単結晶膜にゲート電極を埋め込むことが求められる。
しかしながら、p型のβ-Ga2O3単結晶の作製は非常に困難であるため、特許文献1に記載のp型のβ-Ga2O3単結晶膜にゲート電極が埋め込まれたGa2O3系MOSFETを製造することは容易ではない。
本発明の目的は、p型のβ-Ga2O3単結晶を用いない、オフリーク特性及び耐圧に優れたGa2O3系の電界効果トランジスタを提供することにある。
本発明の一態様は、上記目的を達成するために、下記[1]~[7]の電界効果トランジスタを提供する。
[1]Ga2O3系単結晶からなり、一方の面に開口する複数のトレンチを有するn型半導体層と、前記複数のトレンチのそれぞれに埋め込まれたゲート電極と、前記n型半導体層の隣接する前記トレンチの間のメサ形状領域に接続されたソース電極と、前記n型半導体層の前記ソース電極と反対側に直接又は間接的に接続されたドレイン電極と、を備えた、電界効果トランジスタ。
[2]前記ゲート電極がp型半導体からなり、前記ゲート電極が前記n型半導体層と接触してpn接合を形成している、上記[1]に記載の電界効果トランジスタ。
[3]前記ゲート電極が導体からなり、前記ゲート電極がゲート絶縁膜により前記n型半導体層から絶縁された、上記[1]に記載の電界効果トランジスタ。
[4]前記メサ形状領域の少なくとも一部及び前記ソース電極に接続されたp型半導体部材をさらに備えた、上記[3]に記載の電界効果トランジスタ。
[5]前記ソース電極の端部が最も外側に位置する前記ゲート電極の側方に位置する、上記[1]~[4]のうちのいずれか1項に記載の電界効果トランジスタ。
[6]前記メサ形状領域の幅が、0.1μm以上かつ2μm以下である、上記[1]~[5]のうちのいずれか1項に記載の電界効果トランジスタ。
[7]前記n型半導体層の前記ドレイン電極側の面から前記トレンチの底までの距離が、1μm以上かつ500μm以下である、上記[1]~[6]のうちのいずれか1項に記載の電界効果トランジスタ。
本発明によれば、p型のβ-Ga2O3単結晶を用いない、オフリーク特性及び耐圧に優れたGa2O3系の電界効果トランジスタを提供することができる。
〔第1の実施の形態〕
(トレンチ型MOSFETの構成)
図1は、第1の実施の形態に係るトレンチ型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)1の垂直断面図である。トレンチ型MOSFET1は、トレンチゲート構造を有する縦型の電界効果トランジスタである。なお、本実施の形態のトレンチ型MOSFET1は、後述するゲート絶縁膜13が酸化物以外の材料からなる構成も含むものとする。
(トレンチ型MOSFETの構成)
図1は、第1の実施の形態に係るトレンチ型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)1の垂直断面図である。トレンチ型MOSFET1は、トレンチゲート構造を有する縦型の電界効果トランジスタである。なお、本実施の形態のトレンチ型MOSFET1は、後述するゲート絶縁膜13が酸化物以外の材料からなる構成も含むものとする。
トレンチ型MOSFET1は、n型半導体基板10と、n型半導体基板10上に形成された、上面(n型半導体基板10と反対側の面)に開口するトレンチ16を有するn型半導体層11と、ゲート絶縁膜13に覆われた状態でn型半導体層11のトレンチ16内に埋め込まれたゲート電極12と、n型半導体層11の上面上に形成されたソース電極14と、n型半導体基板10のn型半導体層11と反対側の面上に形成されたドレイン電極15と、を備える。
トレンチ型MOSFET1は、ノーマリーオフ型でもノーマリーオン型でもよいが、パワーデバイスとして用いられる場合には、安全性の観点から、通常、ノーマリーオフ型に製造される。停電時にソース電極14とドレイン電極15が導通することを防ぐためである。
ノーマリーオフ型のトレンチ型MOSFET1においては、ゲート電極12とソース電極14との間に閾値電圧以上の電圧を印加することにより、n型半導体層11の隣接するトレンチ16の間のメサ形状の領域にチャネルが形成され、ドレイン電極15からソース電極14に電流が流れる。
n型半導体基板10は、ドナーとしてのSi、Sn等のIV族元素を含むn型のGa2O3系単結晶からなる。n型半導体基板10のドナー濃度は、例えば、1.0×1018cm-3以上かつ1.0×1020cm-3以下である。n型半導体基板10の厚さは、例えば、10μm以上かつ600μm以下である。
ここで、Ga2O3系単結晶とは、Ga2O3単結晶、又は、Al、In等の元素が添加されたGa2O3単結晶をいう。例えば、Al及びInが添加されたGa2O3単結晶である(GaxAlyIn(1-x-y))2O3(0<x≦1、0≦y<1、0<x+y≦1)単結晶であってもよい。Alを添加した場合にはバンドギャップが広がり、Inを添加した場合にはバンドギャップが狭くなる。なお、上記のGa2O3単結晶は、例えば、β型の結晶構造を有する。
n型半導体基板10の面方位は、特に限定されないが、n型半導体層11を構成するGa2O3系単結晶の成長速度が大きくなる(001)面であることが好ましい。
n型半導体層11は、ドナーとしてのSi、Sn等のIV族元素を含むn型のGa2O3系単結晶からなる。
n型半導体層11は、ゲート電極12が埋め込まれ、ゲート電圧を印加した際にチャネルが形成されるチャネル層11bと、チャネル層11bの下の耐圧を保持するためのドリフト層11aと、n型半導体層11の上面近傍にイオン注入もしくはエピタキシャル成長等により形成された、ソース電極14をn型半導体層11にオーミック接続させるためのコンタクト層11cとを有する。
n型半導体層11のドレイン電極15側の面(n型半導体基板10とn型半導体層11の界面)からトレンチ16の底までの距離Dは、トレンチ型MOSFET1の耐圧特性を決定するパラメータの1つであり、Ga2O3の絶縁破壊電界強度をバンドギャップからの推定値である8MV/cm一定と仮定すると、例えば、家電や車載などに用いられる耐圧600Vの性能を得るためには少なくとも1~2μm程度以上必要であり、産業機器などに用いられる耐圧1200Vを得るためには3μm程度以上、新幹線など大型の輸送設備に用いられる耐圧3300Vを得るためには8~9μm程度以上、発送電などの大電力用途での耐圧6600Vを得るためには16~17μm程度以上、中圧遮断機での耐圧1.2万Vを得るためには30μm程度以上、高圧遮断機での耐圧10万Vを得るためには250μm程度以上必要である。なお、Ga2O3の最大絶縁破壊電界強度は現時点で実測できておらず、仮に実測されている中での最大値である4MV/cm程度だった場合、上記の膜厚は2倍必要となる。例えば、耐圧10万Vを得るためには500μm程度必要になる。600Vより低い小型家電用の耐圧を得る場合には、距離Dは1μmより短くてもよいが、製造安定性の点から、最低1μm程度設けることが好ましい。そのため、距離Dは1μm以上かつ500μm以下であることが好ましい。
ドリフト層11aのドナー濃度は、トレンチ型MOSFET1の耐圧特性を決定するパラメータの1つであり、Ga2O3の絶縁破壊電界強度を8MV/cm一定と仮定すると、耐圧600Vを得るためには3×1017cm-3程度以下、耐圧1200Vを得るためには1.5×1017cm-3程度以下、耐圧3300Vを得るためには5.4×1016cm-3程度以下、耐圧6600Vを得るためには2.7×1016cm-3程度以下、耐圧1.2万Vを得るためには1.5×1016cm-3程度以下、耐圧10万Vを得るためには2×1015cm-3程度以下が好ましい。600Vより低い耐圧を得る場合や6600Vより高い耐圧を得るためには、それぞれ適切な濃度に設定すればよい。また、Ga2O3の最大絶縁破壊電界強度が4MV/cm程度であった場合、上記の濃度はそれぞれ半分の値以下となる。
チャネル層11bのドナー濃度とメサ幅Wmは、トレンチ型MOSFET1がノーマリーオフ型かノーマリーオン型かを決定するパラメータの1つであり、ノーマリーオフ型を形成する場合はドナー濃度を低くメサ幅Wmを狭く、ノーマリーオン型を形成する場合はドナー濃度を高くメサ幅Wmを広くすればよい。ノーマリーオフ型を形成する場合のチャネル層11bのドナー濃度は、例えば、メサ幅Wmが2.0μmの場合、2×1015cm-3程度であり、メサ幅Wmが0.5μmの場合、3×1016cm-3程度、メサ幅Wmが0.2μmの場合、1×1017cm-3程度である。ノーマリーオン型を形成するためには、上記の値よりもドナー濃度は高く、メサ幅Wmは狭くすればよい。トレンチ16の深さDtは、例えば、0.1μm以上かつ5μm以下である。
また、メサ形状の領域の幅Wmが小さいほどドナー濃度を高くできるため、チャネル層11bのオン抵抗を低減できる。一方で、幅Wmが狭いほど製造難易度が上がり、それに起因して製造歩留まりが低下するという問題がある。
このため、例えば、一般的なステッパーを用いたパターニングによりトレンチ16を形成する場合は、メサ形状の領域の幅Wmは0.5μm以上かつ2μm以下であることが好ましく、より解像度の高いEB(electron beam)描画によるパターニングによりトレンチ16を形成する場合は、メサ形状の領域の幅Wmは0.1μm以上かつ2μm以下であることが好ましい。
トレンチ16の幅Wtについても、露光装置の解像度に依存するため、使用する露光装置の種類に応じて、メサ形状の領域の幅Wmと同様の数値範囲で設定されることが好ましい。
コンタクト層11cの厚さは、例えば、10nm以上かつ5μm以下である。コンタクト層11cのドナー濃度は、チャネル層11bのドナー濃度よりも高く、例えば、1×1018cm-3以上かつ1×1021cm-3以下である。
ゲート電極12は、導体、すなわちNi等の金属や、高濃度のドナーを含む半導体からなる。ゲート絶縁膜13は、例えば、ゲート電極12の側面及び底面を覆い、ゲート電極12をn型半導体層11から絶縁する部分13aと、ゲート電極12の上面を覆い、ゲート電極12をソース電極14から絶縁する部分13bを有する。ゲート絶縁膜13の部分13aと部分13bは、例えば、それぞれHfO2、SiO2からなる。ゲート絶縁膜13の部分13aと部分13bの厚さは、例えば、それぞれ10nm以上かつ100nm以下、50nm以上かつ2000nm以下である。なお、ゲート絶縁膜の部分13aに用いる材料は、誘電率が高くバンドギャップが大きいほどトレンチ型MOSFET1の耐圧性能が向上する。
n型半導体層11は、例えば、HVPE法等により形成されたエピタキシャル成長膜からなる。HVPE法によりn型半導体層11を形成する場合、Ga2O3系単結晶の原料やドーパント原料に塩化物ガスが用いられるため、n型半導体層11はGa2O3系単結晶の原料やドーパント原料に由来するClを含む。
HVPE法を用いる場合、結晶成長速度が速いため、成膜時間の短縮やコストの低減を図ることができる。この点、n型半導体層11を厚く形成する場合に特に有利である。また、HVPE法を用いる場合、結晶品質がよいn型半導体層11を形成できるため、製造歩留まりを向上させることができる。また、高純度なn型半導体層11を形成できるため、ドナー濃度を高精度に制御することができる。
なお、コンタクト層11cは、エピタキシャル成長により形成されたチャネル層11bの上部に、イオン注入法を用いてドナーを注入することにより形成してもよいが、ドナーを注入しながらのGa2O3系単結晶の結晶成長により形成することにより、製造コストを抑えることができる。
ソース電極14は、n型半導体層11の隣接するトレンチ16の間のメサ形状の領域に接続される。ドレイン電極15は、n型半導体層11のソース電極15と反対側に直接又は間接的に接続される。ドレイン電極15は、図1に示される例では、n型半導体基板10のn型半導体層11と反対側の面に接続されるが、例えば、トレンチ型MOSFET1がn型半導体基板10を含まない場合には、n型半導体層11のソース電極14と反対側の面に接続される。
ソース電極14、ドレイン電極15は、n型半導体層11のコンタクト層11c、n型半導体基板10にそれぞれオーミック接続される。ソース電極14及びドレイン電極15は、例えば、Ti/Au積層構造を有する。
(変形例1)
図2は、第1の実施の形態に係るトレンチ型MOSFET1の変形例の垂直断面図である。このトレンチ型MOSFET1は、チャネル層11bにおける隣接するトレンチ16の間のメサ形状の領域の少なくとも一部及びソース電極14に接続される、サージ対策のためのp型半導体部材17を備える。
図2は、第1の実施の形態に係るトレンチ型MOSFET1の変形例の垂直断面図である。このトレンチ型MOSFET1は、チャネル層11bにおける隣接するトレンチ16の間のメサ形状の領域の少なくとも一部及びソース電極14に接続される、サージ対策のためのp型半導体部材17を備える。
p型半導体部材17は、落雷等に起因して生じるサージ電流を逃がすために用いられる。ドレイン電極15を通して電子を外部へ逃がし、p型半導体部材17、ソース電極14を通して正孔を外部へ逃がすことができる。p型半導体部材17がない場合、ソース電極14を通して正孔を外部へ逃がすことが困難である。
p型半導体部材17は、Ga2O3、NiO、Cu2O、SnO、GaN、SiC、Si、GaAs等のp型半導体からなる。なお、p型半導体部材17は、酸化物であるGa2O3系単結晶からなるn型半導体層11と常に接触した状態にあるため、Siなどの非酸化物からなる場合は徐々に酸化されるおそれがある。そのため、p型半導体部材17は、長期安定性を確保するため、Ga2O3、NiO、Cu2O、SnO等の酸化物からなることが好ましい。また、Ga2O3はp型導電性を得るのが困難なため、NiO、Cu2O、SnO等がp型半導体部材17の材料として特に好ましい。
p型半導体部材17の大きさ、個数、配置は特に限定されない。p型半導体部材17とn型半導体層11との接触面積が大きいほどサージ電流を効率的に逃がすことができるが、通常動作時に電流が流れにくくなる。このため、p型半導体部材17とn型半導体層11との総接触面積は、ソース電極14とn型半導体層11との総接触面積の10%以上かつ50%以下であることが好ましい。
(変形例2)
図3は、第1の実施の形態に係るトレンチ型MOSFET1の他の変形例の垂直断面図である。このトレンチ型MOSFET1は、チャネル層11bの外周部分が除去され、その除去された領域までソース電極14の外周部が延びている。このため、ソース電極14の端部が最も外側に位置するゲート電極12の側方に位置しており、最も外側に位置するゲート電極12から離れている。
図3は、第1の実施の形態に係るトレンチ型MOSFET1の他の変形例の垂直断面図である。このトレンチ型MOSFET1は、チャネル層11bの外周部分が除去され、その除去された領域までソース電極14の外周部が延びている。このため、ソース電極14の端部が最も外側に位置するゲート電極12の側方に位置しており、最も外側に位置するゲート電極12から離れている。
ソース電極14がこのような終端構造を有することにより、ソース電極14の端部に最も近いゲート電極12への電界集中を緩和し、耐圧をより向上させることができる。
〔第2の実施の形態〕
第2の実施の形態は、ゲート電極としてp型半導体を用いる点で、第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、説明を省略又は簡略化する。
第2の実施の形態は、ゲート電極としてp型半導体を用いる点で、第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、説明を省略又は簡略化する。
(トレンチ型JFETの構成)
図4は、第2の実施の形態に係るトレンチ型JFET(Junction Field Effect Transistor)2の垂直断面図である。トレンチ型JFET2は、トレンチゲート構造を有する縦型の電界効果トランジスタである。
図4は、第2の実施の形態に係るトレンチ型JFET(Junction Field Effect Transistor)2の垂直断面図である。トレンチ型JFET2は、トレンチゲート構造を有する縦型の電界効果トランジスタである。
トレンチ型JFET2は、n型半導体基板10と、n型半導体基板10上に形成された、上面(n型半導体基板10と反対側の面)に開口するトレンチ16を有するn型半導体層11と、絶縁膜23によりソース電極14との接触を妨げられた状態でn型半導体層11のトレンチ16内に埋め込まれたゲート電極22と、n型半導体層11の上面上に形成されたソース電極14と、n型半導体基板10のn型半導体層11と反対側の面上に形成されたドレイン電極15と、を備える。
トレンチ型JFET2は、ノーマリーオフ型でもノーマリーオン型でもよいが、パワーデバイスとして用いられる場合には、安全性の観点から、通常、ノーマリーオフ型に製造される。停電時にソース電極14とドレイン電極15が導通することを防ぐためである。
ノーマリーオフ型のトレンチ型JFET2においては、ゲート電極22とソース電極14との間に閾値電圧以上の電圧を印加することにより、n型半導体層11の隣接するトレンチ16の間のメサ形状の領域にチャネルが形成され、ドレイン電極15からソース電極14に電流が流れる。
n型半導体基板10、ソース電極14、及びドレイン電極15のサイズ、材料は、第1の実施の形態に係るトレンチ型MOSFET1のものと同様とすることができる。また、n型半導体層11の層構成、サイズ、材料、ドナー濃度は、第1の実施の形態に係るトレンチ型MOSFET1のものと同様とすることができる。
n型半導体基板10のドレイン電極15側の面(n型半導体基板10とn型半導体層11aの界面)からトレンチ16の底までの距離D、トレンチ16の深さDt、及びトレンチ16の幅Wtについては、第1の実施の形態に係るトレンチ型MOSFET1のものと同様とすることができる。
p型半導体からなるゲート電極22は、n型半導体層11とpn接合を形成している。例えばNiOをゲート電極22に用いる場合、ドーパントを添加しなくてもp型の導電性を示し得るが、Li等のアクセプター不純物を含んでもよい。
NiO、SnO、Cu2Oのうち、NiOは熱力学的に安定であり、かつ安定してp型のものが得られるため、ゲート電極22の材料として最も好ましい。SnOは、SnOよりも熱力学的に安定であるSn2Oが存在するため、形成が困難である。なお、Sn2Oは導電型が不安定であり、p型に制御することが難しい。また、Cu2Oも導電型が不安定であり、p型に制御することが難しい。
ゲート電極22を構成するp型半導体は、非晶質部分を含むことが好ましく、非晶質部分の体積が結晶質部分の体積よりも多いことがより好ましい。非晶質部分を含むp型半導体膜は、全体が結晶質のp型半導体膜よりも低温で成膜できるため、低コストかつ容易に製造することができる。また、非晶質部分を含むp型半導体膜をゲート電極22として用いることにより、全体が結晶質のp型半導体膜を用いる場合よりも、リーク電流の発生を抑えることができる。
p型半導体からなるゲート電極22とn型半導体層11との接合部の拡散電位は、第1の実施の形態に係るトレンチ型MOSFET1のゲート電極12とn型半導体層11との拡散電位よりも大きい場合が多い。
このため、トレンチ型MOSFET1よりもトレンチ型JFET2の方がメサ幅Wmを広くできるため、導通損失を増加させることなく製造難度を低下させることができる。
しかしながら、トレンチ型JFET2は、用いるp型半導体材料にも依存するが、ゲート電極22に例えば2~5V程度の正の電圧を印加した場合にpn接合がオンしてしまうため、閾値電圧が低いという欠点が存在する。一方、トレンチ型MOSFET1はゲート絶縁膜が存在するために閾値電圧を数V~10数V程度まで大きくできるという利点がある。
絶縁膜23は、例えば、SiO2からなる。絶縁膜23の厚さは、例えば、50nm以上かつ2000nm以下である。
(変形例1)
図5は、第2の実施の形態に係るトレンチ型JFET2の変形例の垂直断面図である。このトレンチ型JFET2は、チャネル層11bの外周部分が除去され、その除去された領域までソース電極14の外周部が延びている。このため、ソース電極14の端部が最も外側に位置するゲート電極22の側方に位置しており、最も外側に位置するゲート電極22から離れている。
図5は、第2の実施の形態に係るトレンチ型JFET2の変形例の垂直断面図である。このトレンチ型JFET2は、チャネル層11bの外周部分が除去され、その除去された領域までソース電極14の外周部が延びている。このため、ソース電極14の端部が最も外側に位置するゲート電極22の側方に位置しており、最も外側に位置するゲート電極22から離れている。
ソース電極14がこのような終端構造を有することにより、ソース電極14の端部に最も近いゲート電極22への電界集中を緩和し、耐圧をより向上させることができる。
〔第3の実施の形態〕
第3の実施の形態は、ゲート電極やソース電極の形状において、第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、説明を省略又は簡略化する。
第3の実施の形態は、ゲート電極やソース電極の形状において、第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、説明を省略又は簡略化する。
(トレンチ型MOSFETの構成)
図6は、第3の実施の形態に係るトレンチ型MOSFET3の垂直断面図である。トレンチ型MOSFET3は、トレンチゲート構造を有する縦型の電界効果トランジスタである。なお、本実施の形態のトレンチ型MOSFET3は、後述するゲート絶縁膜33が酸化物以外の材料からなる構成も含むものとする。
図6は、第3の実施の形態に係るトレンチ型MOSFET3の垂直断面図である。トレンチ型MOSFET3は、トレンチゲート構造を有する縦型の電界効果トランジスタである。なお、本実施の形態のトレンチ型MOSFET3は、後述するゲート絶縁膜33が酸化物以外の材料からなる構成も含むものとする。
トレンチ型MOSFET3は、n型半導体基板10と、n型半導体基板10上に形成された、上面(n型半導体基板10と反対側の面)に開口するトレンチ36を有するn型半導体層31と、ゲート絶縁膜33に覆われた状態でn型半導体層31のトレンチ36内に埋め込まれたゲート電極32と、n型半導体層31の上面上に形成されたソース電極34と、n型半導体基板10のn型半導体層31と反対側の面上に形成されたドレイン電極15と、を備える。
トレンチ型MOSFET3は、ノーマリーオフ型でもノーマリーオン型でもよいが、パワーデバイスとして用いられる場合には、安全性の観点から、通常、ノーマリーオフ型に製造される。停電時にソース電極34とドレイン電極15が導通することを防ぐためである。
ノーマリーオフ型のトレンチ型MOSFET3においては、ゲート電極32とソース電極34との間に閾値電圧以上の電圧を印加することにより、n型半導体層31の隣接するトレンチ36の間のメサ形状の領域にチャネルが形成され、ドレイン電極15からソース電極34に電流が流れる。
トレンチ型MOSFET3においては、ソース電極34の一部がトレンチ36内に位置し、トレンチ36内において、ソース電極34がゲート絶縁膜33を介してゲート電極32上に位置する。また、ソース電極34は、n型半導体層31の隣接するトレンチ36の間のメサ形状の領域にオーミック接続される。ソース電極34は、例えば、Ti/Au積層構造を有する。
ゲート絶縁膜33は、例えば、ゲート電極32をn型半導体層31から絶縁する部分33aと、ゲート電極32の上面を覆い、ゲート電極32をソース電極34から絶縁する部分33bを有する。ゲート絶縁膜33の部分33aと部分33bは、例えば、それぞれHfO2、SiO2からなる。ゲート絶縁膜33の部分33aと部分33bの厚さは、それぞれ第1の実施の形態に係るゲート絶縁膜13の部分13aと部分13bの厚さと同等とすることができる。
ゲート電極32は、例えば、Cuからなる。また、第1の実施の形態に係るゲート電極12と同じ材料から形成してもよい。
n型半導体層31は、耐圧を保持するためのドリフト層31aと、n型半導体層31の上面近傍にイオン注入もしくはエピ成長等により形成された、ソース電極34をn型半導体層31にオーミック接続させるためのコンタクト層31bとを有する。ドリフト層31a、コンタクト層31bの厚さ及びドナー濃度は、それぞれ第1の実施の形態に係るドリフト層11a、コンタクト層11cの厚さ及びドナー濃度と同等とすることができる。
n型半導体層31のドレイン電極15側の面(n型半導体基板10とn型半導体層31の界面)からトレンチ36の底までの距離Dは、第1の実施の形態に係るn型半導体層11のドレイン電極15側の面からトレンチ16の底までの距離Dと同等とすることができる。
また、トレンチ36の深さDt、トレンチ36の幅Wtは、それぞれ第1の実施の形態に係るトレンチ16の深さDt、トレンチ16の幅Wtと同等とすることができる。
n型半導体基板10、及びドレイン電極15のサイズ、材料は、第1の実施の形態に係るトレンチ型MOSFET1のものと同様とすることができる。
(実施の形態の効果)
上記第1~3の実施の形態によれば、p型のβ-Ga2O3単結晶を用いない、オフリーク特性及び耐圧に優れたGa2O3系の電界効果トランジスタを提供することができる。
上記第1~3の実施の形態によれば、p型のβ-Ga2O3単結晶を用いない、オフリーク特性及び耐圧に優れたGa2O3系の電界効果トランジスタを提供することができる。
実施例1においては、1μAのリーク電流が流れるときの電圧を耐圧と定義し、耐圧がおよそ650Vとなるノーマリーオフ型のトレンチ型MOSFET1の構成例を示す。
まず、一般的なステッパーを用いたパターニングによりトレンチ16を形成する場合の構成例を示す。ドナー濃度が2.0×1016cm-3で厚さが0.5μmのGa2O3層からなるチャネル層11bに、幅Wm及び幅Wtが0.5μmとなるようにトレンチ16を形成すると、チャネル層11bのオン抵抗は、およそ0.25mΩcm2となる。
そして、n型半導体基板10、ドリフト層11a、コンタクト層11cをそれぞれドナー濃度が1.0×1019cm-3で厚さが10μmのGa2O3基板、ドナー濃度が1.5×1017cm-3で厚さが2μmのGa2O3層、ドナー濃度が1.0×1018cm-3以上で厚さが100nmのGa2O3層で構成すると、それぞれのオン抵抗は、およそ0.01mΩcm2、0.08mΩcm2、0.001mΩcm2以下となる。
トレンチ型MOSFET1が上記のような構成を有する場合、全体のオン抵抗がおよそ0.34mΩcm2となり、耐圧がおよそ650Vとなる。
次に、一般的なステッパーよりも解像度の高いEB描画によるパターニングによりトレンチ16を形成する場合の構成例を示す。ドナー濃度が1.0×1017cm-3で厚さが0.5μmのGa2O3層からなるチャネル層11bに、幅Wm及び幅Wtが0.2μmとなるようにトレンチ16を形成すると、チャネル層11bのオン抵抗は、およそ0.06mΩcm2となる。
そして、n型半導体基板10、ドリフト層11a、コンタクト層11cをそれぞれドナー濃度が1.0×1019cm-3で厚さが10μmのGa2O3基板、ドナー濃度が1.0×1017cm-3で厚さが2μmのGa2O3層、ドナー濃度が1.0×1018cm-3以上で厚さが100nmのGa2O3層で構成すると、それぞれのオン抵抗は、およそ0.01mΩcm2、0.12mΩcm2、0.001mΩcm2以下となる。
トレンチ型MOSFET1が上記のような構成を有する場合、全体のオン抵抗がおよそ0.2mΩcm2となり、耐圧がおよそ650Vとなる。
実施例2においては、耐圧がおよそ650Vとなるノーマリーオフ型のトレンチ型JFET2の構成例を示す。
まず、一般的なステッパーを用いたパターニングによりトレンチ16を形成する場合の構成例を示す。ドナー濃度が3.0×1016cm-3で厚さが0.5μmのGa2O3層からなるチャネル層11bに、幅Wm及び幅Wtが0.5μmとなるようにトレンチ16を形成すると、チャネル層11bのオン抵抗は、およそ0.2mΩcm2となる。
そして、n型半導体基板10、ドリフト層11a、コンタクト層11cをそれぞれドナー濃度が1.0×1019cm-3で厚さが10μmのGa2O3基板、ドナー濃度が1.5×1017cm-3で厚さが2μmのGa2O3層、ドナー濃度が1.0×1018cm-3以上で厚さが100nmのGa2O3層で構成すると、それぞれのオン抵抗は、およそ0.01mΩcm2、0.08mΩcm2、0.001mΩcm2以下となる。
トレンチ型JFET2が上記のような構成を有する場合、全体のオン抵抗がおよそ0.3mΩcm2となり、耐圧がおよそ650Vとなる。
次に、一般的なステッパーよりも解像度の高いEB描画によるパターニングによりトレンチ16を形成する場合の構成例を示す。ドナー濃度が1.5×1017cm-3で厚さが0.5μmのGa2O3層からなるチャネル層11bに、幅Wm及び幅Wtが0.2μmとなるようにトレンチ16を形成すると、チャネル層11bのオン抵抗は、およそ0.03mΩcm2となる。
そして、n型半導体基板10、ドリフト層11a、コンタクト層11cをそれぞれドナー濃度が1.0×1019cm-3で厚さが10μmのGa2O3基板、ドナー濃度が1.5×1017cm-3で厚さが2μmのGa2O3層、ドナー濃度が1.0×1018cm-3以上で厚さが100nmのGa2O3層で構成すると、それぞれのオン抵抗は、およそ0.01mΩcm2、0.08mΩcm2、0.001mΩcm2以下となる。
トレンチ型JFET2が上記のような構成を有する場合、全体のオン抵抗がおよそ0.12mΩcm2となり、耐圧がおよそ650Vとなる。
図7は、実施例3に係るトレンチ型MOSFET3の断面SEM(Scanning Electron Microscope)観察像である。
図7に係るトレンチ型MOSFET3はノーマリーオン型であり、n型半導体基板10、ドリフト層31a、コンタクト層31b、ゲート電極32、ゲート絶縁膜33a、ゲート絶縁膜33b、ソース電極34、ドレイン電極15が、それぞれドナー濃度が6.0×1018cm-3で厚さが450μmのGa2O3基板、ドナー濃度が3×1016cm-3で厚さが5μmのGa2O3層、ドナー濃度が3×1018cm-3で厚さが2μmのGa2O3層、(上下方向の)厚さが1μmのCu電極、厚さが50nmのHfO2膜、厚さが300nmのSiO2膜、厚さが3μmのTi/Auソース電極、厚さが0.3μmのTi/Auドレイン電極で構成されている。また、トレンチ36は、深さDt、幅Wm、幅Wtがそれぞれ4μm、2μm、4μmとなるように形成されている。
図8A、図8Bは、それぞれ図7に係るトレンチ型MOSFET3のDC特性、トランスファー特性を示すグラフである。
図8Aは、ドレイン電極15とソース電極34の間の電圧Vdsと、ドレイン電極15とソース電極34の間の電流密度Jdsとの関係を示すグラフであり、ゲート電極32とソース電極34の間の電圧Vgsが0V、4V、8V、12V、16V、20V、24V、28Vであるときの曲線が示されている。なお、電圧Vgsが24V、28Vであるときの曲線は、横軸とほぼ重なっている。また、Jdsはメサ上部の面積で規格化されている。
図8Aから、電圧Vgsが0Vであるときのドレイン電極15とソース電極34の間のオン抵抗がおよそ0.8mΩcm2であることが読み取れる。
以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
p型のβ-Ga2O3単結晶を用いない、オフリーク特性及び耐圧に優れたGa2O3系の電界効果トランジスタを提供する。
1…トレンチ型MOSFET、 2…トレンチ型JFET、 10…n型半導体基板、 11…n型半導体層、 11a…ドリフト層、 11b…チャネル層、 11c…コンタクト層、 12、22…ゲート電極、 13…ゲート絶縁膜、 14…ソース電極、 15…ドレイン電極、 16…トレンチ、 17…p型半導体部材
Claims (7)
- Ga2O3系単結晶からなり、一方の面に開口する複数のトレンチを有するn型半導体層と、
前記複数のトレンチのそれぞれに埋め込まれたゲート電極と、
前記n型半導体層の隣接する前記トレンチの間のメサ形状領域に接続されたソース電極と、
前記n型半導体層の前記ソース電極と反対側に直接又は間接的に接続されたドレイン電極と、
を備えた、電界効果トランジスタ。 - 前記ゲート電極がp型半導体からなり、
前記ゲート電極が前記n型半導体層と接触してpn接合を形成している、
請求項1に記載の電界効果トランジスタ。 - 前記ゲート電極が導体からなり、
前記ゲート電極がゲート絶縁膜により前記n型半導体層から絶縁された、
請求項1に記載の電界効果トランジスタ。 - 前記メサ形状領域の少なくとも一部及び前記ソース電極に接続されたp型半導体部材をさらに備えた、
請求項3に記載の電界効果トランジスタ。 - 前記ソース電極の端部が最も外側に位置する前記ゲート電極の側方に位置する、
請求項1~4のうちのいずれか1項に記載の電界効果トランジスタ。 - 前記メサ形状領域の幅が、0.1μm以上かつ2μm以下である、
請求項1~5のうちのいずれか1項に記載の電界効果トランジスタ。 - 前記n型半導体層の前記ドレイン電極側の面から前記トレンチの底までの距離が、1μm以上かつ500μm以下である、
請求項1~6のうちのいずれか1項に記載の電界効果トランジスタ。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110112206A (zh) * | 2019-05-20 | 2019-08-09 | 中山大学 | 一种氧化镓结型场效应晶体管 |
CN110571274A (zh) * | 2019-07-31 | 2019-12-13 | 中国科学技术大学 | 氧化镓晶体管及其制备方法 |
CN111129122A (zh) * | 2019-12-13 | 2020-05-08 | 中国科学技术大学 | 基于氧化镓的异质结半导体结构及其器件 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3823044A4 (en) * | 2018-07-12 | 2022-04-20 | Flosfia Inc. | SEMICONDUCTOR DEVICE |
CN110164769B (zh) * | 2019-06-20 | 2021-08-31 | 中国电子科技集团公司第十三研究所 | 氧化镓场效应晶体管及其制备方法 |
JP7382559B2 (ja) * | 2019-12-25 | 2023-11-17 | 株式会社ノベルクリスタルテクノロジー | トレンチ型mesfet |
JP7382558B2 (ja) * | 2019-12-25 | 2023-11-17 | 株式会社ノベルクリスタルテクノロジー | トレンチ型mosfet |
JP7522399B2 (ja) | 2020-10-07 | 2024-07-25 | 株式会社タムラ製作所 | ショットキーダイオード |
KR102459067B1 (ko) * | 2021-01-29 | 2022-10-25 | 홍익대학교 산학협력단 | E-모드 반도체 소자 |
JP2023044337A (ja) * | 2021-09-17 | 2023-03-30 | 株式会社タムラ製作所 | pn接合ダイオード |
CN114171584A (zh) * | 2021-12-09 | 2022-03-11 | 西安电子科技大学 | 基于Ga2O3的异质结场效应晶体管及制备方法 |
WO2023182313A1 (ja) * | 2022-03-25 | 2023-09-28 | 国立大学法人東海国立大学機構 | β型酸化ガリウムナノロッド付き基板及びその製造方法並びに生体分子抽出用デバイス |
WO2023182311A1 (ja) * | 2022-03-25 | 2023-09-28 | 国立大学法人東海国立大学機構 | 酸化ガリウム膜とその製造装置および製造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11145455A (ja) * | 1997-11-04 | 1999-05-28 | Rohm Co Ltd | 半導体装置 |
JP2001527296A (ja) * | 1997-12-19 | 2001-12-25 | ノースロップ グラマン コーポレーション | 改良型静電誘導トランジスタ |
JP2005501425A (ja) * | 2001-08-24 | 2005-01-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体整流器 |
JP2015227279A (ja) * | 2014-05-08 | 2015-12-17 | 株式会社Flosfia | 結晶性積層構造体および半導体装置 |
JP2016015503A (ja) | 2011-09-08 | 2016-01-28 | 株式会社タムラ製作所 | Ga2O3系半導体素子 |
JP2016164906A (ja) * | 2015-03-06 | 2016-09-08 | 豊田合成株式会社 | 半導体装置およびその製造方法ならびに電力変換装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5581100A (en) * | 1994-08-30 | 1996-12-03 | International Rectifier Corporation | Trench depletion MOSFET |
EP0746042B1 (en) * | 1995-06-02 | 2004-03-31 | SILICONIX Incorporated | Bidirectional blocking trench power MOSFET |
US6855983B1 (en) * | 1998-11-10 | 2005-02-15 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having reduced on resistance |
JP3939195B2 (ja) | 2002-05-13 | 2007-07-04 | ローム株式会社 | 半導体装置の製造方法および半導体装置 |
US7368777B2 (en) * | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
CN110047922A (zh) * | 2011-09-08 | 2019-07-23 | 株式会社田村制作所 | Ga2O3系MISFET和Ga2O3系MESFET |
KR102193091B1 (ko) | 2014-05-22 | 2020-12-21 | 엘지디스플레이 주식회사 | 낮은 반사율을 갖는 블랙 매트릭스를 구비한 평판 표시장치 및 그 제조 방법 |
CN110684960A (zh) | 2014-07-22 | 2020-01-14 | 株式会社Flosfia | 结晶性半导体膜和板状体以及半导体装置 |
JP2016031953A (ja) * | 2014-07-25 | 2016-03-07 | 株式会社タムラ製作所 | 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体 |
JP2017112126A (ja) * | 2015-12-14 | 2017-06-22 | 出光興産株式会社 | 積層体、ショットキーバリヤーダイオード及び電気機器 |
JP6845397B2 (ja) * | 2016-04-28 | 2021-03-17 | 株式会社タムラ製作所 | トレンチmos型ショットキーダイオード |
JP2018107693A (ja) * | 2016-12-27 | 2018-07-05 | ルネサスエレクトロニクス株式会社 | 半導体装置および電力変換装置 |
JP7116409B2 (ja) * | 2017-02-27 | 2022-08-10 | 株式会社タムラ製作所 | トレンチmos型ショットキーダイオード |
JP7012306B2 (ja) * | 2018-03-01 | 2022-01-28 | 株式会社タムラ製作所 | トレンチmos型ショットキーダイオード及びその製造方法 |
JP2020088136A (ja) * | 2018-11-22 | 2020-06-04 | 渡辺 浩志 | パワー半導体装置 |
-
2017
- 2017-09-29 JP JP2017191741A patent/JP7179276B2/ja active Active
-
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- 2018-09-26 WO PCT/JP2018/035725 patent/WO2019065751A1/ja unknown
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-
2023
- 2023-02-08 US US18/166,062 patent/US20230197844A1/en active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11145455A (ja) * | 1997-11-04 | 1999-05-28 | Rohm Co Ltd | 半導体装置 |
JP2001527296A (ja) * | 1997-12-19 | 2001-12-25 | ノースロップ グラマン コーポレーション | 改良型静電誘導トランジスタ |
JP2005501425A (ja) * | 2001-08-24 | 2005-01-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体整流器 |
JP2016015503A (ja) | 2011-09-08 | 2016-01-28 | 株式会社タムラ製作所 | Ga2O3系半導体素子 |
JP2015227279A (ja) * | 2014-05-08 | 2015-12-17 | 株式会社Flosfia | 結晶性積層構造体および半導体装置 |
JP2016164906A (ja) * | 2015-03-06 | 2016-09-08 | 豊田合成株式会社 | 半導体装置およびその製造方法ならびに電力変換装置 |
Non-Patent Citations (1)
Title |
---|
See also references of EP3690924A4 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110112206A (zh) * | 2019-05-20 | 2019-08-09 | 中山大学 | 一种氧化镓结型场效应晶体管 |
CN110571274A (zh) * | 2019-07-31 | 2019-12-13 | 中国科学技术大学 | 氧化镓晶体管及其制备方法 |
CN110571274B (zh) * | 2019-07-31 | 2021-07-09 | 中国科学技术大学 | 氧化镓晶体管及其制备方法 |
CN111129122A (zh) * | 2019-12-13 | 2020-05-08 | 中国科学技术大学 | 基于氧化镓的异质结半导体结构及其器件 |
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