JP2001527296A - 改良型静電誘導トランジスタ - Google Patents
改良型静電誘導トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
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Abstract
(57)【要約】
ソース、ドレインおよびゲート領域を有する静電誘導トランジスタ。チャネル領域は近接したゲート間に画定され、ドリフト領域はチャネル領域の終端からドレイン領域に画定される。チャネルおよびドリフト領域は、チャネル領域のドーピング濃度がドリフト領域のドーピング濃度よりも高い、という所定のドーピング濃度を有する。
Description
【０００１】 関連出願の相互参照 本発明は主題において以下の出願と関連する。この出願は全て本出願の譲受人
に譲渡されている： S.N. 08/462,405 1996年6月5日出願、現在は米国特許第5,612,547号 S.N. 08/708,447 1996年9月5日出願 S.N. 08/877,847 1997年6月18日出願
に譲渡されている： S.N. 08/462,405 1996年6月5日出願、現在は米国特許第5,612,547号 S.N. 08/708,447 1996年9月5日出願 S.N. 08/877,847 1997年6月18日出願
【０００２】 発明の背景 発明の分野 本発明は一般に静電誘導トランジスタに関し、より詳しくは高出力、高周波数
の静電誘導トランジスタに関する。
の静電誘導トランジスタに関する。
【０００３】関連技術の記載 代表的な静電誘導トランジスタは、活性キャリアが基板部材の相対する面上の
ソース領域からドレイン領域へ流れる垂直構造のデバイスである。ソースからド
レインに流れる電流は、ソース領域の両側に位置するゲート領域に誘発される静
電電位壁によって制御される。静電誘導トランジスタは、真空管トリオードと同
様のD.C.電流‐電圧（I‐V）特性を有し、ドレイン電流値の広い範囲にわたって
比較的線形である。
ソース領域からドレイン領域へ流れる垂直構造のデバイスである。ソースからド
レインに流れる電流は、ソース領域の両側に位置するゲート領域に誘発される静
電電位壁によって制御される。静電誘導トランジスタは、真空管トリオードと同
様のD.C.電流‐電圧（I‐V）特性を有し、ドレイン電流値の広い範囲にわたって
比較的線形である。
【０００４】 また、横方向のデバイス構造と比較して、垂直の静電誘導トランジスタは、フ
ィールドの集中が少ないために高い破壊電圧を示し、例えばガードリングまたは
フィールドプレートを用いることによって表面絶縁破壊が制御される。
ィールドの集中が少ないために高い破壊電圧を示し、例えばガードリングまたは
フィールドプレートを用いることによって表面絶縁破壊が制御される。
【０００５】 後述するように、静電誘導トランジスタの半導体材料の一部が気相エピタキシ
ー等のエピタキシャル成長技術によって基板上に堆積される。この工程中、所定
のドーパントレベルおよび導電率を有する層を形成するために、ドーパントであ
る不純物原子が必要に応じて意図的に添加される。
ー等のエピタキシャル成長技術によって基板上に堆積される。この工程中、所定
のドーパントレベルおよび導電率を有する層を形成するために、ドーパントであ
る不純物原子が必要に応じて意図的に添加される。
【０００６】 ドーパントレベルが比較的高く作られると、そのデバイスはある低いバイアス
条件下で、減少された非-線形の電圧利得を示す傾向がある。逆にドーパントレ ベルが比較的低く作られると、そのデバイスの最大電流および最大出力が制限さ
れる傾向がある。
条件下で、減少された非-線形の電圧利得を示す傾向がある。逆にドーパントレ ベルが比較的低く作られると、そのデバイスの最大電流および最大出力が制限さ
れる傾向がある。
【０００７】 本発明は、最大出力を著しく減少させることなく、比較的高くかつ均一な電圧
利得を示す改良型の静電誘導トランジスタを提供するものである。
利得を示す改良型の静電誘導トランジスタを提供するものである。
【０００８】 発明の概要 複数の半導体層をその上に備えた基板を有し、多数キャリアを供給するための
少なくとも1つのソースおよびその多数キャリアを捕集するためのソースと位置 が異なる少なくとも1つのドレインを含む半導体本体を有する改良型静電誘導ト ランジスタが提供される。ソースからの多数キャリアの流れを制御するために、
少なくとも2つのゲートが半導体本体に相対的に配置される。半導体本体は、ゲ ートがそこでソースからドレインへの多数キャリアの流れを制御するソースおよ
びゲートに隣接した第１の領域、すなわちチャネル領域を有する。半導体本体は
また、第1の領域からドレインへ延びる第2の領域、すなわちドリフト領域を有す
る。第1および第2の領域は、添加されたドーパントである所定の不純物原子を有
し、第1の領域は第2の領域よりも高い平均ドーピング濃度を有する。
少なくとも1つのソースおよびその多数キャリアを捕集するためのソースと位置 が異なる少なくとも1つのドレインを含む半導体本体を有する改良型静電誘導ト ランジスタが提供される。ソースからの多数キャリアの流れを制御するために、
少なくとも2つのゲートが半導体本体に相対的に配置される。半導体本体は、ゲ ートがそこでソースからドレインへの多数キャリアの流れを制御するソースおよ
びゲートに隣接した第１の領域、すなわちチャネル領域を有する。半導体本体は
また、第1の領域からドレインへ延びる第2の領域、すなわちドリフト領域を有す
る。第1および第2の領域は、添加されたドーパントである所定の不純物原子を有
し、第1の領域は第2の領域よりも高い平均ドーピング濃度を有する。
【０００９】 好ましい実施の形態の記述 図は必ずしも一定の割合で縮尺したものではなく、図中の同様または対応する
部分は、同様または対応する参照番号によって示される。
部分は、同様または対応する参照番号によって示される。
【００１０】 図1は前述の出願S/N 08/708,447に記載のようなショットキー障壁埋め込みゲ
ート型静電誘導トランジスタ10として形成された従来の静電誘導トランジスタの
一部を示す。このトランジスタは、ソース領域16によって供給される多数キャリ
アを捕集するドレイン領域として作用する、基板部材14を含む複数の層からなる
選択された導電型の半導体本体12を含む。
ート型静電誘導トランジスタ10として形成された従来の静電誘導トランジスタの
一部を示す。このトランジスタは、ソース領域16によって供給される多数キャリ
アを捕集するドレイン領域として作用する、基板部材14を含む複数の層からなる
選択された導電型の半導体本体12を含む。
【００１１】 好ましい実施の形態において、半導体本体は、例えばシリコンのような従来の
材料よりも優れた性能を示すポリタイプ4Hシリコンカーバイドのものである。こ
れは特に過酷な環境において、高い破壊電圧、良好な熱伝導率に起因する低い熱
インピーダンス、高い周波数性能、高い最大電流、高い動作温度、および高い信
頼性を有する。好ましい半導体はシリコンカーバイドであるが、本発明は、例え
ばシリコン、ヒ化ガリウム、窒化ガリウムおよびリン化インジウムなどのその他
の材料、ならびに他のポリタイプのシリコンカーバイドからなる静電誘導トラン
ジスタに適用可能であるということが理解されよう。
材料よりも優れた性能を示すポリタイプ4Hシリコンカーバイドのものである。こ
れは特に過酷な環境において、高い破壊電圧、良好な熱伝導率に起因する低い熱
インピーダンス、高い周波数性能、高い最大電流、高い動作温度、および高い信
頼性を有する。好ましい半導体はシリコンカーバイドであるが、本発明は、例え
ばシリコン、ヒ化ガリウム、窒化ガリウムおよびリン化インジウムなどのその他
の材料、ならびに他のポリタイプのシリコンカーバイドからなる静電誘導トラン
ジスタに適用可能であるということが理解されよう。
【００１２】 成長させたシリコンカーバイドブールから切り出されたシリコンカーバイド基
板部材14は、トランジスタの動作中に絶縁破壊を誘発する可能性のある軽度の欠
陥をその表面に有していてもよい。したがって、基板14中の比較的低い電界から
次の堆積層18中の比較的高い電界への移行を行うために、シリコンカーバイドバ
ッファ層17を設けてもよい。
板部材14は、トランジスタの動作中に絶縁破壊を誘発する可能性のある軽度の欠
陥をその表面に有していてもよい。したがって、基板14中の比較的低い電界から
次の堆積層18中の比較的高い電界への移行を行うために、シリコンカーバイドバ
ッファ層17を設けてもよい。
【００１３】 この層18は、凹部21をその間に画定する複数のメサ20を有しており、凹部は、
ソース領域16の両側において、メサの最低部からその側壁を上昇しメサの最上部
まで延びるショットキー障壁ゲート22を受け止める。
ソース領域16の両側において、メサの最低部からその側壁を上昇しメサの最上部
まで延びるショットキー障壁ゲート22を受け止める。
【００１４】 ソース領域は、それぞれオーミックコンタクト26を有する。これらは全てのソ
ースコンタクト26と金属層30とを電気的に接続するための開口を備えた保護酸化
膜28で覆われている。電気的接続は、オーミックコンタクト32によってドレイン
領域14になされる。
ースコンタクト26と金属層30とを電気的に接続するための開口を備えた保護酸化
膜28で覆われている。電気的接続は、オーミックコンタクト32によってドレイン
領域14になされる。
【００１５】 層18は、ゲート22間に第1の領域36を有する。これはソース16からゲート22の 最低部まで、または点線37に示されるようにそれよりもわずかに下方まで広がっ
ている。この第1の領域は、ゲートがソースからの多数キャリアの流れを制御す る領域であり、これを以下チャネル層またはチャネル領域と称する。第2の領域3
8は、第1の領域からドレイン14まで（バッファ層17が存在する場合はその上部ま
で）広がっており、多数キャリアがドレインに向かって流れていく領域である。
これを以下ドリフト層またはドリフト領域と称する。
ている。この第1の領域は、ゲートがソースからの多数キャリアの流れを制御す る領域であり、これを以下チャネル層またはチャネル領域と称する。第2の領域3
8は、第1の領域からドレイン14まで（バッファ層17が存在する場合はその上部ま
で）広がっており、多数キャリアがドレインに向かって流れていく領域である。
これを以下ドリフト層またはドリフト領域と称する。
【００１６】 図2は図1の静電誘導トランジスタに関するいくつかの代表的な特性曲線を描い
たものである。ドレイン‐ソース電流IDSを縦軸に、ドレイン‐ソース電圧VDSを
横軸にプロットしている。極めて基本的であるが、ゲートバイアスVGS1が比較的
低ければ、チャネル領域は各ゲートから一定の幅までチャネルを残しながら空乏
化するため、オーミック電流伝導が生じる。これは曲線50により表される。ドレ
インバイアスが増大するにしたがってチャネルは空乏化し、点52での熱電子放出
モードの後、伝導形態が曲線54に表されるように空間電荷制限モードに変化する
。以上は簡略化したものであり、実際にはいくつかのモードが同時に存在しても
よい。
たものである。ドレイン‐ソース電流IDSを縦軸に、ドレイン‐ソース電圧VDSを
横軸にプロットしている。極めて基本的であるが、ゲートバイアスVGS1が比較的
低ければ、チャネル領域は各ゲートから一定の幅までチャネルを残しながら空乏
化するため、オーミック電流伝導が生じる。これは曲線50により表される。ドレ
インバイアスが増大するにしたがってチャネルは空乏化し、点52での熱電子放出
モードの後、伝導形態が曲線54に表されるように空間電荷制限モードに変化する
。以上は簡略化したものであり、実際にはいくつかのモードが同時に存在しても
よい。
【００１７】 回路の動作中、負荷線56が負荷の関数として規定され、静止動作点が選択され
る。ゲートに印加された入力信号が変化すると、動作点は負荷線を上下に移動し
、ドレイン‐ソース電流を対応して変化させる。このため、歪みが低減されるよ
うに入力信号を変化させて、相互コンダクタンスと電圧利得を一定にすることが
不可欠である。デバイスの電圧利得μは、負荷線上の与えられた点におけるゲー
ト‐ソースバイアスの与えられた変化に対するドレイン‐ソース電圧の変化であ
る。したがって、図2より、点58においてμ＝△VDS／（VGS4‐VGS3）となる。相
互コンダクタンスgmは、負荷線上の与えられた点におけるゲート‐ソースバイア
スの与えられた変化に対するドレイン‐ソース電流の変化である。したがって、
図2より、点58においてgm＝△IDS／（VGS4‐VGS3）となる。
る。ゲートに印加された入力信号が変化すると、動作点は負荷線を上下に移動し
、ドレイン‐ソース電流を対応して変化させる。このため、歪みが低減されるよ
うに入力信号を変化させて、相互コンダクタンスと電圧利得を一定にすることが
不可欠である。デバイスの電圧利得μは、負荷線上の与えられた点におけるゲー
ト‐ソースバイアスの与えられた変化に対するドレイン‐ソース電圧の変化であ
る。したがって、図2より、点58においてμ＝△VDS／（VGS4‐VGS3）となる。相
互コンダクタンスgmは、負荷線上の与えられた点におけるゲート‐ソースバイア
スの与えられた変化に対するドレイン‐ソース電流の変化である。したがって、
図2より、点58においてgm＝△IDS／（VGS4‐VGS3）となる。
【００１８】 図3に図1の静電誘導トランジスタを簡略化したものを示す。デバイスの作製中
、気相エピタキシーのようなエピタキシャル成長技術によって複数のシリコンカ
ーバイド層が基板に堆積される。この堆積工程中、必要に応じて、窒素のような
不純物原子がドーパントとして意図的に添加され、所定のドーパントレベルおよ
び導電率を有する層が形成される。ソース16とバッファ層17との間に位置し、チ
ャネル並びにドリフト層36及び38を構成する半導体層は、均一な点刻で示される
ように、約1×1016 cm‐3（1立方センチメートルあたりの原子数）の比較的高い
均一なドーパントレベルを有する。
、気相エピタキシーのようなエピタキシャル成長技術によって複数のシリコンカ
ーバイド層が基板に堆積される。この堆積工程中、必要に応じて、窒素のような
不純物原子がドーパントとして意図的に添加され、所定のドーパントレベルおよ
び導電率を有する層が形成される。ソース16とバッファ層17との間に位置し、チ
ャネル並びにドリフト層36及び38を構成する半導体層は、均一な点刻で示される
ように、約1×1016 cm‐3（1立方センチメートルあたりの原子数）の比較的高い
均一なドーパントレベルを有する。
【００１９】 この均一なドーピングレベルの結果は、200Ωの負荷線60を有する図4のI‐V特
性曲線に見られる。図4（ならびに図5、7、8、13および14）の曲線は、1μmのメ
サ高さ、1.5μmのメサ幅、膜厚1.5μmのチャネル層、膜厚4μmのドリフト層およ
び約1×1016 cm‐3の均一ドーピングを有するシリコンカーバイドデバイスにつ いてコンピュータでプロットされたものである。2、0、‐2、‐4、‐6、‐8、‐
10および‐12のゲートバイアスがプロットされている。
性曲線に見られる。図4（ならびに図5、7、8、13および14）の曲線は、1μmのメ
サ高さ、1.5μmのメサ幅、膜厚1.5μmのチャネル層、膜厚4μmのドリフト層およ
び約1×1016 cm‐3の均一ドーピングを有するシリコンカーバイドデバイスにつ いてコンピュータでプロットされたものである。2、0、‐2、‐4、‐6、‐8、‐
10および‐12のゲートバイアスがプロットされている。
【００２０】 このデバイスの動作範囲は、ゲートバイアスの変化に対応して負荷線を交差す
るものと思われる。ゲートバイアスが2Vの場合、負荷線は最大のIDS値すなわちI max でI‐V特性曲線と交差する。ゲートバイアスが‐12Vの場合、ドレイン‐ソー
ス電流はこの特殊なゲートバイアスでのブロッキング電圧VDS＝200V、すなわちV max に対して極めてわずかである。ブロッキング電圧は、最も高いドレイン‐ソ ース電圧であり、デバイスはこの電圧でドレイン‐ソース電流をブロックする。
るものと思われる。ゲートバイアスが2Vの場合、負荷線は最大のIDS値すなわちI max でI‐V特性曲線と交差する。ゲートバイアスが‐12Vの場合、ドレイン‐ソー
ス電流はこの特殊なゲートバイアスでのブロッキング電圧VDS＝200V、すなわちV max に対して極めてわずかである。ブロッキング電圧は、最も高いドレイン‐ソ ース電圧であり、デバイスはこの電圧でドレイン‐ソース電流をブロックする。
【００２１】 マイクロ波出力装置の性能指数は、式 P = ( Imax × Vmax ) / 8によって一
次まで得られた電力密度の期待値である。したがって、VGS＝2Vおよび最大の信 頼できるブロッキング電圧に対して、できるだけ多い電流を有することが望まし
い。Imaxおよびブロッキング電圧が特定の負荷線に依存することは留意すべきで
ある。また、ゲート‐ソース電圧が大きいと、ゲートおよびソースコンタクトの
近傍ですぐに半導体の真性破壊電界に達するので、ブロッキング電圧を任意に大
きくすることはできない。
次まで得られた電力密度の期待値である。したがって、VGS＝2Vおよび最大の信 頼できるブロッキング電圧に対して、できるだけ多い電流を有することが望まし
い。Imaxおよびブロッキング電圧が特定の負荷線に依存することは留意すべきで
ある。また、ゲート‐ソース電圧が大きいと、ゲートおよびソースコンタクトの
近傍ですぐに半導体の真性破壊電界に達するので、ブロッキング電圧を任意に大
きくすることはできない。
【００２２】 図5は負荷線に沿ってドレイン‐ソース電流をVGSの関数としてプロットしたも
のである。これはデバイスの直線性を示すものであり、デバイスが増幅器として
使用される場合は、直線であることが望ましい。線の傾斜、すなわち△IDS／△V GS は相互コンダクタンスである。‐4V以下のVGSバイアスでは、相互コンダクタ ンスは比較的一定である。
のである。これはデバイスの直線性を示すものであり、デバイスが増幅器として
使用される場合は、直線であることが望ましい。線の傾斜、すなわち△IDS／△V GS は相互コンダクタンスである。‐4V以下のVGSバイアスでは、相互コンダクタ ンスは比較的一定である。
【００２３】 図4のコンピュータで描かれたI‐V線図は、潜在的に欠点として2つの問題を有
する。それは、I‐V特性が極めて大きいImaxを有するように見えても、VGSの値 が大きいということに関する信頼性のため、200Vのブロッキング電圧を達成でき
そうにない、ということである。これはゲート22とソース領域16が極めて接近し
ているために生じる（図1）。これら２つの要素間の半導体領域の距離が0.5μm またはそれ以下の程度であるので、この領域において半導体の臨界降伏電界に近
い電界が生じるからである。
する。それは、I‐V特性が極めて大きいImaxを有するように見えても、VGSの値 が大きいということに関する信頼性のため、200Vのブロッキング電圧を達成でき
そうにない、ということである。これはゲート22とソース領域16が極めて接近し
ているために生じる（図1）。これら２つの要素間の半導体領域の距離が0.5μm またはそれ以下の程度であるので、この領域において半導体の臨界降伏電界に近
い電界が生じるからである。
【００２４】 この問題を回避するための可能な解決策は、図6の低減したドーピングレベル に対応して点刻の密度を減少させた構成に示されるように、均一なドーピングを
、例えば1×1015cm‐3の値まで下げることである。この低ドーピング値でのIDS 対VDSの線図およびIDS対VGSの線図をそれぞれ図7および図8に示す。図8のIDS対V GS の曲線は、図5の高ドーパント濃度の場合のそれに比べてより直線的であり、2
00Vのブロッキング電圧すなわちVmaxのためには低いVGS（約‐3V対‐12V）が要 求される。しかしながら、Imaxの値は激減する。これにより、出力Pは（ Imax × Vmax ）/ 8であるため、出力は少なくなる。
、例えば1×1015cm‐3の値まで下げることである。この低ドーピング値でのIDS 対VDSの線図およびIDS対VGSの線図をそれぞれ図7および図8に示す。図8のIDS対V GS の曲線は、図5の高ドーパント濃度の場合のそれに比べてより直線的であり、2
00Vのブロッキング電圧すなわちVmaxのためには低いVGS（約‐3V対‐12V）が要 求される。しかしながら、Imaxの値は激減する。これにより、出力Pは（ Imax × Vmax ）/ 8であるため、出力は少なくなる。
【００２５】 このように、静電誘導トランジスタのいくつかの望ましい特性は、相互排他的
であると思われる。言い換えれば、Imaxの値が大きいと概ねVmaxが小さくなるか
、または電圧利得が小さくなる。より一定の電圧利得はより低いImaxで得られる
。VGSの最大値に関する信頼性によって、高電圧利得の装置のImaxは小さくなら ざるを得ず、このため可能な出力が小さくなる。
であると思われる。言い換えれば、Imaxの値が大きいと概ねVmaxが小さくなるか
、または電圧利得が小さくなる。より一定の電圧利得はより低いImaxで得られる
。VGSの最大値に関する信頼性によって、高電圧利得の装置のImaxは小さくなら ざるを得ず、このため可能な出力が小さくなる。
【００２６】 本発明によれば、比較的高い最大ドレイン‐ソース電流と、最大出力での高い
ブロッキング電圧を有し、入力信号範囲全体において、高くかつ比較的均一な相
互コンダクタンスおよび電圧利得を有する静電誘導トランジスタが提供される。
図9は図3のデバイスのドーピング濃度プロファイルと、チャネルおよびドリフト
領域の両方における1×1016 cm‐3の均一ドーピングを示す図である。図10は図6
の装置のドーピング濃度プロファイルおよび1×1015 cm‐3の均一ドーピングを 示す図である。図11は本発明に基づくドーピング濃度プロファイルを示す図であ
る。
ブロッキング電圧を有し、入力信号範囲全体において、高くかつ比較的均一な相
互コンダクタンスおよび電圧利得を有する静電誘導トランジスタが提供される。
図9は図3のデバイスのドーピング濃度プロファイルと、チャネルおよびドリフト
領域の両方における1×1016 cm‐3の均一ドーピングを示す図である。図10は図6
の装置のドーピング濃度プロファイルおよび1×1015 cm‐3の均一ドーピングを 示す図である。図11は本発明に基づくドーピング濃度プロファイルを示す図であ
る。
【００２７】 具体的には、図11に示すように、チャネル領域のドーピングは1×1016 cm‐3 の比較的高いレベルに維持される。しかしながら、ドーピング濃度はドリフト領
域においては減少する。例えば、チャネル領域のドーピングレベルは、1〜2×10 16 cm‐3程度でもよく、ドリフト領域のドーピングレベルは、1〜5×1015 cm‐3 程度でもよい。実際には、ドーピングレベルの変化は実線で表されるように急で
なくてもよく、むしろ曲線の点線部66に沿って、高い値から低い値に移行する。
どのような移行であっても、チャネル領域の平均ドーピング濃度は、ドリフト領
域の平均ドーピング濃度よりも高く、その差はチャネル領域の約2倍から一桁高 い値である。図9、図10および図11に明記していないが、ソースおよびバッファ 層のドーピング濃度は、それぞれ1×1019 cm‐3および1×1018 cm‐3であっても
よい。
域においては減少する。例えば、チャネル領域のドーピングレベルは、1〜2×10 16 cm‐3程度でもよく、ドリフト領域のドーピングレベルは、1〜5×1015 cm‐3 程度でもよい。実際には、ドーピングレベルの変化は実線で表されるように急で
なくてもよく、むしろ曲線の点線部66に沿って、高い値から低い値に移行する。
どのような移行であっても、チャネル領域の平均ドーピング濃度は、ドリフト領
域の平均ドーピング濃度よりも高く、その差はチャネル領域の約2倍から一桁高 い値である。図9、図10および図11に明記していないが、ソースおよびバッファ 層のドーピング濃度は、それぞれ1×1019 cm‐3および1×1018 cm‐3であっても
よい。
【００２８】 図3で述べた静電誘導トランジスタを図12に示すが、本発明によるデュアルド ーピングをドリフト領域38における密度の小さい点刻によって表す。つまり、チ
ャネル領域36およびドリフト領域38は、図11に示すように、異なるドーピング濃
度を有する。
ャネル領域36およびドリフト領域38は、図11に示すように、異なるドーピング濃
度を有する。
【００２９】 本発明によるデュアルドーピングの概念は、望ましいImaxと、Vmaxに対する低
いVGS値、並びに望ましい相互コンダクタンスと電圧利得とをもたらすための妥 協を提供する。図13および図14にIDS対VDSの曲線およびIDS対VGSの曲線を示す。
均一ドーピングが高い場合と同様のImax値は、VDS＝200Vで電流をブロックする ために要求される約‐9Vのゲートバイアスのみで得られる。図14のIDS対VGSの曲
線は極めて直線的であり、比較的一定の傾斜、つまり0Vより低いゲートバイアス
値での相互コンダクタンスを示している。電圧利得は、図13の負荷線とI‐V曲線
との交差によって画定される動作範囲の半分以上でほぼ一定である。図12のデバ
イスは、ブロッキング電圧制御に要求される低いVGSで、均一に高ドープしたデ バイス（図3）の可能出力をほぼ有する。
いVGS値、並びに望ましい相互コンダクタンスと電圧利得とをもたらすための妥 協を提供する。図13および図14にIDS対VDSの曲線およびIDS対VGSの曲線を示す。
均一ドーピングが高い場合と同様のImax値は、VDS＝200Vで電流をブロックする ために要求される約‐9Vのゲートバイアスのみで得られる。図14のIDS対VGSの曲
線は極めて直線的であり、比較的一定の傾斜、つまり0Vより低いゲートバイアス
値での相互コンダクタンスを示している。電圧利得は、図13の負荷線とI‐V曲線
との交差によって画定される動作範囲の半分以上でほぼ一定である。図12のデバ
イスは、ブロッキング電圧制御に要求される低いVGSで、均一に高ドープしたデ バイス（図3）の可能出力をほぼ有する。
【００３０】 最大かつ一定の電圧利得は、ドリフト領域が完全に空乏化した時に得られる。
直線性を得るため、および最大のドレイン‐ソースブロッキング電圧を最小のゲ
ート‐ソースバイアスで得るためには、最小のゲートバイアス値で、最大の電圧
利得に到達することが望ましい。これはデュアルドーピング構成によって達成さ
れる。なぜなら図12の低導電率のドリフト領域38は、図3の同一であるが高導電 率のドリフト領域38よりも早く空乏化するからである。
直線性を得るため、および最大のドレイン‐ソースブロッキング電圧を最小のゲ
ート‐ソースバイアスで得るためには、最小のゲートバイアス値で、最大の電圧
利得に到達することが望ましい。これはデュアルドーピング構成によって達成さ
れる。なぜなら図12の低導電率のドリフト領域38は、図3の同一であるが高導電 率のドリフト領域38よりも早く空乏化するからである。
【００３１】 ドリフト領域での低いドーピング濃度は、オーミック電流構成要素の勾配を低
減させる効果を有する。しかしながら、図4および図13に示すように、最大電流 において生じた減少は、約0.97ampsの先のImaxから約0.89ampsの次のImaxとなり
、低ドープ装置での約0.63ampsのImax（図7）に比べてわずかである。比較的高 いブロッキング電圧では、最大ドレイン‐ソース電流とブロッキング電圧の関数
である出力は高いままである。
減させる効果を有する。しかしながら、図4および図13に示すように、最大電流 において生じた減少は、約0.97ampsの先のImaxから約0.89ampsの次のImaxとなり
、低ドープ装置での約0.63ampsのImax（図7）に比べてわずかである。比較的高 いブロッキング電圧では、最大ドレイン‐ソース電流とブロッキング電圧の関数
である出力は高いままである。
【００３２】 本発明によるデバイスでは、いったん‐2VのゲートバイアスVGSを通過すると 、電圧利得はさらに高くなり、ほぼ一定となる。つまり、ゲートバイアス曲線間
の距離は、図4のそれよりもさらに広くなり、より均一になる。また、比例した 直線（0Vを過ぎると）であるドレイン‐ソース電流曲線70をゲートバイアスの関
数として示す図14に見られるように、相互コンダクタンスはほぼ一定である。
の距離は、図4のそれよりもさらに広くなり、より均一になる。また、比例した 直線（0Vを過ぎると）であるドレイン‐ソース電流曲線70をゲートバイアスの関
数として示す図14に見られるように、相互コンダクタンスはほぼ一定である。
【００３３】 先に述べたように、改良されたドーピング構成は、種々のその他の静電誘導ト
ランジスタ構造にも適用することができる。例えば、図15にバッファ層84をその
上に堆積してトランジスタドレインを構成したシリコンカーバイド基板82を有す
る静電誘導トランジスタを示す。追加されるシリコンカーバイド層は、ｎ型ドリ
フト領域86、ｎ型チャネル領域88およびｎ型ソース領域90を有する。ソース領域
90と交互に横に並ぶゲート92は、前記出願S/N 08/877,847に記載のように、ｐ 型半導体材料からなり、一連のイオン注入工程によって半導体本体に形成される
。シリコンカーバイド以外の半導体材料のときは、ゲート領域は拡散および／ま
たは注入工程によって形成してもよい。トランジスタ80には、ソースコンタクト
と金属膜94および95、ゲートコンタクト96並びにドレインコンタクト98によって
、適切な電気的接続が作られる。
ランジスタ構造にも適用することができる。例えば、図15にバッファ層84をその
上に堆積してトランジスタドレインを構成したシリコンカーバイド基板82を有す
る静電誘導トランジスタを示す。追加されるシリコンカーバイド層は、ｎ型ドリ
フト領域86、ｎ型チャネル領域88およびｎ型ソース領域90を有する。ソース領域
90と交互に横に並ぶゲート92は、前記出願S/N 08/877,847に記載のように、ｐ 型半導体材料からなり、一連のイオン注入工程によって半導体本体に形成される
。シリコンカーバイド以外の半導体材料のときは、ゲート領域は拡散および／ま
たは注入工程によって形成してもよい。トランジスタ80には、ソースコンタクト
と金属膜94および95、ゲートコンタクト96並びにドレインコンタクト98によって
、適切な電気的接続が作られる。
【００３４】 図12の実施例と同様の構成において、点刻によって表されるように、トランジ
スタ80は、ドリフト領域86よりも高いドーピング濃度を有するチャネル領域88を
有する。それらの近接する境界は点線100によって示す。
スタ80は、ドリフト領域86よりも高いドーピング濃度を有するチャネル領域88を
有する。それらの近接する境界は点線100によって示す。
【００３５】 図16にソースおよびドレイン領域の位置を逆にした静電誘導トランジスタ110 を示す。具体的には、この構造は、基板112およびバッファ層114によって形成さ
れたソースを有する。ｎ型半導体本体に画定された複数のメサ116は、その末端 にそれぞれドレイン領域118を有する。イオン注入または他の方法によって形成 されたゲート領域120は、ｐ型導電性のものであり、半導体本体のメサ116間に画
定される。適切な電気的接続がドレインコンタクト並びに金属膜122及び123、ゲ
ートコンタクト124およびソースコンタクト125によってこの構造に提供される。
ゲート120間にあってドリフト領域132よりもドーピング濃度が高いチャネル領域
130は、前記したように優れた静電誘導トランジスタを提供する。
れたソースを有する。ｎ型半導体本体に画定された複数のメサ116は、その末端 にそれぞれドレイン領域118を有する。イオン注入または他の方法によって形成 されたゲート領域120は、ｐ型導電性のものであり、半導体本体のメサ116間に画
定される。適切な電気的接続がドレインコンタクト並びに金属膜122及び123、ゲ
ートコンタクト124およびソースコンタクト125によってこの構造に提供される。
ゲート120間にあってドリフト領域132よりもドーピング濃度が高いチャネル領域
130は、前記したように優れた静電誘導トランジスタを提供する。
【００３６】 本発明はある程度詳細に記載されるが、付随するクレームの意図および範囲を
超えることなく、種々の代用および改良を行ってもよいことは理解されるべきで
ある。
超えることなく、種々の代用および改良を行ってもよいことは理解されるべきで
ある。
【図面の簡単な説明】
【図１】 公知の静電誘導トランジスタの一例を示す。
【図２】 静電誘導トランジスタに関する一般的な特性曲線を示す。
【図３】 図1の静電誘導トランジスタのドーピング濃度を示す。
【図４】 図3の静電誘導トランジスタの特性曲線を示す。
【図５】 図3に示す静電誘導トランジスタの所定の負荷状態におけるドレイン‐ソース 電流をゲート‐ソース電圧の関数として示した曲線である。
【図６】 図1の静電誘導トランジスタにおける低ドーピング濃度を示す。
【図７】 図6の静電誘導トランジスタの特性曲線を示す。
【図８】 図6の静電誘導トランジスタの所定の負荷状態におけるドレイン‐ソース電流 をゲート‐ソース電圧の関数として示した曲線である。
【図９】 図3の静電誘導トランジスタにおけるドーピングプロファイルを示す。
【図１０】 図6の静電誘導トランジスタにおけるドーピングプロファイルを示す。
【図１１】 本発明によるドーピングプロファイルを示す。
【図１２】 本発明の静電誘導トランジスタのドーピング濃度を示す。
【図１３】 図12の静電誘導トランジスタの特性曲線を示す。
【図１４】 図12の静電誘導トランジスタの所定の負荷状態におけるドレイン‐ソース電流
をゲート‐ソース電圧の関数として示した曲線である。
をゲート‐ソース電圧の関数として示した曲線である。
【図１５】 本発明を組み込んだ他の型の静電誘導トランジスタを示す。
【図１６】 本発明を組み込んだ他の型の静電誘導トランジスタを示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アガーワル，アナント，ケイ． アメリカ合衆国、ペンシルバニア 15146、 モンローヴィル、シャディ リッジ ドラ イブ 425 (72)発明者 クラーク，ロウランド，シー． アメリカ合衆国、ペンシルバニア 15681、 サルツバーグ、ボックス 257、アール． ディー．♯２ (72)発明者 ブラント，チャールズ，ディー． アメリカ合衆国、ペンシルバニア 15228、 マウント レバボン、ピュエブロ ドライ ブ 1404 Ｆターム(参考） 5F102 FA01 FA02 FB01 GB02 GC07 GD01 GD04 GJ02 GJ03 GJ05 GK02 GL02 GL03 GL04 GL05 GL15 GM02 GR06 HC01
Claims (9)
- 【請求項１】 （A）多数キャリアを供給するための少なくとも1つのソース
およびその多数キャリアを捕集するための少なくとも1つのドレインを有する選 択された導電型の半導体本体を備え； （B）前記半導体本体の相対する面に前記ソースおよびドレインが間隔をおい て垂直に配置され； （C）前記ソースからの前記キャリアの流れを制御するために前記半導体本体 に相対的に配置された少なくとも2つのゲートを備え； （D）前記半導体本体が、前記ゲートが前記ソースから前記ドレインへの前記 キャリアの流れを制御する前記ソースおよびゲートに隣接した第1の領域と、前 記第1の領域から前記ドレインへ延びる第2の領域を有し； （E）前記第1および第2の領域は、添加されたドーパントである所定の不純物 原子を有し、前記第1の領域が前記第2の領域よりも高い平均ドーピング濃度を有
する静電誘導トランジスタ構造。 - 【請求項２】 （A）前記第1の領域のドーピング濃度が前記第2の領域のそ れの少なくとも2倍である請求項1記載の静電誘導トランジスタ構造。
- 【請求項３】 （A）前記第1の領域のドーピング濃度が前記第2の領域のそ れよりも一桁大きい請求項2記載の静電誘導トランジスタ構造。
- 【請求項４】 （A）前記半導体本体がシリコンカーバイドからなる請求項1
記載の静電誘導トランジスタ構造。 - 【請求項５】 （A）前記第1の領域のドーピング濃度が約1〜2×1016 cm‐3 であり； （B）前記第2の領域のドーピング濃度が約1〜5×1015 cm‐3である請求項4記載 の静電誘導トランジスタ構造。
- 【請求項６】 （A）前記半導体本体が、シリコン、ヒ化ガリウム、窒化ガ リウムおよびリン化インジウムからなる群より選択される請求項1記載の静電誘 導トランジスタ構造。
- 【請求項７】 （A）前記トランジスタ構造が埋め込みショットキーゲート 型静電誘導トランジスタである請求項1記載の静電誘導トランジスタ構造。
- 【請求項８】 （A）前記第1および第2の領域が1つの導電型を有し、 （B）前記ゲートが、前記半導体本体に画定され、かつ逆の導電型のものであ る請求項1記載の静電誘導トランジスタ構造。
- 【請求項９】 チャネル領域およびドリフト領域を有する静電誘導トランジ
スタにおいて、 （A）前記チャネル領域が第1の所定のドーピング濃度を有し； （B）前記ドリフト領域が第2の所定のドーピング濃度を有し； （C）前記第1の所定のドーピング濃度が、前記第2の所定のドーピング濃度よ りも高いことからなる改良。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/995,080 | 1997-12-19 | ||
| US08/995,080 US5945701A (en) | 1997-12-19 | 1997-12-19 | Static induction transistor |
| PCT/US1998/026755 WO1999033118A1 (en) | 1997-12-19 | 1998-12-16 | Improved static induction transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001527296A true JP2001527296A (ja) | 2001-12-25 |
| JP2001527296A5 JP2001527296A5 (ja) | 2006-01-05 |
Family
ID=25541367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000525932A Pending JP2001527296A (ja) | 1997-12-19 | 1998-12-16 | 改良型静電誘導トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5945701A (ja) |
| EP (1) | EP1040524A1 (ja) |
| JP (1) | JP2001527296A (ja) |
| WO (1) | WO1999033118A1 (ja) |
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