CN111164740A - 场效应晶体管 - Google Patents

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Abstract

提供一种不使用p型的β‑Ga2O3单晶且截止泄漏特性和耐压优异的Ga2O3系的场效应晶体管。作为一实施方式，提供沟槽型MOSFET(1)，其具备：n型半导体层(11)，其包括Ga2O3系单晶，具有在一个面上开口的多个沟槽(16)；栅极电极(12)，其埋入于多个沟槽(16)中的每一个沟槽(16)；源极电极(14)，其连接到n型半导体层(11)的相邻的沟槽(16)之间的台面形状区域；以及漏极电极(15)，其隔着n型半导体基板(10)连接到n型半导体层(11)的与源极电极(14)相反的一侧。

Description

场效应晶体管
技术领域
本发明涉及场效应晶体管。
背景技术
以往，已知一种在半导体层埋入了栅极电极的沟槽型的Ga2O3系MOSFET(例如，参照专利文献1)。一般来说，沟槽型的MOSFET具有导通电阻比平面型的MOSFET低的特征。
根据专利文献1，当使用p型的β-Ga2O3单晶膜作为供栅极电极埋入的半导体层时，与使用无掺杂的β-Ga2O3单晶膜时相比，阈值电压变高。所以，为了在操控大电流的功率器件中得到充分的截止泄漏特性(off-state leakage characteristics)，要求将栅极电极埋入于p型的β-Ga2O3单晶膜。
现有技术文献
专利文献
专利文献1：特开2016-15503号公报
发明内容
发明要解决的问题
然而，p型的β-Ga2O3单晶的制作是非常困难的，因此，要制造专利文献1所述的在p型的β-Ga2O3单晶膜埋入有栅极电极的Ga2O3系MOSFET并不容易。
本发明的目的在于，提供一种不使用p型的β-Ga2O3单晶且截止泄漏特性和耐压优异的Ga2O3系的场效应晶体管。
用于解决问题的方案
为了达到上述目的，本发明的一方面提供下述[1]～[7]的场效应晶体管。
[1]一种场效应晶体管，具备：n型半导体层，其包括Ga2O3系单晶，具有在一个面上开口的多个沟槽；栅极电极，其埋入于上述多个沟槽中的每一个沟槽；源极电极，其连接到上述n型半导体层的相邻的上述沟槽之间的台面形状区域；以及漏极电极，其直接或间接地连接到上述n型半导体层的与上述源极电极相反的一侧。
[2]根据上述[1]所述的场效应晶体管，上述栅极电极包括p型半导体，上述栅极电极与上述n型半导体层接触而形成pn结。
[3]根据上述[1]所述的场效应晶体管，上述栅极电极包括导体，上述栅极电极由栅极绝缘膜与上述n型半导体层绝缘。
[4]根据上述[3]所述的场效应晶体管，还具备p型半导体构件，其连接到上述台面形状区域的至少一部分和上述源极电极。
[5]根据上述[1]～[4]中的任意一项所述的场效应晶体管，上述源极电极的端部位于处在最外侧的上述栅极电极的侧方。
[6]根据上述[1]～[5]中的任意一项所述的场效应晶体管，上述台面形状区域的宽度为0.1μm以上且2μm以下。
[7]根据上述[1]～[6]中的任意一项所述的场效应晶体管，从上述n型半导体层的上述漏极电极侧的面至上述沟槽的底的距离为1μm以上且500μm以下。
发明效果
根据本发明，能够提供一种不使用p型的β-Ga2O3单晶且截止泄漏特性和耐压优异的Ga2O3系的场效应晶体管。
附图说明
图1是第1实施方式的沟槽型MOSFET(Metal Oxide Semiconductor Field EffectTransistor：金属氧化物半导体场效应晶体管)的垂直截面图。
图2是第1实施方式的沟槽型MOSFET的变形例的垂直截面图。
图3是第1实施方式的沟槽型MOSFET的另一变形例的垂直截面图。
图4是第2实施方式的沟槽型JFET(Junction Field Effect Transistor：结型场效应晶体管)的垂直截面图。
图5是第2实施方式的沟槽型JFET的变形例的垂直截面图。
图6是第3实施方式的沟槽型MOSFET的垂直截面图。
图7是实施例3的沟槽型MOSFET的截面SEM(Scanning Electron Microscope：扫描电子显微镜)观察像。
图8A是示出图7的沟槽型MOSFET的DC特性的坐标图。
图8B是示出图7的沟槽型MOSFET的传导特性的坐标图。
具体实施方式
〔第1实施方式〕
(沟槽型MOSFET的构成)
图1是第1实施方式的沟槽型MOSFET(Metal Oxide Semiconductor Field EffectTransistor)1的垂直截面图。沟槽型MOSFET1是具有沟槽栅极结构的纵型的场效应晶体管。此外，本实施方式的沟槽型MOSFET1也包含后述的栅极绝缘膜13包括氧化物以外的材料的构成。
沟槽型MOSFET1具备：n型半导体基板10；n型半导体层11，其形成在n型半导体基板10上，具有在上表面(与n型半导体基板10相反的一侧的面)上开口的沟槽16；栅极电极12，其以被栅极绝缘膜13覆盖的状态埋入在n型半导体层11的沟槽16内；源极电极14，其形成在n型半导体层11的上表面上；以及漏极电极15，其形成在n型半导体基板10的与n型半导体层11相反的一侧的面上。
沟槽型MOSFET1可以是常截止型，也可以是常导通型，但在用作功率器件的情况下，从安全性的观点出发，通常制造成常截止型。这是为了防止在停电时源极电极14与漏极电极15导通。
在常截止型的沟槽型MOSFET1中，通过向栅极电极12与源极电极14之间施加阈值电压以上的电压，会在n型半导体层11的相邻的沟槽16之间的台面形状的区域形成沟道，从漏极电极15向源极电极14流过电流。
n型半导体基板10包括含有作为施主的Si、Sn等IV族元素的n型的Ga2O3系单晶。n型半导体基板10的施主浓度例如为1.0×1018cm-3以上且1.0×1020cm-3以下。n型半导体基板10的厚度例如为10μm以上且600μm以下。
在此，所谓Ga2O3系单晶，是指Ga2O3单晶或者添加有Al、In等元素的Ga2O3单晶。例如，可以是作为添加有Al和In的Ga2O3单晶的(GaxAlyIn(1-x-y))2O3(0<x≤1，0≤y<1，0<x+y≤1)单晶。在添加了Al的情况下，带隙会变宽，在添加了In的情况下，带隙会变窄。此外，上述的Ga2O3单晶例如具有β型的晶体结构。
n型半导体基板10的面方位没有特别限制，但优选是构成n型半导体层11的Ga2O3系单晶的生长速度变大的(001)面。
n型半导体层11包括含有作为施主的Si、Sn等IV族元素的n型的Ga2O3系单晶。
n型半导体层11具有：沟道层11b，其供栅极电极12埋入，在施加了栅极电压时会形成沟道；沟道层11b之下的用于保持耐压的漂移层11a；以及接触层11c，其通过离子注入或者外延生长等形成于n型半导体层11的上表面附近，用于使源极电极14与n型半导体层11进行欧姆连接。
从n型半导体层11的漏极电极15侧的面(n型半导体基板10与n型半导体层11的界面)至沟槽16的底的距离D为决定沟槽型MOSFET1的耐压特性的参数之一，当假设Ga2O3的击穿场强稳定在作为根据带隙的推定值的8MV/cm时，例如，为了得到家电、车载等所使用的耐压600V的性能，距离D需要为至少1～2μm左右以上，为了得到工业设备等所使用的耐压1200V，距离D需要为3μm左右以上，为了得到新干线等大型的运输设施所使用的耐压3300V，距离D需要为8～9μm左右以上，为了得到发电和输电等大功率用途中的耐压6600V，距离D需要为16～17μm左右以上，为了得到中压断路器中的耐压1.2万V，距离D需要为30μm左右以上，为了得到高压断路器中的耐压10万V，距离D需要为250μm左右以上。此外，目前尚未能实际测量Ga2O3的最大击穿场强，假设是已进行的实际测量中的最大值的4MV/cm左右的情况，上述的膜厚也要加倍。例如，为了得到耐压10万V，需要为500μm左右。在要得到比600V低的小型家电用的耐压的情况下，距离D也可以比1μm短，但从制造稳定性方面出发，优选最低设置为1μm左右。所以，距离D优选为1μm以上且500μm以下。
漂移层11a的施主浓度为决定沟槽型MOSFET1的耐压特性的参数之一，当假设Ga2O3的击穿场强稳定在8MV/cm时，为了得到耐压600V，漂移层11a的施主浓度优选为3×1017cm-3左右以下，为了得到耐压1200V，优选为1.5×1017cm-3左右以下，为了得到耐压3300V，优选为5.4×1016cm-3左右以下，为了得到耐压6600V，优选为2.7×1016cm-3左右以下，为了得到耐压1.2万V，优选为1.5×1016cm-3左右以下，为了得到耐压10万V，优选为2×1015cm-3左右以下。在要得到比600V低的耐压的情况下或者为了得到比6600V高的耐压，只要分别设定为合适的浓度即可。另外，在Ga2O3的最大击穿场强为4MV/cm左右的情况下，上述的浓度分别变为一半的值以下。
沟道层11b的施主浓度和台面宽度Wm为决定沟槽型MOSFET1是常截止型还是常导通型的参数之一，在要形成常截止型的情况下，只要使施主浓度变低，使台面宽度Wm变窄即可，在要形成常导通型的情况下，只要使施主浓度变高，使台面宽度Wm变宽即可。形成常截止型的情况下的沟道层11b的施主浓度例如在台面宽度Wm为2.0μm的情况下，是2×1015cm-3左右，在台面宽度Wm为0.5μm的情况下，是3×1016cm-3左右，在台面宽度Wm为0.2μm的情况下，是1×1017cm-3左右。为了形成常导通型，只要使施主浓度高于上述的值，使台面宽度Wm变窄即可。沟槽16的深度Dt例如为0.1μm以上且5μm以下。
另外，台面形状的区域的宽度Wm越小，就越能够使施主浓度变高，因此越能够降低沟道层11b的导通电阻。另一方面，宽度Wm越窄，制造难度就越上升，由此会有制造成品率越下降的问题。
所以，例如在通过使用了一般的步进器的图案化来形成沟槽16的情况下，台面形状的区域的宽度Wm优选为0.5μm以上且2μm以下，在通过使用了分辨率更高的EB(electronbeam：电子束)描画的图案化来形成沟槽16的情况下，台面形状的区域的宽度Wm优选为0.1μm以上且2μm以下。
沟槽16的宽度Wt也依赖于曝光装置的分辨率，因此，优选根据所使用的曝光装置的种类，以与台面形状的区域的宽度Wm同样的数值范围来设定沟槽16的宽度Wt。
接触层11c的厚度例如为10nm以上且5μm以下。接触层11c的施主浓度比沟道层11b的施主浓度高，例如为1×1018cm-3以上且1×1021cm-3以下。
栅极电极12包括导体即Ni等金属，或者包括含有高浓度的施主的半导体。栅极绝缘膜13例如具有：部分13a，其覆盖栅极电极12的侧面和底面，将栅极电极12与n型半导体层11绝缘；以及部分13b，其覆盖栅极电极12的上表面，将栅极电极12与源极电极14绝缘。栅极绝缘膜13的部分13a和部分13b例如分别包括HfO2、SiO2。栅极绝缘膜13的部分13a和部分13b的厚度例如分别为10nm以上且100nm以下、50nm以上且2000nm以下。此外，栅极绝缘膜的部分13a所使用的材料的介电常数越高，带隙越大，则沟槽型MOSFET1的耐压性能越提高。
n型半导体层11例如包括通过HVPE法等形成的外延生长膜。在通过HVPE法形成n型半导体层11的情况下，由于Ga2O3系单晶的原料或掺杂物原料使用氯化物气体，因此，n型半导体层11含有来自于Ga2O3系单晶的原料或掺杂物原料的Cl。
在使用HVPE法的情况下，晶体生长速度快，因此，能够实现成膜时间的缩短或成本的降低。这一点在将n型半导体层11形成得厚的情况下是特别有利的。另外，在使用HVPE法的情况下，能够形成晶体质量好的n型半导体层11，因此能够提高制造成品率。另外，能够形成高纯度的n型半导体层11，因此能够高精度地控制施主浓度。
此外，也可以是在通过外延生长形成的沟道层11b的上部，通过使用离子注入法注入施主来形成接触层11c，但通过利用一边注入施主一边进行的Ga2O3系单晶的晶体生长来形成，能够抑制制造成本。
源极电极14连接到n型半导体层11的相邻的沟槽16之间的台面形状的区域。漏极电极15直接或间接地连接到n型半导体层11的与源极电极15相反的一侧。漏极电极15在图1所示的例子中连接到n型半导体基板10的与n型半导体层11相反的一侧的面，但是例如在沟槽型MOSFET1不包含n型半导体基板10的情况下，连接到n型半导体层11的与源极电极14相反的一侧的面。
源极电极14、漏极电极15分别被欧姆连接到n型半导体层11的接触层11c、n型半导体基板10。源极电极14和漏极电极15例如具有Ti/Au层叠结构。
(变形例1)
图2是第1实施方式的沟槽型MOSFET1的变形例的垂直截面图。该沟槽型MOSFET1具备用于浪涌对策的p型半导体构件17，p型半导体构件17连接到沟道层11b中的相邻的沟槽16之间的台面形状的区域的至少一部分和源极电极14。
p型半导体构件17用于释放因雷电等而产生的浪涌电流。能够使电子通过漏极电极15向外部释放，使空穴通过p型半导体构件17、源极电极14向外部释放。在没有p型半导体构件17的情况下，难以使空穴通过源极电极14向外部释放。
p型半导体构件17包括Ga2O3、NiO、Cu2O、SnO、GaN、SiC、Si、GaAs等p型半导体。此外，p型半导体构件17处于与包括作为氧化物的Ga2O3系单晶的n型半导体层11始终接触的状态，因此，在包括Si等非氧化物的情况下，有可能逐渐被氧化。所以，p型半导体构件17为了确保长期稳定性，优选包括Ga2O3、NiO、Cu2O、SnO等氧化物。另外，由于Ga2O3难以得到p型导电性，因此，NiO、Cu2O、SnO等作为p型半导体构件17的材料是特别优选的。
p型半导体构件17的大小、个数、配置没有特别限制。p型半导体构件17与n型半导体层11的接触面积越大，则越能够使浪涌电流高效地释放，但在通常动作时电流难以流动。所以，p型半导体构件17与n型半导体层11的总接触面积优选为源极电极14与n型半导体层11的总接触面积的10％以上且50％以下。
(变形例2)
图3是第1实施方式的沟槽型MOSFET1的另一变形例的垂直截面图。在该沟槽型MOSFET1中，沟道层11b的外周部分被除去，源极电极14的外周部延伸至该被除去的区域为止。所以，源极电极14的端部位于处在最外侧的栅极电极12的侧方，与处在最外侧的栅极电极12是分开的。
通过使源极电极14具有这样的终端结构，能够缓和电场向离源极电极14的端部最近的栅极电极12的集中，使耐压进一步提高。
〔第2实施方式〕
第2实施方式在使用p型半导体作为栅极电极这一点上与第1实施方式不同。此外，对于与第1实施方式同样之处，将说明省略或简化。
(沟槽型JFET的构成)
图4是第2实施方式的沟槽型JFET(Junction Field Effect Transistor)2的垂直截面图。沟槽型JFET2是具有沟槽栅极结构的纵型的场效应晶体管。
沟槽型JFET2具备：n型半导体基板10；n型半导体层11，其形成在n型半导体基板10上，具有在上表面(与n型半导体基板10相反的一侧的面)上开口的沟槽16；栅极电极22，其以被绝缘膜23阻碍了与源极电极14的接触的状态埋入在n型半导体层11的沟槽16内；源极电极14，其形成在n型半导体层11的上表面上；以及漏极电极15，其形成在n型半导体基板10的与n型半导体层11相反的一侧的面上。
沟槽型JFET2可以是常截止型，也可以是常导通型，但在用作功率器件的情况下，从安全性的观点出发，通常制造成常截止型。这是为了防止在停电时源极电极14与漏极电极15导通。
在常截止型的沟槽型JFET2中，通过向栅极电极22与源极电极14之间施加阈值电压以上的电压，会在n型半导体层11的相邻的沟槽16之间的台面形状的区域形成沟道，从漏极电极15向源极电极14流过电流。
n型半导体基板10、源极电极14以及漏极电极15的尺寸、材料能够设为与第1实施方式的沟槽型MOSFET1同样。另外，n型半导体层11的层构成、尺寸、材料、施主浓度能够设为与第1实施方式的沟槽型MOSFET1同样。
从n型半导体基板10的漏极电极15侧的面(n型半导体基板10与n型半导体层11a的界面)至沟槽16的底的距离D、沟槽16的深度Dt以及沟槽16的宽度Wt能够设为与第1实施方式的沟槽型MOSFET1同样。
包括p型半导体的栅极电极22与n型半导体层11形成了pn结。例如在栅极电极22使用NiO的情况下，即使不添加掺杂物，也能表现出p型的导电性，但也可以含有Li等受主杂质。
在NiO、SnO、Cu2O之中，NiO在热力学上是稳定的，且能稳定地得到p型导电型，因此，作为栅极电极22的材料是最优选的。由于存在与SnO相比在热力学上更为稳定的Sn2O，因此，形成SnO是困难的。此外，Sn2O的导电型是不稳定的，难以控制为p型。另外，Cu2O的导电型也是不稳定的，难以控制为p型。
构成栅极电极22的p型半导体优选包含非晶质部分，更优选非晶质部分的体积比结晶质部分的体积大。包含非晶质部分的p型半导体膜与整体为结晶质的p型半导体膜相比能够以较低的温度成膜，因此，成本低且能够容易地制造。另外，通过将包含非晶质部分的p型半导体膜用作栅极电极22，与使用整体为结晶质的p型半导体膜的情况相比，能够抑制漏电流的产生。
包括p型半导体的栅极电极22与n型半导体层11的接合部的扩散电位大多比第1实施方式的沟槽型MOSFET1的栅极电极12与n型半导体层11的扩散电位大。
所以，与沟槽型MOSFET1相比，沟槽型JFET2更能够使台面宽度Wm变宽，因此，能够使制造难度下降且不会使导通损耗增加。
然而，沟槽型JFET2也依赖于所使用的p型半导体材料，在向栅极电极22施加了例如2～5V左右的正的电压的情况下，pn结会导通，因此存在阈值电压低的缺点。另一方面，沟槽型MOSFET1由于存在栅极绝缘膜，因此具有能够使阈值电压增大至几V～十几V左右的优点。
绝缘膜23例如包括SiO2。绝缘膜23的厚度例如为50nm以上且2000nm以下。
(变形例1)
图5是第2实施方式的沟槽型JFET2的变形例的垂直截面图。在该沟槽型JFET2中，沟道层11b的外周部分被除去，源极电极14的外周部延伸至该被除去的区域为止。所以，源极电极14的端部位于处在最外侧的栅极电极22的侧方，与处在最外侧的栅极电极22是分开的。
通过使源极电极14具有这样的终端结构，能够缓和电场向离源极电极14的端部最近的栅极电极22的集中，使耐压进一步提高。
〔第3实施方式〕
第3实施方式在栅极电极或源极电极的形状上与第1实施方式不同。此外，对于与第1实施方式同样之处，将说明省略或简化。
(沟槽型MOSFET的构成)
图6是第3实施方式的沟槽型MOSFET3的垂直截面图。沟槽型MOSFET3是具有沟槽栅极结构的纵型的场效应晶体管。此外，本实施方式的沟槽型MOSFET3也包含后述的栅极绝缘膜33包括氧化物以外的材料的构成。
沟槽型MOSFET3具备：n型半导体基板10；n型半导体层31，其形成在n型半导体基板10上，具有在上表面(与n型半导体基板10相反的一侧的面)上开口的沟槽36；栅极电极32，其以被栅极绝缘膜33覆盖的状态埋入在n型半导体层31的沟槽36内；源极电极34，其形成在n型半导体层31的上表面上；以及漏极电极15，其形成在n型半导体基板10的与n型半导体层31相反的一侧的面上。
沟槽型MOSFET3可以是常截止型，也可以是常导通型，但在用作功率器件的情况下，从安全性的观点出发，通常制造成常截止型。这是为了防止在停电时源极电极34与漏极电极15导通。
在常截止型的沟槽型MOSFET3中，通过向栅极电极32与源极电极34之间施加阈值电压以上的电压，会在n型半导体层31的相邻的沟槽36之间的台面形状的区域形成沟道，从漏极电极15向源极电极34流过电流。
在沟槽型MOSFET3中，源极电极34的一部分位于沟槽36内，在沟槽36内，源极电极34隔着栅极绝缘膜33位于栅极电极32上。另外，源极电极34被欧姆连接到n型半导体层31的相邻的沟槽36之间的台面形状的区域。源极电极34例如具有Ti/Au层叠结构。
栅极绝缘膜33例如具有：部分33a，其将栅极电极32与n型半导体层31绝缘；以及部分33b，其覆盖栅极电极32的上表面，将栅极电极32与源极电极34绝缘。栅极绝缘膜33的部分33a和部分33b例如分别包括HfO2、SiO2。栅极绝缘膜33的部分33a和部分33b的厚度能够分别设为与第1实施方式的栅极绝缘膜13的部分13a和部分13b的厚度同等。
栅极电极32例如包括Cu。另外，也可以是由与第1实施方式的栅极电极12相同的材料形成。
n型半导体层31具有：漂移层31a，其用于保持耐压；以及接触层31b，其通过离子注入或者外延生长等形成于n型半导体层31的上表面附近，用于使源极电极34与n型半导体层31进行欧姆连接。漂移层31a、接触层31b的厚度和施主浓度能够分别设为与第1实施方式的漂移层11a、接触层11c的厚度和施主浓度同等。
从n型半导体层31的漏极电极15侧的面(n型半导体基板10与n型半导体层31的界面)至沟槽36的底的距离D能够设为与第1实施方式的从n型半导体层11的漏极电极15侧的面至沟槽16的底的距离D同等。
另外，沟槽36的深度Dt、沟槽36的宽度Wt能够分别设为与第1实施方式的沟槽16的深度Dt、沟槽16的宽度Wt同等。
n型半导体基板10和漏极电极15的尺寸、材料能够设为与第1实施方式的沟槽型MOSFET1同样。
(实施方式的效果)
根据上述第1～第3实施方式，能够提供一种不使用p型的β-Ga2O3单晶且截止泄漏特性和耐压优异的Ga2O3系的场效应晶体管。
实施例1
在实施例1中，将流过1μA的漏电流时的电压定义为耐压，示出耐压为大致650V的常截止型的沟槽型MOSFET1的构成例。
首先，示出通过使用了一般的步进器的图案化来形成沟槽16的情况下的构成例。在包括施主浓度为2.0×1016cm-3且厚度为0.5μm的Ga2O3层的沟道层11b，当以宽度Wm和宽度Wt成为0.5μm的方式形成沟槽16时，沟道层11b的导通电阻为大致0.25mΩcm2。
并且，当分别以施主浓度为1.0×1019cm-3且厚度为10μm的Ga2O3基板、施主浓度为1.5×1017cm-3且厚度为2μm的Ga2O3层、施主浓度为1.0×1018cm-3以上且厚度为100nm的Ga2O3层构成n型半导体基板10、漂移层11a、接触层11c时，各自的导通电阻为大致0.01mΩcm2、0.08mΩcm2、0.001mΩcm2以下。
在沟槽型MOSFET1具有如上述这样的构成的情况下，整体的导通电阻为大致0.34mΩcm2，耐压为大致650V。
接着，示出通过使用了分辨率比一般的步进器高的EB描画的图案化来形成沟槽16的情况下的构成例。在包括施主浓度为1.0×1017cm-3且厚度为0.5μm的Ga2O3层的沟道层11b，当以宽度Wm和宽度Wt成为0.2μm的方式形成沟槽16时，沟道层11b的导通电阻为大致0.06mΩcm2。
并且，当分别以施主浓度为1.0×1019cm-3且厚度为10μm的Ga2O3基板、施主浓度为1.0×1017cm-3且厚度为2μm的Ga2O3层、施主浓度为1.0×1018cm-3以上且厚度为100nm的Ga2O3层构成n型半导体基板10、漂移层11a、接触层11c时，各自的导通电阻为大致0.01mΩcm2、0.12mΩcm2、0.001mΩcm2以下。
在沟槽型MOSFET1具有如上述这样的构成的情况下，整体的导通电阻为大致0.2mΩcm2，耐压为大致650V。
实施例2
在实施例2中，示出耐压为大致650V的常截止型的沟槽型JFET2的构成例。
首先，示出通过使用了一般的步进器的图案化来形成沟槽16的情况下的构成例。在包括施主浓度为3.0×1016cm-3且厚度为0.5μm的Ga2O3层的沟道层11b，当以宽度Wm和宽度Wt成为0.5μm的方式形成沟槽16时，沟道层11b的导通电阻为大致0.2mΩcm2。
并且，当分别以施主浓度为1.0×1019cm-3且厚度为10μm的Ga2O3基板、施主浓度为1.5×1017cm-3且厚度为2μm的Ga2O3层、施主浓度为1.0×1018cm-3以上且厚度为100nm的Ga2O3层构成n型半导体基板10、漂移层11a、接触层11c时，各自的导通电阻为大致0.01mΩcm2、0.08mΩcm2、0.001mΩcm2以下。
在沟槽型JFET2具有如上述这样的构成的情况下，整体的导通电阻为大致0.3mΩcm2，耐压为大致650V。
接着，示出通过使用了分辨率比一般的步进器高的EB描画的图案化来形成沟槽16的情况下的构成例。在包括施主浓度为1.5×1017cm-3且厚度为0.5μm的Ga2O3层的沟道层11b，当以宽度Wm和宽度Wt成为0.2μm的方式形成沟槽16时，沟道层11b的导通电阻为大致0.03mΩcm2。
并且，当分别以施主浓度为1.0×1019cm-3且厚度为10μm的Ga2O3基板、施主浓度为1.5×1017cm-3且厚度为2μm的Ga2O3层、施主浓度为1.0×1018cm-3以上且厚度为100nm的Ga2O3层构成n型半导体基板10、漂移层11a、接触层11c时，各自的导通电阻为大致0.01mΩcm2、0.08mΩcm2、0.001mΩcm2以下。
在沟槽型JFET2具有如上述这样的构成的情况下，整体的导通电阻为大致0.12mΩcm2，耐压为大致650V。
实施例3
图7是实施例3的沟槽型MOSFET3的截面SEM(Scanning Electron Microscope)观察像。
图7的沟槽型MOSFET3是常导通型，n型半导体基板10、漂移层31a、接触层31b、栅极电极32、栅极绝缘膜33a、栅极绝缘膜33b、源极电极34、漏极电极15分别由施主浓度为6.0×1018cm-3且厚度为450μm的Ga2O3基板、施主浓度为3×1016cm-3且厚度为5μm的Ga2O3层、施主浓度为3×1018cm-3且厚度为2μm的Ga2O3层、(上下方向的)厚度为1μm的Cu电极、厚度为50nm的HfO2膜、厚度为300nm的SiO2膜、厚度为3μm的Ti/Au源极电极、厚度为0.3μm的Ti/Au漏极电极构成。另外，沟槽36以深度Dt、宽度Wm、宽度Wt分别成为4μm、2μm、4μm的方式形成。
图8A、图8B是分别示出图7的沟槽型MOSFET3的DC特性、传导特性的坐标图。
图8A是示出漏极电极15和源极电极34之间的电压Vds与漏极电极15和源极电极34之间的电流密度Jds的关系的坐标图，示出了栅极电极32和源极电极34之间的电压Vgs为0V，4V、8V、12V、16V、20V、24V、28V时的曲线。此外，电压Vgs为24V、28V时的曲线是几乎与横轴重叠的。另外，Jds以台面上部的面积进行了标准化。
从图8A可以看出，电压Vgs为0V时的漏极电极15和源极电极34之间的导通电阻是大致0.8mΩcm2。
以上说明了本发明的实施方式、实施例，但本发明不限于上述实施方式、实施例，能在不脱离发明的主旨的范围内进行各种变形实施。
另外，上面所述的实施方式、实施例并不限制权利要求书所涉及的发明。另外，应当注意，实施方式、实施例中所说明的特征的所有组合对用于解决发明的问题的方案来说并非都是必须的。
工业上的可利用性
提供一种不使用p型的β-Ga2O3单晶且截止泄漏特性和耐压优异的Ga2O3系的场效应晶体管。
附图标记说明
1...沟槽型MOSFET，2...沟槽型JFET，10...n型半导体基板，11...n型半导体层，11a...漂移层，11b...沟道层，11c...接触层，12，22...栅极电极，13...栅极绝缘膜，14...源极电极，15...漏极电极，16...沟槽，17...p型半导体构件。

Claims (7)

1.一种场效应晶体管，其特征在于，具备：
n型半导体层，其包括Ga2O3系单晶，具有在一个面上开口的多个沟槽；
栅极电极，其埋入于上述多个沟槽中的每一个沟槽；
源极电极，其连接到上述n型半导体层的相邻的上述沟槽之间的台面形状区域；以及
漏极电极，其直接或间接地连接到上述n型半导体层的与上述源极电极相反的一侧。
2.根据权利要求1所述的场效应晶体管，
上述栅极电极包括p型半导体，
上述栅极电极与上述n型半导体层接触而形成pn结。
3.根据权利要求1所述的场效应晶体管，
上述栅极电极包括导体，
上述栅极电极由栅极绝缘膜与上述n型半导体层绝缘。
4.根据权利要求3所述的场效应晶体管，
还具备p型半导体构件，其连接到上述台面形状区域的至少一部分和上述源极电极。
5.根据权利要求1～4中的任意一项所述的场效应晶体管，
上述源极电极的端部位于处在最外侧的上述栅极电极的侧方。
6.根据权利要求1～5中的任意一项所述的场效应晶体管，
上述台面形状区域的宽度为0.1μm以上且2μm以下。
7.根据权利要求1～6中的任意一项所述的场效应晶体管，
从上述n型半导体层的上述漏极电极侧的面至上述沟槽的底的距离为1μm以上且500μm以下。
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