WO2019029890A1 - Eingangsstufe für eine lvds-empfängerschaltung - Google Patents

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differential
differential stage
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Andreas Schubert
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Robert Bosch Gmbh
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Definitions

  • the present invention relates to an input stage for an LVDS receiver.
  • Receiver circuit which at least one
  • Step input for application to a differential input signal pair and a first and a second differential stage comprises.
  • Step inputs of the input stage are directly connected to one input of the first differential stage and indirectly, via a respective level-shifting circuit, each having an input of the second differential stage.
  • the input stage further comprises two stage outputs, each having a connection of one output each of the first and the second differential stage.
  • LVDS Low-Voltage Differential Signaling
  • the signals are transmitted differentially via a line pair with a greatly reduced signal amplitude in comparison to the signal transmission, for example in CMOS systems.
  • CMOS systems complementary metal-oxide-semiconductor
  • CMOS systems because much less charge is needed to switch between states 0 and 1.
  • the LVDS system 300 includes an LVDS transmit stage 200 which includes a power source 202, as well as four in this example Transistors 201 includes, of which two are connected in series.
  • Transistors 201 includes, of which two are connected in series.
  • the current source 202 is kept at its operating point.
  • Current source 202 provides a low current of about 3.5 mA in this example. It can also supply any other power.
  • the current source 202 is connected to a parallel circuit of two series circuits, each connected in series
  • Transistors 201 have. Within a series circuit, the transistors 201 of the series circuit are driven with voltages of different amounts, which is expressed in Figure 1 by different signs in front of the gate inputs of the transistors 201. In this case, the signs of the voltage applied to the transistors differ
  • Common mode voltage VCM (see below), opposing voltages between the transistors 201 of the series circuits drop.
  • a positive voltage VP drops
  • a negative voltage VN between the transistors of the other series circuits drops.
  • the LVDS transmission stage 201 is connected to a respective signal line 151, 152, via which the differential signal transmission is made possible.
  • the signals transmitted via these signal lines 151, 152 are shown schematically in FIG. They form a so-called impedance-controlled transmission path. It is also schematically indicated in FIG. 1 how the electrical field 140 occurring during a signal transmission between the signal lines 151, 152 becomes apparent, that is, the electric field 140 is in a cross section 143 through the one
  • Signal lines 151, 152 are at the receiver end with a
  • Terminating resistor 160 connected across which a voltage drops, which is used by an electrically conductive with the signal lines 151, 152 LVDS receiver circuit 100, evaluated and or further processed.
  • the differential transfer takes place in order to reduce the
  • Signal amplitude associated increase counteract the susceptibility of the signal transmission.
  • Differential signal transmission means that the information to be transmitted is transmitted only via the voltage difference between the two signal lines. In such a transfer
  • FIG. 2 shows a typical receiver-side signal waveform of an LVDS
  • Signal line 152 is transmitted.
  • the dashed line at the top of FIG. 2 shows the profile of a second signal of the signal pair over time t, which in the example of FIG. 1 is transmitted via the first signal line 151. In between is with a semicolon line the course of
  • VCM 0.5 * (VP + VN)
  • VP the first signal - also referred to as positive signal -
  • VN the second signal - as negative Signal denotes - is.
  • Interference such as directly coupled interference or interference in the transmission stage, be the cause.
  • Common mode range of an LVDS receiver circuit therefore be significantly larger than the common mode range of the LVDS transmission stage. Ideally, then the allowable common mode of the LVDS receiver circuit ranges from its ground potential to its supply voltage.
  • FIG. 1 One of the most commonly used circuit concepts is shown in FIG. It is a comparator with a so-called PMOS input stage.
  • the circuit shown in Figure 3 is also known as a common comparator circuit with PMOS input stage.
  • 1 10 of the prior art (not explicitly shown in Figure 3) comprises a differential stage 59, at whose inputs a differential input signal pair is applied.
  • the differential stage 59 By means of the differential stage 59, the input common-mode voltage VCM of the input signal pair V p , VN is largely suppressed and the applied differential voltage is processed.
  • Vss node connected NMOS transistors, and the active load driven via the current mirrors, so the PMOS transistors at the VDD node, the difference signal is converted into a digital signal.
  • the differential stage 59 is electrically conductively connected to a current source 58 designed here as a PMOS transistor.
  • Circuit topology is in the unilaterally limited common mode range.
  • the lower limit of the common mode at the input can - depending on the dimensions - reach almost to the ground potential of the circuit.
  • the common mode upper limit of the input stage 60 illustrated in FIG. 3 is limited to a voltage which is less than VDD (
  • Vüssat corresponds to the drain-source voltage of the active load in saturation, while VGS is the gate-source
  • Vüssat is the saturation voltage, ie the drain-source voltage, which is at least required to operate the current source 58. Normally it is
  • VDS >
  • the one-sided limitation of the allowed common mode voltage can be limited to one
  • Figure 4 shows a comparator circuit with rail-to-rail input stage of the prior art.
  • the input common mode ranges are superimposed by a PMOS differential stage 71 and an NMOS differential stage 72, so that in total the possible
  • VDD or Vss contributes either only the NMOS transistor pair of the NMOS differential stage 72 or only the PMOS transistor pair of the PMOS differential stage 71 for amplification.
  • the use of additional so-called constant-Gm control circuits can compensate for this disadvantage, but increases the power consumption considerably.
  • Another disadvantage is the much more difficult realizability of a well-defined hysteresis.
  • FIG. 1 Another topology of an input stage for a wide input common mode LVDS receiver of the prior art is shown in FIG. This comprises a parallel connection of two PMOS differential stages 81, 82, each having two PMOS transistors 81 -1, 81 -2, 82-1, 82-2.
  • the second of the PMOS differential stages 82 is not directly, ie not directly connected to the differential inputs VP and VN of the input stage - also called stage inputs - but that during operation of the circuit a level-shifted variant of the signals VP, VN to the Inputs of the second PMOS differential stage 82 is present.
  • the level shift is with level shifting circuits, so with so-called follower circuits
  • V D D (
  • V D s sa t83 corresponds to the drain-source
  • Transistors 82-1, 82-2, 91-1 and 92-1 By means of the termination resistors or terminating resistors 94 and 96, the input common mode, ie the common mode voltage VCM, is measured. This voltage is used by the operating point current from the transistors 82-1, 82-2 of the second PMOS.
  • Differential stage 82 by means of a tuning transistor 97 and a current mirror 98, wherein the current mirror 98 comprises a mirror transistor 98-1 and the other transistor 83.
  • the resulting current is not only from the common mode voltage VCM, but also from the difference from the
  • an input stage for an LVDS receiver circuit which comprises at least one
  • Step input for application to a differential input signal pair includes. Furthermore, the input stage comprises a first and a second
  • the stage inputs are directly connected to one input of the first differential stage and indirectly, via a respective level-shifting circuit, each having an input of the second differential stage.
  • the input stage comprises two stage outputs, each having a connection of one output each of the first and the second
  • the first and the second differential stage are each connected to the supply voltage terminal via a respective transistor of a third differential stage, the control input of one of these transistors being connected to a measuring path interconnecting the stage inputs, while the control input of the other transistor is connected to a means for providing a reference voltage is.
  • the input stage according to the invention makes it possible to maximize the allowed common mode range and at the same time to eliminate the dependency of critical circuit parameters, such as the current consumption or the delay time of the latter
  • the transistor connected to the measuring path is preferably the third one
  • the input stage preferably has a third differential stage, of which a first transistor is electrically conductively connected to the first differential stage and of which a second transistor is electrically conductively connected to the second differential stage.
  • the switching paths of the transistors of the third differential stage are each electrically conductive with the
  • a first output of the first differential stage and a first output of the second differential stage are electrically conductive with a first
  • Step output connected to the input stage. Further preferred are a second output of the first differential stage and a second output of the second
  • the first and / or the second and / or the third differential stage each comprise two transistors, which are each connected to one another electrically conductively connected to one another at their drain terminals or at their source terminals.
  • Reference voltage provided reference voltage of a preset constant voltage which is identical to a predetermined optimal or desired and / or adapted to the input stage common mode voltage VCM_REF is.
  • the means for providing a reference voltage comprises a reference voltage source.
  • the means for providing a reference voltage comprises a resistor at which the reference voltage drops.
  • the transistors of the first and / or the second and / or the third differential stage are all designed as transistors of one type, in particular as PMOS field-effect transistors.
  • Preferred is the type of transistor whose construction, its dimensioning, ie its geometry, the technology and operation of the transistor and / or its
  • the measuring path connecting the step inputs has a series arrangement of two identical resistors, the control input of the transistor of the third differential stage connected to the measuring path being electrically conductive between the windings of the
  • the common-mode voltage VCM 0.5 * (VP + VN) of a differential input signal pair is established between the identical resistors, which consequently the third transistor connected to the measuring path
  • Differential stage activates. In combination with the control of the other
  • the neutrophils of the third differential stage via the reference voltage the neutrophils of the third differential stage via the reference voltage
  • the neutrophils of the third differential stage via the reference voltage are advantageously provided either at the first or at the second differential stage.
  • VCM VCM_REF
  • the base-point currents of the first and the second differential stage are preferably the same. Regardless, the equivalent
  • the common-mode voltage VCM of the step inputs when the step inputs are acted upon by a differential input signal pair, the common-mode voltage VCM of the
  • the identical resistors preferably correspond to terminating resistors of signal lines which can be connected to the input stage.
  • the switching paths of the transistors of the third differential stage are connected to the supply voltage connection via the switching path of a further transistor.
  • the further transistor functions advantageously as
  • the base current is provided via the further transistor.
  • the switching paths of the transistors of the third differential stage are electrically connected to a crabddlingstrom provoke.
  • the crabtician is connected to the supply voltage terminal.
  • Differential stage respectively connected in series with another transistor, which in turn is electrically conductive with the supply voltage terminal of
  • Input stage is connected.
  • the source terminals or the drain terminals of the transistors of the third differential stage are electrically conductively connected to the source terminal or the drain terminal of a further transistor, which is not connected to the transistors of the third
  • Differential stage connected terminal of the further transistor is electrically conductively connected to the supply voltage terminal of the input stage.
  • a first of the level-shifting circuits comprises a first series circuit of two transistors, wherein the first end of the first series circuit is electrically conductively connected to the supply voltage terminal.
  • the control inputs of the transistors are the first series connection electrically conductively connected to one of the step inputs, and the first of the inputs of the second differential stage is electrically conductively connected between the transistors of the first series circuit with the first series circuit.
  • the first level-shifting circuit is implemented as a simple follower circuit, which enables a level shift at the first input of the second differential stage in a simple manner.
  • the second of the level-shifting circuits comprises a second series arrangement of two transistors, wherein the first end of the second
  • Series connection is electrically conductively connected to the supply voltage terminal and wherein the control inputs of the transistors of the second series circuit are electrically conductively connected to one of the stage inputs. Further preferably, the second of the inputs of the second differential stage is electrically conductive between the transistors of the second
  • the second level-shifting circuit is designed as a simple follower circuit, which allows a level shift at the second input of the second differential stage in a simple manner.
  • the difference signal VP-VN is applied directly to the
  • Transistors of the first differential stage and is provided via transistors of the level-shifting circuits level-shifted at the transistors of the second differential stage.
  • Differential stage take over the actual signal processing, that is, the common mode rejection, the difference and the gain of the positive and negative signal of the differential input signal pair. Further preferably, the gain also contributes to the active load and a subsequent amplifier / comparator stage. In addition, the active load ensures the desired hysteresis. Preferably, a further signal processing, that is, an additional gain, hysteresis and if necessary level adjustment at the output by further or other components allows.
  • the operating point of Level shifting circuits ie the operating point of the follower circuits for the necessary level shift adjusted by the current mirror.
  • the transistor of the current mirror circuit acts as a current source, which causes the current for the level-shifting circuits, that is, the follower circuits, is common mode independent.
  • the input stage further comprises a second one
  • the second supply voltage terminal is electrically conductively connected to a ground potential.
  • the circuit is electrically connected to two fixed potentials.
  • the transistors of the first and / or the second series circuit are all implemented as transistors of one type, in particular as NMOS field-effect transistors.
  • the level-shifting circuits can be produced in a simple manner, inexpensively and in a particularly compact manner. Due to the principle, a suitable level shift can only be achieved with transistors that are of the complementary type of the first three differential stages. These are preferably NMOS transistors. Further preferably, the entire circuit is implemented in CMOS technology, ie, the first three differential stages are realized with NMOS transistors and the level shift is realized in accordance with PMOS transistors. Further preferred is this bipolar circuit
  • an LVDS receiver circuit having a
  • the term connected means electrically conductively connected in the context of this disclosure, thus corresponds to a connection between two
  • FIG. 2 shows a typical receiver-side signal profile of a LVDS transmission of the prior art
  • FIG. 3 shows an input stage of an LVDS receiver circuit of the prior art
  • FIG. 4 is a prior art rail-to-rail comparator circuit of the prior art
  • FIG. 5 is another topology of an input stage for a wide input common mode LVDS receiver of the prior art
  • Figure 6 shows a first embodiment of an inventive
  • Figure 7 shows a second embodiment of an inventive
  • FIG. 6 shows a first exemplary embodiment of an input stage 50 according to the invention for an LVDS receiver circuit 100.
  • the LVDS receiver circuit 100 itself is not shown, but merely indicated by a frame. In this embodiment, the
  • Input stage 50 a supply voltage terminal 41, to which a
  • the input stage 50 comprises a first and a second
  • the step inputs 1 1, 12 are for example with
  • Signal lines 151, 152 connectable as shown in Figure 1.
  • the input stage 50 comprises a first and a second
  • Both the first and the second differential stage 1, 2 in this embodiment comprise two transistors 1-a, 1-b, 2-a, 2-b, wherein both the transistors 1-a, 1-b of the first differential stage 1, as Also, the transistors 2-a, 2-b of the second differential stage 2 are connected in this embodiment purely by way of example at their source terminals.
  • the control inputs, that is, the gate terminals of the transistors 1-a, 1-b of the first differential stage 1 form the inputs 1-1, 1-2 of the first differential stage 1.
  • the control inputs that is, the gate terminals of the transistors 2- a, 2-b of the second differential stage 2 form the inputs 2-1, 2-2 of the second differential stage 2. More specifically, the first input 1 -1 of the first differential stage 1 is described by the control input of the first transistor 1-a of the first differential stage 1 educated.
  • the second input 1-2 of the first differential stage 1 is formed by the control input of the second transistor 1-b of the first differential stage 1.
  • the first input 2-1 of the second differential stage 2 is controlled by the control input of the first
  • Transistor 2-a of the second differential stage 2 is formed.
  • the second input 2-2 of the second differential stage 2 is formed by the control input of the second transistor 2-b of the second differential stage 2.
  • the drain terminals form the
  • Transistors 1-a, 1-b of the first differential stage 1 purely by way of example the outputs of the first differential stage 1, while the drain terminals of the transistors 2-a, 2-b of the second differential stage 2 purely by way of example form the outputs of the second differential stage 2. More specifically, the drain terminal of the first transistor 1-a of the first differential stage 1 forms the first output of the first one
  • the drain terminal of the second transistor 1 -b Furthermore, the drain terminal of the first transistor 2-a of the second differential stage 2 forms the first output of the second differential stage 2. Further, the drain terminal of the second transistor 2-b forms the second differential stage 2, the second output of the second differential stage. 2
  • the outputs of the differential stages can also be formed in each case by the source terminals of the transistors of the differential stage, so that the transistors of a differential stage at their drain terminals
  • Step input 11 purely by way of example directly to the first input 1 -1 of the first differential stage 1 and indirectly, via a first level-shifting circuit 15, connected to the first input 2-1 of the second differential stage 2.
  • the second stage input 12 is connected purely by way of example directly to the second input 1 -2 of the first differential stage 1 and indirectly, via a second level-shifting circuit 16, to the second input 2-2 of the second differential stage 2.
  • the two effect is purely by way of example directly to the first input 1 -1 of the first differential stage 1 and indirectly, via a first level-shifting circuit 15, connected to the first input 2-1 of the second differential stage 2.
  • the second stage input 12 is connected purely by way of example directly to the second input 1 -2 of the first differential stage 1 and indirectly, via a second level-shifting circuit 16, to the second input 2-2 of the second differential stage 2.
  • Level shifting circuits 15, 16 an input signal dependent
  • the input stage 50 further comprises two stage outputs 21, 22, each having a connection of one output each of the first and the second
  • Differential stage 1, 2 have.
  • the first stage output 21 is formed purely by way of example in this first embodiment by an electrically conductive connection from the first output of the first and second differential stage 1, 2, while the second stage output 22 by an electrically conductive connection from the second output first and second differential stage 1, 2 is formed.
  • the first outputs are the first and second
  • Differential stage 1, 2 electrically conductively connected to the first stage output 21, while the second outputs of the first and second differential stage 1, 2 are electrically conductively connected to the second stage output 22. Furthermore, in this first embodiment, the first and the second differential stage 1, 2 via a respective transistor 3-1, 3-2 a third
  • Differential stage 3 connected to the supply voltage terminal 41.
  • the drain terminal of a first transistor 3-1 of a third differential stage 3 is electrically conductively connected to the source terminals of the transistors 1-a, 1-b of the first differential stage 1, while the drain terminal of a second transistor 3 -2 of the third differential stage 3 is electrically conductively connected to the source terminals of the transistors 2-a, 2-b of the second differential stage 2.
  • the source terminals of the transistors 3-1, 3-2 of the third differential stage 3 are in this embodiment together and at the common connection point with the
  • the source terminals of the transistors 3-1, 3-2 of the third differential stage 3 are each electrically conductively connected to the supply voltage terminal 41 of the input stage 50.
  • the choice of the terminals of the transistors 3-1, 3-2 but also be reversed, that is, the source terminals of the transistors 3-1, 3-2 of the third differential stage 3 can with the
  • Source terminals of the transistors 1-a, 1 -b, 2-a, 2-b of the first and second differential stage 1, 2 may be connected, while the drain terminals of
  • Transistors 3-1, 3-2 of the third differential stage 3 is electrically conductively connected to the supply voltage terminal 41 of the input stage 50.
  • the control input of the first transistor 3-1 of the third differential stage 3 is connected to a measuring path 20 interconnecting the step inputs 11, 12, while the control input of the second transistor 3-2 of the third differential stage 3 is provided with a means for providing a reference voltage 30 connected is.
  • the measuring path 20 connecting the step inputs 11, 12 to one another in an electrically conductive manner comprises a series connection of two identical resistors 32, 33, wherein the control input of the first transistor 3-1 of the third differential stage 3 connected to the measuring path 20 is electrically conductive between the heat resistors 32 , 33 of the series circuit is connected to the measuring path 20.
  • the resistors 32, 33 of the measuring path 20 make termination resistors for input stage 50 connectable
  • Common mode voltage VCM (VP + VN) / 2 drops directly between the resistors and thus at the control input of the first transistor 3-1 of the third differential stage 3.
  • the means for providing a reference voltage 30 is in this
  • the reference voltage VCM_REF corresponds in this embodiment, therefore, the nominal amount of the common mode voltage VCM, ie the common mode voltage VCM at an undisturbed signal transmission.
  • the transistors 1 -1, 1 -2, 2-1, 2-2, 3-1, 3-2 of the first, second and third differential stage 1, 2, 3 are all designed as PMOS field-effect transistors.
  • FIG. 7 shows a second exemplary embodiment of a device according to the invention
  • Input stage 50 shown The input stage 50 shown in FIG. 7 represents a further development of the input stage 50 shown in FIG. 6, so that the input stages 50 shown in FIGS. 6 and 7 largely coincide.
  • the components identified in the same way in FIG. 7 correspond to the components marked correspondingly in FIG. 6, so that what was previously described for these components is also designated for the same in FIG.
  • the switching paths of the transistors 3-1, 3-2 of the third differential stage 3 are connected to the supply voltage connection 41 via the switching path of a further transistor 45.
  • the source terminals of the two transistors 3-1, 3-2 of the third differential stage 3 are not directly or directly connected to the supply voltage terminal 41 of the input stage 50, but with the drain terminal of a further transistor 45, whose source terminal is electrically conductively connected to the supply voltage terminal 41 of the input stage 50.
  • Level shifting circuits 15, 16 concretely designed.
  • the first of the level shifting circuits 15 comprises a first series circuit 17-1 of two transistors 15-1, 15-2, the first end of the first one
  • Transistors 15-1, 15-2 of the first series circuit 17-1 are electrically conductively connected to one of the stage inputs 11, 12, respectively. Furthermore, the first input 2-1 of the second differential stage 2 is electrically conductive between the transistors 15-1, 15-2 of the first series circuit 17-1 with the first
  • Series circuit 17-1 is electrically conductive and directly to the
  • the 15-2 of the first series circuit 17-1 is electrically conductive and connected directly to the first transistor 15-1 of the first series circuit 17-1. It is the control input of the first transistor 15-1 of the first series circuit 17-1 which is connected to the first stage input 1 1, while the
  • Control input of the second transistor 15-2 of the first series circuit 17-1 is connected to the second stage input 12.
  • the second of the level shifting circuits 16 comprises a second series circuit 17-2 of two transistors 16-1, 16-2, wherein the first end of the second series circuit 17-2 is electrically conductive with the first
  • Supply voltage terminal 41 is connected.
  • the control inputs of the transistors 16-1, 16-2 of the second series circuit 17-2 are electrically conductively connected to one of the stage inputs 1 1, 12, respectively.
  • the second of the transistors 16-1, 16-2 of the second series circuit 17-2 are electrically conductively connected to one of the stage inputs 1 1, 12, respectively.
  • Inputs 2-2 of the second differential stage 2 is electrically connected between the transistors 16-1, 16-2 of the second series circuit 17-2 to the second series circuit 17-2.
  • the first transistor 16-1 of the second differential stage 2 is electrically connected between the transistors 16-1, 16-2 of the second series circuit 17-2 to the second series circuit 17-2.
  • Series circuit 17-2 is electrically conductive and directly with the
  • the second end of the first series circuit 17-1 and the second end of the second series circuit 17-2 are electrically conductively connected to the switching path of a first transistor 18-1 of a current mirror circuit 18, the input stage 50 also having a second supply voltage connection 42 includes, with which the
  • Embodiment is based on the second supply voltage terminal 42 purely by way of example the ground potential. However, it is also possible for any other potential to be present at the second supply voltage connection 42. In other words, the second ones are not the first one
  • Supply voltage terminal 41 connected ends of the first and second series circuit 17-1, 17-2 purely exemplarily electrically conductively connected to a drain terminal of a first transistor 18-1 of a current mirror circuit 18, wherein the source terminal of the first transistor 18-1 of the current mirror circuit 18th electrically conductive with the second
  • Supply voltage terminal 42 is connected.
  • the control terminal of the first transistor 18-1 of the current mirror circuit 18 is electrically conductively connected to the control terminal of a second transistor 18-2 of the current mirror circuit 18, wherein the source terminal of the second transistor 18-2 of the current mirror circuit 18 is electrically conductive with the second
  • Supply voltage terminal 42 is connected.
  • the drain terminal of the second transistor 18-2 of the current mirror circuit 18 is electrically conductively connected to its control input and via a further transistor to the first supply voltage terminal 41.
  • the outputs of the first and Second differential stage 1, 2 are further connected to further current mirror circuits 37.
  • the current mirror circuits 37 in Figure 7 function as an active load, which in the input stage 50 shown in Figure 7 are responsible for the decision and hysteresis of the comparator.
  • the active load also contributes to the gain, as does the subsequent amplifier / comparator stage.
  • the transistors 15-1, 15-2, 16-1, 16-2 of the first and second series circuits 17-1, 17-2 are all implemented as NMOS field-effect transistors.
  • the series circuits 17-1, 17-2 can also be realized with other transistor types. Furthermore, the transistors 15-1, 15-2, 16-1, 16-2 of the first and second series circuits 17-1, 17-2 are all implemented as NMOS field-effect transistors.
  • the series circuits 17-1, 17-2 can also be realized with other transistor types. Furthermore, the
  • Stage outputs 21, 22 of the input stage 50 are connected to further components of the LVDS receiver circuit 100.
  • the core of this topology are thus the three differential levels 1, 2, 3.
  • the core of this topology are thus the three differential levels 1, 2, 3.
  • Difference signal VP-VN lies directly on the transistors 1-a, 1 -b of the first
  • the first and the second differential stage 1, 2 take over the actual
  • the operating point of the level-shifting circuits 15, 16, that is to say the follower circuits for the necessary level shift, is determined by the
  • the current mirror 18 is set.
  • the current source 18-1 causes the current for the level shifting circuits 15, 16 to be common mode independent.
  • the cross-coupled transistors 15-2, 16-2 that is, the second transistors 15-2, 16-2 of the first and second series circuits 17-1, 17-2, ensure that the current from the first transistor 18-1 is dependent on the signal
  • Delay time and the set by the input stage 50 hysteresis are independent of the common mode.
  • the present input stage 50 is characterized by a large, extending from Vss to VDD
  • Input common mode range off. Furthermore, the provided input stage 50 is characterized by the common mode independence of the parameters
  • the transistors 15-1, 15-2, 16-1 and 16-2 form level shifting circuits which receive the signals VP and VN
  • the transistors 15-1 and 16-1 operate as a follower whose control inputs are connected to VP or VN.
  • the followers 15-1 and 16-1 are at the same time the active load of a further differential stage, which comprises two transistors 15-2 and 16-2.
  • the common node of the differential stage, so its base, is connected to another transistor 18-1.
  • This further transistor 18-1 is the
  • the transistor 18-1 enforces a defined and constant current and therefore defines both the operating points of the differential stage comprising the transistors 15-2 and 16-2 and the operating points of followers 15-1 and 16-1.
  • This constant current is the power requirement of the level-shifting circuit independent of VCM.

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Abstract

Erfindungsgemäß wird eine Eingangsstufe (50) für eine LVDS- Empfängerschaltung (100) zur Verfügung gestellt, welche mindestens einen Versorgungsspannungsanschluss (41) sowie einen ersten und einen zweiten Stufeneingang (11, 12) zur Beaufschlagung mit einem differenziellen Eingangssignalpaar umfasst. Ferner umfasst die Eingangsstufe (50) eine erste und eine zweite Differenzstufe (1, 2), wobei die Stufeneingänge unmittelbar mit jeweils einem Eingang der ersten Differenzstufe und mittelbar, über jeweils eine pegelverschiebende Schaltung (15, 16), mit jeweils einem Eingang der zweiten Differenzstufe verbunden sind. Erfindungsgemäß sind die erste und die zweite Differenzstufe über jeweils einen Transistor einer dritten Differenzstufe (3) mit dem Versorgungsspannungsanschluss verbunden, wobei der Steuereingang eines dieser Transistoren mit einem die Stufeneingänge miteinander verbindenden Messpfad (20) verbunden ist, während der Steuereingang des anderen Transistors mit einem Mittel zur Bereitstellung einer Referenzspannung (30) verbunden ist.

Description

Beschreibung
Titel
Eingangsstufe für eine LVDS-Empfängerschaltung Die vorliegende Erfindung betrifft eine Eingangsstufe für eine LVDS-
Empfängerschaltung, welche mindestens einen
Versorgungsspannungsanschluss, einen ersten und einen zweiten
Stufeneingang zur Beaufschlagung mit einem differenziellen Eingangssignalpaar und eine erste und eine zweite Differenzstufe umfasst. Die
Stufeneingänge der Eingangsstufe sind unmittelbar mit jeweils einem Eingang der ersten Differenzstufe und mittelbar, über jeweils eine pegelverschiebende Schaltung, mit jeweils einem Eingang der zweiten Differenzstufe verbunden. Die Eingangsstufe umfasst ferner zwei Stufenausgänge, die jeweils eine Verbindung aus jeweils einem Ausgang der ersten und der zweiten Differenzstufe aufweisen.
Stand der Technik
Sogenannte LVDS-(Low-Voltage Differential Signaling)-Systeme, oft auch als auf einer Niederspannungs-Differenzialsignalübertragung basierende Systeme bezeichnet, werden schon seit den 1990er Jahren zur schnellen und seriellen
Übertragung digitaler Signale eingesetzt. Dabei werden die Signale differenziell über ein Leitungspaar mit einer - im Vergleich zu der Signalübertragung beispielsweise in CMOS-Systemen - stark reduzierten Signalamplitude übertragen. Eine solche Signalübertragung ermöglicht eine deutlich höhere Übertragungsgeschwindigkeit sowie eine geringere Störabstrahlung gegenüber
CMOS-Systemen, da wesentlich weniger Ladung für den Wechsel zwischen den Zuständen 0 und 1 benötigt wird.
Ein beispielhaftes LVDS-System 300 des Standes der Technik ist in Figur 1 dargestellt. Vereinfacht beschrieben umfasst das LVDS-System 300 eine LVDS- Sendestufe 200, welche eine Stromquelle 202 sowie in diesem Beispiel vier Transistoren 201 umfasst, von welchen jeweils zwei in Reihe geschaltet sind. Mittels einer sogenannten Biasschaltung wird die Stromquelle 202 in ihrem Arbeitspunkt gehalten. Die Stromquelle 202 liefert in diesem Beispiel einen geringen Strom von ca. 3,5 mA. Sie kann aber auch einen beliebigen anderen Strom liefern.
Wie erwähnt ist die Stromquelle 202 mit einer Parallelschaltung aus zwei Reihenschaltungen verbunden, welche jeweils zwei in Reihe geschaltete
Transistoren 201 aufweisen. Innerhalb einer Reihenschaltung werden die Transistoren 201 der Reihenschaltung mit Spannungen unterschiedlicher Beträge angesteuert, was in Figur 1 durch unterschiedliche Vorzeichen vor den Gate-Eingängen der Transistoren 201 zum Ausdruck gebracht ist. Dabei unterscheiden sich die Vorzeichen der an den Transistoren anliegenden
Spannungen im Uhrzeigersinn alternierend, sodass, bezogen auf die
Gleichtaktspannung VCM (siehe unten), zwischen den Transistoren 201 der Reihenschaltungen gegensätzliche Spannungen abfallen. Während, bezogen auf die Gleichtaktspannung VCM, in der in Figur 1 gezeigten Situation zwischen den Transistoren einer der Reihenschaltungen eine positive Spannung VP abfällt, fällt, abermals bezogen auf die Gleichtaktspannung VCM, zwischen den Transistoren der anderen Reihenschaltungen eine negative Spannung VN ab. Zwischen den Transistoren 201 der Reihenschaltungen ist die LVDS-Sendestufe 201 mit jeweils einer Signalleitung 151 , 152 verbunden, über welche die differenzielle Signalübertragung ermöglicht wird. Die über diese Signalleitungen 151 , 152 übertragenen Signale sind schematisch in Figur 2 dargestellt. Sie bilden eine sogenannte impedanzkontrollierte Übertragungsstrecke. Ebenfalls schematisch ist in Figur 1 angedeutet, wie sich das bei einer Signalübertragung zwischen den Signalleitungen 151 , 152 einstellende elektrische Feld 140 abzeichnet, ist also das elektrische Feld 140 in einem Querschnitt 143 durch die ein
Signalleitungspaar bildenden Signalleitungen 151 , 152 dargestellt. Die
Signalleitungen 151 , 152 sind am empfängerseitigen Ende mit einem
Abschlusswiderstand 160 verbunden, über welchem eine Spannung abfällt, die von einer mit den Signalleitungen 151 , 152 elektrisch leitfähig verbundenen LVDS-Empfängerschaltung 100 verwendet, ausgewertet und oder weiter verarbeitet wird. Die differenzielle Übertragung erfolgt, um der mit der Verringerung der
Signalamplitude einhergehenden Vergrößerung der Störempfindlichkeit der Signalübertragung entgegenzuwirken. Differenzielle Signalübertragung bedeutet, dass die zu übertragende Information nur über die Spannungsdifferenz zwischen den zwei Signalleitungen übertragen wird. Bei einer solchen Übertragung werden
Störungen, die sich auf den Gleichtakt der Signale auswirken, also beide
Signale beziehungsweise die Signale in beiden Signalleitungen gleichermaßen beeinträchtigen, weitgehend unterdrückt. In Figur 2 ist ein typischer empfängerseitiger Signalverlauf einer LVDS-
Übertragung des Standes der Technik dargestellt, wie er sich beispielsweise in der in Figur 1 gezeigten LVDS-Empfängerschaltung 100 ergibt. Dabei ist allgemein die Spannung U über der Zeit t abgetragen. Mit durchgezogener Linie ist oben in Figur 2 der Verlauf eines ersten Signals eines Signalpaares über der Zeit t dargestellt, welches in dem Beispiel aus Figur 1 über die zweite
Signalleitung 152 übertragen wird. Mit gestrichelter Linie ist oben in Figur 2 der Verlauf eines zweiten Signals des Signalpaares über der Zeit t dargestellt, welches in dem Beispiel aus Figur 1 über die erste Signalleitung 151 übertragen wird. Dazwischen ist mit einer Strichpunkt-Linie der Verlauf der
Gleichtaktspannung VCM (englisch: Common Mode Voltage) dargestellt, welcher sich gemäß der Formel VCM = 0,5 * (VP + VN) errechnet, wobei VP das erste Signal - auch als positives Signal bezeichnet - und VN das zweite Signal - auch als negatives Signal bezeichnet - ist. Im Bereich S ist der Einfluss einer Störung, in diesem Beispiel eines sogenannten Masseversatzes, auf den Verlauf des positiven Signals VP, des negativen Signals VN und der Gleichtaktspannung VCM dargestellt. Die Ursache der dargestellten Störung ist in Figur 2 nicht zu erkennen. Neben einem Masseversatz als Ursache können auch andere
Störungen, beispielsweise direkt eingekoppelte Störung oder Störung in der Sendestufe, ursächlich sein.
Darunter (in Figur 2 mittig) ist der Verlauf des sich aus dem positiven Signal VP und dem negativen Signal VN gemäß der Formel VID = VP - VN ergebenden differenziellen Eingangssignals VID der LVDS-Empfängerschaltung 100 dargestellt. Die Gleichtaktunterdrückung an der Empfängerseite - also der LVDS-Empfängerschaltung 100 - bewirkt, dass die Störung im Bereich S keinen
Einfluss auf den Verlauf des differenziellen Eingangssignals VID der LVDS- Empfängerschaltung 100 hat. Unten in Figur 2 ist der Verlauf des sich aus dem differenziellen Eingangssignal VID der LVDS-Empfängerschaltung 100 ergebenden, empfangenen digitalen Signals dargestellt. Gemäß den aktuellen Standards muss eine LVDS-Sendestufe für einen zuverlässigen Betrieb für einen definierten Gleichtakt der Signale sorgen.
Besonders bei der Kommunikation zwischen zwei Geräten kann es aber zu erheblichen Störungen des Gleichtakts durch Kopplungen auf das
Signalleitungspaar oder durch den in Figur 2 dargestellten Masseversatz (siehe den Bereich S in Figur 2) kommen. Für einen robusten Betrieb muss der
Gleichtaktbereich einer LVDS-Empfängerschaltung deswegen deutlich größer sein als der Gleichtaktbereich der LVDS-Sendestufe. Im Idealfall reicht dann der zulässige Gleichtakt der LVDS-Empfängerschaltung von dessen Massepotenzial bis zu dessen Versorgungsspannung.
Im Stand der Technik sind verschiedene Ansätze beziehungsweise
Schaltungskonzepte bekannt, die darauf abzielen, einen solchen
Gleichtaktbereich zu gewährleisten beziehungsweise zumindest eine
Annäherung an einen solchen Gleichtaktbereich zu erreichen. Eines der am häufigsten eingesetzten Schaltungskonzepte ist in Figur 3 gezeigt. Dabei handelt es sich um einen Komparator mit einer sogenannten PMOS-Eingangsstufe. Die in Figur 3 gezeigte Schaltung ist auch als verbreitete Komparatorschaltung mit PMOS-Eingangsstufe bekannt. Die in Figur 3 dargestellte Eingangsstufe 60 einer LVDS-Empfängerschaltung
1 10 des Standes der Technik (nicht explizit dargestellt in Figur 3) umfasst eine Differenzstufe 59, an deren Eingängen ein differenzielles Eingangssignalpaar anliegt. Mittels der Differenzstufe 59 wird die Eingangsgleichtaktspannung VCM des Eingangssignalpaares Vp, VN weitgehend unterdrückt und die anliegende Differenzspannung verarbeitet. Mittels einer aktiven Last - hier realisiert als am
Vss-Knoten angeschlossene NMOS-Transistoren, und den über die aktive Last angesteuerten Stromspiegeln, also den PMOS-Transistoren am VDD-Knoten, wird das Differenzsignal in ein digitales Signal gewandelt. Die Differenzstufe 59 ist elektrisch leitfähig mit einer hier als PMOS-Transistor ausgeführten Stromquelle 58 verbunden. Durch eine geeignete Dimensionierung der aktiven Last kann bedarfsgerecht eine Hysterese für den Eingang eines Komparators der LVDS- Empfängerschaltung 110 eingestellt werden. Der Nachteil dieser
Schaltungstopologie liegt im einseitig eingeschränkten Gleichtaktbereich. Die Untergrenze des Gleichtakts am Eingang kann - je nach Dimensionierung - fast bis an das Massepotenzial der Schaltung reichen. Die Gleichtaktobergrenze der in Figur 3 dargestellten Eingangsstufe 60 ist auf eine Spannung beschränkt, welche kleiner als VDD-(|VDSsat|+|VGs|) ist, wobei VDD einer der Eingangsstufe 60 bereitgestellten Versorgungsspannung entspricht. Vüssat entspricht der Drain- Source-Spannung der aktiven Last in Sättigung, während VGS der Gate-Source
Spannung der aktiven Last entspricht. Mit anderen Worten ausgedrückt ist Vüssat die Sättigungsspannung, also die Drain-Source-Spannung, welche mindestens erforderlich ist um die Stromquelle 58 zu betreiben. Im Normalfall ist
|VDS|>|VDSsat|. Bei kleineren Spannungen arbeitet der Transistor nicht mehr als Stromquelle. Er ähnelt dann in seinem Verhalten einem Wderstand. Die Summe aus |VDSsat|+|VGs| kann durchaus mehr als 1 ,5 V betragen und stellt bei den erforderlichen kleinen Betriebsspannungen (typisch 2,4 V - 3,3 V) moderner Prozesstechnologien eine signifikante Beschränkung dar. Die einseitige Beschränkung der zulässigen Gleichtaktspannung kann mit einer
Rail-to-Rail-Eingangsstufe aufgehoben werden, wie sie in Figur 4 dargestellt ist. Mit anderen Worten ausgedrückt zeigt Figur 4 eine Komparatorschaltung mit Rail-to-Rail Eingangsstufe des Standes der Technik. In dieser Topologie überlagern sich die Eingangsgleichtaktbereiche von einer PMOS-Differenzstufe 71 und einer NMOS-Differenzstufe 72, so dass in Summe der mögliche
Gleichtaktbereich von Vss bis VDD reicht. Die jeweiligen Gleichtaktbereiche müssen dabei so groß sein, dass sie sich in der Mitte zwischen VDD und Vss hinreichend überlappen. Ungünstig hierbei ist die starke Gleichtaktabhängigkeit der Verstärkung. In der
Nähe von VDD oder Vss trägt entweder nur das NMOS-Transistor-Paar der NMOS-Differenzstufe 72 oder nur das PMOS-Transistor-Paar der PMOS- Differenzstufe 71 zur Verstärkung bei. Das bedeutet, es steht nur die jeweilige Transkonduktanz der Transistoren GrriPMos, GrriNMos und nicht die Summe der Transkonduktanzen GmpMos+GmNMos der Transistoren zur Verfügung. Dies resultiert in einer kleineren Verstärkung und in größeren Verzögerungszeiten. Der Einsatz von zusätzlichen sogenannten Constant-Gm-Regelschaltungen kann diesen Nachteil zwar ausgleichen, vergrößert den Strombedarf aber erheblich. Ein weiterer Nachteil besteht in der deutlich erschwerten Realisierbarkeit einer gut definierten Hysterese.
Eine andere Topologie einer Eingangsstufe für einen LVDS Empfänger des Standes der Technik mit weitem Eingangsgleichtaktbereich ist in Figur 5 gezeigt. Diese umfasst eine Parallelschaltung zweier PMOS-Differenzstufen 81 , 82, die jeweils zwei PMOS-Transistoren 81 -1 , 81 -2, 82-1 , 82-2 aufweisen. Das
Besondere hierbei ist, dass die zweite der PMOS-Differenzstufen 82 nicht direkt, also nicht unmittelbar mit den Differenzeingängen VP und VN der Eingangsstufe - auch Stufeneingänge genannt - verbunden ist, sondern dass im Betrieb der Schaltung eine pegelverschobene Variante der Signale VP, VN an den Eingängen der zweiten PMOS-Differenzstufe 82 anliegt. Die Pegelverschiebung wird mit pegelverschiebenden Schaltungen, also mit sogenannten Folger-Schaltungen
91 , 92 realisiert, welche jeweils einen Transistor 91 -1 , 92-1 und jeweils einen Lastwiderstand 91-2, 92-2 aufweisen. Da die zweite der Differenzstufen 82 über die Schaltstrecke eines weiteren Transistors 83 an die Versorgungsspannung VDD der Eingangsstufe angebunden ist, ergibt sich die Gleichtaktobergrenze zu VDD-(|VDssat83|+ |VGS82-i |-VGS9i-i ). Dabei entspricht VDssat83 der Drain-Source-
Sättigungsspannung des weiteren Transistors 83, VGS82-I der Gate-Source Spannung des ersten Transistors 82-1 der zweiten PMOS-Differenzstufe 82 und VGS9I-I der Gate-Source Spannung des Transistors 91 -1 derjenigen Folger- Schaltung 91 , mit welcher der erste Transistor 82-1 der zweiten PMOS- Differenzstufe 82 elektrisch leitfähig verbunden ist. Mit einer geeigneten
Dimensionierung der in der Eingangsstufe zur Anwendung kommenden
Komponenten wird erreicht, dass der oben erwähnte Term in den Klammern nahezu verschwindet und ein Gleichtaktbereich wie bei der Topologie in Figur 4 erreicht wird.
Nachteilig an diesem Konzept ist die Definition der Arbeitspunkte der
Transistoren 82-1 , 82-2, 91-1 und 92-1 . Mit Hilfe der Terminierungswiderstände beziehungsweise Abschlusswiderstände 94 und 96 wird der Eingangsgleichtakt, also die Gleichtaktspannung VCM gemessen. Diese Spannung wird genutzt um den Arbeitspunktstrom von den Transistoren 82-1 , 82-2 der zweiten PMOS-
Differenzstufe 82 mittels eines Einstell-Transistors 97 sowie einem Stromspiegel 98 einzustellen, wobei der Stromspiegel 98 einen Spiegeltransistor 98-1 sowie den weiteren Transistor 83 umfasst. Der resultierende Strom ist nicht nur von der Gleichtaktspannung VCM, sondern auch von der Differenz aus den
Versorgungspannungen der Eingangsstufe VDD-VSS, der Temperatur und der Prozesslage abhängig.
Ähnliche Abhängigkeiten gelten auch für die Arbeitspunktströme der Transistoren 91-1 , 92-1 der Folger-Schaltungen 91 , 92. Hinzu kommt, dass die Folger- Schaltungen 91 , 92 das Eingangssignal ungefähr mit einem Faktor von 0,7 bedämpfen und somit größere Gleichtaktspannungen für eine Verkleinerung der pegelverschobenen Differenzsignale sorgen. Das alles führt dazu, dass hier die Stromaufnahme und damit die Hysterese und die Verzögerungszeit Funktionen der Gleichtaktspannung und anderer Parameter - zum Beispiel von VDD, Temperatur und Prozesslage - sind.
Offenbarung der Erfindung
Erfindungsgemäß wird eine Eingangsstufe für eine LVDS-Empfängerschaltung zur Verfügung gestellt, welche mindestens einen
Versorgungsspannungsanschluss sowie einen ersten und einen zweiten
Stufeneingang zur Beaufschlagung mit einem differenziellen Eingangssignalpaar umfasst. Ferner umfasst die Eingangsstufe eine erste und eine zweite
Differenzstufe, wobei die Stufeneingänge unmittelbar mit jeweils einem Eingang der ersten Differenzstufe und mittelbar, über jeweils eine pegelverschiebende Schaltung, mit jeweils einem Eingang der zweiten Differenzstufe verbunden sind. Des Weiteren umfasst die Eingangsstufe zwei Stufenausgänge, die jeweils eine Verbindung aus jeweils einem Ausgang der ersten und der zweiten
Differenzstufe aufweisen. Erfindungsgemäß sind die erste und die zweite Differenzstufe über jeweils einen Transistor einer dritten Differenzstufe mit dem Versorgungsspannungsanschluss verbunden, wobei der Steuereingang eines dieser Transistoren mit einem die Stufeneingänge miteinander verbindenden Messpfad verbunden ist, während der Steuereingang des anderen Transistors mit einem Mittel zur Bereitstellung einer Referenzspannung verbunden ist. Der Vorteil einer derartigen Eingangsstufe liegt in der Verkleinerung
beziehungsweise in der Beseitigung der im Zusammenhang mit insbesondere den zuvor beschriebenen Schaltungen beziehungsweise Eingangsstufen genannten Problemfelder. Insbesondere ermöglicht die erfindungsgemäße Eingangsstufe eine Maximierung des erlaubten Gleichtaktbereichs und gleichzeitig die Beseitigung der Abhängigkeit kritischer Schaltungsparameter, wie beispielsweise der Stromaufnahme oder der Verzögerungszeit von dem
Gleichtakt.
Bevorzugt ist der mit dem Messpfad verbundene Transistor der dritten
Differenzstufe unmittelbar, also direkt elektrisch leitfähig mit der ersten
Differenzstufe verbunden. Ferner bevorzugt ist der mit dem Mittel zur
Bereitstellung einer Referenzspannung verbundene Transistor der dritten Differenzstufe unmittelbar, also direkt elektrisch leitfähig mit der zweiten
Differenzstufe verbunden. Bevorzugt weist die Eingangsstufe also eine dritte Differenzstufe auf, von welcher ein erster Transistor elektrisch leitfähig mit der ersten Differenzstufe verbunden ist und von welcher ein zweiter Transistor elektrisch leitfähig mit der zweiten Differenzstufe verbunden ist. Die Schaltstrecken der Transistoren der dritten Differenzstufe sind jeweils elektrisch leitfähig mit dem
Versorgungsspannungsanschluss verbunden.
Bevorzugt sind ein erster Ausgang der ersten Differenzstufe und ein erster Ausgang der zweiten Differenzstufe elektrisch leitfähig mit einem ersten
Stufenausgang der Eingangsstufe verbunden. Ferner bevorzugt sind ein zweiter Ausgang der ersten Differenzstufe und ein zweiter Ausgang der zweiten
Differenzstufe elektrisch leitfähig mit einem zweiten Stufenausgang der
Eingangsstufe verbunden.
Ferner bevorzugt umfassen die erste und/oder die zweite und/oder die dritte Differenzstufe jeweils zwei Transistoren, die jeweils an ihren Drain-Anschlüssen oder an ihren Source-Anschlüssen miteinander elektrisch leitfähig verbunden sind.
Bevorzugt entspricht die von dem Mittel zur Bereitstellung einer
Referenzspannung bereitgestellte Referenzspannung einer voreingestellten konstanten Spannung, die identisch mit einer vorbestimmten, optimalen beziehungsweise gewünschten und/oder auf die Eingangsstufe angepassten Gleichtaktspannung VCM_REF ist. Bevorzugt umfasst das Mittel zur Bereitstellung einer Referenzspannung eine Referenzspannungsquelle. Ferner bevorzugt umfasst das Mittel zur Bereitstellung einer Referenzspannung einen Widerstand, an welchem die Referenzspannung abfällt.
Bevorzugt sind die Transistoren der ersten und/oder der zweiten und/oder der dritten Differenzstufe allesamt als Transistoren eines Typs, insbesondere als PMOS-Feldeffekt-Transistoren ausgeführt. Bevorzugt ist mit dem Typ eines Transistors dessen Bauweise, dessen Dimensionierung, also dessen Geometrie, die Technologie und Funktionsweise des Transistors und/oder dessen
Fertigungsweise gemeint. Derartige Eingangsstufen lassen sich gegenüber anderen Bauweisen einfach, kostengünstig und kompakt fertigen und
ermöglichen eine im Vergleich zu anderen Schaltungstopologien einfache Ansteuerung.
Vorzugsweise weist der die Stufeneingänge miteinander verbindende Messpfad eine Reihenschaltung aus zwei identischen Widerständen auf, wobei der Steuereingang des mit dem Messpfad verbundenen Transistors der dritten Differenzstufe elektrisch leitfähig zwischen den Wderständen der
Reihenschaltung mit dem Messpfad verbunden ist. In einer derartigen
Ausführung stellt sich die Gleichtaktspannung VCM = 0,5*(VP+VN) eines differenziellen Eingangssignalpaars zwischen den identischen Wderständen ein, welche mithin den mit dem Messpfad verbundenen Transistor der dritten
Differenzstufe ansteuert. In Kombination mit der Ansteuerung des anderen
Transistors der dritten Differenzstufe über die Referenzspannung wird der Fußpunktstrom der Eingangsstufe vorteilhaft entweder an der ersten oder an der zweiten Differenzstufe bereitgestellt. Bevorzugt sind im Idealfall, das heißt ohne jegliche Toleranz der Bauteile, für den Fall VCM = VCM_REF die Fußpunktströme der ersten und der zweiten Differenzstufe gleich. Unabhängig davon entspricht die
Summe dieser beiden Fußpunktströme immer dem Fußpunktstrom der dritten Differenzstufe. Der Fußpunktstrom der dritten Differenzstufe wird abhängig von der Differenz VCM-VCM REF auf die erste und zweite Differenzstufe aufgeteilt.
Ferner bevorzugt umfasst der Messpfad nur einen Wderstand oder mehr als zwei Wderstände, wobei die Anordnung und Dimensionierung der Widerstände des Messpfades derart ist, dass die Gleichtaktspannung VCM = 0,5*(VP+VN) eines differenziellen Eingangssignalpaars an dem Punkt des Messpfades zur
Verfügung gestellt wird, an welchem der Steuereingang des Transistors der dritten Differenzstufe mit dem Messpfad elektrisch leitfähig verbunden ist.
Bevorzugt fällt also bei Beaufschlagung der Stufeneingänge mit einem differenziellen Eingangssignalpaar die Gleichtaktspannung VCM des
differenziellen Eingangssignalpaars zwischen den identischen Widerständen des Messpfades ab.
Bevorzugt entsprechen die identischen Widerstände Abschlusswiderständen von mit der Eingangsstufe verbindbaren Signalleitungen.
In einer bevorzugten Ausführungsform sind die Schaltstrecken der Transistoren der dritten Differenzstufe über die Schaltstrecke eines weiteren Transistors mit dem Versorgungsspannungsanschluss verbunden. In einer derartigen
Ausführungsform funktioniert der weitere Transistor vorteilhaft als
Fußpunktstromquelle. Mit anderen Worten ausgedrückt wird in einer derartigen Ausführung der Fußpunktstrom über den weiteren Transistor bereitgestellt. Bevorzugt sind also die Schaltstrecken der Transistoren der dritten Differenzstufe elektrisch leitfähig mit einer Fußpunktstromquelle verbunden. Bevorzugt ist die Fußpunktstromquelle mit dem Versorgungsspannungsanschluss verbunden.
Ferner bevorzugt sind die Schaltstrecken der Transistoren der dritten
Differenzstufe über einen Wderstand mit dem Versorgungsspannungsanschluss verbunden. Des Weiteren bevorzugt sind die Transistoren der dritten
Differenzstufe jeweils mit einem weiteren Transistor in Reihe geschaltet, welcher seinerseits elektrisch leitfähig mit dem Versorgungsspannungsanschluss der
Eingangsstufe verbunden ist. Bevorzugt sind die Source-Anschlüsse oder die Drain-Anschlüsse der Transistoren der dritten Differenzstufe mit dem Source- Anschluss oder dem Drain-Anschluss eines weiteren Transistors elektrisch leitfähig verbunden, wobei der nicht mit den Transistoren der dritten
Differenzstufe verbundene Anschluss des weiteren Transistors elektrisch leitfähig mit dem Versorgungsspannungsanschluss der Eingangsstufe verbunden ist.
Vorzugsweise umfasst eine erste der pegelverschiebenden Schaltungen eine erste Reihenschaltung aus zwei Transistoren, wobei das erste Ende der ersten Reihenschaltung elektrisch leitfähig mit dem Versorgungsspannungsanschluss verbunden ist. Ferner bevorzugt sind die Steuereingänge der Transistoren der ersten Reihenschaltung elektrisch leitfähig mit jeweils einem der Stufeneingänge verbunden, und ist der erste der Eingänge der zweiten Differenzstufe elektrisch leitfähig zwischen den Transistoren der ersten Reihenschaltung mit der ersten Reihenschaltung verbunden. In einer derartigen Ausführungsform ist die erste pegelverschiebende Schaltung als einfache Folger-Schaltung ausgeführt, welche eine Pegelverschiebung an dem ersten Eingang der zweiten Differenzstufe auf einfache Art und Weise ermöglicht.
Bevorzugt umfasst die zweite der pegelverschiebenden Schaltungen eine zweite Reihenschaltung aus zwei Transistoren, wobei das erste Ende der zweiten
Reihenschaltung elektrisch leitfähig mit dem Versorgungsspannungsanschluss verbunden ist und wobei die Steuereingänge der Transistoren der zweiten Reihenschaltung elektrisch leitfähig mit jeweils einem der Stufeneingänge verbunden sind. Ferner bevorzugt ist der zweite der Eingänge der zweiten Differenzstufe elektrisch leitfähig zwischen den Transistoren der zweiten
Reihenschaltung mit der zweiten Reihenschaltung verbunden. In einer derartigen Ausführungsform ist auch die zweite pegelverschiebende Schaltung als einfache Folger-Schaltung ausgeführt, welche eine Pegelverschiebung an dem zweiten Eingang der zweiten Differenzstufe auf einfache Art und Weise ermöglicht. In einer derartigen Ausführung liegt das Differenzsignal VP-VN direkt an den
Transistoren der ersten Differenzstufe und wird über Transistoren der pegelverschiebenden Schaltungen pegelverschoben an den Transistoren der zweiten Differenzstufe zur Verfügung gestellt. Die erste und die zweite
Differenzstufe übernehmen die eigentliche Signalverarbeitung, dass heißt die Gleichtaktunterdrückung, die Differenzbildung sowie die Verstärkung des positiven und des negativen Signals des differenziellen Eingangssignalpaars. Ferner bevorzugt tragen zur Verstärkung auch die aktive Last und eine nachfolgende Verstärker-/Komparatorstufe bei. Zudem sorgt die aktive Last für die gewünschte Hysterese. Bevorzugt wird eine weitere Signalverarbeitung, also eine zusätzliche Verstärkung, Hysterese und eine bedarfsweise Pegelanpassung am Ausgang durch weitere beziehungsweise andere Komponenten ermöglicht.
In einer bevorzugten Ausführungsform ist das zweite Ende der ersten
Reihenschaltung und das zweite Ende der zweiten Reihenschaltung elektrisch leitfähig mit der Schaltstrecke eines Transistors einer Stromspiegelschaltung verbunden. In einer derartigen Ausführung wird der Arbeitspunkt der pegelverschiebenden Schaltungen, also der Arbeitspunkt der Folger-Schaltungen für die nötige Pegelverschiebung durch den Stromspiegel eingestellt. Bevorzugt fungiert der Transistor der Stromspiegelschaltung als Stromquelle, welche bewirkt, dass der Strom für die pegelverschiebenden Schaltungen, also die Folger-Schaltungen, gleichtaktunabhängig ist.
Vorzugsweise umfasst die Eingangsstufe ferner einen zweiten
Versorgungsspannungsanschluss, wobei die Stromspiegelschaltung elektrisch leitfähig mit dem zweiten Versorgungsspannungsanschluss verbunden ist.
Bevorzugt ist der zweite Versorgungsspannungsanschluss elektrisch leitfähig mit einem Massepotenzial verbunden. In dieser Ausführung ist die Schaltung elektrisch leitfähig mit zwei festen Potenzialen verbunden.
In einer bevorzugten Ausführungsform sind die Transistoren der ersten und/oder der zweiten Reihenschaltung allesamt als Transistoren eines Typs, insbesondere als NMOS-Feldeffekt-Transistoren ausgeführt. In einer derartigen Ausführung lassen sich die pegelverschiebenden Schaltungen auf einfache Weise, kostengünstig und besonders kompakt herstellen. Prinzip bedingt kann eine geeignete Pegelverschiebung nur mit Transistoren erzielt werden, die vom komplementären Typ der ersten drei Differenzstufen sind. Bevorzugt sind dies NMOS-Transistoren. Ferner bevorzugt ist die gesamte Schaltung in CMOS- Technologie ausgeführt, sind also die ersten drei Differenzstufen mit NMOS- Transistoren realisiert und ist die Pegelverschiebung entsprechend mit PMOS- Transistoren realisiert. Ferner bevorzugt ist diese Schaltung mit Bipolar
Transistoren, also mit NPN-Transistoren und PNP-Transistoren realisiert.
Ferner wird bevorzugt eine LVDS-Empfängerschaltung mit einer
erfindungsgemäßen Eingangsstufe zur Verfügung gestellt. Bei einer solchen LVDS-Empfängerschaltung kommen die zuvor im Zusammenhang mit der erfindungsgemäßen Eingangsstufe erwähnten Vorteile zum Tragen.
Bevorzugt meint der Begriff verbunden im Rahmen dieser Offenbarung elektrisch leitfähig verbunden, entspricht also eine Verbindung zwischen zwei
Komponenten einer elektrisch leitfähigen Verbindung dieser Komponenten. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben und in der Beschreibung beschrieben.
Zeichnungen
Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen:
Figur 1 ein beispielhaftes LVDS-System des Standes der Technik,
Figur 2 einen typischen empfängerseitigen Signalverlauf einer LVDS- Übertragung des Standes der Technik,
Figur 3 eine Eingangsstufe einer LVDS-Empfängerschaltung des Standes der
Technik,
Figur 4 eine Komparatorschaltung mit Rail-to-Rail Eingangsstufe des Standes der Technik, Figur 5 eine andere Topologie einer Eingangsstufe für einen LVDS Empfänger des Standes der Technik mit weitem Eingangsgleichtaktbereich,
Figur 6 ein erstes Ausführungsbeispiel einer erfindungsgemäßen
Eingangsstufe, und
Figur 7 ein zweites Ausführungsbeispiel einer erfindungsgemäßen
Eingangsstufe.
Ausführungsformen der Erfindung
In der Figur 6 ist ein erstes Ausführungsbeispiel einer erfindungsgemäßen Eingangsstufe 50 für eine LVDS-Empfängerschaltung 100 gezeigt. Die LVDS- Empfängerschaltung 100 selbst ist nicht dargestellt, sondern lediglich durch einen Rahmen angedeutet. In diesem Ausführungsbeispiel umfasst die
Eingangsstufe 50 einen Versorgungsspannungsanschluss 41 , an welchem eine
Versorgungsspannungsquelle zur Bereitstellung eines Versorgungsspannungspotenzials VDD anschließbar ist. Des Weiteren umfasst die erfindungsgemäße Eingangsstufe 50 einen ersten und einen zweiten
Stufeneingang 11 , 12 zur Beaufschlagung mit einem differenziellen
Eingangssignalpaar. Die Stufeneingänge 1 1 , 12 sind beispielsweise mit
Signalleitungen 151 , 152 wie in Figur 1 dargestellt verbindbar.
Des Weiteren umfasst die Eingangsstufe 50 eine erste und eine zweite
Differenzstufe 1 , 2, wobei die Stufeneingänge 11 , 12 unmittelbar mit jeweils einem Eingang 1-1 , 1-2 der ersten Differenzstufe 1 und mittelbar, über jeweils eine pegelverschiebende Schaltung 15, 16, mit jeweils einem Eingang 2-1 , 2-2 der zweiten Differenzstufe 2 verbunden sind. Sowohl die erste als auch die zweite Differenzstufe 1 , 2 umfassen in diesem Ausführungsbeispiel zwei Transistoren 1-a, 1-b, 2-a, 2-b, wobei sowohl die Transistoren 1 -a, 1 -b der ersten Differenzstufe 1 , als auch die Transistoren 2-a, 2-b der zweiten Differenzstufe 2 in diesem Ausführungsbeispiel rein beispielhaft an ihren Source-Anschlüssen miteinander verbunden sind. Die Steuereingänge, dass heißt die Gate- Anschlüsse der Transistoren 1-a, 1-b der ersten Differenzstufe 1 bilden die Eingänge 1-1 , 1-2 der ersten Differenzstufe 1. Die Steuereingänge, dass heißt die Gate-Anschlüsse der Transistoren 2-a, 2-b der zweiten Differenzstufe 2 bilden die Eingänge 2-1 , 2-2 der zweiten Differenzstufe 2. Genauer beschrieben wird der ersten Eingang 1 -1 der ersten Differenzstufe 1 durch den Steuereingang des ersten Transistors 1-a der ersten Differenzstufe 1 gebildet. Der zweite Eingang 1-2 der ersten Differenzstufe 1 wird durch den Steuereingang des zweiten Transistors 1-b der ersten Differenzstufe 1 gebildet. Der erste Eingang 2- 1 der zweiten Differenzstufe 2 wird durch den Steuereingang des ersten
Transistors 2-a der zweiten Differenzstufe 2 gebildet. Der zweite Eingang 2-2 der zweiten Differenzstufe 2 wird durch den Steuereingang des zweiten Transistors 2-b der zweiten Differenzstufe 2 gebildet. In diesem ersten Ausführungsbeispiel bilden die Drain-Anschlüsse der
Transistoren 1-a, 1-b der ersten Differenzstufe 1 rein beispielhaft die Ausgänge der ersten Differenzstufe 1 , während die Drain-Anschlüsse der Transistoren 2-a, 2-b der zweiten Differenzstufe 2 rein beispielhaft die Ausgänge der zweiten Differenzstufe 2 bilden. Genauer beschrieben bildet der Drain-Anschluss des ersten Transistors 1-a der ersten Differenzstufe 1 den ersten Ausgang der ersten
Differenzstufe 1. Ferner bildet der Drain-Anschluss des zweiten Transistors 1 -b der ersten Differenzstufe 1 den zweiten Ausgang der ersten Differenzstufe 1. Des Weiteren bildet der Drain-Anschluss des ersten Transistors 2-a der zweiten Differenzstufe 2 den ersten Ausgang der zweiten Differenzstufe 2. Ferner bildet der Drain-Anschluss des zweiten Transistors 2-b der zweiten Differenzstufe 2 den zweiten Ausgang der zweiten Differenzstufe 2.
In anderen Ausführungsbeispielen erfindungsgemäßer Eingangsstufen können die Ausgänge der Differenzstufen aber auch jeweils durch die Source- Anschlüsse der Transistoren der Differenzstufe gebildet werden, sodass die Transistoren einer Differenzstufe an ihren Drain-Anschlüssen
zusammengeschaltet sind. In diesem Ausführungsbeispiel ist der erste
Stufeneingang 11 rein beispielhaft direkt mit dem ersten Eingang 1 -1 der ersten Differenzstufe 1 und mittelbar, über eine erste pegelverschiebende Schaltung 15, mit dem ersten Eingang 2-1 der zweiten Differenzstufe 2 verbunden. Ferner ist der zweite Stufeneingang 12 rein beispielhaft direkt mit dem zweiten Eingang 1 -2 der ersten Differenzstufe 1 und mittelbar, über eine zweite pegelverschiebende Schaltung 16, mit dem zweiten Eingang 2-2 der zweiten Differenzstufe 2 verbunden. In diesem Ausführungsbeispiel bewirken die zwei
pegelverschiebenden Schaltungen 15, 16 eine eingangssignalabhängige
Veränderung der Ansteuerung des ersten und zweiten Transistors 2-1 , 2-2 der zweiten Differenzstufe 2, was im Zusammenhang mit Figur 7 näher beschrieben wird.
Die Eingangsstufe 50 umfasst ferner zwei Stufenausgänge 21 , 22, die jeweils eine Verbindung aus jeweils einem Ausgang der ersten und der zweiten
Differenzstufe 1 , 2 aufweisen. Mit anderen Worten ausgedrückt wird der erste Stufenausgang 21 in diesem ersten Ausführungsbeispiel rein beispielhaft gebildet durch eine elektrisch leitfähige Verbindung aus dem ersten Ausgang der ersten und der zweiten Differenzstufe 1 , 2, während der zweite Stufenausgang 22 durch eine elektrisch leitfähige Verbindung aus dem zweite Ausgang der ersten und der zweiten Differenzstufe 1 , 2 gebildet wird. Abermals mit anderen Worten ausgedrückt sind die ersten Ausgänge der ersten und zweiten
Differenzstufe 1 , 2 elektrisch leitfähig mit dem ersten Stufenausgang 21 verbunden, während die zweiten Ausgänge der ersten und zweiten Differenzstufe 1 , 2 elektrisch leitfähig mit dem zweiten Stufenausgang 22 verbunden sind. Des Weiteren sind in diesem ersten Ausführungsbeispiel die erste und die zweite Differenzstufe 1 , 2 über jeweils einen Transistor 3-1 , 3-2 einer dritten
Differenzstufe 3 mit dem Versorgungsspannungsanschluss 41 verbunden. Mit anderen Worten ausgedrückt ist der Drain-Anschluss eines ersten Transistors 3- 1 einer dritten Differenzstufe 3 elektrisch leitfähig mit den Source-Anschlüssen der Transistoren 1-a, 1-b der ersten Differenzstufe 1 verbunden, während der Drain-Anschluss eines zweiten Transistors 3-2 der dritten Differenzstufe 3 elektrisch leitfähig mit den Source-Anschlüssen der Transistoren 2-a, 2-b der zweiten Differenzstufe 2 verbunden ist. Die Source-Anschlüsse der Transistoren 3-1 , 3-2 der dritten Differenzstufe 3 sind in diesem Ausführungsbeispiel miteinander und an dem gemeinsamen Verbindungspunkt mit dem
Versorgungsspannungsanschluss 41 der Eingangsstufe 50 verbunden. Mit anderen Worten ausgedrückt sind die Source-Anschlüsse der Transistoren 3-1 , 3-2 der dritten Differenzstufe 3 in diesem Ausführungsbeispiel jeweils elektrisch leitfähig mit dem Versorgungsspannungsanschluss 41 der Eingangsstufe 50 verbunden.
Allerdings kann in anderen Ausführungsbeispielen die Wahl der Anschlüsse der Transistoren 3-1 , 3-2 aber auch umgekehrt sein, dass heißt auch die Source- Anschlüsse der Transistoren 3-1 , 3-2 der dritten Differenzstufe 3 können mit den
Source-Anschlüssen der Transistoren 1-a, 1 -b, 2-a, 2-b der ersten und zweiten Differenzstufe 1 , 2 verbunden sein, während die Drain-Anschlüsse der
Transistoren 3-1 , 3-2 der dritten Differenzstufe 3 elektrisch leitfähig mit dem Versorgungsspannungsanschluss 41 der Eingangsstufe 50 verbunden ist. In diesem Ausführungsbeispiel ist der Steuereingang des ersten Transistors 3-1 der dritten Differenzstufe 3 mit einem die Stufeneingänge 11 , 12 miteinander verbindenden Messpfad 20 verbunden, während der Steuereingang des zweiten Transistors 3-2 der dritten Differenzstufe 3 mit einem Mittel zur Bereitstellung einer Referenzspannung 30 verbunden ist.
In diesem Ausführungsbeispiel umfasst der die Stufeneingänge 11 , 12 miteinander elektrisch leitfähig verbindende Messpfad 20 eine Reihenschaltung aus zwei identischen Widerständen 32, 33, wobei der Steuereingang des mit dem Messpfad 20 verbundenen ersten Transistors 3-1 der dritten Differenzstufe 3 elektrisch leitfähig zwischen den Wderständen 32, 33 der Reihenschaltung mit dem Messpfad 20 verbunden ist. Die Widerstände 32, 33 des Messpfades 20 stellen Abschlusswiderstände für mit der Eingangsstufe 50 verbindbare
Signalleitungen dar. Somit fällt die Gleichtaktspannung VCM = (VP+VN)/2 direkt zwischen den Widerständen 32, 33 und mithin am Steuereingang des ersten Transistors 3-1 der dritten Differenzstufe 3 ab. Es können aber auch andere Messpfade realisiert sein mittels welchen bewerkstelligt wird, dass die
Gleichtaktspannung VCM = (VP+VN)/2 direkt zwischen den Widerständen und mithin am Steuereingang des ersten Transistors 3-1 der dritten Differenzstufe 3 abfällt. Das Mittel zur Bereitstellung einer Referenzspannung 30 ist in diesem
Ausführungsbeispiel rein beispielhaft als Spannungsquelle ausführt, welche dazu ausgebildet ist, eine Referenzspannung VCM_REF für die Gleichtaktspannung VCM = (VP+VN)/2 bereitzustellen. Die Referenzspannung VCM_REF entspricht in diesem Ausführungsbeispiel also dem Nominalbetrag der Gleichtaktspannung VCM, also der Gleichtaktspannung VCM bei einer ungestörten Signalübertragung. In diesem
Ausführungsbeispiel sind die Transistoren 1 -1 , 1 -2, 2-1 , 2-2, 3-1 , 3-2 der ersten, zweiten und dritten Differenzstufe 1 , 2, 3 allesamt als PMOS-Feldeffekt- Transistoren ausgeführt.
In Figur 7 ist ein zweites Ausführungsbeispiel einer erfindungsgemäßen
Eingangsstufe 50 dargestellt. Die in Figur 7 gezeigte Eingangsstufe 50 stellt eine Weiterentwicklung der in Figur 6 gezeigten Eingangsstufe 50 dar, sodass die in den Figuren 6 und 7 gezeigten Eingangsstufen 50 weitgehend übereinstimmen. Die in Figur 7 gleich bezeichneten Komponenten entsprechen den in Figur 6 entsprechend gekennzeichneten Komponenten, sodass das zuvor zu diesen Komponenten Beschriebene auch für die in Figur 7 gleich bezeichneten
Komponenten Geltung hat. Die nachfolgende Beschreibung beschränkt sich deshalb auf die Unterschiede beziehungsweise Weiterentwicklungen der in Figur 7 gezeigten Eingangsstufe 50.
In diesem zweiten Ausführungsbeispiel sind die Schaltstrecken der Transistoren 3-1 , 3-2 der dritten Differenzstufe 3 über die Schaltstrecke eines weiteren Transistors 45 mit dem Versorgungsspannungsanschluss 41 verbunden. In diesem Ausführungsbeispiel sind die Source-Anschlüsse der beiden Transistoren 3-1 , 3-2 der dritten Differenzstufe 3 also nicht unmittelbar beziehungsweise direkt mit dem Versorgungsspannungsanschluss 41 der Eingangsstufe 50 verbunden, sondern mit dem Drain-Anschluss eines weiteren Transistors 45, dessen Source- Anschluss elektrisch leitfähig mit dem Versorgungsspannungsanschluss 41 der Eingangsstufe 50 verbunden ist. Des Weiteren sind in diesem zweiten Ausführungsbeispiel die
pegelverschiebenden Schaltungen 15, 16 konkret ausgestaltet. Die erste der pegelverschiebenden Schaltungen 15 weist eine erste Reihenschaltung 17-1 aus zwei Transistoren 15-1 , 15-2 auf, wobei das erste Ende der ersten
Reihenschaltung 17-1 elektrisch leitfähig mit dem
Versorgungsspannungsanschluss 41 verbunden ist. Die Steuereingänge der
Transistoren 15-1 , 15-2 der ersten Reihenschaltung 17-1 sind elektrisch leitfähig mit jeweils einem der Stufeneingänge 11 , 12 verbunden. Ferner ist der erste Eingang 2-1 der zweiten Differenzstufe 2 elektrisch leitfähig zwischen den Transistoren 15-1 , 15-2 der ersten Reihenschaltung 17-1 mit der ersten
Reihenschaltung 17-1 verbunden. Der erste Transistor 15-1 der ersten
Reihenschaltung 17-1 ist elektrisch leitfähig und direkt mit dem
Versorgungsspannungsanschluss 41 verbunden, während der zweite Transistor
15- 2 der ersten Reihenschaltung 17-1 elektrisch leitfähig und direkt mit dem ersten Transistor 15-1 der ersten Reihenschaltung 17-1 verbunden ist. Es ist der Steuereingang des ersten Transistors 15-1 der ersten Reihenschaltung 17-1 welcher mit dem ersten Stufeneingang 1 1 verbunden ist, während der
Steuereingang des zweiten Transistors 15-2 der ersten Reihenschaltung 17-1 mit dem zweiten Stufeneingang 12 verbunden ist. Des Weiteren weist die zweite der pegelverschiebenden Schaltungen 16 eine zweite Reihenschaltung 17-2 aus zwei Transistoren 16-1 , 16-2 auf, wobei das erste Ende der zweiten Reihenschaltung 17-2 elektrisch leitfähig mit dem
Versorgungsspannungsanschluss 41 verbunden ist. Die Steuereingänge der Transistoren 16-1 , 16-2 der zweiten Reihenschaltung 17-2 sind elektrisch leitfähig mit jeweils einem der Stufeneingänge 1 1 , 12 verbunden. Der zweite der
Eingänge 2-2 der zweiten Differenzstufe 2 ist elektrisch leitfähig zwischen den Transistoren 16-1 , 16-2 der zweiten Reihenschaltung 17-2 mit der zweiten Reihenschaltung 17-2 verbunden. Der erste Transistor 16-1 der zweiten
Reihenschaltung 17-2 ist elektrisch leitfähig und direkt mit dem
Versorgungsspannungsanschluss 41 verbunden, während der zweite Transistor
16- 2 der zweiten Reihenschaltung 17-2 elektrisch leitfähig und direkt mit dem ersten Transistor 16-1 der zweiten Reihenschaltung 17-2 verbunden ist. Es ist der Steuereingang des zweiten Transistors 16-2 der zweiten Reihenschaltung 17-2 welcher mit dem ersten Stufeneingang 11 verbunden ist, während der Steuereingang des ersten Transistors 16-1 der zweiten Reihenschaltung 17-2 mit dem zweiten Stufeneingang 12 verbunden ist. In Figur 7 ist die elektrisch leitfähige Verbindung zwischen den ersten Enden der Reihenschaltung 17-1 , 17-2 und dem Versorgungsspannungsanschluss 41 nur angedeutet. In anderen Ausführungsbeispielen erfindungsgemäßer Eingangsstufen können die ersten Enden der ersten und zweiten Reihenschaltung 17-1 , 17-2 aber auch mit eigenen Anschlüssen verbunden sein, an welchen dasjenige Potenzial anliegt, welches auch am Versorgungsspannungsanschluss 41 anliegt.
In diesem zweiten Ausführungsbeispiel ist ferner das zweite Ende der ersten Reihenschaltung 17-1 und das zweite Ende der zweiten Reihenschaltung 17-2 elektrisch leitfähig mit der Schaltstrecke eines ersten Transistors 18-1 einer Stromspiegelschaltung 18 verbunden, wobei die Eingangsstufe 50 ferner einen zweiten Versorgungsspannungsanschluss 42 umfasst, mit welchem die
Stromspiegelschaltung 18 elektrisch leitfähig verbunden ist. In diesem
Ausführungsbeispiel liegt am zweiten Versorgungsspannungsanschluss 42 rein beispielhaft das Massepotenzial an. Es kann aber auch ein beliebiges anderes Potenzial am zweiten Versorgungsspannungsanschluss 42 anliegen. Mit anderen Worten ausgedrückt sind die zweiten, nicht mit dem ersten
Versorgungspannungsanschluss 41 verbundenen Enden der ersten und zweiten Reihenschaltung 17-1 , 17-2 rein beispielhaft elektrisch leitfähig mit einem Drain- Anschluss eines ersten Transistors 18-1 einer Stromspiegelschaltung 18 verbunden, wobei der Source-Anschluss des ersten Transistors 18-1 der Stromspiegelschaltung 18 elektrisch leitfähig mit dem zweiten
Versorgungsspannungsanschluss 42 verbunden ist. Der Steueranschluss des ersten Transistors 18-1 der Stromspiegelschaltung 18 ist elektrisch leitfähig mit dem Steueranschluss eines zweiten Transistors 18-2 der Stromspiegelschaltung 18 verbunden, wobei der Source-Anschluss auch des zweiten Transistors 18-2 der Stromspiegelschaltung 18 elektrisch leitfähig mit dem zweiten
Versorgungsspannungsanschluss 42 verbunden ist. Der Drain-Anschluss des zweiten Transistors 18-2 der Stromspiegelschaltung 18 ist elektrisch leitfähig mit seinem Steuereingang und über einen weiteren Transistor mit dem ersten Versorgungsspannungsanschluss 41 verbunden. Die Ausgänge der ersten und zweiten Differenzstufe 1 , 2 sind ferner mit weiteren Stromspiegelschaltungen 37 verbunden. Die Stromspiegelschaltungen 37 in Figur 7 fungieren als aktive Last, welche in der in Figur 7 gezeigten Eingangsstufe 50 für die Entscheidung und die Hysterese des Komparators zuständig sind. Auch die aktive Last trägt zur Verstärkung bei, wie auch die nachfolgende Verstärker-/Komparatorstufe.
In diesem Ausführungsbeispiel sind die Transistoren 15-1 , 15-2, 16-1 , 16-2 der ersten und der zweiten Reihenschaltung 17-1 , 17-2 allesamt als NMOS- Feldeffekt-Transistoren ausgeführt. Die Reihenschaltungen 17-1 , 17-2 können aber auch mit anderen Transistortypen realisiert werden. Ferner sind die
Stufenausgänge 21 , 22 der Eingangsstufe 50 mit weiteren Komponenten der LVDS-Empfängerschaltung 100 verbunden.
Der Kern dieser Topologie sind also die drei Differenzstufen 1 , 2, 3. Das
Differenzsignal VP-VN liegt dabei direkt an den Transistoren 1 -a, 1 -b der ersten
Differenzstufe 1 und pegelverschoben an den Transistoren 2-a, 2-b der zweiten Differenzstufe 2 an.
Die erste und die zweite Differenzstufe 1 , 2 übernehmen die eigentliche
Signalverarbeitung, bewirken also ein Gleichtaktunterdrückung, eine
Differenzbildung, sowie eine Verstärkung. Die beiden Widerstände 32, 33 im Messpfad 20 sorgen für die Messung der Gleichtaktspannung VCM = (VP+VN)/2. Diese wird gegen eine Referenz VCM_REF verglichen, was über die Transistoren 3- 1 und 3-2 der dritten Differenzstufe 3 gewährleistet wird. Je nach Ergebnis des Vergleichs wird der Fußpunktstrom, bereitgestellt durch den weiteren Transistor
45, entweder an die Transistoren 1 -a, 1 -b der ersten Differenzstufe 1 oder an die Transistoren 2-a, 2-b der zweiten Differenzstufe 2 gegeben. Auf diese Weise ist garantiert, dass der gesamte Fußpunktstrom der Differenzstufen 1 , 2, 3 unabhängig von der Gleichtaktspannung VCM ist. Bei geeigneter Dimensionierung der Transistoren 1-a, 1-b, 2-a, 2-b der ersten und zweiten Differenzstufe 1 , 2 ist auch die Summe der Transkonduktanzen dieser Transistoren 1 -a, 1 -b, 2-a, 2-b unabhängig von der Gleichtaktspannung VCM, ist also Gmi-a+Gmi-b+Gm2-a+Gm2-b = Gm Φ f(VcM), wobei Gmi-a die Transkonduktanz des ersten Transistors 1 -a der ersten Differenzstufe 1 ist, wobei Gmi-b die Transkonduktanz des zweiten Transistors 1-b der ersten Differenzstufe 1 ist, wobei Gm2-a die Transkonduktanz des ersten Transistors 2-a der zweiten Differenzstufe 2 ist und wobei Gm2-b die Transkonduktanz des zweiten Transistors 2-b der zweiten Differenzstufe 2 ist.
Der Arbeitspunkt der pegelverschiebenden Schaltungen 15, 16, also der Folger- Schaltungen für die nötige Pegelverschiebung wird durch den
Stromspiegel 18 eingestellt. Die Stromquelle 18-1 bewirkt, dass der Strom für die pegelverschiebenden Schaltungen 15, 16 gleichtaktunabhängig ist. Die kreuzgekoppelten Transistoren 15-2, 16-2, also die zweiten Transistoren 15-2, 16-2 der ersten und zweiten Reihenschaltung 17-1 , 17-2 sorgen dafür, dass signalabhängig der Strom aus dem ersten Transistor 18-1 der
Stromspiegelschaltung 18 jeweils entweder nur für den zweiten Transistor 15-2 der ersten Reihenschaltung 17-1 oder nur für den zweiten Transistor 16-2 der zweiten Reihenschaltung 17-2 bereitsteht. So wird nicht nur der Stromverbrauch der pegelverschiebenden Schaltungen 15, 16 reduziert, sondern auch die sonst unvermeidliche Signaldämpfung beseitigt. Daraus folgt, dass die
Verzögerungszeit und die mittels der Eingangsstufe 50 eingestellte Hysterese unabhängig vom Gleichtakt sind. Die vorliegende Eingangsstufe 50 zeichnet sich durch einen großen, sich von Vss bis VDD erstreckenden
Eingangsgleichtaktbereich aus. Ferner zeichnet sich die zur Verfügung gestellte Eingangsstufe 50 durch die Gleichtaktunabhängigkeit der Parameter
Verzögerungszeit, Hysterese und Stromaufnahme aus.
Mit anderen Worten ausgedrückt bilden die Transistoren 15-1 , 15-2, 16-1 und 16- 2 pegelverschiebende Schaltungen, welche die Signale VP und VN
pegelverschoben an die Eingänge der zweiten Differenzstufe anlegen. Dabei arbeiten die Transistoren 15-1 und 16-1 als Folger, deren Steuereingänge mit VP beziehungsweise mit VN verbunden sind. Die Folger 15-1 und 16-1 sind zugleich aktive Last einer weiteren Differenzstufe, welche zwei Transistoren 15-2 und 16- 2 umfasst. Der gemeinsame Knoten der Differenzstufe, also ihr Fußpunkt, ist mit einem weiteren Transistor 18-1 verbunden. Dieser weitere Transistor 18-1 ist die
Fußpunktstromquelle der Differenzstufe gebildet aus den Transistoren 15-1 und 16-2 und ist in diesem Ausführungsbeispiel Ausgang eines Stromspiegels 18. Der Transistor 18-1 erzwingt einen definierten und konstanten Strom und legt daher sowohl die Arbeitspunkte der Differenzstufe umfassend die Transistoren 15-2 und 16-2 als auch die Arbeitspunkte der Folger 15-1 und 16-1 fest. Durch diesen Konstantstrom ist der Strombedarf der pegelverschiebenden Schaltung unabhängig von VCM. Abhängig vom Differenzsignal VP-VN leitet die
Differenzstufe ihren Fußpunktstrom entweder zu Transistor 15-1 oder zu Transistor 16-1. Dies erfolgt entgegengesetzt zur Ansteuerung der Folger 15-1 und 16-1. Die so erzielte Mitkopplung eliminiert die unerwünschte Dämpfung des pegelverschobenen Differenzsignals nahezu völlig.

Claims

Eingangsstufe (50) für eine LVDS-Empfängerschaltung (100), umfassend,
- mindestens einen Versorgungsspannungsanschluss (41 );
- einen ersten und einen zweiten Stufeneingang (11 , 12) zur
Beaufschlagung mit einem differenziellen Eingangssignalpaar;
- eine erste und eine zweite Differenzstufe (1 , 2), wobei die
Stufeneingänge (1 1 , 12) unmittelbar mit jeweils einem Eingang (1 -1 , 1 -2) der ersten Differenzstufe (1) und mittelbar, über jeweils eine pegelverschiebende Schaltung (15, 16), mit jeweils einem Eingang (2-1 , 2-2) der zweiten
Differenzstufe (2) verbunden sind;
- zwei Stufenausgänge (21 , 22), jeweils aufweisend eine Verbindung aus jeweils einem Ausgang der ersten und der zweiten Differenzstufe (1 , 2), dadurch gekennzeichnet, dass
die erste und die zweite Differenzstufe (1 , 2) über jeweils einen Transistor (3- 1 , 3-2) einer dritten Differenzstufe (3) mit dem
Versorgungsspannungsanschluss (41 ) verbunden sind, wobei der
Steuereingang eines dieser Transistoren (3-1) mit einem die Stufeneingänge (1 1 , 12) miteinander verbindenden Messpfad (20) verbunden ist, während der Steuereingang des anderen Transistors (3-2) mit einem Mittel zur Bereitstellung einer Referenzspannung (30) verbunden ist.
Eingangsstufe (50) nach Anspruch 1 , wobei die Transistoren (1 -1 , 1 -2, 2-1 , 2-2, 3-1 , 3-2) der ersten und/oder der zweiten und/oder der dritten
Differenzstufe (1 , 2, 3) allesamt als Transistoren (1 -1 , 1 -2, 2-1 , 2-2, 3-1 , 3-2) eines Typs, insbesondere als PMOS-Feldeffekt-Transistoren ausgeführt sind.
3. Eingangsstufe (50) nach einem der vorhergehenden Ansprüche, wobei der die Stufeneingänge (11 , 12) miteinander verbindende Messpfad (20) eine Reihenschaltung aus zwei identischen Widerständen (32, 33) aufweist, wobei der Steuereingang des mit dem Messpfad (20) verbundenen
Transistors (3-1) der dritten Differenzstufe (3) elektrisch leitfähig zwischen den Widerständen (32, 33) der Reihenschaltung mit dem Messpfad (20) verbunden ist.
Eingangsstufe (50) nach einem der vorhergehenden Ansprüche, wobei die Schaltstrecken der Transistoren (3-1 , 3-2) der dritten Differenzstufe (3) über die Schaltstrecke eines weiteren Transistors (45) mit dem
Versorgungsspannungsanschluss (41) verbunden sind.
Eingangsstufe (50) nach einem der vorhergehenden Ansprüche, wobei eine erste der pegelverschiebenden Schaltungen (15) eine erste Reihenschaltung (17-1 ) aus zwei Transistoren (15-1 , 15-2) umfasst, wobei
das erste Ende der ersten Reihenschaltung (17-1 ) elektrisch leitfähig mit dem Versorgungsspannungsanschluss (41) verbunden ist,
die Steuereingänge der Transistoren (15-1 , 15-2) der ersten
Reihenschaltung (17-1 ) elektrisch leitfähig mit jeweils einem der
Stufeneingänge (11 , 12) verbunden sind, und
der erste der Eingänge (2-1 ) der zweiten Differenzstufe (2) elektrisch leitfähig zwischen den Transistoren (15-1 , 15-2) der ersten Reihenschaltung (17-1 ) mit der ersten Reihenschaltung (17-1 ) verbunden ist.
Eingangsstufe (50) nach einem der vorhergehenden Ansprüche, wobei die zweite der pegelverschiebenden Schaltungen (16) eine zweite
Reihenschaltung (17-2) aus zwei Transistoren (16-1 , 16-2) umfasst, wobei das erste Ende der zweiten Reihenschaltung (17-2) elektrisch leitfähig mit dem Versorgungsspannungsanschluss (41) verbunden ist,
die Steuereingänge der Transistoren (16-1 , 16-2) der zweiten
Reihenschaltung (17-2) elektrisch leitfähig mit jeweils einem der
Stufeneingänge (1 1 , 12) verbunden sind, und
der zweite der Eingänge (2-2) der zweiten Differenzstufe (2) elektrisch leitfähig zwischen den Transistoren (16-1 , 16-2) der zweiten
Reihenschaltung (17-2) mit der zweiten Reihenschaltung (17-2) verbunden ist.
7. Eingangsstufe (50) nach Anspruch 5 und 6, wobei das zweite Ende der ersten Reihenschaltung (17-1) und das zweite Ende der zweiten
Reihenschaltung (17-2) elektrisch leitfähig mit der Schaltstrecke eines Transistors einer Stromspiegelschaltung (18) verbunden ist.
8. Eingangsstufe (50) nach Anspruch 7, ferner umfassend einen zweiten
Versorgungsspannungsanschluss (42), wobei die Stromspiegelschaltung (18) elektrisch leitfähig mit dem zweiten Versorgungsspannungsanschluss (42) verbunden ist.
9. Eingangsstufe (50) nach Anspruch 5 und 6 oder nach Anspruch 7 oder 8, wobei die Transistoren (15-1 , 15-2, 16-1 , 16-2) der ersten und/oder der zweiten Reihenschaltung (17-1 , 17-2) allesamt als Transistoren (15-1 , 15-2, 16-1 , 16-2) eines Typs, insbesondere als NMOS-Feldeffekt-Transistoren ausgeführt sind.
10. LVDS-Empfängerschaltung (100) mit einer Eingangsstufe (50) nach einem der Ansprüche 1 bis 9.
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