CN111201714B - 用于lvds接收器电路的输入级 - Google Patents

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Abstract

根据本发明提出一种用于LVDS接收器电路(100)的输入级(50)，该输入级包括至少一个电源电压连接端(41)以及用于施加差分输入信号对的第一和第二级输入端(11，12)。此外，所述输入级(50)包括第一和第二差分级(1，2)，其中，所述级输入端分别与所述第一差分级的输入端直接地连接，并且分别通过电平移位电路(15，16)与所述第二差分级的输入端间接地连接。根据本发明，所述第一和第二差分级分别通过第三差分级(3)的晶体管与所述电源电压连接端连接，其中，所述晶体管中的一个的控制输入端与使所述级输入端彼此连接的测量路径(20)连接，而所述另外的晶体管的控制输入端与用于提供参考电压(30)的装置连接。

Description

用于LVDS接收器电路的输入级
技术领域
本发明涉及一种用于LVDS接收器电路的输入级，该输入级包括至少一个电源电压连接端、用于施加差分输入信号对的第一和第二级输入端以及第一和第二差分级。输入级的级输入端分别与第一差分级的输入端直接地连接，并且所述输入级的级输入端分别通过电平移位电路与第二差分级的输入端间接地连接。所述输入级还包括两个级输出端，这两个级输出端分别具有由第一差分级的和第二差分级的各一个输出端构成的连接。
背景技术
自1990年代以来，使用所谓的LVDS(英：Low Voltage Differential Signaling，低压差分信号)系统(通常也称为基于低压差分信号传输的系统)来进行数字信号的快速和串行传输。在此，例如与CMOS系统中的信号传输相比，通过线路对以大幅降低的信号幅度差分地传输信号。与CMOS系统相比，这种信号传输能够实现明显更高的传输速度以及更低的干扰辐射，因为在状态0和1之间变换需要明显更少的电荷。
图1示出现有技术的示例性的LVDS系统300。简化地描述，LVDS系统300包括LVDS发送级200，该LVDS发送级包括电流源202以及在该示例中包括四个晶体管201，所述四个晶体管中的两个晶体管分别串联连接。电流源202借助所谓的偏置电路保持在其工作点。在该示例中，电流源202提供约3.5mA的低电流。但是，该电流源也可以提供任意其他电流。
如所提及的，电流源202与由两个串联电路构成的并联电路连接，所述串联电路分别具有两个串联连接的晶体管201。在串联电路内，以不同量值的电压来操控串联电路的晶体管201，这在图1中通过晶体管201的栅极输入端前面的不同符号来表示。在此，施加在晶体管上的电压的符号沿顺时针方向交替地不同，使得关于共模电压VCM(参见下文)，在串联电路的晶体管201之间存在相反的电压降。在图1中示出的情况中，关于共模电压VCM，在一个串联电路的晶体管之间的电压降VP为正，然而再次关于共模电压VCM，在另一串联电路的晶体管之间的电压降VN为负。在串联电路的晶体管201之间，LVDS发送级201分别与信号线路151、152连接，通过所述信号线路能够实现差分信号传输。在图2中示意性地示出通过这些信号线路151、152传输的信号。它们形成所谓的阻抗受控的传输链路。在图1中还示意性地说明在信号传输期间在信号线路151、152之间产生的电场140如何表现，即，在通过(形成信号线路对的)信号线路151、152的截面143中示出电场140。信号线路151、152在接收器侧的端部与终端电阻160连接，在该终端电阻上存在电压降，由与信号线路151、152导电连接的LVDS接收器电路100使用、分析处理和/或进一步处理该电压降。
进行差分传输，以便抵消伴随着信号传输的信号幅度降低而产生的信号传输的干扰灵敏度增加。差分信号传输意味着，仅通过两个信号线路之间的电压差来传输待传输的信息。在这种传输中，在很大程度上抑制对信号的共模产生影响的干扰——即同等地损害两个信号或两个信号线路中的信号。
图2示出现有技术的LVDS传输的典型接收器侧信号变化过程，这例如由在图1示出的LVDS接收器电路100得出。在此，通常绘制电压U随时间t的变化。借助实线在图2上部示出信号对的第一信号随时间t的变化过程，该第一信号在图1的示例中通过第二信号线路152传输。借助虚线在图2上部示出信号对的第二信号随时间t的变化过程，该第二信号在图1的示例中通过第一信号线路151。在上述两者之间借助点划线示出共模电压VCM(英：CommonMode Voltage)的变化过程，其根据公式VCM＝0.5*(VP+VN)计算出，其中，VP是第一信号(也称为正信号)，VN是第二信号(也称为负信号)。在区域S中示出干扰(在该示例中为所谓的接地偏移)对正信号VP、负信号VN和共模电压VCM的变化过程的影响。在所示干扰的原因在图2中不可见。除了接地偏移作为原因之外，其他干扰(例如直接耦合干扰或发送级中的干扰)也可能是原因。
在下方(在图2的中间)示出LVDS接收器电路100的差分输入信号VID的变化过程，该差分输入信号由正信号VP和负信号VN根据公式VID＝VP-VN得出。接收器侧(即LVDS接收器电路100)的共模抑制导致：区域S中的干扰对LVDS接收器电路100的差分输入信号VID的变化过程没有影响。在图2下部示出由LVDS接收器电路100的差分输入信号VID导致的所接收的数字信号的变化过程。
根据当前的标准，LVDS发送级必须确保信号的定义共模的可靠运行。但是，特别是在两个设备之间进行通信时，由于与信号线路对的耦合或者由于图2中所示的接地偏移(参见图2中的区域S)，可能产生显著的共模干扰。因此，为了稳健的运行，LVDS接收器电路的共模范围必须明显大于LVDS发送器级的共模范围。于是在理想情况下，LVDS接收器电路的允许共模从其接地电压延伸至其电源电压。
在现有技术中已知各种方法或电路方案，其旨在确保这种共模范围或至少实现这种共模范围的近似。图3中示出最常用的电路方案中的一种。在此涉及具有所谓的PMOS输入级的比较器。图3中示出的电路也称为具有PMOS输入级的通用比较器电路。
在图3中示出的现有技术的LVDS接收器电路110(在图3中未明确示出)的输入级60包括差分级59，在该差分级的输入端上施加有差分输入信号对。借助差分级59在很大程度上抑制输入信号对VP、VN的输入共模电压VCM，并且处理所施加的差分电压。借助有源负载(在此实现为连接在VSS节点上的NMOS晶体管)以及借助通过有源负载操控的电流镜(即VDD节点上的PMOS晶体管)将差分信号转换成数字信号。差分级59与在此实施为PMOS晶体管的电流源58导电地连接。
通过适当地确定有源负载的尺寸，可以根据需要调整用于LVDS接收器电路110的比较器的输入端的迟滞。这种电路拓扑的缺点在于单侧受限共模范围。输入端上的共模的下限(取决于尺寸)几乎可以达到电路的地电位。图3中示出的输入级60的共模上限被限制为低于VDD-(|VDSsat|+|VGS|)的电压，其中，VDD相应于提供给输入级60的电源电压。VDSsat相应于饱和中的有源负载的漏极-源极电压，而VGS相应于有源负载的栅极-源极电压。换句话说，VDSsat是饱和电压(即漏极-源极电压)，其是用于运行电流源58至少所需的电压。在正常情况下，|VDS|>|VDSsat|。在较低电压下，晶体管不再作为电流源工作。那时晶体管的特性类似于电阻。|VDSsat|+|VGS|的和可以完全大于1.5V并且对于现代工艺技术所需的小运行电压(通常2.4V-3.3V)构成重要限制。
可以借助轨到轨(Rail-to-Rail)输入级来抵消允许的共模电压的单侧限制，这例如在图4中所示。换句话说，图4示出现有技术的具有轨到轨输入级的比较器电路。在该拓扑中，PMOS差分级71和NMOS差分级72的输入共模范围重叠，使得总的可能的共模范围为从VSS延伸至VDD。在此，相应的共模范围必须如此大，使得它们在VDD与VSS之间的中间充分重叠。
在此不利的是增益的强共模相关性。在VDD或VSS附近，要么仅NMOS差分级72的NMOS晶体管对、要么仅PMOS差分级71的PMOS晶体管对为增益做出贡献。这意味着仅晶体管GmPMOS、GmNMOS的相应的跨导可用，而不是晶体管的跨导的总和GmPMOS+GmNMOS可用。这导致较小的增益和较大的延迟时间。
虽然使用附加的所谓的恒定Gm调节电路可以补偿这一缺点，但会显著增大电流需求。另一缺点在于，实现良好定义的迟滞变得困难很多。
图5示出现有技术的具有宽输入共模范围的LVDS接收器的输入级的另一种拓扑。该拓扑包括两个PMOS差分级81、82的并联电路，所述差分级分别具有两个PMOS晶体管81-1、81-2、82-1、82-2。在此的特点是，PMOS差分级82中的第二个与输入级的差分输入端VP和VN(也称为级输入端)不直接地(即间接地)连接，而是在电路的运行中，将信号VP、VN的电平移位的变型方案施加到第二PMOS差分级82的输入端上。借助电平移位电路——即借助所谓的跟随器电路91、92——来实现该电平移位，所述跟随器电路分别具有晶体管91-1、92-1并且分别具有负载电阻91-2、92-2。因为差分级82中的第二个通过另一晶体管83的开关路径连接到输入级的电源电压VDD，因此得到共模上限VDD-(|VDSsat83|+|VGS82-1|-VGS91-1)。在此，VDSsat83相应于另一晶体管83的漏极-源极饱和电压，VGS82-1相应于第二PMOS差分级82的第一晶体管82-1的栅极-源极电压，VGS91-1相应于如下跟随器电路的晶体管91-1的栅极-源极电压：第二PMOS差分级82的第一晶体管82-1与该跟随器电路导电地连接。借助适当地确定在输入级中使用的部件的尺寸可以使以上提及的括号中的项几乎变为零，并且实现如图4中的拓扑中的共模范围。
这种方案的缺点是对晶体管82-1、82-2、91-1和92-1的工作点的定义。借助终端电阻(或端电阻)94和96测量输入共模、即共模电压VCM。该电压被用于借助部分晶体管97以及电流镜98来调节第二PMOS差分级82的晶体管82-1、82-2的工作点电流，其中，电流镜98包括镜晶体管98-1以及其他晶体管83。得到的电流不仅取决于共模电压VCM，而且取决于输入级的电源电压的差VDD-VSS、温度和工艺状况。
类似的相关性也适用于跟随器电路91、92的晶体管91-1、92-1的工作点电流。另外，跟随器电路91、92使输入信号以约0.7的因子衰减，并且因此确保更大的共模电压，以便减小电平移位的差分信号。所有这些导致：电流消耗、迟滞和延迟时间是共模电压和其他参数(例如VDD、温度和工艺状况)的函数。
发明内容
本发明提供一种用于LVDS接收器电路的输入级，该输入级包括至少一个电源电压连接端以及第一级输入端和第二级输入端，所述第一级输入端和第二级输入端用于施加差分输入信号对。此外，输入级包括第一差分级和第二差分级，其中，级输入端分别与第一差分级的输入端直接地连接，并且分别通过电平移位电路分别与第二差分级的输入端间接地连接。此外，输入级包括两个级输出端，所述级输出端分别具有由第一差分级的和第二差分级的各一个输出端构成的连接。根据本发明，第一差分级和第二差分级分别通过第三差分级的晶体管与电源电压连接端连接，其中，这些晶体管中的一个的控制输入端与测量路径连接，该测量路径使级输入端彼此连接，而其他晶体管的控制输入端与用于提供参考电压的装置连接。
这种输入级的优点在于减少或消除尤其关于上述电路或输入级提到的问题区域。根据本发明的输入级尤其能够使允许的共模范围最大化，并且同时能够消除关键电路参数(例如电流消耗或延迟时间)与共模的相关性。
优选地，第三差分级的与测量路径连接的晶体管与第一差分级直接地(即直接导电地)连接。此外优选地，第三差分级的与用于提供参考电压的装置连接的晶体管与第二差分级直接地(即直接导电地)连接。
优选地，因此输入级具有第三差分级，该第三差分级的第一晶体管与第一差分级导电地连接，并且该第三差分级的第二晶体管与第二差分级导电地连接。
优选地，第一差分级的第一输出端以及第二差分级的第一输出端与输入级的第一级输出端导电地连接。此外优选地，第一差分级的第二输出端以及第二差分级的第二输出端与输入级的第二级输出端导电地连接。
此外优选地，第一和/或第二和/或第三差分级分别包括两个晶体管，所述两个晶体管分别在其漏极连接端处或在其源极连接端处彼此导电地连接。
优选地，由用于提供参考电压的装置提供的参考电压相应于预设的恒定电压，该预设的恒定电压与预确定的、最佳的或期望的和/或与输入级匹配的共模电压VCM_REF相同。优选地，用于提供参考电压的装置包括参考电压源。此外优选地，用于提供参考电压的装置包括电阻，该电阻上的电压降为参考电压。
优选地，第一和/或第二和/或第三差分级的晶体管全部实施为一种类型的晶体管——尤其PMOS场效应晶体管。优选地，晶体管的类型指的是其结构形式、其尺寸(即几何形状)、其技术和功能和/或其制造方式。相对于其他结构形式，这种输入级能够简单、成本有利且紧凑地制造，并且这种输入级能够实现与其他电路拓扑相比简单的操控。
优选地，使级输入端彼此连接的测量路径具有由两个相同的电阻构成的串联电路，其中，第三差分级的与测量路径连接的晶体管的控制输入端在串联电路的电阻之间与测量路径导电地连接。在这种实施方案中，在相同的电阻之间产生差分输入信号对的共模电压VCM＝0.5*(VP+VN)，该共模电压因此操控第三差分级的与测量路径连接的晶体管。结合通过参考电压对第三差分级的另一晶体管的操控，有利地要么在第一差分级上要么在第二差分级上提供输入级的基点电流(Fuβpunktstrom)。优选地，在理想情况下，也就是说在没有任何构件公差的情况下，对于VCM＝VCM_REF的情况，第一和第二差分级的基点电流相同。无论如何，这两个基点电流的总和总是相应于第三差分级的基点电流。根据差分VCM-VCM_REF将第三差分级的基点电流分配给第一差分级和第二差分级。此外优选地，测量路径包括仅一个电阻或多于两个的电阻，其中，测量路径的电阻的布置和尺寸使得在测量路径的如下点处提供差分输入信号对的共模电压VCM＝0.5*(VP+VN)：在该点处，第三差分级的晶体管的控制输入端与测量路径导电地连接。优选地，在给级输入端施加差分输入信号对时，在测量路径的相同电阻之间的电压降为差分输入信号对的共模电压VCM。
优选地，所述相同的电阻相应于能够与输入级连接的信号线路的终端电阻。
在一种优选实施方式中，第三差分级的晶体管的开关路径通过另一晶体管的开关路径与电源电压连接端连接。在这种实施方式中，所述另一晶体管有利地作为基点电流源工作。换句话说，在这种实施方案中，通过另一晶体管提供基点电流。因此优选地，第三差分级的晶体管的开关路径与基点电流源导电地连接。优选地，基点电流源与电源电压连接端连接。此外优选地，第三差分级的晶体管的开关路径通过电阻与电源电压连接端连接。此外优选地，第三差分级的晶体管分别与另一晶体管串联连接，所述另一晶体管在其侧与输入级的电源电压连接端导电地连接。优选地，第三差分级的晶体管的源极连接端或漏极连接端与另一晶体管的源极连接端或漏极连接端导电地连接，其中，所述另一晶体管的未与第三差分级的晶体管连接的连接端与输入级的电源电压连接端导电地连接。
优选地，电平移位电路中的第一个包括由两个晶体管构成的第一串联电路，其中，该第一串联电路的第一端部与电源电压连接端导电地连接。此外优选地，第一串联电路的晶体管的控制输入端分别与级输入端中的一个导电地连接，并且第二差分级的输入端中的第一个在第一串联电路的晶体管之间与第一串联电路导电地连接。在这种实施方式中，第一电平移位电路实施成简单的跟随器电路，该跟随器电路能够以简单的方式和方法在第二差分级的第一输入端上实现电平移位。
优选地，电平移位电路中的第二个包括由两个晶体管构成的第二串联电路，其中，第二串联电路的第一端部与电源电压连接端导电地连接，其中，第二串联电路的晶体管的控制输入端分别与级输入端中的一个导电地连接。此外优选地，第二差分级的输入端中的第二个在第二串联电路的晶体管之间与第二串联电路导电连接。在这种实施方式中，第二电平移位电路也实施成简单的跟随器电路，该跟随器电路能够以简单的方式和方法在第二差分级的第二输入端上实现电平移位。在这种实施方案中，差分信号VP-VN直接施加在第一差分级的晶体管上，并且该差分信号通过电平移位电路的晶体管提供给第二差分级的晶体管。第一和第二差分级承担实际的信号处理——即共模抑制、差分形成以及对差分输入信号对的正负信号进行放大。此外优选地，有源负载和随后的放大器级/比较器级也对增益做出贡献。此外，有源负载还确保期望的迟滞。优选地，通过其他的或另外的部件能够实现进一步的信号处理——即附加的放大、迟滞、必要时输出端的电平匹配。
在一种优选实施方式中，第一串联电路的第二端部以及第二串联电路的第二端部与电流镜电路的晶体管的开关路径导电地连接。在这种实施方案中，为了实现所需的电平移位，通过电流镜调整电平移位电路的工作点(即跟随器电路的工作点)。优选地，电流镜电路的晶体管充当电流源，该电流源导致电平移位电路(即跟随器电路)的电流与共模无关。
优选地，输入级此外包括第二电源电压连接端，其中，电流镜电路与第二电源电压连接端导电地连接。优选地，第二电源电压连接端与地电位导电地连接。在这种实施方案中，电路与两个固定的电位导电地连接。
在一种优选的实施方式中，第一和/或第二串联电路的晶体管全部实施为一种类型的晶体管——尤其实施为NMOS场效应晶体管。在这种实施方案中，电平移位电路能够以简单的方式、成本有利地且特别紧凑地制造。原则上，只有借助前三个差分级的互补类型的晶体管才能实现适当的电平移位。这些优选是NMOS晶体管。此外优选地，整个电路以CMOS技术实现，即前三个差分级借助NMOS晶体管实现，并且电平移位相应地借助PMOS晶体管实现。此外优选地，该电路借助双极型晶体管实现——即借助NPN晶体管和PNP晶体管来实现。
此外优选地，提供具有根据本发明的输入级的LVDS接收器电路。在这种LVDS接收器电路中，之前结合根据本发明的输入级提到的优点发挥作用。
优选地，在本发明的范畴内，术语“连接”相应于导电连接，即两个部件之间的连接相应于这些部件的导电连接。
在从属权利要求中说明并且在说明书中描述本发明的有利的扩展方案。
附图说明
根据附图和以下描述更详细地阐述本发明的实施例。附图示出：
图1示出现有技术的示例性的LVDS系统；
图2示出现有技术的LVDS传输的典型接收器侧信号变化过程；
图3示出现有技术的LVDS接收器电路的输入级；
图4示出现有技术的具有轨到轨输入级的比较器电路；
图5示出现有技术的具有宽输入共模范围的LVDS接收器的输入级的另一拓扑；
图6示出根据本发明的输入级的第一实施例；
图7示出根据本发明的输入级的第二实施例。
具体实施方式
图6示出根据本发明的用于LVDS接收器电路100的输入级50的第一实施例。未示出LVDS接收器电路100本身，而是仅用方框表示。在该实施例中，输入级50包括电源电压连接端41，在该电源电压连接端上能够连接用于提供电源电压电势VDD的电源电压源。此外，根据本发明的输入级50包括用于施加差分输入信号对的第一和第二级输入端11、12。如图1所示，级输入端11、12例如能够与信号线路151、152连接。
此外，输入级50包括第一和第二差分级1、2，其中，级输入端11、12分别与第一差分级1的输入端1-1、1-2直接地连接，并且分别通过电平移位电路15、16分别与第二差分级2的输入端2-1、2-2间接地连接。在该实施例中，第一和第二差分级1、2都包括两个晶体管1-a、1-b、2-a、2-b，其中，在该实施例中，第一差分级1的两个晶体管1-a、1-b以及第二差分级2的晶体管2-a、2-b都纯示例性地在其源极连接端上彼此连接。控制输入端(即第一差分级1的晶体管1-a、1-b的栅极连接端)构成第一差分级1的输入端1-1、1-2。控制输入端(即第二差分级2的晶体管2-a、2-b的栅极连接端)构成第二差分级2的输入端2-1、2-2。更确切地说，通过第一差分级1的第一晶体管1-a的控制输入端构成第一差分级1的第一输入端1-1。通过第一差分级1的第二晶体管1-b的控制输入端构成第一差分级1的第二输入端1-2。通过第二差分级2的第一晶体管2-a的控制输入端构成第二差分级2的第一输入端2-1。通过第二差分级2的第二晶体管2-b的控制输入端构成第二差分级2的第二输入端2-2。
在该第一实施例中，第一差分级1的晶体管1-a、1-b的漏极连接端纯示例性地构成第一差分级1的输出端，而第二差分级2的晶体管2-a、2-b的漏极连接端纯示例性地构成第二差分级2的输出端。更确切地说，第一差分级1的第一晶体管1-a的漏极连接端构成第一差分级1的第一输出端。此外，第一差分级1的第二晶体管1-b的漏极连接端构成第一差分级1的第二输出端。此外，第二差分级2的第一晶体管2-a的漏极连接端构成第二差分级2的第一输出端。此外，第二差分级2的第二晶体管2-b的漏极连接端构成第二差分级2的第二输出端。
在根据本发明的输入级的其他实施例中，也可以分别通过差分级的晶体管的源极连接端构成差分级的输出端，使得差分级的晶体管在其漏极连接端上连接在一起。在该实施例中，第一级输入端11纯示例性地与第一差分级1的第一输入端1-1直接地连接，并且该第一级输入端通过第一电平移位电路15与第二差分级2的第一输入端2-1间接地连接。此外，第二级输入端12纯示例性地与第一差分级1的第二输入端1-2直接地连接，并且该第二级输入端通过第二电平移位电路16与第二差分级2的第二输入端2-2间接地连接。在该实施例中，两个电平移位电路15、16导致：第二差分级2的第一和第二晶体管2-1、2-2的操控的取决于输入信号的变化，这将结合图7更详细地描述。
输入级50还包括两个级输出端21、22，所述级输出端分别具有由第一差分级的与第二差分级1、2的输出端构成的连接。换句话说，在该第一实施例中，纯示例性地通过由第一差分级的与第二差分级1、2的第一输出端的导电连接构造第一级输出端21，而通过由第一差分级的与第二差分级1、2的第二输出端的导电连接构造第二级输出端22。再次换句话说，第一和第二差分级1、2的第一输出端与第一级输出端21导电地连接，而第一和第二差分级1、2的第二输出端与第二级输出端22导电地连接。
此外，在该第一实施例中，第一和第二差分级1、2分别通过第三差分级3的晶体管3-1、3-2与电源电压连接端41连接。换句话说，第三差分级3的第一晶体管3-1的漏极连接端与第一差分级1的晶体管1-a、1-b的源极连接端导电地连接，而第三差分级3的第二晶体管3-2的漏极连接端与第二差分级2的晶体管2-a、2-b的源极连接端导电地连接。在该实施例中，第三差分级3的晶体管3-1、3-2的源极连接端彼此连接，并且在公共连接点处与输入级50的电源电压连接端41连接。换句话说，在该实施例中，第三差分级3的晶体管3-1、3-2的源极连接端分别与输入级50的电源电压连接端41导电地连接。
然而在其他实施例中，也可以相反地选择晶体管3-1、3-2的连接端，也就是说，第三差分级3的晶体管3-1、3-2的源极连接端也可以与第一和第二差分级1、2的晶体管1-a、1-b、2-a、2-b的源极连接端连接，而第三差分级3的晶体管3-1、3-2的漏极连接端与输入级50的电源电压连接端41导电地连接。在该实施例中，第三差分级3的第一晶体管3-1的控制输入端与测量路径20连接，该测量路径使级输入端11、12彼此连接，而第三差分级3的第二晶体管3-2的控制输入端与用于提供参考电压30的装置连接。
在该实施例中，使级输入端11、12彼此连接的测量路径20包括由两个相同的电阻32、33构成的串联电路，其中，第三差分级3的与测量路径20连接的第一晶体管3-1的控制输入端在串联电路的电阻32、33之间与测量路径20导电地连接。测量路径20的电阻32、33代表信号线路的终端电阻，该信号线路能够与输入级50连接。因此，直接在电阻32、33之间的(并且因此在第三差分级3的第一晶体管3-1的控制输入端上的)电压降为共模电压VCM＝(VP+VN)/2。但是，也可以实现其他测量路径，借助这些其他测量路径实现：直接在电阻之间的(并且因此在第三差分级3的第一晶体管3-1的控制输入端上的)电压降为共模电压VCM＝(VP+VN)/2。
在该实施例中，用于提供参考电压的装置30纯示例性地实施成电压源，该电压源设置用于提供用于共模电压VCM＝(VP+VN)/2的参考电压VCM_REF。因此，在该实施例中，参考电压VCM_REF相应于共模电压VCM的标称量——即无干扰信号传输情况下的共模电压VCM。在该实施例中，第一、第二和第三差分级1、2、3的晶体管1-1、1-2、2-1、2-2、3-1、3-2全部实施为PMOS场效应晶体管。
图7示出根据本发明的输入级50的第二实施例。在图7中示出的输入级50代表图6所示的输入级50的扩展方案，使得在图6和7中示出的输入级50在很大程度上一致。在图7中相同地标识的部件相应于图6中的相应标识的部件，使得以上对这些部件的描述也适用于图7中相同标识的部件。因此，以下描述限于图7所示的输入级50的区别或扩展方案。
在该第二实施例中，第三差分级3的晶体管3-1、3-2的开关路径通过另一晶体管45的开关路径与电源电压连接端41连接。因此，在该实施例中，第三差分级3的两个晶体管3-1、3-2的源极连接端并非直接(或直接地)与输入级50的电源电压连接端41连接，而是与另一晶体管45的漏极连接端连接，另一晶体管的源极连接端与输入级50的电源电压连接端41导电地连接。
此外，在该第二实施例中具体地构型电平移位电路15、16。电平移位电路中的第一个15具有由两个晶体管15-1、15-2构成的第一串联电路17-1，其中，第一串联电路17-1的第一端部与电源电压连接端41导电地连接。第一串联电路17-1的晶体管15-1、15-2的控制输入端分别与级输入端11、12中的一个导电地连接。此外，第二差分级2的第一输入端2-1在第一串联电路17-1的晶体管15-1、15-2之间与第一串联电路17-1导电地连接。第一串联电路17-1的第一晶体管15-1与电源电压连接端41导电地且直接连接，而第一串联电路17-1的第二晶体管15-2与第一串联电路17-1的第一晶体管15-1导电地且直接地连接。第一串联电路17-1的第一晶体管15-1的控制输入端与第一级输入端11连接，而第一串联电路17-1的第二晶体管15-2的控制输入端与第二级输入端12连接。
此外，电平移位电路中的第二个16具有由两个晶体管16-1、16-2构成的第二串联电路17-2，其中，第二串联电路17-2的第一端部与电源电压连接端41导电地连接。第二串联电路17-2的晶体管16-1、16-2的控制输入端分别与级输入端11、12中的一个导电地连接。第二差分级2的输入端中的第二个2-2在第二串联电路17-2的晶体管16-1、16-2之间与第二串联电路17-2导电地连接。第二串联电路17-2的第一晶体管16-1与电源电压连接端41导电地且直接地连接，而第二串联电路17-2的第二晶体管16-2与第二串联电路17-2的第一晶体管16-1导电地且直接地连接。第二串联电路17-2的第二晶体管16-2的控制输入端与第一级输入端11连接，而第二串联电路17-2的第一晶体管16-1的控制输入端与第二级输入端12连接。在图7中仅说明串联电路17-1、17-2的第一端部与电源电压连接端41之间的导电连接。但是在根据本发明的输入级的其他实施例中，第一和第二串联电路17-1、17-2的第一端部也可以与单独的连接端连接，在所述连接端上施加有如下电势：该电势也施加在电源电压连接端41上。
在该第二实施例中，第一串联电路17-1的第二端部以及第二串联电路17-2的第二端部还与电流镜电路18的第一晶体管18-1的开关路径导电地连接，其中，输入级50还包括第二电源电压连接端42，电流镜电路18与该第二电源电压连接端导电地连接。在该实施例中，纯示例性地在第二电源电压连接端42上施加地电位。但是，也可以在第二电源电压连接端42上施加任意其他电位。换句话说，第一和第二串联电路17-1、17-2的未与第一电源电压连接端41连接的第二端部纯示例性地与电流镜电路18的第一晶体管18-1的漏极连接端导电地连接，其中，电流镜电路18的第一晶体管18-1的源极连接端与第二电源电压连接端42导电地连接。电流镜电路18的第一晶体管18-1的控制连接端与电流镜电路18的第二晶体管18-2的控制连接端导电地连接，其中，电流镜电路18的第二晶体管18-2的源极连接端也与第二电源电压连接端42导电地连接。电流镜电路18的第二晶体管18-2的漏极连接端与其控制输入端导电地连接，并且通过另一晶体管与第一电源电压连接端41连接。第一和第二差分级1、2的输出端还与其他电流镜电路37连接。图7中的电流镜电路37充当有源负载，该有源负载在图7中示出的输入级50中负责比较器的决策和迟滞。有源负载也对增益做出贡献，正如随后的放大器级/比较器级那样。
在该实施例中，第一和第二串联电路17-1、17-2的晶体管15-1、15-2、16-1、16-2全部实施为NMOS场效应晶体管。但是也可以借助其他晶体管类型来实现串联电路17-1、17-2。此外，输入级50的级输出端21、22与LVDS接收器电路100的其他部件连接。
因此，该拓扑的核心在于三个差分级1、2、3。在此，差分信号VP-VN直接施加在第一差分级1的晶体管1-a、1-b上，并且差分信号电平移位地施加在第二差分级2的晶体管2-a、2-b上。
第一和第二差分级1、2承担实际的信号处理——即实现共模抑制、差分形成和增益。测量路径20中的两个电阻32、33确保共模电压VCM＝(VP+VN)/2的测量。将该共模电压与参考VCM_REF进行比较，该参考通过第三差分级3的晶体管3-1和3-2确保。根据比较的结果，将通过其他晶体管45提供的基点电流要么提供给第一差分级1的晶体管1-a，1-b要么提供给第二差分级2的晶体管2-a，2-b。以这种方式确保差分级1、2、3的总基点电流与共模电压VCM无关。在适当地确定第一和第二差分级1、2的晶体管1-a、1-b、2-a、2-b的尺寸的情况下，这些晶体管1-a、1-b、2-a、2-b的跨导之和也与共模电压VCM无关——即Gm1-a+Gm1-b+Gm2-a+Gm2-b≠f(VCM)，其中，Gm1-a是第一差分级1的第一晶体管1-a的跨导，其中，Gm1-b是第一差分级1的第二晶体管1-b的跨导，其中，Gm2-a是第二差分级2的第一晶体管2-a的跨导，其中，Gm2-b是第二差分级2的第二晶体管2-b的跨导。
通过电流镜18调整电平移位电路15、16(即用于所需的电平移位的跟随器电路)的工作点。电流源18-1使得电平移位电路15、16的电流与共模无关。交叉耦合的晶体管15-2、16-2(即第一和第二串联电路17-1、17-2的第二晶体管15-2、16-2)确保：取决于信号地，来自电流镜电路18的第一晶体管18-1的电流分别要么仅准备用于第一串联电路17-1的第二晶体管15-2要么仅准备用于第二串联电路17-2的第二晶体管16-2。因此，不仅降低电平移位电路15、16的电流消耗，而且消除在其他情况下无法避免的信号衰减。由此，延迟时间以及借助输入级50调整的迟滞与共模无关。当前的输入级50的特征在于从VSS延伸至VDD的大的输入共模范围。此外，所提供的输入级50的特征在于以下参数的共模相关性：延迟时间、迟滞和电流消耗。
换句话说，晶体管15-1、15-2、16-1和16-2构成电平移位电路，该电平移位电路将信号VP和VN电平移位地施加到第二差分级的输入端上。在此，晶体管15-1和16-1作为跟随器工作，该跟随器的控制输入端与VP或与VN连接。跟随器15-1和16-1同时还是另一差分级的有源负载，该另一差分级包括两个晶体管15-2和16-2。所述差分级的公共节点(即其基点)与另一晶体管18-1连接。该另外的晶体管18-1是由晶体管15-1和16-2构成的差分级的基点电流源，并且在该实施例中是电流镜18的输出端。晶体管18-1强制施加定义的且恒定的电流，并且因此确定包括晶体管15-2和16-2的差分级的工作点以及跟随器15-1和16-1的工作点。通过该恒定电流，电平移位电路的电流需求与VCM无关。根据差分信号VP-VN，差分级将其基点电流要么传导至晶体管15-1要么晶体管16-1。与跟随器15-1和16-1的操控相反地实现这一点。如此实现的正反馈几乎完全消除电平移位的差分信号的不期望衰减。

Claims (11)

1.一种用于LVDS接收器电路(100)的输入级(50)，所述输入级包括：
至少一个电源电压连接端(41)；
第一级输入端和第二级输入端(11，12)，所述第一级输入端和所述第二级输入端用于施加差分输入信号对；
第一差分级和第二差分级(1，2)，其中，所述级输入端(11，12)分别与所述第一差分级(1)的输入端(1-1，1-2)直接地连接，并且所述级输入端分别通过电平移位电路(15，16)与所述第二差分级(2)的输入端(2-1，2-2)间接地连接；
两个级输出端(21，22)，所述级输出端分别具有由所述第一差分级的和所述第二差分级(1，2)的各一个输出端构成的连接，
其中，
所述第一差分级和所述第二差分级(1，2)分别通过第三差分级(3)的晶体管(3-1，3-2)与所述电源电压连接端(41)连接，其中，所述晶体管中的一个(3-1)的控制输入端与测量路径(20)连接，所述测量路径使所述级输入端(11，12)彼此连接，而另外的晶体管(3-2)的控制输入端与用于提供参考电压(30)的装置连接，
其中，所述电平移位电路中的第一个(15)包括由两个晶体管(15-1，15-2)构成的第一串联电路(17-1)，其中，所述第一串联电路(17-1)的第一端部与所述电源电压连接端(41)导电地连接，所述第一串联电路(17-1)的晶体管(15-1，15-2)的控制输入端分别与所述级输入端(11，12)中的一个导电地连接，所述第二差分级(2)的输入端中的第一个(2-1)在所述第一串联电路(17-1)的晶体管(15-1，15-2)之间与所述第一串联电路(17-1)导电地连接。
2.根据权利要求1所述的输入级(50)，其中，所述第一差分级和/或所述第二差分级和/或所述第三差分级(1，2，3)的晶体管(1-1，1-2，2-1，2-2，3-1，3-2)全部实施为一种类型的晶体管(1-1，1-2，2-1，2-2，3-1，3-2)。
3.根据权利要求1或2所述的输入级(50)，其中，使所述级输入端(11，12)彼此连接的所述测量路径(20)具有由两个相同的电阻(32，33)构成的串联电路，其中，所述第三差分级(3)的与所述测量路径(20)连接的晶体管(3-1)的控制输入端在所述串联电路的电阻(32，33)之间与所述测量路径(20)导电地连接。
4.根据权利要求1或2所述的输入级(50)，其中，所述第三差分级(3)的晶体管(3-1，3-2)的开关路径通过另一晶体管(45)的开关路径与所述电源电压连接端(41)连接。
5.根据权利要求1或2所述的输入级(50)，其中，所述电平移位电路中的第二个(16)包括由两个晶体管(16-1，16-2)构成的第二串联电路(17-2)，其中，所述第二串联电路(17-2)的第一端部与所述电源电压连接端(41)导电地连接，所述第二串联电路(17-2)的晶体管(16-1，16-2)的控制输入端分别与所述级输入端(11，12)中的一个导电地连接，所述第二差分级(2)的输入端中的第二个(2-2)在所述第二串联电路(17-2)的晶体管(16-1，16-2)之间与所述第二串联电路(17-2)导电地连接。
6.根据权利要求5所述的输入级(50)，其中，所述第一串联电路(17-1)的第二端部以及所述第二串联电路(17-2)的第二端部与电流镜电路(18)的晶体管的开关路径导电地连接。
7.根据权利要求6所述的输入级(50)，所述输入级还包括第二电源电压连接端(42)，其中，所述电流镜电路(18)与所述第二电源电压连接端(42)导电地连接。
8.根据权利要求5所述的输入级(50)，其中，所述第一串联电路和/或所述第二串联电路(17-1，17-2)的晶体管(15-1，15-2，16-1，16-2)全部实施为一种类型的晶体管(15-1，15-2，16-1，16-2)。
9.根据权利要求2所述的输入级(50)，其中，所述第一差分级和/或所述第二差分级和/或所述第三差分级(1，2，3)的晶体管(1-1，1-2，2-1，2-2，3-1，3-2)全部实施为PMOS场效应晶体管。
10.根据权利要求8所述的输入级(50)，其中，所述第一串联电路和/或所述第二串联电路(17-1，17-2)的晶体管(15-1，15-2，16-1，16-2)全部实施为NMOS场效应晶体管。
11.一种LVDS接收器电路(100)，所述LVDS接收器电路具有根据权利要求1至10中任一项所述的输入级(50)。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7301370B1 (en) * 2003-05-22 2007-11-27 Cypress Semiconductor Corporation High-speed differential logic to CMOS translator architecture with low data-dependent jitter and duty cycle distortion
CN103346773A (zh) * 2013-07-10 2013-10-09 昆山锐芯微电子有限公司 电平转换电路
EP3176945A1 (en) * 2015-12-04 2017-06-07 ams AG Amplifier arrangement and switched capacitor integrator

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7193464B2 (en) * 2000-12-15 2007-03-20 Broadcom Corporation Differential amplifier with large input common mode signal range
US7646220B2 (en) * 2007-09-27 2010-01-12 Omnivision Technologies, Inc. Reduced voltage subLVDS receiver
US8102211B2 (en) * 2010-06-08 2012-01-24 Qualcomm, Incorporated Rail-to-rail input stage circuit with dynamic bias control

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7301370B1 (en) * 2003-05-22 2007-11-27 Cypress Semiconductor Corporation High-speed differential logic to CMOS translator architecture with low data-dependent jitter and duty cycle distortion
CN103346773A (zh) * 2013-07-10 2013-10-09 昆山锐芯微电子有限公司 电平转换电路
EP3176945A1 (en) * 2015-12-04 2017-06-07 ams AG Amplifier arrangement and switched capacitor integrator

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