WO2019022427A1 - 자동차 헤드램프용 발광 다이오드 - Google Patents

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WO2019022427A1
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mesa
light emitting
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pad metal
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장종민
김창연
임재희
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서울바이오시스주식회사
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    • F21W2102/00—Exterior vehicle lighting devices for illuminating purposes

Definitions

  • the present invention relates to a light emitting diode, and more particularly, to a light emitting diode having improved reliability.
  • nitrides of a Group III element such as gallium nitride (GaN) and aluminum nitride (AlN) have excellent thermal stability and have a direct bandgap energy band structure.
  • GaN gallium nitride
  • AlN aluminum nitride
  • nitride materials for visible light and ultraviolet Has received a lot of attention.
  • blue and green light emitting diodes using indium gallium nitride (InGaN) are utilized in various applications such as large-scale color flat panel displays, traffic lights, indoor lighting, high density light sources, high resolution output systems and optical communication.
  • the light emitting diode is excellent in the linearity of the emitted light, it has been widely applied to headlamps for automobiles in recent years.
  • Light emitting diodes used in automotive headlamps are generally exposed to high temperature environments because they are used for long periods in an enclosed space.
  • high current driving is essential. Therefore, light-emitting diodes used in automotive headlamps are particularly required to have heat-resistant properties.
  • Gallium nitride based light emitting diodes are relatively resistant to heat, while ceramics phosphors such as phophor in glass (PIG) can be employed to improve the high temperature resistance of the phosphor.
  • PIG phophor in glass
  • white silicon applied to light emitting diodes of automobile headlamps and adhesives used to attach PIGs to light emitting diode chips are relatively vulnerable to heat. Particularly, cracks and lifting phenomena are observed in the white silicon depending on the use for a long time.
  • Another object of the present invention is to provide a light emitting diode chip and a light emitting device suitable for an automotive head lamp.
  • a light emitting diode chip includes: a single crystal GaN substrate doped with an impurity; A semiconductor layer disposed on the substrate, the mesa including a first conductive type semiconductor layer and a first conductive type semiconductor layer, the mesa including an active layer and a second conductive type semiconductor layer; An ohmic reflective layer disposed on the second conductive semiconductor layer; A transparent electrode layer disposed around the ohmic reflective layer on the second conductive semiconductor layer; A lower insulating layer covering the ohmic reflective layer, the transparent electrode layer and the mesa, the lower insulating layer including an opening exposing the first conductive semiconductor layer along the mesa and exposing the ohmic reflective layer; A first pad metal layer disposed on the lower insulating layer and electrically connected to the exposed first conductive semiconductor layer along the mesa; An upper insulating layer covering the first pad metal layer, the upper insulating layer including a first opening allowing electrical connection to the first pad metal layer and a second opening allowing electrical connection
  • a light emitting device includes: a submount; The light emitting diode chip mounted on the submount; A ceramic fluorescent substance attached to the light emitting diode chip through an adhesive; And white silicon covering the sides of the light emitting diode chip and the ceramic phosphor.
  • a headlamp for an automobile according to another embodiment of the present invention includes the light emitting element.
  • the embodiments of the present invention it is possible to reduce the heat transferred to the white silicon or the adhesive in the automobile head lamp by providing the LED chip having excellent current dispersion performance and excellent light efficiency. Further, by reducing the thickness of the light emitting diode chip, it is possible to reduce the contact area between the white silicon and the light emitting diode chip, to increase the adhesive area of the adhesive by forming a plurality of cones on the light emitting surface, I can help.
  • FIG. 1 is a schematic perspective view illustrating a vehicle equipped with a headlamp to which an LED chip according to embodiments of the present invention is applied.
  • FIG. 2 is a schematic cross-sectional view illustrating a headlamp to which an LED chip according to embodiments of the present invention is applied.
  • FIG. 3 is a schematic cross-sectional view illustrating a light emitting device including a light emitting diode chip according to embodiments of the present invention.
  • FIG. 4A is a schematic plan view illustrating a light emitting diode chip according to an embodiment of the present invention
  • FIG. 4B is a cross-sectional view taken along the cutting line A-A 'in FIG. 4A.
  • 5A to 10B are views for explaining a method of manufacturing an LED chip according to an embodiment of the present invention.
  • 11A to 11F are plan views illustrating a method of fabricating a light emitting diode chip according to another embodiment of the present invention.
  • FIG. 12 is a photograph showing a cone formed on a light emitting surface of a light emitting diode chip according to various embodiments of the present invention.
  • a GaN substrate doped with an impurity A semiconductor layer disposed on the substrate, the mesa including a first conductive type semiconductor layer and a first conductive type semiconductor layer, the mesa including an active layer and a second conductive type semiconductor layer; An ohmic reflective layer disposed on the second conductive semiconductor layer; A transparent electrode layer disposed around the ohmic reflective layer on the second conductive semiconductor layer; A lower insulating layer covering the ohmic reflective layer, the transparent electrode layer and the mesa, the lower insulating layer including an opening exposing the first conductive semiconductor layer along the mesa and exposing the ohmic reflective layer; A first pad metal layer disposed on the lower insulating layer and electrically connected to the exposed first conductive semiconductor layer along the mesa; An upper insulating layer covering the first pad metal layer, the upper insulating layer including a first opening allowing electrical connection to the first pad metal layer and a second opening allowing electrical connection to the ohmic reflective layer
  • the transparent electrode layer together with the ohmic reflective layer, it is possible to secure a wide ohmic region formed on the second conductivity type semiconductor layer. Further, since the first pad metal layer is connected to the first conductivity type semiconductor layer along the mesa periphery, The current can be evenly distributed over a large area of the diode chip. Accordingly, the forward voltage can be lowered and the light efficiency can be improved.
  • the transparent electrode layer may be in contact with the side surface of the ohmic reflective layer. Furthermore, the transparent electrode layer may be disposed on the second conductive type semiconductor layer along the periphery of the ohmic reflective layer. By adopting the transparent electrode layer, the edge portion of the ohmic reflective layer can be smoothly formed.
  • the GaN substrate may have a thickness of 100 mu m or less. By forming the GaN substrate to a thickness of 100 mu m or less, the amount of light emitted and lost to the substrate side can be reduced, and the amount of heat radiated to the substrate side can be reduced.
  • the light emitting diode chip further comprises a second pad metal layer disposed on the lower insulating layer and electrically connected to the ohmic reflective layer through an opening in the lower insulating layer, And the second bump pad can be connected to the second pad metal layer through the second opening.
  • the second bump pad can be formed more flat.
  • the second pad metal layer is surrounded by the first pad metal layer and the lower insulating layer is exposed in a boundary region between the first pad metal layer and the second pad metal layer, Cover.
  • the mesa may include indentations formed inside the mesa at the edges.
  • the light emitting diode chip may have a size of 800 ⁇ 800 ⁇ m 2 or more.
  • the indentations may be biased toward the edge of the mesa.
  • the indentations may be arranged in a rotationally symmetrical configuration.
  • the indentations may be arranged in a 90 degree rotationally symmetrical configuration.
  • the length of the indentations may be less than 1/4 of the mesa width.
  • the first bump pad and the second bump pad may each have at least one indent corresponding to the indentations. Accordingly, the first bump pad and the second bump pad can be formed to be flat, and adhesion failure between the submount and the LED chip can be prevented.
  • the light emitting diode chip may include the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer at the center thereof. Accordingly, the light emitting diode chip can emit relatively uniform light in the central region.
  • the substrate may include a plurality of cones on the bottom surface.
  • the tilt angle of the cones may be less than or equal to 40 degrees.
  • the cones may have a roughened surface on the inclined surface. It is possible to increase the substrate surface area relatively large by forming the cones on the surface of the substrate and forming the rough surface on the inclined surfaces of the cones.
  • the adhesive force of the wavelength converter such as a ceramic fluorescent substance can be improved, and the heat can be transmitted to the ceramic fluorescent substance faster.
  • the edge of the mesa may be chamfered so that the upper surface of the first conductive type semiconductor layer at the edge portion of the mesa may be exposed more widely near the edge of the mesa.
  • the current may not reach the corner of the mesa, or conversely, the current may concentrate at the corner. Therefore, by chamfering and removing the corner portions, it is possible to evenly distribute the current over the entire region of the mesa.
  • the n-type impurity of the single crystal GaN substrate assists current dispersion through the GaN substrate. Accordingly, the forward voltage of the light emitting diode chip can be lowered.
  • the n-type impurity doping concentration may be in the range of 5 ⁇ 10 17 to 2 ⁇ 10 18 / cm 3 .
  • FIG. 1 is a schematic perspective view illustrating a vehicle equipped with a headlamp to which an LED chip according to embodiments of the present invention is applied.
  • a light emitting diode chip is mounted in front of a vehicle 1000 and disposed in a head lamp 1100.
  • the vehicle headlamp 1100 includes a head lamp, a fog lamp, and the like that ensure the driver's front night vision.
  • the vehicle headlamp 1100 may be mounted on the front left and right of the vehicle 1000, and may have various shapes in consideration of the driver's taste.
  • the head lamps 1100 mounted on the front left and right sides may have a symmetrical structure with respect to each other, but are not limited thereto and may have different structures.
  • FIG. 2 is a cross-sectional view schematically illustrating an example of a head lamp 1100 to which a light emitting diode chip according to embodiments of the present invention is applied.
  • a vehicle headlamp 1100 includes a light emitting diode module including a light emitting device 100, a circuit board 150 and a driving driver 200, a heat sink 300, a reflector (not shown) 400, a lens 500, and a light control unit 600, and these components can be disposed in a frame (not shown) constituting the external shape of the headlamp.
  • the light emitting diode module may include a light emitting device 100 and a driving driver 200 mounted on a circuit board 150.
  • the circuit board 150 may be, for example, a metal printed circuit board having excellent heat radiation performance.
  • the driving driver 200 is electrically connected to the light emitting device 100 to drive the light emitting device 100. On / off of the light emitting device 100, light intensity, and the like are determined by the driving driver 200.
  • the light emitting device 100 emits light to the light source of the headlamp.
  • the light emitting device 100 may include a light emitting diode chip and a wavelength converter, thereby emitting wavelength-converted light or mixed light such as white light. Details of the light emitting device 100 will be described in detail with reference to FIG.
  • the light emitting diode module is disposed on the heat sink 300.
  • the heat sink 300 since the light emitting device 100 operates for a long time in a closed space surrounded by a frame, the inside of the head lamp 1100 is exposed to a high temperature environment. Therefore, it is necessary to discharge heat generated in the light emitting device 100 to the outside, and a heat sink 300 is used for this purpose. That is, the heat sink 300 discharges heat generated in the light emitting device 100 to the outside.
  • the reflector 400 reflects the light emitted from the light emitting device 100 and proceeds to the lens 500.
  • the reflector 400 may be mounted within the frame, or it may be part of a frame.
  • the reflector 400 may have various shapes to reflect light emitted from the light emitting device 100 to a desired position.
  • the lens 500 refracts the light emitted from the light emitting element 100, for example, in a parallel light form.
  • the lens 500 may adopt various types of lenses, such as a collimating lens, which refracts the light emitted from the headlamp 1100 in a desired direction.
  • FIG. 2 shows a convex lens having a flat surface and a convex surface on the other side, the present invention is not limited thereto, and various types of collimating lenses may be used.
  • the light control unit 600 blocks a part of the light emitted from the light emitting device 100 to prevent the light from proceeding in an undesired direction.
  • the light control unit 600 may be driven by, for example, the driving circuit unit 200 to change the light blocking area as needed.
  • head lamp 1100 is described, but the present invention is not limited to a specific head lamp.
  • FIG. 3 is a schematic cross-sectional view illustrating a light emitting device including a light emitting diode chip according to an embodiment of the present invention.
  • the light emitting device 100 may include a submount 51, a light emitting diode chip 50, an adhesive 53, a wavelength converter 55, and a white silicon 57.
  • the submount 51 may be formed of, for example, AlN, and has contact pads on the lower surface and the upper surface, and the contact pads on the upper surface and the contact pads on the lower surface can be connected via vias.
  • the submount 51 may be bonded onto the printed circuit board 150 of FIG. 2, and in particular, the contact pads formed on the bottom surface may be bonded to the pads on the printed circuit board 150.
  • the light emitting diode chip 50 is mounted on the submount 51.
  • the light emitting diode chip 50 is electrically connected to the upper surface contact pads of the submount 51.
  • the light emitting diode chip 50 will be described later in detail with reference to Figs. 4A and 4B.
  • a wavelength converter 55 is attached to the light emitting diode chip 50 using an adhesive 53.
  • the wavelength converter 55 may have a larger area than the light emitting diode chip 50 as shown in the figure.
  • the wavelength converter 55 may be, for example, a ceramic fluorescent substance such as a glass fluorescent substance (PIG).
  • PIG glass fluorescent substance
  • the ceramic phosphor such as PIG is heat-resistant and can be suitably used for automobile head lamps and the like.
  • the white silicon 57 covers the side surface of the light emitting diode chip 53 on the submount 51. Further, the white silicon 57 may cover the side surface of the wavelength converter 55. The white silicon 57 reflects the light emitted to the side of the LED chip 50 so that the light emitted from the LED chip 50 is emitted to the outside through the wavelength converter 55.
  • the light emitting diode chip 50 having a relatively small size is driven under a high current to generate a high light quantity. Accordingly, high heat is generated in the conventional light emitting device, and cracks are generated in the white silicon 57 due to the heat, or the white silicone or the adhesive 53 is lifted.
  • Embodiments of the present invention provide a light emitting diode chip 50 that achieves high output while reducing the heat generated so that the white silicon 57 or the adhesive 53 vulnerable to heat can be used for a long time.
  • FIG. 4A is a schematic plan view for explaining a light emitting diode chip 50 according to an embodiment of the present invention
  • FIG. 4B is a sectional view taken along the cutting line A-A 'in FIG. 4A.
  • the light emitting diode chip 50 includes a substrate 21, a semiconductor laminate 30, a transparent electrode layer 29, an ohmic reflective layer 31, a lower insulating layer 33, A pad metal layer 35a, a second pad metal layer 35b, an upper insulating layer 37, a first bump pad 39a, and a second bump pad 39b.
  • the semiconductor laminate 30 includes a first conductivity type semiconductor layer 23, an active layer 25, and a second conductivity type semiconductor layer 27.
  • the substrate 21 is a single crystal GaN substrate.
  • the substrate 21 may be a GaN substrate doped with an n-type impurity.
  • the GaN substrate 21 may be doped with an n-type impurity at a doping concentration of 5 ⁇ 10 17 to 2 ⁇ 10 18 / cm 3 . Since the doped GaN substrate has good electrical conductivity, the current dispersion performance in the light emitting diode chip 50 can be improved and the forward voltage of the light emitting diode chip 50 can be lowered. Further, by using a GaN substrate as a growth substrate, it is possible to improve the crystal quality of the active layer 25 grown thereon, thereby achieving high luminous efficiency.
  • the substrate 21 may have a rectangular or square shape as shown in the plan view of FIG. 1, but is not limited thereto.
  • the size of the substrate 21 is not particularly limited and may be variously selected.
  • a plurality of cones R may be formed on the surface of the substrate 21.
  • the cone (R) can have various shapes.
  • the cone may also have a two-sided shape, and a rough surface may be formed on the top surface of the cone. Furthermore, a rough surface can be formed on the side surface of the cone.
  • the first conductive type semiconductor layer 23 is disposed on the substrate 21.
  • the first conductivity type semiconductor layer 23 is a layer grown on the substrate 21 and includes a gallium nitride based semiconductor layer doped with impurities such as Si.
  • the active layer 25 and the second conductivity type semiconductor layer 27 are disposed on the first conductivity type semiconductor layer 23.
  • the active layer 25 is disposed between the first conductivity type semiconductor layer 23 and the second conductivity type semiconductor layer 27.
  • the active layer 25 and the second conductivity type semiconductor layer 27 may have a smaller area than the first conductivity type semiconductor layer 23.
  • the active layer 25 and the second conductivity type semiconductor layer 27 may be located on the first conductivity type semiconductor layer 23 in a mesa form by mesa etching. Thus, a part of the upper surface of the first conductivity type semiconductor layer 23 is exposed.
  • the first conductivity type semiconductor layer 23 may be exposed along the mesa.
  • the mesa may be formed in various shapes, and the region in which the first conductivity type semiconductor layer 23 is exposed may be variously modified depending on the mesa shape.
  • the active layer 25 may have a single quantum well structure or a multiple quantum well structure.
  • the composition and thickness of the well layer in the active layer 25 determine the wavelength of the generated light. In particular, by controlling the composition of the well layer, it is possible to provide an active layer that generates ultraviolet light, blue light or green light.
  • the second conductivity type semiconductor layer 27 includes a p-type impurity, for example, a gallium nitride based semiconductor layer doped with Mg.
  • a p-type impurity for example, a gallium nitride based semiconductor layer doped with Mg.
  • the first conductive semiconductor layer 23 and the second conductive semiconductor layer 27 may each be a single layer, the present invention is not limited thereto, and may be a multiple layer or a superlattice layer.
  • the first conductivity type semiconductor layer 23, the active layer 25 and the second conductivity type semiconductor layer 27 are formed by a known method such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE) And may be formed on the substrate 21 by growing.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • the ohmic reflective layer 31 is disposed on the second conductivity type semiconductor layer 27 and electrically connected to the second conductivity type semiconductor layer 27.
  • the ohmic reflective layer 31 may be disposed over substantially the entire region of the second conductivity type semiconductor layer 27 in the upper region of the second conductivity type semiconductor layer 27.
  • the OMR reflective layer 31 may include a reflective metal layer so that the light generated in the active layer 25 and traveling to the OMR reflective layer 31 can be reflected to the substrate 21 side.
  • the ohmic reflective layer 31 may be formed of a single reflective metallic layer, but is not limited thereto, and may include an ohmic layer and a reflective layer.
  • a metal layer such as Ni may be used, and as the reflective layer, a metal layer having high reflectance such as Ag or Al may be used.
  • a transparent electrode layer 29 is disposed around the ohmic reflective layer 31 on the second conductivity type semiconductor layer 27.
  • the transparent electrode layer 29 may be disposed on the second conductive type semiconductor layer 27 along the periphery of the ohmic reflective layer 31.
  • the transparent electrode layer 29 may include, for example, indium tin oxide (ITO), zinc oxide (ZnO), or the like, and is in ohmic contact with the second conductivity type semiconductor layer 27.
  • the transparent electrode layer 29 can be in contact with the side surface of the ohmic reflective layer 31.
  • the ohmic region to the second conductivity type semiconductor layer 27 can be extended by disposing the transparent electrode layer 29 around the OMR reflective layer 31. This can reduce the current dispersion in the second conductivity type semiconductor layer 27 And can lower the forward voltage.
  • the lower insulating layer 33 covers the side surfaces of the semiconductor laminate 30, covering the transparent electrode layer 29 and the ohmic reflective layer 31.
  • the lower insulating layer 33 exposes a portion of the first conductivity type semiconductor layer 23.
  • the lower insulating layer 33 may expose the first conductivity type semiconductor layer 23 along the mesa.
  • a depressed portion formed inside the mesa is formed, and the lower insulating layer 33 can partially expose the first conductive type semiconductor layer 23 in the indent portion.
  • the lower insulating layer 33 also has an opening 33a for exposing the OMR reflective layer 31.
  • the opening 33a is defined on the ohmic reflective layer 31.
  • a plurality of openings 33a may be disposed on the ohmic reflective layer 31.
  • the lower insulating layer 33 may comprise silicon oxide or silicon nitride.
  • the lower insulating layer 33 may be formed as a single layer or a multilayer.
  • the lower insulating layer 33 may include a distributed Bragg reflector in which a first material layer having a first refractive index and a second material layer having a second refractive index are alternately laminated.
  • the lower insulating layer 33 may be a distributed Bragg reflector having a high reflectivity in a wavelength band of 400 to 500 nm.
  • the lower insulating layer 33 is formed in a full wavelength band of about 400 to 700 nm It can be a distributed Bragg reflector with high reflectance.
  • the first material layer may be a SiO 2 layer or MgF 2
  • the second material layer may be a material layer having a refractive index higher than that of the first material layer.
  • the second material layer may be, for example, TiO 2, Nb 2 O 5 or ZrO 2.
  • the first pad metal layer 35a and the second pad metal layer 35b are disposed on the lower insulating layer 33. [ A boundary region 35ab may be formed between the first pad metal layer 35a and the second pad metal layer 35b.
  • the first pad metal layer 35a surrounds the second pad metal layer 35b and is connected to the first conductive type semiconductor layer 23 covering the lower insulating layer 33 and exposed through the lower insulating layer 33.
  • the first pad metal layer 35a may be connected to the first conductive semiconductor layer 23 along the mesa periphery so that current can be dispersed over a wide region of the first conductive semiconductor layer 23.
  • the first pad metal layer 35a can be connected to the first conductive type semiconductor layer 23 even in the recessed portion. Thus, the current dispersion performance to the mesa inner region is improved.
  • the second pad metal layer 35b is connected to the ohmic reflective layer 31 through the opening 33a of the lower insulating layer 33.
  • the first pad metal layer 35a and the second pad metal layer 35b may be formed of the same material by the same process.
  • the first pad metal layer 35a is described as surrounding the second pad metal layer 35b in this embodiment, the first pad metal layer 35a need not completely surround the second pad metal layer 35b .
  • the second pad metal layer 35b may be omitted.
  • the first pad metal layer 35a has an opening exposing the opening 33a of the lower insulating layer 33.
  • the first and second pad metal layers 35a and 35b may include a reflective layer such as an Al layer and the reflective layer may be formed on an adhesive layer such as Ti, Cr, or Ni. Further, a protective layer of a single layer or a multiple layer structure such as Ni, Cr, Au, etc. may be formed on the reflective layer.
  • the upper insulating layer 37 covers the first and second pad metal layers 35a and 35b. In addition, the upper insulating layer 37 may cover the side surface of the first pad metal layer 35a along the mesa. In addition, the substrate 21 may have a sloped side, and the upper insulating layer 37 may cover the sloped side of the substrate 21.
  • the upper insulating layer 37 has a first opening 37a exposing the first pad metal layer 35a and a second opening 37b exposing the second pad metal layer 35b.
  • the upper insulating layer 37 may have a plurality of first openings 37a and a plurality of second openings 37b. In the case where the second pad metal layer 35b is omitted, the second opening 37b exposes the opening 33a of the lower insulating layer 33. Meanwhile, the upper insulating layer 37 covers the side surface of the first pad metal layer 35a to prevent the side surface of the first pad metal layer 35a from being exposed.
  • the upper insulating layer 37 may be formed of a single layer of SiO 2 or Si 3 N 4 .
  • the upper insulating layer 37 may be formed of a single layer of Si 3 N 4 .
  • the first bump pad 39a is electrically connected to the first pad metal layer 35a exposed through the first opening 37a of the upper insulating layer 37 and the second bump pad 39b is electrically connected to the second pad metal layer 35a exposed through the first opening 37a of the upper insulating layer 37, And can be electrically connected to the second pad metal layer 35b exposed through the opening 37b.
  • the first bump pad 39a covers and seals the first opening 37a of the upper insulating layer 37 and the second bump pad 39b covers the second opening 37b of the upper insulating layer 37 Cover and seal.
  • the first bump pad 39a and the second bump pad 39b are formed over a relatively large area and may have indentations corresponding to the indentations of the mesa.
  • a cathode mark may be formed on the first bump pad 39a.
  • the cathode mark is formed in the central region of the light emitting diode chip, but the present invention is not limited thereto.
  • the first bump pad 39a and the second bump pad 39b are formed of a material suitable for bonding as portions for bonding the light emitting diode chip to the submount (51 in FIG. 3).
  • the first and second bump pads 39a and 39b may comprise an AuSn layer.
  • FIGS. 5A and 10B are schematic plan views and sectional views for explaining a method of manufacturing an LED chip according to an embodiment of FIGS. 4A and 4B.
  • a is a plan view and b is a cross-sectional view taken along a perforated line A-A 'in each plan view.
  • a semiconductor stack 30 including a first conductivity type semiconductor layer 23, an active layer 25, and a second conductivity type semiconductor layer 27 is formed on a substrate 21, It grows.
  • the substrate 21 is a single crystal GaN substrate capable of growing a gallium nitride based semiconductor layer, and may be a GaN substrate doped with an n-type impurity.
  • the n-type impurity concentration in the GaN substrate may be in the range of about 5 x 10 17 to 2 x 10 18 / cm 3 .
  • the first conductivity type semiconductor layer 23 may include, for example, an n-type gallium nitride layer and the second conductivity type semiconductor layer 27 may include a p-type gallium nitride layer.
  • the n-type impurity concentration of the first conductivity type semiconductor layer 23 is higher than the n-type impurity concentration in the substrate 21 and may have a concentration within a range of, for example, 9 ⁇ 10 18 to 2 ⁇ 10 19 / cm 3 .
  • the active layer 25 may be a single quantum well structure or a multiple quantum well structure, and may include a well layer and a barrier layer. Further, the well layer may have its compositional element selected depending on the wavelength of the required light, and may include AlGaN, GaN, or InGaN, for example.
  • a transparent electrode layer 29 is formed on the semiconductor laminate 30.
  • the transparent electrode layer 29 may be formed on the semiconductor laminate 30, particularly the second conductivity type semiconductor layer 27.
  • the transparent electrode layer 29 may be formed of, for example, ITO having a thickness of about 1000 ⁇ . Rapid thermal annealing (RTA) may be performed after ITO is deposited.
  • RTA Rapid thermal annealing
  • a mesa is formed by patterning the transparent electrode layer 29 and the semiconductor stack 30.
  • the transparent electrode layer 29 and the semiconductor laminate 30 can be patterned using a photolithography and etching process. For example, the region to be etched is exposed using a photoresist, the transparent electrode layer 29 is etched using wet etching, and then the second conductive type semiconductor layer 27 and the second conductive type semiconductor layer 27 of the semiconductor laminate 30 are continuously etched.
  • the active layer 25 can be dry-etched.
  • the upper surface 23a of the first conductivity type semiconductor layer 23 is partially exposed along the mesa periphery.
  • the corner portion of the mesa is patterned in a chamfered shape, so that the upper surface 23c of the corner portion of the first conductivity type semiconductor layer 23 is relatively wide exposed.
  • Indentations may be formed in the mesa, and the upper surface 23b of the first conductivity type semiconductor layer is exposed in the depressions.
  • the indentations enter the mesa from the edge of the mesa.
  • the indentations can be arranged symmetrically, which helps to evenly distribute the current in the light emitting diode chip.
  • the indentations may be arranged in a rotationally symmetric configuration and, as shown, may be arranged in a 90 degree rotationally symmetrical configuration.
  • the present invention is not limited thereto, and indentations of various shapes can be disposed.
  • the upper surfaces 23a, 23b, and 23c of the first conductivity type semiconductor layer 23 may be connected to each other, but the present invention is not limited thereto.
  • through-holes passing through the mesa may be formed in the mesa, and the top surface of the first conductivity type semiconductor layer may be exposed through the through-holes.
  • the indentations or through holes are formed in the central region of the mesa.
  • the length of the indentations does not exceed 1/4 of the mesa width.
  • the active layer 25 and the second conductivity type semiconductor layer 27 are present at the center of the mesa to generate light, and light in the central region of the LED chip can be uniformly emitted.
  • the indentations may be biased toward the edge of the mesa as shown in FIG. 6A.
  • uniformity of light emitted from the center of a light emitting diode chip is important.
  • the through hole is formed at the center of the mesa or the depression penetrates the center of the mesa, uniformity of light at the center of the light emitting diode chip It can get worse.
  • embodiments of the present invention ensure uniformity of light at the center of the light emitting diode chip by not providing through holes or indentations near the central region of the mesa.
  • the transparent electrode layer 29 is patterned to remove the inner region while leaving a border region.
  • the transparent electrode layer 29 can be removed using a photolithography and etching process.
  • the transparent electrode layer 29 can be removed by wet etching using the photoresist as an etching mask.
  • the transparent electrode layer 29 remains along the periphery of the mesa, and the second conductive type semiconductor layer 27 is exposed to the inside of the remaining transparent electrode layer 29.
  • the ohmic reflective layer 31 is formed on the exposed second conductive type semiconductor layer 27.
  • the ohmic reflective layer 31 may be formed using a lift-off technique and may utilize a photoresist used to remove the internal regions of the transparent electrode layer 29. [ The side surface of the ohmic reflective layer 31 can be in contact with the transparent electrode layer 29 and therefore the ohmic reflective layer 31 and the transparent electrode layer 29 can be continuously connected without gaps.
  • the ohmic reflective layer 31 it is difficult to form the ohmic reflective layer 31 over a wide region of the second conductivity type semiconductor layer 27 because of the process margin when forming only the ohmic reflective layer 31 without the transparent electrode layer 29. [ Therefore, the gap between the edge of the second conductivity type semiconductor layer 27 and the ohmic reflective layer 31 is formed to be relatively wide. Furthermore, the edge portion of the ohmic reflective layer 31 can be formed relatively thick. On the other hand, by using the transparent electrode layer 29, it is possible to secure a wide area of the ohmic region and to smoothly form the edge of the ohmic reflective layer 31.
  • a lower insulating layer 33 covering the side surfaces of the ohmic reflective layer 31, the transparent electrode layer 29, and the semiconductor laminate 30 is formed.
  • the lower insulating layer 33 may be formed using a technique such as chemical vapor deposition (CVD).
  • the lower insulating layer 33 may be formed of a single layer of a SiO 2 layer, a Si 3 N 4 layer, or may be formed of a distributed Bragg reflector.
  • the lower insulating layer 33 may be patterned through a photolithography and etching process so that the lower insulating layer 33 exposes the upper surfaces 23a, 23b, and 23c of the first conductive type semiconductor layer 23 .
  • the lower insulating layer 33 is patterned so as to have openings 33a for exposing the ohmic reflective layer 31.
  • a laser scribing process may be performed.
  • a scribing line defining individual chip units is formed on the substrate 21 by laser scribing.
  • a first pad metal layer 35a and a second pad metal layer 35b are formed on a lower insulating layer 33.
  • the first pad metal layer 35a is electrically connected to the upper surfaces 23a, 23b, and 23c of the first conductive type semiconductor layer 23 exposed through the lower insulating layer 33.
  • the first pad metal layer 35a covers most of the mesa upper region and may surround the second pad metal layer 35b.
  • the first pad metal layer 35a is formed over a wide area and is connected to the upper surfaces 23a, 23b, and 23c of the first conductive type semiconductor layer 23 so that current can be easily dispersed.
  • the second pad metal layer 35b covers the openings 33a of the lower insulating layer 33.
  • a plurality of second pad metal layers 35b may cover the openings 33a, respectively, but is not limited thereto, and a single relatively large second pad metal layer 35b may be formed on the plurality of openings 33a, It is also possible to cover the whole of the upper surface 33a.
  • a boundary region 35ab is formed between the first pad metal layer 35a and the second pad metal layer 35b and the lower insulating layer 33 is exposed in the boundary region 35ab.
  • the first pad metal layer 35a and the second pad metal layer 35b may be formed of the same material together in the same process.
  • the first pad metal layer 35a and the second pad metal layer 35b may include Ti, Cr, Ni or the like as an adhesive layer, and may include Al as a metal reflective layer.
  • the first pad metal layer 35a and the second pad metal layer 35b may include Au as an oxidation preventing layer.
  • the first pad metal layer 35a and the second pad metal layer 35b may be formed of a material such as Cr (25 ⁇ ) / Al (1200 ⁇ ) / Ni (1000 ⁇ ) / Ti (1000 ⁇ ) / Ni ⁇ ) / Ti (100 ⁇ ).
  • the first pad metal layer 35a and the second pad metal layer 35b are described as being included, but the second pad metal layer 35b may be omitted.
  • the first pad metal layer 35a is formed to expose the openings 33a of the lower insulating layer 33.
  • an upper insulating layer 37 covering the first pad metal layer 35a and the second pad metal layer 35b is formed.
  • the upper insulating layer 37 also covers the side surface of the first conductivity type semiconductor layer 23 and covers the scribing line.
  • the substrate 21 is polished to thin the substrate 21.
  • the thickness of the substrate 21 can be polished until it becomes, for example, about 100 mu m.
  • the thickness of the substrate 21 is about 100 ⁇ or less, it is possible to optimize the thermal characteristics and luminance characteristics of the light emitting device applied to a head lamp for an automobile.
  • the cone R may be formed on the lower surface of the substrate 21 after the thickness of the substrate 21 is reduced.
  • the cone R reduces the total internal reflection to increase the light extraction efficiency and increases the surface area of the substrate 21 to improve the heat dissipation performance through the lower surface of the substrate 21.
  • the adhesion performance of the PIG adhered to the lower surface of the substrate can be improved and the heat emission to the PIG can be increased.
  • the cone R may be formed using a patterning process and photo enhanced chemical wet etching so that a relatively large-sized two-sided cone is formed, and a rough surface is formed on the surface of the cone .
  • the upper insulating layer 37 is patterned to form an opening 37a exposing the first pad metal layer 35a and an opening 37b exposing the second pad metal layer 35b.
  • openings 37a and openings 37b are shown in this embodiment, the present invention is not limited thereto, and one opening 37a and one opening 37b, which are relatively large, may be formed It is possible.
  • the upper insulating layer 37 may cover the edge of the first pad metal layer 35a along the edge of the substrate 21 and may cover the side of the substrate 21 exposed by the scribing line.
  • a first bump pad 39a and a second bump pad 39b are formed on the upper insulating layer 37, and by dividing the substrate 21 along the scribing line, as shown in Figs. 4A and 4B
  • the light emitting diode chip 50 is completed. Since a scribing line is formed before forming the upper insulating layer 37, a part of the side surface of the substrate 21 is covered with the upper insulating layer 37, and a part thereof is exposed to the outside.
  • the first bump pad 39a is electrically connected to the first pad metal layer 35a through the opening 37a of the upper insulating layer 37 and the second bump pad 39b is electrically connected to the upper insulating layer 37. [ And is electrically connected to the second pad metal layer 35b through the opening 37b of the second pad metal layer 35b.
  • the first and second bump pads 39a and 39b may have indentations corresponding to the indentations of the mesa, as shown in Fig. 4a. That is, the first and second bump pads 39a and 39b do not cover the upper portion of the depression of the mesa, and therefore it is possible to prevent the bump pads 39a and 39b from being ruggedly formed by the depressions of the mesa . This improves the adhesive force when bonding the light emitting diode chip 50 to the submount.
  • 11A to 11F are plan views illustrating a method of fabricating a light emitting diode chip according to another embodiment of the present invention.
  • a mesa is formed.
  • depressions in the mesa are omitted.
  • the mesa has a generally rectangular or square shape.
  • the transparent electrode layer 29 is patterned, and the ohmic reflective layer 31 is formed in the region surrounded by the rim region of the transparent electrode layer 29, as described with reference to FIGS. 7A and 7B.
  • a lower insulating layer 33 is formed, and the lower insulating layer 33 exposes the first conductive semiconductor layer 23 along the mesa, as described with reference to FIGS. 8A and 8B. And also has openings 33a for exposing the OMR reflective layer 31. As shown in FIG. After the lower insulating layer 33 is patterned, a scribing line may be formed on the substrate 21 using a laser.
  • a first pad metal layer 35a and a second pad metal layer 35b are formed as described with reference to FIGS. 9A and 9B.
  • the first pad metal layer 35a is connected to the first conductive semiconductor layer 23 along the mesa and the second pad metal layer 35b is connected to the ohmic reflective layer 31 through the openings 33a.
  • an upper insulating layer 37 is formed and a polishing and texturing process is performed on the substrate 21 to thin the substrate 21, as described with reference to FIGS. 10A and 10B, Condles R are formed on the surface of the substrate 21.
  • the upper insulating layer 37 is patterned to form openings 37a and 37b.
  • a first bump pad 39a and a second bump pad 39b are formed on the upper insulating layer 37 and the substrate 21 is divided into individual chip units along the scribing line The light emitting diode chip is completed.
  • the light emitting diode chip according to the present embodiment differs from the light emitting diode chip of the above-described embodiment in that it has no depressed portion in the mesa.
  • the relatively small size of the chip such as about 800 ⁇ 800 ⁇ m less than 2
  • the current distribution current distribution There is no difficulty. Therefore, in a relatively small chip, a recessed portion is omitted in order to secure a light emitting region.
  • FIG. 12 is a photograph showing cones formed on a light emitting surface of a light emitting diode chip according to various embodiments of the present invention.
  • truncated hexagonal cones are arranged in a honeycomb shape. If the roughened surface is formed on the upper surface of the cone, the side surface, that is, the inclined surface is formed relatively smoothly.
  • the inclination angle of the inclined surface of the cone with respect to the flat surface of the substrate is generally about 50 degrees or more. These inclined surfaces are not well formed by the PEC etching.
  • the hexagonal cones are arranged in a honeycomb shape, but the height of the cones is relatively low.
  • the height of the cone in Fig. 12A is approximately 4.1 mu m whereas the height of the cone in Fig. 12B is approximately 2.8 mu m to 3 mu m or less.
  • the inclination angle of the cone in Fig. 12B is 40 degrees or less. By making the angle of inclination of the cone 40 degrees or less, it is possible to form a roughened surface by the PEC etching on the inclined surface of the cone.
  • a rough surface can be formed on the inclined surface to further increase the surface area of the cone.

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Abstract

일 실시예의 발광 다이오드 칩은, 불순물이 도핑된 단결정 GaN 기판; 기판 상에 제1 도전형 반도체층 및 제1 도전형 반도체층 상에 위치하는 메사를 포함하되, 메사는 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층체; 제2 도전형 반도체층 상에 위치하는 오믹 반사층; 오믹 반사층의 둘레를 따라 제2 도전형 반도체층 상에 배치된 투명 전극층; 메사 둘레를 따라 제1 도전형 반도체층을 노출시키며, 오믹 반사층을 노출시키는 개구부를 포함하는 하부 절연층; 하부 절연층 상에 배치되고, 메사 둘레를 따라 노출된 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 제1 패드 금속층 및 오믹 반사층에 전기 접속을 허용하는 제1 개구부 및 제2 개구부를 포함하는 상부 절연층; 및 각각 제1 패드 금속층 및 오믹 반사층에 전기적으로 접속하는 제1 범프 패드 및 제2 범프 패드를 포함한다.

Description

자동차 헤드램프용 발광 다이오드
본 발명은 발광 다이오드에 관한 것으로, 더욱 상세하게는 신뢰성이 개선된 발광 다이오드에 관한 것이다.
일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 가지므로, 최근 가시광선 및 자외선 영역의 광원용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN)을 이용한 청색 및 녹색 발광 다이오드는 대규모 천연색 평판 표시 장치, 신호등, 실내 조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다. 또한, 발광 다이오드는 방출되는 광의 직진성이 우수하기 때문에 최근 자동차용 헤드 램프에 널리 적용되고 있다.
자동차 헤드 램프에 사용되는 발광 다이오드는 일반적으로 밀폐된 공간에서 장시간 사용되므로 고온환경에 노출된다. 또한, 다양한 형태의 헤드 램프 디자인을 위해 광원인 발광 다이오드의 크기를 작게 할 필요가 있으며, 작은 크기의 발광 다이오드에서 충분한 광량을 생성하기 위해 고전류 구동이 필수적으로 수반된다. 따라서, 자동차 헤드 램프에 사용되는 발광 다이오드는 내열 특성이 특히 요구된다.
질화갈륨 계열의 발광 다이오드는 열에 대한 내성이 상대적으로 강하며, 한편, 글래스 형광체(phophor in glass: PIG) 등의 세라막 형광체를 채택하여 형광체의 고온 내성을 향상시킬 수 있다. 그러나 자동차 헤드 램프의 발광 다이오드에 적용되는 백색 실리콘이나 PIG를 발광 다이오드 칩에 부착하기 위해 사용되는 접착제 등은 열에 상대적으로 취약하다. 특히, 장시간 사용에 따라 백색 실리콘에서 크랙이나 들뜸 현상이 관찰된다.
본 발명이 해결하고자 하는 과제는, 백색 실리콘이나 PIG 접착제 등에 전달되는 열을 줄일 수 있는 발광 다이오드 칩, 발광 소자 및 자동차용 헤드램프를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 자동차용 헤드램프에 적합한 발광 다이오드 칩 및 발광 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 발광 다이오드 칩은, 불순물이 도핑된 단결정 GaN 기판; 상기 기판 상에 배치되고, 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 상에 위치하는 메사를 포함하되, 상기 메사는 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층체; 상기 제2 도전형 반도체층 상에 위치하는 오믹 반사층; 상기 제2 도전형 반도체층 상에서 상기 오믹 반사층 주위에 배치된 투명 전극층; 상기 오믹 반사층, 투명 전극층 및 메사를 덮되, 상기 메사 둘레를 따라 제1 도전형 반도체층을 노출시키며, 또한, 상기 오믹 반사층을 노출시키는 개구부를 포함하는 하부 절연층; 상기 하부 절연층 상에 배치되고, 상기 메사 둘레를 따라 노출된 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 상기 제1 패드 금속층을 덮되 상기 제1 패드 금속층에 전기 접속을 허용하는 제1 개구부 및 상기 오믹 반사층에 전기 접속을 허용하는 제2 개구부를 포함하는 상부 절연층; 및 상기 상부 절연층 상에 배치되고, 각각 제1 패드 금속층 및 오믹 반사층에 전기적으로 접속하는 제1 범프 패드 및 제2 범프 패드를 포함한다.
본 발명의 또 다른 실시예에 따른 발광 소자는, 서브 마운트; 상기 서브 마운트 상에 실장된 상기 발광 다이오드 칩; 상기 발광 다이오드 칩에 접착제를 통해 부착된 세라믹 형광체; 및 상기 발광 다이오드 칩 및 상기 세라믹 형광체의 측면을 덮는 백색 실리콘을 포함한다.
본 발명의 또 다른 실시예에 따른 자동차용 헤드램프는 상기 발광 소자를 포함한다.
본 발명의 실시예들에 따르면, 전류 분산 성능이 우수하고 광 효율이 우수한 발광 다이오드 칩을 제공함으로써 자동차 헤드램프 내에서 백색 실리콘이나 접착제에 전달되는 열을 줄일 수 있다. 나아가, 발광 다이오드 칩의 두께를 줄여 백색 실리콘과 발광 다이오드 칩의 접촉 면적을 줄일 수 있고, 광 방출면에 복수의 콘을 형성하여 접착제의 접착 면적을 증가시켜 접착 특성을 향상시키며 또한 PIG로의 방열을 도울 수 있다.
본 발명의 다른 장점 및 효과에 대해서는 상세한 설명을 통해 더 명확하게 될 것이다.
도 1은 본 발명의 실시예들에 따른 발광 다이오드 칩이 적용되는 헤드 램프가 장착된 차량을 나타내는 개략적인 사시도이다.
도 2는 본 발명의 실시예들에 따른 발광 다이오드 칩이 적용된 헤드 램프를 설명하기 위한 개략적인 단면도이다.
도 3은 본 발명의 실시예들에 따른 발광 다이오드 칩을 포함하는 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이고, 도 4b는 도 4a의 절취선 A-A'를 따라 취해진 단면도이다.
도 5a 내지 도 10b는 본 발명의 일 실시예에 따른 발광 다이오드 칩을 제조하는 방법을 설명하기 위한 도면들이다.
도 11a 내지 도 11f는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위한 평면도들이다.
도 12는 본 발명의 다양한 실시예들에 따른 발광 다이오드 칩의 광 방출면에 형성된 콘을 보여주는 사진들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 일 실시예에 따르면, 불순물이 도핑된 단결정 GaN 기판; 상기 기판 상에 배치되고, 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 상에 위치하는 메사를 포함하되, 상기 메사는 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층체; 상기 제2 도전형 반도체층 상에 위치하는 오믹 반사층; 상기 제2 도전형 반도체층 상에서 상기 오믹 반사층 주위에 배치된 투명 전극층; 상기 오믹 반사층, 투명 전극층 및 메사를 덮되, 상기 메사 둘레를 따라 제1 도전형 반도체층을 노출시키며, 또한, 상기 오믹 반사층을 노출시키는 개구부를 포함하는 하부 절연층; 상기 하부 절연층 상에 배치되고, 상기 메사 둘레를 따라 노출된 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 상기 제1 패드 금속층을 덮되 상기 제1 패드 금속층에 전기 접속을 허용하는 제1 개구부 및 상기 오믹 반사층에 전기 접속을 허용하는 제2 개구부를 포함하는 상부 절연층; 및 상기 상부 절연층 상에 배치되고, 각각 제1 패드 금속층 및 오믹 반사층에 전기적으로 접속하는 제1 범프 패드 및 제2 범프 패드를 포함하는 발광 다이오드 칩이 제공된다.
오믹 반사층과 함께 투명 전극층을 사용함으로써 제2 도전형 반도체층 상에 형성되는 오믹 영역을 넓게 확보할 수 있으며, 또한, 제1 패드 금속층이 메사 둘레를 따라 제1 도전형 반도체층에 접속함으로써, 발광 다이오드 칩의 넓은 영역에 걸쳐 전류를 고르게 분산시킬 수 있다. 이에 따라, 순방향 전압을 낮출 수 있으며, 광 효율을 향상시킬 수 있다.
상기 투명 전극층은 상기 오믹 반사층의 측면에 접할 수 있다. 나아가, 상기 투명 전극층은 상기 오믹 반사층의 둘레를 따라 상기 제2 도전형 반도체층 상에 배치될 수 있다. 투명 전극층을 채택함으로써, 상기 오믹 반사층의 가장자리 부분을 매끄럽게 형성할 수 있다.
상기 GaN 기판은 100㎛ 이하의 두께를 가질 수 있다. GaN 기판을 100㎛ 이하의 두께로 형성함으로써 기판 측면으로 방출되어 손실되는 광량을 줄일 수 있으며, 또한, 기판 측면으로 방출되는 열량을 줄일 수 있다.
상기 발광 다이오드 칩은, 상기 하부 절연층 상에 배치되고, 상기 하부 절연층의 개구부를 통해 상기 오믹 반사층에 전기적으로 접속하는 제2 패드 금속층을 더 포함하고, 상기 상부 절연층은 상기 제2 패드 금속층을 노출시키는 제2 개구부를 더 포함하고, 상기 제2 범프 패드는 상기 제2 개구부를 통해 상기 제2 패드 금속층에 접속할 수 있다. 제2 패드 금속층을 사용함으로써, 제2 범프 패드를 더 평평하게 형성할 수 있다.
상기 제2 패드 금속층은 상기 제1 패드 금속층으로 둘러싸이고, 상기 제1 패드 금속층과 상기 제2 패드 금속층의 경계 영역에서 상기 하부 절연층이 노출되며, 상기 노출된 하부 절연층은 상기 상부 절연층으로 덮인다.
일 실시예에서, 상기 메사는 가장자리에서 메사 내측으로 형성된 만입부들을 포함할 수 있다. 이 경우, 상기 발광 다이오드 칩은 800×800㎛2 이상일 수 있다.
나아가, 상기 만입부들은 상기 메사의 모서리측에 치우쳐 배치될 수 있다. 또한, 상기 만입부들은 회전 대칭 구조로 배치될 수 있다. 예를 들어, 상기 만입부들은 90도 회전 대칭 구조로 배치될 수 있다.
한편, 상기 만입부들의 길이는 상기 메사 폭의 1/4 이하일 수 있다.
상기 제1 범프 패드 및 제2 범프 패드는 각각 상기 만입부들에 대응하는 적어도 하나의 만입부를 가질 수 있다. 이에 따라, 제1 범프 패드 및 제2 범프 패드를 평평하게 형성할 수 있어 서브 마운트와 발광 다이오드 칩 사이의 접착 불량을 방지할 수 있다.
상기 발광 다이오드 칩은 그 중심에 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층을 반드시 포함할 수 있다. 이에 따라, 상기 발광 다이오드 칩은 중앙 영역에서 상대적으로 균일한 광을 방출할 수 있다.
한편, 상기 기판은 하면에 복수의 콘들을 포함할 수 있다. 일 실시예에 있어서, 상기 콘들의 경사각은 40도 이하일 수 있다. 또한, 상기 콘들은 경사면에 거칠어진 면을 가질 수 있다. 상기 기판 표면에 콘들을 형성함과 아울러, 콘들의 경사면에 거칠어진 면을 형성함으로써 기판 표면적을 상대적으로 크게 증가시킬 수 있다. 이에 따라, 세라믹 형광체 등의 파장변환기의 접착력을 향상시킬 수 있으며, 또한, 세라믹 형광체측으로 열을 더 빠르게 전달할 수 있다.
한편, 상기 메사의 모서리는 모따기되어 메사의 모서리 부분에서 상기 제1 도전형 반도체층의 상면이 상기 메사의 가장자리 근처에서보다 더 넓게 노출될 수 있다. 일반적으로 메사의 모서리 부분에 전류를 고르게 분산시키는 것이 어렵다. 특히, 메사의 모서리 부분에 전류가 도달하지 못하거나, 반대로 모서리 부분에 전류가 집중될 수 있다. 따라서, 모서리 부분을 모따기하여 제거함으로써 메사의 전 영역에 걸쳐 전류를 고르게 분산시킬 수 있다.
상기 단결정 GaN 기판의 n형 불순물은 GaN 기판을 통한 전류 분산을 돕는다. 이에 따라, 발광 다이오드 칩의 순방향 전압을 낮출 수 있다. n형 불순물 도핑 농도는 5×1017~ 2×1018/㎝3 범위 내일 수 있다.
이하 도면을 참조하여 구체적으로 설명한다.
도 1은 본 발명의 실시예들에 따른 발광 다이오드 칩이 적용되는 헤드 램프가 장착된 차량을 나타내는 개략적인 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 발광 다이오드 칩은 차량(1000)의 전방에 장착되어 헤드램프(1100) 내에 배치된다. 실시예에서 차량용 헤드램프(1100)는 운전자의 전방 야간 시야를 확보해주는 헤드램프, 안개등 등을 포함한다.
차량용 헤드램프(1100)는 차량(1000) 전방 좌우에 각각 장착될 수 있으며, 운전자의 취향을 고려하여 다양한 형상을 가질 수 있다. 또한, 전방 좌우에 각각 장착된 헤드램프(1100)는 서로 대칭 구조를 가질 수 있으나, 반드시 이에 한정되는 것은 아니며, 서로 다른 구조를 가질 수도 있다.
도 2는 본 발명의 실시예들에 따른 발광 다이오드 칩이 적용되는 헤드램프(1100)의 일 예를 개략적으로 나타낸 단면도이다.
도 2를 참조하면, 본 실시예에 따른 차량용 헤드램프(1100)는 발광 소자(100), 회로 기판(150) 및 구동 드라이버(200)를 포함하는 발광 다이오드 모듈, 히트 싱크(300), 반사기(400), 렌즈(500) 및 광 조절부(600)를 포함할 수 있으며, 이들 구성 부품들은 헤드 램프의 외형을 구성하는 프레임(도시하지 않음) 내에 배치될 수 있다.
발광 다이오드 모듈은 회로 기판(150) 상에 실장된 발광 소자(100)와 구동 드라이버(200)를 포함할 수 있다. 회로 기판(150)은 예컨대 방열 성능이 우수한 금속 인쇄회로보드일 수 있다.
구동 드라이버(200)는 발광 소자(100)를 구동하기 위해 발광 소자(100)에 전기적으로 연결된다. 구동 드라이버(200)에 의해 발광 소자(100)의 온/오프, 광 세기 등이 결정된다.
한편, 발광 소자(100)는 헤드 램프의 광원으로 광을 방출한다. 발광 소자(100)는 발광 다이오드 칩과 파장변환기를 포함할 수 있으며, 이에 따라 파장변환된 광 또는 백색광과 같은 혼색광을 방출한다. 발광 소자(100)의 구체적인 사항에 대해서는 도 3을 참조하여 상세하게 설명한다.
발광 다이오드 모듈은 히트 싱크(300) 상에 배치된다. 일반적으로 프레임으로 둘러싸인 밀폐된 공간 내에서 발광 소자(100)가 장시간 동작하므로, 헤드램프(1100) 내부는 고온 환경에 노출된다. 따라서 발광 소자(100)에서 생성된 열을 외부로 방출할 필요가 있으며, 이를 위해 히트 싱크(300)가 사용된다. 즉, 히트 싱크(300)는 발광 소자(100)에서 생성된 열을 외부로 방출한다.
반사기(400)는 발광 소자(100)에서 방출된 광을 반사시켜 렌즈(500)로 진행시킨다. 반사기(400)는 프레임 내부에 장착될 수도 있으며, 또는 프레임의 일부일 수도 있다. 반사기(400)는 발광 소자(100)에서 방출된 광을 요구되는 위치로 반사시키도록 다양한 형상을 가질 수 있다.
렌즈(500) 발광 소자(100)에서 방출된 광을 예컨대 평행광 형태로 굴절시킨다. 렌즈(500)는 헤드램프(1100)에서 방출되는 광을 원하는 방향으로 진행하도록 굴절시키는 다양한 형태의 렌즈, 예컨대 콜리메이팅 렌즈가 채택될 수 있다. 도 2에서 일면이 평평하고 타면이 볼록한 볼록렌즈를 도시하지만, 본 발명은 이에 한정되는 것은 아니며, 다양한 종류의 콜리메이팅 렌즈가 사용될 수 있다.
광 조절부(600) 발광 소자(100)에서 방출된 광의 일부를 차단하여 원하지 않는 방향으로 광이 진행하는 것을 방지한다. 광 조절부(600)는 예컨대 구동회로부(200)에 의해 구동되어 광의 차단 영역을 필요에 따라 변화시킬 수 있다.
여기서, 헤드램프(1100)의 일 예를 설명하지만, 본 발명이 특정 헤드램프에 한정되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 발광 다이오드 칩을 포함하는 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 3을 참조하면, 발광 소자(100)는 서브 마운트(51), 발광 다이오드 칩(50), 접착제(53), 파장변환기(55) 및 백색 실리콘(57)을 포함할 수 있다.
서브 마운트(51)는 예컨대 AlN로 형성될 수 있으며, 하면 및 상면에 접촉 패드들을 가지고, 상면의 접촉 패드와 하면의 접촉패드가 비아를 통해 연결될 수 있다. 서브 마운트(51)가 도 2의 인쇄회로보드(150) 상에 본딩될 수 있으며, 특히, 하면에 형성된 접촉 패드들이 인쇄회로보드(150) 상의 패드들에 본딩될 수 있다.
발광 다이오드 칩(50)은 서브 마운트(51) 상에 실장된다. 발광 다이오드 칩(50)은 서브 마운트(51)의 상면 접촉 패드들에 전기적으로 접속된다. 발광 다이오드 칩(50)에 대해서는 도 4a 및 도 4b를 참조하여 뒤에서 상세하게 설명된다.
한편, 발광 다이오드 칩(50) 상에 접착제(53)를 이용하여 파장변환기(55)가 부착된다. 파장변환기(55)는, 도시한 바와 같이, 발광 다이오드 칩(50)보다 더 넓은 면적을 가질 수 있다. 파장변환기(55)는 예를 들어 글래스 형광체(PIG)와 같은 세라믹 형광체일 수 있다. PIG 등의 세라믹 형광체는 내열성이므로 자동차용 헤드램프 등에 적합하게 사용될 수 있다.
백색 실리콘(57)은 서브 마운트(51) 상에서 발광 다이오드 칩(53)의 측면을 덮는다. 또한, 백색 실리콘(57)은 파장변환기(55)의 측면을 덮을 수 있다. 백색 실리콘(57)은 발광 다이오드 칩(50)에서 측면으로 방출되는 광을 반사시키며, 이에 따라, 발광 다이오드 칩(50)에서 방출된 광은 파장변환기(55)를 통해 외부로 방출된다.
상대적으로 작은 크기를 갖는 발광 다이오드 칩(50)은 높은 광량을 생성하기 위해 고전류하에서 구동된다. 이에 따라, 종래의 발광 소자에서 높은 열이 발생되고, 이 열에 의해 백색 실리콘(57)에 크랙이 발생하거나 백색 실리콘이나 접착제(53)가 들뜨는 현상이 발생하였다.
본 발명의 실시예들은 열에 취약한 백색 실리콘(57)이나 접착제(53)를 장시간 사용할 수 있도록 발생되는 열을 줄이면서 또한 높은 출력을 달성한 발광 다이오드 칩(50)을 제공한다.
도 4a는 본 발명의 일 실시예에 따른 발광 다이오드 칩(50)을 설명하기 위한 개략적인 평면도이고, 도 4b는 도 4a의 절취선 A-A'를 따라 취해진 단면도이다.
도 4a 및 도 4b를 참조하면, 상기 발광 다이오드 칩(50)은 기판(21), 반도체 적층체(30), 투명 전극층(29), 오믹 반사층(31), 하부 절연층(33), 제1 패드 금속층(35a), 제2 패드 금속층(35b), 상부 절연층(37), 제1 범프 패드(39a) 및 제2 범프 패드(39b)를 포함한다. 반도체 적층체(30)는 제1 도전형 반도체층(23), 활성층(25), 및 제2 도전형 반도체층(27)을 포함한다.
기판(21)은 단결정 GaN 기판이다. 특히, 기판(21)은 n형 불순물이 도핑된 GaN 기판일 수 있다. 예컨대, GaN 기판(21)은 5×1017~2×1018/cm3의 도핑 농도로 n형 불순물이 도핑될 수 있다. 도핑된 GaN 기판은 전기 전도도가 양호하므로, 발광 다이오드 칩(50) 내의 전류 분산 성능을 개선하며, 이에 따라, 발광 다이오드 칩(50)의 순방향 전압을 낮출 수 있다. 또한, GaN 기판을 성장기판으로 사용함으로써, 그 위에 성장된 활성층(25)의 결정 품질을 개선하여 높은 발광 효율을 달성할 수 있다.
기판(21)은 도 1의 평면도에서 보듯이 직사각형 또는 정사각형의 외형을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 기판(21)의 크기는 특별히 한정되는 것은 아니며 다양하게 선택될 수 있다. 본 실시예에서, 기판(21)은 예를 들어 800×800 ㎛2 이상일 수 있다. 또한, 기판(21) 표면에 복수의 콘(R)이 형성될 수 있다. 콘(R)은 다양한 형상을 가질 수 있다. 콘은 또한 절두형 형상을 가질 수 있으며, 콘의 상면에 거칠어진 면이 형성될 수 있다. 나아가, 콘의 측면에도 거칠어진면이 형성될 수 있다.
제1 도전형 반도체층(23)은 기판(21) 상에 배치된다. 제1 도전형 반도체층(23)은 기판(21) 상에서 성장된 층으로, 불순물, 예컨대 Si이 도핑된 질화갈륨계 반도체층을 포함한다.
제1 도전형 반도체층(23) 상에 활성층(25) 및 제2 도전형 반도체층(27)이 배치된다. 활성층(25)은 제1 도전형 반도체층(23)과 제2 도전형 반도체층(27) 사이에 배치된다. 활성층(25) 및 제2 도전형 반도체층(27)은 제1 도전형 반도체층(23)보다 작은 면적을 가질 수 있다. 활성층(25) 및 제2 도전형 반도체층(27)은 메사 식각에 의해 메사 형태로 제1 도전형 반도체층(23) 상에 위치할 수 있다. 이에 따라, 제1 도전형 반도체층(23)의 상면 일부가 노출된다. 예컨대, 제1 도전형 반도체층(23)은 메사 둘레를 따라 노출될 수 있다. 또한, 메사는 다양한 형태로 형성될 수 있으며, 메사 형태에 따라 제1 도전형 반도체층(23)이 노출되는 영역이 다양하게 변형될 수 있다.
활성층(25)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다. 활성층(25) 내에서 우물층의 조성 및 두께는 생성되는 광의 파장을 결정한다. 특히, 우물층의 조성을 조절함으로써 자외선, 청색광 또는 녹색광을 생성하는 활성층을 제공할 수 있다.
한편, 제2 도전형 반도체층(27)은 p형 불순물, 예컨대 Mg이 도핑된 질화갈륨계 반도체층을 포함한다. 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)은 각각 단일층일 수 있으나, 이에 한정되는 것은 아니며, 다중층일 수도 있으며, 초격자층을 포함할 수도 있다. 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)은 금속유기화학 기상 성장법(MOCVD) 또는 분자선 에피택시(MBE)와 같은 공지의 방법을 이용하여 챔버 내에서 기판(21) 상에 성장되어 형성될 수 있다.
한편, 오믹 반사층(31)은 제2 도전형 반도체층(27) 상에 배치되며, 제2 도전형 반도체층(27)에 전기적으로 접속한다. 오믹 반사층(31)은 제2 도전형 반도체층(27)의 상부 영역에서 제2 도전형 반도체층(27)의 거의 전 영역에 걸쳐 배치될 수 있다.
오믹 반사층(31)은 반사성을 갖는 금속층을 포함할 수 있으며, 따라서, 활성층(25)에서 생성되어 오믹 반사층(31)으로 진행하는 광을 기판(21) 측으로 반사시킬 수 있다. 예를 들어, 오믹 반사층(31)은 단일 반사 금속층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 오믹층과 반사층을 포함할 수도 있다. 오믹층으로는 Ni과 같은 금속층이 사용될 수 있으며, 반사층으로는 Ag 또는 Al과 같이 반사율이 높은 금속층이 사용될 수 있다.
추가로, 투명 전극층(29)이 제2 도전형 반도체층(27) 상에서 오믹 반사층(31) 주위에 배치된다. 투명 전극층(29)은 오믹 반사층(31)의 둘레를 따라 제2 도전형 반도체층(27) 상에 배치될 수 있다. 투명 전극층(29)은 예를 들어 인디움주석산화물(ITO), 아연 산화물(ZnO) 등을 포함할 수 있으며, 제2 도전형 반도체층(27)에 오믹 접촉한다. 투명 전극층(29)은 오믹 반사층(31)의 측면에 접할 수 있다. 오믹 반사층(31) 주위에 투명 전극층(29)을 배치함으로써 제2 도전형 반도체층(27)에 대한 오믹 영역을 확장할 수 있으며, 이에 따라, 제2 도전형 반도체층(27) 내의 전류 분산을 돕고 순방향 전압을 낮출 수 있다.
하부 절연층(33)은 투명 전극층(29) 및 오믹 반사층(31)을 덮고 반도체 적층체(30)의 측면을 덮는다. 하부 절연층(33)은 제1 도전형 반도체층(23)의 일부 영역을 노출시킨다. 예를 들어, 하부 절연층(33)은 메사 둘레를 따라 제1 도전형 반도체층(23)을 노출시킬 수 있다. 또한, 메사 내부로 만입된 만입부가 형성되고, 하부 절연층(33)은 만입부 내에서 제1 도전형 반도체층(23)을 부분적으로 노출시킬 수 있다.
한편, 하부 절연층(33)은 또한, 오믹 반사층(31)을 노출시키는 개구부(33a)를 가진다. 개구부(33a)는 오믹 반사층(31) 상에 한정된다. 복수의 개구부들(33a)이 오믹 반사층(31) 상에 배치될 수도 있다.
하부 절연층(33)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 하부 절연층(33)은 단일층 또는 다중층으로 형성될 수 있다. 나아가, 하부 절연층(33)은 제1 굴절률을 갖는 제1 재료층과 제2 굴절률을 갖는 제2 재료층이 교대로 적층된 분포 브래그 반사기를 포함할 수 있다. 예컨대, 활성층(25)에서 생성된 청색광을 반사시키기 위해, 하부 절연층(33)은 400~500nm의 파장 대역에서 반사율이 높은 분포 브래그 반사기일 수 있다. 나아가, 활성층(25)에서 생성된 광뿐만 아니라, 형광체와 같은 파장변환층에 의해 파장변환된 광을 포함하는 가시광을 반사시키기 위해, 하부 절연층(33)은 약 400~700nm의 전 파장대역에서 반사율이 높은 분포 브래그 반사기일 수 있다. 여기서, 상기 제1 재료층은 SiO2층 또는 MgF2일 수 있으며, 제2 재료층은 상기 제1 재료층보다 높은 굴절률을 가지는 물질층일 수 있다. 제2 재료층은 예를 들어, TiO2, Nb2O5 또는 ZrO2일 수 있다.
제1 패드 금속층(35a) 및 제2 패드 금속층(35b)은 상기 하부 절연층(33) 상에 배치된다. 제1 패드 금속층(35a)과 제2 패드 금속층(35b) 사이에 경계 영역(35ab)이 형성될 수 있다.
제1 패드 금속층(35a)은 제2 패드 금속층(35b)을 둘러싸며 하부 절연층(33)을 덮고 하부 절연층(33)을 통해 노출된 제1 도전형 반도체층(23)에 접속된다. 제1 패드 금속층(35a)은 메사 둘레를 따라 제1 도전형 반도체층(23)에 접속할 수 있으며, 이에 따라, 제1 도전형 반도체층(23)의 넓은 영역에 걸쳐 전류를 분산시킬 수 있다. 또한, 앞서 설명한 바와 같이, 메사 내부에 만입부가 형성된 경우, 제1 패드 금속층(35a)은 만입부 내에서도 제1 도전형 반도체층(23)에 접속할 수 있다. 이에 따라, 메사 내부 영역으로의 전류 분산 성능이 개선된다.
제2 패드 금속층(35b)은 하부 절연층(33)의 개구부(33a)를 통해 오믹 반사층(31)에 접속된다. 제1 패드 금속층(35a)과 제2 패드 금속층(35b)은 동일 재료로 동일 공정에 의해 형성될 수 있다.
본 실시예에 있어서, 제1 패드 금속층(35a)이 제2 패드 금속층(35b)을 둘러싸는 것으로 설명하지만, 제1 패드 금속층(35a)이 제2 패드 금속층(35b)을 완전히 둘러쌀 필요는 없다. 또한, 제2 패드 금속층(35b)은 생략될 수도 있다. 제2 패드 금속층(35b)이 생략될 경우, 제1 패드 금속층(35a)은 하부 절연층(33)의 개구부(33a)를 노출시키는 개구부를 가진다.
제1 및 제2 패드 금속층(35a, 35b)은 Al층과 같은 반사층을 포함할 수 있으며, 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다.
상부 절연층(37)은 제1 및 제2 패드 금속층(35a, 35b)을 덮는다. 또한, 상부 절연층(37)은 메사 둘레를 따라 제1 패드 금속층(35a)의 측면을 덮을 수 있다. 또한, 기판(21)은 경사진 측면을 가질 수 있으며, 상부 절연층(37)이 기판(21)의 경사진 측면을 덮을 수 있다.
상부 절연층(37)은 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 제2 패드 금속층(35b)을 노출시키는 제2 개구부(37b)를 가진다. 상부 절연층(37)은 복수의 제1 개구부(37a) 및 복수의 제2 개구부(37b)를 가질 수 있다. 제2 패드 금속층(35b)이 생략된 경우, 제2 개구부(37b)는 하부 절연층(33)의 개구부(33a)를 노출시킨다. 한편, 상부 절연층(37)은 제1 패드 금속층(35a)의 측면을 덮어 제1 패드 금속층(35a)의 측면이 노출되는 것을 방지한다.
상부 절연층(37)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있다. 특히, 상부 절연층(37)은 Si3N4의 단일층으로 형성될 수 있다.
한편, 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부(37a)를 통해 노출된 제1 패드 금속층(35a)에 전기적으로 접속하고, 제2 범프 패드(39b)는 제2 개구부(37b)를 통해 노출된 제2 패드 금속층(35b)에 전기적으로 접속할 수 있다. 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부(37a)를 모두 덮어 밀봉하며, 제2 범프 패드(39b)는 상부 절연층(37)의 제2 개구부(37b)를 모두 덮어 밀봉한다.
제1 범프 패드(39a) 및 제2 범프 패드(39b)는 상대적으로 넓은 영역에 걸쳐 형성되며, 메사의 만입부에 대응하는 만입부를 가질 수 있다. 또한, 제1 범프 패드(39a)에 캐소드 마크가 형성될 수 있다. 본 실시예에서, 캐소드 마크는 발광 다이오드 칩의 중앙 영역에 형성되어 있으나, 이에 한정되는 것은 아니다.
제1 범프 패드(39a) 및 제2 범프 패드(39b)는 발광 다이오드 칩을 서브마운트(도 3의 51)에 본딩하는 부분들로서 본딩에 적합한 재료로 형성된다. 예를 들어, 제1 및 제2 범프 패드들(39a, 39b)은 AuSn층을 포함할 수 있다.
한편, 이하에서 설명되는 발광 다이오드 제조 방법을 통해 발광 다이오드 칩의 구조가 더욱 명확하게 설명될 것이다.
도 5a 내지 도 10b는 도 4a 및 도 4b의 실시예에 따른 발광 다이오드 칩의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다. 각 도면들에서 a는 평면도를 b는 각 평면도의 절취선 A-A'를 따라 취해진 단면도를 나타낸다.
우선, 도 5a 및 도 5b를 참조하면, 기판(21) 상에 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 포함하는 반도체 적층(30)이 성장된다. 상기 기판(21)은 질화갈륨계 반도체층을 성장시킬 수 있는 단결정 GaN 기판이며, 특히, n형 불순물이 도핑된 GaN 기판일 수 있다. GaN 기판 내의 n형 불순물 농도는 약 5×1017~2×1018/㎝3 범위 내일 수 있다.
제1 도전형 반도체층(23)은 예컨대 n형 질화갈륨계층을 포함하고, 제2 도전형 반도체층(27)은 p형 질화갈륨계층을 포함할 수 있다. 제1 도전형 반도체층(23)의 n형 불순물 농도는 기판(21) 내의 n형 불순물 농도보다 더 높으며, 예컨대 9×1018~2×1019/㎝3 범위 내의 농도를 가질 수 있다. 한편, 활성층(25)은 단일양자우물 구조 또는 다중양자우물 구조일 수 있으며, 우물층과 장벽층을 포함할 수 있다. 또한, 우물층은 요구되는 광의 파장에 따라 그 조성원소가 선택될 수 있으며, 예컨대 AlGaN, GaN 또는 InGaN을 포함할 수 있다.
이어서, 반도체 적층(30) 상에 투명 전극층(29)이 형성된다. 투명 전극층(29)은 반도체 적층(30), 특히 제2 도전형 반도체층(27) 상에 형성될 수 있다. 투명 전극층(29)은 예컨대 약 1000Å 두께의 ITO로 형성될 수 있으며, ITO를 증착한 후 급속 열처리(Rapid thermal annealing: RTA)가 수행될 수 있다.
도 6a 및 도 6b를 참조하면, 투명 전극층(29) 및 반도체 적층(30)을 패터닝하여 메사가 형성된다. 투명 전극층(29) 및 반도체 적층체(30)는 사진 및 식각 공정을 이용하여 패터닝될 수 있다. 예를 들어, 포토레지스트를 이용하여 식각할 영역을 노출시키고, 투명 전극층(29)을 습식 식각을 이용하여 식각한 후, 연속적으로 반도체 적층체(30)의 제2 도전형 반도체층(27) 및 활성층(25)을 건식 식각할 수 있다.
한편, 메사 둘레를 따라 제1 도전형 반도체층(23)의 상면(23a)이 부분적으로 노출된다. 특히, 메사의 모서리 부분은 모따기 형상으로 패터닝되며, 이에 따라, 제1 도전형 반도체층(23)의 모서리 부분의 상면(23c)은 상대적으로 넓게 노출된다.
한편, 메사에 만입부들이 형성될 수 있으며, 만입부들 내부에서 제1 도전형 반도체층의 상면(23b)이 노출된다. 만입부들은 메사의 가장자리에서 메사 내측으로 진입한다. 도시한 바와 같이, 만입부들은 대칭적으로 배치될 수 있으며, 이는 발광 다이오드 칩 내에 전류를 균일하게 분산시키도록 돕는다. 예컨대, 만입부들은 회전 대칭 구조로 배치될 수 있으며, 도시한 바와 같이, 90도 회전 대칭 구조로 배치될 수 있다. 그러나 본 발명이 반드시 이에 한정되는 것은 아니며, 다양한 형상의 만입부들이 배치될 수 있다.
한편, 제1 도전형 반도체층(23)의 상면들(23a, 23b, 23c)은 서로 연결될 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 특히, 만입부들과 달리 메사를 관통하는 관통홀들이 메사에 형성될 수 있으며, 이 관통홀들을 통해 제1 도전형 반도체층의 상면이 노출될 수도 있다.
다만, 만입부들 또는 관통홀들이 메사의 중앙영역에 형성되는 것은 배제된다. 특히, 만입부들의 길이는 메사 폭의 1/4을 초과하지 않는다. 따라서, 메사의 중앙에는 활성층(25) 및 제2 도전형 반도체층(27)이 존재하여 광을 생성하며, 발광 다이오드 칩의 중심영역에서의 광을 균일하게 방출할 수 있다. 메사의 중앙 영역에 균일한 영역을 넓게 확보하기 위해, 만입부들은 도 6a에 도시한 바와 같이 메사의 모서리측에 치우쳐 배치될 수 있다.
자동차 헤드램프에 적용되는 광원의 경우 발광 다이오드 칩의 중심에서 방출되는 광의 균일도가 중요한데, 메사의 중앙에 관통홀을 형성하거나 만입부가 메사의 중앙까지 침범할 경우, 발광 다이오드 칩의 중심에서 광의 균일도가 나빠질 수 있다. 따라서, 본 발명의 실시예들은 메사의 중앙 영역 근처에 관통홀이나 만입부가 배치되지 않도록 하여 발광 다이오드 칩의 중심에서 광의 균일도를 보증한다.
도 7a 및 도 7b를 참조하면, 우선, 투명 전극층(29)을 패터닝하여, 테두리 영역을 남기고 내부 영역이 제거된다. 투명 전극층(29)은 사진 및 식각 공정을 이용하여 제거될 수 있다. 예를 들어, 포토레지스트를 식각 마스크로 이용하여 투명 전극층(29)을 습식식각하여 제거할 수 있다. 이에 따라, 메사의 둘레를 따라 투명 전극층(29)이 잔류하고, 잔류하는 투명 전극층(29)의 내측에 제2 도전형 반도체층(27)이 노출된다.
이어서, 노출된 제2 도전형 반도체층(27) 상에 오믹 반사층(31)이 형성된다. 오믹 반사층(31)은 리프트 오프 기술을 사용하여 형성될 수 있으며, 투명 전극층(29)의 내부 영역을 제거하기 위해 사용된 포토레지스트를 이용할 수 있다. 오믹 반사층(31)의 측면은 투명 전극층(29)에 접할 수 있으며, 따라서, 오믹 반사층(31)과 투명 전극층(29)은 간극없이 연속적으로 이어질 수 있다.
투명 전극층(29)없이 오믹 반사층(31)만을 형성할 경우, 공정 여유도 때문에 오믹 반사층(31)을 제2 도전형 반도체층(27)의 넓은 영역에 걸쳐 형성하기 어렵다. 따라서, 제2 도전형 반도체층(27)의 가장자리와 오믹 반사층(31) 사이의 간격이 상대적으로 넓게 형성된다. 나아가, 오믹 반사층(31)의 가장자리 부분이 상대적으로 두껍게 형성될 수 있다. 이에 반해, 투명 전극층(29)을 사용함으로써, 오믹 영역을 넓게 확보할 수 있으며, 또한, 오믹 반사층(31)의 가장자리를 매끄럽게 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 오믹 반사층(31), 투명 전극층(29) 및 반도체 적층체(30)의 측면을 덮는 하부 절연층(33)이 형성된다. 하부 절연층(33)은 화학기상증착(CVD) 등의 기술을 사용하여 형성될 수 있다. 하부 절연층(33)은 SiO2층, Si3N4층의 단일층으로 형성될 수도 있고, 분포 브래그 반사기로 형성될 수도 있다.
하부 절연층(33)은 사진 및 식각 공정을 통해 패터닝될 수 있으며, 이에 따라, 하부 절연층(33)은 제1 도전형 반도체층(23)의 상면들(23a, 23b, 23c)을 노출시킨다. 또한, 하부 절연층(33)은 오믹 반사층(31)을 노출시키는 개구부들(33a)을 갖도록 패터닝된다.
한편, 하부 절연층(33)을 패터닝하여 제1 도전형 반도체층(23)을 노출시킨 후, 레이저 스크라이빙 공정이 수행될 수 있다. 레이저 스크라이빙에 의해 개별 칩 단위를 정의하는 스크라이빙 라인이 기판(21) 상에 형성된다.
도 9a 및 도 9b를 참조하면, 하부 절연층(33) 상에 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)이 형성된다.
제1 패드 금속층(35a)은 하부 절연층(33)을 통해 노출된 제1 도전형 반도체층(23)의 상면들(23a, 23b, 23c)에 전기적으로 접속한다. 제1 패드 금속층(35a)은 메사 상부 영역을 대부분 덮으며, 제2 패드 금속층(35b)을 둘러쌀 수 있다. 제1 패드 금속층(35a)이 넓은 영역에 걸쳐 형성되며 또한 제1 도전형 반도체층(23)의 상면들(23a, 23b, 23c)에 접속됨에 따라 전류를 쉽게 분산시킬 수 있다.
제2 패드 금속층(35b)은 하부 절연층(33)의 개구부들(33a)을 덮는다. 본 실시예에 있어서, 복수의 제2 패드 금속층들(35b)이 각각 개구부들(33a)을 덮을 수 있으나, 이에 한정되는 것은 아니며, 단일의 상대적으로 넓은 제2 패드 금속층(35b)이 복수의 개구부들(33a) 전체를 덮을 수도 있다.
제1 패드 금속층(35a)과 제2 패드 금속층(35b) 사이에는 경계 영역(35ab)이 형성되며, 이 경계 영역(35ab)에 하부 절연층(33)이 노출된다.
상기 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)은 동일 재료로 동일 공정에서 함께 형성될 수 있다. 예컨대, 상기 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)은 접착층으로서 Ti, Cr, Ni 등을 포함할 수 있으며, 금속 반사층으로 Al을 포함할 수 있다. 나아가, 상기 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)은 산화방지층으로서 Au를 포함할 수 있다. 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)은 예컨대 Cr(25Å)/Al(1200Å)/Ni(1000Å)/Ti(1000Å)/Ni(1000Å)/Ti(1000Å)/Au(2㎛)/Ti(100Å)으로 형성될 수 있다.
본 실시예에 있어서, 제1 패드 금속층(35a)과 제2 패드 금속층(35b)을 포함하는 것으로 설명하지만, 제2 패드 금속층(35b)은 생략될 수도 있다. 이 경우, 제1 패드 금속층(35a)은 하부 절연층(33)의 개구부들(33a)을 노출하도록 형성된다.
도 10a 및 도 10b를 참조하면, 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)을 덮는 상부 절연층(37)이 형성된다. 상부 절연층(37)은 또한, 제1 도전형 반도체층(23)의 측면을 덮고 스크라이빙 라인을 덮는다.
이어서, 기판(21)을 폴리싱하여 기판(21)을 얇게 만든다. 기판(21) 두께는 예컨대 약 100㎛가 될 때까지 폴리싱될 수 있다. 기판(21) 두께가 약 100㎛ 이하일 때, 자동차용 헤드램프에 적용되는 발광 소자의 열 특성 및 휘도 특성을 최적화할 수 있다.
기판(21) 두께를 상대적으로 얇게 함으로써 발광 다이오드 칩(50)의 측면으로 방출되는 광량에 비해 기판(21)의 하면으로 방출되는 광량의 비율을 증가시킬 수 있어 발광 소자의 휘도를 증가시킬 수 있다. 또한, 기판(21)의 두께를 얇게 함으로써 백색 실리콘으로 전달되는 열을 줄일 수 있다.
기판(21)의 두께를 감소시킨 후, 기판(21) 하면에 콘(R)이 형성될 수 있다. 콘(R)은 내부 전반사를 줄여 광 추출 효율을 증가시키며, 기판(21) 표면적을 증가시켜 기판(21) 하면을 통한 열 방출 성능을 개선한다. 이에 따라, 기판 하면에 부착되는 PIG의 접착 성능을 향상시킬 수 있으며, PIG로의 열 방출을 증가시킬 수 있다.
콘들(R)은 패터닝 공정 및 광 강화 화학 식각(Photo enhanced chemical wet etching)을 이용하여 형성될 수 있으며, 따라서, 상대적으로 큰 크기의 절두형 콘이 형성됨과 아울러, 상기 콘의 표면에 거친면이 형성될 수 있다.
이어서, 상부 절연층(37)을 패터닝하여 제1 패드 금속층(35a)을 노출시키는 개구부(37a) 및 제2 패드 금속층(35b)을 노출시키는 개구부(37b)를 형성한다. 본 실시예에 있어서, 복수의 개구부들(37a) 및 개구부들(37b)이 도시되어 있으나, 이에 한정되는 것은 아니며, 상대적으로 크게 형성된 하나의 개구부(37a) 및 하나의 개구부(37b)가 형성될 수도 있다.
상부 절연층(37)은 기판(21)의 가장자리를 따라 제1 패드 금속층(35a)의 가장자리를 덮을 수 있으며, 나아가, 스크라이빙 라인에 의해 노출된 기판(21)의 측면을 덮을 수 있다.
이어서, 상부 절연층(37) 상에 제1 범프 패드(39a) 및 제2 범프 패드(39b)가 형성되고, 스크라이빙 라인을 따라 기판(21)을 분할함으로써, 도 4a 및 도 4b에 도시한 바와 같은 발광 다이오드 칩(50)이 완성된다. 상부 절연층(37)을 형성하기 전에 미리 스크라이빙 라인을 형성하기 때문에, 기판(21) 측면의 일부는 상부 절연층(37)으로 덮여 있으며, 일부는 외부에 노출된다.
한편, 제1 범프 패드(39a)는 상부 절연층(37)의 개구부(37a)를 통해 제1 패드 금속층(35a)에 전기적으로 접속하고, 제2 범프 패드(39b)는 상부 절연층(37)의 개구부(37b)를 통해 제2 패드 금속층(35b)에 전기적으로 접속한다.
제1 및 제2 범프 패드(39a, 39b)는 도 4a에 도시한 바와 같이 메사의 만입부들에 대응하는 만입부들을 가질 수 있다. 즉, 제1 및 제2 범프 패드(39a, 39b)는 메사의 만입부 상부를 덮지 않으며, 따라서, 메사의 만입부에 의해 범프 패드들(39a, 39b)이 울퉁불퉁하게 형성되는 것을 방지할 수 있다. 이는 발광 다이오드 칩(50)을 서브마운트에 본딩할 때, 접착력을 향상시킨다.
도 11a 내지 도 11f는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위한 평면도들이다.
도 11a를 참조하면, 도 5a 내지 도 6b를 참조하여 설명한 바와 같이, 기판 상에 반도체 적층체 및 투명 전극층(29)이 형성된 후, 메사가 형성된다. 다만, 본 실시예에 있어서, 메사에 만입부들이 형성되는 것이 생략된다. 따라서, 메사는 대체로 직사각형 또는 정사각형의 형상을 가진다.
도 11b를 참조하면, 이어서, 도 7a 및 도 7b를 참조하여 설명한 바와 같이, 투명 전극층(29)이 패터닝되고, 투명 전극층(29)의 테두리 영역으로 둘러싸인 영역 내에 오믹 반사층(31)이 형성된다.
도 11c를 참조하면, 도 8a 및 도 8b를 참조하여 설명한 바와 같이, 하부 절연층(33)이 형성되며, 하부 절연층(33)은 메사 둘레를 따라 제1 도전형 반도체층(23)을 노출시키며 또한 오믹 반사층(31)을 노출시키는 개구부들(33a)을 갖도록 패터닝된다. 하부 절연층(33)을 패터닝한 후, 기판(21)에 레이저를 이용하여 스크라이빙 라인이 형성될 수 있다.
도 11d를 참조하면, 도 9a 및 도 9b를 참조하여 설명한 바와 같이, 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)이 형성된다. 제1 패드 금속층(35a)은 메사 둘레를 따라 제1 도전형 반도체층(23)에 접속하며, 제2 패드 금속층(35b)은 개구부들(33a)을 통해 오믹 반사층(31)에 접속한다.
도 11e를 참조하면, 도 10a 및 도 10b를 참조하여 설명한 바와 같이, 상부 절연층(37)이 형성되고, 기판(21)에 폴리싱 및 텍스쳐링 공정이 수행되어 기판(21)의 두께가 얇아지고, 기판(21) 표면에 콘들(R)이 형성된다.
이어서, 상부 절연층(37)이 패터닝되어 개구부들(37a, 37b)이 형성된다.
도 11f를 참조하면, 상부 절연층(37) 상에 제1 범프 패드(39a) 및 제2 범프 패드(39b)가 형성되고, 기판(21)을 스크라이빙 라인을 따라 개별 칩 단위로 분할함으로써 발광 다이오드 칩이 완성된다.
본 실시예에 따른 발광 다이오드 칩은 앞서 설명한 실시예의 발광 다이오드 칩과 달리 메사에 만입부를 갖지 않는 것에 차이가 있다. 상대적으로 작은 크기의 칩, 예컨대 약 800×800㎛2 미만, 특히 약 700×700㎛2의 크기의 발광 다이오드 칩은 메사 면적이 상대적으로 작아 전류 분산이 쉽기 때문에 만입부를 별도로 형성하지 않아도 전류 분산에 어려움이 없다. 따라서, 상대적으로 작은 칩에서는 발광 영역을 확보하기 위해 만입부를 생략한 것이다.
도 12는 본 발명의 다양한 실시예들에 따른 발광 다이오드 칩의 광 방출면에 형성된 콘들을 보여주는 사진들이다.
도 12a를 참조하면, 절두된 육각콘들이 벌집 모양으로 배열되어 있다. 콘의 상면에 거칠어진 면이 형성되어 있으면, 측면, 즉 경사면은 상대적으로 매끄럽게 형성되어 있다. 기판의 평평한 면에 대한 콘의 경사면의 경사각은 대체로 약 50도 이상이다. 이러한 경사면에는 PEC 에칭에 의한 거칠어진 면이 잘 형성되지 않는다.
도 12b를 참조하면, 도 12a와 유사하게 육각콘들이 벌집 모양으로 배열되어 있으나, 콘의 높이가 상대적으로 낮은 것에 차이가 있다. 예를 들어, 도 12a의 콘의 높이는 대략 4.1㎛인데 반해, 도 12b의 콘의 높이는 약 2.8㎛로 3㎛이하이다. 또한, 도 12b의 콘의 경사각은 40도 이하이다. 콘의 경사각을 40도 이하로 함으로써 콘의 경사면에도 PEC 에칭에 의해 거칠어진 면을 형성할 수 있다.
도 12b와 같이 경사각을 줄임으로써 경사면에 거칠어진 면을 형성하여 콘의 표면적을 더 증가시킬 수 있다.
이상에서, 본 발명의 다양한 실시예들에 대해 설명하였으나, 본 발명은 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 발명의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (20)

  1. 불순물이 도핑된 단결정 GaN 기판;
    상기 기판 상에 배치되고, 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 상에 위치하는 메사를 포함하되, 상기 메사는 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층체;
    상기 제2 도전형 반도체층 상에 위치하는 오믹 반사층;
    상기 제2 도전형 반도체층 상에서 상기 오믹 반사층 주위에 배치된 투명 전극층;
    상기 오믹 반사층, 투명 전극층 및 메사를 덮되, 상기 메사 둘레를 따라 제1 도전형 반도체층을 노출시키며, 또한, 상기 오믹 반사층을 노출시키는 개구부를 포함하는 하부 절연층;
    상기 하부 절연층 상에 배치되고, 상기 메사 둘레를 따라 노출된 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층;
    상기 제1 패드 금속층을 덮되 상기 제1 패드 금속층에 전기 접속을 허용하는 제1 개구부 및 상기 오믹 반사층에 전기 접속을 허용하는 제2 개구부를 포함하는 상부 절연층; 및
    상기 상부 절연층 상에 배치되고, 각각 제1 패드 금속층 및 오믹 반사층에 전기적으로 접속하는 제1 범프 패드 및 제2 범프 패드를 포함하는 발광 다이오드 칩.
  2. 청구항 1에 있어서,
    상기 투명 전극층은 상기 오믹 반사층의 측면에 접하는 발광 다이오드 칩.
  3. 청구항 1에 있어서,
    상기 투명 전극층은 상기 오믹 반사층의 둘레를 따라 배치된 발광 다이오드 칩.
  4. 청구항 1에 있어서,
    상기 GaN 기판은 100㎛ 이하의 두께를 가지는 발광 다이오드 칩.
  5. 청구항 1에 있어서,
    상기 하부 절연층 상에 배치되고, 상기 하부 절연층의 개구부를 통해 상기 오믹 반사층에 전기적으로 접속하는 제2 패드 금속층을 더 포함하고,
    상기 상부 절연층은 상기 제2 패드 금속층을 노출시키는 제2 개구부를 더 포함하고,
    상기 제2 범프 패드는 상기 제2 개구부를 통해 상기 제2 패드 금속층에 접속하는 발광 다이오드 칩.
  6. 청구항 5에 있어서,
    상기 제2 패드 금속층은 상기 제1 패드 금속층으로 둘러싸이고, 상기 제1 패드 금속층과 상기 제2 패드 금속층의 경계 영역에서 상기 하부 절연층이 노출되며,
    상기 노출된 하부 절연층은 상기 상부 절연층으로 덮이는 발광 다이오드 칩.
  7. 청구항 1에 있어서,
    상기 메사는 가장자리에서 메사 내측으로 형성된 만입부들을 포함하는 발광 다이오드 칩.
  8. 청구항 7에 있어서,
    800×800㎛2 이상의 크기를 가지는 발광 다이오드 칩.
  9. 청구항 7에 있어서,
    상기 만입부들은 상기 메사의 모서리측에 치우쳐 배치된 발광 다이오드 칩.
  10. 청구항 9에 있어서,
    상기 만입부들은 회전 대칭 구조로 배치된 발광 다이오드 칩.
  11. 청구항 7에 있어서,
    상기 만입부들의 길이는 상기 메사 폭의 1/4 이하인 발광 다이오드 칩.
  12. 청구항 7에 있어서,
    상기 제1 범프 패드 및 제2 범프 패드는 각각 상기 만입부들에 대응하는 적어도 하나의 만입부를 가지는 발광 다이오드 칩.
  13. 청구항 1에 있어서,
    상기 발광 다이오드 칩은 그 중심에 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층을 반드시 포함하는 발광 다이오드 칩.
  14. 청구항 1에 있어서,
    상기 기판은 하면에 복수의 콘들을 포함하는 발광 다이오드 칩.
  15. 청구항 14에 있어서,
    상기 콘들의 경사각은 40도 이하인 발광 다이오드 칩.
  16. 청구항 15에 있어서,
    상기 콘들은 경사면에 거칠어진 면을 갖는 발광 다이오드 칩.
  17. 청구항 1에 있어서,
    상기 메사의 모서리는 모따기되어 메사의 모서리 부분에서 상기 제1 도전형 반도체층의 상면이 상기 메사의 가장자리 근처에서보다 더 넓게 노출된 발광 다이오드 칩.
  18. 청구항 1에 있어서,
    상기 단결정 GaN 기판의 n형 불순물 도핑 농도는 5×1017~ 2×1018/㎝3 범위 내인 발광 다이오드 칩.
  19. 서브 마운트;
    상기 서브 마운트에 실장된 청구항 1 내지 청구항 18의 어느 한 항의 발광 다이오드 칩;
    상기 발광 다이오드 칩 상에 접착제를 통해 부착된 세라믹 형광체; 및
    상기 발광 다이오드 칩 및 상기 세라믹 형광체의 측면을 덮는 백색 실리콘을 포함하는 발광 소자.
  20. 청구항 19의 발광 소자를 포함하는 자동차용 헤드램프.
PCT/KR2018/008067 2017-07-24 2018-07-17 자동차 헤드램프용 발광 다이오드 WO2019022427A1 (ko)

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