KR20160064363A - 발광소자 및 이의 제조방법 - Google Patents

발광소자 및 이의 제조방법 Download PDF

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Abstract

본 발명은 발광소자 및 이의 제조방법에 관한 것으로, 특히 반사 전극이 형성된 영역에만 전류가 집중적으로 흐르는 전류 밀집현상을 효과적으로 억제함에 따라 발광 영역 및 발광 효율을 향상시킬 수 발광소자와 이를 제조하는 방법에 관한 것이다.

Description

발광소자 및 이의 제조방법{LIGHT EMITTING DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 발광소자 및 이의 제조방법에 관한 것으로, 특히 반사 전극이 형성된 영역에만 전류가 집중적으로 흐르는 전류 밀집현상을 효과적으로 억제함에 따라 발광 영역 및 발광 효율을 향상시킬 수 발광소자와 이를 제조하는 방법에 관한 것이다.
일반적으로 발광소자는 사파이어와 같은 기판 상에 에피층들을 성장시키어 형성되며, 제1 도전형(N형) 반도체층, 제2 도전형(P형) 반도체층 및 이들 사이에 개재된 활성층을 포함한다.
한편, 상기 제1 도전형 반도체층 상에 제1(N) 전극이 형성되고, 상기 제2 도전형 반도체층 상에 제2(P) 전극이 형성된다. 상기 발광소자는 상기 전극을 통해 외부 전원에 전기적으로 연결되어 구동된다.
이 때, 전류는 외부 전원으로부터 상기 제2 전극을 통해 유입되며, 상기 반도체층들을 거쳐 제1 전극으로 흐르게 된다.
한편, 제2 전극에 의한 광 손실을 방지하고, 방열 효율을 높이기 위해 플립칩 구조의 발광소자가 사용되고 있으며, 대면적 플립칩 구조의 발광소자에서 전류 분산을 돕기 위한 다양한 구조가 제안되고 있는데, 이와 관련하여 제2 도전형 반도체층 상에 반사 전극을 형성하는 형태가 알려져 있다.
제2 도전형 반도체층 상에 형성된 반사 전극은 활성층에서 생성된 광을 반사시켜 광 추출 효율을 향상시키며, 제2 도전형 반도체층 내의 전류 분산을 일부 돕는 역할을 수행한다.
전류는 외부 전원으로부터 상기 반사 전극을 통해 제2 도전형 반도체층으로 먼저 유입되는데, 상기 제2 도전형 반도체층은 일반적으로 높은 비저항을 가지기 때문에, 상기 제2 도전형 반도체층 내에서 전류가 고르게 분산되지 못하고, 상기 반사 전극이 형성된 영역에만 전류가 집중적으로 흐르는 전류 밀집(current crowding) 현상이 발생하게 된다. 이러한 현상은 발광 영역의 감소, 나아가 발광 효율의 감소를 야기시킨다.
따라서, 상기 제2 도전형 반도체층 상에 반사 전극을 증착할 경우 전류 분산 성능을 향상시킬 수 있는 발광소자의 개발이 요구된다.
본 발명의 목적은 전류 분산 성능이 향상되고, 나아가 발광 효율이 증가된 발광소자를 제공하는 것이다.
본 발명의 일 측면에 따르면, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 서로 이격되어 배치되고, 각각 활성층, 제2 도전형 반도체층 및 투명 전극층을 포함하는 복수의 메사; 상기 투명 전극층 상에 형성된 반사 전극; 및 상기 제1 도전형 반도체층과 복수의 메사를 덮되, 상기 제1 도전형 반도체층을 노출시키는 제1 개구부와 상기 반사 전극의 상부를 노출시키는 제2 개구부를 포함하는 하부 절연층을 포함하되, 상기 투명 전극층은 그래핀층과 상기 그래핀층의 상부 및 하부에 형성된 투명 도전층을 포함하는 발광소자가 제공될 수 있다.
여기서, 상기 복수의 메사는 일측 방향으로 서로 평행하게 연장된 형상을 가지며, 상기 제1 개구부는 상기 복수의 메사와 평행하도록 형성될 수 있다.
여기서, 상기 제2 개구부는 상기 복수의 메사 상의 각각의 반사 전극의 동일한 단부를 노출시키도록 형성될 수 있다.
여기서, 상기 투명 전극층과 상기 제1 개구부의 이격 거리가 상기 반사 전극과 상기 제1 개구부의 이격 거리보다 짧을 수 있다.
여기서, 상기 반사 전극은 반사 금속층 및 상기 반사 금속층의 상면 및 측면을 덮도록 형성된 커버 금속층을 포함할 수 있다.
여기서, 상기 커버 금속층의 경계는 메사의 경계로부터 내측으로 10 μm 미만의 이격 거리를 가지도록 형성될 수 있다.
여기서, 상기 커버 금속층의 경계는 메사의 경계로부터 내측으로 5 μm 이상의 이격된 거리를 가지도록 형성될 수 있다.
여기서, 상기 하부 절연층을 덮되, 상기 하부 절연층의 제1 개구부를 통해 제1 도전형 반도체층과 접촉 저항을 형성하며, 상기 하부 절연층의 제2 개구부가 모두 노출되도록 상기 제2 개구부보다 넓은 면적으로 형성된 개구부를 포함하는 반사 도전층이 형성될 수 있다.
여기서, 상기 반사 도전층을 덮되, 상기 반사 도전층과 반사 전극을 노출시키는 개구부가 각각 형성된 상부 절연층이 형성될 수 있다.
여기서, 상기 상부 절연층은 분산형 브래그 반사(DBR)층일 수 있다.
여기서, 상기 투명 도전층과 대면하는 상기 반사 전극의 하면의 면적은 상기 투명 도전층의 상면의 면적보다 좁게 형성될 수 있다.
본 발명의 일 실시예에 따른 발광소자는 반사 전극이 형성된 영역에만 전류가 집중적으로 흐르는 전류 밀집(current crowding) 현상을 효과적으로 억제함에 따라 발광 영역 및 발광 효율을 향상시킬 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 발광소자의 구조 및 상기 발광소자의 제조 방법을 설명하기 위한 도면이다. 여기서, (a)는 상기 발광소자의 평면도이며, (b)는 상기 (a)에 표시된 절취선 A-A에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 발광소자의 구조 및 상기 발광소자의 제조방법을 설명하기 위한 도면으로서, 이하에는 본원에 첨부된 도면을 참조하여 본 발명에 따른 발광소자 및 이의 제조방법에 대하여 상세히 설명하기로 한다.
도 1은 기판(11) 상에 제1 도전형 반도체층(12)과 상기 제1 도전형 반도체층(12) 상에 서로 이격되어 배치되고, 각각 활성층(13), 제2 도전형 반도체층(14) 및 투명 전극층(16)을 포함하는 복수의 메사(M)가 형성된 발광소자의 단면도를 나타낸 것이다.
우선 상기 기판(11) 상에 제1 도전형 반도체층(12), 활성층(13) 및 제2 도전형 반도체층(14)을 포함하는 에피층을 유기금속화학기상증착(metal organic chemical vapor deposition; MOCVD)법 등을 이용하여 성장시킨 후, 제1 도전형 반도체층(12)이 노출되도록 활성층(13)과 제2 도전형 반도체층(14)을 패터닝함으로써 상기 복수의 메사(M)를 형성할 수 있다.
복수의 메사(M)는 도시된 바와 같이 일측으로 서로 평행하게 연장된 기다란 형상을 가질 수 있다. 이러한 형상은 기판(11) 상에서 복수의 칩 영역에 동일한 형상의 복수의 메사(M)를 형성하는 것을 단순화시킨다.
상술한 바와 같이 복수의 메사(M)를 형성한 후, 제2 도전형 반도체층(14) 상에 투명 전극층(16)을 형성한다.
투명 전극층(16)은 화학기상증착(chemical vapor deposition; CVD)법을 이용하여 그래핀을 증착시키거나 필름 형태로 전사된 그래핀층(15)과 상기 그래핀층(15)의 상부 및 하부에 형성된 투명 도전층(15a, 15b)으로 구성된다.
그래핀은 탄소 원자들로 이루어진 육방정계(hexagonal) 단층 구조물로서, 이차원 탄도 이동(2-dimensional ballistic transport) 특성을 나타낼 수 있다.
전하가 물질 내에서 이차원 탄도 이동한다는 것은 산란(scattering)에 의한 저항이 거의 없는 상태로 이동한다는 것을 의미하며, 이에 따라 그래핀 내에서 전하의 이동도(mobility)는 매우 높고, 그래핀은 낮은 비저항을 가질 수 있다.
따라서, 그래핀층(15) 내에서 전류의 수평 방향으로의 분산이 향상될 수 있다.
본원에서 언급된 바와 같이, 외부 전원으로부터 반사 전극을 통해 주입된 전류가 제2 도전형 반도체층(14)으로 유입되기 전, 수평 방향으로의 전류 분산 성능이 우수한 그래핀층(15)을 먼저 거침에 따라 비저항이 높은 제2 도전형 반도체층(14) 내에서 전류가 고르게 분산되지 못하고, 상기 반사 전극이 형성된 영역에만 전류가 집중적으로 흐르는 전류 밀집(current crowding) 현상을 억제할 수 있다.
투명 도전층(15a, 15b)은 Ni/Au, ITO (Indium Tin Oxide) 또는 ZnO, 바람직하게는 ITO 로 형성될 수 있다. 적절한 광 투과율과 저항률을 동시에 가지기 위해서 투명 도전층(15a, 15b)의 두께는 5 ~ 200 Å의 범위 내로 형성될 수 있다.
투명 도전층(15a, 15b)은 비저항이 낮아 전류 분산 성능이 뛰어나므로, 그래핀층(15)과 함께 외부 전원으로부터 주입된 전류의 수평 방향으로의 분산을 향상시킬 수 있으며, 그래핀층(15)의 부족한 수직 방향으로의 전류 분산을 보완할 수 있다.
보다 구체적으로, 그래핀층(15)의 하부에 증착되는 투명 도전층(하부 투명 도전층) (15a)은 전류 분산 효과뿐만 아니라 그래핀층(15)과 상기 제2 도전형 반도체층(14) 사이의 접촉 저항 형성을 위해 형성될 수 있다.
이 때, 하부 투명 도전층(15a)은 200 Å 이하의 얇은 박막 형태로 형성될 수 있다.
또한, 그래핀층(15)의 상부에 증착되는 투명 도전층(상부 투명 도전층) (15b)은 전류 분산 효과뿐만 아니라, 그래핀층(15)이 외부에 직접적으로 노출될 경우, 예를 들어, 상기 복수의 메사(M) 상에 절연층을 생성하기 위해 PECVD (plasma enhanced chemical vapor deposition)법을 사용할 경우, 플라즈마에 의해 발생할 수 있는 그래핀층(15)의 손상을 방지하기 위해 형성될 수 있다.
여기서, 상부 투명 도전층(15b)과 하부 투명 도전층(15a)은 모두 ITO로 형성될 수 있다. 다만, 상부 투명 도전층(15b)과 하부 투명 도전층(15a)을 이루는 ITO는 서로 동일 또는 상이한 성분비를 가질 수 있다.
또한, 상부 투명 도전층(15b)과 하부 투명 도전층(15a)을 형성하는 ITO는 서로 다른 공정에 의해 형성될 수 있다.
예를 들어, 투명 도전층(15a, 15b)은 스퍼터(sputter)법 또는 e-beam을 통해 증착될 수 있는데, 바람직하게는 하부 투명 도전층(15a)은 스퍼터(sputter)법으로 증착될 수 있으며, 상부 투명 도전층(15b)은 하부의 그래핀층(15)이 손상되는 것을 방지하기 위해 e-beam으로 증착될 수 있다.
제2 도전형 반도체층(14) 상에 상술한 투명 전극층(16)이 형성될 경우, 활성층(13), 제2 도전형 반도체층(14) 및 투명 전극층(16)은 동시에 패터닝되어 제1 도전형 반도체층(12) 상에 복수의 메사(M)를 형성하게 된다.
상기 복수의 메사(M)의 측면은 상술한 제1 도전형 반도체층(12)의 측면과 유사하게 포토레지스트 리플로우와 같은 기술을 통해 경사지게 형성될 수 있다. 이 때, 상기 복수의 메사(M)는 각 메사의 단면이 사다리꼴이 되도록 경사지게 형성될 수 있다.
경사진 형태를 취하는 복수의 메사(M)가 활성층(13), 제2 도전형 반도체층(14), 상술한 투명 전극층(16)으로 구성된 경우, 전극을 형성하기 전 리소그래피 공정으로 형성된 마스크에 의해 가리워지게 되는 상기 복수의 메사(M)의 노출된 면적은 복수의 메사(M)가 활성층(13) 및 제2 도전형 반도체층(14)으로 구성된 경우에 비하여 감소한다.
즉, 복수의 메사(M) 상에 반사 전극(20)이 형성된 후 여전히 노출되어 있는 복수의 메사(M)의 상부면의 면적은 본 발명에 따라 활성층(13), 제2 도전형 반도체층(14) 및 상술한 투명 전극층(16)으로 구성된 복수의 메사(M)가 경사진 형태를 취함에 따라 감소될 수 있다.
도 2a에 도시된 바와 같이, 상기에 언급한 방법으로 형성된 메사는 기판(11) 상에서 일 방향으로 서로 평행하게 연장된 직사각형의 형태일 수 있다. 또한, 이러한 직사각형의 형태를 가지는 메사는 기판(11) 상에 동일한 형상으로 복수개로 형성될 수 있다.
도 2b에 도시된 바와 같이, 투명 전극층(16) 상에는 반사 전극(20)이 형성된다. 이 때, 반사 전극(20)의 하면의 면적은 투명 전극층(16), 보다 상세하게는 그래핀층(15)의 상부에 형성된 투명 도전층(15b)의 상면의 면적보다 좁게 형성된다.
이에 따라, 반사 전극(20)의 외곽은 그래핀층(15)의 상부에 형성된 투명 도전층(15b)의 외곽으로부터 소정의 이격 거리만큼 떨어져 있다.
상기 반사 전극(20)은 반사 금속층(18) 및 커버 금속층(19)을 포함할 수 있다. 상기 반사 금속층(18)은 상기 마스크에 의해 가리워지게 되는 상기 복수의 메사(M)의 면적(공정 마진)을 제외한 영역에 형성될 수 있으며, 상기 커버 금속층(19)은 상기 반사 금속층(18)의 상면 및 측면을 덮도록 형성될 수 있다. 상기 커버 금속층(19)은 상기 반사 금속층(18)을 이루는 금속이 확산 및/또는 오염되는 것을 방지한다.
여기서, 반사 금속층(18)은 Ag, Ni/Ag, NiZn/Ag 또는 TiO/Ag로 형성될 수 있으며, 커버 금속층(19)은 Ni, Cr, Ti, Pt, Rd, Ru, W, Mo, TiW 또는 이의 복합층으로 형성될 수 있다. 커버 금속층(19)은 반사 금속층(18)의 금속 물질이 확산되거나 오염되는 것을 방지할 수 있다.
상기 제2 도전형 반도체층(14)은 높은 비저항을 가지기 때문에, 일반적으로 전극이 형성된 영역, 특히 상기 영역의 수직 방향으로만 전류가 집중적으로 흐르는 전류 밀집 현상이 발생하게 되는데, 반사 전극의 형성을 위해 상기 마스크에 의해 가리워지게 되는 상기 복수의 메사(M)의 상부면의 면적이 넓어질수록 전류 밀집 현상은 복수의 메사(M)의 상부면이 면적이 좁을 때 보다 상대적으로 증가할 수 밖에 없다.
따라서, 본 발명의 일 실시예에 따른 발광소자는 그래핀층(15)과 상기 그래핀층(15)의 상부 및 하부에 형성된 투명 도전층(15a, 15b)을 포함하는 투명 전극층(16)에 의해 외부 전원으로부터 주입된 전류의 수직/수평 방향으로의 분산을 더욱 향상시키고, 동시에 상기 마스크에 의해 가리워지게 되는 상기 복수의 메사(M)의 상부면의 면적을 메사가 활성층(13) 및 제2 도전형 반도체층(14)으로 구성된 경우보다 감소시킴으로써 상대적으로 전류 밀집 현상을 억제할 수 있다.
도 2b에 도시된 바와 같이, 상기 복수의 메사(M) 상에 반사 전극(20)을 형성한 후, 제1 도전형 반도체층(12)의 가장자리를 식각할 수 있으며, 이에 따라 기판(11)의 상부면의 일부가 외부로 노출될 수 있다. 이 때, 식각된 제1 도전형 반도체층(12)의 측면도 경사진 형태로 형성될 수 있다.
도 3a 및 3b를 참조하면, 상기 복수의 메사(M) 및 상기 복수의 메사(M)가 배치되지 않은 상기 제1 도전형 반도체층(12) 상에 하부 절연층(30)이 형성된다.
상기 하부 절연층(30)은 화학기상증착(CVD)법 등을 사용하여 SiO2 등의 산화막, SiNx 등의 질화막 또는 SiON 및 MgF2 등의 절연막으로 형성될 수 있다. 상기 하부 절연층(30)은 단일층 또는 다중층으로 형성될 수 있다.
또한, 다른 변형예에 있어서, 상기 하부 절연층(30)은 저굴절 유전층과 고굴절 유전층이 교대로 반복 적층된 분산형 브래그 반사(DBR)층과 같은 구조로 형성될 수 있다.
상기 하부 절연층(30)의 일정 영역에는 상기 제1 도전형 반도체층(12) 및 제2 도전형 반도체층(14)으로의 전기적 연결을 허용하기 위한 개구부(31a, 31b)를 형성한다.
상기 하부 절연층(30)은 상기 제1 도전형 반도체층(12)을 노출시키는 제1 개구부(31a)와 상기 반사 전극(20)을 노출시키는 제2 개구부(31b)를 형성한다. 상기 제1 개구부(31a)는 각 메사(M) 사이와 상기 제1 도전형 반도체층(12)의 가장자리에 형성되며, 상기 제2 개구부(31b)는 각 메사(M)의 상부에 형성된다.
이 때, 투명 전극층(16)과 제1 개구부(31a)의 이격 거리는 반사 전극(20)과 제1 개구부(31a)의 이격 거리보다 짧게 형성되는 것이 바람직하다. 보다 구체적으로, 반사 전극(20)의 커버 금속층(19)의 경계는 메사(M)의 경계로부터 내측으로 10 μm 미만의 이격 거리를 가지도록 형성되어 투명 전극층(16)과 제1 개구부(31a)의 이격 거리가 반사 전극(20)과 제1 개구부(31a)의 이격 거리보다 짧도록 형성된다.
커버 금속층(19)의 경계와 메사(M)의 상부면의 경계 사이의 이격 거리는 반사 전극(20)을 투명 전극층(16) 상에 형성하기 위해 도입하는 마스크에 의해 가리워지는 공정 마진과 관련된다.
또한, 커버 금속층(19)의 경계와 메사(M)의 상부면의 경계 사이의 이격 거리는 외부 전원으로부터 주입된 전류의 이동 경로의 길이에 대응한다. 따라서, 커버 금속층(19)의 경계와 메사(M)의 상부면의 경계 사이의 이격 거리가 짧아질수록, 발광소자 내 전류의 이동을 보다 원활하게 할 수 있다.
다만, 커버 금속층(19)의 경계는 메사(M)의 경계로부터 내측으로 적어도 5 μm 이상의 이격된 거리를 필요로 한다.
커버 금속층(19)의 경계와 메사(M)의 상부면의 경계 사이의 이격 거리가 짧아질수록 발광소자 내 전류의 이동성은 증가하나, 부족한 공정 마진에 의해 금속이 복수의 메사(M) 측면에까지 증착되어 단락(short)이 발생시킬 수 있다.
도 4a 및 4b를 참조하면, 상기 하부 절연층(30) 상에 반사 도전층(32)이 형성된다. 이 때, 상기 반사 도전층(32)은 하부 절연층(30)과 상기 하부 절연층(30)의 제1 개구부(31a)를 통해 노출된 제1 도전형 반도체층(12)을 덮는다. 상기 반사 도전층(32)은 제1 개구부(31a)를 통해 노출된 제1 도전형 반도체층(12)과 접촉 저항을 형성한다. 또한, 상기 반사 도전층(32)은 나머지 영역에서 상기 하부 절연층(30)에 의해 복수의 메사(M)로부터 절연되어 있다.
상기 반사 도전층(32)은 개구부(33a)를 통해 반사 전극(20)을 노출시키는데, 상기 반사 도전층(32)이 반사 전극(20)과 접촉하여 단락(short)이 발생하는 것을 방지하기 위해 상기 개구부(33a)는 하부 절연층(30)의 제2 개구부(31b) 보다 넓은 면적을 갖도록 형성된다. 상기 반사 도전층(32)은 Al, Ag 또는 Rh 등으로 형성될 수 있다.
도 5a 및 5b를 참조하면, 상기 반사 도전층(32) 상에 상부 절연층(34)이 형성된다. 이 때, 상기 상부 절연층(34)은 상기 반사 도전층(32)을 덮되, 일부 영역에서 하부의 층들을 노출시키도록 개구부(35a, 35b)가 형성된다.
구체적으로, 상기 상부 절연층(34)은 제1 개구부(35a)를 통해 상기 제1 도전형 반도체층(12)과 접촉 저항을 형성하는 반사 도전층(32)을 노출시킨다. 또한, 상기 상부 절연층(34)은 제2 개구부(35b)를 통해 상기 반사 도전층(32)의 개구부(33a)를 통해 노출된 반사 전극(20)을 노출시킨다. 상기 상부 절연층(34)의 제2 개구부(35b)는 상기 하부 절연층(30)의 제2 개구부(31b)와 상기 반사 도전층(32)의 개구부(33a) 보다 좁은 면적을 가질 수 있다. 즉, 상기 하부 절연층(30)의 제2 개구부(31b)와 상기 반사 도전층(32)의 개구부(33a)의 측벽은 모두 상기 상부 절연층(34)에 의해 덮이도록 형성될 수 있다.
상기 하부 절연층(30)과 같이, 상부 절연층(34)은 화학기상증착(CVD)법 등을 사용하여 SiO2 등의 산화막, SiNx 등의 질화막 또는 SiON 및 MgF2 등의 절연막 등으로 형성될 수 있다. 상기 상부 절연층(34)은 단일층 또는 다중층으로 형성될 수 있다. 또한, 다른 변형예에 있어서, 상기 상부 절연층(34)은 저굴절 유전층과 고굴절 유전층이 교대로 반복 적층된 분산형 브래그 반사(DBR)층과 같은 구조로 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 상부 절연층(34) 상에 범프 메탈이 형성된다. 상기 범프 메탈은 발광소자를 서브마운트, 패키지 또는 PCB 기판 등에 실장하기 위해 접속하도록 사용될 수 있다. 상기 범프 메탈은 Al, Cu, Ag 또는 Au 등의 금속층과 Ti, Cr 또는 Ni 등의 접착층으로 구성될 수 있다.
구체적으로, 상기 상부 절연층(34)의 제1 개구부(35a)를 통해 노출된 반사 도전층(32)과 전기적으로 연결된 제1 범프 메탈(36a)과 상기 상부 절연층(34)의 제2 개구부(35b)를 통해 노출된 반사 전극(20)과 전기적으로 연결된 제2 범프 메탈(36b)이 형성된다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
11 : 기판 12 : 제1 도전형 반도체층
13 : 활성층 14 : 제2 도전형 반도체층
15 : 그래핀층 16 : 투명 전극층
18 : 반사 금속층 19 : 커버 금속층

Claims (11)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 서로 이격되어 배치되고, 각각 활성층, 제2 도전형 반도체층 및 투명 전극층을 포함하는 복수의 메사;
    상기 투명 전극층 상에 형성된 반사 전극; 및
    상기 제1 도전형 반도체층과 복수의 메사를 덮되, 상기 제1 도전형 반도체층을 노출시키는 제1 개구부와 상기 반사 전극의 상부를 노출시키는 제2 개구부를 포함하는 하부 절연층을 포함하되,
    상기 투명 전극층은 그래핀층과 상기 그래핀층의 상부 및 하부에 형성된 투명 도전층을 포함하는 발광소자.
  2. 제1항에 있어서,
    상기 복수의 메사는 일측 방향으로 서로 평행하게 연장된 형상을 가지며, 상기 제1 개구부는 상기 복수의 메사와 평행하도록 형성된 발광소자.
  3. 제2항에 있어서,
    상기 제2 개구부는 상기 복수의 메사 상의 각각의 반사 전극의 동일한 단부를 노출시키도록 형성된 발광소자.
  4. 제1항에 있어서,
    상기 투명 전극층과 상기 제1 개구부의 이격 거리가 상기 반사 전극과 상기 제1 개구부의 이격 거리보다 짧은,
    발광소자.
  5. 제1항에 있어서,
    상기 반사 전극은 반사 금속층 및 상기 반사 금속층의 상면 및 측면을 덮도록 형성된 커버 금속층을 포함하는 발광소자.
  6. 제5항에 있어서,
    상기 커버 금속층의 경계는 메사의 경계로부터 내측으로 10 μm 미만의 이격 거리를 가지도록 형성된 발광소자.
  7. 제5항에 있어서,
    상기 커버 금속층의 경계는 메사의 경계로부터 내측으로 5 μm 이상의 이격된 거리를 가지도록 형성된 발광소자.
  8. 제1항에 있어서,
    상기 하부 절연층을 덮되, 상기 하부 절연층의 제1 개구부를 통해 제1 도전형 반도체층과 접촉 저항을 형성하며, 상기 하부 절연층의 제2 개구부가 모두 노출되도록 상기 제2 개구부보다 넓은 면적으로 형성된 개구부를 포함하는 반사 도전층이 형성된 발광소자.
  9. 제8항에 있어서,
    상기 반사 도전층을 덮되, 상기 반사 도전층과 반사 전극을 노출시키는 개구부가 각각 형성된 상부 절연층이 형성된 발광소자.
  10. 제9항에 있어서,
    상기 상부 절연층은 분산형 브래그 반사(DBR)층인 발광소자.
  11. 제1항에 있어서,
    상기 투명 도전층과 대면하는 상기 반사 전극의 하면의 면적은 상기 투명 도전층의 상면의 면적보다 좁게 형성된 발광소자.
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* Cited by examiner, † Cited by third party
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WO2023086347A1 (en) * 2021-11-12 2023-05-19 Lumileds Llc A composite cathode contact with spacer layer for monolithically integrated micro-leds, mini-leds, and led arrays
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