WO2021221484A1 - 발광 소자들을 갖는 유닛 픽셀 및 그것을 갖는 디스플레이 장치 - Google Patents

발광 소자들을 갖는 유닛 픽셀 및 그것을 갖는 디스플레이 장치 Download PDF

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light emitting
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light
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차남구
김상민
임재희
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서울바이오시스주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present disclosure relates to a unit pixel having light emitting elements and a display device having the same, and more particularly, to a unit pixel having an electrostatic discharge protection function and a display device having the same.
  • a light emitting device is a semiconductor device using a light emitting diode, which is an inorganic light source, and is used in various fields such as display devices, vehicle lamps, and general lighting.
  • Light emitting diodes have long lifespan, low power consumption, and fast response speed, so they are rapidly replacing existing light sources.
  • a conventional light emitting diode has been mainly used as a backlight light source in a display device.
  • a display device that directly implements an image using a light emitting diode has been developed. Such displays are also referred to as micro LED displays.
  • a display device generally implements various colors by using a mixed color of blue, green, and red.
  • a display device includes a plurality of pixels to implement various images, and each pixel includes blue, green, and red sub-pixels. A color of a specific pixel is determined through the color of these sub-pixels, and an image is implemented by a combination of these pixels.
  • micro LEDs are arranged on a two-dimensional plane corresponding to each sub-pixel, and accordingly, a large number of micro LEDs need to be arranged on one substrate.
  • the micro LED has a very small area, for example, about 10,000 um 2 or less. Because of such small size, it is difficult to handle the micro LEDs, and therefore, it is not easy to mount the micro LEDs on the display panel, especially when millions or tens of millions of micro LEDs need to be transferred to and mounted on the display panel.
  • micro LEDs may be damaged by external shock, and may also be damaged by electrostatic discharge.
  • the small size of the micro LEDs makes them more susceptible to electrostatic discharge. Accordingly, defects may occur in micro LEDs due to physical shocks occurring during transportation or other factors such as ESD.
  • An object of the present disclosure is to provide a unit pixel capable of easily handling micro LEDs and a display device having the same.
  • Another object to be solved by the present disclosure is to provide a unit pixel capable of preventing the micro LEDs from being damaged by an external shock or electrostatic discharge, and a display device having the same.
  • a unit pixel may include a transparent substrate, a plurality of light emitting elements disposed on the transparent substrate, and at least one of the light emitting elements disposed on the transparent substrate from electrostatic discharge. Includes an Electrostatic Discharge (ESD) protector for protection.
  • ESD Electrostatic Discharge
  • a display apparatus includes a circuit board and a unit pixel disposed on the circuit board.
  • the unit pixel may include a transparent substrate, a plurality of light emitting devices disposed on the transparent substrate, and an electrostatic discharge (Electrostatic Discharge) for protecting at least one of the light emitting devices from electrostatic discharge. ESD) protecting groups.
  • FIG. 1 is a schematic plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 2 is a schematic plan view illustrating a pixel module according to an embodiment.
  • 3A is a schematic plan view for explaining a light emitting device according to an embodiment.
  • Fig. 3B is a schematic cross-sectional view taken along line A-A' of Fig. 3A;
  • 4A is a schematic plan view illustrating a unit pixel according to an exemplary embodiment.
  • Fig. 4B is a schematic cross-sectional view taken along line B-B' of Fig. 4A;
  • Fig. 4C is a schematic cross-sectional view taken along line C-C' of Fig. 4A;
  • FIG. 5A is a schematic partial cross-sectional view taken along line D-D′ of FIG. 2 to illustrate a pixel module according to an embodiment.
  • FIG. 5B is a schematic partial cross-sectional view taken along line E-E′ of FIG. 2 to describe a pixel module according to an embodiment.
  • 6A is a schematic plan view for explaining a unit pixel according to another embodiment.
  • Fig. 6B is a schematic cross-sectional view taken along line F-F' of Fig. 6A;
  • Fig. 6C is a schematic cross-sectional view taken along line G-G' of Fig. 6A;
  • FIG. 7A is a schematic plan view for explaining a unit pixel according to another embodiment.
  • Fig. 7B is a schematic cross-sectional view taken along line H-H' of Fig. 7A;
  • FIG. 8 is a schematic plan view illustrating a unit pixel according to another exemplary embodiment.
  • FIG. 9 is a schematic plan view illustrating a unit pixel according to another exemplary embodiment.
  • a unit pixel may include a transparent substrate, a plurality of light emitting elements disposed on the transparent substrate, and at least one of the light emitting elements disposed on the transparent substrate from electrostatic discharge. Includes an Electrostatic Discharge (ESD) protector for protection.
  • ESD Electrostatic Discharge
  • the ESD protector may include a conductive line extending along an edge of the transparent substrate.
  • the conductive line may surround the light emitting devices.
  • the unit pixel may further include connection layers electrically connected to the light emitting elements, and the conductive line may be electrically connected to one of the connection layers.
  • the conductive line may surround the connection layers.
  • connection layers may include a common connection layer commonly electrically connected to the light emitting devices, and the conductive line may be electrically connected to the common connection layer.
  • the common connection layer may be electrically connected to the n-type semiconductor layers of the light emitting devices.
  • the ESD protector may include a plurality of conductive lines, and the conductive lines may be electrically connected to the connection layers, respectively.
  • the ESD protector may include at least one Zener diode, and the Zener diode may be electrically connected to at least one of the light emitting devices.
  • the unit pixel may further include connection layers electrically connected to the light emitting devices, and the Zener diode may be electrically connected to two of the connection layers among the connection layers.
  • the ESD protector may further include a conductive line extending along an edge of the transparent substrate.
  • the unit pixel may further include connection layers electrically connected to the light emitting elements, the conductive line may be electrically connected to one of the connection layers, and the zener diode may include two of the connection layers. It may be electrically connected to the connection layer.
  • the conductive line may surround the connection layers.
  • connection layers may include a common connection layer commonly electrically connected to the light emitting devices, and the conductive line may be electrically connected to the common connection layer.
  • the common connection layer may be electrically connected to the n-type semiconductor layers of the light emitting devices.
  • the ESD protector may include a plurality of conductive lines, each of which may be electrically connected to the connection layers.
  • a display apparatus includes a circuit board and a unit pixel disposed on the circuit board.
  • the unit pixel may include a transparent substrate, a plurality of light emitting devices disposed on the transparent substrate, and an electrostatic discharge (Electrostatic Discharge) for protecting at least one of the light emitting devices from electrostatic discharge. ESD) protecting groups.
  • the ESD protector may include a conductive line extending along an edge of the transparent substrate.
  • the conductive line may be electrically connected to the light emitting devices in common.
  • the ESD protector may include a Zener diode, and the Zener diode may be electrically connected to at least one of the light emitting devices.
  • FIG. 1 is a schematic plan view illustrating a display apparatus 10000 according to an embodiment of the present disclosure
  • FIG. 2 is a schematic plan view illustrating a pixel module 1000 according to an embodiment.
  • a display apparatus 10000 may include a panel substrate 2100 and a plurality of pixel modules 1000 .
  • the display device 10000 is not particularly limited, but may include a VR display device such as a micro LED TV, a smart watch, a VR headset, or an AR display device such as augmented reality glasses.
  • a VR display device such as a micro LED TV, a smart watch, a VR headset, or an AR display device such as augmented reality glasses.
  • the panel substrate 2100 may include a circuit for passive matrix driving or active matrix driving.
  • the panel substrate 2100 may include wirings and resistors therein, and in another embodiment, the panel substrate 2100 may include wirings, transistors, and capacitors.
  • the panel substrate 2100 may also have pads on its top surface that can be electrically connected to an arranged circuit.
  • a plurality of pixel modules 1000 are arranged on a panel substrate 2100 .
  • Each pixel module 1000 may include a circuit board 1001 , a plurality of unit pixels 100 disposed on the circuit board 1001 , and a molding unit 1200 covering the unit pixels 100 .
  • the plurality of unit pixels 100 may be directly arranged on the panel substrate 2100 , and the molding part 1200 may cover the unit pixels 100 .
  • Each unit pixel 100 includes a plurality of light emitting elements 10a, 10b, and 10c.
  • the light emitting elements 10a, 10b, and 10c may emit light of different colors.
  • the light emitting elements 10a , 10b , and 10c in each unit pixel 100 may be arranged in a line as shown in FIG. 2 .
  • the light emitting elements 10a, 10b, and 10c may be arranged in a vertical direction with respect to a display screen on which an image is implemented.
  • the present disclosure is not limited thereto, and the light emitting elements 10a , 10b , and 10c may be arranged in a horizontal direction with respect to a display screen on which an image is implemented.
  • the unit pixel 100 is handled instead of directly handling the light emitting elements 10a, 10b, and 10c, the light emitting elements 10a, 10b, and 10c can be easily mounted.
  • the light emitting elements 10a, 10b, and 10c are disposed in the unit pixel 100, it is possible to prevent the light emitting elements 10a, 10b, and 10c from being damaged by external impact.
  • each component of the display apparatus 10000 will be described in detail in the order of the light emitting elements 10a , 10b and 10c , the unit pixel 100 , and the pixel module 1000 disposed in the display apparatus 10000 .
  • FIG. 3A is a schematic plan view for explaining a light emitting device 10a according to an embodiment of the present disclosure
  • FIG. 3B is a schematic cross-sectional view taken along the cut line A-A' of FIG. 2A.
  • the light emitting device 10a is described as an example, but since the light emitting devices 10b and 10c also have substantially similar structures, descriptions overlapping each other will be omitted.
  • the light emitting device 10a is a light emitting structure including a first conductivity type semiconductor layer 21, an active layer 23, and a second conductivity type semiconductor layer 25, an ohmic contact layer ( 27 ), a first contact pad 53 , a second contact pad 55 , an insulating layer 59 , a first electrode pad 61 , and a second electrode pad 63 .
  • the light emitting device 10a may have a rectangular shape having a major axis and a minor axis in a plan view.
  • the major axis length may have a size of 100 ⁇ m or less
  • the minor axis length may have a size of 70 ⁇ m or less.
  • the light emitting elements 10a, 10b, and 10c may have substantially similar shapes and sizes.
  • the light emitting structure that is, the first conductivity type semiconductor layer 21 , the active layer 23 , and the second conductivity type semiconductor layer 25 may be grown on the substrate.
  • the substrate may be a variety of substrates that can be used for semiconductor growth, such as a gallium nitride substrate, a GaAs substrate, a Si substrate, a sapphire substrate, in particular a patterned sapphire substrate.
  • the growth substrate may be separated from the semiconductor layers using techniques such as mechanical polishing, laser lift-off, and chemical lift-off.
  • the present invention is not limited thereto, and a portion of the substrate may remain to constitute at least a portion of the first conductivity-type semiconductor layer 21 .
  • the semiconductor layers include aluminum gallium arsenide (AlGaAs), gallium arsenide phosphide (GaAsP), and aluminum gallium indium phosphide (aluminum gallium). indium phosphide, AlGaInP), or gallium phosphide (GaP).
  • the semiconductor layers are indium gallium nitride (InGaN), gallium nitride (GaN), gallium phosphide (GaP), aluminum gallium indium phosphide (AlGaInP), or aluminum gallium phosphide (AlGaP). may include.
  • the semiconductor layer may include gallium nitride (GaN), indium gallium nitride (InGaN), or zinc selenide (ZnSe).
  • GaN gallium nitride
  • InGaN indium gallium nitride
  • ZnSe zinc selenide
  • the first conductivity type and the second conductivity type have opposite polarities.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • the first conductivity type is p-type
  • the second conductivity type is n-type do.
  • the first conductivity type semiconductor layer 21 , the active layer 23 , and the second conductivity type semiconductor layer 25 may be grown on a substrate in a chamber using a known method such as metal organic chemical vapor deposition (MOCVD).
  • MOCVD metal organic chemical vapor deposition
  • the first conductivity-type semiconductor layer 21 includes n-type impurities (eg, Si, Ge, Sn)
  • the second conductivity-type semiconductor layer 25 includes p-type impurities (eg, Mg, Sr, Ba).
  • the first conductivity type semiconductor layer 21 may include GaN or AlGaN containing Si as a dopant, and the second conductivity type semiconductor layer 25
  • the silver dopant may include GaN or AlGaN including Mg.
  • the active layer 23 may include a single quantum well structure or a multiple quantum well structure, and the composition ratio of the compound semiconductor is adjusted to emit a desired wavelength.
  • the active layer 23 may emit blue light, green light, red light, or ultraviolet light.
  • the second conductivity type semiconductor layer 25 and the active layer 23 may have a mesa (M) structure and be disposed on the first conductivity type semiconductor layer 21 .
  • the mesa M includes the second conductivity type semiconductor layer 25 and the active layer 23 , and may include a part of the first conductivity type semiconductor layer 21 as shown in FIG. 3B .
  • the mesa M is positioned on a partial region of the first conductivity type semiconductor layer 21 , and the top surface of the first conductivity type semiconductor layer 21 may be exposed around the mesa M .
  • the mesa M is formed to expose the first conductivity type semiconductor layer 21 around the mesa.
  • a through hole may be formed through the mesa M to expose the first conductivity type semiconductor layer 21 .
  • the first conductivity type semiconductor layer 21 may have a flat light emission surface.
  • the first conductivity type semiconductor layer 21 may have a concave-convex pattern by surface texturing on the light emission surface side. Surface texturing may be performed, for example, by patterning using a dry or wet etching process.
  • cone-shaped protrusions may be formed on the light emission surface of the first conductivity type semiconductor layer 21 , the height of the cone is 2 to 3um, the cone interval is 1.5 to 2um, and the bottom diameter of the cone is about 3um to about 3um. It can be 5um.
  • the cone may also be truncated, in which case the top surface diameter of the cone may be about 2-3 um.
  • the concave-convex pattern may include a first concave-convex pattern and a second concave-convex pattern additionally formed on the first concave-convex pattern.
  • the concave-convex pattern By forming the concave-convex pattern on the surface of the first conductivity type semiconductor layer 21 , total internal reflection may be reduced to increase light extraction efficiency.
  • Surface texturing may be performed on all of the first to third light emitting devices 10a, 10b, and 10c on the first conductivity type semiconductor layer, and thus, in the first to third light emitting devices 10a, 10b, and 10c It is possible to equalize the direction angle of the emitted light.
  • the present invention is not limited thereto, and at least one of the light emitting devices 10a, 10b, and 10c may have a flat surface without including an uneven pattern.
  • the ohmic contact layer 27 is disposed on the second conductivity type semiconductor layer 25 to make ohmic contact with the second conductivity type semiconductor layer 25 .
  • the ohmic contact layer 27 may be formed of a single layer or multiple layers, and may be formed of a transparent conductive oxide film or a metal film.
  • the transparent conductive oxide film may include, for example, ITO or ZnO, and the metal film may include metals such as Al, Ti, Cr, Ni, Au, and alloys thereof.
  • the first contact pad 53 is disposed on the exposed first conductivity type semiconductor layer 21 .
  • the first contact pad 53 may be in ohmic contact with the first conductivity type semiconductor layer 21 .
  • the first contact pad 53 may be formed of an ohmic metal layer in ohmic contact with the first conductivity type semiconductor layer 21 .
  • the ohmic metal layer of the first contact pad 53 may be appropriately selected according to the semiconductor material of the first conductivity type semiconductor layer 21 .
  • the first contact pad 53 may be omitted.
  • the second contact pad 55 may be disposed on the ohmic contact layer 27 .
  • the second contact pad 55 is electrically connected to the ohmic contact layer 27 .
  • the second contact pad 55 may be omitted.
  • the insulating layer 59 covers the mesa M, the ohmic contact layer 27 , the first contact pad 53 , and the second contact pad 55 .
  • the insulating layer 59 has openings 59a and 59b exposing the first contact pad 53 and the second contact pad 55 .
  • the insulating layer 59 may be formed as a single layer or multiple layers.
  • the insulating layer 59 may include a distributed Bragg reflector in which insulating layers having different refractive indices are stacked.
  • the distributed Bragg reflector may include at least two insulating layers selected from SiO 2 , Si 3 N 4 , SiON, TiO 2 , Ta 2 O 5 , and Nb 2 O 5 .
  • a distributed Bragg reflector reflects light emitted from the active layer 23 .
  • the distributed Bragg reflector may exhibit high reflectivity over a relatively wide wavelength range including the peak wavelength of light emitted from the active layer 23 , and may be designed in consideration of the incident angle of light.
  • the distributed Bragg reflector may have a higher reflectivity for light incident at an angle of incidence of 0 degrees compared to light incident at other angles of incidence.
  • a distributed Bragg reflector may have a higher reflectivity for light incident at another particular angle of incidence compared to light incident at a zero angle of incidence.
  • a distributed Bragg reflector may have a higher reflectivity for light incident at an angle of incidence of 10 degrees compared to light incident at an angle of incidence of 0 degrees.
  • the light emitting structure of the blue light emitting device 10c has higher internal quantum efficiency than the light emitting structures of the red light emitting device 10a and the green light emitting device 10b. Accordingly, the blue light emitting device 10c may exhibit higher light extraction efficiency than the red and green light emitting devices 10a and 10b. Accordingly, it may be difficult to properly maintain a color mixing ratio of red light, green light, and blue light.
  • distributed Bragg reflectors applied to the light emitting elements 10a, 10b, and 10c may be formed to have different reflectivities.
  • the blue light emitting device 10c may have a distributed Bragg reflector having a relatively low reflectance compared to the red and green light emitting devices 10a and 10b.
  • the distributed Bragg reflector formed in the blue light emitting device 10c may have a reflectance of less than about 95% and further less than 90% at an incident angle of 0 degrees with respect to blue light generated from the active layer 23, and a green light emitting device.
  • the red light emitting device 10a may have a reflectivity of 99% or more at an incident angle of 0 degrees with respect to red light.
  • distributed Bragg reflectors applied to the red, green, and blue light emitting devices 10a, 10b, and 10c may have substantially similar thicknesses.
  • the thickness difference between the distributed Bragg reflectors applied to these light emitting elements 10a, 10b, 10c may be less than 10% of the thickness of the thickest distributed Bragg reflector.
  • the process conditions applied to the red, green, and blue light emitting devices 10a, 10b, and 10c, for example, the process of patterning the insulating layer 59 can be similarly set. , furthermore, it is possible to prevent the unit pixel manufacturing process from becoming complicated.
  • distributed Bragg reflectors applied to the red, green, and blue light emitting elements 10a, 10b, and 10c may have a generally similar stacking number. However, the present invention is not limited thereto.
  • the first electrode pad 61 and the second electrode pad 63 are disposed on the insulating layer 59 .
  • the first electrode pad 61 may extend from the upper portion of the first contact pad 53 to the upper portion of the mesa M, and the second electrode pad 63 may be disposed in the upper region of the mesa M.
  • the first electrode pad 61 may be connected to the first contact pad 53 through the opening 59a , and the second electrode pad 63 may be electrically connected to the second contact pad 55 .
  • the first electrode pad 61 may directly make ohmic contact with the first conductivity type semiconductor layer 21 , and in this case, the first contact pad 53 may be omitted. Also, when the second contact pad 55 is omitted, the second electrode pad 63 may be directly connected to the ohmic contact layer 27 .
  • the first and/or second electrode pads 61 and 63 may be formed of a single layer or a multilayer metal.
  • metals such as Al, Ti, Cr, Ni, Au, and alloys thereof may be used.
  • the first and second electrode pads 61 and 63 may include a Ti layer or a Cr layer at the top, and an Au layer below it.
  • the light emitting device 10a may further include a layer having an additional function in addition to the above-described layer.
  • a layer having an additional function in addition to the above-described layer.
  • various layers such as a reflective layer that reflects light, an additional insulating layer for insulating a specific component, and a solder prevention layer for preventing the diffusion of solder may be further included.
  • the mesa may be formed in various shapes, and the positions and shapes of the first and second electrode pads 61 and 63 may also be variously changed.
  • the ohmic contact layer 27 may be omitted, and the second contact pad 55 or the second electrode pad 63 may directly contact the second conductivity type semiconductor layer 25 .
  • FIG. 4A is a schematic plan view for explaining a unit pixel 100 according to an embodiment of the present disclosure
  • FIG. 4B is a schematic cross-sectional view taken along the cut-out line B-B' of FIG. 4A
  • FIG. 4C is a diagram of FIG. 4A It is a schematic cross-sectional view taken along the perforated line C-C'.
  • the unit pixel 100 includes a transparent substrate 121 , the first to third light emitting devices 10a , 10b , and 10c , a surface layer 122 , and a light blocking layer 123 . ), an adhesive layer 125 , a step control layer 127 , connection layers 129a , 129b , 129c and 129d , and an insulating material layer 131 .
  • the unit pixel 100 provides one pixel including the first to third light emitting elements 10a, 10b, and 10c.
  • the first to third light emitting elements 10a , 10b , and 10c emit light of different colors, and they respectively correspond to sub-pixels.
  • the transparent substrate 121 is a light-transmitting substrate such as PET, a glass substrate, a quartz substrate, or a sapphire substrate.
  • the transparent substrate 121 is disposed on the light emission surface of the display device ( 10000 in FIG. 1 ), and the light emitted from the light emitting devices 10a , 10b , and 10c is emitted to the outside through the transparent substrate 121 .
  • the transparent substrate 121 may have an upper surface and a lower surface.
  • the transparent substrate 121 may include a concave-convex pattern 121p on a surface facing the light emitting elements 10a, 10b, and 10c, that is, an upper surface.
  • the concave-convex pattern 121p scatters the light emitted from the light emitting devices 10a, 10b, and 10c to increase the orientation angle.
  • the light emitted from the light emitting devices 10a, 10b, and 10c having different directivity angle characteristics may be emitted at a uniform directivity angle by the uneven pattern 121p. Accordingly, it is possible to prevent a color difference from occurring depending on the viewing angle.
  • the uneven pattern 121p may be regular or irregular.
  • the uneven pattern 121p may have, for example, a pitch of 3 ⁇ m, a diameter of 2.8 ⁇ m, and a height of 1.8 ⁇ m.
  • the concave-convex pattern 121p may be a pattern generally applied to a patterned sapphire substrate, but is not limited thereto.
  • the transparent substrate 121 may also include an anti-reflective coating, or may include an anti-glare layer or may be treated with an anti-glare treatment.
  • the transparent substrate 121 may have a thickness of, for example, 50 ⁇ m to 300 ⁇ m.
  • the transparent substrate 121 Since the transparent substrate 121 is disposed on the light emitting surface, the transparent substrate 121 does not include a circuit. However, the present disclosure is not limited thereto, and may include a circuit.
  • one unit pixel 100 is formed on one transparent substrate 121
  • a plurality of unit pixels 100 may be formed on one transparent substrate 121 .
  • the surface layer 122 covers the uneven pattern 121p of the transparent substrate 121 .
  • the surface layer 122 may be formed along the shape of the concave-convex pattern 121p.
  • the surface layer 122 may improve adhesion of the light blocking layer 123 formed thereon.
  • the surface layer 122 may be formed of a silicon oxide film.
  • the surface layer 122 may be omitted depending on the type of the transparent substrate 121 .
  • the light blocking layer 123 is formed on the upper surface of the transparent substrate 121 .
  • the light blocking layer 123 may be in contact with the surface layer 122 .
  • the light blocking layer 123 may include an absorbing material that absorbs light, such as carbon black. The light absorbing material prevents light generated by the light emitting elements 10a, 10b, and 10c from leaking to the side in the region between the transparent substrate 121 and the light emitting elements 10a, 10b, and 10c, and Improves contrast.
  • the light blocking layer 123 may have windows 123a, 123b, and 123c for a light propagation path so that the light generated by the light emitting devices 10a, 10b, and 10c is incident on the transparent substrate 121, for this purpose Patterning may be performed to expose the transparent substrate 121 on the transparent substrate 121 .
  • the width of the windows 123a , 123b , and 123c may be narrower than the width of the light emitting device, but is not limited thereto.
  • the widths of the windows 123a, 123b, and 123c may be greater than the widths of the light emitting devices 10a, 10b, and 10c, and accordingly, a gap is formed between the light emitting device 10a and the light blocking layer 123. can be formed.
  • the adhesive layer 125 is attached on the transparent substrate 121 .
  • the adhesive layer 125 may cover the light blocking layer 123 .
  • the adhesive layer 125 may be attached on the front surface of the transparent substrate 121 , but is not limited thereto, and may be attached to a portion of the transparent substrate 121 to expose a region near the edge of the transparent substrate 121 .
  • the adhesive layer 125 is used to attach the light emitting elements 10a, 10b, and 10c to the transparent substrate 121 .
  • the adhesive layer 125 may fill the windows 123a , 123b , and 123c formed in the light blocking layer 123 .
  • the adhesive layer 125 may be formed as a light-transmitting layer, and transmits light emitted from the light emitting devices 10a, 10b, and 10c.
  • the adhesive layer 125 may be formed using an organic adhesive.
  • the adhesive layer 125 may be formed using a transparent epoxy.
  • the adhesive layer 125 may include a diffusing material such as SiO 2 , TiO 2 , ZnO, or the like to diffuse light. The light diffusing material prevents the light emitting elements 10a, 10b, 10c from being viewed from the light emitting surface.
  • the first to third light emitting devices 10a , 10b , and 10c are disposed on the transparent substrate 121 .
  • the first to third light emitting devices 10a , 10b , and 10c may be attached to the transparent substrate 121 by an adhesive layer 125 .
  • the first to third light emitting devices 10a , 10b , and 10c may be disposed to correspond to the windows 123a , 123b , and 123c of the light blocking layer 123 .
  • the first to third light emitting devices 10a , 10b , and 10c may be disposed on a flat surface of the adhesive layer 125 as shown in FIGS. 4B and 4C .
  • the adhesive layer 125 may be disposed under the lower surfaces of the light emitting devices 10a, 10b, and 10c. In another embodiment, the adhesive layer 125 may partially cover side surfaces of the first to third light emitting devices 10a, 10b, and 10c.
  • the first to third light emitting devices 10a, 10b, and 10c may be, for example, a red light emitting device, a green light emitting device, or a blue light emitting device. Since the detailed configuration of each of the first to third light emitting devices 10a, 10b, and 10c is the same as described with reference to FIGS. 3A and 3B above, a detailed description thereof will be omitted.
  • the first to third light emitting devices 10a , 10b , and 10c may be arranged in a line as shown in FIG. 4A .
  • the sapphire substrate may include clean cut surfaces (eg, m-plane) and other cut surfaces (eg, a-plane) by the crystal plane according to the cutting direction.
  • clean cut surfaces of the sapphire substrate 121 may be parallel to the alignment direction of the light emitting devices 10a, 10b, and 10c.
  • clean cut surfaces (eg, m-plane) may be disposed at the top and bottom, and the other two cut surfaces (eg, a-plane) may be disposed on the left and right.
  • each of the first to third light emitting devices 10a , 10b , and 10c may be arranged in a longitudinal direction parallel to each other.
  • a minor axis direction of the first to third light emitting devices 10a, 10b, and 10c may coincide with an alignment direction of the light emitting devices.
  • the first to third light emitting devices 10a, 10b, and 10c may have been described with reference to FIGS. 3A and 3B above, but are not limited thereto, and various light emitting devices having a horizontal or flip-chip structure may be used. .
  • the step control layer 127 covers the first to third light emitting devices 10a, 10b, and 10c and the adhesive layer 125 .
  • the step control layer 127 has openings 127a exposing the first and second electrode pads 61 and 63 of the light emitting devices 10a, 10b, and 10c.
  • the step control layer 127 helps to safely form the connection layers by constantly adjusting the height of the surface on which the connection layers 129a, 129b, 129c, and 129d are formed.
  • the step control layer 127 may be formed of, for example, photosensitive polyimide.
  • the step control layer 127 may be disposed in a region surrounded by the edge of the adhesive layer 125 , but is not limited thereto.
  • the step control layer 127 may be formed to partially expose an edge of the adhesive layer 125 .
  • the side surface of the step control layer 127 may be inclined at an angle of less than 90 degrees with respect to the upper surface of the adhesive layer 125 .
  • the side surface of the step control layer 127 may have an inclination angle of about 60 degrees with respect to the upper surface of the adhesive layer 125 .
  • connection layers 129a , 129b , 129c , and 129d are formed on the step control layer 127 .
  • the connection layers 129a, 129b, 129c, and 129d are first and second electrode pads of the first to third light emitting devices 10a, 10b, and 10c through the openings 127a of the step control layer 127 . It is possible to connect to the fields 61 and 63.
  • the first connection layer 129a is electrically connected to the second conductivity type semiconductor layer of the first light emitting device 10a, and the second connection layer 129b ) may be electrically connected to the second conductivity type semiconductor layer of the second light emitting element 10b, and the third connection layer 129c may be electrically connected to the second conductivity type semiconductor layer of the third light emitting element 10c, , the fourth connection layer 129d may be electrically commonly connected to the first conductivity-type semiconductor layers of the first to third light emitting devices 10a, 10b, and 10c.
  • the fourth connection layer 129d is a common connection layer commonly connected to the light emitting elements 10a, 10b, and 10c.
  • the first to fourth connection layers 129a, 129b, 129c, and 129d may be formed together on the step control layer 127, and may include, for example, Au.
  • the first connection layer 129a is electrically connected to the first conductivity-type semiconductor layer of the first light emitting device 10a
  • the second connection layer 129b is the second connection layer 129b of the second light emitting device 10b.
  • Electrically connected to the first conductivity type semiconductor layer the third connection layer 129c may be electrically connected to the first conductivity type semiconductor layer of the third light emitting device 10c
  • the fourth connection layer 129d is the first to the second conductivity-type semiconductor layers of the to third light emitting devices 10a, 10b, and 10c may be electrically and in common.
  • the first to fourth connection layers 129a , 129b , 129c , and 129d may be formed together on the step control layer 127 .
  • the insulating material layer 131 may be formed to have a thickness smaller than that of the step control layer 127 .
  • the sum of the thicknesses of the insulating material layer 131 and the step control layer 127 may be 1 ⁇ m or more and 50 ⁇ m or less, but is not limited thereto.
  • the side surface of the insulating material layer 131 may have an inclination angle of less than 90 degrees with respect to the upper surface of the adhesive layer 125 , for example, an inclination angle of about 60 degrees.
  • the insulating material layer 131 covers the side surfaces of the step control layer 127 and the connection layers 129a, 129b, 129c, and 129d. Also, the insulating material layer 131 may cover a portion of the adhesive layer 125 .
  • the insulating material layer 131 has openings 131a, 131b, 131c, and 131d exposing the connection layers 129a, 129b, 129c, and 129d, so that pad regions of the unit pixel 100 can be defined. have.
  • the insulating material layer 131 may be a translucent material, and may be formed of an organic or inorganic material.
  • the insulating material layer 131 may be formed of, for example, polyimide.
  • the connection layers 129a, 129b, 129c, and 129d have a lower surface, a side surface, and an upper surface, except for pad regions. All may be surrounded by polyimide.
  • the unit pixel 100 may be mounted on the circuit board using a bonding material such as solder, and the bonding material is the connection layer exposed to the openings 131a, 131b, 131c, and 131d of the insulating material layer 131 . (129a, 129b, 129c, 129d) and pads on the circuit board may be bonded.
  • a bonding material such as solder
  • the unit pixel 100 does not include separate bumps, and the connection layers 129a, 129b, 129c, and 129d are used as bonding pads.
  • the present invention is not limited thereto, and bonding pads covering the openings 131a, 131b, 131c, and 131d of the insulating material layer 131 may be formed.
  • the bonding pads may be formed to partially cover the light emitting devices 10a, 10b, and 10c outside the upper regions of the first to fourth connection layers 129a, 129b, 129c, and 129d. .
  • the light emitting elements 10a, 10b, and 10c are attached to the transparent substrate 121 by the adhesive layer 125, but a light emitting device using another coupler instead of the adhesive layer 125.
  • the elements 10a, 10b, and 10c may be coupled to the transparent substrate 121 .
  • the light emitting devices 10a, 10b, and 10c may be coupled to the transparent substrate 121 using spacers, and thus, between the light emitting devices 10a, 10b, and 10c and the transparent substrate 121 .
  • the region may be filled with gas or liquid.
  • An optical layer that transmits light emitted from the light emitting elements 10a, 10b, and 10c may be formed by these gases or liquids.
  • the adhesive layer 125 described above is also an example of an optical layer.
  • the optical layer is formed of a material different from that of the light emitting elements 10a, 10b, and 10c, for example, gas, liquid, or solid, and thus the material of the semiconductor layers in the light emitting elements 10a, 10b, 10c and distinguished
  • FIG. 5A is a schematic partial cross-sectional view taken along the cut line D-D′ of FIG. 2 to explain the pixel module 1000 according to an embodiment of the present disclosure
  • FIG. 5B is a cross-sectional view taken along the cut line E-E′ of FIG. 2 It is a schematic partial cross-sectional view taken.
  • the pixel module 1000 includes a circuit board 1001 and unit pixels 100 arranged on the circuit board 1001 . Furthermore, the pixel module 1000 may further include a molding unit 1200 covering the unit pixels 100 .
  • the circuit board 1001 may include a circuit for electrically connecting the panel board 2100 and the light emitting devices 10a, 10b, and 10c.
  • a circuit in the circuit board 1001 may be formed in a multi-layered structure.
  • the circuit board 1001 may also include a passive circuit for driving the light emitting elements 10a, 10b, and 10c in a passive matrix driving manner or an active circuit for driving in an active matrix driving manner.
  • the circuit board 1001 may include pads 1003 exposed on the surface.
  • the unit pixels 100 may be aligned on the circuit board 1001 .
  • the unit pixels 100 may be arranged in various matrices, such as 2 ⁇ 2, 2 ⁇ 3, 3 ⁇ 3, 4 ⁇ 4, 5 ⁇ 5, and the like.
  • the unit pixels 100 may be bonded to the circuit board 1001 by a bonding material 1005 .
  • the bonding material 1005 may include the connection layers 129a, exposed through the openings 131a, 131b, 131c, and 131d of the insulating material layer 131 described with reference to FIGS. 4A, 4B, and 4C. 129b , 129c , and 129d are bonded to the pads 1003 on the circuit board 1001 .
  • the bonding material 1005 may be, for example, solder, and after disposing a solder paste on the pads 1003 using a technique such as screen printing, the unit pixel 100 and the circuit board 1001 through a reflow process. ) can be bonded.
  • the pads 1003 on the circuit board 1001 may protrude above the top surface of the circuit board 1001 , or may be disposed below the top surface of the circuit board 1001 .
  • a bonding material 1005 having a single structure is disposed between the connection layers 129a, 129b, 129c, and 129d and the pads 1003, and the bonding material 1005 is formed between the connection layers 129a, 129b, 129c, and 129d) and the pads 1003 may be directly connected.
  • the molding unit 1200 covers the plurality of unit pixels 100 .
  • the total thickness of the molding part 1200 may be in the range of about 150um to 350um.
  • the molding unit 1200 may include a light diffusion layer 230 and a black molding layer 250 .
  • the light diffusion layer 230 may include a transparent matrix such as an epoxy molding compound and light diffusion particles dispersed in the transparent matrix.
  • the light diffusing particle may be, for example, silica or TiO 2 , but is not limited thereto.
  • the molding part 1200 may have a thickness in the range of, for example, about 50um to about 200um, and the light diffusing particles are molded in, for example, about 0.2% to 10% by weight based on the total weight of the molding part 1200 . may be included in unit 1200 .
  • the light diffusion layer 230 diffuses light emitted from the light emitting devices 10a, 10b, and 10c.
  • the light diffusion layer 230 helps to uniformly mix light of different colors emitted from the unit pixel 100 , and also prevents light emitted from the side surface of the unit pixel 100 from being emitted to the outside.
  • the black molding layer 250 includes a material that absorbs light in a matrix.
  • the matrix may be, for example, dry-film type solder resist (DFSR), photoimageable solder resist (PSR), or epoxy molding compound (EMC), but is not limited thereto.
  • the light absorbing material may include a light absorbing dye such as carbon black.
  • the light absorbing dye may be directly dispersed in the matrix, or may be coated on the surface of organic or inorganic particles and dispersed in the matrix.
  • Various types of organic or inorganic particles may be used to coat the light absorbing material. For example, TiO 2 or particles in which silica particles are coated with carbon black may be used.
  • the black molding layer 250 may be formed to a thickness within a range of about 50 ⁇ m to 200 ⁇ m.
  • the light transmittance of the black molding layer 250 may be adjusted by adjusting the concentration of the light absorption molar contained in the black molding layer 250 .
  • the light absorbing material may range from about 0.05% to about 10%
  • the black molding layer 250 may be formed as a single layer in which a light absorbing material is uniformly dispersed, but the present disclosure is not limited thereto.
  • the black molding layer 250 may be formed of a plurality of layers having different concentrations of the light absorbing material.
  • the black molding layer 250 may include two layers having different concentrations of the light absorbing material.
  • the first layer closer to the light diffusion layer 230 may contain more light absorbing material than the second layer.
  • the black molding layer 250 when the black molding layer 250 is formed in a plurality of layers, a boundary between these layers may be clearly distinguished from each other.
  • the black molding layer 250 may be manufactured by interposing the films after layers having different concentrations of the light absorbing material are individually manufactured as a film.
  • the black molding layer 250 may be formed by successively printing layers having different concentrations of the light absorbing material.
  • the black molding layer 250 may be formed such that the concentration of the light absorbing material gradually decreases in the thickness direction thereof.
  • Light incident perpendicularly from the unit pixels 100 has a short path through the black molding layer 250 and thus easily passes through the black molding layer 250 , but light incident with an inclination angle passes through the black molding layer 250 . Since the passage is long, most of it is absorbed by the black molding layer 250 . Accordingly, by preventing light interference between the unit pixels 100 by the black molding layer 250 , the contrast of the display device may be improved, and further, color deviation may be reduced.
  • the molding unit 1200 may be formed using, for example, lamination, spin coating, slit coating, or printing techniques.
  • the molding part 1200 may be formed on the unit pixels 100 by a vacuum lamination technique after narrowing the light diffusion layer 230 and the black molding layer 250 .
  • the display apparatus 10000 may be provided by mounting the pixel modules 1000 illustrated in FIGS. 5A and 5B on the panel substrate 2100 of FIG. 1 .
  • Circuit board 1001 has bottom pads connected to pads 1003 .
  • the bottom pads may be disposed to correspond to the pads 1003 one-to-one, but the number of the bottom pads may be reduced through a common connection.
  • the unit pixels 100 are formed of the pixel module 1000 , and the display device 10000 may be provided by mounting the pixel modules 1000 on the panel substrate 2100 . Accordingly, the process yield of the display device may be improved.
  • the present invention is not limited thereto, and the unit pixels 100 may be directly mounted on the panel substrate 2100 .
  • the unit pixels 100 can prevent physical damage to the light emitting elements 10a, 10b, and 10c, but are still vulnerable to electrostatic discharge.
  • Static electricity generated in a machine or a human body while manufacturing the pixel module 1000 using the unit pixels 100 or manufacturing the display device 10000 may destroy the light emitting elements 10a, 10b, and 10c, so that light is emitted. It reduces the reliability of the elements 10a, 10b, 10c.
  • high-voltage static electricity deteriorates electrical characteristics by damaging an electrode connection portion by instantaneous energization or damaging a weak portion such as an actual potential inside the light emitting elements 10a, 10b, and 10c.
  • the deterioration of the electrical characteristics may occur immediately during the manufacturing operation of the display device, or may progress to defects during use of the display device over time. Therefore, it is necessary to prevent direct damage or potential damage to the light emitting elements 10a, 10b, and 10c caused by electrostatic discharge.
  • unit pixels for protecting the light emitting devices 10a, 10b, and 10c from electrostatic discharge by adding an electrostatic discharge protector to the previous unit pixels 100 will be described in detail.
  • FIG. 6A is a schematic plan view for explaining a unit pixel 200 according to another embodiment
  • FIG. 6B is a schematic cross-sectional view taken along the cut-out line F-F' of FIG. 6A
  • FIG. 6C is a cut-out line G of FIG. 6A It is a schematic cross-sectional view taken along -G'.
  • the unit pixel 200 is substantially similar to the unit pixel 100 described with reference to FIGS. 4A, 4B, and 4C, except that the connection layer 129d There is a difference in further including a conductive line 141 connected to.
  • the conductive line 141 may be formed together with the connection layers 129a, 129b, 129c, and 129d, and may be formed of the same metal material as the connection layers. However, the present disclosure is not necessarily limited thereto, and may be formed through a process different from that of the connection layers 129a, 129b, 129c, and 129d, and may be formed of a different conductive material.
  • the conductive line 141 may be covered with an insulating material layer 131 like the connection layers 129a, 129b, 129c, and 129d. However, the present disclosure is not limited thereto, and the conductive line 141 may be exposed to the outside.
  • the conductive line 141 may surround the light emitting devices 10a, 10b, and 10c, and further, the conductive line 141 may surround the connection layers 129a, 129b, 129c, and 129d, that is, the pad regions. have. As shown in FIG. 6A , the conductive line 141 may be disposed along the edge of the unit pixel 200 .
  • the conductive line 141 is connected to the connection layer 129d electrically connected to the first conductivity-type semiconductor layers 21 of the light emitting devices 10a, 10b, and 10c.
  • the first contact pads 53 are disposed on the first conductivity-type semiconductor layers 21 of the light emitting devices 10a, 10b, and 10c. do.
  • the connection layer 129d may be electrically connected to the first contact pads 53 to be electrically connected to the first conductivity-type semiconductor layers 21 in common.
  • Static electricity has a high voltage but relatively low current, so it can be controlled through a bypass.
  • a defect due to electrostatic discharge occurs on the second contact pad 55 side and does not occur on the first contact pad 53 side. Accordingly, by providing a detour to the connection layer 129d using the conductive line 141 before the static current flows to the second contact pad 55 , the electrostatic-induced light emitting elements 10a, 10b, and 10c damage can be prevented.
  • connection layer 129d electrically connected to the first conductivity type semiconductor layers 21 in common, a detour for static electricity is provided and the light emitting elements 10a and 10b from electrostatic discharge. , 10c) can be protected.
  • connection layer 129d may be electrically connected to the second conductivity type semiconductor layers 25 instead of the first conductivity type semiconductor layers 21 , and the conductive line 141 may be It may be connected to the connection layer 129d electrically connected to the second conductivity-type semiconductor layers 25 of the light emitting elements 10a, 10b, and 10c.
  • the conductive line 141 for preventing electrostatic discharge is disposed along the edge of the unit pixel 200 , so that it can be used as a buffer for electrostatic discharge.
  • FIG. 7A is a schematic plan view for explaining a unit pixel 300 according to still another embodiment
  • FIG. 7B is a schematic cross-sectional view taken along the cut-out line H-H' of FIG. 7A.
  • the unit pixel 300 is substantially similar to the unit pixel 100 described with reference to FIGS. 4A, 4B, and 4C, except that the zener diodes 210a, 210b, and 210c ) is different in that it is electrically connected to each of the light emitting elements 10a, 10b, and 10c.
  • the Zener diode 210a may be located near the light emitting device 10a and may be electrically connected to the connection layer 129a and the connection layer 129d
  • the Zener diode 210b may be located near the light emitting device 10b to be electrically connected to the connection layer 129a and the connection layer 129d. It may be electrically connected to the 129b and the connection layer 129d
  • the Zener diode 210c may be located near the light emitting device 10c and may be electrically connected to the connection layer 129c and the connection layer 129d.
  • the Zener diodes 210a , 210b , and 210c may be attached to the adhesive layer 125 .
  • the Zener diodes 210a, 210b, and 210c may be attached to the adhesive layer 125 .
  • the Zener diodes 210a, 210b, and 210c may be electrically connected to each other.
  • the Zener diodes 210a, 210b, and 210c are disposed at a predetermined distance from the light emitting devices 10a, 10b, and 10c so as not to absorb or interfere with the light emitted from the light emitting devices 10a, 10b, and 10c.
  • the Zener diodes 210a, 210b, and 210c may be respectively disposed near the light emitting devices 10a, 10b, and 10c, but the present disclosure is not limited thereto.
  • the Zener diodes may be disposed by limiting the light emitting devices that are relatively vulnerable to electrostatic discharge. For example, since the light emitting device 10a emitting red light is resistant to electrostatic discharge, the Zener diode 210a disposed near the light emitting device 10a may be omitted.
  • FIG. 8 is a schematic plan view for explaining a unit pixel 400 according to another embodiment.
  • the unit pixel 400 is substantially similar to the unit pixel 100 described with reference to FIGS. 4A, 4B, and 4C, except that the conductive line 141 and the Zener diodes 210a, 210b and 210c) are added.
  • the conductive line 141 is as described with reference to FIGS. 6A, 6B, and 6C, and the Zener diodes 210a, 210b, and 210c are the same as described with reference to FIGS. 7A and 7B, to avoid overlapping. For this reason, a detailed description will be omitted.
  • the light emitting devices 10a, 10b, and 10c can be further protected from electrostatic discharge.
  • FIG. 9 is a schematic plan view for explaining a unit pixel 500 according to another embodiment.
  • the unit pixel 500 is substantially similar to the unit pixel 100 described with reference to FIGS. 4A, 4B, and 4C, except that conductive lines 141a, 141b, 141c, and 141d are provided. There is a difference in connection to the connection layers 129a, 129b, 129c, and 129d, respectively.
  • the conductive lines 141a, 141b, 141c, and 141d may be formed together with the connection layers 129a, 129b, 129c, and 129d. However, the present disclosure is not limited thereto.
  • the conductive lines 141a, 141b, 141c, and 141d may also be covered with an insulating material layer 131 like the connection layers 129a, 129b, 129c, and 129d. However, the present disclosure is not limited thereto, and the conductive lines 141a, 141b, 141c, and 141d may be exposed to the outside.
  • the conductive line 141a is connected to the connection layer 129a
  • the conductive line 141b is connected to the connection layer 129b
  • the conductive line 141c is connected to the connection layer 129c
  • the conductive line 141d is connected to the connection layer 129c. is connected to the connection layer 129d.
  • the conductive lines 141a, 141b, 141c, and 141d are spaced apart from each other. Since the conductive lines 141a, 141b, 141c, and 141d are respectively connected to pad regions formed by the connection layers 129a, 129b, 129c, and 129d, the light emitting devices 10a, 10b, and 10c are protected from electrostatic discharge. can protect
  • Zener diodes 210a, 210b, and 210c as described with reference to FIGS. 7A and 7B may be added near the light emitting devices 10a, 10b, and 10c.

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Abstract

본 개시의 하나 이상의 실시예들에 따른 유닛 픽셀은, 투명 기판, 상기 투명 기판 상에 배치된 복수의 발광 소자들, 및 상기 투명 기판 상에 배치되며, 정전 방전으로부터 상기 발광 소자들 중 적어도 하나를 보호하기 위한 정전 방전(Electrostatic Discaharge: ESD) 보호기를 포함한다.

Description

발광 소자들을 갖는 유닛 픽셀 및 그것을 갖는 디스플레이 장치
본 개시는 발광 소자들을 갖는 유닛 픽셀 및 그것을 갖는 디스플레이 장치에 관한 것으로, 더욱 상세하게는, 정전 방전 보호 기능을 갖는 유닛 픽셀 및 그것을 갖는 디스플레이 장치에 관한 것이다.
발광소자는 무기 광원인 발광 다이오드를 이용한 반도체 소자로, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
한편, 종래의 발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되었는데, 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 디스플레이 장치가 개발되고 있다. 이러한 디스플레이는 마이크로 LED 디스플레이로 지칭되기도 한다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 구현하기 위해 복수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비한다. 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
마이크로 LED 디스플레이의 경우, 각 서브 픽셀에 대응하여 마이크로 LED가 2차원 평면상에 배열되고, 이에 따라 하나의 기판 상에 수많은 개수의 마이크로 LED가 배치될 필요가 있다. 그런데 마이크로 LED는 그 면적이 예컨대 약 10,000 um2 이하로 대단히 작다. 이러한 작은 크기 때문에, 마이크로 LED들을 핸들링하는 것이 어려우며, 따라서, 특히, 수백만 또는 수천만개의 마이크로 LED들이 디스플레이 패널로 전사되어 실장될 필요가 있을 때, 마이크로 LED들을 디스플레이 패널 상에 실장하는 것이 용이하지 않다. 더욱이, 마이크로 LED들은 외부 충격(external shock)에 의해 손상될 수 있으며, 또한 정전 방전(electrostatic discharge)에 의해 손상될 수 있다. 특히, 마이크로 LED들의 작은 크기는 마이크로 LED들을 정전 방전에 더 취약하게 만든다. 따라서, 운반 도중에 발생하는 물리적 충격이나 또는 ESD와 같은 다른 요인들에 기인하여 마이크로 LED들에 결함이 발생할 수 있다.
본 개시가 해결하고자 하는 과제는, 마이크로 LED들의 핸들링을 쉽게 할 수 있는 유닛 픽셀 및 그것을 갖는 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 마이크로 LED들이 외부 충격이나 정전 방전에 의해 손상되는 것을 방지할 수 있는 유닛 픽셀 및 그것을 갖는 디스플레이 장치를 제공하는 것이다.
본 개시의 하나 이상의 실시예들에 따른 유닛 픽셀은, 투명 기판, 상기 투명 기판 상에 배치된 복수의 발광 소자들, 및 상기 투명 기판 상에 배치되며, 정전 방전으로부터 상기 발광 소자들 중 적어도 하나를 보호하기 위한 정전 방전(Electrostatic Discaharge: ESD) 보호기를 포함한다.
본 개시의 하나 이상의 실시예들에 따른 디스플레이 장치는, 회로 기판 및 상기 회로 기판 상에 배치된 유닛 픽셀을 포함한다. 상기 유닛 픽셀은, 투명 기판, 상기 투명 기판 상에 배치된 복수의 발광 소자들, 및 상기 투명 기판 상에 배치되며, 정전 방전으로부터 상기 발광 소자들 중 적어도 하나를 보호하기 위한 정전 방전(Electrostatic Discaharge: ESD) 보호기를 포함한다.
도 1은 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 2는 일 실시예에 따른 픽셀 모듈을 설명하기 위한 개략적인 평면도이다.
도 3A는 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 3B는 도 3A의 절취선 A-A'를 따라 취해진 개략적인 단면도이다.
도 4A는 일 실시예에 따른 유닛 픽셀을 설명하기 위한 개략적인 평면도이다.
도 4B는 도 4A의 절취선 B-B'를 따라 취해진 개략적인 단면도이다.
도 4C는 도 4A의 절취선 C-C'를 따라 취해진 개략적인 단면도이다.
도 5A는 일 실시예에 따른 픽셀 모듈을 설명하기 위해 도 2의 절취선 D-D'를 따라 취해진 개략적인 부분 단면도이다.
도 5B는 일 실시예에 따른 픽셀 모듈을 설명하기 위해 도 2의 절취선 E-E'를 따라 취해진 개략적인 부분 단면도이다.
도 6A는 또 다른 실시예에 따른 유닛 픽셀을 설명하기 위한 개략적인 평면도이다.
도 6B는 도 6A의 절취선 F-F'를 따라 취해진 개략적인 단면도이다.
도 6C는 도 6A의 절취선 G-G'를 따라 취해진 개략적인 단면도이다.
도 7A는 또 다른 실시예에 따른 유닛 픽셀을 설명하기 위한 개략적인 평면도이다.
도 7B는 도 7A의 절취선 H-H'를 따라 취해진 개략적인 단면도이다.
도 8은 또 다른 실시예에 따른 유닛 픽셀을 설명하기 위한 개략적인 평면도이다.
도 9는 또 다른 실시예에 따른 유닛 픽셀을 설명하기 위한 개략적인 평면도이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분에 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 개시의 하나 이상의 실시예들에 따른 유닛 픽셀은, 투명 기판, 상기 투명 기판 상에 배치된 복수의 발광 소자들, 및 상기 투명 기판 상에 배치되며, 정전 방전으로부터 상기 발광 소자들 중 적어도 하나를 보호하기 위한 정전 방전(Electrostatic Discaharge: ESD) 보호기를 포함한다.
몇몇 실시예들에 있어서, 상기 ESD 보호기는 상기 투명 기판의 가장자리를 따라 연장하는 도전 라인을 포함할 수 있다.
상기 도전 라인은 상기 발광 소자들을 둘러쌀 수 있다.
상기 유닛 픽셀은 상기 발광 소자들에 전기적으로 접속된 접속층들을 더 포함할 수 있으며, 상기 도전 라인은 상기 접속층들 중 하나에 전기적으로 연결될 수 있다.
또한, 상기 도전 라인은 상기 접속층들을 둘러쌀 수 있다.
나아가, 상기 접속층들은 상기 발광 소자들에 공통으로 전기적으로 접속된 공통 접속층을 포함할 수 있으며, 상기 도전 라인은 상기 공통 접속층에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 공통 접속층은 상기 발광 소자들의 n형 반도체층들에 전기적으로 연결될 수 있다.
한편, 상기 ESD 보호기는 복수의 도전 라인들을 포함할 수 있으며, 상기 도전 라인들은 각각 상기 접속층들에 전기적으로 연결될 수 있다.
몇몇 실시예들에 있어서, 상기 ESD 보호기는 적어도 하나의 제너 다이오드를 포함할 수 있으며, 상기 제너 다이오드는 상기 발광 소자들 중 적어도 하나에 전기적으로 접속될 수 있다.
상기 유닛 픽셀은 상기 발광 소자들에 전기적으로 접속된 접속층들을 더 포함할 수 있고, 상기 제너 다이오드는 상기 접속층들 중 두개의 접속층에 전기적으로 연결될 수 있다.
나아가, 상기 ESD 보호기는 상기 투명 기판의 가장자리를 따라 연장하는 도전 라인을 더 포함할 수 있다.
상기 유닛 픽셀은 상기 발광 소자들에 전기적으로 접속된 접속층들을 더 포함할 수 있으며, 상기 도전 라인은 상기 접속층들 중 하나에 전기적으로 연결될 수 있고, 상기 제너 다이오드는 상기 접속층들 중 두개의 접속층에 전기적으로 연결될 수 있다.
한편, 상기 도전 라인은 상기 접속층들을 둘러쌀 수 있다.
나아가, 상기 접속층들은 상기 발광 소자들에 공통으로 전기적으로 접속된 공통 접속층을 포함할 수 있으며, 상기 도전 라인은 상기 공통 접속층에 전기적으로 연결될 수 있다.
상기 공통 접속층은 상기 발광 소자들의 n형 반도체층들에 전기적으로 연결될 수 있다.
상기 ESD 보호기는 복수의 도전 라인들을 포함할 수 있으며, 상기 도전 라인들은 각각 상기 접속층들에 전기적으로 연결될 수 있다.
본 개시의 하나 이상의 실시예들에 따른 디스플레이 장치는, 회로 기판 및 상기 회로 기판 상에 배치된 유닛 픽셀을 포함한다. 상기 유닛 픽셀은, 투명 기판, 상기 투명 기판 상에 배치된 복수의 발광 소자들, 및 상기 투명 기판 상에 배치되며, 정전 방전으로부터 상기 발광 소자들 중 적어도 하나를 보호하기 위한 정전 방전(Electrostatic Discaharge: ESD) 보호기를 포함한다.
상기 ESD 보호기는 상기 투명 기판의 가장자리를 따라 연장하는 도전 라인을 포함할 수 있다.
일 실시예에 있어서, 상기 도전 라인은 상기 발광 소자들에 공통으로 전기적으로 연결될 수 있다.
상기 ESD 보호기는 제너 다이오드를 포함할 수 있으며, 상기 제너 다이오드는 상기 발광 소자들 중 적어도 하나의 발광 소자에 전기적으로 연결될 수 있다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예를 보다 상세하게 설명한다.
도 1은 본 개시의 일 실시예에 따른 디스플레이 장치(10000)를 설명하기 위한 개략적인 평면도이고, 도 2는 일 실시예에 따른 픽셀 모듈(1000)을 설명하기 위한 개략적인 평면도이다.
도 1 및 도 2를 참조하면, 디스플레이 장치(10000)는 패널 기판(2100) 및 복수의 픽셀 모듈(1000)을 포함할 수 있다.
디스플레이 장치(10000)는, 특별히 한정되는 것은 아니나, 마이크로 LED TV, 스마트 워치, VR 헤드셋과 같은 VR 디스플레이 장치, 또는 증강 현실 안경과 같은 AR 디스플레이 장치를 포함할 수 있다.
패널 기판(2100)은 수동 매트릭스 구동 또는 능동 매트릭스 구동을 위한 회로를 포함할 수 있다. 일 실시예에서, 패널 기판(2100)은 내부에 배선 및 저항을 포함할 수 있으며, 다른 실시예에서, 패널 기판(2100)은 배선, 트랜지스터 및 커패시터들을 포함할 수 있다. 패널 기판(2100)은 또한 배치된 회로에 전기적으로 접속할 수 있는 패드들을 상면에 가질 수 있다.
일 실시예에 있어서, 복수의 픽셀 모듈들(1000)이 패널 기판(2100) 상에 정렬된다. 각 픽셀 모듈(1000)은 회로 기판(1001), 회로 기판(1001) 상에 배치된 복수의 유닛 픽셀들(100), 및 유닛 픽셀들(100)을 덮는 몰딩부(1200)를 포함할 수 있다. 다른 실시예에 있어서, 복수의 유닛 픽셀들(100)이 직접 패널 기판(2100) 상에 배열되고, 몰딩부(1200)가 유닛 픽셀들(100)을 덮을 수도 있다.
각 유닛 픽셀(100)은 복수의 발광 소자들(10a, 10b, 10c)을 포함한다. 발광소자들(10a, 10b, 10c)은 서로 다른 색상의 광을 방출할 수 있다. 각 유닛 픽셀(100) 내의 발광 소자들(10a, 10b, 10c)은 도 2에 도시한 바와 같이 일렬로 배열될 수 있다. 일 실시예에 있어서, 발광소자들(10a, 10b, 10c)은 이미지가 구현되는 디스플레이 화면에 대해 수직 방향으로 배열될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 발광소자들(10a, 10b, 10c)은 이미지가 구현되는 디스플레이 화면에 대해 수평 방향으로 배열될 수도 있다.
발광 소자들(10a, 10b, 10c)을 패널 기판(2100) 상에 직접 실장할 경우, 핸들링이 어려운 발광 소자들의 실장 불량이 발생하기 쉽다. 이 경우, 패널 기판(2100)과 함게 발광 소자들을 모두 폐기하게 되어 비용 손실이 크게 발생할 수 있다. 이에 반해, 발광 소자들(10a, 10b, 10c)이 실장된 유닛 픽셀(100)을 먼저 제조하고 양호한 유닛 픽셀들(100)을 선별하여 패널 기판(2100) 상에 실장함으로써 발광 소자 실장 불량에 따른 비용 손실을 줄일 수 있다.
나아가, 발광 소자들(10a, 10b, 10c)을 직접 핸들링하는 대신, 유닛 픽셀(100)을 핸들링하기 때문에, 발광 소자들(10a, 10b, 10c)을 쉽게 실장할 수 있다. 또한, 발광 소자들(10a, 10b, 10c)이 유닛 픽셀(100) 내에 배치되므로, 발광 소자들(10a, 10b, 10c)이 외부 충격에 의해 손상되는 것을 방지할 수 있다.
이하에서, 디스플레이 장치(10000) 내에 배치된 발광 소자들(10a, 10b, 10c), 유닛 픽셀(100) 및 픽셀 모듈(1000)의 순서로 디스플레이 장치(10000)의 각 구성 요소를 상세히 설명한다.
우선, 도 3A는 본 개시의 일 실시예에 따른 발광 소자(10a)를 설명하기 위한 개략적인 평면도이고, 도 3B는 도 2A의 절취선 A-A'를 따라 취해진 개략적인 단면도이다. 여기서 발광 소자(10a)를 예를 들어 설명하지만, 발광 소자들(10b, 10c)도 대체로 유사한 구조를 가지므로, 서로 중복되는 설명은 생략한다.
도 3A 및 도 3B를 참조하면, 발광 소자(10a)는 제1 도전형 반도체층(21), 활성층(23), 및 제2 도전형 반도체층(25)을 포함하는 발광 구조체, 오믹 콘택층(27), 제1 콘택 패드(53), 제2 콘택 패드(55), 절연층(59), 제1 전극 패드(61), 및 제2 전극 패드(63)를 포함할 수 있다.
발광 소자(10a)는 평면도에서 보아 장축 및 단축을 갖는 직사각형 형상의 외형을 가질 수 있다. 예를 들어 장축 길이는 100um 이하의 크기를 가질 수 있으며, 단축 길이는 70um 이하의 크기를 가질 수 있다. 발광 소자들(10a, 10b, 10c)은 대체로 유사한 외형 및 크기를 가질 수 있다.
발광 구조체, 즉, 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 기판 상에 성장될 수 있다. 상기 기판은 질화갈륨 기판, GaAs 기판, Si 기판, 사파이어 기판, 특히 패터닝된 사파이어 기판 등 반도체 성장용으로 사용될 수 있는 다양한 기판일 수 있다. 성장 기판은 반도체층들로부터 기계적 연마, 레이저 리프트 오프, 케미컬 리프트 오프 등의 기술을 이용하여 분리될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 기판의 일부가 잔류하여 제1 도전형 반도체층(21)의 적어도 일부를 구성할 수도 있다.
일 실시예에서, 적색 광을 방출하는 발광 소자(10a)의 경우, 반도체층들은 알루미늄 갈륨 비소(aluminum gallium arsenide, AlGaAs), 갈륨 비소 인화물(gallium arsenide phosphide, GaAsP), 알루미늄 갈륨 인듐 인화물(aluminum gallium indium phosphide, AlGaInP), 또는 갈륨 인화물(gallium phosphide, GaP)을 포함할 수 있다.
녹색 광을 방출하는 발광 소자(10b)의 경우, 반도체층들은 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 갈륨 인화물(GaP), 알루미늄 갈륨 인듐 인화물(AlGaInP), 또는 알루미늄 갈륨 인화물(AlGaP)을 포함할 수 있다.
일 실시예에서, 청색 광을 방출하는 발광 소자(10c)의 경우, 반도체층은 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 또는 아연 셀렌화물(zinc selenide, ZnSe)을 포함할 수 있다.
제1 도전형과 제2 도전형은 서로 반대 극성으로서, 제1 도전형이 n형인 경우, 제2 도전형은 p형이며, 제1 도전형이 p형인 경우, 제2 도전형은 n형이 된다.
제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 금속유기화학 기상 성장법(MOCVD)과 같은 공지의 방법을 이용하여 챔버 내에서 기판 상에 성장될 수 있다. 또한, 제1 도전형 반도체층(21)은 n형 불순물 (예를 들어, Si, Ge, Sn)을 포함하고, 제2 도전형 반도체층(25)은 p형 불순물(예를 들어, Mg, Sr, Ba)을 포함한다. 녹색광 또는 청색광을 방출하는 발광 소자(10b 또는 10c)의 경우, 제1 도전형 반도체층(21)은 도펀트로서 Si를 포함하는 GaN 또는 AlGaN을 포함할 수 있고, 제2 도전형 반도체층(25)은 도펀트로서 Mg을 포함하는 GaN 또는 AlGaN을 포함할 수 있다.
도면에서 제1 도전형 반도체층(21) 및 제2 도전형 반도체층(25)이 각각 단일층인 것으로 도시하지만, 이들 층들은 다중층일 수 있으며, 또한 초격자층을 포함할 수도 있다. 활성층(23)은 단일양자우물 구조 또는 다중양자우물 구조를 포함할 수 있고, 원하는 파장을 방출하도록 화합물 반도체의 조성비가 조절된다. 예를 들어, 활성층(23)은 청색광, 녹색광, 적색광 또는 자외선을 방출할 수 있다.
제2 도전형 반도체층(25) 및 활성층(23)은 메사(M) 구조를 가지고 제1 도전형 반도체층(21) 상에 배치될 수 있다. 메사(M)는 제2 도전형 반도체층(25) 및 활성층(23)을 포함하며, 도 3B에 도시한 바와 같이, 제1 도전형 반도체층(21)의 일부를 포함할 수도 있다. 메사(M)는 제1 도전형 반도체층(21)의 일부 영역 상에 위치하며, 메사(M) 주위에 제1 도전형 반도체층(21)의 상면이 노출될 수 있다.
본 실시예에 있어서, 메사(M)는 그 주변에 제1 도전형 반도체층(21)을 노출시키도록 형성된다. 다른 실시예에서, 메사(M)를 관통하여 제1 도전형 반도체층(21)을 노출시키는 관통홀이 형성될 수도 있다.
일 실시예에 있어서, 상기 제1 도전형 반도체층(21)은 평평한 광 방출면을 가질 수 있다. 다른 실시예에 있어서, 상기 제1 도전형 반도체층(21)은 광 방출면 측에 표면 텍스쳐링에 의한 요철 패턴을 가질 수 있다. 표면 텍스쳐링은 예를 들어 건식 또는 습식 식각 공정을 이용한 패터닝에 의해 수행될 수 있다. 예를 들어, 제1 도전형 반도체층(21)의 광 방출면에 콘 형상의 돌출부들이 형성될 수 있으며, 콘의 높이는 2 내지 3um, 콘 간격은 1.5 내지 2um, 콘의 바닥 직경은 약 3um 내지 5um 일 수 있다. 콘은 또한 절두형일 수 있으며, 이 경우, 콘의 상면 직경은 약 2 내지 3um 일 수 있다.
다른 실시예에 있어서, 요철 패턴은 제1 요철 패턴과 제1 요철 패턴 상에 추가로 형성된 제2 요철 패턴을 포함할 수 있다.
제1 도전형 반도체층(21)의 표면에 요철 패턴을 형성함으로써 내부 전반사를 줄여 광 추출 효율을 증가시킬 수 있다. 제1 내지 제3 발광 소자들(10a, 10b, 10c) 모두 제1 도전형 반도체층에 표면 텍스쳐링이 수행될 수 있으며, 이에 따라, 제1 내지 제3 발광 소자들(10a, 10b, 10c)에서 방출되는 광의 지향각을 균일화할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 발광 소자들(10a, 10b, 10c) 중 적어도 하나는 요철 패턴을 포함하지 않고 평탄한 면을 가질 수도 있다.
오믹 콘택층(27)은 제2 도전형 반도체층(25) 상에 배치되어 제2 도전형 반도체층(25)에 오믹 콘택한다. 오믹 콘택층(27)은 단일 층, 또는 다중 층으로 형성될 수 있으며, 투명 도전성 산화막 또는 금속막으로 형성될 수 있다. 투명 도전성 산화막은 예를 들어 ITO 또는 ZnO 등을 예로 들 수 있으며, 금속막으로는 Al, Ti, Cr, Ni, Au 등의 금속 및 이들의 합금을 예로 들 수 있다.
제1 콘택 패드(53)는 노출된 제1 도전형 반도체층(21) 상에 배치된다. 제1 콘택 패드(53)는 제1 도전형 반도체층(21)에 오믹 콘택할 수 있다. 예를 들어, 제1 콘택 패드(53)는 제1 도전형 반도체층(21)에 오믹 콘택하는 오믹 금속층으로 형성될 수 있다. 제1 콘택 패드(53)의 오믹 금속층은 제1 도전형 반도체층(21)의 반도체 재료에 따라 적합하게 선정될 수 있다. 제1 콘택 패드(53)는 생략될 수도 있다.
제2 콘택 패드(55)는 오믹 콘택층(27) 상에 배치될 수 있다. 제2 콘택 패드(55)는 오믹 콘택층(27)에 전기적으로 접속한다. 제2 콘택 패드(55)는 생략될 수도 있다.
절연층(59)은 메사(M), 오믹 콘택층(27), 제1 콘택 패드(53), 및 제2 콘택 패드(55)를 덮는다. 절연층(59)은 제1 콘택 패드(53) 및 제2 콘택 패드(55)를 노출시키는 개구부들(59a, 59b)을 갖는다. 절연층(59)은 단일층 또는 다중층으로 형성될 수 있다. 나아가, 절연층(59)은 굴절률이 서로 다른 절연층들을 적층한 분포 브래그 반사기를 포함할 수도 있다. 예를 들어, 분포 브래그 반사기는 SiO2, Si3N4, SiON, TiO2, Ta2O5, Nb2O5에서 선택된 적어도 2 종류의 절연층을 포함할 수 있다.
분포 브래그 반사기는 활성층(23)에서 방출되는 광을 반사한다. 분포 브래그 반사기는 활성층(23)에서 방출되는 광의 피크 파장을 포함하여 상대적으로 넓은 파장 범위에 걸쳐 높은 반사율을 나타낼 수 있으며, 광의 입사각을 고려하여 설계될 수 있다. 일 실시예에 있어서, 분포 브래그 반사기는 다른 입사각으로 입사되는 광에 비해 입사각 0도로 입사되는 광에 대해 더 높은 반사율을 가질 수 있다. 다른 실시예에 있어서, 분포 브래그 반사기는 입사각 0도로 입사되는 광에 비해 다른 특정 입사각으로 입사되는 광에 대해 더 높은 반사율을 가질 수 있다. 예를 들어, 분포 브래그 반사기는 입사각 0도로 입사되는 광에 비해 입사각 10도로 입사되는 광에 대해 더 높은 반사율을 가질 수 있다.
한편, 청색 발광 소자(10c)의 발광 구조체는 적색 발광 소자(10a) 및 녹색 발광 소자(10b)의 발광 구조체들에 비해 높은 내부 양자 효율을 갖는다. 이에 따라, 청색 발광 소자(10c)는 적색 및 녹색 발광 소자들(10a, 10b)에 비해 높은 광 추출 효율을 나타낼 수 있다. 이에 따라, 적색광, 녹색광, 및 청색광의 색 혼합 비율을 적정하게 유지하는 것이 어려울 수 있다.
적색광, 녹색광, 및 청색광의 색 혼합 비율을 조절하기 위해, 발광 소자들(10a, 10b, 10c)에 적용되는 분포 브래그 반사기들이 서로 다른 반사율을 갖도록 형성될 수 있다. 예를 들어, 청색 발광 소자(10c)는 적색 및 녹색 발광 소자들(10a, 10b)에 비해 상대적으로 낮은 반사율을 갖는 분포 브래그 반사기를 가질 수 있다. 예를 들어, 청색 발광 소자(10c)에 형성되는 분포 브래그 반사기는 활성층(23)에서 생성되는 청색광에 대해 입사각 0도에서 약 95% 미만, 나아가 90% 미만의 반사율을 가질 수 있으며, 녹색 발광 소자(10b)는 녹색광에 대해 입사각 0도에서 약 95% 이상 99% 이하의 반사율을 가질 수 있으며, 적색 발광 소자(10a)는 적색광에 대해 입사각 0도에서 99% 이상의 반사율을 가질 수 있다.
일 실시예에 있어서, 적색, 녹색, 및 청색 발광 소자들(10a, 10b, 10c)에 적용되는 분포 브래그 반사기들은 대체로 유사한 두께를 가질 수 있다. 예를 들어, 이들 발광 소자들(10a, 10b, 10c)에 적용된 분포 브래그 반사기들 사이의 두께 차이는 가장 두꺼운 분포 브래그 반사기 두께의 10% 미만일 수 있다. 분포 브래그 반사기들의 두께 차이를 작게 함으로서 적색, 녹색, 및 청색 발광 소자들(10a, 10b, 10c)에 적용되는 공정 조건, 예를 들어, 절연층(59)을 패터닝하는 공정을 유사하게 설정할 수 있으며, 나아가, 유닛 픽셀 제조 공정이 복잡해지는 것을 방지할 수 있다. 나아가, 적색, 녹색, 및 청색 발광 소자들(10a, 10b, 10c)에 적용되는 분포 브래그 반사기들은 대체로 유사한 적층 수를 가질 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 전극 패드(61) 및 제2 전극 패드(63)는 절연층(59) 상에 배치된다. 제1 전극 패드(61)는 제1 콘택 패드(53)의 상부로부터 메사(M)의 상부로 연장될 수 있으며, 제2 전극 패드(63)는 메사(M) 상부 영역 내에 배치될 수 있다. 제1 전극 패드(61)는 개구부(59a)를 통해 제1 콘택 패드(53)에 접속할 수 있으며, 제2 전극 패드(63)는 제2 콘택 패드(55)에 전기적으로 접속될 수 있다. 제1 전극 패드(61)가 직접 제1 도전형 반도체층(21)에 오믹 콘택할 수도 있으며, 이 경우, 제1 콘택 패드(53)은 생략될 수 있다. 또한, 제2 콘택 패드(55)가 생략된 경우, 제2 전극 패드(63)는 오믹 콘택층(27)에 직접 접속할 수 있다.
제1 및/또는 제2 전극 패드들(61, 63)은 단일 층, 또는 다중층 금속으로 형성될 수 있다. 제1 및/또는 제2 전극 패드들(61, 63)의 재료로는 Al, Ti, Cr, Ni, Au 등의 금속 및 이들의 합금 등이 사용될 수 있다. 예를 들어, 제1 및 제2 전극 패드들(61, 63)은 최상단에 Ti층 또는 Cr층을 포함하고, 그 아래에 Au층을 포함할 수 있다.
본 개시의 일 실시예에 따른 발광 소자(10a)가 도면과 함께 간략하게 설명되었으나, 발광 소자(10a)는 상술한 층 이외에도 부가적인 기능을 갖는 층을 더 포함할 수 있다. 예를 들어, 광을 반사하는 반사층, 특정 구성 요소를 절연하기 위한 추가 절연층, 솔더의 확산을 방지하는 솔더 방지층 등 다양한 층이 더 포함될 수 있다.
또한, 플립칩 타입의 발광 소자를 형성함에 있어, 다양한 형태로 메사를 형성할 수 있으며, 제1 및 제2 전극 패드들(61, 63)의 위치나 형상 또한 다양하게 변경될 수 있다. 또한, 오믹 콘택층(27)은 생략될 수도 있으며, 제2 콘택 패드(55) 또는 제2 전극 패드(63)가 제2 도전형 반도체층(25)에 직접 접촉할 수도 있다.
도 4A는 본 개시의 일 실시예에 따른 유닛 픽셀(100)을 설명하기 위한 개략적인 평면도이고, 도 4B는 도 4A의 절취선 B-B'를 따라 취해진 개략적인 단면도이며, 도 4C는 도 4A의 절취선 C-C'를 따라 취해진 개략적인 단면도이다.
도 4A, 도 4B, 도 4C를 참조하면, 유닛 픽셀(100)은 투명 기판(121), 제1 내지 제3 발광 소자들(10a, 10b, 10c), 표면층(122), 광 차단층(123), 접착층(125), 단차 조절층(127), 접속층들(129a, 129b, 129c, 129d), 및 절연 물질층(131)을 포함할 수 있다.
유닛 픽셀(100)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)을 포함하여 하나의 픽셀을 제공한다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 서로 다른 색상의 광을 방출하며, 이들은 각각 서브 픽셀에 대응한다.
투명 기판(121)은 PET, 유리 기판, 쿼츠, 사파이어 기판 등 광 투과성 기판이다. 투명 기판(121)은 디스플레이 장치(도 1의 10000)의 광 방출면에 배치되며, 발광 소자들(10a, 10b, 10c)에서 방출된 광은 투명 기판(121)을 통해 외부로 방출된다. 투명 기판(121)은 상면 및 하면을 가질 수 있다. 투명 기판(121)은 발광 소자들(10a, 10b, 10c)을 대면하는 면, 즉 상면에 요철 패턴(121p)을 포함할 수 있다. 요철 패턴(121p)은 발광 소자들(10a, 10b, 10c)에서 방출된 광을 산란시켜 지향각을 증가시킨다. 또한, 서로 다른 지향각 특성을 갖는 발광 소자들(10a, 10b, 10c)에서 방출된 광이 상기 요철 패턴(121p)에 의해 균일한 지향각으로 방출되도록 할 수 있다. 이에 따라, 보는 각도에 따라 색차가 발생하는 것을 방지할 수 있다.
요철 패턴(121p)은 규칙적일 수도 있고 불규칙적일 수도 있다. 요철 패턴(121p)은 예를 들어 3um의 피치, 2.8um의 직경, 및 1.8um의 높이를 가질 수 있다. 요철 패턴(121p)은 일반적으로 패터닝된 사파이어 기판에 적용되는 패턴일 수 있으나, 이에 한정되지 않는다.
투명 기판(121)은 또한 반사방지 코팅을 포함할 수 있으며, 또는 글래어 방지층을 포함하거나 글래어 방지 처리될 수 있다. 투명 기판(121)은, 예를 들어, 50um ~ 300um의 두께를 가질 수 있다.
투명 기판(121)이 광 방출면에 배치되므로, 투명 기판(121)은 회로를 포함하지 않는다. 그러나 본 개시가 이에 한정되는 것은 아니며, 회로를 포함할 수도 있다.
한편, 하나의 투명 기판(121)에 하나의 유닛 픽셀(100)이 형성된 것을 도시하지만, 하나의 투명 기판(121)에 복수의 유닛 픽셀들(100)이 형성될 수도 있다.
표면층(122)은 투명 기판(121)의 요철 패턴(121p)을 덮는다. 표면층(122)은 요철 패턴(121p)의 형상을 따라 형성될 수 있다. 표면층(122)은 그 위에 형성되는 광 차단층(123)의 접착력을 향상시킬 수 있다. 예를 들어, 표면층(122)은 실리콘 산화막으로 형성될 수 있다. 표면층(122)은 투명 기판(121)의 종류에 따라 생략될 수도 있다.
광 차단층(123)은 투명 기판(121)의 상면 상에 형성된다. 광 차단층(123)은 표면층(122)에 접할 수 있다. 광 차단층(123)은 카본 블랙과 같이 광을 흡수하는 흡수 물질을 포함할 수 있다. 광 흡수 물질은 발광 소자들(10a, 10b, 10c)에서 생성된 광이 투명 기판(121)과 발광소자들(10a, 10b, 10c) 사이의 영역에서 측면측으로 누설되는 것을 방지하며, 디스플레이 장치의 콘트라스트를 향상시킨다.
광 차단층(123)은 발광 소자들(10a, 10b, 10c)에서 생성된 광이 투명 기판(121)으로 입사되도록 광 진행 경로를 위한 창(123a, 123b, 123c)을 가질 수 있으며, 이를 위해 투명 기판(121) 상에서 투명 기판(121)을 노출하도록 패터닝될 수 있다. 창(123a, 123b, 123c)의 폭은 발광 소자의 폭보다 좁을 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 창(123a, 123b, 123c)의 폭은 발광 소자(10a, 10b, 10c)의 폭보다 클 수 있으며, 이에 따라, 발광 소자(10a)와 광 차단층(123) 사이에 갭이 형성될 수 있다.
접착층(125)은 투명 기판(121) 상에 부착된다. 접착층(125)은 광 차단층(123)을 덮을 수 있다. 접착층(125)은 투명 기판(121)의 전면 상에 부착될 수 있으나, 이에 한정되는 것은 아니며, 투명 기판(121)의 가장자리 근처 영역을 노출하도록 일부 영역에 부착될 수도 있다. 접착층(125)은 발광 소자들(10a, 10b, 10c)을 투명 기판(121)에 부착하기 위해 사용된다. 접착층(125)은 광 차단층(123)에 형성된 창(123a, 123b, 123c)을 채울 수 있다.
접착층(125)은 광 투과성 층으로 형성될 수 있으며, 발광 소자들(10a, 10b, 10c)에서 방출된 광을 투과시킨다. 접착층(125)은 유기 접착제를 이용하여 형성될 수 있다. 예를 들어, 접착층(125)은 투명 에폭시를 이용하여 형성될 수 있다. 또한, 접착층(125)은 광을 확산시키기 위해, SiO2, TiO2, ZnO 등의 확산 물질(diffuser)을 포함할 수 있다. 광 확산 물질은 발광 소자들(10a, 10b, 10c)이 광 방출면으로부터 관찰되는 것을 방지한다.
한편, 제1 내지 제3 발광 소자들(10a, 10b, 10c)이 투명 기판(121) 상에 배치된다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 접착층(125)에 의해 투명 기판(121)에 부착될 수 있다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 광 차단층(123)의 창들(123a, 123b, 123c)에 대응하여 배치될 수 있다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 도 4B 및 도 4C에 도시된 바와 같이 접착층(125)의 평평한 면 상에 배치될 수 있다. 접착층(125)은 발광 소자들(10a, 10b, 10c)의 하면 아래에 배치될 수 있다. 다른 실시예에서, 접착층(125)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 측면을 부분적으로 덮을 수도 있다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 예컨대, 적색 발광 소자, 녹색 발광 소자, 청색 발광 소자일 수 있다. 제1 내지 제3 발광 소자들(10a, 10b, 10c) 각각의 구체적인 구성은 앞서 도 3A 및 도 3B를 참조하여 설명한 바와 같으므로, 상세한 설명을 생략한다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 도 4A에 도시한 바와 같이, 일렬 로 배열될 수 있다. 특히, 투명 기판(121)이 사파이어 기판인 경우, 사파이어 기판은 절단 방향에 따라 결정면에 의해 깨끗한 절단면들(예컨대, m면)과 그렇지 않은 절단면들(예컨대, a면)을 포함할 수 있다. 예를 들어, 4각형 형상으로 절단될 경우, 양측 두 개의 절단면들(예컨대, m면)은 결정면을 따라 깨끗하게 절단될 수 있으며, 이들 절단면들에 수직하게 배치된 다른 두 개의 절단면들(예컨대, a면)은 그렇지 않을 수 있다. 이 경우, 사파이어 기판(121)의 깨끗한 절단면들이 발광 소자들(10a, 10b, 10c)의 정렬 방향에 나란할 수 있다. 예를 들어, 도 4A에서는 깨끗한 절단면들(예컨대, m면)이 상하에 배치되고, 다른 두 개의 절단면들(예컨대, a면)이 좌우에 배치될 수 있다.
또한, 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 각각 장축 방향이 서로 평행하게 배열될 수 있다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 단축 방향은 이들 발광 소자들의 정렬 방향과 일치할 수 있다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 앞서 도 3A 및 도 3B를 참조하여 설명한 것일 수 있으나, 이에 한정되는 것은 아니며, 수평형 또는 플립칩 구조의 다양한 발광 소자들이 사용될 수 있다.
단차 조절층(127)은 제1 내지 제3 발광 소자들(10a, 10b, 10c) 및 접착층(125)을 덮는다. 단차 조절층(127)은 발광 소자들(10a, 10b, 10c)의 제1 및 제2 전극 패드들(61, 63)을 노출시키는 개구부들(127a)을 갖는다. 단차 조절층(127)은 접속층들(129a, 129b, 129c, 129d)이 형성되는 면의 높이를 일정하게 조절하여 접속층들을 안전하게 형성할 수 있도록 돕는다. 단차 조절층(127)은 예컨대 감광성 폴리이미드로 형성될 수 있다.
단차 조절층(127)은 접착층(125)의 가장자리로 둘러싸인 영역 내에 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 단차 조절층(127)은 접착층(125)의 가장자리를 부분적으로 노출시키도록 형성될 수도 있다.
단차 조절층(127)의 측면은 접착층(125)의 상면에 대해 90도 미만의 각도로 경사질 수 있다. 예를 들어, 단차 조절층(127)의 측면은 접착층(125)의 상면에 대해 약 60도의 경사각을 가질 수 있다.
제1 내지 제4 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127) 상에 형성된다. 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127)의 개구부들(127a)을 통해 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제1 및 제2 전극 패드들(61, 63)에 접속할 수 있다.
일 실시예에서, 도 4A 및 도 4B에 도시한 바와 같이, 제1 접속층(129a)은 제1 발광 소자(10a)의 제2 도전형 반도체층에 전기적으로 접속하고, 제2 접속층(129b)은 제2 발광 소자(10b)의 제2 도전형 반도체층에 전기적으로 접속하고, 제3 접속층(129c)은 제3 발광 소자(10c)의 제2 도전형 반도체층에 전기적으로 접속할 수 있으며, 제4 접속층(129d)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제1 도전형 반도체층들에 전기적으로 공통 접속할 수 있다. 본 명세서에 있어서, 제4 접속층(129d)은 발광 소자들(10a, 10b, 10c)에 공통으로 접속하는 공통 접속층이다. 제1 내지 제4 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127) 상에 함께 형성될 수 있으며, 예컨대, Au를 포함할 수 있다.
다른 실시예에서, 제1 접속층(129a)은 제1 발광 소자(10a)의 제1 도전형 반도체층에 전기적으로 접속하고, 제2 접속층(129b)은 제2 발광 소자(10b)의 제1 도전형 반도체층에 전기적으로 접속하고, 제3 접속층(129c)은 제3 발광 소자(10c)의 제1 도전형 반도체층에 전기적으로 접속할 수 있으며, 제4 접속층(129d)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제2 도전형 반도체층들에 전기적으로 공통 접속할 수 있다. 제1 내지 제4 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127) 상에 함께 형성될 수 있다.
절연 물질층(131)은 단차 조절층(127)보다 얇은 두께로 형성될 수 있다. 절연 물질층(131)과 단차 조절층(127)의 두께의 합은 1um 이상 50um 이하일 수 있으나, 이에 한정되는 것은 아니다. 한편, 절연 물질층(131)의 측면은 접착층(125)의 상면에 대해 90도 미만의 경사각, 예를 들어, 약 60도의 경사각을 가질 수 있다.
절연 물질층(131)은 단차 조절층(127)의 측면 및 접속층들(129a, 129b, 129c, 129d)을 덮는다. 또한, 절연 물질층(131)은 접착층(125)의 일부를 덮을 수 있다. 절연 물질층(131)은 접속층들(129a, 129b, 129c, 129d)을 노출시키는 개구부들(131a, 131b, 131c, 131d)을 가지며, 이에 따라 유닛 픽셀(100)의 패드 영역들이 정의될 수 있다.
일 실시예에 있어서, 절연 물질층(131)은 반투명 물질일 수 있으며, 유기 또는 무기 물질로 형성될 수 있다. 절연 물질층(131)은 예를 들어, 폴리이미드로 형성될 수 있다. 단차 조절층(127)과 함께 절연 물질층(131)이 폴리이미드로 형성된 경우, 접속층들(129a, 129b, 129c, 129d)은, 패드 영역들을 제외하고, 하부면, 측면, 및 상부면이 모두 폴리이미드로 둘러싸일 수 있다.
한편, 유닛 픽셀(100)은 솔더 등의 본딩재를 이용하여 회로 기판에 실장될 수 있으며, 본딩재는 절연 물질층(131)의 개구부들(131a, 131b, 131c, 131d)에 노출된 접속층들(129a, 129b, 129c, 129d)과 회로 기판 상의 패드들을 본딩할 수 있다.
본 실시예에 따르면, 유닛 픽셀(100)은 별도의 범프들을 포함하지 않으며, 접속층들(129a, 129b, 129c, 129d)이 본딩 패드로 사용된다. 그러나 본 발명이 이에 한정되는 것은 아니며, 절연 물질층(131)의 개구부들(131a, 131b, 131c, 131d)을 덮는 본딩 패드들이 형성될 수도 있다. 일 실시예에 있어서, 본딩 패드들은 제1 내지 제4 접속층들(129a, 129b, 129c, 129d)의 상부 영역을 벗어나 발광 소자들(10a, 10b, 10c)을 부분적으로 덮도록 형성될 수 있다.
본 실시예에 있어서, 발광 소자들(10a, 10b, 10c)이 접착층(125)에 의해 투명 기판(121)에 부착된 것으로 설명하지만, 접착층(125) 대신 다른 결합기(coupler)를 이용하여 발광 소자들(10a, 10b, 10c)이 투명 기판(121)에 결합될 수도 있다. 예를 들어, 발광 소자들(10a, 10b, 10c)을 스페이서들을 이용하여 투명 기판(121)에 결합시킬 수 있으며, 따라서, 발광 소자들(10a, 10b, 10c)과 투명 기판(121) 사이의 영역에 기체 또는 액체가 채워질 수 있다. 이들 기체 또는 액체에 의해 발광 소자들(10a, 10b, 10c)에서 방출된 광을 투과시키는 광학층이 형성될 수 있다. 앞서 설명한 접착층(125)도 광학층의 일 예이다. 여기서, 광학층은 발광 소자들(10a, 10b, 10c)과는 다른 재료, 예컨대, 기체, 액체, 또는 고체로 형성되며, 따라서, 발광 소자들(10a, 10b, 10c) 내의 반도체층들의 재료와 구별된다.
도 5A는 본 개시의 일 실시예에 따른 픽셀 모듈(1000)을 설명하기 위해 도 2의 절취선 D-D'를 따라 취해진 개략적인 부분 단면도이고, 도 5B는 도 2의 절취선 E-E'를 따라 취해진 개략적인 부분 단면도이다.
도 5A 및 도 5B를 참조하면, 픽셀 모듈(1000)은 회로 기판(1001) 및 회로 기판(1001) 상에 배열된 유닛 픽셀들(100)을 포함한다. 나아가, 픽셀 모듈(1000)은 유닛 픽셀들(100)을 덮는 몰딩부(1200)을 더 포함할 수 있다.
회로 기판(1001)은 패널 기판(2100)과 발광 소자들(10a, 10b, 10c)을 전기적으로 연결하기 위한 회로를 가질 수 있다. 회로 기판(1001) 내의 회로는 다층 구조로 형성될 수 있다. 회로 기판(1001)은 또한 발광 소자들(10a, 10b, 10c)을 수동 매트릭스 구동 방식으로 구동하기 위한 수동 회로 또는 능동 매트릭스 구동 방식으로 구동하기 위한 능동 회로를 포함할 수도 있다. 회로 기판(1001)은 표면에 노출된 패드들(1003)을 포함할 수 있다.
유닛 픽셀들(100)의 구체적인 구성은 도 4A, 도 4B 및 도 4C를 참조하여 설명한 바와 같으므로, 중복을 피하기 위해 상세한 설명은 생략한다. 유닛 픽셀들(100)은 회로 기판(1001) 상에 정렬될 수 있다. 유닛 픽셀들(100)은 2×2, 2×3, 3×3, 4×4, 5×5 등 다양한 행렬로 배열될 수 있다.
유닛 픽셀들(100)은 본딩재(1005)에 의해 회로 기판(1001)에 본딩될 수 있다. 예를 들어, 본딩재(1005)는 도 4A, 도 4B 및 도 4C를 참조하여 설명한 절연 물질층(131)의 개구부들(131a, 131b, 131c, 131d)을 통해 노출된 접속층들(129a, 129b, 129c, 129d)을 회로 기판(1001) 상의 패드들(1003)에 본딩한다. 본딩재(1005)는 예를 들어 솔더일 수 있으며, 솔더 페이스트를 패드들(1003) 상에 스크린 프린팅 등의 기술을 이용하여 배치한 후 리플로우 공정을 통해 유닛 픽셀(100)과 회로 기판(1001)을 본딩할 수 있다. 회로 기판(1001) 상의 패드들(1003)은 회로 기판(1001)의 상면 위로 돌출될 수도 있으나, 회로기판(1001)의 상면보다 아래에 배치될 수도 있다.
본 실시예에 따르면, 접속층들(129a, 129b, 129c, 129d)과 패드들(1003) 사이에 단일 구조의 본딩재(1005)가 배치되며, 본딩재(1005)가 접속층들(129a, 129b, 129c, 129d)과 패드들(1003)을 직접 연결할 수 있다.
몰딩부(1200)는 복수의 유닛 픽셀들(100)을 덮는다. 몰딩부(1200)의 전체 두께는 약 150um 내지 350um 범위 내일 수 있다. 몰딩부(1200)는 광 확산층(230) 및 블랙몰딩층(250)을 포함할 수 있다. 광 확산층(230)은 에폭시 몰딩 컴파운드와 같은 투명 매트릭스 및 투명 매트릭스 내에 분산된 광 확산 입자를 포함할 수 있다. 광 확산 입자는 예를 들어 실리카 또는 TiO2 등일 수 있으며, 이에 한정되는 것은 아니다. 몰딩부(1200)는 예를 들어 약 50um 내지 약 200um 범위 내의 두께를 가질 수 있으며, 광 확산 입자는 몰딩부(1200) 전체 중량에 대해 예를 들어 약 0.2 중량% 내지 10 중량% 범위 내에서 몰딩부(1200) 내에 포함될 수 있다. 광 확산층(230)은 발광 소자들(10a, 10b, 10c)에서 방출된 광을 확산시킨다. 광 확산층(230)은 유닛 픽셀(100)에서 방출되는 서로 다른 색상의 광을 균일하게 혼합하도록 도우며, 또한, 유닛 픽셀(100)의 측면으로 방출된 광이 외부로 방출되는 것을 방해한다.
블랙몰딩층(250)은 매트릭스 내에 광을 흡수하는 물질을 포함한다. 매트릭스는 예컨대 DFSR(dry-Film type solder resist), PSR(photoimageable solder resist), 또는 에폭시 몰딩 컴파운드(EMC) 등일 수 있으나, 이에 한정되는 것은 아니다. 광 흡수 물질은 카본 블랙과 같은 광 흡수 염료를 포함할 수 있다. 광 흡수 염료는 매트릭스 내에 직접 분산될 수도 있고, 유기 또는 무기 입자의 표면에 코팅되어 매트릭스 내에 분산될 수도 있다. 다양한 종류의 유기 또는 무기 입자가 광 흡수 물질을 코팅하기 위해 사용될 수 있다. 예를 들어, TiO2나 실리카 입자를 카본 블랙으로 코팅한 입자들이 사용될 수 있다. 블랙 몰딩층(250)은 약 50um 내지 200um 범위 내의 두께로 형성될 수 있다. 블랙몰딩층(250) 내에 함유되는 광 흡수 몰질의 농도를 조절하여 블랙몰딩층(250)의 광 투과율을 조절할 수 있다. 전체 매트릭스에 대해 광 흡수 물질은 약 0.05 중량% 내지 약 10 중량% 범위 내일 수 있다.
블랙 몰딩층(250)은 광 흡수 물질이 균일하게 분산된 단일층으로 형성될 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 블랙 몰딩층(250)은 광 흡수 물질의 농도가 서로 다른 복수층으로 형성될 수도 있다. 예를 들어, 블랙 몰딩층(250)은 광 흡수 물질의 농도가 서로 다른 2개의 층을 포함할 수 있다. 이 경우, 광 확산층(230)에 가까운 제1층이 제2층에 비해 광 흡수 물질을 더 많이 함유할 수 있다. 제1층의 광 흡수율을 제2층의 광 흡수율보다 높게 함으로써 유닛 픽셀(100)에서 상부로 방출되는 광의 전체 흡수량을 감소시킬 수 있으며, 이에 따라, 픽셀 모듈(1000)의 휘도를 증가시킬 수 있다.
일 실시예에 있어서, 블랙 몰딩층(250)이 복수층으로 형성된 경우, 이들 층들은 서로 경계가 뚜렷하게 구분될 수 있다. 예를 들어, 광 흡수 물질의 농도가 서로 다른 층들이 각각 개별적으로 필름으로 제조된 후, 필름들을 협지함으로써 블랙 몰딩층(250)이 제조될 수 있다. 또는, 광 흡수 물질의 농도가 서로 다른 층들을 연속적으로 프린팅하여 블랙 몰딩층(250)이 형성될 수도 있다. 다른 실시예에 있어서, 블랙 몰딩층(250)은 그 두께 방향으로 광 흡수 물질의 농도가 점진적으로 감소하도록 형성될 수도 있다.
유닛 픽셀들(100)에서 수직하게 입사하는 광은 블랙 몰딩층(250)을 통과하는 경로가 짧아 블랙 몰딩층(250)을 쉽게 투과하지만, 경사각을 가지고 입사하는 광은 블랙 몰딩층(250)을 통과하는 경로가 길어 블랙 몰딩층(250)에 대부분 흡수된다. 따라서, 블랙 몰딩층(250)에 의해 유닛 픽셀들(100) 사이의 광 간섭을 방지하여 디스플레이 장치의 콘트라스트를 향상시킬 수 있으며, 더욱이, 색 편차를 줄일 수 있다.
몰딩부(1200)는 예를 들어, 라미네이션, 스핀 코팅, 슬릿 코팅, 프린팅 등의 기술을 이용하여 형성될 수 있다. 일 예로, 몰딩부(1200)는 광 확산층(230)과 블랙 몰딩층(250)을 협착한 후 진공 라미네이션 기술로 유닛 픽셀들(100) 상에 형성될 수 있다.
도 5A 및 도 5B에 도시된 픽셀 모듈들(1000)을 도 1의 패널 기판(2100) 상에 실장함으로써 디스플레이 장치(10000)가 제공될 수 있다. 회로 기판(1001)은 패드들(1003)에 연결된 바닥 패드들을 가진다. 바닥 패드들은 패드들(1003)에 일대일 대응하도록 배치될 수 있으나, 공통 접속을 통해 바닥 패드들의 개수를 감소시킬 수 있다.
본 실시예에 있어서, 유닛 픽셀들(100)이 픽셀 모듈(1000)로 형성되고, 픽셀 모듈들(1000)을 패널 기판(2100) 상에 실장됨으로써 디스플레이 장치(10000)가 제공될 수 있으며, 이에 따라, 디스플레이 장치의 공정 수율을 향상시킬 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 유닛 픽셀들(100)을 직접 패널 기판(2100) 상에 실장할 수도 있다.
한편, 유닛 픽셀들(100)은 발광 소자들(10a, 10b, 10c)의 물리적 손상을 방지할 수 있지만, 정전 방전에 여전히 취약하다. 유닛 픽셀들(100)을 이용하여 픽셀 모듈(1000)을 제작하거나 디스플레이 장치(10000)를 제작하는 동안 기계 또는 인체에서 발생되는 정전기는 발광 소자들(10a, 10b, 10c)을 파괴할 수 있어 발광 소자들(10a, 10b, 10c)의 신뢰성을 감소시킨다. 주로 고전압의 정전기는 순간적인 통전에 의해 전극 연결 부위를 손상시키거나 발광 소자들(10a, 10b, 10c) 내부의 실전위와 같은 취약한 부분을 손상시켜 전기적 특성을 악화시킨다. 이러한 전기적 특성 악화는 디스플레이 장치 제작 작업 도중에 즉시 발생하기도 하고, 시간이 지나면서 디스플레이 장치의 사용 중 불량으로 진행되기도 한다. 따라서, 정전 방전에 의해 발광 소자들(10a, 10b, 10c)에 발생되는 직접적인 손상이나 잠재적 손상을 방지할 필요가 있다.
이하에서는 앞의 유닛 픽셀들(100)에 정전 방전 보호기를 추가하여 발광 소자들(10a, 10b, 10c)을 정전 방전으로부터 보호하기 위한 유닛 픽셀들의 실시예들에 대해 상세히 설명한다.
도 6A는 또 다른 실시예에 따른 유닛 픽셀(200)을 설명하기 위한 개략적인 평면도이고, 도 6B는 도 6A의 절취선 F-F'를 따라 취해진 개략적인 단면도이고, 도 6C는 도 6A의 절취선 G-G'를 따라 취해진 개략적인 단면도이다.
도 6A, 도 6B, 및 도 6C를 참조하면, 유닛 픽셀(200)은, 도 4A, 도 4B, 및 도 4C를 참조하여 설명한 유닛 픽셀(100)과 대체로 유사하며, 다만, 접속층(129d)에 연결된 도전 라인(141)을 더 포함하는 것에 차이가 있다.
도전 라인(141)은 접속층들(129a, 129b, 129c, 129d)과 함께 형성될 수 있으며, 접속층들과 동일한 금속 재료로 형성될 수 있다. 그러나, 본 개시가 반드시 이에 한정되는 것은 아니며, 접속층들(129a, 129b, 129c, 129d)과는 다른 공정을 통해 형성될 수 있으며, 또한 다른 도전성 재료로 형성될 수 있다. 도전 라인(141)은 접속층들(129a, 129b, 129c, 129d)과 같이 절연 물질층(131)으로 덮일 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 도전 라인(141)이 외부에 노출될 수도 있다.
도전 라인(141)은 발광 소자들(10a, 10b, 10c)을 둘러쌀 수 있으며, 나아가, 도전 라인(141)은 접속층들(129a, 129b, 129c, 129d), 즉 패드 영역들을 둘러쌀 수 있다. 도 6A에 도시한 바와 같이, 도전 라인(141)은 유닛 픽셀(200)의 가장자리를 따라 배치될 수 있다.
일 실시예에 있어서, 도전 라인(141)은 발광 소자들(10a, 10b, 10c)의 제1 도전형 반도체층들(21)에 공통으로 전기적으로 접속된 접속층(129d)에 연결된다. 도 4A, 도 4B, 및 도 4C를 참조하여 앞서 설명한 바와 같이, 제1 콘택 패드들(53)이 발광 소자들(10a, 10b, 10c)의 제1 도전형 반도체층들(21) 상에 배치된다. 접속층(129d)은 제1 콘택 패드들(53)에 전기적으로 접속하여 제1 도전형 반도체층들(21)에 공통으로 전기적으로 접속할 수 있다.
정전기는 높은 전압을 가지나 상대적으로 전류가 낮아 우회로를 통해 제어될 수 있다. 특히, 정전 방전에 의한 불량은 제2 콘택 패드(55) 측에서 발생하며 제1 콘택 패드(53) 측에서는 발생되지 않는다. 따라서, 제2 콘택 패드(55)로 정전기에 의한 전류가 흘러가기 전 도전 라인(141)을 이용하여 접속층(129d)에 우회로를 제공함으로써 정전기에 의한 발광 소자들(10a, 10b, 10c)의 손상을 방지할 수 있다.
따라서, 제1 도전형 반도체층들(21)에 공통으로 전기적으로 접속된 접속층(129d)에 도전 라인(141)을 연결함으로써 정전기에 대한 우회로를 제공하여 정전 방전으로부터 발광 소자들(10a, 10b, 10c)을 보호할 수 있다.
다른 실시예에 있어서, 접속층(129d)이 제1 도전형 반도체층들(21) 대신에 제2 도전형 반도체층들(25)에 공통으로 전기적으로 접속될 수 있으며, 도전 라인(141)은 발광 소자들(10a, 10b, 10c)의 제2 도전형 반도체층들(25)에 공통으로 전기적으로 접속된 접속층(129d)에 연결될 수 있다.
본 실시예에 있어서, 정전 방전을 방지하기 위한 도전 라인(141)이 유닛 픽셀(200)의 테두리를 따라 배치됨으로써 정전 방전에 대한 버퍼로 활용될 수 있다.
도 7A는 또 다른 실시예에 따른 유닛 픽셀(300)을 설명하기 위한 개략적인 평면도이고, 도 7B는 도 7A의 절취선 H-H'를 따라 취해진 개략적인 단면도이다.
도 7A 및 도 7B를 참조하면, 유닛 픽셀(300)은, 도 4A, 도 4B, 및 도 4C를 참조하여 설명한 유닛 픽셀(100)과 대체로 유사하며, 다만, 제너 다이오드들(210a, 210b, 210c)이 각각 발광 소자들(10a, 10b, 10c)에 전기적으로 연결된 것에 차이가 있다.
제너 다이오드(210a)는 발광 소자(10a) 근처에 위치하여 접속층(129a) 및 접속층(129d)에 전기적으로 연결될 수 있고, 제너 다이오드(210b)는 발광 소자(10b) 근처에 위치하여 접속층(129b) 및 접속층(129d)에 전기적으로 연결될 수 있으며, 제너 다이오드(210c)는 발광 소자(10c) 근처에 위치하여 접속층(129c) 및 접속층(129d)에 전기적으로 연결될 수 있다.
발광 소자들(10a, 10b, 10c)을 접착층(125) 상에 부착한 후, 제너 다이오드들(210a, 210b, 210c)을 접착층(125)에 부착할 수 있다. 일 형태에 있어서, 발광 소자들(10a, 10b, 10c)과 동일 선 상에 제너 다이오드들(210a, 210b, 210c)을 동일 간격으로 배치함으로서 발광 소자들(10a, 10b, 10c)과 제너 다이오드들(210a, 210b, 210c)의 전사 공정을 쉽게 할 수 있다. 그 후, 발광 소자들(10a, 10b, 10c)과 제너 다이오드들(210a, 210b, 210c)이 서로 전기적으로 연결될 수 있다.
제너 다이오드들(210a, 210b, 210c)은 발광 소자들(10a, 10b, 10c)에서 방출된 광을 흡수하거나 방해하지 않도록 발광 소자들(10a, 10b, 10c)로부터 소정 간격 떨어져 배치된다.
한편, 제너 다이오드들(210a, 210b, 210c)이 발광 소자들(10a, 10b, 10c) 근처에 각각 배치될 수 있지만, 본 개시는 이에 한정되는 것은 아니다. 다른 형태에 있어서, 정전 방전에 상대적으로 취약한 발광 소자들에 한정하여 제너 다이오들을 배치할 수 있다. 예를 들어, 적색광을 방출하는 발광 소자(10a)는 정전 방전에 강하므로, 발광 소자(10a) 근처에 배치된 제너 다이오드(210a)는 생략될 수 있다.
도 8은 또 다른 실시예에 따른 유닛 픽셀(400)을 설명하기 위한 개략적인 평면도이다.
도 8을 참조하면, 유닛 픽셀(400)은, 도 4A, 도 4B, 및 도 4C를 참조하여 설명한 유닛 픽셀(100)과 대체로 유사하며, 다만, 도전 라인(141) 및 제너 다이오드들(210a, 210b, 210c)이 추가된 것에 차이가 있다.
도전 라인(141)은 도 6A, 도 6B, 및 도 6C를 참조하여 설명한 바와 같으며, 제너 다이오드들(210a, 210b, 210c)은 도 7A 및 도 7B를 참조하여 설명한 바와 같으므로, 중복을 피하기 위해 상세한 설명은 생략한다.
도전 라인(141)과 제너 다이오드들(210a, 210b, 210c, 210d)을 함께 채택함으로써 정전 방전으로부터 발광 소자들(10a, 10b, 10c)을 더욱 보호할 수 있다.
도 9는 또 다른 실시예에 따른 유닛 픽셀(500)을 설명하기 위한 개략적인 평면도이다.
도 9를 참조하면, 유닛 픽셀(500)은, 도 4A, 도 4B, 및 도 4C를 참조하여 설명한 유닛 픽셀(100)과 대체로 유사하며, 다만, 도전 라인들(141a, 141b, 141c, 141d)이 각각 접속층들(129a, 129b, 129c, 129d)에 연결된 것에 차이가 있다.
도전 라인들(141a, 141b, 141c, 141d)은 접속층들(129a, 129b, 129c, 129d)과 함께 형성될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니다. 도전 라인들(141a, 141b, 141c, 141d)은 또한, 접속층들(129a, 129b, 129c, 129d)과 같이 절연 물질층(131)으로 덮일 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 도전 라인들(141a, 141b, 141c, 141d)이 외부에 노출될 수도 있다.
도전 라인(141a)은 접속층(129a)에 연결되며, 도전 라인(141b)은 접속층(129b)에 연결되고, 도전 라인(141c)은 접속층(129c)에 연결되며, 도전 라인(141d)은 접속층(129d)에 연결된다. 도전 라인들(141a, 141b, 141c, 141d)은 서로 이격된다. 도전 라인들(141a, 141b, 141c, 141d)이 접속층들(129a, 129b, 129c, 129d)에 의해 형성된 패드 영역들에 각각 연결되므로, 발광 소자들(10a, 10b, 10c)을 정전 방전으로부터 보호할 수 있다.
또한, 도 7A 및 도 7B를 참조하여 설명한 바와 같은 제너 다이오드들(210a, 210b, 210c)이 발광 소자들(10a, 10b, 10c) 근처에 추가될 수 있다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 개시는 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (20)

  1. 투명 기판;
    상기 투명 기판 상에 배치된 복수의 발광 소자들;
    상기 투명 기판 상에 배치되며, 정전 방전으로부터 상기 발광 소자들 중 적어도 하나를 보호하기 위한 정전 방전(Electrostatic Discaharge: ESD) 보호기를 포함하는 유닛 픽셀.
  2. 청구항 1에 있어서,
    상기 ESD 보호기는 상기 투명 기판의 가장자리를 따라 연장하는 도전 라인을 포함하는 유닛 픽셀.
  3. 청구항 2에 있어서,
    상기 도전 라인은 상기 발광 소자들을 둘러싸는 유닛 픽셀.
  4. 청구항 2에 있어서,
    상기 발광 소자들에 전기적으로 접속된 접속층들을 더 포함하고,
    상기 도전 라인은 상기 접속층들 중 하나에 전기적으로 연결된 유닛 픽셀.
  5. 청구항 4에 있어서,
    상기 도전 라인은 상기 접속층들을 둘러싸는 유닛 픽셀.
  6. 청구항 5에 있어서,
    상기 접속층들은 상기 발광 소자들에 공통으로 전기적으로 접속된 공통 접속층을 포함하고,
    상기 도전 라인은 상기 공통 접속층에 전기적으로 연결된 유닛 픽셀.
  7. 청구항 6에 있어서,
    상기 공통 접속층은 상기 발광 소자들의 n형 반도체층들에 전기적으로 연결된 유닛 픽셀.
  8. 청구항 5에 있어서,
    상기 ESD 보호기는 복수의 도전 라인들을 포함하고,
    상기 도전 라인들은 각각 상기 접속층들에 전기적으로 연결된 유닛 픽셀.
  9. 청구항 1에 있어서,
    상기 ESD 보호기는 적어도 하나의 제너 다이오드를 포함하고,
    상기 제너 다이오드는 상기 발광 소자들 중 적어도 하나에 전기적으로 접속된 유닛 픽셀.
  10. 청구항 9에 있어서,
    상기 발광 소자들에 전기적으로 접속된 접속층들을 더 포함하고,
    상기 제너 다이오드는 상기 접속층들 중 두개의 접속층에 전기적으로 연결된 유닛 픽셀.
  11. 청구항 9에 있어서,
    상기 ESD 보호기는 상기 투명 기판의 가장자리를 따라 연장하는 도전 라인을 더 포함하는 유닛 픽셀.
  12. 청구항 11에 있어서,
    상기 발광 소자들에 전기적으로 접속된 접속층들을 더 포함하고,
    상기 도전 라인은 상기 접속층들 중 하나에 전기적으로 연결되며,
    상기 제너 다이오드는 상기 접속층들 중 두개의 접속층에 전기적으로 연결된 유닛 픽셀.
  13. 청구항 12에 있어서,
    상기 도전 라인은 상기 접속층들을 둘러싸는 유닛 픽셀.
  14. 청구항 13에 있어서,
    상기 접속층들은 상기 발광 소자들에 공통으로 전기적으로 접속된 공통 접속층을 포함하고,
    상기 도전 라인은 상기 공통 접속층에 전기적으로 연결된 유닛 픽셀.
  15. 청구항 14에 있어서,
    상기 공통 접속층은 상기 발광 소자들의 n형 반도체층들에 전기적으로 연결된 유닛 픽셀.
  16. 청구항 12에 있어서,
    상기 ESD 보호기는 복수의 도전 라인들을 포함하고,
    상기 도전 라인들은 각각 상기 접속층들에 전기적으로 연결된 유닛 픽셀.
  17. 회로 기판 및 상기 회로 기판 상에 배치된 유닛 픽셀을 포함하는 디스플레이 장치에 있어서,
    상기 유닛 픽셀은
    투명 기판;
    상기 투명 기판 상에 배치된 복수의 발광 소자들; 및
    상기 투명 기판 상에 배치되며, 정전 방전으로부터 상기 발광 소자들 중 적어도 하나를 보호하기 위한 정전 방전(Electrostatic Discaharge: ESD) 보호기를 포함하는 디스플레이 장치.
  18. 청구항 17에 있어서,
    상기 ESD 보호기는 상기 투명 기판의 가장자리를 따라 연장하는 도전 라인을 포함하는 디스플레이 장치.
  19. 청구항 18에 있어서,
    상기 도전 라인은 상기 발광 소자들에 공통으로 전기적으로 연결되는 디스플레이 장치.
  20. 청구항 17에 있어서,
    상기 ESD 보호기는 제너 다이오드를 포함하고,
    상기 제너 다이오드는 상기 발광 소자들 중 적어도 하나의 발광 소자에 전기적으로 연결된 디스플레이 장치.
PCT/KR2021/005485 2020-04-29 2021-04-29 발광 소자들을 갖는 유닛 픽셀 및 그것을 갖는 디스플레이 장치 WO2021221484A1 (ko)

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