WO2018235130A1 - 表示装置およびその駆動方法 - Google Patents

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昌弘 三谷
史幸 小林
真 横山
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シャープ株式会社
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Definitions

  • the present disclosure relates to a display device and a method of driving the same, and more particularly, to a display device including a display element driven by current such as an organic EL display device and a method of driving the same.
  • organic EL Electro Luminescence
  • a pixel circuit including an organic EL element also referred to as “organic light emitting diode” which is a self-emission display element driven by current and a driving transistor is provided. It is arranged in a matrix.
  • FIG. 22 is a circuit diagram showing a connection relationship between a pixel circuit and various wirings in the organic EL display device adopting the SSD method disclosed in Patent Document 1.
  • an organic EL display device (hereinafter referred to as “conventional example”) adopting this SSD method, color display with RGB three primary colors is performed.
  • m ⁇ k ⁇ n pixel circuits are provided corresponding to the intersections of m ⁇ k (m, k is an integer of 2 or more) data lines and n (n is an integer of 2 or more) scan lines. It is done.
  • the pixel circuit shown in FIG. 22 is configured by a pixel circuit 11r corresponding to R (red), a pixel circuit 11g corresponding to G (green), and a pixel circuit 11b corresponding to B (blue).
  • the m output lines di (i 1 to m) connected to the output terminals of the data driver (not shown) respectively correspond to the m demultiplexers 41i.
  • An output line di corresponding to each demultiplexer 41i is connected to three data lines Dri, Dgi, Dbi via the three selection transistors Mr, Mg, Mb included in the demultiplexer 41i.
  • the selection transistors Mr, Mg, Mb are all P-channel type.
  • the selection transistor Mr is turned on in response to the data selection signal ASr when the data signal corresponding to R (hereinafter referred to as “R data signal”) is to be supplied to the data line Dri.
  • the selection transistor Mg is turned on in response to the data selection signal ASg when a data signal corresponding to G (hereinafter referred to as “G data signal”) is to be supplied to the data line Dgi.
  • the selection transistor Mb is turned on in response to the data selection signal ASb when the data signal corresponding to B (hereinafter referred to as "B data signal”) is to be supplied to the data line Dbi.
  • the data line Dri, the data line Dgi, and the data line Dbi are also referred to as voltage of data signal (hereinafter also referred to as "data voltage").
  • Data capacitors Cdri, Cdgi and Cdbi for holding the data are connected respectively.
  • Each pixel circuit includes one organic EL element OLED, six transistors M1 to M6, and two capacitors C1 and C2.
  • the transistors M1 to M6 are all P-channel type.
  • the transistor M1 is a driving transistor for controlling the current to be supplied to the organic EL element OLED.
  • the transistor M2 is a writing transistor for writing the voltage (data voltage) of the data signal to the pixel circuit.
  • the transistor M3 is a compensation transistor for compensating for the variation in threshold voltage of the drive transistor M1 which causes the uneven brightness.
  • the transistor M4 is an initialization transistor for initializing the gate voltage Vg of the drive transistor M1.
  • the transistor M5 is a power supply transistor for controlling the supply of the H level voltage ELVDD to the pixel circuit.
  • the transistor M6 is a light emission control transistor for controlling the light emission period of the organic EL element OLED.
  • the capacitors C1 and C2 are capacitors for holding the source-gate voltage Vgs of the drive transistor M1.
  • FIG. 23 is a timing chart showing a method of driving the pixel circuit shown in FIG. From time t1 to time t2, the gate voltage Vg of the drive transistor M1 is initialized by turning on the initialization transistor M4. From time t2 to time t3, the data signal is supplied to the data line Dri, and the voltage of the data signal is held in the data capacitor Cdri. From time t3 to time t4, the data signal is supplied to the data line Dgi, and the voltage of the data signal is held in the data capacitor Cdgi. From time t4 to time t5, the data signal is supplied to the data line Dbi, and the voltage of the data signal is held in the data capacitor Cdbi.
  • the write transistor M2 and the compensation transistor M3 are turned on in each pixel circuit, whereby the data voltage is driven through the write transistor M2, the drive transistor M1, and the compensation transistor M3. It is applied to the gate terminal of the transistor M1.
  • the drive transistor M1 is in a diode connection state, and the gate voltage Vg of the drive transistor M1 is given by the following equation (1).
  • Vg Vdata-
  • Vdata is a data voltage
  • Vth is a threshold voltage of the drive transistor M1, Vth ⁇ 0 for a P-channel transistor, and Vth> 0 for an N-channel transistor.
  • the drive transistor M1 of the conventional example shown in FIG. 21 is a P-channel type.
  • the write transistor M2 and the compensation transistor M3 are turned off, and the power supply transistor M5 and the light emission control transistor M6 are turned on. Therefore, the drive current I given by the following expression (2) is supplied to the organic EL element OLED, and the organic EL element OLED emits light according to the current value of the drive current I.
  • I ( ⁇ / 2) ⁇ (Vgs ⁇ Vth) 2 (2)
  • ⁇ is a constant
  • Vgs represents the source-gate voltage of the drive transistor M1.
  • the source-gate voltage Vgs of the drive transistor M1 is given by the following equation (3).
  • Vgs (Vdata-
  • ) -ELVDD Vdata + Vth-ELVDD (3)
  • the following equation (4) is derived from the equations (2) and (3).
  • I ⁇ / 2 ⁇ (Vdata ⁇ ELVDD) 2 (4)
  • the term of the threshold voltage Vth is eliminated. Therefore, the variation of the threshold voltage Vth of the drive transistor M1 is compensated.
  • the variation in the threshold voltage of the drive transistor M1 is compensated by the configuration in the pixel circuit.
  • the variation of the threshold voltage Vth of the drive transistor M1 is a period in which the threshold voltage Vth is compensated by setting the drive transistor M1 in a diode connection state, that is, a scanning line selection period SCN in which the scanning signal is low level. It is conventionally known that the longer it is provided, the more it is suppressed.
  • the R data signal, the G data signal, and the B data signal are sequentially supplied to the data line Dri, the data line Dgi, and the data line Dbi, respectively.
  • the connection destination of the gate terminal of the writing transistor M2 is the scanning line Sj in any of the pixel circuit 11r, the pixel circuit 11g, and the pixel circuit 11b. Therefore, before any of the supply of the R data signal to the data line Dri, the supply of the G data signal to the data line Dgi, and the supply of the B data signal to the data line Dbi is started, the scanning line Sj is activated. In the selected state, there are cases where the data line Dri, the data line Dgi, and the data voltage held by the data line Dbi can not be written to the capacitor C1.
  • the preceding scanning line Sj-1 (The voltage of the R data signal supplied to the data line Dri at the time of selection of “pre-scanning line Sj ⁇ 1” (hereinafter referred to as “R data voltage at the time of immediately preceding scan”) is transmitted to the capacitor C1 via the driving transistor M1. Will be written.
  • the data line Dri is electrically connected to the capacitor C1 via the drive transistor M1 in the diode connection state.
  • R data voltage at the current scan when the voltage of the R data signal supplied to the data line Dr when the scanning line Sj is in the selected state (hereinafter referred to as “R data voltage at the current scan”) is lower than the R data voltage at the previous scan Can not write the R data voltage at the time of the current scan into the capacitor C1.
  • the R data voltage at the time of the previous scan is a voltage corresponding to a luminance close to the lowest luminance (black display)
  • the selection transistor Mr in the demultiplexer 41 is selected after the scanning line Sj is selected as shown in FIG.
  • the voltage corresponding to the luminance close to the lowest luminance that is, the voltage close to the maximum value during the period until it is turned on (between the change of the signal of the scanning line Sj to the L level and the change of the data selection signal ASr to the L level).
  • the data is written to the capacitor C1 in the pixel circuit 11r. For this reason, when a relatively high luminance voltage, that is, a voltage Vd2 sufficiently smaller than the maximum value Vd1 is applied to the pixel circuit 11r as an R data voltage at the current scan time, the drive transistor M1 of the pixel circuit 11r is turned off.
  • the voltage of the capacitor C1 (gate voltage Vg of the drive transistor M1) maintains a voltage close to the maximum value.
  • the R, G, B data signals are sequentially written to the data lines Dri, Dgi, Dbi based on the SSD method, and then the scanning line Sj is selected. By providing them, they are written to the corresponding pixel circuits 11r, 11g and 11b respectively. That is, in the organic EL display device of the SSD system that performs internal compensation using diode connection as in this conventional example, data signals to one set of data signal line groups such as data lines Dri, Dgi, Dbi are sequentially It is not possible to write the gradation data (data voltage) indicated by these data signals to the pixel circuits 11r, 11g and 11b, respectively, only after the completion of the write operation.
  • the data voltage can not be sufficiently charged to the capacitor C1 for data retention in the pixel circuit. If the horizontal period is shortened along with the high definition of the display image in recent years, the data writing period to the data signal line in each horizontal period and the selection period of the scanning line also become short. It becomes. In addition, when the selection period of the scanning line becomes short, it is not possible to sufficiently suppress the uneven brightness by compensating for the variation of the threshold voltage of the driving transistor in each pixel circuit.
  • an SSD type display device and a driving method thereof that can sufficiently perform charging with data voltages in the pixel circuit and internal compensation even if the definition of the display image is advanced.
  • a plurality of data lines for transmitting a plurality of data signals representing an image to be displayed, a plurality of scan lines intersecting the plurality of data lines, the plurality of data lines and the plurality of scan lines And a plurality of pixel circuits arranged in a matrix along the A plurality of output terminals respectively corresponding to a plurality of sets of data line groups obtained by grouping the plurality of data lines into a set of two or more predetermined number of data lines as one set, and the outputs from the respective output terminals
  • a data line drive circuit that outputs a predetermined number of data signals to be transmitted by a predetermined number of data lines of a set corresponding to a terminal in a time division manner;
  • a selection output circuit having a plurality of demultiplexers respectively connected to the plurality of output terminals of the data line drive circuit and corresponding to the plurality of sets of data line groups;
  • a scanning line driving circuit for selectively driving the plurality of scanning lines,
  • Each of the plurality of pixel circuits
  • Another aspect is a plurality of data lines for transmitting a plurality of data signals representing an image to be displayed, a plurality of scan lines intersecting the plurality of data lines, the plurality of data lines and the plurality of scans
  • a method of driving a display device comprising: a plurality of pixel circuits arranged in a matrix along a line, The display device is A plurality of output terminals respectively corresponding to a plurality of sets of data line groups obtained by grouping the plurality of data lines into a set of two or more predetermined number of data lines as one set, and the outputs from the respective output terminals
  • a data line drive circuit that outputs a predetermined number of data signals to be transmitted by a predetermined number of data lines of a set corresponding to a terminal in a time division manner;
  • a selection output circuit having a plurality of demultiplexers respectively connected to the plurality of output terminals of the data line drive circuit and corresponding to the plurality of sets of data line groups;
  • a scanning line driving circuit for
  • the drive transistor is diode-connected when the corresponding scan line is in the selected state, and the voltage of the corresponding data line is applied to the storage capacitor through the drive transistor.
  • the driving method is From the time when the supply of the data signal output at the end of each horizontal period among the predetermined number of data signals is started and is before the time when the supply of the data signal is ended Setting a predetermined one of the two periods as a delay period; Selecting the predetermined number of data signals output in each of the horizontal periods sequentially in the horizontal period and supplying them to each of the predetermined number of data lines; Starting the selection of the scanning line corresponding to the pixel circuit which has supplied the predetermined number of data signals each time the delay period of each horizontal period ends.
  • a predetermined number of data signals are sequentially selected and supplied to each of the predetermined number of data lines in each horizontal period, and a predetermined number of data signals are also provided.
  • a predetermined number of data signals are also provided.
  • FIG. 6 is a circuit diagram showing a connection between two pixel circuits connected to a demultiplexer and various wirings. It is a timing chart which shows the method of driving two pixel circuits in the first basic study. It is a timing chart which shows the method of driving two pixel circuits in the 2nd basic study.
  • FIG. 1 is a block diagram showing an entire configuration of an organic EL display device according to a first embodiment. It is a circuit diagram which shows the structure of the demultiplexer contained in the selection output circuit of the organic electroluminescence display shown in FIG.
  • FIG. 6 is a timing chart showing a method of driving two pixel circuits in the organic EL display device shown in FIG.
  • FIG. 5 It is a figure which shows the relationship between the delay period calculated
  • FIG. It is a figure which shows the simulation result of the 2nd basics examination performed based on the timing chart shown in FIG. More specifically, (A) shows a simulation result when the data signal changes from high level to low level, and (B) shows a simulation result when the data signal changes from low level to high level.
  • FIG. It is a figure which shows the simulation result of this embodiment performed based on the timing chart shown in FIG. More specifically, (A) shows a simulation result when the data signal changes from high level to low level, and (B) shows a simulation result when the data signal changes from low level to high level.
  • FIG. It is a timing chart which shows the timing which switches ON / OFF of the selection transistor of the organic EL display concerning a 1st modification of a 1st embodiment.
  • FIG. 1 It is a figure which shows the relationship of the timing which switches on / off of the selection transistor of the organic electroluminescence display which concerns on the 2nd modification of 1st Embodiment, and a delay period. More specifically, (A) is a diagram showing the length of the delay period in the case of writing the data signal to the data line connected to the pixel circuit arranged closest to the demultiplexer, and (C) is a demultiplexer FIG.
  • FIG. 17B is a view showing the length of the delay period in the case of writing the data signal to the data line connected to the pixel circuit disposed farthest from the pixel, and (B) is located between (A) and (C) It is a figure which shows the length of the delay period in the case of writing a data signal to the data line connected to the pixel circuit.
  • FIG. 16 is a circuit diagram showing another configuration of the selection output circuit of the organic EL display device according to the third modified example of the first embodiment. More specifically, (A) is a diagram showing the length of the delay period in the case of writing the data signal to the data line connected to the pixel circuit arranged closest to the demultiplexer, and (C) is a demultiplexer FIG.
  • FIG. 17B is a view showing the length of the delay period in the case of writing the data signal to the data line connected to the pixel circuit disposed farthest from the pixel, and (B) is located between (A) and (C) It is a figure which shows the length of the delay period in the case of writing a data signal to the data line connected to the pixel circuit.
  • FIG. 16 is a circuit diagram showing another configuration of the selection output circuit of the organic EL display device according to the fourth modified example of the first embodiment. It is a block diagram which shows the whole structure of the organic electroluminescence display which concerns on 2nd Embodiment.
  • FIG. 19 is a diagram showing a connection relationship between each selection transistor included in the selection output circuit of the organic EL display device shown in FIG. 18 and a pixel circuit.
  • FIG. 19 is a circuit diagram showing a connection relationship between a pixel circuit and various wirings in the organic EL display device shown in FIG. 18.
  • 20 is a timing chart showing a method of driving the three pixel circuits shown in FIG. It is a circuit diagram which shows the connection relation of the pixel circuit and various wiring in a prior art example.
  • 23 is a timing chart showing a method of driving the pixel circuit shown in FIG. It is a signal waveform diagram for demonstrating the subject in the conventional organic electroluminescence display.
  • the organic EL display device adopting the SSD method which includes a pixel circuit including a driving transistor or the like that is diode-connected according to a scanning signal. Since the length of a data period which is a signal supply period, the length of a scanning line selection period which is a period during which a scanning signal supplied to a scanning line is active, and the start time of those periods are studied. The result is explained as a basic study. Therefore, first, each configuration of the pixel circuit and the multiplexer will be described, and next, the driving method of the pixel circuit will be divided into the driving method of the first basic examination and the driving method of the second basic examination. Although the basic study includes the first basic study and the second basic study with different driving methods, in each basic study, the same pixel circuit and multiplexer of the organic EL display device were used.
  • the transistors described below are P-channel transistors unless otherwise specified, but are not limited to P-channel transistors, and may be N-channel transistors.
  • the transistor is, for example, a thin film transistor (TFT), but is not limited to the TFT.
  • TFT thin film transistor
  • the P-channel transistor is turned on when a low level potential is applied to the gate terminal, and is turned off when a high level potential is applied.
  • FIG. 1 is a diagram showing a connection relationship between the demultiplexer 411 and two pixel circuits 11a and 11b.
  • the demultiplexer includes two select transistors Ms1 and Ms2. The gate terminal of the selection transistor Ms1 is connected to the data control line ASW1, and the gate terminal of the selection transistor Ms2 is connected to the data control line ASW2.
  • a data signal V is generated by time-dividing the data signal to be written to the pixel circuit 11a and the data signal to be written to the pixel circuit 11b from the data line driver (not shown) through the output line d1.
  • ⁇ 1> is input to the demultiplexer 411.
  • data selection signal AS1 applied to data control line ASW1 changes from H level to L level.
  • the L level data selection signal AS1 is applied to the gate terminal of the selection transistor Ms1, the selection transistor Ms1 is turned on, and the data signal to be written to the pixel circuit 11a is included in the data signal V ⁇ 1>. It selects and outputs to the data line D1.
  • a signal that takes either a high level or a low level such as a scanning signal and a data selection signal
  • the high level is described as “H level” and the low level is “L Write “Level”.
  • a low level voltage is called “low level” and a high level voltage is called “high level”.
  • a pixel circuit mainly composed of a P-channel transistor is described.
  • the maximum gray level is 255 gray levels or a gray level close to that (an image with a white or a gray level close to white)
  • the level of the data voltage is referred to as "low level”
  • the level of the data voltage of the minimum gradation 0 or a gradation close to that (black or an image having a gradation value close to black) is referred to as "high level”.
  • the level of the data voltage of the minimum gradation 0 or a gradation close to that is The level of the data voltage of the maximum gray level 255 gray level or a gray level close to that (white or a gray level image close to white) is called a "high level”.
  • data selection signal AS1 changes from L level to H level
  • data selection signal AS2 applied to data control line ASW2 changes from H level to L level.
  • the L level data selection signal AS2 is applied to the gate terminal of the selection transistor Ms2, the selection transistor Ms2 is turned on, and is a data signal to be written to the pixel circuit 11b, which is included in the data signal V ⁇ 1>.
  • the scanning signal SCAN applied to the scanning line changes from H level to L level
  • each data signal supplied to each data line D1, D2 is a pixel circuit 11a connected to the data line D1, D2, respectively.
  • the demultiplexer 411 shown in FIG. 1 includes two select transistors Ms1 and Ms2, but may include three or more select transistors.
  • FIG. 2 is a circuit diagram showing a connection relationship between two pixel circuits 11a and 11b connected to the demultiplexer and various wirings. As shown in FIG. 2, the drain terminal of the select transistor Ms1 is connected to the pixel circuit 11a via the data line D1, and the drain terminal of the select transistor Ms2 is connected to the pixel circuit 11b via the data line D2. . Since the pixel circuit 11a and the pixel circuit 11b have the same configuration, the pixel circuit 11a will be described below unless otherwise specified.
  • the pixel circuit 11a includes one organic EL element OLED, seven transistors M1 to M7, and one storage capacitor Cst. More specifically, the pixel circuit 11a includes an organic EL element OLED, a drive transistor M1, a write transistor M2, a compensation transistor M3, a first initialization transistor M4, a power supply transistor M5, a light emission control transistor M6, A second initialization transistor M7 is included.
  • the drive transistor M1 has a gate terminal, a first conduction terminal, and a second conduction terminal.
  • the first conduction terminal of the drive transistor M1 is a conduction terminal connected to the H level power supply line ELVDD via the power supply transistor M5, and the second conduction terminal is an organic EL element OLED via the light emission control transistor M6. It is a conduction terminal connected to In the drive transistor M1, the first conduction terminal and the second conduction terminal become a source terminal and a drain terminal, respectively, or become a drain terminal and a source terminal according to the flow of carriers.
  • the first conduction terminal becomes the source terminal and the second conduction terminal becomes the drain terminal.
  • the scan line Sj On the substrate on which the pixel circuits 11a and 11b are formed, the scan line Sj, the previous scan line Sj-1 (also referred to as "discharge line"), the emission line Ej, the data line Di, the H level power supply line ELVDD, and the L level power supply line ELVSS and an initialization line Vini are provided.
  • the gate terminal of the writing transistor M2 is connected to the scanning line Sj, the source terminal is connected to the data line Di, and the data signal supplied to the data line Di is selected as the driving transistor M1 according to the selection of the scanning line Sj.
  • the first conduction terminal of the drive transistor M1 is connected to the drain terminal of the write transistor M2, and the gate terminal is connected to the node N1.
  • the node N1 is a node at which the second conduction terminal of the compensation transistor M3 described later and the first terminal of the storage capacitor Cst are connected, and the voltage of the data signal (data voltage) applied to the node N1 causes the storage capacitor Cst to Is charged.
  • the drive transistor M1 supplies a drive current I, which is determined in accordance with the data voltage for charging the storage capacitor Cst, to the organic EL element OLED.
  • the compensation transistor M3 is provided between the gate terminal of the drive transistor M1 and the second conduction terminal.
  • the gate terminal of the compensation transistor M3 is connected to the scanning line Sj.
  • the compensation transistor M3 becomes conductive when the scanning line Sj becomes active, and diode-connects the drive transistor M1.
  • Vn1 of the node N1 is lower than the data voltage by the absolute value
  • the potential Vn1 of the node N1 is applied to the gate terminal of the drive transistor M1 as the gate voltage Vg.
  • Vn1 Vdata-
  • Vdata is a data voltage
  • Vth is a threshold voltage of the drive transistor M1
  • Vth ⁇ 0 for a P-channel transistor
  • Vth> 0 for an N-channel transistor
  • a P-channel transistor is used as the drive transistor M1.
  • the gate terminal of the first initialization transistor M4 is connected to the previous scan line Sj-1, and is provided between the gate terminal of the drive transistor M1 and the initialization line Vini.
  • the first initializing transistor M4 is turned on when the pre-scanning line Sj-1 becomes active, and the initialization potential Vini is applied to the node N to initialize the potential of the node N1.
  • the initialization potential Vini is applied to the gate terminal of the drive transistor M1.
  • the gate terminal of the power supply transistor M5 is connected to the emission line Ej, and is provided between the H level power supply line ELVDD and the first conduction terminal of the drive transistor M1.
  • the power supply transistor M5 supplies the H level voltage ELVDD to the first conduction terminal of the drive transistor M1 according to the selection of the emission line Ej.
  • the light emission control transistor M6 has a gate terminal connected to the emission line Ej, and is provided between the drive transistor M1 and the second initialization transistor M7.
  • the light emission control transistor M6 electrically connects the second conduction terminal of the drive transistor M1 to the organic EL element OLED according to the selection of the emission line Ej. Thereby, a drive current whose current value is controlled by the drive transistor M1 flows from the drive transistor M1 to the organic EL element OLED.
  • the gate terminal of the second initializing transistor M7 is connected to the scanning line Sj, and is provided between the anode of the organic EL element OLED and the initializing line Vini.
  • the second initializing transistor M7 applies an initializing signal DIS to the anode of the organic EL element OLED to initialize the potential of the anode.
  • the first terminal of storage capacitor Cst is connected to node N1, and the second terminal is connected to H level power supply line ELVDD.
  • the storage capacitor Cst holds the potential of the node N1 when the compensation transistor M3 and the first initialization transistor M4 are off.
  • the anode (one end of the organic EL element OLED) is connected to the second conduction terminal of the drive transistor M1 via the light emission control transistor M6, and the cathode (the other end of the organic EL element OLED) is an L level power supply It is connected to the line ELVSS, and when the drive current supplied from the drive transistor M1 flows, it emits light with a luminance according to the current value.
  • the operation of the pixel circuit 11b is also the same as the operation of the pixel circuit 11a, and thus the description thereof is omitted.
  • FIG. 3 is a timing chart showing a method of driving the pixel circuit 11a and the pixel circuit 11b in the first basic study.
  • first data period DT1 a period during which a data signal is supplied to the data line D1 connected to the pixel circuit 11a in the circuit diagram shown in FIG. 2
  • second data period DT2 a scanning line selection period SCN for writing the data signal supplied to the data line D2 to the pixel circuit 11b is set.
  • the initialization period PSCN provided in the previous horizontal period (referred to as "first horizontal period 1Ha") of the two one horizontal periods (1H) described in the timing chart shown in FIG.
  • second horizontal period 1Hb it is a period for initializing the potential of the node of the pixel circuit to which the data signal is to be written, and also a scanning line selection period for writing the data signal in the previous scanning.
  • the initialization signal DIS (also referred to as a "discharge signal”) supplied to the previous scan line Sj-1 of the pixel circuit 11a and the pixel circuit 11b changes from H level to L level. . Therefore, the first initialization transistor M4 is turned on, and the initialization signal DIS is supplied from the initialization line Vini to the node N1 via the first initialization transistor M4 and is supplied to the gate terminal of the drive transistor M1.
  • the potential of the node N1 of the pixel circuit 11a is initialized, and the data voltage written in the scanning line selection period of the previous scan is lowered to the initializing potential Vini lower than the low level.
  • the potential of the node N2 of the pixel circuit 11b also drops from the data voltage written in the previous scan to the initializing potential Vini lower than the low level.
  • the initialization signal DIS supplied to the previous scanning line Sj-1 is a scanning signal supplied to the scanning line at the time of the last scanning.
  • the initialization signal DIS changes from the L level to the H level, and the first initialization transistor M4 is turned off.
  • the scanning signal SCAN supplied to the scanning line Sj changes from H level to L level, and maintains L level until time t7.
  • the write transistor M2 and the compensation transistor M3 are turned on from time t3 to time t7.
  • the data selection signal AS1 supplied to the data control line ASW1 changes from H level to L level, the selection transistor Ms1 is turned on, and a data signal to be written to the pixel circuit 11a is supplied to the data line D1.
  • the data signal supplied to the data line D1 is the writing transistor M2, the driving transistor M1, and the compensating transistor.
  • the node N1 is provided via M3.
  • the potential of the node N1 of the pixel circuit 11a rises from the initialization potential Vini to the potential Vn1 represented by the above equation (5) in a period from time t3 to time t7 when the scanning line selection period SCN ends.
  • the data line D2 of the pixel circuit 11b holds the data signal written at the time of the previous scanning.
  • the data signal held in the data line D2 is written to the node N2 of the initialized pixel circuit 11b.
  • the data selection signal AS1 supplied to the data control line ASW1 changes from L level to H level, and the selection transistor Ms1 is turned off.
  • a data signal to be written to the pixel circuit 11b is applied from the data line driver to the demultiplexer 411. Further, the data selection signal AS2 supplied to the data control line ASW2 changes from the H level to the L level, the selection transistor Ms2 is turned on, and the data signal to be written to the pixel circuit 11b is from time t5 to time t6. During the second data period DT2, the output line d1 is supplied to the data line D2 via the selection transistor Ms2.
  • the scanning signal SCAN maintains the L level continuously from time t3
  • the writing transistor M2 and the compensating transistor M3 of the pixel circuit 11b are still in the on state.
  • the potential of the node N2 of the pixel circuit 11b rises from the initialization potential Vini. Therefore, when the potential of the data signal to be written to the pixel circuit 11b is higher than the potential already written, the data signal is written to the node N2 by the difference in the period from time t5 to time t6. If the potential is lower than the potential being written, the data signal is not written to node N2, as described later.
  • the data selection signal AS2 changes from the L level to the H level, and the selection transistor Ms2 is turned off.
  • the second data period DT2 ends.
  • the scanning signal SCAN changes from the L level to the H level, and the second horizontal period 1Hb ends.
  • the data signals supplied to the data line D1 and the data line D2 are held in the data line D1 and the data line D2 respectively until a new data signal to be written in the next scan is supplied.
  • the data signal held in the data line D2 is a high level (a level at which an image of black or a gradation close to black is displayed)
  • the high level data signal is written to the node N2.
  • the voltage of the gate terminal of the drive transistor M1 becomes high level, and the drive transistor M1 is turned off.
  • the data signal supplied to the data line D2 in the second data period DT2 from the time t5 to the time t6 which is the remaining period of the scanning line selection period SCN is a low level data signal (white or a gradation close to white
  • the write transistor M2 is turned on and the low level data signal is supplied from the data line D2 to the first conductive terminal of the drive transistor M1
  • the write transistor M2 is turned on. Since the voltage at the gate terminal remains high, the drive transistor M1 remains off.
  • the low level data signal supplied to the data line D2 can not be written to the node N2, an image according to the data signal can not be displayed.
  • the data signal is written from the data line D1 to the pixel circuit 11a at the same time as the scan signal SCAN changes from H level to L level, and the threshold voltage of the drive transistor M1 is compensated.
  • the write & threshold compensation period (hereinafter also referred to as "compensation period") also starts at time t3.
  • the compensation period of the pixel circuit 11b starts at time t5.
  • the scan signal SCAN maintains the L level until time t7. Therefore, the compensation period of the pixel circuit 11a is a period from time t3 to time t7, and is longer than the period from time t5 to time t7, which is the compensation period of the pixel circuit 11b. As a result, the data voltage written to the node N1 of the pixel circuit 11a may reach a predetermined level, but the data voltage written to the node N2 of the pixel circuit 11b may not reach a predetermined level. In this case, since the current values of the drive current of the pixel circuit 11a and the drive current of the pixel circuit 11b are different, uneven brightness occurs between the adjacent pixel circuits.
  • FIG. 4 is a timing chart showing a method of driving the pixel circuit 11a and the pixel circuit 11b in the second basic study. Since the timing chart shown in FIG. 4 has many parts in common with the timing chart shown in FIG. 3, the description of the common parts will be omitted, and different parts will be described.
  • the scanning signal SCAN supplied to the scanning line changes from the H level to the L level, and the L level is maintained until the time t7. Therefore, the scanning signal SCAN maintains the L level from time t3 when the first data period DT1 starts to time t7 later than time t6 when the second data period DT2 ends.
  • the scanning line selection period SCN when the scanning signal SCAN changes from H level to L level at time t7, the writing transistor M2 and the compensating transistor M3 of the pixel circuit 11a are turned on.
  • the data signal held in the data line D1 is written to the node N1 via the write transistor M2, the drive transistor M1, and the compensation transistor M3.
  • the potential of the node N1 starts to rise from the initialization potential Vini at time t7 and rises until time t8.
  • the data signal held in the data line D2 is written to the node N2 via the write transistor M2, the drive transistor M1, and the compensation transistor M3.
  • the potential of the node N2 starts to rise from the initialization potential Vini at time t7, and rises until time t8.
  • the data signal to be written to the pixel circuit 11a is written from the data line D1 to the node N1 of the pixel circuit 11a and is simultaneously written to the pixel circuit 11b.
  • a to-be-data signal is written from the data line D2 to the node N2 of the pixel circuit 11b.
  • the driving method described in the second basic study has the following problems.
  • a first data period DT1 for supplying a data signal to be written to the pixel circuit 11a to the data line D1 a second data period DT2 for supplying a data signal to be written to the pixel circuit 11b to the data line D2
  • the scanning line selection periods SCN for writing data signals from the data line D1 and the data line D2 to the pixel circuit 11a and the pixel circuit 11b are set so as not to overlap each other.
  • the length of the second horizontal period 1Hb is determined by the resolution (the number of scanning lines) of the display device.
  • the first data period DT1, the second data period DT2, and the scanning line selection period SCN Subject to the restriction that it must be within 1 Hb. Therefore, when the scanning line selection period SCN is lengthened, the first and second data periods DT1 and DT2 become short.
  • the first and second data periods DT1 and DT2 may end before the voltage of the data lines D1 and D2 reaches a desired data voltage to be originally written. In this case, since charging of the data lines D1 and D2 is insufficient, data voltages having a voltage value lower than the data voltage to be originally written are written to the nodes N1 and N2 of the pixel circuits 11a and 11b, respectively.
  • the scanning line selection period SCN is shortened, the first and second data periods DT1 and DT2 can be lengthened, so that insufficient charging of the data lines D1 and D2 is resolved.
  • the scanning line selection period SCN in which the data signals supplied to the data lines D1 and D2 are respectively written to the nodes N1 and N2 of the pixel circuit 11a and the pixel circuit 11b is shortened. Therefore, a data voltage having a voltage value lower than that of the data voltage to be originally written is written to each of the nodes N1 and N2.
  • the scanning line selection period SCN is also a compensation period for compensating for variations in the threshold voltage Vth of the drive transistor M1, if the scanning line selection period SCN becomes short, the compensation period can not be sufficiently secured. Control is inadequate.
  • the driving methods examined in the first basic examination and the second basic examination respectively have problems. Therefore, embodiments that can solve these problems will be described below.
  • FIG. 5 is a block diagram showing the entire configuration of the organic EL display device according to the first embodiment.
  • the organic EL display device is an active matrix display device capable of color display with three primary colors of RGB.
  • the organic EL display device includes a display unit 10, a display control circuit 20, a data line driver 30, a selection output circuit 40, a scanning line driver 50, and an emission line driver 60.
  • the organic EL display device is a display device adopting an SSD method of supplying data signals from the data line driver 30 to each data line through the selection output circuit 40.
  • the data line driver 30 realizes a data line drive circuit
  • the scan line driver 50 realizes a scanning line drive circuit.
  • m ⁇ 2 (m is an integer of 2 or more) data lines are arranged. More specifically, data lines Dr1 to Dr (2m / 3), data lines Dg1 to Dg (2m / 3), and data lines Db1 to Db (2m / 3) are arranged, and are orthogonal to these data lines. n scan lines S1 to Sn are arranged.
  • pixel circuits 11r, 11g, and 11b are provided at each intersection of each data line and each scanning line. More specifically, (2/3) m ⁇ n pixel circuits corresponding to the intersections of (2 m / 3) data lines Dr1 to Dr (2 m / 3) and n scanning lines S1 to Sn.
  • the display unit 10 is provided with a total of 2 ⁇ m ⁇ n pixel circuits.
  • emission lines E1 to En as n control lines are disposed in parallel with the n scanning lines S1 to Sn.
  • the data lines Dr1 to Dr (2m / 3), Dg1 to Dg (2m / 3), and Db1 to Db (2m / 3) are connected to the selection output circuit 40.
  • the n scanning lines S1 to Sn are connected to the scanning line driver 50.
  • the n emission lines E1 to En are connected to the emission line driver 60.
  • a power supply line common to the pixel circuits 11r, 11g, and 11b is disposed. More specifically, a power supply line (hereinafter referred to as "H level power supply line” for supplying an H level voltage ELVDD for driving an organic EL element described later (also referred to as “display element driven by current”)
  • the power supply line which supplies the L level voltage ELVSS for driving the organic EL elements as well as the voltage (hereinafter referred to as “L level power supply line” and the same expression ELVSS as the L level voltage) supplies the L level voltage ELVSS for driving the organic EL element. It is arranged.
  • an initialization line (represented by a symbol Vini similar to the initialization potential) for supplying an initialization potential Vini for the later-described initialization operation is disposed. These potentials are supplied from a power supply circuit (not shown).
  • the first power supply line is realized by the H level power supply line ELVDD
  • the second power supply line is realized by the L level power supply line ELVSS.
  • the 2m / 3 data capacitors Cdr1 to Cdr (2m / 3) are connected to the 2m / 3 data lines Dr1 to Dr (2m / 3), respectively.
  • the 2m / 3 data capacitors Cdg1 to Cdg (2m / 3) are connected to the 2m / 3 data lines Dg1 to Dg (2m / 3), respectively.
  • the 2m / 3 data capacitors Cdb1 to Cdb (2m / 3) are connected to the 2m / 3 data lines Db1 to Db (2m / 3), respectively.
  • one end (the side to which the data line is not connected) of each data capacitor is grounded, for example, the present invention is not limited to this.
  • the data capacitors Cdr1 to Cdr (2m / 3), the data capacitors Cdg1 to Cdg (2m / 3), and the data capacitors Cdb1 to Cdb (2m / 3) may be collectively referred to as data capacity elements. Although one end (the side to which the data line is not connected) of each data capacitor is grounded, for example, the present invention is not limited to this. Also, the data capacitor may be configured by the data capacitor and the parasitic capacitance of the data line, or may be configured by only the parasitic capacitance of the data line. Thus, the data capacitive element herein includes at least parasitic capacitance.
  • the display control circuit 20 outputs various control signals to the data line driver 30, the selection output circuit 40, the scanning line driver 50, and the emission line driver 60. More specifically, the display control circuit 20 outputs the data start pulse DSP, the data clock DCK, the display data DA, and the latch pulse LP to the data line driver 30.
  • the display data DA includes R data, G data, and B data.
  • the display control circuit 20 also outputs data selection signals AS 1 and AS 2 to the selection output circuit 40.
  • the display control circuit 20 also outputs a scan start pulse SSP and a scan clock SCK to the scan line driver 50.
  • the display control circuit 20 further outputs an emission start pulse ESP and an emission clock ECK to the emission line driver 60.
  • the data line driver 30 includes an m-bit shift register, a sampling circuit, a latch circuit, m D / A converters, etc. (not shown).
  • the shift register has m bistable circuits connected to one another in series, transfers the data start pulse DSP supplied to the first stage in synchronization with the data clock DCK, and outputs sampling pulses from each stage.
  • Display data DA is supplied to the sampling circuit in synchronization with the output timing of the sampling pulse.
  • the sampling circuit stores the display data DA in accordance with the sampling pulse.
  • the display control circuit 20 outputs a latch pulse LP to the latch circuit.
  • the latch circuit holds the display data DA stored in the sampling circuit.
  • the D / A converter is provided corresponding to m output lines d1 to dm connected to m output terminals (not shown) of data line driver 30, and the display data held by the latch circuit
  • the DA is converted into a data signal which is an analog voltage signal, and the obtained data signal is supplied to the output lines d1 to dm.
  • the display device performs color display with the three primary colors of RGB and adopts the SSD method. Therefore, the R data signal, the G data signal, and the B data signal are time-shared and output to each output line. It is output.
  • the selection output circuit 40 includes m demultiplexers 411 to 41m.
  • the input end of the demultiplexer 411 is connected to one output line d1.
  • the demultiplexer 411 has two outputs, and each output is connected to the data line Dr1 and the data line Dg1, respectively.
  • the operation of the demultiplexer 411 is controlled by the data selection signal AS1 and the data selection signal AS2, and the R data signal and the G data signal supplied in a time division manner are transmitted from the two output terminals to the data line Dr1 and the data line Dg1. Each will be supplied.
  • the demultiplexer 412 is controlled by the data selection signal AS1 and the data selection signal AS2, and the B data signal and R data signal supplied in a time division manner are supplied from the two output terminals to the data line Db1 and the data line Dr2. Are supplied separately.
  • the number of output lines connected to the data line driver 30 can be reduced as compared with the case where it is not adopted. For example, in the above case, the number of output lines is 2 m It can be reduced from books to m.
  • the scanning line driver 50 drives n scanning lines S1 to Sn. More specifically, the scan line driver 50 includes shift registers and buffers not shown. The shift register sequentially transfers the scan start pulse SSP in synchronization with the scan clock SCK. The scanning signals which are the outputs from the respective stages of the shift register are sequentially supplied to the corresponding scanning lines S1 to Sn via the buffer. Pixels formed of 2m pixel circuits connected to the scanning line Sj are collectively selected by the active (L level in this embodiment) scanning signal.
  • the emission line driver 60 drives n emission lines E1 to En. More specifically, the emission line driver 60 includes shift registers and buffers not shown. The shift register sequentially transfers the emission start pulse ESP in synchronization with the emission clock ECK. The emission signal output from each stage of the shift register is supplied to the corresponding emission line Ej via the buffer.
  • the scanning line driver 50 is disposed on one end side (the left side of the display unit 10 shown in FIG. 5) of the display unit 10, and the emission line driver 60 is on the other end side of the display unit 10 (FIG. 5)
  • the organic EL display device disposed on the right side of the display unit 10 shown is shown.
  • the present invention is not limited to this.
  • a both-side input structure in which the scanning line driver 50 and the emission line driver 60 are disposed on both sides of the display unit 10 may be employed.
  • the “predetermined number of data lines” refers to two data lines selected from the RGB data lines Dr, Dg, Db
  • the “predetermined number of data signals” refers to each of RGB It refers to two data signals selected from data signals.
  • FIG. 6 is a circuit diagram showing a configuration of part of demultiplexers 411 to 413 included in the selection output circuit 40 of the organic EL display device shown in FIG.
  • the demultiplexers 411 to 413 are provided between the output lines d1 to d3 extending from the data line driver 30 and the data lines Dr1 to Db2.
  • data signal V ⁇ 1> including time-divided data signal R ⁇ 1> and data signal G ⁇ 1> from data line driver (not shown) is applied to demultiplexer 411 and time-divided data signal
  • Data signal V ⁇ 2> including B ⁇ 1> and data signal R ⁇ 2> is applied to demultiplexer 412, and data signal V ⁇ 2> including time-divided data signal G ⁇ 2> and data signal B ⁇ 2>.
  • 3> is given to the multiplexer will be described.
  • the demultiplexer 411 includes a selection transistor Mr1 and a selection transistor Mg1
  • the demultiplexer 412 includes a selection transistor Mb1 and a selection transistor Mr2
  • the demultiplexer 413 includes a selection transistor Mg2 and a selection transistor.
  • Mb2 select transistor Mr1 selects data signal R ⁇ 1> from data signal V ⁇ 1>.
  • Select transistor Mb1 selects data signal B ⁇ 1> from data signal V ⁇ 2> and outputs it to data line Db1, and select transistor Mg2 selects data signal V ⁇ 3> from data signal V ⁇ 3>.
  • the signal G ⁇ 2> is selected and output to the data line Dg2.
  • the selection transistor Mg1 receives the data signal G ⁇ 1 from the data signal V ⁇ 1>. Is selected and output to the data line Dg1, and the selection transistor Mr2 selects the data signal R ⁇ 2> from the data signal V ⁇ 2> and is output to the data line Dr2.
  • the selection transistor Mb2 outputs the data signal V ⁇ Data signal B ⁇ 2> is selected from 3> and output to data line Db2.
  • the demultiplexer 411 outputs the data signal R ⁇ 1> to the data line Dr1 and outputs the data signal G ⁇ 1> to the data line Dg1.
  • the demultiplexer 412 outputs the data signal B ⁇ 1> to the data line Db1, and outputs the data signal R ⁇ 2> to the data line Dr2.
  • the demultiplexer 413 outputs the data signal G ⁇ 2> to the data line Dg2, and outputs the data signal B ⁇ 2> to the data line Db2.
  • the configuration of the pixel circuits 11r, 11g, and 11b connected to the demultiplexers 411 to 413, respectively, is the same as the configuration of the pixel circuits 11a and 11b shown in FIG.
  • FIG. 7 is a timing chart showing a method of driving the pixel circuit 11a and the pixel circuit 11b shown in FIG.
  • the start time of the scanning line selection period SCN is at least partially overlapped with the second data period DT2 and is later than the start time of the second data period DT2.
  • the first horizontal period 1Ha including the initialization period PSCN shown in FIG. 7 is the same as the first horizontal period 1Ha shown in FIG.
  • the data selection signal AS1 supplied to the data control line ASW1 changes from H level to L level at time t3.
  • the first data period DT1 starts, and a data signal to be written to the pixel circuit 11a is supplied to the data line D1.
  • the data selection signal AS1 supplied to the data control line ASW1 changes from L level to H level, the selection transistor Ms1 is turned off, and the first data period DT1 ends.
  • the potential of the data line D1 becomes a level corresponding to the supplied data signal.
  • the data signal supplied to the data line D1 is held until a new data signal is supplied to the data line D1 in the next scan.
  • the data selection signal AS2 supplied to the data control line ASW2 changes from H level to L level.
  • the second data period DT2 starts, and a data signal to be written to the pixel circuit 11b is supplied to the data line D2.
  • the scanning signal SCAN changes from the H level to the L level
  • the scanning line selection period SCN starts, and the data writing to write the data signal written to the data line D1 to the node N1 of the pixel circuit 11a is started.
  • Data writing is started to write the data signal written to the data line D2 to the node N2 of the pixel circuit 11b.
  • a period DL (hereinafter referred to as “delay period DL”) from the start time t5 of the second data period DT2 to the start time t6 of the scanning line selection period SCN will be described later.
  • the data selection signal AS2 changes from the L level to the H level, and the selection transistor Ms2 is turned off.
  • the second data period DT2 ends.
  • the potential of the data line D2 is a potential corresponding to the supplied data signal.
  • the data signal supplied to the data line D2 is held on the data line D2 until a new data signal is supplied to the data line D2 at the time of the next scan.
  • the scanning signal SCAN changes from H level to L level at time t8, and the scanning line selection period SCN ends.
  • the potentials of the node N1 of the pixel circuit 11a and the node N2 of the pixel circuit 11b become the potentials represented by the above equation (5), respectively.
  • storage capacitors Cst of the pixel circuit 11a and the pixel circuit 11b Are respectively charged and applied to the gate terminal of each drive transistor M1.
  • the power supply transistor M5 is turned on, an H level voltage is applied from the H level power supply line ELVDD to the source terminals of the drive transistors M1 of the pixel circuits 11a and 11b, and the drive transistor M1 is turned on.
  • the drive transistor M1 supplies a drive current corresponding to the data voltage to the organic EL element OLED.
  • each of the pixel circuits 11a and 11b emits light at a luminance corresponding to the data signal.
  • the data signal written to the data line D1 in the first data period DT1 is referred to as a "first data signal”
  • the data signal written to the data line D2 in the second data period DT2 is referred to as a "second data signal”.
  • first data signal the data signal written to the data line D1 in the first data period DT1
  • second data signal the data signal written to the data line D2 in the second data period DT2
  • the time when the scanning line selection period SCN ends may end simultaneously with the time t6 when the second data period DT2 ends, or may end earlier than the time t6.
  • the data voltage supplied to the data line D2 is not lower than the data voltage to be originally written when the second data period DT2 ends simultaneously with or earlier than time t6 when the second data period DT2 ends. There is a need to.
  • each of the first and second data periods DT1 and DT2 shown in FIG. 7 is 1.93 to 2.75 ⁇ s, and the first and second data periods DT1 and DT2 in the case of the first basic study (for example, , Slightly shorter than 2.94 ⁇ s). However, it is considerably longer than the first and second data periods DT1 and DT2 (for example, 1.44 ⁇ s) in the second basic study.
  • the first to third adjustment periods are provided as the periods until the waveform blunting of the signals is resolved when each signal changes from H level to L level or L level to H level, In FIG. 7, for example, it is set to 0.4 to 1.5 ⁇ s.
  • the first problem of the first basic study described above in the diode-connected pixel circuit, the driving transistor is not turned on when the data voltage changes from high level to low level
  • the same problem as the problem that desired data can not be written may occur. Therefore, when the data voltage changes from the high level to the low level, the delay period DL required for the potential of the node N2 of the pixel circuit 11b to reach a desired potential is determined.
  • FIG. 8 is a diagram showing the relationship between the delay period DL obtained by simulation and the data voltage written to the node N2 of the pixel circuit 11b. In the simulation, 10 node potentials were obtained by changing the delay period from ⁇ 0.6 ⁇ s to 1.4 ⁇ s by 0.2 ⁇ s, but in FIG. The potentials were noted.
  • a high level data voltage (about 1.8 V) is written to the data line in the scanning line selection period immediately before, and the potential of the node of the pixel circuit is initialized in the initialization period. It drops to a level lower than the level (about -1.8 V). After that, the data voltage starts to change from high level to low level.
  • the scan signal SCAN changes from the H level to the L level after the delay period DL has elapsed, a low level data signal is written to the node of the pixel circuit, and the potential of the node rises.
  • the scan signal SCAN changes from low level to high level
  • the data voltage is not written from the data line, but the potential of the node further rises without convergence, and further converges to a constant potential after a predetermined time has elapsed. Do. Therefore, using the time when the potential of the node converges to a constant potential as an evaluation reference point, the potential at that time is determined for each delay period DL.
  • the delay period DL is too short, the potential of the node does not fall to the desired low level potential, while the longer the delay period DL, the potential of the node decreases, and the delay period DL becomes about 0.4 ⁇ s or less. For example, it was found that the potential of the node was about 0.5 V or less, which is the target value.
  • the simulation results show that the delay period DL needs to be at least about 0.4 ⁇ s or more.
  • FIG. 9 is a diagram showing the relationship between the potential of the node N2 and the delay period DL at the evaluation reference point of FIG.
  • the line connecting the converged potentials of the node N2 is a straight line.
  • the slope of this straight line changes rapidly around delay time DL of 0.4 ⁇ s, and the slope of the delay period DL longer than about 0.4 ⁇ s is slower than the slope of a period shorter than about 0.4 ⁇ s. become. From this, while the delay period DL is shorter than about 0.4 ⁇ s, the potential of the node N2 does not decrease to the target value, but setting the potential to at least about 0.4 ⁇ s or more reduces the potential of the node N2 to almost the target value. It turned out that it was possible.
  • each pixel circuit can emit light with luminance according to the data signal.
  • the delay period DL is equal to or more than the lower limit value represented by the following expression (6) from the timing chart of FIG. 1H-SCN-A1-A2-TVD (max) ⁇ DL (6)
  • TVD is a video settling time that represents the time from the change of the input data signal to reaching the target tolerance, and in equation (6), it corresponds to the data signal.
  • the video settling time TVD must be at a maximum value in order to reliably write the data voltage to each pixel circuit.
  • the video settling time TVD is determined from a time constant (CR) represented by the resistance component R and the capacitance component C of the data line, and more specifically, is determined by, for example, the following equation (7).
  • TVD 4.6 CR ... (7) Since the first data period DT1 needs to be at least the same period as TVD (max) which is the maximum value of the video settling time TVD, in the present specification, it is assumed that DT1 TV TVD (max).
  • the panel is an FHD panel and the driving method is a method (2De-Mux method) in which each data signal generated by the data line driver is demultiplexed and supplied to two data lines
  • the range of TVD determined by) is as follows. 1.93 ⁇ s ⁇ TVD ⁇ 2.75 ⁇ s
  • the delay period DL is expressed by the following equation (9) from the equation (6).
  • the upper limit value of the delay period DL is obtained by the following equation (10). 1H-SCN (min) -A1-A2-TVD (max) DL DL (10)
  • the scanning line selection period SCN may be a period in which a data voltage can be written to at least each pixel circuit 11a connected to the data line D1 and a data voltage can be written to each pixel circuit 11b connected to the data line D2. Therefore, since the scanning line selection period SCN can be shortened to the shortest period necessary to write the data voltage to each pixel circuit, the upper limit value of the delay period is the lower limit value of the scanning line selection period SCN (SCAN It depends on (min)).
  • equation (12) representing the upper limit value of the delay period DL considering the waveform blunting period TVDscan (max) is as in the following equation (11).
  • equation (12) representing the upper limit value of the delay period is given by the following equation (12).
  • the waveform blunting period TVDscan (max) may be included in the delay period DL.
  • the upper limit value and the lower limit value of the delay period are expressed by Equations (6) and (10), respectively.
  • the waveform blunting period TVDscan (max) is represented as being included in the delay period DL.
  • the conditions assumed in performing the simulation are as follows.
  • the display panel is assumed to be an FHD panel.
  • Each demultiplexer includes two selection transistors (2DeMux), and the low level data voltage is 3.5 V and the high level data voltage is 6.5 V.
  • FIG. 10 is a plan view showing the configuration of the organic EL display device including the display unit 10.
  • a display unit 10 a plurality of data lines disposed in the display unit 10, a selection output circuit 40, and a data line driver 30 are described, and in the display unit 10, pixels for which simulation is performed The position of the circuit is shown.
  • point A is the position of the center lower end of the display unit 10 closest to the selection output circuit 40
  • point B is a corner of the display unit 10 farthest from the selection output circuit 40 (in FIG. Corner).
  • pixel circuit Pa1 and pixel circuit Pa2 two pixel circuits adjacent at point A are denoted as pixel circuit Pa1 and pixel circuit Pa2, respectively, and two pixel circuits adjacent at point B are pixel circuit Pb1 and pixel circuit Pb2, respectively. It represents.
  • the simulation writes a high level data signal to the data line D1 in the first data period DT1 and writes a low level data signal to the data line D2 in the second data period DT2, and the data line D1 in the first data period DT1.
  • the case where the high-level data signal is written to the data line D2 in the second data period DT2 is performed in combination.
  • the evaluation by simulation is performed on the degree of uneven brightness due to the current value of the drive current flowing through the organic EL element OLED of each pixel circuit, the variation of the current value in the plane of the display unit 10, and the variation of the current value of the adjacent pixel circuit.
  • FIG. 11 is a diagram showing a simulation result of the first basic study performed based on the timing chart shown in FIG. More specifically, FIG. 11A is a diagram showing a simulation result when the data signal changes from high level to low level in the pixel circuits Pa1 and Pb1 and the pixel circuits Pa2 and Pb2 in the first basic study.
  • FIG. 11B is a diagram showing a simulation result in the case where the data signal changes from low level to high level in the pixel circuits Pa1 and Pb1 and the pixel circuits Pa2 and Pb2 in the first basic study.
  • the data selection signal AS1 changes from the H level to the L level, and the data voltage DATA1 of the data line Da1 decreases from the high level toward the desired low level.
  • the desired low level data voltage DATA1 is supplied to the data lines Da1 and Db1.
  • the data selection signal AS1 changes from L level to H level, and the selection transistor Ms1 is turned off, and thereafter the desired low level data voltage DATA1 is held on the data lines Da1 and Db1.
  • the node of the pixel circuit Pa1 has a desired low level data voltage DATA1 written to the data line Da1 connected to the pixel circuit Pa1 in a period from time t3 to time t7 when the scanning signal SCAN becomes L level.
  • the storage capacitor Cst connected to N1 is charged and applied to the gate terminal of the drive transistor M1 of the pixel circuit Pa1. Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 via the power supply transistor M5, the drive transistor M1 is turned on, and the desired low level data voltage DATA1 is obtained. A current corresponding to the current flows to the organic EL element OLED.
  • a current corresponding to the desired low level data voltage DATA1 flows from the drive transistor M1 to the organic EL element OLED.
  • the pixel circuits Pa1 and Pb1 emit light at luminances corresponding to the data voltages DATA1 and DATA2, respectively.
  • the data voltage DATA2 of high level is supplied to the data line Da2 connected to the pixel circuit Pa2 in the second data period before the second data period DT2.
  • the selection transistor Ms2 is turned on, and the data voltage DATA2 of the data line Da2 decreases from the high level toward the desired low level.
  • scan signal SCAN is at L level from time t3 to time t7, node N2 of pixel circuit Pa2 is at data voltage DATA2 of high level held on data line Da2 in the period from time t3 to time t5.
  • Each storage capacitor Cst connected to each is charged and applied to the gate terminal of each drive transistor M1. Even if a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 via the power supply transistor M5, a higher level voltage is applied to the gate terminal.
  • the drive transistor M1 of the circuit Pa2 is turned off. Furthermore, at time t5, even if data selection signal AS2 changes from the H level to the L level and data voltage DATA2 supplied to data line Da2 decreases from the high level toward the desired low level, drive transistor M1 continues to operate. The off state is continued, and the potential of the node N2 maintains the high level.
  • each storage capacitor Cst of the pixel circuit Pa2 can not be charged with the desired low level data voltage DATA2.
  • the potential of each node N2 maintains the high level, the current according to the desired data voltage DATA2 does not flow to the organic EL element OLED, and the pixel circuit Pa2 does not emit light.
  • each storage capacitor Cst of the pixel circuit Pb2 can not be charged with the desired low level data voltage DATA2.
  • the potential of each node N2 maintains the high level, the current according to the desired data voltage DATA2 does not flow to the organic EL element OLED, and the pixel circuit Pb2 also does not emit light.
  • the simulation result of FIG. 11A is also a result reflecting the problem in the operation described above, and in the pixel circuits Pa1 and Pb1, a drive current according to the data voltage DATA1 flows, but the pixel circuits Pa2 and Pb2 Indicates that no drive current is flowing.
  • the node of the pixel circuit Pa1 has a desired high level data voltage DATA1 written to the data line Da1 connected to the pixel circuit Pa1 during a period from time t3 to time t7 when the scanning signal SCAN goes L level.
  • the storage capacitor Cst connected to N1 is charged and applied to the gate terminal of the drive transistor M1 of the pixel circuit Pa1.
  • the drive transistor M1 is turned on, and the desired high level data voltage DATA1 is obtained.
  • a current corresponding to the current flows to the organic EL element OLED.
  • a current according to the desired high level data voltage DATA1 flows from the drive transistor M1 to the organic EL element OLED.
  • each of the pixel circuits Pa1 and Pb1 emits light at a desired luminance.
  • the data line Da2 has a low level data signal connected to the pixel circuit Pa2 in the second data period before the second data period DT2, and the data line Db2 connected to the pixel circuit Pb2. It is supplied to At time t5, the data selection signal AS2 changes from the H level to the L level, and the data voltage DATA2 rises from the low level to the desired high level. Thereby, the desired high level data voltage DATA2 is supplied to the data lines Da2 and Db2. At time t6, the data selection signal AS2 changes from the L level to the H level, and the selection transistor Ms2 is turned off, and thereafter the desired high level data voltage DATA2 is held on the data lines Da2 and Db2.
  • the node of the pixel circuit Pa2 has a desired high level data voltage DATA2 written to the data line Da2 connected to the pixel circuit Pa2 during a period from time t3 to time t7 when the scanning signal SCAN goes L level.
  • the storage capacitor Cst connected to N2 is charged and applied to the gate terminal of the drive transistor M1 of the pixel circuit Pb2. Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 through the power supply transistor M5, the drive transistor M1 is turned on, and the desired high level data voltage DATA2 is obtained. A current corresponding to the current flows to the organic EL element OLED.
  • a current according to the desired high level data voltage DATA2 flows from the drive transistor M1 to the organic EL element OLED.
  • each of the pixel circuits Pa2 and Pb2 emits light at a desired luminance.
  • the simulation result of FIG. 11B is also a result reflecting the problem of the above operation, and a drive current according to the data voltage DATA1 flows in the pixel circuits Pa1 and Pb1, and a data voltage is generated in the pixel circuits Pa2 and Pb2.
  • a drive current according to DATA2 flows.
  • the compensation period of pixel circuits Pa1 and Pb1 is a period from time t3 to time t7 and is longer than the compensation period of pixel circuits Pa2 and Pb2 which is a period from time t5 to time t7, the potential of node N1 is increased. A desired potential can be approached more than the potential of the node N2.
  • FIG. 12 is a diagram showing a simulation result of the second basic study performed based on the timing chart shown in FIG. More specifically, FIG. 12A is a diagram showing a simulation result in the case where the data signal changes from high level to low level in the pixel circuits Pa1 and Pb1 and the pixel circuits Pa2 and Pb2 in the second basic study.
  • FIG. 12B is a diagram showing simulation results in the case where the data signal changes from low level to high level in the pixel circuits Pa1 and Pb1 and the pixel circuits Pa2 and Pb2 in the second basic study.
  • a high level data signal is connected to the pixel circuit Pa1 in the first data period immediately before the first data period DT1. It is supplied.
  • the data selection signal AS1 changes from the H level to the L level, and the data voltage DATA1 of the data line Da1 decreases from the high level toward the desired low level.
  • the desired low level data voltage DATA1 is supplied to the data lines Da1 and Db1.
  • the data selection signal AS1 changes from the L level to the H level, and the selection transistor Ms1 is turned off, and thereafter the data voltage DATA1 of the desired level is held on the data lines Da1 and Db1.
  • the scanning line selection period SCN is at the L level from time t7 to time t8 after the later-described second data period ends.
  • the storage capacitor Cst connected to the node N1 of the pixel circuit Pa1 is charged with the desired data voltage DATA1 written to the data line Da1 in the period from time t7 to time t8, and the gate terminal of the drive transistor M1 Applied to the Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 via the power supply transistor M5, the drive transistor M1 is turned on, and the desired high level data voltage DATA1 is obtained. A current corresponding to the current flows to the organic EL element OLED. As a result, each of the pixel circuits Pa1 and Pb1 emits light at a desired luminance.
  • the data line Da2 has a high level data signal connected to the pixel circuit Pa2 in the second data period before the second data period DT2, and the data line Db2 connected to the pixel circuit Pb2. It is supplied to At time t5, the data selection signal AS2 changes from H level to L level, and the data voltage DATA2 decreases from high level to low level. As a result, a desired low level data voltage DATA2 is supplied to the data lines Da2 and Db2. At time t6, the data selection signal AS2 changes from the L level to the H level, and the selection transistor Ms2 is turned off. Thereafter, the desired low level data voltage DATA2 is held on the data lines Da2 and Db2.
  • scanning line selection period SCN is at L level from time t7 to time t8 after the end of the second data period.
  • the storage capacitor Cst connected to the node N2 of the pixel circuit Pa2 is charged with the desired low level data voltage DATA2 written to the data line Da2, and the driving transistor M1 Applied to the gate terminal of Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 through the power supply transistor M5, the drive transistor M1 is turned on, and the desired low level data voltage DATA2 is generated.
  • a current corresponding to the current flows to the organic EL element OLED.
  • a current corresponding to the desired low level data voltage DATA2 flows to the organic EL element OLED also in the drive transistor M1 of the pixel circuit Pb2.
  • each of the pixel circuits Pa2 and Pb2 emits light at a desired luminance.
  • the scanning line selection period during which data signals are written from data line D1 to nodes N1 of pixel circuits Pa1 and Pb1 is the same as the scanning line selection period during which node N2 data signals from pixel circuits Pa2 and Pb2 from data line D2 are written. Uneven luminance occurring between the adjacent pixel circuit Pa1 and pixel circuit Pa2 or between the pixel circuit Pb1 and pixel circuit Pb2 is suppressed.
  • the current value of the drive current flowing to the pixel circuits Pb1 and Pb2 at the point B is smaller than the current value of the drive current flowing to the pixel circuits Pa1 and Pa2 at the point A, and the uneven brightness in the surface of the display unit 10 Occur. This can be understood also from the simulation result of FIG. 12 (A).
  • the data line Da1 connected to the pixel circuit Pa1 and the data line Db1 connected to the pixel circuit Pb1 have a low level data signal connected to the pixel circuit Pa1 in the first data period immediately before the first data period DT1. It is supplied.
  • the data selection signal AS1 changes from the H level to the L level, and the data voltage DATA1 of the data line Da1 rises from the low level toward the desired high level.
  • the desired high level data voltage DATA1 is supplied to the data lines Da1 and Db1.
  • the data selection signal AS1 changes from the L level to the H level, and the selection transistor Ms1 is turned off.
  • the scanning line selection period SCN is at the L level from time t7 to time t8 after the later-described second data period ends.
  • the data line Da2 has a low level data signal connected to the pixel circuit Pa2 in the second data period before the second data period DT2, and the data line Db2 connected to the pixel circuit Pb2. It is supplied to At time t5, the data selection signal AS2 changes from the H level to the L level, and the data voltage DATA2 rises from the low level to the high level. Thereby, the desired high level data voltage DATA2 is supplied to the data lines Da2 and Db2. At time t6, the data selection signal AS2 changes from the L level to the H level, and the selection transistor Ms2 is turned off, and thereafter the desired high level data voltage DATA2 is held on the data lines Da2 and Db2.
  • scanning line selection period SCN is at L level from time t7 to time t8 after the end of the second data period.
  • the storage capacitor Cst connected to the node N2 of the pixel circuit Pa2 is charged with the desired high level data voltage DATA2 written to the data line Da2 in the period from time t7 to time t8, and the drive transistor M1 Applied to the gate terminal of Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 through the power supply transistor M5, the drive transistor M1 is turned on, and the desired high level data voltage DATA2 is obtained. A current corresponding to the current flows to the organic EL element OLED.
  • a current corresponding to the desired high level data voltage DATA2 flows to the organic EL element OLED also in the drive transistor M1 of the pixel circuit Pb2.
  • each of the pixel circuits Pa2 and Pb2 emits light at a desired luminance.
  • the data periods DT1 and DT2 for supplying data signals to the data lines D1 and D2, respectively, and the scanning line selection periods SCN for writing the data signals supplied to the data lines D1 and D2 to the corresponding pixel circuits do not overlap. Therefore, the problem that the drive current does not flow in the pixel circuit Pa2 and the pixel circuit Pb2 does not occur when the data signal changes from the high level to the low level, which becomes a problem in the first basic study. Further, in the scanning line selection period SCN, a data signal is written from the data line D1 to the node N1 of the pixel circuits Pa1 and Pb1, and a node N2 data signal of the pixel circuits Pa2 and Pb2 is written from the data line D2. As described above, the period in which the data signal is written is the same in the adjacent pixel circuits Pa1 and Pa2 or in the pixel circuits Pb1 and Pb2, so that uneven brightness between adjacent pixel circuits is suppressed. Ru.
  • the current value of the drive current of the pixel circuit Pb1 and Pb2 at the point B is larger than the current value of the drive current of the pixel circuit Pa1 and Pa2 at the point A, and uneven brightness occurs in the surface of the display unit 10. Do. The appearance of this uneven brightness can also be understood from the simulation result of FIG. 12 (B).
  • FIG. 13 is a diagram showing the simulation result of the present embodiment performed based on the timing chart shown in FIG. More specifically, FIG. 13A is a diagram showing a simulation result in the case where the data signal changes from high level to low level in the pixel circuits Pa1 and Pb1 and the pixel circuits Pa2 and Pb2 in this embodiment.
  • FIG. 13B is a diagram showing simulation results in the case where the data signal changes from low level to high level in the pixel circuits Pa1 and Pb1 and the pixel circuits Pa2 and Pb2 in the present embodiment.
  • a high level data signal is connected to the pixel circuit Pa1 in the first data period immediately before the first data period DT1. It is supplied.
  • the data selection signal AS1 changes from the H level to the L level, and the data voltage DATA1 of the data line Da1 decreases from the high level toward the desired low level.
  • the desired low level data voltage DATA1 is supplied to the data lines Da1 and Db1.
  • the data selection signal AS1 changes from L level to H level, and the selection transistor Ms1 is turned off, and thereafter the desired low level data voltage DATA1 is held on the data lines Da1 and Db1.
  • the scanning line selection period SCN is at the L level from time t6 to time t8 which is later by a predetermined delay period DL than time t5 when the first data period ends and the second data period described later starts.
  • the data line Da2 has a high level data signal connected to the pixel circuit Pa2 in the second data period before the second data period DT2, and the data line Db2 connected to the pixel circuit Pb2. It is supplied to At time t5, the data selection signal AS2 changes from the H level to the L level, and the data voltage DATA2 decreases from the high level toward the desired low level. As a result, a desired low level data voltage DATA2 is supplied to the data lines Da2 and Db2.
  • the scanning line selection period SCN becomes L level from time t6 to time t8 which is later than the time t5 when the second data period starts by a predetermined delay period DL.
  • the storage capacitor Cst connected to the node N2 of the pixel circuit Pa2 is charged with the desired low level data voltage DATA2 written to the data line Da2 in the period from time t6 to time t8, and the drive transistor M1 Applied to the gate terminal of Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 through the power supply transistor M5, the drive transistor M1 is turned on, and the desired low level data voltage DATA2 is generated. A current corresponding to the current flows to the organic EL element OLED. As a result, each of the pixel circuits Pa2 and Pb2 emits light at a desired luminance.
  • the start time t6 of the scanning line selection period SCN is a time later than the start time t5 of the second data period DT2 by the delay period DL. For this reason, as in the first basic study, the high level data signal is not written before the low level data signal to be originally written in the second data period DT2, and the drive transistor M1 is turned off. It will never be. As a result, regardless of the level of the data signal, the low level data signal can be written to the pixel circuit Pa2 and the pixel circuit Pb2.
  • the scanning line selection period SCN serving as the compensation period is provided after the end of the first data period DT1 and the second data period DT2, the data signal is written from the data line D1 to the node N1 of the pixel circuits Pa1 and Pb1.
  • the period and the period for writing the node N2 data signal of the pixel circuits Pa2 and Pb2 from the data line D2 are the same. For this reason, luminance unevenness generated between the adjacent pixel circuit Pa1 and pixel circuit Pa2, or between the pixel circuit Pb1 and pixel circuit Pb2 is suppressed.
  • the first data period DT1 and the second data period DT2 can be respectively extended as compared with the case of the second basic study, it is possible to secure a sufficient time for supplying data signals to each data line. .
  • the current value of the drive current is higher when the written data signal is at a low level (a level at which a white or a near white image is displayed) than in the second basic study, and is at a high level (black or When displaying an image close to black, it becomes smaller than in the second basic study.
  • it is improved as compared to the case of the second basic study.
  • the data line Da1 connected to the pixel circuit Pa1 and the data line Db1 connected to the pixel circuit Pb1 have a low level data signal connected to the pixel circuit Pa1 in the first data period immediately before the first data period DT1. It is supplied.
  • the data selection signal AS1 changes from the H level to the L level, and the data voltage DATA1 of the data line Da1 rises from the low level toward the desired high level.
  • a desired high level data voltage DATA1 is supplied to the data lines Da1 and Db1.
  • the data selection signal AS1 changes from the L level to the H level, and the selection transistor Ms1 is turned off.
  • the scanning line selection period SCN is at the L level from time t6 to time t8 when the predetermined delay period DL has elapsed from time t5 when the first data period ends and the second data period described later starts.
  • the data line Da2 has a low level data signal connected to the pixel circuit Pa2 in the second data period before the second data period DT2, and the data line Db2 connected to the pixel circuit Pb2. It is supplied to At time t5, the data selection signal AS2 changes from the H level to the L level, and the data voltage DATA2 rises from the low level to the desired high level. Thereby, the desired high level data voltage DATA2 is supplied to the data lines Da2 and Db2.
  • the scanning line selection period SCN is started from the time t6 later by a predetermined delay period DL than the time t5 when the second data period starts, and becomes L level until the time t8.
  • the storage capacitor Cst connected to the node N2 of the pixel circuit Pa2 is charged with the desired high level data voltage DATA2 written to the data line Da2 in the period from time t6 to time t8, and the drive transistor M1 Applied to the gate terminal of Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 through the power supply transistor M5, the drive transistor M1 is turned on, and the desired high level data voltage DATA2 is obtained.
  • a current corresponding to the current flows to the organic EL element OLED.
  • a current corresponding to the desired high level data voltage DATA2 flows to the organic EL element OLED also in the drive transistor M1 of the pixel circuit Pb2.
  • each of the pixel circuits Pa2 and Pb2 emits light at a desired luminance.
  • the start time of the scanning line selection period SCN is later than the start time of the second data period DT2 by the delay period DL as compared to the case of the second basic study, so the second data period DT2 is
  • the drive transistor M1 is never turned off before the data signal is written regardless of the level of the data signal to be originally written.
  • the data signal can be written to the pixel circuit Pa2 and the pixel circuit Pb2 regardless of the level of the data signal.
  • the scanning line selection period SCN serving as the compensation period is provided after the end of the first data period DT1 and the second data period DT2, the adjacent pixel circuit Pa1 and pixel circuit Pa2, and the pixel circuit Pb1 and pixel The compensation periods of the circuit Pb2 are the same. For this reason, generation
  • the first data period DT1 and the second data period DT2 can be respectively extended as compared with the case of the second basic study, sufficient time for supplying data signals to the data lines D1 and D2 can be secured. Can.
  • the drive current increases when the written data signal is at low level, the brightness of the image is improved, and the drive is performed when the supplied data signal is at high level. The current is reduced and black can be expressed more sunk. Since the drive current is increased, the contrast ratio of the image is further improved, and when the data signal is at the high level, the drive current is sufficiently reduced, so that it is possible to express darker black.
  • FIG. 14 is a timing chart showing the timing of switching on / off of the selection transistor of the organic EL display device according to the first modification of the present embodiment.
  • the timing chart shown in FIG. 14 corresponds to the first period (first horizontal period or first vertical period) to the third period (third horizontal period) for the scanning signal SCAN and data selection signals AS1 and AS2 in the timing chart shown in FIG. Or the timing until the third vertical period).
  • the first cycle first horizontal period or first vertical period
  • the data selection signal AS1 supplied to the data control line ASW1 changes from H level to L level. Accordingly, the selection transistor Ms1 is turned on, and a first data period in which a data signal to be written to the pixel circuit 11a is supplied to the data line D1 starts.
  • the data selection signal AS1 supplied to the data control line ASW1 changes from L level to H level, the selection transistor Ms1 is turned off, and the first data period DT1 ends. At this time, the potential of the data line D1 becomes a level corresponding to the supplied data signal.
  • data selection signal AS2 supplied to data control line ASW2 changes from H level to L level at time t5.
  • the selection transistor Ms2 is turned on, and a second data period DT2 is started in which a data signal to be written to the pixel circuit 11b is supplied to the data line D2.
  • the scanning signal SCAN changes from H level to L level
  • the scanning line selection period SCN starts, and the pixel shown in FIG. 2 shows the data signal written to the data line D1.
  • Data writing to be written to the node N1 of the circuit 11a and data writing to write the data signal being written to the data line D2 to the node N2 of the pixel circuit 11b are started.
  • the data selection signal AS2 changes from the L level to the H level, and the selection transistor Ms2 is turned off.
  • the second data period DT2 ends.
  • the potential of the data line D2 is a potential corresponding to the supplied data signal.
  • the scanning signal SCAN changes from H level to L level, and the scanning line selection period SCN ends.
  • the storage capacitors Cst of the pixel circuit 11a and the pixel circuit 11b are charged by the data signals respectively written to the data lines D1 and D2, and are supplied to the gate terminals of the respective drive transistors M1.
  • the drive transistor M1 of the pixel circuit 11a and the pixel circuit 11b supplies a drive current corresponding to the data voltage to the organic EL element OLED, and each pixel circuit 11a and 11b emits light with a luminance corresponding to the data signal.
  • the data selection signal AS2 supplied to the data control line ASW2 changes from H level to L level.
  • the selection transistor Ms2 is turned on, and a second data period DT2 is started in which a data signal to be written to the pixel circuit 11a is supplied to the data line D2.
  • the data selection signal AS2 supplied to the data control line ASW2 changes from L level to H level, the selection transistor Ms1 is turned off, and the second data period DT2 ends.
  • the potential of the data line D2 becomes a level corresponding to the supplied data signal.
  • data selection signal AS1 supplied to data control line ASW1 changes from H level to L level at time t5.
  • the selection transistor Ms1 is turned on, and a first data period DT1 in which a data signal to be written to the pixel circuit 11b is supplied to the data line D1 starts.
  • the scan signal SCAN changes from H level to L level
  • the scan line selection period SCN starts, and the data signal written to the data line D2 becomes the node of the pixel circuit 11b.
  • Data writing to be written to N2 and data writing to write a data signal being written to the data line D1 to the node N1 of the pixel circuit 11a are started.
  • the data selection signal AS1 changes from the L level to the H level, and the selection transistor Ms2 is turned off.
  • the first data period DT1 ends.
  • the potential of the data line D1 is a potential corresponding to the supplied data signal.
  • the scanning signal SCAN changes from H level to L level, and the scanning line selection period SCN ends.
  • the storage capacitors Cst of the pixel circuit 11a and the pixel circuit 11b are charged by the data signals respectively written to the data lines D1 and D2, and are supplied to the gate terminals of the respective drive transistors M1.
  • the drive transistor M1 of the pixel circuit 11a and the pixel circuit 11b supplies a drive current corresponding to the data voltage to the organic EL element OLED, and each pixel circuit 11a and 11b emits light with a luminance corresponding to the data signal.
  • the selection transistor Ms1 is turned on, and the data line D1 is turned on.
  • the data signal is written, and then the selection transistor Ms2 is turned on to write the data signal to the data line D2.
  • the selection transistor Ms2 is turned on in the fourth period (the fourth horizontal period or the fourth vertical period), as in the case of the second period (the second horizontal period or the second vertical period), first, the selection transistor Ms2 is turned on Thus, the data signal is written to the data line D2, and then the selection transistor Ms1 is turned on, and the data signal is written to the data line D1.
  • the order of data signal supply is changed every cycle (every horizontal period or every vertical period). According to such a driving method, variations in luminance become less noticeable.
  • the order of supply of data signals may be changed not only in each horizontal period or in each vertical period, but also in each horizontal period and vertical period. According to this driving method, variations in luminance become even less noticeable.
  • the start time of the scanning line selection period SCN is after the delay period DL has further elapsed from the start time of the second data period, and the delay period DL is the same in any of the scanning lines S1 to Sn.
  • the period was set. However, as shown in FIG. 2, for example, the distance from the demultiplexer 41i is different between the scanning line S1 and the scanning line Sn.
  • the waveform blunting of the scanning signal SCAN becomes larger than the waveform blunting of the data signal, and the delay of the scanning signal SCAN is a data signal It may be greater than the delay of In this case, the write time of the data signal to the node N1 runs short.
  • FIG. 15 is a diagram showing the relationship between the timing of switching on / off of the selection transistor of the organic EL display device according to the second modified example of the present embodiment and the delay period. More specifically, FIG. 15A shows a delay period DL to be provided in the scanning line selection period SCN when a data signal is written to a data line connected to a pixel circuit arranged at a position closest to the demultiplexer 41i.
  • FIG. 15C is a diagram showing the length, and FIG. 15C is to be provided in the scanning line selection period SCN in the case of writing the data signal to the data line connected to the pixel circuit arranged farthest from the demultiplexer 41i.
  • FIG. 15B is a diagram showing the length of the delay period DL, and FIG.
  • FIG. 15B shows a case where a data signal is written to a data line connected to a pixel circuit located in the middle between FIG. 15A and FIG. 6 is a diagram illustrating the length of the delay period DL to be provided in the scanning line selection period SCN. As shown in FIG. 15, the longer the distance from the demultiplexer 41i, the shorter the length of the delay period DL.
  • the data selection signal AS2 supplied to the data control line ASW2 changes from the H level to the L level.
  • the selection transistor Ms2 is turned on, and a second data period DT2 is started in which a data signal to be written to the pixel circuit 11b is supplied to the data line D2.
  • the scanning signal SCAN changes from H level to L level
  • the scanning line selection period SCN starts, and the pixel shown in FIG. 2 shows the data signal written to the data line D1.
  • Data writing to be written to the node N1 of the circuit 11a and data writing to write the data signal being written to the data line D2 to the node N2 of the pixel circuit 11b are started.
  • the delay periods are DL1, DL2, DL3 in order to lengthen the scan line selection period SCN.
  • the scanning line selection period SCN can be made longer as the pixel circuit is disposed at a position farther from the demultiplexer 41i. Also in the pixel circuit arranged at a position away from 41i, it becomes possible to eliminate the shortage of writing of the data signal to the node N1.
  • the distance from the demultiplexer 41i is different between the scanning line S1 and the scanning line Sn.
  • the waveform blunting may be larger than the waveform blunting of the scanning signal, and the delay of the data signal may be larger than the delay of the scanning signal SCAN. In this case, charging of the data signal to the data line is insufficient. Therefore, it is necessary to increase the video settling time TVD (max) which represents the maximum time until the input data signal reaches the target charging potential.
  • FIG. 16 is a diagram showing the relationship between the timing of switching on / off of the selection transistor of the organic EL display device according to the third modification of the embodiment, and the delay period. More specifically, FIG. 16A shows a delay period DL to be provided in the scanning line selection period SCN when a data signal is written to the data line connected to the pixel circuit arranged closest to the demultiplexer 41i.
  • FIG. 16C is a diagram showing the length, and FIG. 16C is to be provided in the scanning line selection period SCN in the case of writing the data signal to the data line connected to the pixel circuit arranged farthest from the demultiplexer 41i.
  • FIG. 16B is a diagram showing the length of the delay period DL, and FIG.
  • FIG. 16B shows a case where a data signal is written to a data line connected to a pixel circuit located in the middle between FIG. 15A and FIG. 6 is a diagram illustrating the length of the delay period DL to be provided in the scanning line selection period SCN.
  • the demultiplexer 41i As the distance between the scanning line connected to the pixel circuit to which the data signal is to be written and the demultiplexer 41i is increased, the waveform blunting of the data signal to be written to the pixel circuit 11b is increased, and the data signal to the data line is Insufficient charging may occur. Therefore, as shown in FIG. 16, as the distance between the scanning line and the demultiplexer 41i becomes longer, the lengths of the delay periods are also lengthened in the order of DL1, DL2, and DL3. As described above, when the delay of the data signal becomes larger than the delay of the scanning signal SCAN, the video settling time TVD (max) can be lengthened by the lengthened delay period DL, so it is separated from the demultiplexer 41i. Also in the pixel circuit arranged at the position, it is possible to eliminate the insufficient charge of the data signal to the data line.
  • FIG. 17 is a circuit diagram showing another configuration of the selection output circuit of the organic EL display device according to the fourth modified example of the present embodiment.
  • Demultiplexers 421 to 423 included in the selection output circuit shown in FIG. 17 each include a selection transistor Ms1 and a selection transistor Ms2.
  • the selection transistor Ms1 of the demultiplexer 421 receives the data input from the output line d1 when the data control signal AS1 of L level is supplied from the data control line ASW1 to the gate terminal.
  • Data signal R1 ⁇ 1> is selected from signal V ⁇ 1> and output to data line Drg1.
  • the selection transistor Ms2 When the selection transistor Ms2 receives the data selection signal AS2 of L level from the data control line ASW2 at its gate terminal, the selection transistor Ms2 selects the data signal B1 ⁇ 1> from the data signal V1 input from the output line d1 to the data line Db1. Output.
  • select transistor Ms1 of demultiplexer 422 selects data signal G1 ⁇ 2> from data signal V ⁇ 2> and outputs it to data line Drg2, and select transistor Ms2 selects data signal B1 ⁇ 2>. And output to the data line Db2.
  • the selection transistor Ms1 of the demultiplexer 423 selects the data signal R1 ⁇ 3> from the data signal V ⁇ 3> and outputs it to the data line Drg3.
  • the selection transistor Ms2 selects the data signal B1 ⁇ 3> and outputs the data line Output to Db3.
  • the selection transistor Ms1 of the demultiplexer 421 selects the data signal G2 ⁇ 1> from the data signal V ⁇ 1> and outputs it to the data line Drg1.
  • Ms2 selects data signal B2 ⁇ 1> and outputs it to data line Db1.
  • the selection transistor Ms1 of the demultiplexer 422 selects the data signal R2 ⁇ 2> from the data signal V ⁇ 2> and outputs it to the data line Drg2, and the selection transistor Ms2 selects the data signal B2 ⁇ 2> and outputs the data line Output to Db2.
  • the selection transistor Ms1 of the demultiplexer 423 selects the data signal G2 ⁇ 3> from the data signal V ⁇ 3> and outputs it to the data line Drg3.
  • the selection transistor Ms2 selects the data signal B2 ⁇ 3> and outputs the data line Output to Db3.
  • the data signal R1 ⁇ 1> is output to the data line Drg1, and the data signal B1 ⁇ 1> is output to the data line Db1.
  • the output data signals R1 ⁇ 1> and B1 ⁇ 1> are written to the pixel circuit in the first row and the first column and the corresponding R pixel circuit and B pixel circuit in the first row and the second column, respectively.
  • data signal G1 ⁇ 2> is output to data line Drg2, and data signal B1 ⁇ 2> is output to data line Db2.
  • the output data signals G1 ⁇ 2> and B1 ⁇ 2> are written to the G pixel circuit in the first row and the third column and the corresponding B pixel circuit in the first row and the fourth column, respectively.
  • the R pixel circuit, the G pixel circuit, and the B pixel circuit are respectively defined as sub-pixel circuits, and it is defined that two adjacent sub-pixel circuits constitute one pixel circuit. That is, when the R pixel circuit in the first row and the first column and the B pixel circuit in the first row and the second column are adjacent to each other, one pixel circuit (RB pixel circuit) is formed by these two subpixel circuits. When the G pixel circuit in the first row and the third column and the B pixel circuit in the first row and the fourth column are adjacent to each other, one pixel circuit (GB pixel circuit) is formed by these two sub pixel circuits.
  • One pixel circuit originally functions as a unit for displaying an image according to one of R, G, and B data signals.
  • the sub-pixel circuit of the adjacent pixel circuit is lit and borrowed to display a color image consisting of RGB.
  • the G sub-pixel circuit is simultaneously lighted in order to borrow the G sub-pixel circuit from the adjacent GB pixel circuit.
  • the R sub-pixel circuit is simultaneously lighted in order to borrow the R sub-pixel circuit from the adjacent RB pixel circuit.
  • SPR sub-pixel rendering
  • a unit of a plurality of pixel circuits required to represent an RGB color image is defined as a pixel set.
  • a pixel set is configured by one RB pixel circuit and one GB pixel circuit.
  • the blue organic EL element has problems such as low luminance and short lifetime as compared with organic EL elements of other colors.
  • the pixel set including the RB pixel circuit including the B sub-pixel circuit and the GB pixel circuit has been described.
  • the pixel set is not limited to this, and for example, a pixel set consisting of one RG pixel circuit and one BG pixel circuit may be used.
  • FIG. 18 is a block diagram showing the entire configuration of the organic EL display device according to the second embodiment.
  • the organic EL display device according to the present embodiment is an active matrix display device capable of performing color display with three primary colors of RGB as in the organic EL display device shown in FIG.
  • each of the demultiplexers 431 to 43m includes three selection transistors (3De-Mux).
  • the other configuration is the same as the configuration of the organic EL display device shown in FIG. 5, and thus the description thereof is omitted.
  • FIG. 19 is a diagram showing a connection relationship between the selection transistors Mr to Mb included in the selection output circuit of the organic EL display device shown in FIG. 18 and the pixel circuits 11r, 11g, and 11b.
  • the demultiplexer 431 is provided between the output line d1 extending from the data line driver 30 and each of the data lines Dr1 to Db1.
  • the demultiplexer 431 includes a selection transistor Mr, a selection transistor Mg, and a selection transistor Mb.
  • the gate terminal of the selection transistor Mr is connected to the data control line ASWr
  • the gate terminal of the selection transistor Mg is connected to the data control line ASWg
  • the gate terminal of the selection transistor Mb is connected to the data control line ASWb.
  • the selection transistor Mr selects the data signal R ⁇ 1> from the data signal V ⁇ 1> to the data line Dr. Output.
  • select transistor Mg outputs data signal G ⁇ 1> to data line Dg
  • select transistor Mb outputs data signal B ⁇ 1> to data line Db.
  • the data signal R ⁇ 1> is written to the pixel circuit 11r
  • the data signal G ⁇ 1> is written to the pixel circuit 11g
  • the data signal B ⁇ 1> is written to the pixel circuit 11b.
  • FIG. 20 is a circuit diagram showing the connection between the three pixel circuits 11r, 11g and 11b connected to the demultiplexer 431 and various wirings.
  • the configurations of these pixel circuits 11r, 11g, and 11b are the same as in the case shown in FIG. In FIG. 20, unlike the case shown in FIG. 2, three data control lines ASWr, ASWg, ASWb are disposed on the substrate corresponding to the pixel circuits 11r, 11g, 11b.
  • an H level data selection signal ASr is applied to the data control line ASWr, the selection transistor Mr is turned on, and the data line Dr of the pixel circuit 11r is connected to the output line d1 through the selection transistor Mr.
  • predetermined number of data lines refers to three data lines consisting of RGB data lines Dr, Dg, Db, and “predetermined number of data signals” refers to RGB data signals.
  • FIG. 21 is a timing chart showing a method of driving the pixel circuit 11r, the pixel circuit 11g and the pixel circuit 11b shown in FIG.
  • the demultiplexer 431 includes three select transistors Mr, Mg and Mb, and the drain terminals of the respective select transistors Mr, Mg and Mb are connected to each other.
  • the data lines Dr, Dg, Db are connected to the Dr, Dg, Db, and are connected to the pixel circuits 11r, 11g, 11b, respectively.
  • a driving method for writing data signals to the pixel circuits 11r, 11g, and 11b by controlling the on / off states of the selection transistors Mr, Mg, and Mb will be described.
  • the first horizontal period 1Ha is the same as the first horizontal period 1Ha shown in FIG.
  • the data selection signal ASr changes from H level to L level at time t3.
  • the selection transistor Mr is turned on, and the supply of the data signal to be written to the pixel circuit 11 r is started to the data line Dr.
  • the data selection signal ASr becomes H level at time t4
  • the selection transistor Mr is turned off, and the first data period DT1 ends. Therefore, the selection transistor Mr is turned off, and the first data period DT1 ends.
  • the data signal is held on the data line Dr even after time t4.
  • the data selection signal ASg changes from H level to L level at time t5.
  • the selection transistor Mg is turned on, and the supply of the data signal to be written to the pixel circuit 11 g is started to the data line Dg.
  • data select signal ASg attains H level at time t6. Therefore, the selection transistor Mg is turned off, and the second data period DT2 ends.
  • the data signal is held on the data line Dg even after time t6.
  • the scanning line selection period SCN is not started within the second data period DT2. Therefore, the delay period DL is not provided in the second data period DT2.
  • the data selection signal ASb changes from H level to L level at time t7.
  • the selection transistor Mb is turned on, and the supply of the data signal to be written to the pixel circuit 11b is started to the data line Db.
  • data select signal ASb attains H level at time t9. Therefore, the selection transistor Mb is turned off, and the third data period DT3 ends.
  • the scanning signal SCAN changes from H level to L level, and the scanning line selection period SCN starts.
  • the third data period DT3 ends, but the data signal to be written to the pixel circuit 11b is held on the data line Db also after time t9.
  • the scanning line selection period SCN started at time t8 continues until time t10 after the end time t9 of the third data period DT3, during which each data signal held in the data lines Dg to Db is a pixel.
  • the data is written to the circuits 11r, 11g and 11b.
  • the R data signal held in the data line D1 is supplied to the node N1 of the pixel circuit 11r, and the data voltage is supplied to the gate terminal of the drive transistor M1.
  • the drive transistor M1 When the H level voltage ELVDD is supplied to the first conduction terminal of the drive transistor M1 through the power supply transistor M5, the drive transistor M1 is turned on. Thus, the drive transistor M1 supplies a drive current corresponding to the data signal to the organic EL element OLED, and the organic EL element OLED emits light. Similarly, the G data signal and the B data signal held by the data line Dg and the data line Db are also supplied to the node N2 of the pixel circuit 11g and the node N3 of the pixel circuit 11b, respectively. The organic EL element OLED also emits light.
  • the data signal (R data signal) written to the data line D1 in the first data period DT1 is referred to as "first data signal”
  • the G data signal may be referred to as a "second data signal”
  • the data signal (B data signal) written to the data line D3 in the third data period DT3 may be referred to as a "third data signal”.
  • the upper limit value of the delay period DL is also calculated by the following equation (14), as in the above equation (10). 1H-SCN (min)-A1-2 x A2-2 x TVD (max) DL DL (14)
  • nDe-Mux n is an integer of 2 or more
  • each data signal generated by the data line driver is demultiplexed and supplied to n data lines.
  • the lower limit value and the upper limit value of the delay period DL can be obtained by the following equations (17) and (18), respectively.
  • the lower limit value and the upper limit value of the delay period DL in consideration of the waveform blunting period TVDscan (max) are determined by the following equations (19) and (20), respectively.
  • DL DL 20
  • the adjustment period A1 and the plurality of adjustment periods A2 can be collectively referred to as “adjustment period A”.
  • the display of the present embodiment is not limited to the display panel having the organic EL element OLED, and the display device having the display element driven by the current has the display element whose luminance and transmittance are controlled by the current. It may be a display.
  • An EL display such as an organic EL display provided with an organic light emitting diode (Organic Light Emission Diode: OLED), an inorganic EL display provided with an inorganic light emitting diode, a quantum emission, etc.
  • OLED Organic Light Emission Diode
  • QLED display equipped with a dot diode Quantum dot Light Emission Diode
  • the display device includes a plurality of data lines for transmitting a plurality of data signals representing an image to be displayed, a plurality of scan lines intersecting the plurality of data lines, the plurality of data lines, And a plurality of pixel circuits arranged in a matrix along the plurality of scan lines, A plurality of output terminals respectively corresponding to a plurality of sets of data line groups obtained by grouping the plurality of data lines into a set of two or more predetermined number of data lines as one set, and the outputs from the respective output terminals A data line drive circuit that outputs a predetermined number of data signals to be transmitted by a predetermined number of data lines of a set corresponding to a terminal in a time division manner; A selection output circuit having a plurality of demultiplexers respectively connected to the plurality of output terminals of the data line drive circuit and corresponding to the plurality of sets of data line groups; And a scanning line driving circuit for selectively driving the plurality of scanning lines,
  • the drive transistor is diode-connected when the corresponding scan line is in the selected state, and the voltage of the corresponding data line is applied to the storage capacitor through the drive transistor.
  • Is configured to Delay a predetermined period from the time when the supply of the data signal output at the end of each horizontal period of the predetermined number of data signals is started to the time before the time when the supply of the data signal is ended Set in advance as a period, Each demultiplexer demultiplexes the predetermined number of data signals output in each horizontal period in the horizontal period and supplies the demultiplexed data signal to each of the predetermined number of data lines.
  • the scanning line drive circuit starts selection of a scanning line corresponding to a pixel circuit that supplies the predetermined number of data signals at the end of the delay period of each horizontal period.
  • the display according to appendix 2 is the display according to appendix 1. It is preferable that the time when the selection of the scanning line ends is a time later than the time when the supply of the data signal ends.
  • the scanning line selection period for writing the data signal to each pixel circuit is the same, and the scanning line selection period is long. Therefore, the position in the adjacent pixel circuit and the display surface Regardless, variations and variations in the drive current flowing are reduced. As a result, uneven brightness due to positions between adjacent pixel circuits and in the display surface is reduced.
  • the display according to appendix 3 is the display according to appendix 1.
  • the delay period preferably has a value satisfying the following equation. DL 1 1H-SCN-A-(n-1) x TVD (max)
  • DL is a delay period
  • 1H is one horizontal period
  • SCN is a scanning line inversion period
  • n is the number of multiplexed data signals
  • TVD (max) is the maximum video settling time
  • A is the total period of each adjustment period. .
  • each pixel circuit can emit light with luminance according to the data signal.
  • the display according to appendix 4 is the display according to appendix 3.
  • the delay period is preferably at least 0.4 ⁇ s or more.
  • the display device is the display device according to Supplementary Note 1
  • the delay period preferably has a value satisfying the following equation.
  • DL is a delay period
  • 1H is one horizontal period
  • SCN (min) is the shortest scanning line inversion period necessary to write a data signal applied in one horizontal period to the corresponding pixel circuit
  • n is multiplexed.
  • the number of data signals, TVD (max) represents the maximum video settling time
  • A represents the total period of each adjustment period.
  • the multiplexed data signal can be written in each corresponding pixel circuit in one horizontal period.
  • the display according to appendix 6 corresponds to the display according to appendix 1.
  • the predetermined number of data signals includes a first data signal and a second data signal
  • the demultiplexer selects a first data signal from the predetermined number of data signals output in each of the horizontal periods, and supplies the first data signal to a first data line, and the second data signal.
  • select a second select transistor to supply to a second data line
  • the first select transistor supplies the first data signal to the first data line
  • the second select transistor transmits the second data signal after the first data signal is supplied to the first data line.
  • a signal is provided to the second data line.
  • the delay period is scanned from the time when the supply of the second data signal to the second data line is started. It is a period until the time to start selection of the line. As a result, even when the predetermined number is “2”, the same effect as in the case of Appendix 1 is obtained.
  • the display according to appendix 7 is the display according to appendix 6.
  • the predetermined number of data signals further includes a third data signal
  • the demultiplexer further includes a third selection transistor for selecting the third data signal and supplying the third data signal to the third data line every horizontal period.
  • the third selection transistor may preferably supply the third data signal to the third data line after the second data signal is supplied to the second data line.
  • the delay period is scanned from the time when the supply of the third data signal to the third data line is started. It is a period until the time to start selection of the line. As a result, even when the predetermined number is “3”, the same effect as in the case of Appendix 1 is obtained.
  • the display according to appendix 8 is the display according to appendix 6 or 7
  • the demultiplexer changes the order of data signals selected from the predetermined number of data signals every horizontal period.
  • the display according to appendix 9 is the display according to appendix 6 or 7,
  • the demultiplexer preferably changes the order of data signals selected from the predetermined number of data signals every vertical period.
  • the display according to appendix 10 is the display according to appendix 6 or 7,
  • the demultiplexer preferably changes the order of data signals selected from the predetermined number of data signals for each of the horizontal period and the vertical period.
  • the display according to appendix 11 is the display according to appendix 6.
  • the first data signal is composed of two data signals respectively representing images of two different colors
  • the second data signal is a data signal representing an image of a different color from the first data signal
  • the first selection transistor alternately supplies the two data signals included in the first data signal to the first data line every horizontal period
  • the second selection transistor performs the horizontal period every horizontal period.
  • the second data signal is supplied to the second data line.
  • the display device described in the above-mentioned Supplementary Note 11 by adopting sub-pixel rendering, the number of sub-pixel circuits in the whole panel can be reduced to 2/3 of that in the case of real RGB, so the definition is pseudo Can be enhanced.
  • the display device according to appendix 12 is the display device according to appendix 1.
  • the delay period becomes shorter as the distance from the demultiplexer to the scanning line to which the pixel circuit to which the predetermined number of data signals are to be written is connected is longer. It is preferable to set as follows.
  • the delay of the scanning signal is larger than the delay of the data signal, the distance from the demultiplexer to the scanning line to which the pixel circuit to which the predetermined number of data signals are to be written is connected is long.
  • the delay period is set shorter. This is because the waveform of the scan signal is blunted as the distance from the demultiplexer is increased, and therefore, it is necessary to increase the time for writing the data signal to the node N1.
  • by shortening the delay period it is possible to extend the data writing period of the pixel circuit and to solve the insufficient writing of the data signal to the node N1.
  • the display according to appendix 13 is the display according to appendix 1.
  • the delay period becomes longer as the distance from the demultiplexer to the scanning line to which the pixel circuit to which the predetermined number of data signals are to be written is connected is longer. It is preferable to set as follows.
  • the delay period is set to be longer. This is because the waveform of the data signal becomes duller as the distance from the demultiplexer becomes longer, so it is necessary to increase the charging time of the data signal to the data line. Therefore, by prolonging the delay period, it is possible to extend the charging period of the data signal to the data line and to solve the insufficient charging of the data signal.

Abstract

本願は、表示画像の高精細化が進んでも画素回路におけるデータ電圧での充電および内部補償を十分に行うことが可能なＳＳＤ方式の表示装置およびその駆動方法を開示する。　ｋ本のデータ信号線を１組とするｍ組のデータ信号線群にそれぞれ対応するｍ個のデマルチプレクサが設けられる。各デマルチプレクサは、ｍ個のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始する時刻よりも後の時刻であって、かつ当該データ信号の供給を終了する時刻よりも前の時刻までの期間のうち所定の期間を遅延期間として予め設定し、走査線駆動回路は、各水平期間の遅延期間の終了時に、所定数のデータ信号を供給した画素回路に対応する走査線の選択を開始する。

Description

表示装置およびその駆動方法
　本開示は、表示装置およびその駆動方法に関し、より詳しくは、有機ＥＬ表示装置などの電流により駆動される表示素子を備えた表示装置およびその駆動方法に関する。
　近年、薄型、高表示品位、低消費電力などの特徴を備えた表示装置として、有機ＥＬ（Electro Luminescence）表示装置が注目され、その開発が活発に進められている。有機ＥＬ表示装置の表示部には、電流により駆動される自発光型表示素子である有機ＥＬ素子（「有機発光ダイオード（Organic Light Emitting Diode)」ともいう）および駆動用トランジスタなどからなる画素回路がマトリクス状に配列されている。有機ＥＬ表示装置を含む各種表示装置では、駆動方式の１つとしてデータ線ドライバで生成された各データ信号を逆多重化し、２本以上であって所定本数のデータ線に供給する駆動方式（以下「ＳＳＤ（Source Shared Driving)方式」または「デマルチプレクサ（Demultiplexer）方式」と呼ぶ）が知られている。そこで、以下の説明では、ＳＳＤ方式を採用した表示装置として、有機ＥＬ表示装置を例に挙げて説明する。
　図２２は、特許文献１に開示された、ＳＳＤ方式を採用した有機ＥＬ表示装置における画素回路と各種配線との接続関係を示す回路図である。このＳＳＤ方式を採用した有機ＥＬ表示装置（以下「従来例」と呼ぶ）では、ＲＧＢ３原色によるカラー表示が行われる。ｍ×ｋ（ｍ，ｋは２以上の整数）本のデータ線とｎ（ｎは２以上の整数）本の走査線との交差点に対応して、ｍ×ｋ×ｎ個の画素回路が設けられている。なお、図２２に示す画素回路は、Ｒ（赤）に対応する画素回路１１ｒ、Ｇ（緑）に対応する画素回路１１ｇ、Ｂ（青）に対応する画素回路１１ｂによって構成されている。
　図示しないデータドライバの出力端子に接続されたｍ本の出力線ｄｉ（ｉ＝１～ｍ）は、ｍ個のデマルチプレクサ４１ｉにそれぞれ対応している。各デマルチプレクサ４１ｉに対応する出力線ｄｉは、当該デマルチプレクサ４１ｉに含まれる３個の選択トランジスタＭｒ，Ｍｇ，Ｍｂを介して、３本のデータ線Ｄｒｉ，Ｄｇｉ，Ｄｂｉにそれぞれ接続されている。選択トランジスタＭｒ，Ｍｇ，ＭｂはすべてＰチャネル型である。選択トランジスタＭｒは、Ｒに対応するデータ信号（以下、「Ｒデータ信号」と呼ぶ）をデータ線Ｄｒｉに供給すべきときにデータ選択信号ＡＳｒに応じてオン状態になる。選択トランジスタＭｇは、Ｇに対応するデータ信号（以下、「Ｇデータ信号」と呼ぶ）をデータ線Ｄｇｉに供給すべきときにデータ選択信号ＡＳｇに応じてオン状態になる。選択トランジスタＭｂは、Ｂに対応するデータ信号（以下、「Ｂデータ信号」と呼ぶ）をデータ線Ｄｂｉに供給すべきときにデータ選択信号ＡＳｂに応じてオン状態になる。その結果、出力線ｄｉにＲデータ信号、Ｇデータ信号、Ｂデータ信号が時分割的に供給されれば、デマルチプレクサ４１ｉによって、Ｒデータ信号はデータ線Ｄｒｉに、Ｇデータ信号はデータ線Ｄｇｉに、Ｂデータ信号はデータ線Ｄｂｉにそれぞれ供給される。このようなＳＳＤ方式を採用することにより、データドライバの回路規模を縮小することができる。
　従来例（特許文献１に開示された有機ＥＬ表示装置）では、図２２に示すように、データ線Ｄｒｉ、データ線Ｄｇｉ、およびデータ線Ｄｂｉに、データ信号の電圧（以下「データ電圧」とも呼ぶ）を保持するためのデータキャパシタＣｄｒｉ，Ｃｄｇｉ，Ｃｄｂｉがそれぞれ接続されている。各画素回路は、１個の有機ＥＬ素子ＯＬＥＤ、６個のトランジスタＭ１～Ｍ６、２個のキャパシタＣ１、Ｃ２を含んでいる。トランジスタＭ１～Ｍ６はすべてＰチャネル型である。トランジスタＭ１は、有機ＥＬ素子ＯＬＥＤに供給すべき電流を制御するための駆動用トランジスタである。トランジスタＭ２は、データ信号の電圧（データ電圧）を画素回路に書き込むための書込用トランジスタである。トランジスタＭ３は、輝度ムラの原因となる駆動トランジスタＭ１のしきい値電圧のばらつきを補償するための補償用トランジスタである。トランジスタＭ４は、駆動トランジスタＭ１のゲート電圧Ｖｇを初期化するための初期化用トランジスタである。トランジスタＭ５は、画素回路へのＨレベル電圧ＥＬＶＤＤの供給を制御するための電源供給用トランジスタである。トランジスタＭ６は、有機ＥＬ素子ＯＬＥＤの発光期間を制御するための発光制御用トランジスタである。キャパシタＣ１、Ｃ２は、駆動トランジスタＭ１のソース－ゲート間電圧Ｖｇｓを保持するためのキャパシタである。画素回路１１ｒ、１１ｇ、１１ｂの書込用トランジスタＭ２のゲート端子はいずれも走査線Ｓｊ（ｊ＝１～ｎ）に接続されている。
　図２３は、図２２に示す画素回路の駆動方法を示すタイミングチャートである。時刻ｔ１から時刻ｔ２では、初期化用トランジスタＭ４がオン状態になることにより駆動トランジスタＭ１のゲート電圧Ｖｇが初期化される。時刻ｔ２から時刻ｔ３では、データ線Ｄｒｉにデータ信号が供給され、データキャパシタＣｄｒｉに当該データ信号の電圧が保持される。時刻ｔ３から時刻ｔ４では、データ線Ｄｇｉにデータ信号が供給され、データキャパシタＣｄｇｉに当該データ信号の電圧が保持される。時刻ｔ４から時刻ｔ５では、データ線Ｄｂｉにデータ信号が供給され、データキャパシタＣｄｂｉに当該データ信号の電圧が保持される。時刻ｔ５になると、各画素回路において書込用トランジスタＭ２および補償用トランジスタＭ３がオン状態になることにより、書込用トランジスタＭ２、駆動トランジスタＭ１、および補償用トランジスタＭ３を介して、データ電圧が駆動トランジスタＭ１のゲート端子に与えられる。このとき、駆動トランジスタＭ１はダイオード接続状態となり、駆動トランジスタＭ１のゲート電圧Ｖｇは、次式（１）で与えられる。
　　Ｖｇ＝Ｖｄａｔａ－｜Ｖｔｈ｜　…（１）
ここで、Ｖｄａｔａはデータ電圧であり、Ｖｔｈは駆動トランジスタＭ１のしきい値電圧であり、Ｐチャネル型トランジスタではＶｔｈ＜０であり、Ｎチャネル型トランジスタではＶｔｈ＞０である。なお、図２１に示す従来例の駆動トランジスタＭ１はＰチャネル型である。
　時刻ｔ６になると、書込用トランジスタＭ２および補償用トランジスタＭ３がオフ状態になり、電源供給用トランジスタＭ５および発光制御用トランジスタＭ６がオン状態になる。このため、次式（２）で与えられる駆動電流Ｉが有機ＥＬ素子ＯＬＥＤに供給され、駆動電流Ｉの電流値に応じて有機ＥＬ素子ＯＬＥＤが発光する。
　　Ｉ＝（β／２）・（Ｖｇｓ－Ｖｔｈ）2　…（２）
ここで、βは定数、Ｖｇｓは駆動トランジスタＭ１のソース－ゲート間電圧を表す。駆動トランジスタＭ１のソース－ゲート間電圧Ｖｇｓは、次式（３）で与えられる。
　　Ｖｇｓ＝（Ｖｄａｔａ－｜Ｖｔｈ｜）－ＥＬＶＤＤ
　　　　　＝Ｖｄａｔａ＋Ｖｔｈ－ＥＬＶＤＤ　…（３）
　式（２）および式（３）から、次式（４）が導かれる。
　　Ｉ＝β／２・（Ｖｄａｔａ－ＥＬＶＤＤ）2　…（４）
式（４）では、しきい値電圧Ｖｔｈの項がなくなっている。このため、駆動トランジスタＭ１のしきい値電圧Ｖｔｈのばらつきが補償される。このようにして従来例では、画素回路内の構成によって駆動トランジスタＭ１のしきい値電圧のばらつきが補償される。なお、駆動トランジスタＭ１のしきい値電圧Ｖｔｈのばらつきは、駆動トランジスタＭ１をダイオード接続状態とすることによりしきい値電圧Ｖｔｈの補償を行う期間すなわち走査信号がローレベルになる走査線選択期間ＳＣＮを長く設けるほど抑制されることが従来から知られている。
日本国特開２００７－７９５８０号公報 日本国特開２００８－１５８４７５号公報 日本国特開２００７－２８６５７２号公報
　上記従来例（特許文献１に開示された有機ＥＬ表示装置）では、Ｒデータ信号、Ｇデータ信号、およびＢデータ信号を順にデータ線Ｄｒｉ、データ線Ｄｇｉ、およびデータ線Ｄｂｉにそれぞれ供給している。また、図２２に示すように、書込用トランジスタＭ２のゲート端子の接続先は、画素回路１１ｒ、画素回路１１ｇ、および画素回路１１ｂのいずれにおいても走査線Ｓｊとなっている。このため、データ線ＤｒｉへのＲデータ信号の供給、データ線ＤｇｉへのＧデータ信号の供給、および、データ線ＤｂｉへのＢデータ信号の供給のいずれかが開始される前に走査線Ｓｊが選択状態なると、データ線Ｄｒｉ、データ線Ｄｇｉ、および、データ線Ｄｂｉに保持されたデータ電圧のいずれかを、キャパシタＣ１に書き込めないことがある。
　例えば図２４に示すように、データ線ＤｒｉへのＲデータ信号の供給が開始される前に走査線Ｓｊが選択状態になると（走査信号がローレベルになると）、先行の走査線Ｓｊ－１（「前走査線Ｓｊ－１」と呼ぶ）の選択時にデータ線Ｄｒｉに供給されたＲデータ信号の電圧（以下「直前走査時のＲデータ電圧」と呼ぶ）が駆動トランジスタＭ１を介してキャパシタＣ１に書き込まれる。図２２からわかるように、走査線Ｓｊが選択状態のときには、データ線Ｄｒｉは、ダイオード接続状態の駆動トランジスタＭ１を介してキャパシタＣ１に電気的に接続されている。このため、走査線Ｓｊが選択状態のときにデータ線Ｄｒに供給されるＲデータ信号の電圧（以下「現走査時のＲデータ電圧」と呼ぶ）が直前走査時のＲデータ電圧よりも低い場合には、現走査時のＲデータ電圧をキャパシタＣ１に書き込むことができない。例えば、直前走査時のＲデータ電圧が最低輝度（黒表示）に近い輝度に相当する電圧である場合、図２４に示すように、走査線Ｓｊが選択されてからデマルチプレクサ４１における選択トランジスタＭｒがオンするまでの間（走査線Ｓｊの信号がＬレベルに変化してからデータ選択信号ＡＳｒがＬレベルに変化するまでの間）に最低輝度に近い輝度に相当する電圧すなわち最大値に近い電圧が画素回路１１ｒ内のキャパシタＣ１に書き込まれる。このため、比較的高い輝度の電圧すなわち最大値Ｖｄ１よりも十分に小さい電圧Ｖｄ２が現走査時のＲデータ電圧として画素回路１１ｒに与えられると、当該画素回路１１ｒの駆動トランジスタＭ１はオフ状態となり、そのキャパシタＣ１の電圧（駆動トランジスタＭ１のゲート電圧Ｖｇ）は最大値に近い電圧を維持する。
　このようなダイオード接続に起因するデータ書込不良を回避すべく、上記従来例は、図２３に示すように、Ｒ、Ｇ、Ｂデータ信号がデータ線Ｄｒｉ，Ｄｇｉ，Ｄｂｉ（ｉ＝１～ｍ）にそれぞれ供給されている期間であるデータ期間ＤＴでは走査線Ｓｊは非選択状態であり、このデータ期間ＤＴの経過後に走査線Ｓｊが選択状態（図２３の例ではＬレベル）となるように構成されている。
　このようにして上記従来例では、Ｒ、Ｇ、Ｂデータ信号は、ＳＳＤ方式に基づきデータ線Ｄｒｉ，Ｄｇｉ，Ｄｂｉに順次書き込まれた後に走査線Ｓｊが選択状態とされる走査線選択期間ＳＣＮを設けることにより対応する画素回路１１ｒ、１１ｇ、１１ｂにそれぞれ書き込まれる。すなわち、この従来例のようにダイオード接続を利用して内部補償を行うＳＳＤ方式の有機ＥＬ表示装置では、データ線Ｄｒｉ，Ｄｇｉ，Ｄｂｉのような１組のデータ信号線群へのデータ信号の順次的な書込みが完了した後でなければ、それらデータ信号の示す階調データ（データ電圧）を画素回路１１ｒ、１１ｇ、１１ｂにそれぞれ書き込むことができない。このため、画素回路内のデータ保持用のキャパシタＣ１へのデータ電圧の充電を十分に行えないおそれがある。近年における表示画像の高精細化に伴って水平期間が短くなると、各水平期間におけるデータ信号線へのデータ書込期間や走査線の選択期間も短くなることから、このような充電不足は特に問題となる。また、走査線の選択期間が短くなると、各画素回路内の駆動用トランジスタのしきい値電圧のばらつきの補償による輝度ムラの抑制も十分に行えない。
　そこで、表示画像の高精細化が進んでも画素回路におけるデータ電圧での充電および内部補償を十分に行うことが可能なＳＳＤ方式の表示装置およびその駆動方法を提供することが望まれている。
　ある局面は、表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ線と、前記複数のデータ線と交差する複数の走査線と、前記複数のデータ線および前記複数の走査線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置であって、
　２以上の所定数のデータ線を１組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、当該出力端子に対応する組の所定数のデータ線によりそれぞれ伝達すべき所定数のデータ信号を時分割的に出力するデータ線駆動回路と、
　前記データ線駆動回路の前記複数の出力端子にそれぞれ接続され、前記複数組のデータ線群にそれぞれ対応する複数のデマルチプレクサを有する選択出力回路と、
　前記複数の走査線を選択的に駆動する走査線駆動回路とを備え、
　前記複数の画素回路のそれぞれは、前記複数のデータ線のいずれか１つに対応するとともに前記複数の走査線のいずれか１つに対応し、
　前記所定数のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始する時刻よりも後の時刻であって、かつ当該データ信号の供給を終了する時刻よりも前の時刻までの期間のうちの所定の期間を遅延期間として予め設定し、
　各デマルチプレクサは、前記各水平期間のそれぞれに出力された前記所定数のデータ信号を当該水平期間内に逆多重化して前記所定数のデータ線のそれぞれに供給し、
　前記走査線駆動回路は、前記各水平期間の前記遅延期間の終了時に、前記所定数のデータ信号を供給した画素回路に対応する走査線の選択を開始する。
　他の局面は、表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ線と、前記複数のデータ線に交差する複数の走査線と、前記複数のデータ線および前記複数の走査線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置の駆動方法であって、
　前記表示装置は、
　２以上の所定数のデータ線を１組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、当該出力端子に対応する組の所定数のデータ線によりそれぞれ伝達すべき所定数のデータ信号を時分割的に出力するデータ線駆動回路と、
　前記データ線駆動回路の前記複数の出力端子にそれぞれ接続され、前記複数組のデータ線群にそれぞれ対応する複数のデマルチプレクサを有する選択出力回路と、
　前記複数の走査線を選択的に駆動する走査線駆動回路とを備え、
　前記複数の画素回路のそれぞれは、前記複数のデータ線のいずれか１つに対応するとともに前記複数の走査線のいずれか１つに対応し、
　各画素回路は、電流によって駆動される表示素子と、前記表示素子の駆動電流を制御する電圧を保持するための保持容量と、前記保持容量に保持された電圧に応じた駆動電流を前記表示素子に与えるための駆動トランジスタとを含み、対応する走査線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ線の電圧が前記駆動トランジスタを介して前記保持容量に与えられるように構成されており、
　前記駆動方法は、
　　前記所定数のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始する時刻よりも後の時刻であって、かつ当該データ信号の供給を終了する時刻よりも前の時刻までの期間のうちの所定の期間を遅延期間として予め設定するステップと、
　　前記各水平期間のそれぞれに出力された前記所定数のデータ信号を当該水平期間内に順次選択して前記所定数のデータ線のそれぞれに供給するステップと、
　　前記各水平期間の前記遅延期間の終了時毎に、前記所定数のデータ信号を供給した画素回路に対応する走査線の選択を開始するステップとを備える。
　ある局面によれば、ＳＳＤ方式が採用された表示装置において、１水平期間毎に、所定数のデータ信号を順次選択して前記所定数のデータ線のそれぞれに供給するとともに、所定数のデータ信号のうち最後に供給されたデータ信号を対応するデータ線に供給を開始する時刻よりも遅い時刻であって、かつ最後に供給されたデータ信号の供給を終了する時刻よりも早い時刻に、対応する走査線の選択を開始する。これにより、画素回路内のダイオード接続に起因するデータ書込不良の問題を回避することができるので、書き込むべき画像信号のレベルによらず、当該画像信号を画素回路に書き込むことができる。また、データ期間と走査線選択期間とを重複させることにより、データ線にデータ信号を供給する時間を十分確保することができる。このため、供給されたデータ信号がローレベルのときには、駆動電流が大きくなり、画像の輝度が向上し、供給されたデータ信号がハイレベルのときには、駆動電流が低下し、より沈んだ黒を表現することができる。さらに、隣接する画素において補償期間となる走査線選択期間が同じになるので、隣接する画素間の輝度ムラの発生を抑制できる。
　他の局面によれば、第１の局面と同一の効果を奏する。
デマルチプレクサと２つの画素回路との接続関係を示す図である。 デマルチプレクサに接続された２つの画素回路と各種配線との接続関係を示す回路図である。 第１の基礎検討において、２つの画素回路を駆動する方法を示すタイミングチャートである。 第２の基礎検討において、２つの画素回路を駆動する方法を示すタイミングチャートである。 第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 図５に示す有機ＥＬ表示装置の選択出力回路に含まれるデマルチプレクサの構成を示す回路図である。 図５に示す有機ＥＬ表示装置において、２つの画素回路を駆動する方法を示すタイミングチャートである。 シミュレーションによって求めた、遅延期間と画素回路のノードに書き込まれたデータ電圧との関係を示す図である。 図８の評価基準点における収束したノードの電位と遅延期間との関係を示す図である。 表示部を含む有機ＥＬ表示装置の構成を示す平面図である。 図３に示すタイミングチャートに基づいて行った第１の基礎検討におけるシミュレーション結果を示す図である。より詳しくは、（Ａ）はデータ信号がハイレベルからローレベルに変化したときのシミュレーション結果を示す図であり、（Ｂ）はデータ信号がローレベルからハイレベルに変化したときのシミュレーション結果を示す図である。 図４に示すタイミングチャートに基づいて行った第２の基礎検討のシミュレーション結果を示す図である。より詳しくは、（Ａ）はデータ信号がハイレベルからローレベルに変化したときのシミュレーション結果を示す図であり、（Ｂ）はデータ信号がローレベルからハイレベルに変化したときのシミュレーション結果を示す図である。 図７に示すタイミングチャートに基づいて行った本実施形態のシミュレーション結果を示す図である。より詳しくは、（Ａ）はデータ信号がハイレベルからローレベルに変化した場合のシミュレーション結果を示す図であり、（Ｂ）はデータ信号がローレベルからハイレベルに変化した場合のシミュレーション結果を示す図である。 第１の実施形態の第１の変形例に係る有機ＥＬ表示装置の選択トランジスタのオン／オフを切り替えるタイミングを示すタイミング図である。 第１の実施形態の第２の変形例に係る有機ＥＬ表示装置の選択トランジスタのオン／オフを切り替えるタイミングと、遅延期間との関係を示す図である。より詳しくは、（Ａ）はデマルチプレクサに最も近い位置に配置された画素回路に接続されたデータ線にデータ信号を書き込む場合の遅延期間の長さを示す図であり、（Ｃ）はデマルチプレクサから最も遠い位置に配置された画素回路に接続されたデータ線にデータ信号を書き込む場合の遅延期間の長さを示す図であり、（Ｂ）は（Ａ）と（Ｃ）の中間に位置する画素回路に接続されたデータ線にデータ信号を書き込む場合の遅延期間の長さを示す図である。 第１の実施形態の第３の変形例に係る有機ＥＬ表示装置の選択出力回路の他の構成を示す回路図である。より詳しくは、（Ａ）はデマルチプレクサに最も近い位置に配置された画素回路に接続されたデータ線にデータ信号を書き込む場合の遅延期間の長さを示す図であり、（Ｃ）はデマルチプレクサから最も遠い位置に配置された画素回路に接続されたデータ線にデータ信号を書き込む場合の遅延期間の長さを示す図であり、（Ｂ）は（Ａ）と（Ｃ）の中間に位置する画素回路に接続されたデータ線にデータ信号を書き込む場合の遅延期間の長さを示す図である。 第１の実施形態の第４の変形例に係る有機ＥＬ表示装置の選択出力回路の他の構成を示す回路図である。 第２の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 図１８に示す有機ＥＬ表示装置の選択出力回路に含まれる各選択トランジスタと画素回路との接続関係を示す図である。 図１８に示す有機ＥＬ表示装置における画素回路と各種配線との接続関係を示す回路図である。 図１９に示す３つの画素回路の駆動方法を示すタイミングチャートである。 従来例における画素回路と各種配線との接続関係を示す回路図である。 図２２に示す画素回路の駆動方法を示すタイミングチャートである。 従来の有機ＥＬ表示装置における課題を説明するための信号波形図である。
＜１．基礎検討＞
　本実施形態に係る有機ＥＬ表示装置について説明する前に、走査信号に応じてダイオード接続される駆動用トランジスタなどからなる画素回路を含み、ＳＳＤ方式を採用した有機ＥＬ表示装置において、データ線にデータ信号を供給する期間であるデータ期間の長さ、走査線に供給される走査信号がアクティブな期間である走査線選択期間の長さ、およびそれらの期間の開始時刻の前後関係について検討したので、その結果を基礎検討として説明する。そこで、まず画素回路およびマルチプレクサの各構成について説明し、次に画素回路の駆動方法を第１の基礎検討の駆動方法と第２の基礎検討の駆動方法とに分けて説明する。なお、基礎検討には、駆動方法が異なる第１の基礎検討と第２の基礎検討とが含まれるが、各基礎検討では、有機ＥＬ表示装置の画素回路およびマルチプレクサは同じものを使用した。
　以下で説明するトランジスタは、特に断らない限りＰチャネル型であるが、Ｐチャネル型に限定されず、Ｎチャネル型であっても良い。また、トランジスタは例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）であるが、ＴＦＴに限定されるものではない。Ｐチャネル型のトランジスタは、ゲート端子にローレベルの電位が与えられたときにオン状態になり、ハイレベルの電位が与えられたときにオフ状態になる。
＜１．１　デマルチプレクサ部の回路構成＞
　ＳＳＤ方式を実現するデマルチプレクサの構成および動作について説明する。有機ＥＬ表示装置は、通常複数個のデマルチプレクサを備えているが、ここではそのうちの１個のマルチプレクサを例に挙げて説明する。図１はデマルチプレクサ４１１と２つの画素回路１１ａ、１１ｂとの接続関係を示す図である。図１に示すように、デマルチプレクサには２個の選択トランジスタＭｓ１、Ｍｓ２が含まれている。選択トランジスタＭｓ１のゲート端子はデータ制御線ＡＳＷ１に接続され、選択トランジスタＭｓ２のゲート端子はデータ制御線ＡＳＷ２に接続されている。初期化期間の終了後に、データ線ドライバ（不図示）から出力線ｄ１を介して、画素回路１１ａに書き込むべきデータ信号と画素回路１１ｂに書き込むべきデータ信号とが時分割されて含まれるデータ信号Ｖ＜１＞がデマルチプレクサ４１１に入力される。このとき、データ制御線ＡＳＷ１に与えられるデータ選択信号ＡＳ１はＨレベルからＬレベルに変化する。これにより、Ｌレベルのデータ選択信号ＡＳ１が選択トランジスタＭｓ１のゲート端子に与えられ、選択トランジスタＭｓ１はオン状態になり、データ信号Ｖ＜１＞に含まれ、画素回路１１ａに書き込まれるべきデータ信号を選択してデータ線Ｄ１に出力する。
　なお、本明細書では、走査信号，データ選択信号などのように、ハイレベルまたはローレベルの２値のいずれかをとる信号では、ハイレベルを「Ｈレベル」と記載し、ローレベルを「Ｌレベル」と記載する。画像を表示するデータ信号またはデータ電圧でも同様に、低いレベルの電圧を「ローレベル」、高いレベルの電圧を「ハイレベル」と呼ぶ。本明細書では、主にＰチャネル型トランジスタによって構成された画素回路について説明しているので、最大階調である２５５階調またはそれに近い階調（白または白に近い階調値の画像）のデータ電圧のレベルを「ローレベル」と呼び、最小階調である０階調またはそれに近い階調（黒または黒に近い階調値の画像）のデータ電圧のレベルを「ハイレベル」と呼ぶ。一方、Ｎチャネル型トランジスタによって構成された画素回路の場合は、最小階調である０階調またはそれに近い階調（黒または黒に近い階調値の画像）のデータ電圧のレベルを「ローレベル」と呼び、最大階調である２５５階調またはそれに近い階調（白または白に近い階調値の画像）のデータ電圧のレベルを「ハイレベル」と呼ぶ。
　次に、データ選択信号ＡＳ１がＬレベルからＨレベルに変化し、データ制御線ＡＳＷ２に与えられるデータ選択信号ＡＳ２がＨレベルからＬレベルに変化する。これにより、Ｌレベルのデータ選択信号ＡＳ２が選択トランジスタＭｓ２のゲート端子に与えられると、選択トランジスタＭｓ２はオン状態になり、データ信号Ｖ＜１＞に含まれ、画素回路１１ｂに書き込まれるべきデータ信号を選択してデータ線Ｄ２に供給する。次に、走査線に与えられる走査信号ＳＣＡＮがＨレベルからＬレベルに変化すると、各データ線Ｄ１、Ｄ２に供給された各データ信号は、データ線Ｄ１、Ｄ２にそれぞれ接続された画素回路１１ａ、１１ｂに書き込まれる。なお、図１に示すデマルチプレクサ４１１は２個の選択トランジスタＭｓ１、Ｍｓ２を含むが、３個以上の選択トランジスタを含んでいても良い。
＜１．２　画素回路の構成＞
　次に、画素回路１１ａおよび画素回路１１ｂの構成について説明する。図２は、デマルチプレクサに接続された２つの画素回路１１ａ、１１ｂと各種配線との接続関係を示す回路図である。図２に示すように、選択トランジスタＭｓ１のドレイン端子は、データ線Ｄ１を介して画素回路１１ａに接続され、選択トランジスタＭｓ２のドレイン端子は、データ線Ｄ２を介して画素回路１１ｂに接続されている。画素回路１１ａと画素回路１１ｂは同じ構成であるので、以下では特に断らない限り画素回路１１ａについて説明する。
　画素回路１１ａは、１個の有機ＥＬ素子ＯＬＥＤ、７個のトランジスタＭ１～Ｍ７、および１個のストレージキャパシタＣｓｔを含んでいる。より詳細には、画素回路１１ａは、有機ＥＬ素子ＯＬＥＤ、駆動トランジスタＭ１、書込用トランジスタＭ２、補償用トランジスタＭ３、第１初期化用トランジスタＭ４、電源供給用トランジスタＭ５、発光制御用トランジスタＭ６、第２初期化用トランジスタＭ７を含む。
　駆動トランジスタＭ１は、ゲート端子、第１導通端子、および第２導通端子を有している。駆動トランジスタＭ１の第１導通端子は、電源供給用トランジスタＭ５を介してＨレベル電源線ＥＬＶＤＤに接続される導通端子であり、第２導通端子は、発光制御用トランジスタＭ６を介して有機ＥＬ素子ＯＬＥＤに接続される導通端子である。駆動トランジスタＭ１では、キャリアの流れに応じて、第１導通端子および第２導通端子がそれぞれソース端子およびドレイン端子となったり、ドレイン端子およびソース端子となったりする。以下の説明では、Ｐチャネル型トランジスタのキャリアであるホールが第１導通端子から第２導通端子に流れるので、第１導通端子がソース端子になり、第２導通端子がドレイン端子になる。
　画素回路１１ａ、１１ｂが形成された基板には、走査線Ｓｊ、前走査線Ｓｊ－１（「ディスチャージ線」とも呼ぶ）、エミッション線Ｅｊ、データ線Ｄｉ、Ｈレベル電源線ＥＬＶＤＤ、Ｌレベル電源線ＥＬＶＳＳ、および初期化線Ｖｉｎｉが配設されている。書込用トランジスタＭ２は、走査線Ｓｊにゲート端子が接続され、データ線Ｄｉにソース端子が接続されており、走査線Ｓｊの選択に応じてデータ線Ｄｉに供給されたデータ信号を駆動トランジスタＭ１の第１導通端子に供給する。
　駆動トランジスタＭ１の第１導通端子は、書込用トランジスタＭ２のドレイン端子に接続され、ゲート端子はノードＮ１に接続されている。ノードＮ１は、後述する補償用トランジスタＭ３の第２導通端子と、ストレージキャパシタＣｓｔの第１端子とが接続された節点であり、ノードＮ１に与えられるデータ信号の電圧（データ電圧）でストレージキャパシタＣｓｔが充電される。駆動トランジスタＭ１は、ストレージキャパシタＣｓｔを充電するデータ電圧に応じて決まる駆動電流Ｉを有機ＥＬ素子ＯＬＥＤに供給する。
　補償用トランジスタＭ３は、駆動トランジスタＭ１のゲート端子と第２導通端子との間に設けられている。補償用トランジスタＭ３のゲート端子は走査線Ｓｊに接続されている。補償用トランジスタＭ３は、走査線Ｓｊがアクティブになれば導通し、駆動トランジスタＭ１をダイオード接続する。これにより、ノードＮ１の電位Ｖｎ１は、次式（５）で表されるように、データ電圧よりも駆動トランジスタＭ１のしきい値電圧の絶対値｜Ｖｔｈ｜だけ低くなる。このノードＮ１の電位Ｖｎ１は、ゲート電圧Ｖｇとして駆動トランジスタＭ１のゲート端子に与えられる。
　　　　　Ｖｎ１＝Ｖｄａｔａ－｜Ｖｔｈ｜　…　（５）
ここで、Ｖｄａｔａはデータ電圧であり、Ｖｔｈは駆動トランジスタＭ１のしきい値電圧であり、Ｐチャネル型トランジスタではＶｔｈ＜０であり、Ｎチャネル型トランジスタではＶｔｈ＞０である。なお、本実施形態では、駆動トランジスタＭ１にはＰチャネル型トランジスタが用いられている。
　第１初期化用トランジスタＭ４は、前走査線Ｓｊ－１にゲート端子が接続され、駆動トランジスタＭ１のゲート端子と初期化線Ｖｉｎｉとの間に設けられている。第１初期化用トランジスタＭ４は、前走査線Ｓｊ－１がアクティブになれば導通し、ノードＮに初期化電位Ｖｉｎｉ与えることによってノードＮ１の電位を初期化する。これにより、駆動トランジスタＭ１のゲート端子に初期化電位Ｖｉｎｉが与えられる。
　電源供給用トランジスタＭ５は、ゲート端子がエミッション線Ｅｊに接続され、Ｈレベル電源線ＥＬＶＤＤと駆動トランジスタＭ１の第１導通端子との間に設けられている。電源供給用トランジスタＭ５は、エミッション線Ｅｊの選択に応じてＨレベル電圧ＥＬＶＤＤを駆動トランジスタＭ１の第１導通端子に供給する。
　発光制御用トランジスタＭ６は、エミッション線Ｅｊにゲート端子が接続され、駆動トランジスタＭ１と第２初期化用トランジスタＭ７との間に設けられている。発光制御用トランジスタＭ６は、エミッション線Ｅｊの選択に応じて駆動トランジスタＭ１の第２導通端子と有機ＥＬ素子ＯＬＥＤとを導通させる。これにより、駆動トランジスタＭ１によって電流値を制御された駆動電流が駆動トランジスタＭ１から有機ＥＬ素子ＯＬＥＤに流れる。
　第２初期化用トランジスタＭ７は、走査線Ｓｊにゲート端子が接続され、有機ＥＬ素子ＯＬＥＤのアノードと初期化線Ｖｉｎｉとの間に設けられている。第２初期化用トランジスタＭ７は、走査線Ｓｊが選択されたときに初期化信号ＤＩＳを有機ＥＬ素子ＯＬＥＤのアノードに与え、アノードの電位を初期化する。
　ストレージキャパシタＣｓｔの第１端子はノードＮ１に接続され、第２端子はＨレベル電源線ＥＬＶＤＤに接続されている。ストレージキャパシタＣｓｔは、補償用トランジスタＭ３および第１初期化用トランジスタＭ４がオフ状態のときのノードＮ１の電位を保持する。
　有機ＥＬ素子ＯＬＥＤは、アノード（有機ＥＬ素子ＯＬＥＤの一端）が発光制御用トランジスタＭ６を介して駆動トランジスタＭ１の第２導通端子に接続され、カソード（有機ＥＬ素子ＯＬＥＤの他端）がＬレベル電源線ＥＬＶＳＳに接続されており、駆動トランジスタＭ１から供給される駆動電流が流れるとその電流値に応じた輝度で発光する。なお、画素回路１１ｂの動作も上記画素回路１１ａの動作と同じであるので、その説明を省略する。
＜１．３　第１の基礎検討の駆動方法＞
　図３は、第１の基礎検討において、画素回路１１ａおよび画素回路１１ｂを駆動する方法を示すタイミングチャートである。第１の基礎検討では、図３に示すように、図２に示す回路図の画素回路１１ａに接続されたデータ線Ｄ１にデータ信号を供給する期間（「第１データ期間ＤＴ１」と呼ぶ）、および画素回路１１ｂに接続されたデータ線Ｄ２にデータ信号を供給する期間（「第２データ期間ＤＴ２」と呼ぶ）と重なるように、データ線Ｄ１に供給されたデータ信号を画素回路１１ａに書き込み、データ線Ｄ２に供給されたデータ信号を画素回路１１ｂに書き込むための走査線選択期間ＳＣＮが設定されている。
　図３に示すタイミングチャートに記載された２つの１水平期間（１Ｈ）のうち先の水平期間（「第１水平期間１Ｈａ」と呼ぶ）に設けられた初期化期間ＰＳＣＮは、後の水平期間（「第２水平期間１Ｈｂ」と呼ぶ）においてデータ信号を書き込むべき画素回路のノードの電位を初期化する期間であるとともに、直前走査時にデータ信号を書き込む走査線選択期間でもある。
　まず第１水平期間１Ｈａの時刻ｔ１において、画素回路１１ａおよび画素回路１１ｂの前走査線Ｓｊ－１に供給される初期化信号ＤＩＳ（「ディスチャージ信号」とも呼ぶ）がＨレベルからＬレベルに変化する。このため、第１初期化用トランジスタＭ４がオン状態になり、初期化線Ｖｉｎｉから初期化信号ＤＩＳが第１初期化用トランジスタＭ４を介してノードＮ１に供給され、駆動トランジスタＭ１のゲート端子に与えられる。これにより、画素回路１１ａのノードＮ１の電位が初期化され、直前走査時の走査線選択期間に書き込まれたデータ電圧から、ローレベルよりもさらに低い初期化電位Ｖｉｎｉに低下する。同様に、画素回路１１ｂのノードＮ２の電位も、直前走査時に書き込まれたデータ電圧から、ローレベルよりもさらに低い初期化電位Ｖｉｎｉに低下する。このとき、前走査線Ｓｊ－１に供給される初期化信号ＤＩＳは、直前走査時に走査線に与えられる走査信号である。
　第１水平期間１Ｈａから第２水平期間１Ｈｂに移行する時刻ｔ２において、初期化信号ＤＩＳはＬレベルからＨレベルに変化し、第１初期化用トランジスタＭ４はオフ状態になる。時刻ｔ３において、走査線Ｓｊに供給される走査信号ＳＣＡＮはＨレベルからＬレベルに変化し、時刻ｔ７までＬレベルを維持する。これにより、時刻ｔ３から時刻ｔ７まで、書込用トランジスタＭ２および補償用トランジスタＭ３がオン状態になる。同時にデータ制御線ＡＳＷ１に供給されるデータ選択信号ＡＳ１がＨレベルからＬレベルに変化して選択トランジスタＭｓ１がオン状態になり、画素回路１１ａに書き込まれるべきデータ信号がデータ線Ｄ１に供給される。
　このとき、画素回路１１ａの書込用トランジスタＭ２および補償用トランジスタＭ３がオン状態になっているので、データ線Ｄ１に供給されたデータ信号は、書込用トランジスタＭ２、駆動トランジスタＭ１、補償用トランジスタＭ３を介してノードＮ１に与えられる。これにより、画素回路１１ａのノードＮ１の電位は、時刻ｔ３から走査線選択期間ＳＣＮが終了する時刻ｔ７までの期間に、初期化電位Ｖｉｎｉから上式（５）で表される電位Ｖｎ１まで上昇する。一方、時刻ｔ３から時刻ｔ５まで、画素回路１１ｂのデータ線Ｄ２には直前走査時に書き込まれたデータ信号が保持されている。このため、走査線選択期間ＳＣＮのうちの時刻ｔ３から時刻ｔ５までの期間に、データ線Ｄ２に保持されていたデータ信号が初期化された画素回路１１ｂのノードＮ２に書き込まれる。時刻ｔ４において、データ制御線ＡＳＷ１に供給されるデータ選択信号ＡＳ１がＬレベルからＨレベルに変化し、選択トランジスタＭｓ１がオフ状態になる。
　時刻ｔ５において、画素回路１１ｂに書き込まれるべきデータ信号がデータ線ドライバからデマルチプレクサ４１１に与えられる。また、データ制御線ＡＳＷ２に供給されるデータ選択信号ＡＳ２がＨレベルからＬレベルに変化して選択トランジスタＭｓ２がオン状態になり、画素回路１１ｂに書き込まれるべきデータ信号が、時刻ｔ５から時刻ｔ６までの第２データ期間ＤＴ２の間、出力線ｄ１から選択トランジスタＭｓ２を介してデータ線Ｄ２に供給される。
　このとき、走査信号ＳＣＡＮは時刻ｔ３から連続してＬレベルを維持しているので、画素回路１１ｂの書込用トランジスタＭ２および補償用トランジスタＭ３は引き続きオン状態になっている。しかし、上述のように、走査線選択期間ＳＣＮのうちの時刻ｔ３から時刻ｔ５までの期間に、画素回路１１ｂのノードＮ２の電位は初期化電位Ｖｉｎｉから上昇している。このため、画素回路１１ｂに書き込まれるべきデータ信号の電位がすでに書き込まれている電位よりも高い場合には、時刻ｔ５から時刻ｔ６までの期間にその差分だけデータ信号がノードＮ２に書き込まれ、すでに書き込まれている電位よりも低い場合には、後述するようにデータ信号はノードＮ２に書き込まれない。
　時刻ｔ６において、データ選択信号ＡＳ２がＬレベルからＨレベルに変化し、選択トランジスタＭｓ２がオフ状態になる。これにより、第２データ期間ＤＴ２が終了する。さらに、時刻ｔ７において走査信号ＳＣＡＮがＬレベルからＨレベルに変化し、第２水平期間１Ｈｂが終了する。なお、データ線Ｄ１およびデータ線Ｄ２に供給されたデータ信号は、次の走査時に書き込むべき新たなデータ信号が供給されるまでデータ線Ｄ１およびデータ線Ｄ２にそれぞれ保持される。
＜１．４　第１の基礎検討の場合の課題＞
　第１の基礎検討において説明した駆動方法には、次の２つの課題がある。まず、第１の課題について説明する。図３に示すタイミングチャートにおいて、画素回路１１ｂに注目すると、時刻ｔ３において走査信号ＳＣＡＮがＨレベルからＬレベルに変化したとき、データ線Ｄ２には、直前走査時に書き込まれたデータ信号が残っている。このため、時刻ｔ３から時刻ｔ４までの期間に、画素回路１１ａのノードＮ１にデータ信号が書き込まれると同時に、直前走査時に書き込まれ、データ線Ｄ２に残っていたデータ信号が画素回路１１ｂのノードＮ２に書き込まれる。このとき、データ線Ｄ２に保持されていたデータ信号がハイレベル（黒または黒に近い階調の画像を表示するレベル）のデータ信号であれば、当該ハイレベルのデータ信号がノードＮ２に書き込まれる。これにより、駆動トランジスタＭ１のゲート端子の電圧はハイレベルになり、駆動トランジスタＭ１はオフ状態になる。
　さらに、走査線選択期間ＳＣＮの残りの期間である時刻ｔ５から時刻ｔ６までの第２データ期間ＤＴ２にデータ線Ｄ２に供給されたデータ信号がローレベルのデータ信号（白または白に近い階調の画像を表示するレベル）である場合、書込用トランジスタＭ２がオン状態になって当該ローレベルのデータ信号がデータ線Ｄ２から駆動トランジスタＭ１の第１導通端子に与えられても、駆動トランジスタＭ１のゲート端子の電圧はハイレベルのままであるため、駆動トランジスタＭ１はオフ状態を維持する。その結果、データ線Ｄ２に供給されたローレベルのデータ信号をノードＮ２に書き込むことができないので、当該データ信号に応じた画像を表示することはできない。
　なお、図３では、走査信号ＳＣＡＮがＨレベルからＬレベルに変化する時刻ｔ３において、画素回路１１ａにデータ信号を書き込むので、画素回路１１ａでは上記のような課題は生じない。しかし、走査信号ＳＣＡＮがＨレベルからＬレベルに変化する時刻が、画素回路１１ａにデータ信号を書き込む時刻よりも早い場合には、画素回路１１ａでも同様の課題が発生する。
　次に第２の課題について説明する。図３に示す時刻ｔ３において、走査信号ＳＣＡＮがＨレベルからＬレベルに変化すると同時に、データ線Ｄ１から画素回路１１ａにデータ信号が書き込まれるとともに、駆動トランジスタＭ１のしきい値電圧を補償する「データ書込＆しきい値補償期間」（以下「補償期間」とも呼ぶ）も時刻ｔ３から開始する。これに対し、データ線Ｄ２から画素回路１１ｂに書き込むべきデータ信号が書き込まれるのは時刻ｔ５からであるので、画素回路１１ｂの補償期間は時刻ｔ５から開始する。
　走査信号ＳＣＡＮがＬレベルを維持するのは時刻ｔ７までである。このため、画素回路１１ａの補償期間は、時刻ｔ３から時刻ｔ７までの期間であり、画素回路１１ｂの補償期間である時刻ｔ５から時刻ｔ７までの期間に比べて長くなる。その結果、画素回路１１ａのノードＮ１に書き込まれるデータ電圧は所定のレベルに到達するが、画素回路１１ｂのノードＮ２に書き込まれたデータ電圧は所定のレベルまで到達しきれない場合がある。この場合、画素回路１１ａの駆動電流と画素回路１１ｂの駆動電流の電流値が異なるので、隣接する画素回路間で輝度ムラが発生する。
＜１．５　第２の基礎検討における駆動方法＞
　第１の基礎検討において説明した課題は、走査線選択期間が第１データ期間および第２データ期間のいずれとも重なるように設定されたために生じた。そこで、第２の基礎検討では、第１データ期間、第２データ期間、および走査線選択期間が互いに重ならないようにそれらを設定する。
　図４は、第２の基礎検討において、画素回路１１ａおよび画素回路１１ｂを駆動する方法を示すタイミングチャートである。図４に示すタイミングチャートは、図３に示すタイミングチャートと共通する部分が多いので、共通する部分の説明を省略し、異なる部分について説明する。図３では、時刻ｔ３において、走査線に供給される走査信号ＳＣＡＮがＨレベルからＬレベルに変化し、時刻ｔ７までＬレベルを維持していた。このため、走査信号ＳＣＡＮは、第１データ期間ＤＴ１が開始する時刻ｔ３から、第２データ期間ＤＴ２が終了する時刻ｔ６よりも遅い時刻ｔ７までＬレベルを維持していた。
　これに対し、図４に示すタイミングチャートでは、画素回路１１ａの第１データ期間ＤＴ１となる時刻ｔ３から時刻ｔ４までの期間、および画素回路１１ｂの第２データ期間ＤＴ２となる時刻ｔ５から時刻ｔ６までの期間では、走査信号ＳＣＡＮはＨレベルを維持している。
　走査線選択期間ＳＣＮでは、時刻ｔ７において、走査信号ＳＣＡＮがＨレベルからＬレベルに変化すると、画素回路１１ａの書込用トランジスタＭ２および補償用トランジスタＭ３がオン状態になる。これにより、画素回路１１ａでは、データ線Ｄ１に保持されているデータ信号が書込用トランジスタＭ２、駆動トランジスタＭ１、および補償用トランジスタＭ３を介してノードＮ１に書き込まれる。その結果、ノードＮ１の電位は、時刻ｔ７において初期化電位Ｖｉｎｉから上昇し始め、時刻ｔ８まで上昇する。
　画素回路１１ｂでも、データ線Ｄ２に保持されているデータ信号が書込用トランジスタＭ２、駆動トランジスタＭ１、および補償用トランジスタＭ３を介してノードＮ２に書き込まれる。これにより、ノードＮ２の電位は、時刻ｔ７において初期化電位Ｖｉｎｉから上昇し始め、時刻ｔ８まで上昇する。このようにして、時刻ｔ７から時刻ｔ８までの走査線選択期間ＳＣＮに、画素回路１１ａに書き込まれるべきデータ信号がデータ線Ｄ１から画素回路１１ａのノードＮ１に書き込まれ、同時に画素回路１１ｂに書き込まれるべきデータ信号がデータ線Ｄ２から画素回路１１ｂのノードＮ２に書き込まれる。
＜１．６　第２の基礎検討の課題＞
　第２の基礎検討において説明した駆動方法には、次のような課題がある。第２の基礎検討では、画素回路１１ａに書き込むべきデータ信号をデータ線Ｄ１に供給する第１データ期間ＤＴ１、画素回路１１ｂに書き込むべきデータ信号をデータ線Ｄ２に供給する第２データ期間ＤＴ２、およびデータ信号をデータ線Ｄ１およびデータ線Ｄ２から画素回路１１ａおよび画素回路１１ｂにそれぞれ書き込む走査線選択期間ＳＣＮを互いに重ならないように設定する。
　しかし、第２水平期間１Ｈｂの長さは表示装置の解像度（走査線の本数）によって決まる。特に近年では、表示画像の高精細化に伴って１水平期間が短くなっているが、その場合でも、第１データ期間ＤＴ１、第２データ期間ＤＴ２、および走査線選択期間ＳＣＮを第２水平期間１Ｈｂ内に収めなければならないという制約を受ける。このため、走査線選択期間ＳＣＮを長くすると、第１および第２データ期間ＤＴ１、ＤＴ２が短くなる。その結果、データ線Ｄ１、Ｄ２の電圧が本来書き込みたい所望のデータ電圧に到達する前に、第１および第２データ期間ＤＴ１、ＤＴ２が終了してしまう場合がある。この場合、データ線Ｄ１、Ｄ２の充電が不足するので、本来書き込まれるべきデータ電圧よりも低い電圧値のデータ電圧が画素回路１１ａおよび画素回路１１ｂのノードＮ１、Ｎ２にそれぞれ書き込まれてしまう。
　一方、走査線選択期間ＳＣＮを短くすると、第１および第２データ期間ＤＴ１、ＤＴ２を長くすることができるので、データ線Ｄ１、Ｄ２の充電不足は解消される。しかし、データ線Ｄ１、Ｄ２にそれぞれ供給されたデータ信号を画素回路１１ａおよび画素回路１１ｂのノードＮ１、Ｎ２にそれぞれ書き込む走査線選択期間ＳＣＮが短くなる。このため、各ノードＮ１、Ｎ２には、本来書き込まれるべきデータ電圧よりも低い電圧値のデータ電圧が書き込まれてしまう。また、走査線選択期間ＳＣＮは駆動トランジスタＭ１のしきい値電圧Ｖｔｈのばらつきを補償する補償期間でもあるので、走査線選択期間ＳＣＮが短くなれば補償期間を十分確保することができなくなり、輝度ムラの抑制が不十分になる。
　このように、第１の基礎検討および第２の基礎検討において検討した駆動方法は、それぞれ課題がある。そこで、これらの課題の解決することが可能な実施形態について以下に説明する。
＜２．第１の実施形態＞
＜２．１　全体構成＞
　図５は、第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。有機ＥＬ表示装置は、ＲＧＢからなる３原色によるカラー表示が可能なアクティブマトリクス型表示装置である。図５に示すように、有機ＥＬ表示装置は、表示部１０、表示制御回路２０、データ線ドライバ３０、選択出力回路４０、走査線ドライバ５０、およびエミッション線ドライバ６０を備えている。有機ＥＬ表示装置は、選択出力回路４０を介して、データ線ドライバ３０から各データ線にデータ信号を供給するＳＳＤ方式を採用した表示装置である。本実施形態では、データ線ドライバ３０によりデータ線駆動回路が実現され、走査線ドライバ５０により走査線駆動回路が実現される。
　表示部１０には、ｍ×２（ｍは２以上の整数）本のデータ線が配置されている。より詳細には、データ線Ｄｒ１～Ｄｒ（２ｍ／３）、データ線Ｄｇ１～Ｄｇ（２ｍ／３）、およびデータ線Ｄｂ１～Ｄｂ（２ｍ／３）が配置され、さらにこれらのデータ線と直交するｎ本の走査線Ｓ１～Ｓｎとが配置されている。また、表示部１０は、各データ線と各走査線との交差点毎に画素回路１１ｒ、１１ｇ、１１ｂが設けられている。より詳細には、（２ｍ／３）本のデータ線Ｄｒ１～Ｄｒ（２ｍ／３）とｎ本の走査線Ｓ１～Ｓｎとの交差点に対応して（２／３）ｍ×ｎ個の画素回路１１ｒが設けられ、（２ｍ／３）本のデータ線Ｄｇ１～Ｄｇ（２ｍ／３）とｎ本の走査線Ｓ１～Ｓｎとの交差点に対応して（２／３）ｍ×ｎ個の画素回路１１ｇが設けられ、（２ｍ／３）本のデータ線Ｄｂ１～Ｄｂ（２ｍ／３）とｎ本の走査線Ｓ１～Ｓｎとの交差点に対応して（２／３）ｍ×ｎ個の画素回路１１ｂが設けられている。このため、表示部１０には、全部で２×ｍ×ｎ個の画素回路が設けられている。
　表示部１０には、ｎ本の走査線Ｓ１～Ｓｎと平行に、ｎ本の制御線としてのエミッション線Ｅ１～Ｅｎが配置されている。データ線Ｄｒ１～Ｄｒ（２ｍ／３）、Ｄｇ１～Ｄｇ（２ｍ／３）、Ｄｂ１～Ｄｂ（２ｍ／３）は選択出力回路４０に接続されている。ｎ本の走査線Ｓ１～Ｓｎは走査線ドライバ５０に接続されている。ｎ本のエミッション線Ｅ１～Ｅｎはエミッション線ドライバ６０に接続されている。
　また、表示部１０には、画素回路１１ｒ、１１ｇ、１１ｂに共通の電源線が配置されている。より詳細には、後述の有機ＥＬ素子（「電流により駆動される表示素子」とも呼ぶ）を駆動するためのＨレベル電圧ＥＬＶＤＤを供給する電源線（以下「Ｈレベル電源線」と呼び、Ｈレベル電圧と同じく符号ＥＬＶＤＤで表す。）および有機ＥＬ素子を駆動するためのＬレベル電圧ＥＬＶＳＳを供給する電源線（以下「Ｌレベル電源線」と呼び、Ｌレベル電圧と同じく符号ＥＬＶＳＳで表す。）が配置されている。さらに、後述の初期化動作のための初期化電位Ｖｉｎｉを供給する初期化線（初期化電位と同じく符号Ｖｉｎｉで表す。）が配置されている。これらの電位は、電源回路（不図示）から供給される。本実施形態では、Ｈレベル電源線ＥＬＶＤＤにより第１電源線が実現され、Ｌレベル電源線ＥＬＶＳＳにより第２電源線が実現されている。
　２ｍ／３本のデータ線Ｄｒ１～Ｄｒ（２ｍ／３）には、２ｍ／３個のデータキャパシタＣｄｒ１～Ｃｄｒ（２ｍ／３）がそれぞれ接続されている。２ｍ／３本のデータ線Ｄｇ１～Ｄｇ（２ｍ／３）には、２ｍ／３個のデータキャパシタＣｄｇ１～Ｃｄｇ（２ｍ／３）がそれぞれ接続されている。２ｍ／３本のデータ線Ｄｂ１～Ｄｂ（２ｍ／３）には、２ｍ／３個のデータキャパシタＣｄｂ１～Ｃｄｂ（２ｍ／３）がそれぞれ接続されている。なお、各データキャパシタの一端（データ線が接続されていない側）は例えば接地されているが、本発明はこれに限定されるものではない。また、データキャパシタＣｄｒ１～Ｃｄｒ（２ｍ／３）、データキャパシタＣｄｇ１～Ｃｄｇ（２ｍ／３）、データキャパシタＣｄｂ１～Ｃｄｂ（２ｍ／３）をまとめてデータ容量素子と呼ぶことがある。なお、各データキャパシタの一端（データ線が接続されていない側）は例えば接地されているが、これに限定されるものではない。また、データキャパシタは、上記データキャパシタと、データ線の寄生容量とによって構成されていても良く、あるいは、データ線の寄生容量だけで構成されていても良い。このように、本明細書におけるデータ容量素子は少なくとも寄生容量を含む。
　表示制御回路２０は、データ線ドライバ３０、選択出力回路４０、走査線ドライバ５０、およびエミッション線ドライバ６０に各種制御信号を出力する。より詳細には、表示制御回路２０は、データ線ドライバ３０にデータスタートパルスＤＳＰ、データクロックＤＣＫ、表示データＤＡ、およびラッチパルスＬＰを出力する。表示データＤＡには、Ｒデータ、Ｇデータ、およびＢデータが含まれる。表示制御回路２０はまた、選択出力回路４０にデータ選択信号ＡＳ１、ＡＳ２を出力する。表示制御回路２０はまた、走査線ドライバ５０に走査スタートパルスＳＳＰおよび走査クロックＳＣＫを出力する。表示制御回路２０はさらに、エミッション線ドライバ６０にエミッションスタートパルスＥＳＰおよびエミッションクロックＥＣＫを出力する。
　データ線ドライバ３０は、図示しないｍビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｍ個のＤ／Ａコンバータなどを含んでいる。シフトレジスタは、互いに縦続接続されたｍ個の双安定回路を有し、初段に供給されたデータスタートパルスＤＳＰをデータクロックＤＣＫに同期して転送し、各段からサンプリングパルスを出力する。サンプリングパルスの出力タイミングに合わせて、サンプリング回路には表示データＤＡが供給される。サンプリング回路は、サンプリングパルスに従って表示データＤＡを記憶する。サンプリング回路に１行分の表示データＤＡが記憶されると、表示制御回路２０はラッチ回路に対してラッチパルスＬＰを出力する。ラッチ回路は、ラッチパルスＬＰを受け取ると、サンプリング回路に記憶された表示データＤＡを保持する。Ｄ／Ａコンバータは、データ線ドライバ３０のｍ個の出力端子（不図示）にそれぞれ接続されたｍ本の出力線ｄ１～ｄｍに対応して設けられており、ラッチ回路に保持された表示データＤＡをアナログ電圧信号であるデータ信号に変換し、得られたデータ信号を出力線ｄ１～ｄｍに供給する。本実施形態に係る表示装置はＲＧＢからなる３原色によるカラー表示を行い、かつＳＳＤ方式を採用しているので、Ｒデータ信号、Ｇデータ信号、およびＢデータ信号が時分割されて各出力線に出力される。
　選択出力回路４０は、ｍ個のデマルチプレクサ４１１～４１ｍを含んでいる。例えばデマルチプレクサ４１１の入力端は１本の出力線ｄ１に接続されている。デマルチプレクサ４１１は２個の出力端を有し、各出力端はそれぞれデータ線Ｄｒ１およびデータ線Ｄｇ１に接続されている。デマルチプレクサ４１１の動作は、データ選択信号ＡＳ１およびデータ選択信号ＡＳ２により制御され、時分割的に供給されるＲデータ信号およびＧデータ信号は、２個の出力端からデータ線Ｄｒ１およびデータ線Ｄｇ１にそれぞれ供給される。
　同様に、デマルチプレクサ４１２は、データ選択信号ＡＳ１およびデータ選択信号ＡＳ２により制御され、時分割的に供給されるＢデータ信号およびＲデータ信号は、２個の出力端からデータ線Ｄｂ１およびデータ線Ｄｒ２にそれぞれ供給される。このように、ＳＳＤ方式を採用した表示装置では、採用しない場合に比べて、データ線ドライバ３０に接続される出力線の本数を減らすことができ、例えば上記の場合には出力線の本数を２ｍ本からｍ本に減らすことができる。
　走査線ドライバ５０は、ｎ本の走査線Ｓ１～Ｓｎを駆動する。より詳細には、走査線ドライバ５０は、図示しないシフトレジスタおよびバッファなどを含んでいる。シフトレジスタは、走査クロックＳＣＫに同期して走査スタートパルスＳＳＰを順に転送する。シフトレジスタの各段からの出力である走査信号は、バッファを経由して対応する走査線Ｓ１～Ｓｎに順次供給される。アクティブな（本実施形態ではＬレベルの）走査信号により、走査線Ｓｊに接続された２ｍ個の画素回路からなる画素が一括して選択される。
　エミッション線ドライバ６０は、ｎ本のエミッション線Ｅ１～Ｅｎを駆動する。より詳細には、エミッション線ドライバ６０は、図示しないシフトレジスタおよびバッファなどを含んでいる。シフトレジスタは、エミッションクロックＥＣＫに同期してエミッションスタートパルスＥＳＰを順に転送する。シフトレジスタの各段からの出力であるエミッション信号は、バッファを経由して対応するエミッション線Ｅｊに供給される。
　図５には、一例として、走査線ドライバ５０を表示部１０の一端側（図５に示す表示部１０の左側）に配置し、エミッション線ドライバ６０を表示部１０の他端側（図５に示す表示部１０の右側）に配置した有機ＥＬ表示装置が示されている。しかし、これに限定されず、例えば、走査線ドライバ５０およびエミッション線ドライバ６０を表示部１０の両側に配置した両側入力構造であっても良い。なお、本実施形態において、「所定数のデータ線」とはＲＧＢの各データ線Ｄｒ、Ｄｇ、Ｄｂから選択された２本のデータ線をいい、「所定数のデータ信号」とはＲＧＢの各データ信号から選択された２つのデータ信号をいう。
　＜２．２　デマルチプレクサの構成＞
　図６は、図５に示す有機ＥＬ表示装置の選択出力回路４０に含まれる一部のデマルチプレクサ４１１～４１３の構成を示す回路図である。デマルチプレクサ４１１～４１３は、データ線ドライバ３０から延びる出力線ｄ１～ｄ３と、各データ線Ｄｒ１～Ｄｂ２との間に設けられている。
　例えば、データ線ドライバ（不図示）から、時分割されたデータ信号Ｒ＜１＞とデータ信号Ｇ＜１＞を含むデータ信号Ｖ＜１＞がデマルチプレクサ４１１に与えられ、時分割されたデータ信号Ｂ＜１＞とデータ信号Ｒ＜２＞を含むデータ信号Ｖ＜２＞がデマルチプレクサ４１２に与えられ、時分割されたデータ信号Ｇ＜２＞とデータ信号Ｂ＜２＞を含むデータ信号Ｖ＜３＞がマルチプレクサに与えられた場合について説明する。
　図６に示すように、デマルチプレクサ４１１は、選択トランジスタＭｒ１と選択トランジスタＭｇ１とを含み、デマルチプレクサ４１２は、選択トランジスタＭｂ１と選択トランジスタＭｒ２とを含み、デマルチプレクサ４１３は、選択トランジスタＭｇ２と選択トランジスタＭｂ２とを含む。選択トランジスタＭｒ１、Ｍｂ１、Ｍｇ２の各ゲート端子にデータ制御線ＡＳＷ１からＬレベルのデータ選択信号ＡＳ１が与えられると、選択トランジスタＭｒ１は、データ信号Ｖ＜１＞からデータ信号Ｒ＜１＞を選択してデータ線Ｄｒ１に出力し、選択トランジスタＭｂ１は、データ信号Ｖ＜２＞からデータ信号Ｂ＜１＞を選択してデータ線Ｄｂ１に出力し、選択トランジスタＭｇ２は、データ信号Ｖ＜３＞からデータ信号Ｇ＜２＞を選択してデータ線Ｄｇ２に出力する。同様にして、選択トランジスタＭｇ１、Ｍｒ２、Ｍｂ２の各ゲート端子にデータ制御線ＡＳＷ２からＬレベルのデータ選択信号ＡＳ２が与えられると、選択トランジスタＭｇ１は、データ信号Ｖ＜１＞からデータ信号Ｇ＜１＞を選択してデータ線Ｄｇ１に出力し、選択トランジスタＭｒ２は、データ信号Ｖ＜２＞からデータ信号Ｒ＜２＞を選択してデータ線Ｄｒ２に出力し、選択トランジスタＭｂ２は、データ信号Ｖ＜３＞からデータ信号Ｂ＜２＞を選択してデータ線Ｄｂ２に出力する。このようにして、デマルチプレクサ４１１は、データ線Ｄｒ１にデータ信号Ｒ＜１＞を出力し、データ線Ｄｇ１にデータ信号Ｇ＜１＞を出力する。デマルチプレクサ４１２は、データ線Ｄｂ１にデータ信号Ｂ＜１＞を出力し、データ線Ｄｒ２にデータ信号Ｒ＜２＞を出力する。デマルチプレクサ４１３は、データ線Ｄｇ２にデータ信号Ｇ＜２＞を出力し、データ線Ｄｂ２にデータ信号Ｂ＜２＞を出力する。なお、各デマルチプレクサ４１１～４１３にそれぞれ接続された画素回路１１ｒ、１１ｇ、１１ｂの構成は、図２に示す画素回路１１ａ、１１ｂの構成と同じであるので、それらの説明を省略する。
＜２．３　駆動方法＞
　以下では、図５に示す各デマルチプレクサ４１１～４１ｍの代わりに、図２に示す画素回路１１ａ、１１ｂに、デマルチプレクサ４１１を用いてデータ信号を書き込む駆動方法を説明する。図２に示すデマルチプレクサ４１１は２個の選択トランジスタＭｓ１、Ｍｓ２を含み、各選択トランジスタに接続されたデータ線Ｄ１、Ｄ２は、画素回路１１ａ、１１ｂにそれぞれ接続されている。各選択トランジスタＭｓ１、Ｍｓ２のドレイン端子はそれぞれデータ線Ｄ１、Ｄ２に接続され、データ線Ｄ１、Ｄ２はそれぞれ画素回路１１ａ、１１ｂに接続されている。図７は、図２に示す画素回路１１ａおよび画素回路１１ｂを駆動する方法を示すタイミングチャートである。
　本実施形態では、走査線選択期間ＳＣＮの開始時刻を、第２データ期間ＤＴ２と少なくとも一部が重複し、かつ第２データ期間ＤＴ２の開始時刻よりも遅い時刻とする。図７に示す初期化期間ＰＳＣＮを含む第１水平期間１Ｈａは、図４に示す第１水平期間１Ｈａと同じであるので、その説明を省略する。
　第２水平期間１Ｈｂにおいて、時刻ｔ２から時刻ｔ３までの第１調整期間Ａ１の経過後、時刻ｔ３において、データ制御線ＡＳＷ１に供給されるデータ選択信号ＡＳ１がＨレベルからＬレベルに変化する。これにより、第１データ期間ＤＴ１が開始し、画素回路１１ａに書き込まれるべきデータ信号がデータ線Ｄ１に供給される。時刻ｔ４において、データ制御線ＡＳＷ１に供給されるデータ選択信号ＡＳ１はＬレベルからＨレベルに変化し、選択トランジスタＭｓ１はオフ状態になり、第１データ期間ＤＴ１が終了する。このとき、データ線Ｄ１の電位は、供給されたデータ信号に応じたレベルになる。データ線Ｄ１に供給されたデータ信号は、次の走査時においてデータ線Ｄ１に新たなデータ信号が供給されるまで保持される。
　時刻ｔ４から時刻ｔ５までの第２調整期間Ａ２の経過後、時刻ｔ５において、データ制御線ＡＳＷ２に供給されるデータ選択信号ＡＳ２がＨレベルからＬレベルに変化する。これにより、第２データ期間ＤＴ２が開始し、画素回路１１ｂに書き込まれるべきデータ信号がデータ線Ｄ２に供給される。時刻ｔ６において、走査信号ＳＣＡＮがＨレベルからＬレベルに変化し、走査線選択期間ＳＣＮが開始し、データ線Ｄ１に書き込まれたデータ信号を画素回路１１ａのノードＮ１に書き込むデータ書込みが開始され、データ線Ｄ２に書き込まれたデータ信号を画素回路１１ｂのノードＮ２に書き込むデータ書込みが開始される。なお、第２データ期間ＤＴ２の開始時刻ｔ５から走査線選択期間ＳＣＮの開始時刻ｔ６までの期間ＤＬ（以下「遅延期間ＤＬ」と呼ぶ）については後述する。
　時刻ｔ７において、データ選択信号ＡＳ２はＬレベルからＨレベルに変化し、選択トランジスタＭｓ２はオフ状態になる。これにより、第２データ期間ＤＴ２が終了する。このとき、データ線Ｄ２の電位は、供給されたデータ信号に応じた電位になっている。データ線Ｄ２に供給されたデータ信号は、次の走査時においてデータ線Ｄ２に新たなデータ信号が供給されるまでデータ線Ｄ２に保持される。
　時刻ｔ７から時刻ｔ８までの第３調整期間Ａ３の経過後、時刻ｔ８において走査信号ＳＣＡＮがＨレベルからＬレベルに変化し、走査線選択期間ＳＣＮが終了する。これにより、画素回路１１ａのノードＮ１および画素回路１１ｂのノードＮ２の電位は、それぞれ上式（５）で表される電位になり、これらの電位で、画素回路１１ａおよび画素回路１１ｂのストレージキャパシタＣｓｔがそれぞれ充電され、各駆動トランジスタＭ１のゲート端子に与えられる。電源供給用トランジスタＭ５がオン状態になったときに、画素回路１１ａおよび画素回路１１ｂの駆動トランジスタＭ１のソース端子にＨレベル電源線ＥＬＶＤＤからＨレベルの電圧が与えられ、駆動トランジスタＭ１がオン状態になる。このため、駆動トランジスタＭ１は、データ電圧に応じた駆動電流を有機ＥＬ素子ＯＬＥＤに供給する。その結果、各画素回路１１ａ、１１ｂはデータ信号に応じた輝度で発光する。
　なお、上記説明において、第１データ期間ＤＴ１においてデータ線Ｄ１に書き込まれるデータ信号を「第１データ信号」と呼び、第２データ期間ＤＴ２においてデータ線Ｄ２に書き込まれるデータ信号を「第２データ信号」と呼ぶ場合がある。また、上記説明では、走査線選択期間ＳＣＮが終了する時刻は、第２データ期間ＤＴ２が終了する時刻ｔ７よりも遅い時刻ｔ８であるとした。しかし、走査線選択期間ＳＣＮが終了する時刻は、第２データ期間ＤＴ２が終了する時刻ｔ６と同時に終了し、または時刻ｔ６よりも早く終了するようにしても良い。ただし、第２データ期間ＤＴ２が終了する時刻ｔ６と同時、またそれよりも早く終了する場合には、データ線Ｄ２に供給されるデータ電圧が本来書き込まれるべきデータ電圧に比べて低くならないように注意する必要がある。
　ＦＨＤ（Full High Definition）のパネル（画面解像度が１９２０×１０８０×ＲＧＢピクセル）の場合、例えば１水平期間の長さは８．１８μｓ程度になる。この場合、図７に示す第１および第２データ期間ＤＴ１、ＤＴ２はいずれも１．９３～２．７５μｓであり、第１の基礎検討の場合の第１および第２データ期間ＤＴ１、ＤＴ２（例えば、２．９４μｓ）よりも少し短くなっている。しかし、第２の基礎検討の場合の第１および第２データ期間ＤＴ１、ＤＴ２（例えば、１．４４μｓ）に比べてかなり長くなっている。
　なお、第１～第３調整期間は、各信号がＨレベルからＬレベル、またはＬレベルからＨレベルに変化するときに、当該信号の波形鈍りが解消されるまでの期間として設けられており、図７では、例えば０．４～１．５μｓに設定されている。
＜２．４　遅延期間の検討＞
　本実施形態においても、先に説明した第１の基礎検討の第１の課題（ダイオード接続型の画素回路において、データ電圧がハイレベルからローレベルに変化したときに駆動用トランジスタがオンしないことにより所望のデータが書き込めないという課題）と同様の課題が発生する場合がある。そこで、データ電圧がハイレベルからローレベルに変化したときに、画素回路１１ｂのノードＮ２の電位が所望の電位に到達するのに必要な遅延期間ＤＬを求めた。具体的には、第２データ期間ＤＴ２の開始時刻ｔ５から走査線選択期間ＳＣＮの開始時刻ｔ６までの期間（遅延期間ＤＬ）をパラメータとして、第２データ期間ＤＴ２にデータ線Ｄ２に供給されたデータ信号を画素回路１１ｂのノードＮ２に書き込んだときのノードＮ２の電位を計算機シミュレーション（以下、「シミュレーション」と略す）により求めた。図８は、シミュレーションによって求めた遅延期間ＤＬと画素回路１１ｂのノードＮ２に書き込まれたデータ電圧との関係を示す図である。なお、シミュレーションでは、遅延期間を－０．６μｓから１．４μｓまで０．２μｓずつ変化させて１０個のノード電位を求めたが、図８では、見やすさを考慮してそのうちの５個のノード電位を記載した。
　図８に示すように、直前の走査線選択期間に、データ線にハイレベルのデータ電圧（約１．８Ｖ）が書き込まれ、さらに初期化期間において画素回路のノードの電位が初期化され、ローレベルよりも低いレベル（約－１．８Ｖ）まで低下する。その後、データ電圧がハイレベルからローレベルに向かって変化し始める。遅延期間ＤＬの経過後に、走査信号ＳＣＡＮがＨレベルからＬレベルに変化すると、ローレベルのデータ信号が画素回路のノードに書き込まれ、ノードの電位が上昇する。走査信号ＳＣＡＮがローレベルからハイレベルに変化すると、データ線からデータ電圧が書き込まれなくなるが、ノードの電位は収束することなくさらに上昇し、さらに所定の時間が経過した後にそれぞれ一定の電位に収束する。そこで、ノードの電位が一定の電位に収束した時刻を評価基準点として、当該時刻における電位を遅延期間ＤＬ毎に求めた。その結果、遅延期間ＤＬが短すぎると、ノードの電位は所望のローレベルの電位まで下がりきらず、一方遅延期間ＤＬが長くなるほどノードの電位は低下し、遅延期間ＤＬが約０．４μｓ以下になれば、ノードの電位は目標値である約０．５Ｖ以下になることがわかった。このシミュレーション結果から、遅延期間ＤＬは少なくとも約０．４μｓ以上とする必要があることがわかる。
　図９は、図８の評価基準点におけるノードＮ２の電位と遅延期間ＤＬとの関係を示す図である。図９に示すように、収束したノードＮ２の電位を結ぶ線は直線になる。この直線の傾きは、遅延期間ＤＬが０．４μｓ付近において急激に変化し、遅延期間ＤＬが約０．４μｓよりも長い期間の傾きは、約０．４μｓよりも短い期間の傾きに比べて緩やかになる。このことから、遅延期間ＤＬが約０．４μｓよりも短い期間ではノードＮ２の電位は目標値まで低下しないが、少なくとも約０．４μｓ以上にすれば、ノードＮ２の電位をほぼ目標値まで低下させることが可能であるとわかった。一方、図９から、遅延期間ＤＬを約０．４μｓよりも長くしても、長くした割にはノードＮ２の電位を低下させる効果が小さいことがわかった。このことから、約０．４μＳは、ノードの電位を目標値まで低下させることが可能な遅延期間ＤＬの下限値であると同時に、最も効率的にノードの電位を低下させることが可能な期間でもあることがわかった。
　以上のことから、遅延期間は約０．４μｓ以上とすれば、直前の水平期間にデータ線Ｄ２にハイレベルのデータ電圧が書き込まれていても、次の水平期間の走査線選択期間ＳＣＮにデータ線Ｄ２に接続された画素回路１１ｂにローレベルのデータ電圧を書き込むことができる。これにより、データ信号のレベルにかかわらず、データ信号に応じた輝度で各画素回路を発光させることができる。
　また、遅延期間ＤＬは、図７のタイミングチャートから、次式（６）で表される下限値以上であることが好ましい。
　　１Ｈ－ＳＣＮ－Ａ１－Ａ２－ＴＶＤ（ｍａｘ）≦　ＤＬ　…（６）
ここで、ＴＶＤは、入力されたデータ信号が変化してから目標とする許容範囲に到達するまでの時間を表すビデオセトリングタイム（video settling time）であり、式（６）において、データ信号に応じたデータ電圧を各画素回路に確実に書き込むためには、ビデオセトリングタイムＴＶＤは最大値でなければならない。ビデオセトリングタイムＴＶＤは、データ線の抵抗成分Ｒと容量成分Ｃによって表される時定数（ＣＲ）から求められ、具体的には例えば次式（７）などによって求められる。
　　ＴＶＤ＝４．６ＣＲ　…　（７）
第１データ期間ＤＴ１は、少なくともビデオセトリングタイムＴＶＤの最大値であるＴＶＤ（ｍａｘ）と同じ期間にする必要があるので、本明細書ではＤＴ１≒ＴＶＤ（ｍａｘ）とする。
　例えば、パネルがＦＨＤパネルであり、その駆動方式がデータ線ドライバで生成された各データ信号を逆多重化して２本のデータ線に供給する方式（２Ｄｅ－Ｍｕｘ方式）の場合、上式（７）によって求めたＴＶＤの範囲は以下のようになる。
　　１．９３μｓ≦ＴＶＤ≦２．７５μｓ　…　（８）
ビデオセトリングタイムＴＶＤ（ｍａｘ）が２．７５μｓの場合、式（６）から遅延期間ＤＬは次式（９）によって表される。
　　０．５３μｓ≦ＤＬ　…　（９）
この結果から、遅延期間ＤＬを０．５３μｓ以上とすることで、直前の水平期間にデータ線Ｄ２にハイレベルのデータ電圧が書き込まれていても、次の水平期間の走査線選択期間ＳＣＮにデータ線Ｄ２に接続された画素回路１１ｂにローレベルのデータ電圧を書き込むことができる。
　次に、遅延期間ＤＬの上限値について説明する。遅延期間ＤＬの上限値は次式（１０）によって求められる。
　　１Ｈ－ＳＣＮ（ｍｉｎ）－Ａ１－Ａ２－ＴＶＤ（ｍａｘ）
　　　　　　　　　　　　　　　　　　　　　　　　　≧ＤＬ　…（１０）
走査線選択期間ＳＣＮは、少なくともデータ線Ｄ１に接続された各画素回路１１ａにデータ電圧を書き込み、データ線Ｄ２に接続された各画素回路１１ｂにデータ電圧を書き込むことができる期間であれば良い。このため、走査線選択期間ＳＣＮは、データ電圧を各画素回路に書き込むために必要な最短期間まで短縮することが可能になるので、遅延期間の上限値は走査線選択期間ＳＣＮの下限値（ＳＣＡＮ（ｍｉｎ））によって決まる。
　なお、図７には明示していないが、走査信号ＳＣＡＮがＨレベルからＬレベルに変化する際に、走査信号ＳＣＡＮはＨレベルからＬレベルに急に立ち下がるのではなく、信号波形が鈍りながら下がる。そこで、波形鈍り期間の上限値をＴＶＤｓｃａｎ（ｍａｘ）とすると、波形鈍り期間ＴＶＤｓｃａｎ（ｍａｘ）を考慮した遅延期間ＤＬの下限値を表す式（６）は次式（１１）のようになる。
　　１Ｈ－ＳＣＮ－Ａ１－Ａ２－ＴＶＤ（ｍａｘ）
　　　　　　　　　　　　－ＴＶＤｓｃａｎ（ｍａｘ）≦ＤＬ　…（１１）
同様に、遅延期間の上限値を表す式（１０）は次式（１２）のようになる。
　　１Ｈ－ＳＣＮ（ｍｉｎ）－Ａ１－Ａ２－ＴＶＤ（ｍａｘ）
　　　　　　　　　　　　－ＴＶＤｓｃａｎ（ｍａｘ）≧ＤＬ　…（１２）
このような遅延期間は、各データ線に供給する複数のデータ信号のうち最後に与えられたデータ信号をデータ線に供給開始する時刻またはそれよりも遅い時刻から、当該データ信号の供給を終了する時刻よりも早い時刻までの期間内に設定される。
　また、波形鈍り期間ＴＶＤｓｃａｎ（ｍａｘ）は、遅延期間ＤＬに含まれているとすることもできる。この場合、遅延期間の上限値および下限値は、それぞれ式（６）および式（１０）によって表される。なお、図７のタイミングチャートでは、波形鈍り期間ＴＶＤｓｃａｎ（ｍａｘ）は遅延期間ＤＬに含まれているとして表されている。
＜２．５　シミュレーションによる効果の確認＞
　上記第１および第２の基礎検討において検討した駆動方法はそれぞれ課題を有していることを説明した。そこで、シミュレーションにより、上記第１および第２の基礎検討において説明した課題を再現し、さらにその課題が本実施形態によって解決されたことを説明する。
　シミュレーションを行うにあたり、前提とした条件は以下の通りである。表示パネルは、ＦＨＤパネルであるとする。各デマルチプレクサは選択トランジスタを２個ずつ含み（２ＤｅＭｕｘ）、ローレベルのデータ電圧を３．５Ｖ、ハイレベルのデータ電圧を６．５Ｖとする。
　次に、シミュレーションを行った画素回路の位置を説明する。図１０は、表示部１０を含む有機ＥＬ表示装置の構成を示す平面図である。図１０には、表示部１０、表示部１０に配設された複数本のデータ線、選択出力回路４０、およびデータ線ドライバ３０が記載されており、さらに表示部１０にはシミュレーションを行った画素回路の位置が示されている。図１０に示すように、Ａ点は選択出力回路４０に最も近い表示部１０の中央下端の位置であり、Ｂ点は選択出力回路４０から最も遠い表示部１０の角部（図１０では左上の角部）の位置である。そこで、シミュレーションによって検討する画素回路のうち、Ａ点において隣接する２つの画素回路をそれぞれ画素回路Ｐａ１および画素回路Ｐａ２と表し、Ｂ点において隣接する２つの画素回路をそれぞれ画素回路Ｐｂ１および画素回路Ｐｂ２と表す。
　シミュレーションは、第１データ期間ＤＴ１においてデータ線Ｄ１にハイレベルのデータ信号を書き込み、第２データ期間ＤＴ２においてデータ線Ｄ２にローレベルのデータ信号を書き込む場合と、第１データ期間ＤＴ１においてデータ線Ｄ１にローレベルのデータ信号を書き込み、第２データ期間ＤＴ２においてデータ線Ｄ２にハイレベルのデータ信号を書き込む場合とを組みあわせて行った。
　シミュレーションによる評価は、各画素回路の有機ＥＬ素子ＯＬＥＤを流れる駆動電流の電流値、表示部１０の面内における電流値のばらつき、および隣接する画素回路の電流値のばらつきによる輝度ムラの程度について行った。
＜２．６　第１の基礎検討のシミュレーション結果＞
　第１の基礎検討におけるシミュレーション結果について説明する。図１１は、図３に示すタイミングチャートに基づいて行った第１の基礎検討のシミュレーション結果を示す図である。より詳しくは、図１１（Ａ）は、第１の基礎検討における画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２において、データ信号がハイレベルからローレベルに変化した場合のシミュレーション結果を示す図であり、図１１（Ｂ）は、第１の基礎検討における画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２において、データ信号がローレベルからハイレベルに変化した場合のシミュレーション結果を示す図である。
　図１１（Ａ）について説明する前に、図３を参照して、画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２が駆動される様子を説明する。まず、図３を参照して、画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２において、データ信号がハイレベルから所望のローレベルに向かって変化した場合（図３の実線で表したデータ電圧ＤＡＴＡ１、ＤＡＴＡ２の場合）について説明する。
　画素回路Ｐａ１、Ｐｂ１では、第１データ期間ＤＴ１よりも前の第１データ期間にハイレベルのデータ信号が画素回路Ｐａ１に接続されたデータ線Ｄａ１、および画素回路Ｐｂ１に接続されたデータ線Ｄｂ１に供給されている。時刻ｔ３において、データ選択信号ＡＳ１がＨレベルからＬレベルに変化し、データ線Ｄａ１のデータ電圧ＤＡＴＡ１がハイレベルから所望のローレベルに向かって低下する。これにより、所望のローレベルのデータ電圧ＤＡＴＡ１がデータ線Ｄａ１、Ｄｂ１に供給される。時刻ｔ４においてデータ選択信号ＡＳ１がＬレベルからＨレベルに変化し、選択トランジスタＭｓ１はオフ状態になるが、その後も所望のローレベルのデータ電圧ＤＡＴＡ１がデータ線Ｄａ１、Ｄｂ１に保持される。このため、走査信号ＳＣＡＮがＬレベルになる時刻ｔ３から時刻ｔ７までの期間に、画素回路Ｐａ１に接続されたデータ線Ｄａ１に書き込まれた所望のローレベルのデータ電圧ＤＡＴＡ１で、画素回路Ｐａ１のノードＮ１に接続されたストレージキャパシタＣｓｔは充電され、画素回路Ｐａ１の駆動トランジスタＭ１のゲート端子に印加される。その後、Ｈレベル電源線ＥＬＶＤＤから電源供給用トランジスタＭ５を介して駆動トランジスタＭ１の第１導通端子にハイレベルの電圧が与えられれば、駆動トランジスタＭ１はオン状態となり、所望のローレベルのデータ電圧ＤＡＴＡ１に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。同様にして、所望のローレベルのデータ電圧ＤＡＴＡ１に応じた電流が駆動トランジスタＭ１から有機ＥＬ素子ＯＬＥＤに流れる。その結果、画素回路Ｐａ１、Ｐｂ１はそれぞれデータ電圧ＤＡＴＡ１、ＤＡＴＡ２に応じた輝度で発光する。
　一方、画素回路Ｐａ２、Ｐｂ２においては、第２データ期間ＤＴ２よりも前の第２データ期間にハイレベルのデータ電圧ＤＡＴＡ２が画素回路Ｐａ２に接続されたデータ線Ｄａ２に供給されている。時刻ｔ５において、データ選択信号ＡＳ２がＨレベルからＬレベルに変化すると、選択トランジスタＭｓ２はオン状態になり、データ線Ｄａ２のデータ電圧ＤＡＴＡ２がハイレベルから所望のローレベルに向かって低下する。一方、走査信号ＳＣＡＮは時刻ｔ３から時刻ｔ７までＬレベルであるので、時刻ｔ３から時刻ｔ５までの期間に、データ線Ｄａ２に保持されているハイレベルのデータ電圧ＤＡＴＡ２で、画素回路Ｐａ２のノードＮ２に接続された各ストレージキャパシタＣｓｔがそれぞれ充電され、各駆動トランジスタＭ１のゲート端子に印加される。Ｈレベル電源線ＥＬＶＤＤから電源供給用トランジスタＭ５を介して駆動トランジスタＭ１の第１導通端子にハイレベルの電圧が与えられても、ゲート端子にはよりハイレベルの電圧が与えられているので、画素回路Ｐａ２の駆動トランジスタＭ１はオフ状態になる。さらに、時刻ｔ５において、データ選択信号ＡＳ２がＨレベルからＬレベルに変化し、データ線Ｄａ２に供給されるデータ電圧ＤＡＴＡ２がハイレベルから所望のローレベルに向かって低下しても、駆動トランジスタＭ１はオフ状態を継続し、ノードＮ２の電位はハイレベルを維持する。このため、画素回路Ｐａ２の各ストレージキャパシタＣｓｔを所望のローレベルのデータ電圧ＤＡＴＡ２で充電することができない。その結果、各ノードＮ２の電位はハイレベルを維持するので、所望のデータ電圧ＤＡＴＡ２に応じた電流は有機ＥＬ素子ＯＬＥＤに流れず、画素回路Ｐａ２は発光しない。同様にして、画素回路Ｐｂ２の各ストレージキャパシタＣｓｔを所望のローレベルのデータ電圧ＤＡＴＡ２で充電することができない。その結果、各ノードＮ２の電位はハイレベルを維持するので、所望のデータ電圧ＤＡＴＡ２に応じた電流は有機ＥＬ素子ＯＬＥＤに流れず、画素回路Ｐｂ２も発光しない。
　図１１（Ａ）のシミュレーション結果も、上記動作上の課題を反映した結果になっており、画素回路Ｐａ１、Ｐｂ１では、データ電圧ＤＡＴＡ１に応じた駆動電流が流れているが、画素回路Ｐａ２、Ｐｂ２には駆動電流が流れていないことを示している。
　次に、図３を参照して、画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２において、データ信号がローレベルからハイレベルに変化した場合（図３の点線で表したデータ電圧ＤＡＴＡ１、ＤＡＴＡ２の場合）について説明する。
　画素回路Ｐａ１、Ｐｂ１においては、第１データ期間ＤＴ１よりも前の第１データ期間にローレベルのデータ信号が画素回路Ｐａ１に接続されたデータ線Ｄａ１、および画素回路Ｐｂ１に接続されたデータ線Ｄｂ１に供給されている。時刻ｔ３において、データ選択信号ＡＳ１がＨレベルからＬレベルに変化し、データ線Ｄａ１のデータ電圧ＤＡＴＡ１がローレベルから所望のハイレベルに向かって上昇する。これにより、所望のハイレベルのデータ電圧ＤＡＴＡ１がデータ線Ｄａ１、Ｄｂ１に供給される。時刻ｔ４においてデータ選択信号ＡＳ１がＬレベルからＨレベルに変化し、選択トランジスタＭｓ１はオフ状態になるが、その後も所望のハイレベルのデータ電圧ＤＡＴＡ１がデータ線Ｄａ１、Ｄｂ１に保持される。このため、走査信号ＳＣＡＮがＬレベルになる時刻ｔ３から時刻ｔ７までの期間に、画素回路Ｐａ１に接続されたデータ線Ｄａ１に書き込まれた所望のハイレベルのデータ電圧ＤＡＴＡ１で、画素回路Ｐａ１のノードＮ１に接続されたストレージキャパシタＣｓｔは充電され、画素回路Ｐａ１の駆動トランジスタＭ１のゲート端子に印加される。その後、Ｈレベル電源線ＥＬＶＤＤから電源供給用トランジスタＭ５を介して駆動トランジスタＭ１の第１導通端子にハイレベルの電圧が与えられれば、駆動トランジスタＭ１はオン状態となり、所望のハイレベルのデータ電圧ＤＡＴＡ１に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。同様にして、画素回路Ｐｂ２でも、所望のハイレベルのデータ電圧ＤＡＴＡ１に応じた電流が駆動トランジスタＭ１から有機ＥＬ素子ＯＬＥＤに流れる。その結果、画素回路Ｐａ１、Ｐｂ１はそれぞれ所望の輝度で発光する。
　画素回路Ｐａ２、Ｐｂ２においては、第２データ期間ＤＴ２よりも前の第２データ期間にローレベルのデータ信号が画素回路Ｐａ２に接続されたデータ線Ｄａ２、および画素回路Ｐｂ２に接続されたデータ線Ｄｂ２に供給されている。時刻ｔ５において、データ選択信号ＡＳ２がＨレベルからＬレベルに変化し、データ電圧ＤＡＴＡ２がローレベルから所望のハイレベルに向かって上昇する。これにより、所望のハイレベルのデータ電圧ＤＡＴＡ２がデータ線Ｄａ２、Ｄｂ２に供給される。時刻ｔ６においてデータ選択信号ＡＳ２がＬレベルからＨレベルに変化し、選択トランジスタＭｓ２はオフ状態になるが、その後も所望のハイレベルのデータ電圧ＤＡＴＡ２がデータ線Ｄａ２、Ｄｂ２に保持される。このため、走査信号ＳＣＡＮがＬレベルになる時刻ｔ３から時刻ｔ７までの期間に、画素回路Ｐａ２に接続されたデータ線Ｄａ２に書き込まれた所望のハイレベルのデータ電圧ＤＡＴＡ２で、画素回路Ｐａ２のノードＮ２に接続されたストレージキャパシタＣｓｔが充電され、画素回路Ｐｂ２の駆動トランジスタＭ１のゲート端子に印加される。その後、Ｈレベル電源線ＥＬＶＤＤから電源供給用トランジスタＭ５を介して駆動トランジスタＭ１の第１導通端子にハイレベルの電圧が与えられれば、駆動トランジスタＭ１はオン状態となり、所望のハイレベルのデータ電圧ＤＡＴＡ２に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。同様にして、画素回路Ｐｂ２でも、所望のハイレベルのデータ電圧ＤＡＴＡ２に応じた電流が駆動トランジスタＭ１から有機ＥＬ素子ＯＬＥＤに流れる。その結果、画素回路Ｐａ２、Ｐｂ２はそれぞれ所望の輝度で発光する。
　図１１（Ｂ）のシミュレーション結果も上記動作上の課題を反映した結果になっており、画素回路Ｐａ１、Ｐｂ１にはデータ電圧ＤＡＴＡ１に応じた駆動電流が流れ、画素回路Ｐａ２、Ｐｂ２にはデータ電圧ＤＡＴＡ２に応じた駆動電流が流れる。しかし、画素回路Ｐａ１、Ｐｂ１の補償期間は時刻ｔ３から時刻ｔ７までの期間となり、時刻ｔ５から時刻ｔ７までの期間である画素回路Ｐａ２、Ｐｂ２の補償期間に比べて長いので、ノードＮ１の電位をノードＮ２の電位よりも、より所望の電位に近づくことができる。その結果、画素回路Ｐａ１、Ｐｂ１では、データ電圧が高いところでの駆動電流が小さくなるので、より沈んだ黒色を表現できる。このように、隣接する画素回路Ｐａ１と画素回路Ｐａ２、または、画素回路Ｐｂ１と画素回路Ｐｂ２に同じデータ電圧を与えても、隣接する画素回路間で補償期間が異なるので、隣接する画素に流れる駆動電流の電流値が異なる。このため、例えば画素回路Ｐａ１と画素回路Ｐａ２、または、画素回路Ｐｂ１と画素回路Ｐｂ２のように、隣接する画素回路間で輝度ムラが発生する。
＜２．７　第２の基礎検討のシミュレーション結果＞
　次に、第２の基礎検討におけるシミュレーション結果について説明する。図１２は、図４に示すタイミングチャートに基づいて行った第２の基礎検討のシミュレーション結果を示す図である。より詳しくは、図１２（Ａ）は、第２の基礎検討における画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２において、データ信号がハイレベルからローレベルに変化した場合のシミュレーション結果を示す図であり、図１２（Ｂ）は、第２の基礎検討における画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２において、データ信号がローレベルからハイレベルに変化した場合のシミュレーション結果を示す図である。
　図１２（Ａ）について説明する前に、図４を参照して、画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２が駆動される様子を説明する。図４を参照して、画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２において、データ信号がハイレベルから所望のローレベルに向かって変化した場合（図４の実線で表したデータ電圧ＤＡＴＡ１、ＤＡＴＡ２の場合）について説明する。
　画素回路Ｐａ１、Ｐｂ１においては、第１データ期間ＤＴ１の直前の第１データ期間にハイレベルのデータ信号が画素回路Ｐａ１に接続されたデータ線Ｄａ１、および画素回路Ｐｂ１に接続されたデータ線Ｄｂ１に供給されている。時刻ｔ３において、データ選択信号ＡＳ１がＨレベルからＬレベルに変化し、データ線Ｄａ１のデータ電圧ＤＡＴＡ１がハイレベルから所望のローレベルに向かって低下する。これにより、所望のローレベルのデータ電圧ＤＡＴＡ１がデータ線Ｄａ１、Ｄｂ１に供給される。時刻ｔ４においてデータ選択信号ＡＳ１がＬレベルからＨレベルに変化し、選択トランジスタＭｓ１はオフ状態になるが、その後も所望のレベルのデータ電圧ＤＡＴＡ１がデータ線Ｄａ１、Ｄｂ１に保持される。一方、走査線選択期間ＳＣＮは、後述の第２データ期間が終了した後の時刻ｔ７から時刻ｔ８までＬレベルになる。これにより、時刻ｔ７から時刻ｔ８までの期間に、データ線Ｄａ１に書き込まれた所望のデータ電圧ＤＡＴＡ１で、画素回路Ｐａ１のノードＮ１に接続されたストレージキャパシタＣｓｔが充電され、駆動トランジスタＭ１のゲート端子に印加される。その後、Ｈレベル電源線ＥＬＶＤＤから電源供給用トランジスタＭ５を介して駆動トランジスタＭ１の第１導通端子にハイレベルの電圧が与えられれば、駆動トランジスタＭ１はオン状態となり、所望のハイレベルのデータ電圧ＤＡＴＡ１に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。その結果、画素回路Ｐａ１、Ｐｂ１はそれぞれ所望の輝度で発光する。
　画素回路Ｐａ２、Ｐｂ２においては、第２データ期間ＤＴ２よりも前の第２データ期間にハイレベルのデータ信号が画素回路Ｐａ２に接続されたデータ線Ｄａ２、および画素回路Ｐｂ２に接続されたデータ線Ｄｂ２に供給されている。時刻ｔ５において、データ選択信号ＡＳ２がＨレベルからＬレベルに変化し、データ電圧ＤＡＴＡ２がハイレベルからローレベルに向かって低下する。これにより、所望のローレベルのデータ電圧ＤＡＴＡ２がデータ線Ｄａ２、Ｄｂ２に供給される。時刻ｔ６においてデータ選択信号ＡＳ２がＬレベルからＨレベルに変化し、選択トランジスタＭｓ２はオフ状態になるが、その後も所望のローレベルのデータ電圧ＤＡＴＡ２がデータ線Ｄａ２、Ｄｂ２に保持される。一方、走査線選択期間ＳＣＮは、第２データ期間が終了した後の時刻ｔ７から時刻ｔ８までＬレベルになる。これにより、時刻ｔ７から時刻ｔ８までの期間に、データ線Ｄａ２に書き込まれた所望のローレベルのデータ電圧ＤＡＴＡ２で、画素回路Ｐａ２のノードＮ２に接続されたストレージキャパシタＣｓｔが充電され、駆動トランジスタＭ１のゲート端子に印加される。その後、Ｈレベル電源線ＥＬＶＤＤから電源供給用トランジスタＭ５を介して駆動トランジスタＭ１の第１導通端子にハイレベルの電圧が与えられれば、駆動トランジスタＭ１はオン状態となり、所望のローレベルのデータ電圧ＤＡＴＡ２に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。同様にして、画素回路Ｐｂ２の駆動トランジスタＭ１にも、所望のローレベルのデータ電圧ＤＡＴＡ２に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。その結果、画素回路Ｐａ２、Ｐｂ２はそれぞれ所望の輝度で発光する。
　このように、データ信号をデータ線Ｄ１、Ｄ２に供給するデータ期間と、データ線Ｄ１、Ｄ２に供給されたデータ信号をそれぞれ対応する画素回路に書き込む走査線選択期間とは重複しないので、第１の基礎検討で問題となった、データ信号がハイレベルからローレベルに変化したときに、画素回路Ｐａ２および画素回路Ｐｂ２に駆動電流が流れないという問題は生じない。また、データ線Ｄ１から画素回路Ｐａ１、Ｐｂ１のノードＮ１にデータ信号を書き込む走査線選択期間と、データ線Ｄ２から画素回路Ｐａ２、Ｐｂ２のノードＮ２データ信号を書き込む走査線選択期間は同じであるので、隣接する画素回路Ｐａ１と画素回路Ｐａ２、または、画素回路Ｐｂ１と画素回路Ｐｂ２との間で発生する輝度ムラが抑制される。
　しかし、データ線Ｄ１、Ｄ２にデータ信号を供給する期間が短くなるので、データ線Ｄ１、Ｄ２にデータ信号を十分供給することができず、データ信号が所定のレベルに達するまでに第１および第２データ期間ＤＴ１、ＤＴ２が終了する。その結果、走査線選択期間ＳＣＮに各画素回路に書き込まれるローレベルのデータ電圧は本来到達すべき電圧値よりも高くなるので、本来流れるべき駆動電流よりも少ない駆動電流しか流れない。また、第１および第２データ期間ＤＴ１、ＤＴ２が短いので、負荷がより大きいＢ点では、Ａ点に比べてデータ線の充電不足が一層顕著になり、Ｂ点のノードの電位は本来到達すべき電位よりも高くなる。このため、Ｂ点の画素回路Ｐｂ１、Ｐｂ２に流れる駆動電流の電流値はＡ点の画素回路Ｐａ１、Ｐａ２に流れる駆動電流の電流値に比べて小さくなり、表示部１０の面内で輝度ムラが発生する。このことは、図１２（Ａ）のシミュレーション結果からもわかる。
　次に、図４を参照して、画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２において、データ信号がローレベルからハイレベルに変化した場合（図４の点線で表したデータ電圧ＤＡＴＡ１、ＤＡＴＡ２の場合）について説明する。
　画素回路Ｐａ１、Ｐｂ１においては、第１データ期間ＤＴ１の直前の第１データ期間にローレベルのデータ信号が画素回路Ｐａ１に接続されたデータ線Ｄａ１、および画素回路Ｐｂ１に接続されたデータ線Ｄｂ１に供給されている。時刻ｔ３において、データ選択信号ＡＳ１がＨレベルからＬレベルに変化し、データ線Ｄａ１のデータ電圧ＤＡＴＡ１がローレベルから所望のハイレベルに向かって上昇する。これにより、所望のハイレベルレベルのデータ電圧ＤＡＴＡ１がデータ線Ｄａ１、Ｄｂ１に供給される。時刻ｔ４においてデータ選択信号ＡＳ１がＬレベルからＨレベルに変化し、選択トランジスタＭｓ１はオフ状態になるが、その後も所望のハイレベルのデータ電圧ＤＡＴＡ１がデータ線Ｄａ１、Ｄｂ１に保持される。一方、走査線選択期間ＳＣＮは、後述の第２データ期間が終了した後の時刻ｔ７から時刻ｔ８までＬレベルになる。これにより、時刻ｔ７から時刻ｔ８までの期間に、画素回路Ｐａ１に接続されたデータ線Ｄａ１に書き込まれた所望のローレベルのデータ電圧ＤＡＴＡ１で、画素回路Ｐａ１のノードＮ１に接続されたストレージキャパシタＣｓｔが充電され、駆動トランジスタＭ１のゲート端子に印加される。その後、Ｈレベル電源線ＥＬＶＤＤから電源供給用トランジスタＭ５を介して駆動トランジスタＭ１の第１導通端子にハイレベルの電圧が与えられれば、駆動トランジスタＭ１はオン状態となり、所望のハイレベルのデータ電圧ＤＡＴＡ１に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。同様にして、画素回路Ｐｂ１の駆動トランジスタＭ１にも、所望のハイレベルのデータ電圧ＤＡＴＡ１に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。その結果、画素回路Ｐａ１、Ｐｂ１はそれぞれ所望の輝度で発光する。
　画素回路Ｐａ２、Ｐｂ２においては、第２データ期間ＤＴ２よりも前の第２データ期間にローレベルのデータ信号が画素回路Ｐａ２に接続されたデータ線Ｄａ２、および画素回路Ｐｂ２に接続されたデータ線Ｄｂ２に供給されている。時刻ｔ５において、データ選択信号ＡＳ２がＨレベルからＬレベルに変化し、データ電圧ＤＡＴＡ２がローレベルからハイレベルに向かって上昇する。これにより、所望のハイレベルのデータ電圧ＤＡＴＡ２がデータ線Ｄａ２、Ｄｂ２に供給される。時刻ｔ６においてデータ選択信号ＡＳ２がＬレベルからＨレベルに変化し、選択トランジスタＭｓ２はオフ状態になるが、その後も所望のハイレベルのデータ電圧ＤＡＴＡ２がデータ線Ｄａ２、Ｄｂ２に保持される。一方、走査線選択期間ＳＣＮは、第２データ期間が終了した後の時刻ｔ７から時刻ｔ８までＬレベルになる。これにより、時刻ｔ７から時刻ｔ８までの期間に、データ線Ｄａ２に書き込まれた所望のハイレベルのデータ電圧ＤＡＴＡ２で、画素回路Ｐａ２のノードＮ２に接続されたストレージキャパシタＣｓｔが充電され、駆動トランジスタＭ１のゲート端子に印加される。その後、Ｈレベル電源線ＥＬＶＤＤから電源供給用トランジスタＭ５を介して駆動トランジスタＭ１の第１導通端子にハイレベルの電圧が与えられれば、駆動トランジスタＭ１はオン状態となり、所望のハイレベルのデータ電圧ＤＡＴＡ２に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。同様にして、画素回路Ｐｂ２の駆動トランジスタＭ１にも、所望のハイレベルのデータ電圧ＤＡＴＡ２に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。その結果、画素回路Ｐａ２、Ｐｂ２はそれぞれ所望の輝度で発光する。
　この場合も、データ信号をデータ線Ｄ１、Ｄ２にそれぞれ供給するデータ期間ＤＴ１、ＤＴ２と、データ線Ｄ１、Ｄ２に供給されたデータ信号を対応する画素回路にそれぞれ書き込む走査線選択期間ＳＣＮは重複しないので、第１の基礎検討で問題となった、データ信号がハイレベルからローレベルに変化したときに、画素回路Ｐａ２および画素回路Ｐｂ２に駆動電流が流れないという問題は生じない。また、走査線選択期間ＳＣＮにおいて、データ線Ｄ１から画素回路Ｐａ１、Ｐｂ１のノードＮ１にデータ信号が書き込まれ、データ線Ｄ２から画素回路Ｐａ２、Ｐｂ２のノードＮ２データ信号が書き込まれる。このように、データ信号が書き込まれる期間が、隣接する画素回路Ｐａ１と画素回路Ｐａ２、または、画素回路Ｐｂ１と画素回路Ｐｂ２において同じになるので、隣接する画素回路間で発生する輝度ムラが抑制される。
　しかし、図１２（Ａ）の場合と同様に、データ線Ｄ１、Ｄ２にデータ信号をそれぞれ供給するデータ期間が短くなるので、データ線Ｄ１、Ｄ２に対応する画素回路にデータ信号をそれぞれ書き込む走査線選択期間ＳＣＮを十分確保することができず、データ信号が所定のレベルに達するまでに第１および第２データ期間ＤＴ１、ＤＴ２が終了する。このため、走査線選択期間ＳＣＮに各画素回路に書き込まれるハイレベルのデータ電圧は本来到達すべき電圧値よりも低くなる。その結果、いずれの画素回路においても、本来流れるべき駆動電流よりも多くの駆動電流が流れ、沈んだ黒色を表現できない黒浮きの原因になる。また、より負荷が大きいＢ点では、Ａ点に比べてデータ信号の供給不足がより一層顕著になり、Ｂ点のノードの電位が本来到達すべき電位よりも低くなる。その結果、Ｂ点の画素回路Ｐｂ１、Ｐｂ２の駆動電流の電流値は、Ａ点の画素回路Ｐａ１、Ｐａ２の駆動電流の電流値に比べて大きくなり、表示部１０の面内で輝度ムラが発生する。この輝度ムラが発生する様子は、図１２（Ｂ）のシミュレーション結果からもわかる。
＜２．８　本実施形態のシミュレーション結果＞
　本実施形態のシミュレーション結果について説明する。図１３は、図７に示すタイミングチャートに基づいて行った本実施形態のシミュレーション結果を示す図である。より詳しくは、図１３（Ａ）は、本実施形態において、画素回路Ｐａ１、Ｐｂ１、および、画素回路Ｐａ２、Ｐｂ２において、データ信号がハイレベルからローレベルに変化した場合のシミュレーション結果を示す図であり、図１３（Ｂ）は、本実施形態において、画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２において、データ信号がローレベルからハイレベルに変化した場合のシミュレーション結果を示す図である。
　図１３（Ａ）について説明する前に、図７を参照して、画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２が駆動される様子を説明する。図７を参照して、画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２において、データ信号がハイレベルから所望のローレベルに向かって変化した場合（図７の実線で表したデータ電圧ＤＡＴＡ１、ＤＡＴＡ２の場合）について説明する。
　画素回路Ｐａ１、Ｐｂ１においては、第１データ期間ＤＴ１の直前の第１データ期間にハイレベルのデータ信号が画素回路Ｐａ１に接続されたデータ線Ｄａ１、および画素回路Ｐｂ１に接続されたデータ線Ｄｂ１に供給されている。時刻ｔ３において、データ選択信号ＡＳ１がＨレベルからＬレベルに変化し、データ線Ｄａ１のデータ電圧ＤＡＴＡ１がハイレベルから所望のローレベルに向かって低下する。これにより、所望のローレベルのデータ電圧ＤＡＴＡ１がデータ線Ｄａ１、Ｄｂ１に供給される。時刻ｔ４においてデータ選択信号ＡＳ１がＬレベルからＨレベルに変化し、選択トランジスタＭｓ１はオフ状態になるが、その後も所望のローレベルのデータ電圧ＤＡＴＡ１がデータ線Ｄａ１、Ｄｂ１に保持される。一方、走査線選択期間ＳＣＮは、第１データ期間が終了し、さらに後述の第２データ期間が開始する時刻ｔ５よりも所定の遅延期間ＤＬだけ遅い時刻ｔ６から時刻ｔ８までＬレベルになる。これにより、時刻ｔ６から時刻ｔ８までの期間に、画素回路Ｐａ１に接続されたデータ線Ｄａ１に書き込まれた所望のローレベルのデータ電圧ＤＡＴＡ１で、画素回路Ｐａ１のノードＮ１に接続されたストレージキャパシタＣｓｔが充電され、駆動トランジスタＭ１のゲート端子に印加される。その後、Ｈレベル電源線ＥＬＶＤＤから電源供給用トランジスタＭ５を介して駆動トランジスタＭ１の第１導通端子にハイレベルの電圧が与えられれば、駆動トランジスタＭ１はオン状態となり、所望のローレベルのデータ電圧ＤＡＴＡ１に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。同様にして、画素回路Ｐｂ１の駆動トランジスタＭ１にも、所望のローレベルのデータ電圧ＤＡＴＡ１に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。その結果、画素回路Ｐａ１、Ｐｂ１はそれぞれ所望の輝度で発光する。
　画素回路Ｐａ２、Ｐｂ２においては、第２データ期間ＤＴ２よりも前の第２データ期間にハイレベルのデータ信号が画素回路Ｐａ２に接続されたデータ線Ｄａ２、および画素回路Ｐｂ２に接続されたデータ線Ｄｂ２に供給されている。時刻ｔ５において、データ選択信号ＡＳ２がＨレベルからＬレベルに変化し、データ電圧ＤＡＴＡ２がハイレベルから所望のローレベルに向かって低下する。これにより、所望のローレベルのデータ電圧ＤＡＴＡ２がデータ線Ｄａ２、Ｄｂ２に供給される。一方、走査線選択期間ＳＣＮは、第２データ期間が開始する時刻ｔ５よりも所定の遅延期間ＤＬだけ遅い時刻ｔ６から時刻ｔ８までＬレベルになる。これにより、時刻ｔ６から時刻ｔ８までの期間に、データ線Ｄａ２に書き込まれた所望のローレベルのデータ電圧ＤＡＴＡ２で、画素回路Ｐａ２のノードＮ２に接続されたストレージキャパシタＣｓｔが充電され、駆動トランジスタＭ１のゲート端子に印加される。その後、Ｈレベル電源線ＥＬＶＤＤから電源供給用トランジスタＭ５を介して駆動トランジスタＭ１の第１導通端子にハイレベルの電圧が与えられれば、駆動トランジスタＭ１はオン状態となり、所望のローレベルのデータ電圧ＤＡＴＡ２に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。その結果、画素回路Ｐａ２、Ｐｂ２はそれぞれ所望の輝度で発光する。
　このように、本実施形態では、走査線選択期間ＳＣＮの開始時刻ｔ６は、第２データ期間ＤＴ２の開始時刻ｔ５よりも遅延期間ＤＬだけ遅い時刻である。このため、第１の基礎検討のように、第２データ期間ＤＴ２において本来書き込まれるべきローレベルのデータ信号を書き込む前に、ハイレベルのデータ信号が書き込まれることはなく、駆動トランジスタＭ１がオフ状態になることはない。その結果、データ信号のレベルによらず、ローレベルのデータ信号を画素回路Ｐａ２および画素回路Ｐｂ２にそれぞれ書き込むことができる。
　また、第１データ期間ＤＴ１および第２データ期間ＤＴ２の終了後に、補償期間となる走査線選択期間ＳＣＮが設けられているので、データ線Ｄ１から画素回路Ｐａ１、Ｐｂ１のノードＮ１にデータ信号を書き込む期間と、データ線Ｄ２から画素回路Ｐａ２、Ｐｂ２のノードＮ２データ信号を書き込む期間が同じになる。このため、隣接する画素回路Ｐａ１と画素回路Ｐａ２、または、画素回路Ｐｂ１と画素回路Ｐｂ２との間で発生する輝度ムラが抑制される。
　また、第２の基礎検討の場合に比べて、第１データ期間ＤＴ１および第２データ期間ＤＴ２をそれぞれ長くすることができるので、各データ線にデータ信号を供給する時間が十分確保することができる。これにより、駆動電流の電流値は、書き込まれたデータ信号がローレベル（白または白に近い画像を表示するレベル）のときには、第２の基礎検討の場合よりも大きくなり、ハイレベル（黒または黒に近い画像を表示するレベル）のときに第２の基礎検討の場合よりも小さくなる。このように、いずれの場合も第２の基礎検討の場合に比べて改善される。
　次に、図７および図１３（Ｂ）を参照して、画素回路Ｐａ１、Ｐｂ１、および画素回路Ｐａ２、Ｐｂ２において、データ電圧がローレベルから所望のハイレベルに変化した場合（図７の点線で表すデータ電圧ＤＡＴＡ１、ＤＡＴＡ２の場合）について説明する。
　画素回路Ｐａ１、Ｐｂ１においては、第１データ期間ＤＴ１の直前の第１データ期間にローレベルのデータ信号が画素回路Ｐａ１に接続されたデータ線Ｄａ１、および画素回路Ｐｂ１に接続されたデータ線Ｄｂ１に供給されている。時刻ｔ３において、データ選択信号ＡＳ１がＨレベルからＬレベルに変化し、データ線Ｄａ１のデータ電圧ＤＡＴＡ１がローレベルから所望のハイレベルに向かって上昇する。これにより、所望のハイレベルのデータ電圧ＤＡＴＡ１がデータ線Ｄａ１、Ｄｂ１に供給される。時刻ｔ４においてデータ選択信号ＡＳ１がＬレベルからＨレベルに変化し、選択トランジスタＭｓ１はオフ状態になるが、その後も所望のハイレベルのデータ電圧ＤＡＴＡ１がデータ線Ｄａ１、Ｄｂ１に保持される。一方、走査線選択期間ＳＣＮは、第１データ期間が終了し、さらに後述の第２データ期間が開始する時刻ｔ５から所定の遅延期間ＤＬが経過した時刻ｔ６から時刻ｔ８までＬレベルになる。これにより、時刻ｔ６から時刻ｔ８までの期間に、画素回路Ｐａ１に接続されたデータ線Ｄａ１に書き込まれた所望のハイレベルのデータ電圧ＤＡＴＡ１で、画素回路Ｐａ１のノードＮ１に接続されたストレージキャパシタＣｓｔが充電され、駆動トランジスタＭ１のゲート端子に印加される。その後、Ｈレベル電源線ＥＬＶＤＤから電源供給用トランジスタＭ５を介して駆動トランジスタＭ１の第１導通端子にハイレベルの電圧が与えられれば、駆動トランジスタＭ１はオン状態となり、所望のハイレベルのデータ電圧ＤＡＴＡ１に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。同様にして、画素回路Ｐｂ１の駆動トランジスタＭ１にも、所望のハイレベルのデータ電圧ＤＡＴＡ１に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。その結果、画素回路Ｐａ１、Ｐｂ１はそれぞれ所望の輝度で発光する。
　画素回路Ｐａ２、Ｐｂ２においては、第２データ期間ＤＴ２よりも前の第２データ期間にローレベルのデータ信号が画素回路Ｐａ２に接続されたデータ線Ｄａ２、および画素回路Ｐｂ２に接続されたデータ線Ｄｂ２に供給されている。時刻ｔ５において、データ選択信号ＡＳ２がＨレベルからＬレベルに変化し、データ電圧ＤＡＴＡ２がローレベルから所望のハイレベルに向かって上昇する。これにより、所望のハイレベルのデータ電圧ＤＡＴＡ２がデータ線Ｄａ２、Ｄｂ２に供給される。一方、走査線選択期間ＳＣＮは、第２データ期間が開始する時刻ｔ５よりも所定の遅延期間ＤＬだけ遅い時刻ｔ６から開始され、時刻ｔ８までＬレベルになる。これにより、時刻ｔ６から時刻ｔ８までの期間に、データ線Ｄａ２に書き込まれた所望のハイレベルのデータ電圧ＤＡＴＡ２で、画素回路Ｐａ２のノードＮ２に接続されたストレージキャパシタＣｓｔが充電され、駆動トランジスタＭ１のゲート端子に印加される。その後、Ｈレベル電源線ＥＬＶＤＤから電源供給用トランジスタＭ５を介して駆動トランジスタＭ１の第１導通端子にハイレベルの電圧が与えられれば、駆動トランジスタＭ１はオン状態となり、所望のハイレベルのデータ電圧ＤＡＴＡ２に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。同様にして、画素回路Ｐｂ２の駆動トランジスタＭ１にも、所望のハイレベルのデータ電圧ＤＡＴＡ２に応じた電流が有機ＥＬ素子ＯＬＥＤに流れる。その結果、画素回路Ｐａ２、Ｐｂ２はそれぞれ所望の輝度で発光する。
　この場合、第１の基礎検討において、データ電圧がハイレベルからローレベルに変化したときに、ローレベルのデータ電圧が書き込めないという問題は生じない。また、隣接する画素回路Ｐａ１と画素回路Ｐａ２、あるいは、画素回路Ｐｂ１と画素回路Ｐｂ２との間で発生する輝度ムラが抑制されたり、駆動電流の電流値が第２の基礎検討の場合に比べて改善されたりすることは、データ電圧ＤＡＴＡ１、ＤＡＴＡ２がハイレベルからローレベルに変化する場合において説明したことと同じであるので、それらの説明は省略する。
＜２．９　効果＞
　本実施形態によれば、第２の基礎検討の場合と比べて、走査線選択期間ＳＣＮの開始時刻は、第２データ期間ＤＴ２の開始時刻よりも遅延期間ＤＬだけ遅いので、第２データ期間ＤＴ２において本来書き込まれるべきデータ信号のレベルによらず、当該データ信号を書き込む前に駆動トランジスタＭ１がオフすることはない。このように、データ信号のレベルによらず、当該データ信号を画素回路Ｐａ２および画素回路Ｐｂ２にそれぞれ書き込むことができる。
　また、第１データ期間ＤＴ１および第２データ期間ＤＴ２の終了後に、補償期間となる走査線選択期間ＳＣＮが設けられているので、隣接する画素回路Ｐａ１と画素回路Ｐａ２、および、画素回路Ｐｂ１と画素回路Ｐｂ２の補償期間はそれぞれ同じ期間になる。このため、第１の基礎検討において問題となった隣接する画素回路間の輝度ムラの発生が抑制される。
　また、第２の基礎検討の場合と比べて、第１データ期間ＤＴ１および第２データ期間ＤＴ２をそれぞれ長くすることができるので、データ線Ｄ１、Ｄ２にデータ信号を供給する時間が十分確保することができる。これにより、第２の基礎検討の場合と比べて、書き込まれたデータ信号がローレベルのときには、駆動電流が大きくなり、画像の輝度が向上し、供給されたデータ信号がハイレベルのときには、駆動電流が低下し、より沈んだ黒を表現することができる。駆動電流が大きくなるので、画像のコントラスト比がより向上し、データ信号がハイレベルのときには、駆動電流が十分低下するので、より沈んだ黒を表現することができる。
＜２．１０　変形例＞
＜２．１０．１　第１の変形例＞
　第１の実施形態では、デマルチプレクサ４１１からデータ線Ｄ１、Ｄ２にデータ信号を供給する場合、まず選択トランジスタＭｓ１をオンしてデータ線Ｄ１にデータ信号を供給し、次に選択トランジスタＭｓ２をオンしてデータ線Ｄ２にデータ信号を供給する。供給されるデータ信号は、いずれの周期においてもまずデータ線Ｄ１にデータ信号を供給し、次にデータ線Ｄ２にデータ信号を供給する。しかし、このような駆動方法によれば、輝度のばらつきが目立ちやすい。そこで、周期毎に供給するデータ信号の順序を入れ替えるために、以下のような駆動方法によって駆動する。なお、本明細書における周期は、「１水平期間」であっても良く、あるいは「１垂直期間」であっても良い。
　図１４は、本実施形態の第１の変形例に係る有機ＥＬ表示装置の選択トランジスタのオン／オフを切り替えるタイミングを示すタイミング図である。図１４に示すタイミング図は、図７に示すタイミングチャートの走査信号ＳＣＡＮおよびデータ選択信号ＡＳ１、ＡＳ２について、第１周期（第１水平期間または第１垂直期間）から第３周期（第３水平期間または第３垂直期間）までのタイミングを示している。第１周期（第１水平期間または第１垂直期間）では、時刻ｔ３において、データ制御線ＡＳＷ１に供給されるデータ選択信号ＡＳ１がＨレベルからＬレベルに変化する。これにより、選択トランジスタＭｓ１がオン状態になり、画素回路１１ａに書き込まれるべきデータ信号がデータ線Ｄ１に供給される第１データ期間が開始する。時刻ｔ４において、データ制御線ＡＳＷ１に供給されるデータ選択信号ＡＳ１はＬレベルからＨレベルに変化し、選択トランジスタＭｓ１はオフ状態になり、第１データ期間ＤＴ１が終了する。このとき、データ線Ｄ１の電位は、供給されたデータ信号に応じたレベルになる。
　時刻ｔ４から時刻ｔ５までの調整期間の経過後、時刻ｔ５において、データ制御線ＡＳＷ２に供給されるデータ選択信号ＡＳ２がＨレベルからＬレベルに変化する。これにより、選択トランジスタＭｓ２がオン状態になり、画素回路１１ｂに書き込まれるべきデータ信号がデータ線Ｄ２に供給される第２データ期間ＤＴ２が開始する。時刻ｔ５から遅延期間ＤＬが経過した時刻ｔ６において、走査信号ＳＣＡＮがＨレベルからＬレベルに変化し、走査線選択期間ＳＣＮが開始し、データ線Ｄ１に書き込まれたデータ信号を図２に示す画素回路１１ａのノードＮ１に書き込むデータ書込みと、データ線Ｄ２に書き込み中のデータ信号を画素回路１１ｂのノードＮ２に書き込むデータ書込みとが開始される。
　時刻ｔ７において、データ選択信号ＡＳ２はＬレベルからＨレベルに変化し、選択トランジスタＭｓ２はオフ状態になる。これにより、第２データ期間ＤＴ２が終了する。このとき、データ線Ｄ２の電位は、供給されたデータ信号に応じた電位になっている。時刻ｔ７から時刻ｔ８までの調整期間の経過後、時刻ｔ８において走査信号ＳＣＡＮがＨレベルからＬレベルに変化し、走査線選択期間ＳＣＮが終了する。これにより、データ線Ｄ１、Ｄ２にそれぞれ書き込まれたデータ信号によって、画素回路１１ａおよび画素回路１１ｂのストレージキャパシタＣｓｔがそれぞれ充電され、各駆動トランジスタＭ１のゲート端子に与えられる。このため、画素回路１１ａおよび画素回路１１ｂの駆動トランジスタＭ１は、データ電圧に応じた駆動電流を有機ＥＬ素子ＯＬＥＤに供給し、各画素回路１１ａ、１１ｂはデータ信号に応じた輝度で発光する。
　次に、第２周期（第２水平期間または第２垂直期間）では、時刻ｔ３において、データ制御線ＡＳＷ２に供給されるデータ選択信号ＡＳ２がＨレベルからＬレベルに変化する。これにより、選択トランジスタＭｓ２がオン状態になり、画素回路１１ａに書き込まれるべきデータ信号がデータ線Ｄ２に供給される第２データ期間ＤＴ２が開始する。時刻ｔ４において、データ制御線ＡＳＷ２に供給されるデータ選択信号ＡＳ２はＬレベルからＨレベルに変化し、選択トランジスタＭｓ１はオフ状態になり、第２データ期間ＤＴ２が終了する。このとき、データ線Ｄ２の電位は、供給されたデータ信号に応じたレベルになる。
　時刻ｔ４から時刻ｔ５までの調整期間の経過後、時刻ｔ５において、データ制御線ＡＳＷ１に供給されるデータ選択信号ＡＳ１がＨレベルからＬレベルに変化する。これにより、選択トランジスタＭｓ１がオン状態になり、画素回路１１ｂに書き込まれるべきデータ信号がデータ線Ｄ１に供給される第１データ期間ＤＴ１が開始する。時刻ｔ５から遅延期間ＤＬが経過した時刻ｔ６において、走査信号ＳＣＡＮがＨレベルからＬレベルに変化し、走査線選択期間ＳＣＮが開始し、データ線Ｄ２に書き込まれたデータ信号を画素回路１１ｂのノードＮ２に書き込むデータ書込みと、データ線Ｄ１に書き込み中のデータ信号を画素回路１１ａのノードＮ１に書き込むデータ書込みとが開始される。
　時刻ｔ７において、データ選択信号ＡＳ１はＬレベルからＨレベルに変化し、選択トランジスタＭｓ２はオフ状態になる。これにより、第１データ期間ＤＴ１が終了する。このとき、データ線Ｄ１の電位は、供給されたデータ信号に応じた電位になっている。時刻ｔ７から時刻ｔ８までの調整期間の経過後、時刻ｔ８において走査信号ＳＣＡＮがＨレベルからＬレベルに変化し、走査線選択期間ＳＣＮが終了する。これにより、データ線Ｄ１、Ｄ２にそれぞれ書き込まれたデータ信号によって、画素回路１１ａおよび画素回路１１ｂのストレージキャパシタＣｓｔがそれぞれ充電され、各駆動トランジスタＭ１のゲート端子に与えられる。このため、画素回路１１ａおよび画素回路１１ｂの駆動トランジスタＭ１は、データ電圧に応じた駆動電流を有機ＥＬ素子ＯＬＥＤに供給し、各画素回路１１ａ、１１ｂはデータ信号に応じた輝度で発光する。
　第３周期（第３水平期間または第３垂直期間）では、第１周期（第１水平期間または第１垂直期間）の場合と同様に、まず選択トランジスタＭｓ１がオン状態になり、データ線Ｄ１にデータ信号が書き込まれ、次に選択トランジスタＭｓ２がオン状態になり、データ線Ｄ２にデータ信号が書き込まれる。図示していないが、第４周期（第４水平期間または第４垂直期間）では、第２周期（第２水平期間または第２垂直期間）の場合と同様に、まず選択トランジスタＭｓ２がオン状態になり、データ線Ｄ２にデータ信号が書き込まれ、次に選択トランジスタＭｓ１がオン状態になり、データ線Ｄ１にデータ信号が書き込まれる。以下同様にして、周期毎（水平期間毎、または垂直期間毎）にデータ信号の供給の順序を入れ替える。このような駆動方法によれば、輝度のばらつきが目立ちにくくなる。
　なお、データ信号の供給の順序を水平期間毎に入れ替えたり、垂直期間毎に入れ替えたりする場合だけでなく、水平期間および垂直期間毎に入れ替えても良い。この駆動方法によれば、輝度のばらつきがより一層目立ちにくくなる。
＜２．１０．２　第２の変形例＞
　第１の実施形態では、走査線選択期間ＳＣＮの開始時刻は、第２データ期間の開始時刻からさらに遅延期間ＤＬが経過した後であり、遅延期間ＤＬは走査線Ｓ１～Ｓｎのいずれにおいても同じ期間に設定されていた。しかし、図２に示すように、例えば走査線Ｓ１と走査線Ｓｎとでは、デマルチプレクサ４１ｉからの距離が異なる。これにより、デマルチプレクサ４１ｉからの距離が離れている走査線Ｓｎに接続されている画素回路において、走査信号ＳＣＡＮの波形鈍りがデータ信号の波形鈍りよりも大きくなり、走査信号ＳＣＡＮの遅延がデータ信号の遅延よりも大きくなる場合がある。この場合、ノードＮ１へのデータ信号の書込み時間が不足する。
　図１５は、本実施形態の第２の変形例に係る有機ＥＬ表示装置の選択トランジスタのオン／オフを切り替えるタイミングと、遅延期間との関係を示す図である。より詳しくは、図１５（Ａ）は、デマルチプレクサ４１ｉに最も近い位置に配置された画素回路に接続されたデータ線にデータ信号を書き込む場合に、走査線選択期間ＳＣＮに設けるべき遅延期間ＤＬの長さを示す図であり、図１５（Ｃ）は、デマルチプレクサ４１ｉから最も遠い位置に配置された画素回路に接続されたデータ線にデータ信号を書き込む場合に、走査線選択期間ＳＣＮに設けるべき遅延期間ＤＬの長さを示す図であり、図１５（Ｂ）は、図１５（Ａ）と図１５（Ｃ）の中間に位置する画素回路に接続されたデータ線にデータ信号を書き込む場合に、走査線選択期間ＳＣＮに設けるべき遅延期間ＤＬの長さを示す図である。図１５に示すように、デマルチプレクサ４１ｉからの距離が遠くなるほど、遅延期間ＤＬの長さが短くなる。
　図１５に示すように、いずれの場合も、時刻ｔ５において、データ制御線ＡＳＷ２に供給されるデータ選択信号ＡＳ２がＨレベルからＬレベルに変化する。これにより、選択トランジスタＭｓ２がオン状態になり、画素回路１１ｂに書き込まれるべきデータ信号がデータ線Ｄ２に供給される第２データ期間ＤＴ２が開始する。時刻ｔ５から遅延期間ＤＬが経過した時刻ｔ６において、走査信号ＳＣＡＮがＨレベルからＬレベルに変化し、走査線選択期間ＳＣＮが開始し、データ線Ｄ１に書き込まれたデータ信号を図２に示す画素回路１１ａのノードＮ１に書き込むデータ書込みと、データ線Ｄ２に書き込み中のデータ信号を画素回路１１ｂのノードＮ２に書き込むデータ書込みとが開始される。このとき、データ信号を書き込むべき画素回路に接続された走査線とデマルチプレクサ４１ｉとの距離が長くなるのに伴って、走査線選択期間ＳＣＮを長くするために、遅延期間をＤＬ１、ＤＬ２、ＤＬ３の順に短くなるように設定する。このように、走査信号ＳＣＡＮの遅延がデータ信号の遅延よりも大きくなる場合に、デマルチプレクサ４１ｉから離れた位置に配置された画素回路ほど走査線選択期間ＳＣＮを長くすることができるので、デマルチプレクサ４１ｉから離れた位置に配置された画素回路においても、ノードＮ１へのデータ信号の書き込み不足を解消することが可能になる。
＜２．１０．３　第３の変形例＞
　また、走査線Ｓ１と走査線Ｓｎとでは、デマルチプレクサ４１ｉからの距離が異なる。これにより、デマルチプレクサ４１ｉからの距離が離れている走査線Ｓｎに接続されている画素回路では、デマルチプレクサ４１ｉに近い走査線Ｓ１に接続されている画素回路に比べて、データ線のデータ信号の波形鈍りが走査信号の波形鈍りよりも大きくなり、データ信号の遅延が走査信号ＳＣＡＮの遅延よりも大きくなる場合がある。この場合、データ線へのデータ信号の充電が不足する。そこで、入力されたデータ信号が目標とする充電電位に到達するまでの最大時間を表すビデオセトリングタイムＴＶＤ（ｍａｘ）を長くする必要がある。
　図１６は、本実施形態の第３の変形例に係る有機ＥＬ表示装置の選択トランジスタのオン／オフを切り替えるタイミングと、遅延期間との関係を示す図である。より詳しくは、図１６（Ａ）は、デマルチプレクサ４１ｉに最も近い位置に配置された画素回路に接続されたデータ線にデータ信号を書き込む場合に、走査線選択期間ＳＣＮに設けるべき遅延期間ＤＬの長さを示す図であり、図１６（Ｃ）は、デマルチプレクサ４１ｉから最も遠い位置に配置された画素回路に接続されたデータ線にデータ信号を書き込む場合に、走査線選択期間ＳＣＮに設けるべき遅延期間ＤＬの長さを示す図であり、図１６（Ｂ）は、図１５（Ａ）と図１５（Ｃ）の中間に位置する画素回路に接続されたデータ線にデータ信号を書き込む場合に、走査線選択期間ＳＣＮに設けるべき遅延期間ＤＬの長さを示す図である。
　データ信号を書き込むべき画素回路に接続された走査線とデマルチプレクサ４１ｉとの距離が長くなるのに伴って、画素回路１１ｂに書き込まれるデータ信号の波形鈍りが大きくなり、データ線へのデータ信号の充電不足が生じる場合がある。そこで、図１６に示すように、走査線とデマルチプレクサ４１ｉとの距離が長くなるのに伴って、遅延期間の長さもＤＬ１、ＤＬ２、ＤＬ３の順に長くする。このように、データ信号の遅延が走査信号ＳＣＡＮの遅延よりも大きくなる場合に、遅延期間ＤＬを長くした分だけビデオセトリングタイムＴＶＤ（ｍａｘ）を長くすることができるので、デマルチプレクサ４１ｉから離れた位置に配置された画素回路においても、データ線へのデータ信号の充電不足を解消することが可能になる。
＜２．１０．４　第４の変形例＞
　図１７は、本実施形態の第４の変形例に係る有機ＥＬ表示装置の選択出力回路の他の構成を示す回路図である。図１７に示す選択出力回路に含まれる各デマルチプレクサ４２１～４２３は、それぞれ選択トランジスタＭｓ１と選択トランジスタＭｓ２とを含む。１行目の走査線が選択されたときに、デマルチプレクサ４２１の選択トランジスタＭｓ１は、ゲート端子にデータ制御線ＡＳＷ１からＬレベルのデータ選択信号ＡＳ１を与えられると、出力線ｄ１から入力されたデータ信号Ｖ＜１＞からデータ信号Ｒ１＜１＞を選択してデータ線Ｄｒｇ１に出力する。選択トランジスタＭｓ２は、ゲート端子にデータ制御線ＡＳＷ２からＬレベルのデータ選択信号ＡＳ２を与えられると、出力線ｄ１から入力されたデータ信号Ｖ１からデータ信号Ｂ１＜１＞を選択してデータ線Ｄｂ１に出力する。
　同様にして、デマルチプレクサ４２２の選択トランジスタＭｓ１は、データ信号Ｖ＜２＞からデータ信号Ｇ１＜２＞を選択してデータ線Ｄｒｇ２に出力し、選択トランジスタＭｓ２は、データ信号Ｂ１＜２＞を選択してデータ線Ｄｂ２に出力する。デマルチプレクサ４２３の選択トランジスタＭｓ１は、データ信号Ｖ＜３＞からデータ信号Ｒ１＜３＞を選択してデータ線Ｄｒｇ３に出力し、選択トランジスタＭｓ２は、データ信号Ｂ１＜３＞を選択してデータ線Ｄｂ３に出力する。
　次に、２行目の走査線が選択されると、デマルチプレクサ４２１の選択トランジスタＭｓ１は、データ信号Ｖ＜１＞からデータ信号Ｇ２＜１＞を選択してデータ線Ｄｒｇ１に出力し、選択トランジスタＭｓ２は、データ信号Ｂ２＜１＞を選択してデータ線Ｄｂ１に出力する。デマルチプレクサ４２２の選択トランジスタＭｓ１は、データ信号Ｖ＜２＞からデータ信号Ｒ２＜２＞を選択してデータ線Ｄｒｇ２に出力し、選択トランジスタＭｓ２は、データ信号Ｂ２＜２＞を選択してデータ線Ｄｂ２に出力する。デマルチプレクサ４２３の選択トランジスタＭｓ１は、データ信号Ｖ＜３＞からデータ信号Ｇ２＜３＞を選択してデータ線Ｄｒｇ３に出力し、選択トランジスタＭｓ２は、データ信号Ｂ２＜３＞を選択してデータ線Ｄｂ３に出力する。
　この場合、データ線Ｄｒｇ１にデータ信号Ｒ１＜１＞が出力され、データ線Ｄｂ１にデータ信号Ｂ１＜１＞がそれぞれ出力される。出力されたデータ信号Ｒ１＜１＞、Ｂ１＜１＞は、それぞれ１行１列目の画素回路および１行２列目の対応するＲ画素回路およびＢ画素回路に書き込まれる。さらに、データ線Ｄｒｇ２にデータ信号Ｇ１＜２＞が出力され、データ線Ｄｂ２にデータ信号Ｂ１＜２＞が出力される。出力されたデータ信号Ｇ１＜２＞、Ｂ１＜２＞は、それぞれ１行３列目のＧ画素回路および１行４列目の対応するＢ画素回路に書き込まれる。これらのＲ画素回路、Ｇ画素回路、Ｂ画素回路をそれぞれサブ画素回路と定義し、隣接する２サブ画素回路で１つの画素回路を構成すると定義する。すなわち、１行１列目のＲ画素回路と１行２列目のＢ画素回路を隣接するサブ画素回路としたとき、これら２サブ画素回路によって１つの画素回路（ＲＢ画素回路）が構成され、１行３列目のＧ画素回路と１行４列目のＢ画素回路を隣接するサブ画素回路としたとき、これら２サブ画素回路によって１つの画素回路（ＧＢ画素回路）が構成される。
　１つの画素回路は本来Ｒ、Ｇ、Ｂデータ信号のいずれかに応じた画像を表示させる単位として機能する。しかし、本変形例では、自画素回路にないサブ画素回路の色については隣接画素回路のサブ画素回路を点灯させて借用することにより、ＲＧＢからなるカラー画像を表示する。具体的には、ＲＢ画素回路はＧサブ画素回路を持たないので、隣のＧＢ画素回路からＧサブ画素回路を借用するためにＧサブ画素回路を同時に点灯させる。また、ＧＢ画素回路はＲサブ画素回路を持たないので、隣のＲＢ画素回路からＲサブ画素回路を借用するためにＲサブ画素回路を同時に点灯させる。このようにして、ＲＧＢからなるカラー画像を表示する。このような手法をサブピクセルレンダリング（Sub pixel Rendering : ＳＰＲ）と呼び、ＲＧＢのカラー画像を表現するために必要な複数の画素回路の単位をピクセルセットと定義する。
　本変形例では、１つのＲＢ画素回路と１つのＧＢ画素回路とによってピクセルセットが構成される。サブピクセルレンダリングを採用することにより、パネル全体のサブ画素回路数を、リアルＲＧＢ（１つの画素回路内にＲＧＢの各サブ画素回路をストライプ状に並べる方式）の場合の２／３に減らすことが可能になり、擬似的に精細度を高めることができる。
　また、青色有機ＥＬ素子は、他の色の有機ＥＬ素子に比べて輝度が低い、寿命が短いなどの問題点を有する。上記説明ではそのような問題点を補うために、Ｂサブ画素回路を含むＲＢ画素回路とＧＢ画素回路とからなるピクセルセットについて説明した。しかし、ピクセルセットはこれに限定されず、例えば１つのＲＧ画素回路と１つのＢＧ画素回路とからなるピクセルセットを用いても良い。
＜３．第２の実施形態＞
＜３．１　全体構成＞
　図１８は、第２の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。本実施形態に係る有機ＥＬ表示装置は、図５に示す有機ＥＬ表示装置と同様に、ＲＧＢからなる３原色によるカラー表示が可能なアクティブマトリクス型表示装置である。しかし、図５に示す有機ＥＬ表示装置と異なり、各デマルチプレクサ４３１～４３ｍは選択トランジスタを３個ずつ含んでいる（３Ｄｅ－Ｍｕｘ）。その他の構成は、図５に示す有機ＥＬ表示装置の構成と同じであるため、その説明を省略する。
＜３．２　デマルチプレクサの構成＞
　図１９は、図１８に示す有機ＥＬ表示装置の選択出力回路に含まれる各選択トランジスタＭｒ～Ｍｂと画素回路１１ｒ、１１ｇ、１１ｂとの接続関係を示す図である。デマルチプレクサ４３１は、データ線ドライバ３０から延びる出力線ｄ１と、各データ線Ｄｒ１～Ｄｂ１との間に設けられている。
　例えば、データ線ドライバ３０から、時分割されたデータ信号Ｒ１とデータ信号Ｇ１とデータ信号Ｂ１とを含むデータ信号Ｖ＜１＞がデマルチプレクサ４３１に与えられた場合について説明する。図１９に示すように、デマルチプレクサ４３１は、選択トランジスタＭｒと、選択トランジスタＭｇと、選択トランジスタＭｂとを含む。選択トランジスタＭｒのゲート端子はデータ制御線ＡＳＷｒに接続され、選択トランジスタＭｇのゲート端子はデータ制御線ＡＳＷｇに接続され、選択トランジスタＭｂのゲート端子はデータ制御線ＡＳＷｂに接続されている。選択トランジスタＭｒのゲート端子にデータ制御線ＡＳＷｒからＬレベルのデータ選択信号ＡＳｒが与えられると、選択トランジスタＭｒは、データ信号Ｖ＜１＞からデータ信号Ｒ＜１＞を選択してデータ線Ｄｒに出力する。同様して、選択トランジスタＭｇは、データ線Ｄｇにデータ信号Ｇ＜１＞を出力し、選択トランジスタＭｂは、データ線Ｄｂにデータ信号Ｂ＜１＞を出力する。これにより、画素回路１１ｒにデータ信号Ｒ＜１＞が書き込まれ、画素回路１１ｇにデータ信号Ｇ＜１＞が書き込まれ、画素回路１１ｂにデータ信号Ｂ＜１＞が書き込まれる。
　図２０は、デマルチプレクサ４３１に接続された３個の画素回路１１ｒ、１１ｇ、１１ｂと各種配線との接続関係を示す回路図である。これらの画素回路１１ｒ、１１ｇ、１１ｂの構成は、図２に示す場合と同じであるので、それらの説明を省略する。なお、図２０では図２に示す場合と異なり、画素回路１１ｒ、１１ｇ、１１ｂに対応して３本のデータ制御線ＡＳＷｒ、ＡＳＷｇ、ＡＳＷｂが基板上に配設されている。データ制御線ＡＳＷｒにＨレベルのデータ選択信号ＡＳｒが与えられると、選択トランジスタＭｒがオン状態になり、画素回路１１ｒのデータ線Ｄｒは選択トランジスタＭｒを介して出力線ｄ１に接続される。データ制御線ＡＳＷｇにＨレベルのデータ選択信号ＡＳｇが与えられると、選択トランジスタＭｇがオン状態になり、画素回路１１ｇのデータ線Ｄｇは選択トランジスタＭｇを介して出力線ｄ１に接続される。データ制御線ＡＳＷｂにＨレベルのデータ選択信号ＡＳｂが与えられると、選択トランジスタＭｂがオン状態になり、画素回路１１ｂのデータ線Ｄｂは選択トランジスタＭｂを介して出力線ｄ１に接続される。なお、本実施形態において、「所定数のデータ線」とはＲＧＢの各データ線Ｄｒ、Ｄｇ、Ｄｂからなる３本のデータ線をいい、「所定数のデータ信号」とはＲＧＢの各データ信号からなる３つのデータ信号をいう。
＜３．３　駆動方法＞
　図２１は、図１９に示す画素回路１１ｒ、画素回路１１ｇおよび画素回路１１ｂの駆動方法を示すタイミングチャートである。以下の駆動方法の説明では、図１９に示すように、デマルチプレクサ４３１は３個の選択トランジスタＭｒ、Ｍｇ、Ｍｂを含み、各選択トランジスタＭｒ、Ｍｇ、Ｍｂのドレイン端子はそれぞれ接続されるデータ線Ｄｒ、Ｄｇ、Ｄｂに接続され、データ線Ｄｒ、Ｄｇ、Ｄｂはそれぞれ画素回路１１ｒ、１１ｇ、１１ｂに接続されている。この場合、各選択トランジスタＭｒ、Ｍｇ、Ｍｂのオン／オフ状態を制御することによって画素回路１１ｒ、１１ｇ、１１ｂにデータ信号をそれぞれ書き込むための駆動方法を説明する。
　第１水平期間１Ｈａは、図７に示す第１水平期間１Ｈａと同じであるので、その説明を省略する。時刻ｔ２から時刻ｔ３までの第１調整期間Ａ１の経過後、時刻ｔ３においてデータ選択信号ＡＳｒがＨレベルからＬレベルになる。これにより、選択トランジスタＭｒがオン状態になり、データ線Ｄｒに、画素回路１１ｒに書き込まれるべきデータ信号の供給が開始される。その後、時刻ｔ４においてデータ選択信号ＡＳｒがＨレベルになると、選択トランジスタＭｒがオフ状態になり、第１データ期間ＤＴ１が終了する。このため、選択トランジスタＭｒがオフ状態になり、第１データ期間ＤＴ１が終了する。しかし、時刻ｔ４以後もデータ信号がデータ線Ｄｒに保持される。
　時刻ｔ４から時刻ｔ５までの第２調整期間Ａ２の経過後、時刻ｔ５においてデータ選択信号ＡＳｇがＨレベルからＬレベルに変化する。これにより、選択トランジスタＭｇがオン状態になり、データ線Ｄｇに、画素回路１１ｇに書き込まれるべきデータ信号の供給が開始される。その後、時刻ｔ６においてデータ選択信号ＡＳｇがＨレベルになる。このため、選択トランジスタＭｇがオフ状態になり、第２データ期間ＤＴ２が終了する。しかし、時刻ｔ６以後もデータ信号がデータ線Ｄｇに保持される。なお、本実施形態では、さらに画素回路１１ｂに書き込むべきデータ信号をデータ線Ｄｂに供給する必要があるので、第２データ期間ＤＴ２内に走査線選択期間ＳＣＮは開始されない。このため、第２データ期間ＤＴ２には、遅延期間ＤＬは設けられていない。
　時刻ｔ６から時刻ｔ７までの第３調整期間Ａ３（第２調整期間Ａ２と同じ期間）の経過後、時刻ｔ７においてデータ選択信号ＡＳｂがＨレベルからＬレベルに変化する。これにより、選択トランジスタＭｂがオン状態になり、データ線Ｄｂに、画素回路１１ｂに書き込まれるべきデータ信号の供給が開始される。その後、時刻ｔ９においてデータ選択信号ＡＳｂがＨレベルになる。このため、選択トランジスタＭｂがオフ状態になり、第３データ期間ＤＴ３が終了する。第３データ期間ＤＴ３では、その開始時刻ｔ７から遅延期間ＤＬだけ遅れた時刻ｔ８において、走査信号ＳＣＡＮがＨレベルからＬレベルに変化し、走査線選択期間ＳＣＮが開始する。
　その後、時刻ｔ９において、第３データ期間ＤＴ３が終了するが、画素回路１１ｂに書き込まれるべきデータ信号は時刻ｔ９以後もデータ線Ｄｂに保持される。時刻ｔ８において開始した走査線選択期間ＳＣＮは、第３データ期間ＤＴ３の終了時刻ｔ９よりも後の時刻ｔ１０まで継続し、その間に、データ線Ｄｇ～Ｄｂに保持されている各データ信号がそれぞれ画素回路１１ｒ、１１ｇ、１１ｂに書き込まれる。例えば、データ線Ｄ１に保持されていたＲデータ信号は画素回路１１ｒのノードＮ１に供給され、データ電圧が駆動トランジスタＭ１のゲート端子に与えられる。電源供給用トランジスタＭ５を介して駆動トランジスタＭ１の第１導通端子にＨレベル電圧ＥＬＶＤＤが供給されれば、駆動トランジスタＭ１はオン状態になる。これにより、駆動トランジスタＭ１はデータ信号に応じた駆動電流を有機ＥＬ素子ＯＬＥＤに供給し、有機ＥＬ素子ＯＬＥＤが発光する。同様に、データ線Ｄｇおよびデータ線Ｄｂに保持されているＧデータ信号およびＢデータ信号も、画素回路１１ｇのノードＮ２および画素回路１１ｂのノードＮ３にそれぞれ供給され、画素回路１１ｇおよび画素回路１１ｂの有機ＥＬ素子ＯＬＥＤも発光する。なお、上記説明において、第１データ期間ＤＴ１においてデータ線Ｄ１に書き込まれるデータ信号（Ｒデータ信号）を「第１データ信号」と呼び、第２データ期間ＤＴ２においてデータ線Ｄ２に書き込まれるデータ信号（Ｇデータ信号）を「第２データ信号」と呼び、第３データ期間ＤＴ３においてデータ線Ｄ３に書き込まれるデータ信号（Ｂデータ信号）を「第３データ信号」と呼ぶ場合がある。
　また、本実施形態（３Ｄｅ－Ｍｕｘ）においても、遅延期間ＤＬの下限値は、第１の実施形態において説明した式（６）と同様に求められる。すなわち、図２１に示すタイミングチャートから、第１の実施形態の場合と同様に、ＤＴ１＝ＤＴ２≒ＴＶＤ（ｍａｘ）であり、またＡ２＝Ａ３であるので、
　　１Ｈ－ＳＣＮ－Ａ１－Ａ２－Ａ３－ＤＴ１－ＤＴ２
　　＝１Ｈ－ＳＣＮ－Ａ１－２×Ａ２－２×ＴＶＤ（ｍａｘ）
　　　　　　　　　　　　　　　　　　　　　　　　　≦ＤＬ　…（１３）
　遅延期間ＤＬの上限値についても、上式（１０）と同様に、次式（１４）によって求められる。
　　１Ｈ－ＳＣＮ（ｍｉｎ）－Ａ１－２×Ａ２－２×ＴＶＤ（ｍａｘ）
　　　　　　　　　　　　　　　　　　　　　　　　　≧ＤＬ…（１４）
　波形鈍り期間ＴＶＤｓｃａｎ（ｍａｘ）を考慮すると、式（１３）および式（１４）はそれぞれ次式（１５）および次式（１６）になる。
　　１Ｈ－ＳＣＮ－Ａ１－２×Ａ２－２×ＴＶＤ（ｍａｘ）
　　　　　　　　　　　　－ＴＶＤｓｃａｎ（ｍａｘ）≦ＤＬ　…（１５）
　　１Ｈ－ＳＣＮ（ｍｉｎ）－Ａ１－２×Ａ２－２×ＴＶＤ（ｍａｘ）
　　　　　　　　　　　　－ＴＶＤｓｃａｎ（ｍａｘ）≧ＤＬ　…（１６）
　さらに一般化した、データ線ドライバで生成された各データ信号を逆多重化してｎ本のデータ線に供給する駆動方式（ｎＤｅ－Ｍｕｘ：ｎは２以上の整数）の場合、第１および第２実施形態の結果から、遅延期間ＤＬの下限値および上限値はそれぞれ次式（１７）および式（１８）によって求められる。
　　１Ｈ－ＳＣＮ－Ａ１－（ｎ－１）×Ａ２
　　　　　　　　　　－（ｎ－１）×ＴＶＤ（ｍａｘ）≦ＤＬ　…（１７）
　　１Ｈ－ＳＣＮ（ｍｉｎ）－Ａ１－（ｎ－１）×Ａ２
　　　　－（ｎ－１）×ＴＶＤ（ｍａｘ）≧ＤＬ…（１８）
　また、波形鈍り期間ＴＶＤｓｃａｎ（ｍａｘ）を考慮した遅延期間ＤＬの下限値および上限値はそれぞれ次式（１９）および式（２０）によって求められる。
　　１Ｈ－ＳＣＮ－Ａ１－（ｎ－１）×Ａ２－
　　　　　　　（ｎ－１）×ＴＶＤ（ｍａｘ）－ＴＶＤｓｃａｎ（ｍａｘ）
　　　　　　　　　　　　　　　　　　　　　　　　≦　ＤＬ　…（１９）
　　１Ｈ－ＳＣＮ（ｍｉｎ）－Ａ１－（ｎ－１）×Ａ２
　　　　　－（ｎ－１）×ＴＶＤ（ｍａｘ）－ＴＶＤｓｃａｎ（ｍａｘ）
　　　　　　　　　　　　　　　　　　　　　　　　≧　ＤＬ　…（２０）
　なお、第２の実施形態の効果は、第１の実施形態の効果と実質的に同じであるので、その説明を省略する。また、上式（１３）～式（２０）において、調整期間Ａ１と複数の調整期間Ａ２をまとめて、「調整期間Ａ」とすることができる。
＜５．その他＞
　本実施形態のディスプレイは、有機ＥＬ素子ＯＬＥＤを備えた表示パネルに限定されることなく、電流により駆動する表示素子を有する表示装置は、電流によって輝度や透過率が制御される表示素子を備えたディスプレイであればよい。このような電流制御の電気光学素子を備えたディスプレイには、有機発光ダイオード（Organic Light Emission Diode：ＯＬＥＤ）を備えた有機ＥＬディスプレイ、無機発光ダイオードを備えた無機ＥＬディスプレイなどのＥＬディスプレイ、量子発光ドットダイオード（Quantum dot Light Emission Diode）を備えたＱＬＥＤディスプレイなどがある。
＜４．付記＞
　付記１に記載の表示装置は、表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ線と、前記複数のデータ線と交差する複数の走査線と、前記複数のデータ線および前記複数の走査線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置であって、
　２以上の所定数のデータ線を１組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、当該出力端子に対応する組の所定数のデータ線によりそれぞれ伝達すべき所定数のデータ信号を時分割的に出力するデータ線駆動回路と、
　前記データ線駆動回路の前記複数の出力端子にそれぞれ接続され、前記複数組のデータ線群にそれぞれ対応する複数のデマルチプレクサを有する選択出力回路と、
　前記複数の走査線を選択的に駆動する走査線駆動回路とを備え、
　前記複数の画素回路のそれぞれは、前記複数のデータ線のいずれか１つに対応するとともに前記複数の走査線のいずれか１つに対応し、
　各画素回路は、電流によって駆動される表示素子と、前記表示素子の駆動電流を制御する電圧を保持するための保持容量と、前記保持容量に保持された電圧に応じた駆動電流を前記表示素子に与えるための駆動トランジスタとを含み、対応する走査線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ線の電圧が前記駆動トランジスタを介して前記保持容量に与えられるように構成されており、
　前記所定数のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始した時刻から、当該データ信号の供給を終了する時刻よりも前の時刻までの期間のうち所定期間を遅延期間として予め設定し、
　各デマルチプレクサは、前記各水平期間のそれぞれに出力された前記所定数のデータ信号を当該水平期間内に逆多重化して前記所定数のデータ線のそれぞれに供給し、
　前記走査線駆動回路は、前記各水平期間の前記遅延期間の終了時に、前記所定数のデータ信号を供給する画素回路に対応する走査線の選択を開始する。
　付記２に記載の表示装置は、付記１に記載の表示装置において、
　　前記走査線の選択が終了する時刻は、前記データ信号の供給を終了する時刻よりも後の時刻であることが好ましい。
　上記付記２に記載の表示装置によれば、各画素回路にデータ信号をそれぞれ書き込む走査線選択期間が同じになり、しかも走査線選択期間が長くなるので、隣接する画素回路および表示面内の位置によらず、流れる駆動電流のばらつきおよびが低減される。これにより、隣接する画素回路間および表示面内の位置による輝度ムラが低減される。
　付記３に記載の表示装置は、付記１に記載の表示装置において、
　前記遅延期間は次式を満たす値であることが好ましい。
　　　　ＤＬ≧１Ｈ－ＳＣＮ－Ａ－（ｎ－１）×ＴＶＤ（ｍａｘ）
　　　　　但し、ＤＬは遅延期間、１Ｈは１水平期間、ＳＣＮは走査線反転期間、ｎは多重化されたデータ信号数、ＴＶＤ（ｍａｘ）は最大ビデオセトリングタイム、Ａは各調整期間の合計期間を表す。
　上記付記３に記載の表示装置によれば、直前の水平期間にデータ線にハイレベルのデータ電圧が書き込まれていても、次の水平期間の走査線選択期間ＳＣＮに当該データ線に接続された画素回路にローレベルのデータ電圧を書き込むことができる。これにより、データ信号のレベルにかかわらず、データ信号に応じた輝度で各画素回路を発光させることができる。
　付記４に記載の表示装置は、付記３に記載の表示装置において、
　前記遅延期間は少なくとも０．４μｓ以上であることが好ましい。
　上記付記４に記載の表示装置によれば、遅延期間を少なくとも０．４μｓ以上とすることにより、データ信号のレベルによらず、目標とする電圧値のデータ信号を画素回路に書き込むことができる。
　付記５に記載の表示装置は、付記１に記載の表示装置において、
　前記遅延期間は次式を満たす値であることが好ましい。
　　　ＤＬ≦１Ｈ－ＳＣＮ（ｍｉｎ）－Ａ－（ｎ－１）×ＴＶＤ（ｍａｘ）
　　　　　但し、ＤＬは遅延期間、１Ｈは１水平期間、ＳＣＮ（ｍｉｎ）は１水平期間に与えられたデータ信号を対応する画素回路に書き込むために必要な最短の走査線反転期間、ｎは多重化されたデータ信号数、ＴＶＤ（ｍａｘ）は最大ビデオセトリングタイム、Ａは各調整期間の合計期間を表す。
　上記付記５に記載の表示装置によれば、１水平期間に、多重化されたデータ信号を対応する各画素回路にそれぞれ書き込むことができる。
　付記６に記載の表示装置は、付記１に記載の表示装置において、
　前記所定数のデータ信号は、第１データ信号と第２データ信号とを含み、
　前記デマルチプレクサは、前記各水平期間のそれぞれに出力された前記所定数のデータ信号から前記第１データ信号を選択して第１データ線に供給する第１選択トランジスタと、前記第２データ信号を選択して第２データ線に供給する第２選択トランジスタとを含み、
　前記第１選択トランジスタは、前記第１データ信号を前記第１データ線に供給し、前記第２選択トランジスタは、前記第１データ信号が前記第１データ線に供給された後に、前記第２データ信号を前記第２データ線に供給することが好ましい。
　上記付記６に記載の表示装置によれば、上記付記１において、所定数が「２」の場合には、遅延期間は、第２データ線に第２データ信号の供給を開始する時刻から、走査線の選択を開始する時刻までの期間とする。これにより、所定数が「２」の場合も、付記１の場合と同様の効果を奏する。
　付記７に記載の表示装置は、付記６に記載の表示装置において、
　前記所定数のデータ信号は、第３データ信号をさらに含み、
　前記デマルチプレクサは、前記水平期間毎に、前記第３データ信号を選択して第３データ線に供給する第３選択トランジスタをさらに含み、
　前記第３選択トランジスタは、前記第２データ信号が前記第２データ線に供給された後に、前記第３データ信号を前記第３データ線に供給することが好ましい。
　上記付記７に記載の表示装置によれば、上記付記１において、所定数が「３」の場合に
は、遅延期間は、第３データ線に第３データ信号の供給を開始する時刻から、走査線の選
択を開始する時刻までの期間とする。これにより、所定数が「３」の場合も、付記１の場合と同様の効果を奏する。
　付記８に記載の表示装置は、付記６または７に記載の表示装置において、
　前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を前記水平期間毎に変更することが好ましい。
　上記付記８に記載の表示装置によれば、周期毎に供給するデータ信号の順序を入れ替えるので、輝度のばらつきが目立ちにくくなる。
　付記９に記載の表示装置は、付記６または７に記載の表示装置において、
　前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を垂直期間毎に変更することが好ましい。
　上記付記９に記載の表示装置によれば、周期毎に供給するデータ信号の順序を入れ替えるので、付記８に記載の表示装置の場合と同様に、輝度のばらつきが目立ちにくくなる。
　付記１０に記載の表示装置は、付記６または７に記載の表示装置において、
前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を前記水平期間および垂直期間毎に変更することが好ましい。
　上記付記１０に記載の表示装置によれば、周期毎に供給するデータ信号の順序を入れ替えるので、輝度のばらつきがより一層目立ちにくくなる。
　付記１１に記載の表示装置は、付記６に記載の表示装置において、
　前記第１データ信号は２種類の色の画像をそれぞれ表す２種類のデータ信号からなり、前記第２データ信号は前記第１データ信号とは異なる色の画像を表すデータ信号であり、
　前記第１選択トランジスタは、前記水平期間毎に前記第１データ信号に含まれる前記２種類のデータ信号を交互に前記第１データ線に供給し、前記第２選択トランジスタは、前記水平期間毎に前記第２データ信号を前記第２データ線に供給することが好ましい。
　上記付記１１に記載の表示装置によれば、サブピクセルレンダリングを採用することにより、パネル全体のサブ画素回路数を、リアルＲＧＢの場合の２／３に減らすことができるので、擬似的に精細度を高めることができる。
　付記１２に記載の表示装置は、付記１に記載の表示装置において、
　走査信号の遅延が前記データ信号の遅延よりも大きい場合、前記遅延期間は、前記デマルチプレクサから前記所定数のデータ信号を書き込むべき前記画素回路が接続された走査線までの距離が長いほど短くなるように設定されることが好ましい。
　上記付記１２に記載の表示装置によれば、走査信号の遅延がデータ信号の遅延よりも大きい場合、デマルチプレクサから所定数のデータ信号を書き込むべき画素回路が接続された走査線までの距離が長いほど、遅延期間を短く設定する。これは、デマルチプレクサからの距離が長くなるほど走査信号の波形が鈍るので、ノードＮ１へのデータ信号の書込時間を長くする必要があるからである。このように、遅延期間を短くすることによって画素回路のデータ書込期間を長くし、ノードＮ１へのデータ信号の書込み不足を解消することが可能になる。
　付記１３に記載の表示装置は、付記１に記載の表示装置において、
　前記データ信号の遅延が走査信号の遅延よりも大きい場合、前記遅延期間は、前記デマルチプレクサから前記所定数のデータ信号を書き込むべき前記画素回路が接続された走査線までの距離が長いほど長くなるように設定されることが好ましい。
　上記付記１３に記載の表示装置によれば、データ信号の遅延が走査信号の遅延よりも大きい場合、デマルチプレクサから所定数のデータ信号を書き込むべき画素回路が接続された走査線までの距離が長いほど、遅延期間が長くなるように設定する。これは、デマルチプレクサからの距離が長くなるほどデータ信号の波形が鈍るので、データ線へのデータ信号の充電時間を長くする必要があるからである。そこで、遅延期間を長くすることによってデータ線へのデータ信号の充電期間を長くし、データ信号の充電不足を解消することが可能になる。
１０…表示部
１１ｘ…画素回路（ｘ＝ａ，ｂまたはｘ＝ｒ，ｇ，ｂ）
Ｐａ１，Ｐａ２，Ｐｂ１、Ｐｂ２…画素回路
２０…表示制御回路
３０…データ線ドライバ（データ線駆動回路）
４０…選択出力回路
４１１～４１ｍ、４２１～４２３、４３１～４３ｍ…デマルチプレクサ
５０…走査線ドライバ（走査線駆動回路）
６０…エミッション線ドライバ
ｄｉ…出力線（ｉ＝１～ｍ）
Ｄｘ…データ線（ｘ＝１，２，３またはｘ＝ｒ，ｇ，ｂ）
Ｓｊ…走査線（ｊ＝１～ｎ）
Ｅｊ…エミッション線（制御線）（ｊ＝１～ｎ）
Ｍ１～Ｍ７…トランジスタ
Ｃｓｔ…ストレージキャパシタ（保持容量素子）
Ｃｄｒｉ，Ｃｄｇｉ，Ｃｄｂｉ…データキャパシタ（ｉ＝１～ｍ）
１１ａ、１１ｂ…画素回路
１１ｒ、１１ｇ、１１ｂ…画素回路
Ｍｓ１、Ｍｓ２、Ｍｒ、Ｍｇ、Ｍｂ…選択トランジスタ
Ｍ１…駆動トランジスタ
Ｍ２…書込用トランジスタ
Ｍ３…補償用トランジスタ
Ｍ４，Ｍ７…初期化用トランジスタ
Ｍ５…電源供給用トランジスタ
Ｍ６…発光制御用トランジスタ
ＤＴ１、ＤＴ２、ＤＴ３…データ期間
ＳＣＮ…走査線選択期間
ＤＬ…遅延期間
ＰＳＣＮ…初期化期間
Ｖｉｎｉ…初期化線および初期化電圧
ＡＳＷｘ…データ制御線（ｘ＝１，２またはｘ＝ｒ，ｇ，ｂ）
ＡＳｘ…データ選択信号（ｘ＝１，２またはｒ，ｇ，ｂ）

Claims (14)

  1. 　表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ線と、前記複数のデータ線と交差する複数の走査線と、前記複数のデータ線および前記複数の走査線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置であって、
    　２以上の所定数のデータ線を１組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、当該出力端子に対応する組の所定数のデータ線によりそれぞれ伝達すべき所定数のデータ信号を時分割的に出力するデータ線駆動回路と、
    　前記データ線駆動回路の前記複数の出力端子にそれぞれ接続され、前記複数組のデータ線群にそれぞれ対応する複数のデマルチプレクサを有する選択出力回路と、
    　前記複数の走査線を選択的に駆動する走査線駆動回路とを備え、
    　前記複数の画素回路のそれぞれは、前記複数のデータ線のいずれか１つに対応するとともに前記複数の走査線のいずれか１つに対応し、
    　各画素回路は、電流によって駆動される表示素子と、前記表示素子の駆動電流を制御する電圧を保持するための保持容量と、前記保持容量に保持された電圧に応じた駆動電流を前記表示素子に与えるための駆動トランジスタとを含み、対応する走査線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ線の電圧が前記駆動トランジスタを介して前記保持容量に与えられるように構成されており、
    　前記所定数のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始する時刻またはそれよりも後の時刻であって、かつ当該データ信号の供給を終了する時刻よりも前の時刻までの期間に含まれる期間を遅延期間として予め設定し、
    　各デマルチプレクサは、前記各水平期間のそれぞれに出力された前記所定数のデータ信号を当該水平期間内に逆多重化して前記所定数のデータ線のそれぞれに供給し、
    　前記走査線駆動回路は、前記各水平期間の前記遅延期間の終了時に、前記所定数のデータ信号を供給した画素回路に対応する走査線の選択を開始する、表示装置。
  2. 　前記走査線の選択が終了する時刻は、前記データ信号の供給を終了する時刻よりも後の時刻である、請求項１に記載の表示装置。
  3. 　前記遅延期間は次式を満たす値である、請求項１に記載の表示装置。
    　　　　ＤＬ≧１Ｈ－ＳＣＮ－Ａ－（ｎ－１）×ＴＶＤ（ｍａｘ）
    　　　　　但し、ＤＬは遅延期間、１Ｈは１水平期間、ＳＣＮは走査線反転期間、ｎは多重化されたデータ信号数、ＴＶＤ（ｍａｘ）は最大ビデオセトリングタイム、Ａは各信号間の調整期間の合計期間を表す。
  4. 　前記遅延期間は少なくとも０．４μｓ以上である、請求項３に記載の表示装置。
  5. 　前記遅延期間は次式を満たす値である、請求項１に記載の表示装置。
    　　　　ＤＬ≦１Ｈ－ＳＣＮ（ｍｉｎ）－Ａ
    　　　　　　　　　　　　　　　　－（ｎ－１）×ＴＶＤ（ｍａｘ）
    　　　　　但し、ＤＬは遅延期間、１Ｈは１水平期間、ＳＣＮ（ｍｉｎ）は１水平期間に与えられたデータ信号を対応する画素回路に書き込むために必要な最短の走査線反転期間、ｎは多重化されたデータ信号数、ＴＶＤ（ｍａｘ）は最大ビデオセトリングタイム、Ａは各信号間の調整期間の合計期間を表す。
  6. 　前記所定数のデータ信号は、第１データ信号と第２データ信号とを含み、
    　前記デマルチプレクサは、前記各水平期間のそれぞれに出力された前記所定数のデータ信号から前記第１データ信号を選択して第１データ線に供給する第１選択トランジスタと、前記第２データ信号を選択して第２データ線に供給する第２選択トランジスタとを含み、
    　前記第１選択トランジスタは、前記第１データ信号を前記第１データ線に供給し、前記第２選択トランジスタは、前記第１データ信号が前記第１データ線に供給された後に、前記第２データ信号を前記第２データ線に供給する、請求項１に記載の表示装置。
  7. 　前記所定数のデータ信号は、第３データ信号をさらに含み、
    　前記デマルチプレクサは、前記水平期間毎に、前記第３データ信号を選択して第３データ線に供給する第３選択トランジスタをさらに含み、
    　前記第３選択トランジスタは、前記第２データ信号が前記第２データ線に供給された後に、前記第３データ信号を前記第３データ線に供給する、請求項６に記載の表示装置。
  8. 　前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を前記水平期間毎に変更する、請求項６または７に記載の表示装置。
  9. 　前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を垂直期間毎に変更する、請求項６または７に記載の表示装置。
  10. 　前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を前記水平期間および垂直期間毎に変更する、請求項６または７に記載の表示装置。
  11. 　前記第１データ信号は２種類の色の画像をそれぞれ表す２種類のデータ信号からなり、前記第２データ信号は前記第１データ信号とは異なる色の画像を表すデータ信号であり、
    　前記第１選択トランジスタは、前記水平期間毎に前記第１データ信号に含まれる前記２種類のデータ信号を交互に前記第１データ線に供給し、前記第２選択トランジスタは、前記水平期間毎に前記第２データ信号を前記第２データ線に供給する、請求項６に記載の表示装置。
  12. 　走査信号の遅延が前記データ信号の遅延よりも大きい場合、前記遅延期間は、前記デマルチプレクサから前記所定数のデータ信号を書き込むべき前記画素回路が接続された走査線までの距離が長いほど短くなるように設定される、請求項１に記載の表示装置。
  13. 　前記データ信号の遅延が走査信号の遅延よりも大きい場合、前記遅延期間は、前記デマルチプレクサから前記所定数のデータ信号を書き込むべき前記画素回路が接続された走査線までの距離が長いほど長くなるように設定される、請求項１に記載の表示装置。
  14. 　表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ線と、前記複数のデータ線に交差する複数の走査線と、前記複数のデータ線および前記複数の走査線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置の駆動方法であって、
    　前記表示装置は、
    　２以上の所定数のデータ線を１組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、当該出力端子に対応する組の所定数のデータ線によりそれぞれ伝達すべき所定数のデータ信号を時分割的に出力するデータ線駆動回路と、
    　前記データ線駆動回路の前記複数の出力端子にそれぞれ接続され、前記複数組のデータ線群にそれぞれ対応する複数のデマルチプレクサを有する選択出力回路と、
    　前記複数の走査線を選択的に駆動する走査線駆動回路とを備え、
    　前記複数の画素回路のそれぞれは、前記複数のデータ線のいずれか１つに対応するとともに前記複数の走査線のいずれか１つに対応し、
    　各画素回路は、電流によって駆動される表示素子と、前記表示素子の駆動電流を制御する電圧を保持するための保持容量と、前記保持容量に保持された電圧に応じた駆動電流を前記表示素子に与えるための駆動トランジスタとを含み、対応する走査線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ線の電圧が前記駆動トランジスタを介して前記保持容量に与えられるように構成されており、
    　前記駆動方法は、
    　　前記所定数のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始する時刻またはそれよりも後の時刻であって、かつ当該データ信号の供給を終了する時刻よりも前の時刻までの期間に含まれる期間を遅延期間として予め設定するステップと、
    　　前記各水平期間のそれぞれに出力された前記所定数のデータ信号を当該水平期間内に順次選択して前記所定数のデータ線のそれぞれに供給するステップと、
    　　前記各水平期間の前記遅延期間の終了時毎に、前記所定数のデータ信号を供給した画素回路に対応する走査線の選択を開始するステップとを備える、表示装置の駆動方法。
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