JP2016148710A - ドライバー、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】 高解像度の電気光学パネルにおいて表示ムラを抑制できるドライバー、電気光学装置及び電子機器等の提供。
【解決手段】 ドライバー１００は、電気光学パネル２００の第１のデータ線〜第Ｎのデータ線を駆動する駆動回路１１０と、第１のデータ線〜第Ｎのデータ線に対応する第１のデータ信号〜第Ｎのデータ信号の遅延時間を設定する遅延時間設定回路１２０と、電気光学パネル２００に対しデマルチプレクス制御信号を出力するデマルチプレクス制御回路１３０を含む。遅延時間設定回路１２０は、電気光学パネル２００の水平走査線方向においてデマルチプレクス制御信号の入力端子２１０から第ｊのデータ線までの距離が、入力端子２１０から第ｉのデータ線までの距離よりも長い場合に（１≦ｉ＜ｊ≦Ｎ）、第ｊのデータ信号の遅延時間を、第ｉのデータ信号の遅延時間よりも長い遅延時間に設定する。
【選択図】 図４

Description

本発明は、ドライバー、電気光学装置及び電子機器等に関係する。

電気光学パネルを駆動するドライバーにおいて、電気光学パネルの複数のソース線を１つのソースアンプで時分割に駆動するマルチプレクス駆動が知られている。電気光学パネルにデマルチプレクス駆動をさせる場合には、ドライバーに設けられるアンプやラッチ回路等の数を減らすことができるため、ドライバーを小型化することが可能になる。一般的に、電気光学パネルが高解像度化をすればするほど、必要なアンプやラッチ回路等の数が増加し、ドライバーが大型化するため、このようなドライバーは、高解像度の電気光学パネルに対して特に有用である。また、このようなドライバーに関する発明としては、例えば特許文献１において開示される発明がある。

特開２０１２−１３２９７３号公報

電気光学パネルが有するデマルチプレクサーは、ドライバーから出力されるデマルチプレクス制御信号に基づいて駆動する。具体的には、デマルチプレクサーにデマルチプレクス制御信号が入力されると、そのデマルチプレクサーに接続された複数のソース線のうち、デマルチプレクス制御信号に基づいて選択されたソース線に、分離（デマルチプレクス）されたデータ信号（階調出力）が出力される。その結果、選択されたソース線に接続された画素に対して、データ信号（画素データ）の書き込みが可能になる。

しかし、デマルチプレクス制御線の寄生抵抗及び寄生容量が原因で、デマルチプレクス制御信号の入力タイミングに遅延が発生することがある。デマルチプレクス制御信号の入力タイミングの遅延は、電気光学パネル内における各デマルチプレクサーの位置に応じて変わる。具体的には、デマルチプレクス制御信号の入力端子からデマルチプレクサーまでの距離が長ければ長いほど、そのデマルチプレクサーへの入力タイミングの遅延が大きくなる。

一方、ドライバーから出力されるデータ信号は、電気光学パネル内の位置によらず、同じタイミングで各デマルチプレクサーへ入力される。つまり、デマルチプレクサーへデータ信号が入力されているにも関わらず、デマルチプレクス制御信号が遅延して入力されていない期間が存在する。そのため、デマルチプレクス制御信号の遅延が大きい場合には、そのデマルチプレクサーに接続されるソース線の画素に対するデータ信号の書き込み時間が短くなってしまう。書き込み時間が短くなると、各画素に十分な電圧が印加されず、期待通りの表示輝度を得られず、表示輝度にムラが出来やすくなる。

従来は、書き込み時間に対して、デマルチプレクス制御信号の遅延時間が短かったため、大きな問題にはならなかったが、電気光学パネルの高解像度化に伴い、１回の書き込み時間が短縮された。そのため、デマルチプレクス制御信号の入力タイミングに遅延が発生し、さらに書き込み時間が短縮されることが、表示輝度のムラを引き起こす原因として問題になってきた。

これに対して、書き込み時間を確保するために、デマルチプレクス制御信号の間隔を短くすると、次の画素に書き込むはずのデータ信号を、今回の画素に誤って書き込んでしまうなどの問題が発生し得る。従って、このような問題が発生しないように、デマルチプレクス制御信号の間隔は十分に確保しておく必要があり、デマルチプレクス制御信号の間隔を無闇に縮めることはできない。

本発明の幾つかの態様によれば、高解像度の電気光学パネルにおいて表示ムラを抑制できるドライバー、電気光学装置及び電子機器等を提供することができる。

本発明の一態様は、電気光学パネルの第１のデータ線〜第Ｎ（Ｎは１以上の整数）のデータ線を駆動する駆動回路と、前記第１のデータ線〜前記第Ｎのデータ線に対応する第１のデータ信号〜第Ｎのデータ信号の遅延時間を設定する遅延時間設定回路と、前記電気光学パネルに対してデマルチプレクス制御信号を出力するデマルチプレクス制御回路と、を含み、前記遅延時間設定回路は、前記電気光学パネルの水平走査線方向において、前記デマルチプレクス制御信号の入力端子から前記第１のデータ線〜前記第Ｎのデータ線のうちの第ｊのデータ線までの距離が、前記入力端子から前記第１のデータ線〜前記第Ｎのデータ線のうちの第ｉのデータ線までの距離よりも長い場合に（ｉ、ｊは、１≦ｉ＜ｊ≦Ｎの整数）、前記第１のデータ信号〜前記第Ｎのデータ信号のうちの第ｊのデータ信号の遅延時間を、前記第１のデータ信号〜前記第Ｎのデータ信号のうちの第ｉのデータ信号の遅延時間よりも長い遅延時間に設定するドライバーに関係する。

本発明の一態様では、電気光学パネルの水平走査線方向において、デマルチプレクス制御信号の入力端子からデータ線までの距離が長くなればなるほど、データ線を介してデマルチプレクサーに出力するデータ信号の遅延時間を長くする。これにより、デマルチプレクサーへデマルチプレクス制御信号が入力されている期間と、データ信号が入力されている期間を略一致させることが可能になる。よって、高解像度の電気光学パネルにおいて表示ムラを抑制することが可能となる。

また、本発明の一態様では、前記駆動回路は、第１の駆動部〜第Ｎの駆動部を有し、前記第１の駆動部〜第Ｎの駆動部の各駆動部は、デジタルデータを出力するラッチ回路と、前記ラッチ回路から出力された前記デジタルデータをアナログのデータ信号へと変換するＤＡ変換部と、前記アナログのデータ信号をデータ線へ出力する出力部と、を有し、前記遅延時間設定回路は、前記各駆動部の前記ラッチ回路に入力されるクロック信号を遅延させてもよい。

これにより、各ラッチ回路が、遅延させられたクロック信号に基づいて、制御回路からデータ信号を取得すること等が可能になる。

また、本発明の一態様では、前記遅延時間設定回路は、複数の遅延ユニットを有し、前記複数の遅延ユニットの各遅延ユニットは、前記各駆動部の前記ラッチ回路に対して設けられ、前記クロック信号を遅延させた遅延クロック信号を前記ラッチ回路に出力してもよい。

これにより、各遅延ユニットが、デマルチプレクス制御信号の遅延時間に合わせて、クロック信号を遅延させて、各駆動部のラッチ回路に出力すること等が可能になる。

また、本発明の一態様では、前記複数の遅延ユニットの第１の遅延ユニットは、基準クロック信号が入力され、第２の遅延ユニットに第１の遅延クロック信号を出力し、前記複数の遅延ユニットの第ｋ（ｋは１以上の整数）の遅延ユニットは、前記複数の遅延ユニットの第（ｋ＋１）の遅延ユニットに第ｋの遅延クロック信号を出力してもよい。

これにより、第（ｋ＋１）の遅延ユニットは、第ｋの遅延ユニットが出力する第ｋの遅延クロック信号よりも長く遅延させた第（ｋ＋１）の遅延クロック信号を出力することができる。

また、本発明の一態様では、前記各遅延ユニットの遅延時間情報を記憶する記憶部を有し、前記遅延時間設定回路は、前記遅延時間情報に基づいて、前記遅延時間を設定してもよい。

これにより、予め決められた遅延時間だけクロック信号を遅延させること等が可能になる。

また、本発明の一態様では、前記各遅延ユニットは、前記遅延時間が異なる複数の遅延回路と、前記複数の遅延回路の出力のいずれかを選択し、前記遅延クロック信号として前記ラッチ回路に出力するセレクター回路と、を有してもよい。

これにより、遅延時間情報に応じて、クロック信号を遅延させること等が可能になる。

また、本発明の一態様では、前記複数の遅延ユニットとして、第１群の複数の遅延ユニットと、第２群の複数の遅延ユニットと、セレクターと、を有し、前記セレクターは、前記第１群の複数の遅延ユニットの各遅延ユニットの出力と、前記第２群の複数の遅延ユニットの各遅延ユニットの出力とのいずれかの出力を選択して、前記遅延クロック信号を前記ラッチ回路に出力してもよい。

これにより、デマルチプレクス制御信号の入力端子の位置が異なる場合でも、各デマルチプレクサーへのデマルチプレクス制御信号の入力タイミングの遅延時間に合わせて、各デマルチプレクサーへのデータ信号の入力タイミングを遅延させること等が可能になる。

また、本発明の一態様では、前記第１群の複数の遅延ユニットの第１の遅延ユニットは、第１のデータ線に対応して設けられ、前記第１群の複数の遅延ユニットの第Ｎの遅延ユニットは、第Ｎのデータ線に対応して設けられ、前記第２群の複数の遅延ユニットの第１の遅延ユニットは、前記第Ｎのデータ線に対応して設けられ、前記第２群の複数の遅延ユニットの第Ｎの遅延ユニットは、前記第１のデータ線に対応して設けてもよい。

これにより、水平走査線方向又は水平走査線方向と逆方向に向かうにつれ遅延が大きくなる、デマルチプレクス制御信号の入力タイミングに合わせて、データ信号の入力タイミングを遅延させること等が可能になる。

また、本発明の一態様では、前記入力端子として、第１の入力端子及び第２の入力端子の少なくとも一方が設けられ、前記第１の入力端子は、前記水平走査線方向における前記電気光学パネルの一端に設けられ、前記第２の入力端子は、前記水平走査線方向における前記電気光学パネルの他端に設けられ、前記デマルチプレクス制御回路として、前記第１の入力端子に第１のデマルチプレクス制御信号を出力する第１のデマルチプレクス制御回路と、前記第２の入力端子に第２のデマルチプレクス制御信号を出力する第２のデマルチプレクス制御回路と、が設けられてもよい。

これにより、電気光学パネルのデマルチプレクス制御信号の入力端子の位置に応じて、使用するデマルチプレクス制御回路を選択することができる。

また、本発明の他の態様では、前記ドライバーを含む電気光学装置に関係する。

また、本発明の他の態様では、前記ドライバーを含む電子機器に関係する。

本実施形態のシステム構成図。 デマルチプレクス制御信号の入力タイミングの遅延の説明図。 各デマルチプレクサーにおけるスイッチのオンオフ制御の説明図。 第１の実施形態の詳細なシステム構成図。 第１の実施形態の動作を説明するタイミングチャート。 各駆動部の詳細な構成の説明図。 各遅延ユニットの詳細な構成の説明図。 第２の実施形態の詳細なシステム構成図。 第２の実施形態の他の詳細なシステム構成図。 電気光学装置及び電子機器のシステム構成図。

以下、本実施形態について説明する。なお、以下で説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。

１．概要
本実施形態のドライバー及び電気光学パネルは、デマルチプレクス駆動を行う。まず、本実施形態のドライバーと電気光学パネルの簡易的なシステム構成図を、図１に示す。図１には、後の説明を簡易化するために、電気光学パネル２００内に３つのデマルチプレクサー（ＤＰＬ、ＤＰＣ、ＤＰＲ）を図示しているが、実際には電気光学パネル２００はさらに多数のデマルチプレクサーを有している。デマルチプレクサーＤＰＬは、電気光学パネル２００に配置された複数のデマルチプレクサーの中でも、入力端子ＩＮに最も近い位置に配置されている。また、デマルチプレクサーＤＰＲは、入力端子ＩＮから最も遠い位置に配置されており、デマルチプレクサーＤＰＣは、デマルチプレクサーＤＰＬとデマルチプレクサーＤＰＲの略中間の位置に配置されている。

さらに、各デマルチプレクサーには、データ線と複数のソース線とデマルチプレクス制御線とが接続されている。例えば、図１のデマルチプレクサーＤＰＬを例にとると、データ線ＤＬＬと、４本のソース線（ＳＬ１〜ＳＬ４）と、デマルチプレクス制御線（ＳＥＬ１〜ＳＥＬ４）とが接続されている。その他のデマルチプレクサーＤＰＣ及びデマルチプレクサーＤＰＲ等についても同様である。デマルチプレクス制御回路１３０は、デマルチプレクス制御線（ＳＥＬ１〜ＳＥＬ４）により入力端子ＩＮを介して、電気光学パネル２００内の各デマルチプレクサーに接続されている。

ここで、電気光学パネル２００の各画素に画素データが書き込まれるまでの流れを簡単に説明する。まず、ドライバー１００が、データ信号（階調出力）を各データ線に対して出力し、データ線を介して、各デマルチプレクサーにデータ信号が入力される。このデータ信号は、時分割多重（マルチプレクス）された画素データを表す信号である。

また、データ信号の出力と並列して、ドライバー１００が有するデマルチプレクス制御回路１３０が、デマルチプレクス制御信号をデマルチプレクス制御線（ＳＥＬ１〜ＳＥＬ４）に対して出力する。これにより、デマルチプレクス制御線を介して、各デマルチプレクサーにデマルチプレクス制御信号が入力される。

そして、各デマルチプレクサーは、入力されたデマルチプレクス制御信号に基づいて、接続されている複数のソース線のうち、データ信号を出力するソース線を選択し、選択したソース線に対して、入力されたデータ信号を出力する。これにより、入力されたデータ信号を分離（デマルチプレクス）して出力することが可能になる。

前述したデマルチプレクス制御線は、複数の制御線（ＳＥＬ１〜ＳＥＬ４）により構成される。例えば、デマルチプレクサーＤＰＬは、データ線ＤＬＬとソース線ＳＬ１〜ＳＬ４を接続する第１〜第４のスイッチ素子を含む。デマルチプレクス制御線ＳＥＬ１に第１のスイッチをオンにする信号が入力された場合には、デマルチプレクサーＤＰＬは第１のスイッチがオンになっている間、ソース線ＳＬ１にデータ信号を出力可能にする。また、デマルチプレクス制御線ＳＥＬ２に第２のスイッチをオンにする信号が入力された場合には、デマルチプレクサーＤＰＬは第２のスイッチがオンになっている間、ソース線ＳＬ２にデータ信号を出力可能にする。その他の例もこれと同様である。なお、デマルチプレクス制御信号は、クロック信号と同期しているため、一定周期毎にデータ信号が出力されるソース線が変わることになる。

さらに、複数のソース線は、電気光学パネル２００の各画素に接続されており、水平走査線方向と直交する方向Ｄ２に伸びている。また、水平走査線方向Ｄ１には、不図示のゲート線がソース線と交差するように配置されており、二つの信号線が交差するポイントに対応する位置に各画素が配置されている。そして、ソース線にデータ信号が出力されている時に、ゲート線にも書き込みを指示する信号が出力されると、そのソース線とそのゲート線が交差するポイントに対応する画素に画素データが書き込まれる。以上が電気光学パネル２００の各画素に画素データが書き込まれるまでの簡単な流れである。

しかし、前述したように、デマルチプレクス制御線（ＳＥＬ１〜ＳＥＬ４）の寄生抵抗及び寄生容量が原因で、デマルチプレクス制御信号の入力タイミングに遅延が発生することがある。デマルチプレクス制御信号の入力タイミングの遅延は、電気光学パネル２００内における各デマルチプレクサーの位置に応じて変わる。具体的には、デマルチプレクス制御信号の入力端子ＩＮからデマルチプレクサーまでの距離が長ければ長いほど、そのデマルチプレクサーへの入力タイミングの遅延が大きくなる。

具体例を図２に示す。図２の例では、デマルチプレクス制御線ＳＥＬ１〜デマルチプレクス制御線ＳＥＬ４に対して、順番にデマルチプレクス制御信号ＡＳ１〜デマルチプレクス制御信号ＡＳ４が出力された様子を示す。なお、デマルチプレクス制御信号は、デマルチプレクス制御線に入力される信号レベルがハイレベルになっている部分を指すものとする。

例えばデマルチプレクス制御線ＳＥＬ１にデマルチプレクス制御信号ＡＳ１を出力した後には、所与の間隔ＮＡＴを空けて、次のデマルチプレクス制御線ＳＥＬ２にデマルチプレクス制御信号ＡＳ２を出力する。デマルチプレクス制御信号ＡＳ２を出力した後にも、所与の間隔ＮＡＴを空けて、次のデマルチプレクス制御線ＳＥＬ３にデマルチプレクス制御信号ＡＳ３を出力する。以降も同様である。この所与の間隔ＮＡＴは、画素データを誤って別の画素に書き込んでしまうことを防ぐために設けられており、短縮することはできない。

そして、図２の中段では、例えばデマルチプレクス制御信号ＡＳ１がデマルチプレクス制御線ＳＥＬ１に入力され、各デマルチプレクサー（ＤＰＬ、ＤＰＣ、ＤＰＲ）の左端のソース線（ＳＬ１、ＳＣ１、ＳＲ１）へ出力が可能（スイッチオン状態）になっている期間を、ＳＷ１＿ＯＮと表す。図２に示すように、デマルチプレクス制御信号ＡＳ１は、最も入力端子ＩＮに近いデマルチプレクサーＤＰＬには、ほとんど遅延なしで入力される。しかし、前述したように、デマルチプレクサーの位置が入力端子ＩＮから遠ざかるほど、デマルチプレクス制御信号ＡＳ１が遅れて入力される。

そのため、デマルチプレクス制御信号ＡＳ１が入力されても、各デマルチプレクサー（ＤＰＬ〜ＤＰＲ）の左端に接続されたソース線（ＳＬ１、ＳＣ１、ＳＲ１）へ同時に出力が可能になるのではなく、ソース線ＳＬ１へ出力が可能（スイッチオン状態）になった後に、ソース線ＳＣ１へ出力が可能になり、さらにその後に、ソース線ＳＲ１へ出力が可能になる（図２の中段参照）。その他のデマルチプレクス制御信号（ＡＳ２〜ＡＳ４）の動作も同様である。

一方で、図２の後段に示すように、ドライバー１００から出力されるデータ信号は、電気光学パネル２００内の各デマルチプレクサーの位置によらず、同じタイミングで各デマルチプレクサーへ入力される。例えば、各データ線（ＤＬＬ〜ＤＬＲ）には、ラッチクロックの立ち上がりタイミング（図６のラッチ回路１１１１にデータをラッチするタイミング）と同じタイミングＴ１に、各データ信号が出力される。なお、同図では、各データ信号に対して、出力されるべきソース線と同じ記号を付けている。つまり、データ信号ＳＬ１は、ソース線ＳＬ１に出力されるべきデータ信号である。また、他の立ち上がりタイミング（Ｔ２〜Ｔ４）についても、同様に各データ信号が同時に出力される。

そのため、デマルチプレクサーへデータ信号が入力されているにも関わらず、デマルチプレクス制御信号が遅延して入力されていない期間がある。例えば、期間ＮＴ１や期間ＮＴ２である。これにより、デマルチプレクス制御信号の遅延が大きい場合には、そのデマルチプレクサーに接続されるソース線の画素に対するデータ信号の書き込み時間が短くなってしまう。例えば図２の例では、デマルチプレクス制御信号の入力タイミングに遅延が全くなければ、書き込み時間として、最大で期間ＤＴＭを確保できるはずであるが、実際には期間ＤＴＭよりも短い期間ＲＴＭしか確保することができない。デマルチプレクス制御信号の遅延がさらに大きくなれば、各ソース線（ＳＬ１、ＳＣ１、ＳＲ１）へデータ信号が出力可能な期間ＳＷ１＿ＯＮがさらに短くなる。

書き込み時間が短くなると、各画素に十分な電圧が印加されず、期待通りの表示輝度を得られず、表示輝度にムラが出来やすくなる。

また、図２を用いて説明したデマルチプレクス制御信号の入力タイミングの遅延を、図３を用いてより具体的に説明する。図３のグラフには、左端のデマルチプレクサーＤＰＬと、中央のデマルチプレクサーＤＰＣと、右端のデマルチプレクサーＤＰＲのそれぞれに、デマルチプレクス制御信号ＡＳ（ＡＳ１、ＡＳ２）が出力されてから、各デマルチプレクサーにおけるスイッチがオンになるまでに、各デマルチプレクサーに印加される電圧と、時間の関係を表す。図３のグラフでは、デマルチプレクス制御回路１３０が出力するデマルチプレクス信号を実線ＡＳ（ＡＳ１、ＡＳ２）で表し、各デマルチプレクサーに入力されるときのデマルチプレクス信号を点線（ＤＰＬ、ＤＰＣ、ＤＰＲ）で表す。

本例では、各デマルチプレクサーへの印加電圧が閾値電圧ＬＶを越えれば、各デマルチプレクサーのスイッチがオンになり、印加電圧が十分に低下すればスイッチがオフになる。閾値電圧ＬＶを越えるためには、少なくともＴＭで示す電圧印加期間が必要となる。デマルチプレクサーＤＰＬに入力されるデマルチプレクス制御信号は、タイミングＣＴ１を過ぎれば閾値電圧ＬＶを越える。しかし、デマルチプレクサーＤＰＣに入力されるデマルチプレクス制御信号は、タイミングＣＴ２を過ぎるまで閾値電圧ＬＶを越えず、デマルチプレクサーＤＰＲに入力されるデマルチプレクス制御信号は、タイミングＣＴ３を過ぎないと閾値電圧ＬＶを越えない。これは、図２を用いて前述した各デマルチプレクサーの位置に応じた遅延時間があるためである。

具体的には、実線ＡＳの立ち上がりから、タイミングＣＴ１〜タイミングＣＴ３までの各時間が、各デマルチプレクサー（ＤＰＬ、ＤＰＣ、ＤＰＲ）に入力されるデマルチプレクス制御信号の遅延時間に相当する。つまり、この遅延時間は、図２のＮＴ１及びＮＴ２等に相当する。

そして、次のデマルチプレクス制御信号ＡＳ２が入力される前には（立ち上がる前には）、各デマルチプレクサーへの入力電圧（点線）が立ち下がっている必要がある。そのため、デマルチプレクス制御信号ＡＳ１の立ち下がりから、デマルチプレクス制御信号ＡＳ２の立ち上がりまでの期間（図２のＮＡＴ）を確保しておく必要がある。さらに、パネルを高精細にすると、デマルチプレクス制御信号ＡＳ１の立ち上がりから、デマルチプレクス制御信号ＡＳ２の立ち上がりまでの期間が短くなる。その場合に、ＮＡＴを確保すると、デマルチプレクス制御信号ＡＳ１（ＡＳ２）を短くするしかないため、デマルチプレクサーのスイッチをオンにできる期間がより短くなってしまう。その結果、画素の駆動時間が短くなり、表示ムラが発生しやすくなる。

そこで、本実施形態では、後述する図５に示すように、デマルチプレクス制御信号の入力タイミングの遅延に合わせて、データ信号の入力タイミングを遅延させる。これにより、任意のソース線に対してデータ信号の出力が可能になっている期間に合わせて、データ信号が入力されるため、各画素への画素データの書き込み時間を十分な時間、確保することが可能になる。従って、高解像度の電気光学パネルにおいて表示ムラを抑制することが可能となる。

２．第１の実施形態
本実施形態のシステム構成図を図４に示す。本実施形態のドライバー１００は、駆動回路１１０と、遅延時間設定回路１２０と、デマルチプレクス制御回路１３０と、制御回路１４０と、記憶部１５０と、を含む。また、電気光学パネル２００は、デマルチプレクス制御信号の入力端子２１０と、第１のデマルチプレクサー２２０＿１〜第Ｎのデマルチプレクサー２２０＿Ｎと、を含む。なお、ドライバー１００及び電気光学パネル２００は、図４の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。例えば、本例のデマルチプレクス制御線（ＳＥＬ１〜ＳＥＬ４）は４本の束であり、各デマルチプレクサーにも４本のソース線が接続されて、４マルチを実現しているが、それには限定されない。

次に、各部の動作について説明する。まず、駆動回路１１０は、電気光学パネル２００の第１のデータ線ＤＬ１〜第Ｎ（Ｎは１以上の整数）のデータ線ＤＬＮを駆動する。また、駆動回路１１０は、第１の駆動部１１１＿１〜第Ｎの駆動部１１１＿Ｎを有している。各駆動部の詳細な構成については後述する。

ここで、データ線とは、図４に示すように、駆動回路１１０の各駆動部（１１１＿１〜１１１＿Ｎ）と、電気光学パネル２００が有する各デマルチプレクサー（２２０＿１〜２２０＿Ｎ）を繋ぐ信号線（ＤＬ１〜ＤＬＮ）を指す。これに対して、ソース線とは、デマルチプレクサーから水平走査線方向Ｄ１と直交する方向Ｄ２に伸びた信号線（ＳＬ１１〜ＳＬ１４、ＳＬ２１〜ＳＬ２４、ＳＬｉ１〜ＳＬｉＮ、ＳＬ（ｉ＋１）１〜ＳＬ（ｉ＋１）Ｎ、ＳＬ（Ｎ−１）１〜ＳＬ（Ｎ−１）Ｎ、ＳＬＮ１〜ＳＬＮＮ）のことを指す。

また、遅延時間設定回路１２０は、第１のデータ線ＤＬ１〜第Ｎのデータ線ＤＬＮに対応する第１のデータ信号〜第Ｎのデータ信号の遅延時間を設定する。遅延時間設定回路１２０は、複数の遅延ユニット（１２１＿１〜１２１＿Ｎ）を有している。各遅延ユニットの詳細な構成についても後述する。

そして、デマルチプレクス制御回路１３０は、電気光学パネル２００に対してデマルチプレクス制御信号を出力する。デマルチプレクス制御信号とは、各デマルチプレクサーに接続された複数のソース線のうち、いずれかのソース線にデータ信号を出力するかを指示する信号である。例えば、デマルチプレクス制御信号は、前述した図２の信号ＡＳ１〜ＡＳ４等である。

さらに、遅延時間設定回路１２０は、電気光学パネル２００の水平走査線方向Ｄ１において、デマルチプレクス制御信号の入力端子２１０から第ｊのデータ線ＤＬｊまでの距離が、入力端子２１０から第ｉのデータ線ＤＬｉまでの距離よりも長い場合に（ｉ、ｊは、１≦ｉ＜ｊ≦Ｎの整数）、第ｊのデータ信号の遅延時間を、第ｉのデータ信号の遅延時間よりも長い遅延時間に設定する。

例えば、図４には、ｊ＝ｉ＋１の例について図示している。入力端子２１０から第（ｉ＋１）のデータ線ＤＬ（ｉ＋１）までの距離Ｌ２は、入力端子２１０から第ｉのデータ線ＤＬｉまでの距離Ｌ１よりも長いため、第（ｉ＋１）のデータ線ＤＬ（ｉ＋１）の第（ｉ＋１）のデータ信号の遅延時間を、第ｉのデータ線ＤＬｉの第ｉのデータ信号の遅延時間よりも長い遅延時間に設定する。

これにより、例えば図５に示すように、データ信号の入力タイミングを遅延させることができる。図５には、前述した図２の例において、データ信号の入力タイミングを遅延させた時のタイミングチャートを示す。

図５の矢印Ｘ１のように、デマルチプレクサーＤＰＣへのデータ信号の入力タイミングを、デマルチプレクス制御信号ＡＳ１の入力タイミングの遅延時間と同じ時間だけずらせば、ソース線ＳＣ１に出力可能な期間ＳＷ１＿ＯＮと、ソース線ＳＣ１へ出力するはずのデータ信号が入力される期間が（略）一致する。また、同様にして、デマルチプレクサーＤＰＲへのデータ信号の入力タイミングも、矢印Ｘ２のように、デマルチプレクス制御信号ＡＳ１の入力タイミングの遅延時間と同じ時間だけずらせば、ソース線ＳＲ１に出力可能な期間ＳＷ１＿ＯＮと、ソース線ＳＲ１に出力するはずのデータ信号が入力されている期間が（略）一致する。他の例も同様である。そのため、図２の例と比べて画素データの書き込み時間を長くすることが可能になる。画素データの書き込み時間が長くなれば、意図した輝度を表示させるために十分な電圧を、各画素に印加することができ、表示ムラを抑制できる。

また、例えばソース線ＳＣ１に出力するはずのデータ信号が入力されている時に、次のソース線ＳＣ２にデータ信号が誤って出力可能になることはなくなる。同様に、例えば、ソース線ＳＣ１にデータ信号を出力可能になっている期間に、次のソース線ＳＣ２に出力されるはずのデータ信号が誤って入力されることもなくなる。そのため、画素データを誤った位置の画素に書き込んでしまうことを防ぐことができる。よって、期待通りの画素で期待通りの輝度を得ることができ、表示ムラを抑制できる。

以上のように、本実施形態によれば、高解像度の電気光学パネルにおいて表示ムラを抑制することが可能となる。

次に、データ信号の出力タイミングを駆動部毎に異なる時間間隔で遅延させるための具体的な構成について説明する。まず、前述したように駆動回路１１０は、第１の駆動部１１１＿１〜第Ｎの駆動部１１１＿Ｎを有している。ここで、第１の駆動部１１１＿１〜第Ｎの駆動部１１１＿Ｎの各駆動部の詳細な構成を、図６に示す。

第１の駆動部１１１＿１〜第Ｎの駆動部１１１＿Ｎの各駆動部１１１は、デジタルデータを出力するラッチ回路１１１１と、ラッチ回路１１１１から出力されたデジタルデータをアナログのデータ信号へと変換するＤＡ変換部１１１３と、アナログのデータ信号をデータ線へ出力する出力部１１１５と、を有する。なお、出力部１１１５は、例えばボルテージフォロアに構成されたアンプ回路ＡＭＰから構成される。

そして、遅延時間設定回路１２０は、各駆動部１１１のラッチ回路１１１１に入力されるクロック信号ＣＬＫを遅延させる。なお、クロック信号ＣＬＫは、制御回路１４０から遅延時間設定回路１２０へと出力されている。

ここで、前述したように、遅延時間設定回路１２０は、複数の遅延ユニット（１２１＿１〜１２１＿Ｎ）を有している。そして、複数の遅延ユニット（１２１＿１〜１２１＿Ｎ）の各遅延ユニット１２１は、各駆動部のラッチ回路１１１１に対して（対応して）設けられており、各遅延ユニットが、クロック信号ＣＬＫを遅延させた遅延クロック信号を、ラッチ回路１１１１に出力する。

これにより、各遅延ユニット１２１が、デマルチプレクス制御信号の遅延時間に合わせて、クロック信号を遅延させて、各駆動部１１１のラッチ回路１１１１に出力すること等が可能になる。

そして、各ラッチ回路１１１１が、遅延させられたクロック信号に基づいて、制御回路１４０からデータ信号を取得すること等が可能になる。その結果、前述した図５に示すように、各駆動部１１１がそれぞれ異なるタイミングで、データ信号を取得して、デマルチプレクス制御信号の入力タイミングと一致するようなタイミングで、データ信号をデマルチプレクサーに出力すること等が可能になる。

次に、遅延時間設定回路１２０の動作について、詳細に説明する。複数の遅延ユニットの第１の遅延ユニット１２１＿１は、基準クロック信号ＣＬＫが入力され、第２の遅延ユニット１２１＿２に第１の遅延クロック信号を出力する。なお、基準クロック信号ＣＬＫは、制御回路１４０から出力されるクロック信号である。

これにより、第２の遅延ユニット１２１＿２は、第１の遅延ユニット１２１＿１が出力する第１の遅延クロック信号よりも長く遅延させた第２の遅延クロック信号を出力することができる。

そして、複数の遅延ユニットの第ｋ（ｋは１以上の整数）の遅延ユニット１２１＿ｋは、複数の遅延ユニットの第（ｋ＋１）の遅延ユニット１２１＿（ｋ＋１）に第ｋの遅延クロック信号を出力する。

これにより、第（ｋ＋１）の遅延ユニット１２１＿（ｋ＋１）は、第ｋの遅延ユニット１２１＿ｋが出力する第ｋの遅延クロック信号よりも長く遅延させた第（ｋ＋１）の遅延クロック信号を出力することができる。

前述したように、デマルチプレクス制御信号は、入力端子２１０からデマルチプレクサーまでの距離が遠ければ遠いほど、入力タイミングが遅延する。これに対し、上記の構成にすることにより、クロック信号ＣＬＫが最初に入力される第１の遅延ユニット１２１＿１からの位置が遠くなればなるほど、大きく遅延させた遅延クロック信号を出力すること等が可能になる。すなわち、デマルチプレクス制御信号の遅延に合わせて、クロック信号を遅延させ、ひいてはデマルチプレクス制御信号の遅延に合わせて、データ信号の出力タイミングを遅延させること等が可能になる。また、この際には、図４のように、デマルチプレクス制御信号の伝達方向Ｄ１と、第ｋの遅延ユニット１２１＿ｋの配置位置から第（ｋ＋１）の遅延ユニット１２１＿（ｋ＋１）の配置位置への方向が同じである必要がある。このことについては、後に詳述する。

また、各遅延ユニット１２１におけるクロック信号の遅延量は、任意の設定方法で設定してよいが、例えば、記憶部１５０が、各遅延ユニットの遅延時間情報を記憶していてもよい。そして、その場合には、遅延時間設定回路１２０は、遅延時間情報に基づいて、遅延時間を設定する。なお、記憶部１５０は、ＯＴＰやレジスター等により実現できる。

これにより、予め決められた遅延時間だけクロック信号を遅延させること等が可能になる。なお、遅延時間情報は、データ信号の遅延時間に対応する情報である。また、記憶部１５０に記憶させる遅延時間情報は、例えば電気光学パネル２００に表示させた画像を製造者等が目視して、表示ムラが発生しないように、遅延時間を調整して決定した情報であってもよい。さらに、同一個体の電気光学パネルだけでなく、同一機種の電気光学パネル間で、同一の遅延時間情報を共有してもよい。

次に、各遅延ユニットの詳細な構成を図７に示す。各遅延ユニット１２１は、遅延時間が異なる複数の遅延回路と、複数の遅延回路の出力のいずれかを選択し、遅延クロック信号としてラッチ回路１１１１に出力するセレクター回路ＳＬと、を有する。図７の例では、遅延回路は、バッファーであり、３つのバッファー（ＢＦ１〜ＢＦ３）を有している。

そして、遅延ユニット１２１に（遅延）クロック信号ＤＣＬＫ１が入力されると、バッファーＢＦ１〜バッファーＢＦ３のそれぞれに入力される。また、遅延ユニット１２１のセレクター回路ＳＬには、記憶部１５０から遅延時間情報ＤＩＦが入力される。そして、セレクター回路ＳＬが、遅延時間情報ＤＩＦに基づいて、３つのバッファー（ＢＦ１〜ＢＦ３）の出力のいずれかを選択し、遅延クロック信号ＤＣＬＫ２として出力する。

これにより、遅延時間情報に応じて、クロック信号を遅延させること等が可能になる。

３．第２の実施形態
また、電気光学パネル２００の種類によっては、デマルチプレクス制御信号の入力端子２１０の位置と、遅延時間設定回路１２０におけるクロック信号の入力位置の位置関係が異なる場合がある。例えば、前述した図４の構成では、デマルチプレクス制御信号の入力端子２１０と、遅延時間設定回路１２０におけるクロック信号の入力位置は、どちらも水平走査線方向Ｄ１と逆方向Ｄ３側（図面の左側）に位置する。この場合には問題なく、各デマルチプレクサーへのデマルチプレクス制御信号の入力タイミングの遅延に合わせて、各デマルチプレクサーへのデータ信号の入力タイミングを遅延させることができる。

しかし、別機種の電気光学パネル２００では、後述する図９に示すように、デマルチプレクス制御信号の入力端子２１０が、図４の例とは逆側に設けられている場合もある。このような場合に、図４に示すドライバー１００を用いても、各デマルチプレクサーへのデマルチプレクス制御信号の入力タイミングの遅延時間に合わせて、各デマルチプレクサーへのデータ信号の入力タイミングを遅延させることはできない。

そこで本実施形態のドライバー１００は、図８及び図９に示すように、複数の遅延ユニットとして、第１群の複数の遅延ユニット（１２１＿１〜１２１＿Ｎ）と、第２群の複数の遅延ユニット（１２２＿１〜１２２＿Ｎ）と、セレクター１２３と、を有する。

セレクター１２３は、第１群の複数の遅延ユニット（１２１＿１〜１２１＿Ｎ）の各遅延ユニットの出力と、第２群の複数の遅延ユニット（１２２＿１〜１２２＿Ｎ）の各遅延ユニットの出力とのいずれかの出力を選択して、遅延クロック信号をラッチ回路１１１１に出力する。また、例えばセレクター１２３は、複数のスイッチにより構成されており、複数のスイッチのうちの各スイッチは、各遅延ユニット１２１（１２２）及び各駆動部１１１との間にそれぞれ設けられる。

そして、セレクター１２３は、遅延時間設定回路１２０におけるクロック信号の入力位置が、電気光学パネル２００（又はドライバー１００）の中心位置から見て、デマルチプレクス制御信号の入力端子２１０と同一方向側に位置する複数の遅延ユニットの各遅延ユニットの出力を選択する。

例えば図８に示すように、デマルチプレクス制御信号の入力端子２１０が、Ｄ３方向側（図面左側）にある場合には、クロック信号の入力位置が同じくＤ３方向側に位置する第１群の複数の遅延ユニット（１２１＿１〜１２１＿Ｎ）の各遅延ユニットの出力を選択する。よって、後述する理由で、Ｄ１方向に向かうにつれ、データ信号の入力タイミングを遅延させることができる。

一方、例えば図９に示すように、デマルチプレクス制御信号の入力端子２１０が、水平走査線方向Ｄ１側（図面右側）にある場合には、クロック信号の入力位置が同じくＤ１方向側（図面右側）に位置する第２群の複数の遅延ユニット（１２２＿１〜１２２＿Ｎ）の各遅延ユニットの出力を選択する。よって、後述する理由で、Ｄ３方向に向かうにつれ、データ信号の入力タイミングを遅延させることができる。

これにより、デマルチプレクス制御信号の入力端子２１０の位置が異なる場合でも、各デマルチプレクサー２２０へのデマルチプレクス制御信号の入力タイミングの遅延時間に合わせて、各デマルチプレクサー２２０へのデータ信号の入力タイミングを遅延させること等が可能になる。

次に、第１群の複数の遅延ユニットと第２群の複数の遅延ユニットが、データ信号の入力タイミングの遅延を、上記のようにそれぞれ異ならせることができる理由について説明する。

図８及び図９に示すドライバー１００においては、第１群の複数の遅延ユニットの第１の遅延ユニット１２１＿１は、第１のデータ線ＤＬ１に対応して設けられ、第１群の複数の遅延ユニットの第Ｎの遅延ユニット１２１＿Ｎは、第Ｎのデータ線ＤＬＮに対応して設けられる。また、第１群の複数の遅延ユニットの第ｉの遅延ユニット１２１＿ｉは、第ｉのデータ線ＤＬｉに対応して設けられる。そして、第（ｉ＋１）の遅延ユニットは、第ｉの遅延ユニットが遅延させた遅延クロック信号をさらに遅延させて出力する。つまり、第１群の複数の遅延ユニットでは、Ｄ３方向側（図面左側）に位置する第１の遅延ユニット１２１＿１から、水平走査線方向Ｄ１側（図面右側）の遅延ユニットへいくほど、基準クロック信号からの遅延クロック信号の遅延が大きくなる。

これにより、水平走査線方向Ｄ１に向かうにつれ遅延が大きくなる、デマルチプレクス制御信号の入力タイミングに合わせて、データ信号の入力タイミングを遅延させること等が可能になる。

一方、第２群の複数の遅延ユニットの第１の遅延ユニット１２２＿１は、第Ｎのデータ線ＤＬＮに対応して設けられ、第２群の複数の遅延ユニットの第Ｎの遅延ユニット１２２＿Ｎは、第１のデータ線ＤＬ１に対応して設けられる。また、第２群の複数の遅延ユニットの第ｊの遅延ユニット１２２＿ｊは、第（Ｎ−ｊ＋１）のデータ線ＤＬ（Ｎ−ｊ＋１）に対応して設けられる。そして、第（ｊ＋１）の遅延ユニットは、第ｊの遅延ユニットが遅延させた遅延クロック信号をさらに遅延させて出力する。つまり、第２群の複数の遅延ユニットでは、水平走査線方向Ｄ１側（図面右側）に位置する第１の遅延ユニット１２２＿１から、Ｄ３方向側（図面左側）の遅延ユニットへいくほど、基準クロック信号からの遅延クロック信号の遅延が大きくなる。

これにより、Ｄ３方向に向かうにつれ遅延が大きくなるデマルチプレクス制御信号の入力タイミングに合わせて、データ信号の入力タイミングを遅延させること等が可能になる。

また、電気光学パネル２００には、入力端子として、第１の入力端子２１１及び第２の入力端子２１２の少なくとも一方が設けられている。そして、第１の入力端子２１１は、水平走査線方向Ｄ１における電気光学パネル２００の一端に設けられる。例えば図８の例では、Ｄ３方向側（図面左側）に位置する入力端子を第１の入力端子２１１とする。一方、第２の入力端子２１２は、水平走査線方向Ｄ１における電気光学パネル２００の他端に設けられる。例えば図９の例では、水平走査線方向Ｄ１側（図面右側）に位置する入力端子を第２の入力端子２１２とする。なお、図８及び図９の例では、電気光学パネル２００は、片側に一つの入力端子しか有していないが、両側に入力端子を一つずつ、つまり第１の入力端子２１１と第２の入力端子２１２の両方を有していても良い。

この際に、図８及び図９に示すように、ドライバー１００は、デマルチプレクス制御回路として、第１の入力端子２１１に第１のデマルチプレクス制御信号を出力する第１のデマルチプレクス制御回路１３１と、第２の入力端子２１２に第２のデマルチプレクス制御信号を出力する第２のデマルチプレクス制御回路１３２と、を有していてもよい。

これにより、電気光学パネル２００のデマルチプレクス制御信号の入力端子の位置に応じて、使用するデマルチプレクス制御回路を選択することができる。

そして、第１の入力端子２１１に第１のデマルチプレクス制御回路１３１が接続されている場合には、第１群の複数の遅延ユニット（１２１＿１〜１２１＿Ｎ）を用いて、データ信号を遅延させる。一方、第２の入力端子２１２に第２のデマルチプレクス制御回路１３２が接続されている場合には、第２群の複数の遅延ユニット（１２２＿１〜１２２＿Ｎ）を用いて、データ信号を遅延させる。

その結果、デマルチプレクス制御信号の入力端子の位置が異なる場合でも、デマルチプレクス制御信号の入力タイミングの遅延に合わせて、データ信号を遅延させることが可能になる。

４．電気光学装置及び電子機器
図１０に、本実施形態のドライバー１００を適用できる電気光学装置３００及び電子機器の構成例を示す。電気光学装置３００は、電気光学パネル２００とドライバー１００とを含む。

電気光学パネル２００は、例えばアクティブマトリックス型の液晶表示パネル（例えばＴＦＴ液晶表示パネル）である。或いは、自発光素子（例えばＥＬ素子）を用いた表示パネルであってもよい。電気光学パネル２００は、不図示のゲートドライバーを内蔵する。ゲートドライバーは、画素アレイのゲート線（水平走査線）を駆動するドライバーである。なお、ゲートドライバーは、ドライバー１００内に設けられてもよい。

本実施形態の電気光学装置３００としては、例えばプロジェクターの表示モジュール等を想定できる。表示モジュールでは、ドライバー１００が集積回路装置としてフレキシブル基板に実装されており、そのフレキシブル基板が電気光学パネル２００に接続されている。

また、電子機器は、電気光学装置３００、処理部３１０、メモリー３２０、操作部３３０、通信部３４０を含む。

電子機器としては、例えばプロジェクターやテレビ等の表示機器や、スマートフォン等のモバイル機器や、カーナビゲーションシステム等が想定される。

処理部３１０は、ＣＰＵや画像処理用のＡＳＩＣ、ＤＳＰ等のプロセッサーで構成され、種々の処理や各部の制御を行う。例えば、メモリー３２０から画像データを読み出し、或は通信部３４０を介して画像データを受信し、その画像データを電気光学装置３００に表示させる処理を行う。メモリー３２０は、ＲＡＭやＲＯＭ等で構成され、処理部３１０のワーキングメモリーとして機能したり、或は種々のデータを記憶したりする。操作部３３０は、例えばタッチパネルやボタン、キーボード等で構成され、ユーザーからの操作情報を受付ける。通信部３４０は、例えばＵＳＢや有線ＬＡＮ、光通信、無線ＬＡＮ、移動通信（例えば３Ｇ、４Ｇ）等のインターフェースであり、種々のデータや制御情報を外部装置との間で送受信する。

以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、ドライバー、電気光学装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１００ ドライバー、１１０ 駆動回路、１１１ 駆動部、１２０ 遅延時間設定回路、
１２１ 遅延ユニット、１２３ セレクター、１３０ デマルチプレクス制御回路、
１３１ 第１のデマルチプレクス制御回路、１３２ 第２のデマルチプレクス制御回路、
１４０ 制御回路、１５０ 記憶部、２００ 電気光学パネル、２１０ 入力端子、
２１１ 第１の入力端子、２１２ 第２の入力端子、２２０ デマルチプレクサー、
３００ 電気光学装置、３１０ 処理部、３２０ メモリー、３３０ 操作部、
３４０ 通信部、１１１１ ラッチ回路、１１１３ 変換部、１１１５ 出力部

Claims (11)

1. 電気光学パネルの第１のデータ線〜第Ｎ（Ｎは１以上の整数）のデータ線を駆動する駆動回路と、
   前記第１のデータ線〜前記第Ｎのデータ線に対応する第１のデータ信号〜第Ｎのデータ信号の遅延時間を設定する遅延時間設定回路と、
   前記電気光学パネルに対してデマルチプレクス制御信号を出力するデマルチプレクス制御回路と、
   を含み、
   前記遅延時間設定回路は、
   前記電気光学パネルの水平走査線方向において、前記デマルチプレクス制御信号の入力端子から前記第１のデータ線〜前記第Ｎのデータ線のうちの第ｊのデータ線までの距離が、前記入力端子から前記第１のデータ線〜前記第Ｎのデータ線のうちの第ｉのデータ線までの距離よりも長い場合に（ｉ、ｊは、１≦ｉ＜ｊ≦Ｎの整数）、前記第１のデータ信号〜前記第Ｎのデータ信号のうちの第ｊのデータ信号の遅延時間を、前記第１のデータ信号〜前記第Ｎのデータ信号のうちの第ｉのデータ信号の遅延時間よりも長い遅延時間に設定することを特徴とするドライバー。
2. 請求項１において、
   前記駆動回路は、
   第１の駆動部〜第Ｎの駆動部を有し、
   前記第１の駆動部〜第Ｎの駆動部の各駆動部は、
   デジタルデータを出力するラッチ回路と、
   前記ラッチ回路から出力された前記デジタルデータをアナログのデータ信号へと変換するＤＡ変換部と、
   前記アナログのデータ信号をデータ線へ出力する出力部と、
   を有し、
   前記遅延時間設定回路は、
   前記各駆動部の前記ラッチ回路に入力されるクロック信号を遅延させることを特徴とするドライバー。
3. 請求項２において、
   前記遅延時間設定回路は、
   複数の遅延ユニットを有し、
   前記複数の遅延ユニットの各遅延ユニットは、
   前記各駆動部の前記ラッチ回路に対して設けられ、前記クロック信号を遅延させた遅延クロック信号を前記ラッチ回路に出力することを特徴とするドライバー。
4. 請求項３において、
   前記複数の遅延ユニットの第１の遅延ユニットは、
   基準クロック信号が入力され、第２の遅延ユニットに第１の遅延クロック信号を出力し、
   前記複数の遅延ユニットの第ｋ（ｋは１以上の整数）の遅延ユニットは、
   前記複数の遅延ユニットの第（ｋ＋１）の遅延ユニットに第ｋの遅延クロック信号を出力することを特徴とするドライバー。
5. 請求項３又は４において、
   前記各遅延ユニットの遅延時間情報を記憶する記憶部を有し、
   前記遅延時間設定回路は、
   前記遅延時間情報に基づいて、前記遅延時間を設定することを特徴とするドライバー。
6. 請求項３乃至５のいずれかにおいて、
   前記各遅延ユニットは、
   前記遅延時間が異なる複数の遅延回路と、
   前記複数の遅延回路の出力のいずれかを選択し、前記遅延クロック信号として前記ラッチ回路に出力するセレクターと、
   を有することを特徴とするドライバー。
7. 請求項３乃至６のいずれかにおいて、
   前記複数の遅延ユニットとして、第１群の複数の遅延ユニットと、第２群の複数の遅延ユニットと、セレクターと、を有し、
   前記セレクターは、
   前記第１群の複数の遅延ユニットの各遅延ユニットの出力と、前記第２群の複数の遅延ユニットの各遅延ユニットの出力とのいずれかの出力を選択して、前記遅延クロック信号を前記ラッチ回路に出力することを特徴とするドライバー。
8. 請求項７において、
   前記第１群の複数の遅延ユニットの第１の遅延ユニットは、
   第１のデータ線に対応して設けられ、
   前記第１群の複数の遅延ユニットの第Ｎの遅延ユニットは、
   第Ｎのデータ線に対応して設けられ、
   前記第２群の複数の遅延ユニットの第１の遅延ユニットは、
   前記第Ｎのデータ線に対応して設けられ、
   前記第２群の複数の遅延ユニットの第Ｎの遅延ユニットは、
   前記第１のデータ線に対応して設けられることを特徴とするドライバー。
9. 請求項７又は８において、
   前記入力端子として、第１の入力端子及び第２の入力端子の少なくとも一方が設けられ、
   前記第１の入力端子は、
   前記水平走査線方向における前記電気光学パネルの一端に設けられ、
   前記第２の入力端子は、
   前記水平走査線方向における前記電気光学パネルの他端に設けられ、
   前記デマルチプレクス制御回路として、前記第１の入力端子に第１のデマルチプレクス制御信号を出力する第１のデマルチプレクス制御回路と、前記第２の入力端子に第２のデマルチプレクス制御信号を出力する第２のデマルチプレクス制御回路と、が設けられることを特徴とするドライバー。
10. 請求項１乃至９のいずれかに記載のドライバーを含むことを特徴とする電気光学装置。
11. 請求項１乃至９のいずれかに記載のドライバーを含むことを特徴とする電子機器。

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