WO2018179077A1 - 表示装置およびその駆動方法 - Google Patents

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WO2018179077A1
WO2018179077A1 PCT/JP2017/012560 JP2017012560W WO2018179077A1 WO 2018179077 A1 WO2018179077 A1 WO 2018179077A1 JP 2017012560 W JP2017012560 W JP 2017012560W WO 2018179077 A1 WO2018179077 A1 WO 2018179077A1
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酒井　保
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シャープ株式会社
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    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor

Definitions

  • the following disclosure relates to a display device and a driving method thereof, and more particularly to a display device including an electro-optic element driven by a current such as an organic EL display device and a driving method thereof.
  • SSD Source (Shared Driving)
  • FIG. 16 is a block diagram showing a configuration of the organic EL display device described in Patent Document 1.
  • the display unit 10 includes n scanning lines S1 to Sn, n emission lines E1 to En, and 3 ⁇ m data lines Dr1 to 3 provided so as to intersect with them. Drm, Dg1 to Dgm, and Db1 to Dbm are arranged.
  • the display unit 10 is provided with 3 ⁇ m ⁇ n pixel circuits 11r to 11b in the vicinity of the intersection of each data line and each scanning line. Each pixel circuit emits light corresponding to the R data signal, G data signal, and B data signal supplied from the data lines Dr1 to Drm, the data lines Dg1 to Dgm, and the data lines Db1 to Dbm. An image is displayed.
  • the data line driver 30 generates an R data signal, a G data signal, and a B data signal based on the data supplied from the display control circuit 20 and the control signal SC1, and each data signal for one horizontal line for each horizontal period. Are supplied to the data lines Dr1 to Drm, the data lines Dg1 to Dgm, and the data lines Db1 to Dbm, respectively.
  • the scanning line driver 50 generates a scanning signal based on the control signal SC2 given from the display control circuit 20, and sequentially supplies it to the scanning lines S1 to Sn. Thereby, the pixels connected to the scanning line to which the scanning signal is given are sequentially selected.
  • FIG. 17 is a diagram illustrating a configuration of the demultiplexer 401 included in the demultiplexer unit 40 illustrated in FIG.
  • the demultiplexer 401 includes three selection transistors Mr, Mg, and Mb.
  • the gate terminals of these selection transistors Mr, Mg, and Mb are connected to the data control line ASWr, the data control line ASWg, and the data control line ASWb, respectively.
  • the selection transistors Mr, Mg, and Mb are turned on, the data output line d1 and the data line Dr1, the data output line d1 and the data line Dg1, and the data output line d1 and the data line Db1, respectively, are connected.
  • the selection transistor Mr is turned on when the data control signal SSDr is supplied, and supplies the R data signal supplied from the data output line d1 to the data line Dr1.
  • the R data signal supplied to the data line Dr1 is held in the data capacitor Cdr1.
  • the G data signal supplied from the data output line d1 is held in the data capacitor Cdg1, and the B data signal supplied from the data output line d1 is held in the data capacitor Cdb1.
  • FIG. 18 is a timing chart showing a driving method of the organic EL display device shown in FIG.
  • the data signal R1 is supplied to the data line Dr1 and held in the data capacitor Cdr1 in the scanning period of the first row.
  • the data signal G1 is supplied to the data line Dg1 and held in the data capacitor Cdg1.
  • the data signal B1 is supplied to the data line Db1 and held in the data capacitor Cdb1.
  • a low level scanning signal Scan1 is applied to the scanning line S1.
  • the data signal R1, the data signal G1, and the data signal B1 respectively held in the data capacitors Cdr1 to Cdb1 are simultaneously written into the pixel r1, the pixel g1, and the pixel b1.
  • the data signal R2 and the data signal G2 are supplied to the data line Dr1 and the data line Dg1, respectively.
  • the data signal B2 is supplied to the data line Db1, and at the same time, the low-level scanning signal Scan2 is applied to the scanning line S2.
  • the data signal R2, the data signal G2, and the data signal B2 are simultaneously written into the pixel r2, the pixel g2, and the pixel b2.
  • the filled period is a period during which a low-level scanning signal is applied to the scanning line, and “scanning line is active” or “ The scanning line is selected ". The same applies to other timing charts.
  • FIG. 19 is a timing chart showing another driving method of the organic EL display device shown in FIG. As shown in FIG. 19, first, the scanning period of the first row will be described. First, the data control signal SSDr applied to the data control line ASWr becomes low level, and the selection transistor Mr is turned on. As a result, the data signal R1 is supplied to the data line Dr1 and held in the data capacitor Cdr1. Next, the data control signal SSDg applied to the data control line ASWg becomes low level, and the selection transistor Mg is turned on. As a result, the data signal G1 is supplied to the data line Dg1 and held in the data capacitor Cdg1. Further, the data control signal SSDb applied to the data control line ASWb becomes low level, and the selection transistor Mb is turned on.
  • the data signal B1 is supplied to the data line Db1 and held in the data capacitor Cdb1.
  • the scanning signal Scan1 applied to the scanning line S1 is set to the low level.
  • the data signals R1, G1, and B1 held in the data capacitors Cdr1 to Cdb1 are simultaneously written to the pixels r1, g1, and b1 in the first row.
  • the selection transistor Mb is turned on and the data signal B2 is supplied to the data line Db2, and at the same time, the scanning signal Scan2 applied to the scanning line S2 is set to the low level.
  • the data signals R2, G2, and B2 respectively held in the data capacitors Cdr1 to Cdb1 are simultaneously written to the pixels r2, g2, and b2 in the second row.
  • the data signal writing is repeated until the data signals Rn, Gn, Bn are respectively written to the pixels rn, gn, bn in the n-th row.
  • the R data signal, the G data signal, and the B data signal are sequentially supplied to the data line Dr1, the data line Dg1, and the data line Db1. Then, after the supply of the B data signal to the data line Db1 is completed, the scanning signal Scan1 applied to the scanning line S1 becomes a low level, and writing of the data signal corresponding to each of the pixel r1, the pixel g1, and the pixel b1 is performed. Started at the same time.
  • the R data signal, the G data signal, and the B data signal are sequentially supplied to the data line Dr1, the data line Dg1, and the data line Db1, respectively. After the completion, a writing period for writing each data signal from the data line Dr1, the data line Dg1, and the data line Db1 to each of the pixels r1, g1, and b1 is started.
  • the period for supplying B data to the data line Db1 and the writing period for writing each data signal to each of the pixels r1, g1, and b1 overlap.
  • a longer writing time can be secured.
  • a first aspect is an active matrix display device that displays a color image based on a plurality of colors by time-divisionally supplying a plurality of data signals corresponding to each of the plurality of colors to a pixel circuit.
  • a scanning line driving circuit for sequentially selecting the plurality of scanning lines;
  • a plurality of selection output circuits for sequentially supplying the data signals corresponding to any of the plurality of colors to the plurality of data lines; and a data line driving circuit for supplying the data signals to each of the plurality of selection output circuits;
  • the pixel circuit corresponding to each color is An electro-optic element;
  • An eleventh aspect is a method of driving a display device that performs color display based on a plurality of colors by supplying a data signal corresponding to one of the plurality of colors to a pixel circuit in a time-sharing manner, A plurality of data lines to which the data signal is supplied, a plurality of scanning lines, a plurality of data lines and a plurality of scanning lines are provided corresponding to each of the plurality of colors.
  • a plurality of selection output circuits for sequentially supplying the data signals corresponding to any of the plurality of colors to the plurality of data lines, and a method for driving the display device includes: The pixel circuit corresponding to each color controls the electro-optic element and the current flowing through the electro-optic element, and the control terminal and the first conduction terminal are electrically connected when the corresponding scanning line is in a selected state.
  • a driving transistor and a storage capacitor for holding a potential of a node connecting the control terminal and the first conduction terminal of the driving transistor; Supplying each corresponding data line with a data signal representing at least one or more of the plurality of colors; By sequentially driving the scanning lines, a data signal representing at least one or more colors corresponds to a data signal representing a color not represented by the data signal and already supplied to the data line. Supplying to the node provided in the pixel circuit of the color to be Holding the potential of the node in the storage capacitor element.
  • the data signal that is output from the selection output circuit and represents at least one or more of the plurality of colors, and is already supplied to the data line Data signals representing colors not represented by the data signals are supplied to nodes provided in the corresponding color pixel circuits. Accordingly, it is possible to secure a sufficient writing time for writing a data signal corresponding to at least one or more colors and a data signal corresponding to another color to the corresponding pixel circuits in the same scanning period. As a result, the data signal cannot be written correctly due to insufficient writing time. As a result, luminance unevenness due to variations in threshold voltage can be suppressed, and data signals can be correctly written in all pixel circuits, so that the display device can display a high-definition image.
  • FIG. 2 is a circuit diagram illustrating a connection relationship between a demultiplexer included in the display device illustrated in FIG. 1 and R, G, and B pixels connected to each demultiplexer. It is a figure which shows the structure of the R pixel circuit and G pixel circuit which are connected to one demultiplexer among the pixel circuits contained in the display apparatus shown in FIG.
  • the R data signal is written to the R pixel connected to the R data line of the display device shown in FIG. 2
  • the G data signal is written to the G pixel connected to the G data line
  • the B pixel connected to the B data line is B
  • It is a timing chart which shows the drive method which writes a data signal.
  • FIG. 5 is a diagram showing data signals written to each pixel connected to two demultiplexers by the driving method shown in FIG. 4. It is a block diagram which shows the structure of the display apparatus which concerns on 2nd Embodiment.
  • FIG. 7 is a circuit diagram illustrating a connection relationship between a demultiplexer included in a demultiplexer unit of the display device illustrated in FIG. 6 and R, G, and B pixels connected to the demultiplexer.
  • FIG. 7 is a circuit diagram illustrating a configuration of an R pixel circuit, a G pixel circuit, and a B pixel circuit connected to one demultiplexer among the pixel circuits included in the display device illustrated in FIG. 6. In the circuit diagram shown in FIG.
  • the R data signal is written to the R pixel connected to the R data line
  • the G data signal is written to the G pixel connected to the G data line
  • the B pixel connected to the B data line is B
  • the R data signal is written to the R pixel connected to the R data line
  • the G data signal is written to the G pixel connected to the G data line
  • the G data signal is connected to the B data line.
  • FIG. 13 It is a figure which shows the data signal written in each pixel connected to two demultiplexers by the drive method shown in FIG.
  • FIG. 13 it is a circuit diagram which shows the connection relation of one demultiplexer and R pixel, G pixel, and B pixel connected to the said demultiplexer.
  • the R data signal is written to the R pixel connected to the R data line
  • the G data signal is written to the G pixel connected to the G data line
  • the B pixel connected to the B data line is written to the B pixel.
  • FIG. 11 is a block diagram illustrating a configuration of a display device described in Patent Document 1. It is a figure which shows the structure of the demultiplexer contained in the demultiplexer part of the display apparatus shown in FIG.
  • FIG. 17 is a timing chart showing how to drive the display device shown in FIG. 16. 17 is a timing chart showing another driving method of the display device shown in FIG.
  • the transistors in each embodiment are described as being P-channel type, the present invention is not limited to this and may be N-channel type. Moreover, although the transistor in each embodiment is a thin-film transistor, for example, this invention is not limited to this.
  • FIG. 1 is a block diagram showing the configuration of the organic EL display device according to the first embodiment.
  • An organic EL display device (hereinafter simply referred to as “display device”) is an active matrix display device capable of color display using three primary colors of RGB. As shown in FIG. 1, the display device includes a display unit 10, a display control circuit 20, a data line driver 30, a demultiplexer unit 40, a scanning line driver 50, and an emission line driver 60.
  • the display device is a display device that employs an SSD system that supplies a data signal from the data line driver 30 to the data line via the demultiplexer unit 40.
  • a data line driving circuit is realized by the data line driver 30
  • a scanning line driving circuit is realized by the scanning line driver 50
  • a control line driving circuit is realized by the emission line driver 60.
  • the scanning line driver 50 and the emission line driver 60 are formed integrally with the display unit 10, for example, but the present invention is not limited to this.
  • the display unit 10 has m ⁇ 2 (m is an integer of 2 or more) data lines. More specifically, data lines Dr1 to Dr (2m / 3), data lines Dg1 to Dg (2m / 3), and data lines Db1 to Db (2m / 3) are arranged and orthogonal to these data lines. N scanning lines S1 to Sn are arranged. The display unit 10 is provided with a pixel circuit at each intersection of each data line and each scanning line.
  • (2/3) m ⁇ n pixel circuits 11r are provided corresponding to the intersections of the m data lines Dr1 to Drm and the n scanning lines S1 to Sn
  • m data (2/3) m ⁇ n pixel circuits 11g are provided corresponding to the intersections of the lines Dg1 to Dgm and the n scanning lines S1 to Sn
  • the m data lines Db1 to Dbm and the n scanning lines are provided.
  • the display unit 10 is provided with 2 ⁇ m ⁇ n pixel formation units in total.
  • emission lines E1 to En as n control lines are arranged in parallel with the n scanning lines S1 to Sn.
  • the data lines Dr1 to Dr (2m / 3), Dg1 to Dg (2m / 3), and Db1 to Db (2m / 3) are connected to the demultiplexer unit 40.
  • the n scanning lines S1 to Sn are connected to the scanning line driver 50.
  • the n emission lines E1 to En are connected to the emission line driver 60.
  • a power line (not shown) common to the pixel circuits 11 is arranged. More specifically, a power supply line (hereinafter referred to as “high level power supply line”) for supplying a high level potential ELVDD for driving an organic EL element (also referred to as “electro-optical element”) to be described later, And a power supply line for supplying a low level potential ELVSS for driving the organic EL element (hereinafter referred to as “low level power supply line”, which is represented by the symbol ELVSS similarly to the low level potential).
  • an initialization line for supplying an initialization potential Vini for an initialization operation to be described later (same as the initialization potential is denoted by Vini) is disposed. These potentials are supplied from a power supply circuit (not shown).
  • the first power supply line is realized by the high level power supply line ELVDD
  • the second power supply line is realized by the low level power supply line ELVSS.
  • 2m / 3 data capacitors Cdr1 to Cdr (2m / 3) are connected to 2m / 3 data lines Dr1 to Dr (2m / 3), respectively.
  • 2m / 3 data capacitors Cdg1 to Cdg (2m / 3) are connected to 2m / 3 data lines Dg1 to Dg (2m / 3), respectively.
  • 2m / 3 data capacitors Cdb1 to Cdb (2m / 3) are connected to the 2m / 3 data lines Db1 to Db (2m / 3), respectively.
  • one end (side to which the data line is not connected) of each data capacitor is grounded, for example, but the present invention is not limited to this.
  • Each of the data capacitors Cdgi to Cdgi may be configured by a capacitor and a parasitic capacitance between the data line and the pixel, or may be configured only by a parasitic capacitance between each data line and each pixel.
  • the R data capacitor, the G data capacitor, and the B data capacitor may be collectively referred to as a storage capacitor element, and include a parasitic capacitance.
  • the display control circuit 20 outputs various control signals to the data line driver 30, the demultiplexer section 40, the scanning line driver 50, and the emission line driver 60. More specifically, the display control circuit 20 outputs a data start pulse DSP, a data clock DCK, display data DA, and a latch pulse LP to the data line driver 30.
  • the display data DA includes R data, G data, and B data.
  • the display control circuit 20 also outputs a data control signal SSDr, a data control signal SSDg, and a data control signal SSDb to the demultiplexer unit 40.
  • the display control circuit 20 also outputs a scan start pulse SSP and a scan clock SCK to the scan line driver 50.
  • the display control circuit 20 further outputs an emission start pulse ESP and an emission clock ECK to the emission line driver 60.
  • the data line driver 30 includes an m-bit shift register (not shown), a sampling circuit, a latch circuit, and m D / A converters.
  • the shift register has m bistable circuits connected in cascade with each other, transfers the data start pulse DSP supplied to the first stage in synchronization with the data clock DCK, and outputs a sampling pulse from each stage.
  • display data DA is supplied to the sampling circuit.
  • the sampling circuit stores the display data DA according to the sampling pulse.
  • the display control circuit 20 outputs a latch pulse LP to the latch circuit.
  • the latch circuit holds the display data DA stored in the sampling circuit.
  • the D / A converter is provided corresponding to the m data output lines d1 to dm connected to m output terminals (not shown) of the data line driver 30, and the display held in the latch circuit.
  • the data DA is converted into a data signal that is an analog signal voltage, and the obtained data signal is supplied to the data output lines d1 to dm. Since the display device according to the present embodiment performs color display using the three primary colors of RGB and adopts the SSD method, the R data signal, the G data signal, and the B data signal are time-divisionally divided into each data output line. Is output.
  • the demultiplexer unit 40 includes m demultiplexers 411 to 41m.
  • each input terminal of the demultiplexer 411 is connected to one data output line d1.
  • the demultiplexer 411 has two output terminals, and each output terminal is connected to the data line Dr1 and the data line Dg1, respectively.
  • the demultiplexer 411 supplies the sequentially supplied R data signal and G data signal from the two output terminals to the data line Dr1 and the data line Dg1, respectively.
  • the demultiplexer 412 supplies the sequentially supplied B data signal and R data signal from the two output terminals to the data line Db1 and the data line Dr2, respectively. Details of operations of the demultiplexers 411 and 412 will be described later.
  • the scanning line driver 50 is disposed on one end side of the display unit 10 (left side of the display unit 10 in FIG. 1), and the emission line driver 60 is disposed on the other end side of the display unit 10 (in FIG. It is arranged on the right side with respect to the display unit 10.
  • various drivers are equally arranged on both sides of the display unit 10.
  • FIG. 2 shows demultiplexers 411 to 413 included in the display device shown in FIG. 1, five pixel circuits 11r connected to the demultiplexers 411 to 413, five pixel circuits 11g, and five pixel circuits 11b.
  • FIG. 2 among the five pixel circuits 11r, the pixel circuit 11r connected to the first scanning line S1 is replaced with the pixel circuit 11r connected to the pixels r11 and r21 and the second scanning line S2.
  • the pixels r12 and r22, the pixel circuit 11r connected to the third scanning line S3 is replaced with the pixels r13 and r23, the pixel circuit 11r connected to the fourth scanning line is replaced with the pixels r14 and r24, and the fifth scanning line.
  • the pixel circuit 11r connected to is described as pixels r15 and r25, respectively.
  • the pixel circuit 11g and the pixel circuit 11b are also referred to as pixels g11 to g15 and pixels g21 to g25, respectively, and pixels b11 to b15 and b21 to b25. Those pixels are arranged in a matrix. Further, each pixel is connected to one of the scanning lines S1 to S5.
  • the demultiplexer 411 includes a selection transistor Mr1 and a selection transistor Mg1
  • the demultiplexer 412 includes a selection transistor Mb1 and a selection transistor Mr2
  • the demultiplexer 413 includes a selection transistor Mg2 and a selection transistor.
  • Mb2 The gate terminals (also referred to as “control terminals”) of the selection transistor Mr1, the selection transistor Mb1, and the selection transistor Mg2 are connected to the data control line ASW1.
  • the gate terminals of the selection transistor Mg1, the selection transistor Mr2, and the selection transistor Mb2 are connected to the data control line ASW2.
  • the selection transistor Mr1, the selection transistor Mb1, and the selection transistor Mg2 are turned on, and the data output line d1 and the data are transmitted via the selection transistor Mr1.
  • the line Dr1 is connected, the data output line d2 and the data line Db1 are connected via the selection transistor Mb1, and the data output line d3 and the data line Dg2 are connected via the selection transistor Mg2.
  • a low level data control signal SSD2 is applied to the data control line ASW2
  • the data output line d1 and the data line Dg1 are connected via the selection transistor Mg1
  • the data output line d2 is connected via the selection transistor Mr2.
  • the data line Dr2 is connected, and the data output line d3 and the data line Db2 are connected via the selection transistor Mb2.
  • n pixel circuits 11r to 11b are connected to each data line.
  • FIG. 3 is a diagram illustrating a configuration of a pixel circuit 11r serving as the pixel r11 connected to one demultiplexer 411 and a pixel circuit 11g serving as the pixel g11.
  • the pixel circuit 11r and the pixel circuit 11g connected to the demultiplexer 411 are sequentially arranged in the extending direction of the scanning line Sj.
  • the configurations of the pixel circuit 11r and the pixel circuit 11g are basically the same. Therefore, in the following, a common part in these pixel circuits will be described for the pixel circuit 11r, and different parts will be described individually as appropriate.
  • the pixel circuit 11r includes one organic EL element OLED, six transistors M1 to M6, and one storage capacitor Cst (also referred to as “holding capacitor element”). More specifically, the pixel circuit 11r includes an organic EL element OLED, a driving transistor M1, a writing transistor M2, a compensating transistor M3, an initialization transistor M4, a power supply transistor M5, a light emission controlling transistor M6, and a capacitor. A storage capacitor Cst as an element is included.
  • the driving transistor M1 has a gate terminal, a first conduction terminal, and a second conduction terminal.
  • the first conduction terminal and the second conduction terminal are the source terminal and the drain terminal, respectively, or the first conduction terminal and the second conduction terminal are the drain terminal and the source terminal, respectively, according to the carrier flow. It may become.
  • the pixel circuit 11g also includes the same elements as the pixel circuit 11r.
  • the first conduction terminal of the driving transistor M1 is a conduction terminal connected to the high-level power supply line ELVDD through the power supply transistor M5, and the second conduction terminal is organic through the light emission control transistor M6. It is a conduction terminal connected to the EL element OLED.
  • the pixel circuit 11r includes a scanning line Sj (also referred to as “current scanning line”), a scanning line Sj ⁇ 1 immediately before the current scanning line Sj (also referred to as “previous scanning line”), an emission line Ej, a data line Dr1,
  • the level power line ELVDD, the low level power line ELVSS, and the initialization line Vini are connected.
  • the data capacitor Cdr1 is connected to the data line Dr1
  • the data capacitor Cdg1 is connected to the data line Dg1.
  • the gate terminal of the writing transistor M2 is connected to the current scanning line Sj, and the source terminal is connected to the data line Dr1.
  • the writing transistor M2 supplies the R data signal held in the data capacitor Cdr1 to the first conduction terminal of the driving transistor M1 when the current scanning line Sj is selected, and the pixel circuit 11g. Then, the write transistor M2 supplies the G data signal held in the data capacitor Cdg1 to the first conduction terminal of the drive transistor M1 when the current scanning line Sj is selected.
  • the first conduction terminal of the driving transistor M1 is connected to the source terminal of the writing transistor M2, and the gate terminal is connected to the node N.
  • the node N is a node where the drain terminal or the drain terminal of the compensation transistor M3 is connected to the first terminal of the storage capacitor Cst, and the potential of the node N is given to the gate terminal as the gate voltage of the driving transistor M1.
  • the driving transistor M1 supplies a driving current corresponding to the gate voltage to the organic EL element OLED.
  • the compensation transistor M3 is provided between the gate terminal and the second conduction terminal of the driving transistor M1.
  • the gate terminal of the compensation transistor M3 is connected to the current scanning line Sj.
  • the compensation transistor M3 connects (diode connection) the second conduction terminal and the gate terminal of the driving transistor M1 when the current scanning line Sj is selected.
  • the driving transistor M1 is diode-connected, the potential of the node N becomes a gate-source voltage Vgs lower than the voltage of the data signal by a threshold voltage, and the voltage Vgs is applied to the gate terminal of the driving transistor M1.
  • the initialization transistor M4 has a gate terminal connected to the previous scanning line Sj-1, and is provided between the gate terminal of the driving transistor M1 and the initialization line Vini.
  • the initialization transistor M4 initializes the gate voltage Vg applied to the gate terminal of the driving transistor M1 according to the selection of the previous scanning line Sj-1.
  • the power supply transistor M5 has a gate terminal connected to the emission line Ej, and is provided between the high-level power supply line ELVDD and the first conduction terminal of the driving transistor.
  • the power supply transistor M5 supplies the high level potential ELVDD to the drain terminal of the driving transistor M1 in accordance with the selection of the emission line Ej.
  • the light emission controlling transistor M6 has a gate terminal connected to the emission line Ej and is provided between the second conduction terminal of the driving transistor M1 and the organic EL element OLED.
  • the light emission control transistor M6 transmits a drive current to the organic EL element OLED according to the selection of the emission line Ej.
  • the first terminal of the storage capacitor Cst is connected to the gate terminal of the driving transistor M1, and the second terminal is connected to the high level power line ELVDD.
  • the storage capacitor Cst holds the gate voltage Vg applied to the gate terminal of the driving transistor M1 when the compensation transistor M3 and the initialization transistor M4 of the pixel circuit 11r are in the off state.
  • the anode of the organic EL element OLED (one end of the organic EL element OLED) is connected to the second conduction terminal of the driving transistor M1 through the light emission controlling transistor M6, and the cathode (the other end of the organic EL element OLED) is at the low level. It is connected to the power line ELVSS.
  • the organic EL element OLED emits light with a luminance corresponding to the drive current.
  • the configuration of the pixel circuit 11b included in the other multiplexers 412 to 41m is the same as the configuration of the pixel circuit 11r and the pixel circuit 11g, and the configuration of the other multiplexers 412 to 41m is the same as the configuration of the demultiplexer 411. The same. Therefore, the description thereof is omitted.
  • FIG. 4 is a timing chart showing a driving method for writing a B data signal to pixels b11 to b15 connected to a line Db1.
  • the data output line d1 connected to the demultiplexer 411 is supplied with the data signal D1 composed of the R data signal and the G data signal, and the data output line d2 connected to the demultiplexer 412 is connected to the data output line d2.
  • a data signal D2 including a B data signal and an R data signal is applied.
  • the data signal of the data signal D1 is supplied to the data output line d1 in a blanking period from writing the data signal to each pixel in the nth row of the previous frame to writing the data signal to the pixel in the first row of the current frame.
  • G11 is given.
  • the data control line ASW2 is supplied with a low level data control signal SSD2.
  • the selection transistor Mg1 of the demultiplexer 411 is turned on, the data signal G11 is supplied from the data output line d1 to the data line Dg1, and the data signal G11 is held in the data capacitor Cdg1.
  • the selection transistor Mr2 of the demultiplexer 412 is turned on, the data signal R21 is supplied from the data output line d2 to the data line Dr2, and the data signal R21 is held in the data capacitor Cdr1.
  • the data signal R11 of the data signal D1 is supplied to the data output line d1, and the data signal B11 of the data signal D2 is supplied to the data output line d2. Further, a low level data control signal SSD1 is applied to the data control line ASW1.
  • the selection transistor Mr1 of the demultiplexer 411 is turned on, the data signal R11 is supplied from the data output line d1 to the data line Dr1, and held in the data capacitor Cdr1.
  • the selection transistor Mb1 of the demultiplexer 412 is turned on, the data signal B11 is supplied from the data output line d2 to the data line Db1, and held in the data capacitor Cdb1.
  • the data signal R11 supplied to the data line Dr1 passes through the diode connection between the driving transistor M1 and the compensation transistor M3 of the pixel r11 from the data line Dr1.
  • a gate-source voltage lower than the voltage by a threshold voltage is applied to the node N and held in the storage capacitor Cst.
  • the data signal B11 supplied to the data line Db1 is lower than the voltage of the data signal B11 by a threshold voltage from the data line Db1 through the diode connection between the driving transistor M1 and the compensation transistor M3 of the pixel b11.
  • a voltage is applied to the node N and held in the storage capacitor Cst.
  • the data signal G11 supplied to the data line Dg1 and held in the data capacitor Cdg1 during the blanking period is connected to the data signal G11 from the data line Dg1 through the diode connection between the driving transistor M1 and the compensation transistor M3 of the pixel g11.
  • a gate-source voltage that is lower than the first voltage by a threshold voltage is applied to the node N and held in the storage capacitor Cst.
  • the data signal R11 and the data signal B11 written to the pixel r11 and the pixel b11, respectively are signals supplied to the data line Dr1 and the data line Db1 in the scanning period of the first row.
  • the data signal G11 written to the pixel g11 uses the signal supplied to the data line Dg1 and held in the data capacitor Cdg1 in the immediately preceding blanking period.
  • the data signal G12 of the data signal D1 is applied to the data output line d1, and the data signal R22 of the data signal D2 is applied to the data output line d2. Further, the low level data control signal SSD2 is applied to the data control line ASW2.
  • the selection transistor Mg1 of the demultiplexer 411 is turned on, the data signal G12 is supplied from the data output line d1 to the data line Dg1, and is held in the data capacitor Cdg1.
  • the selection transistor Mr2 of the demultiplexer 412 is turned on, the data signal R22 is supplied from the data output line d2 to the data line Dr2, and held in the data capacitor Cdr2.
  • the data signal G12 supplied to the data line Dg1 is transferred from the data line Dg1 through the diode connection between the driving transistor M1 and the compensating transistor M3 of the pixel g12.
  • a gate-source voltage lower than the voltage by a threshold voltage is applied to the node N and held in the storage capacitor Cst.
  • the data signal R11 supplied to the data line Dr1 and held in the data capacitor Cdr1 in the scanning period of the first row is connected to the driving transistor M1 and the compensating transistor M3 of the pixel r12 from the data line Dr1 through a diode connection.
  • a gate-source voltage lower than the voltage of the data signal R11 by the threshold voltage is applied to the node N and held in the storage capacitor Cst.
  • the data signal B11 supplied to the data line Db1 and held in the data capacitor Cdb1 in the scanning period of the first row passes through the diode connection between the driving transistor M1 and the compensation transistor M3 of the pixel b12 from the data line Db1.
  • a gate-source voltage lower than the voltage of the data signal B11 by the threshold voltage is applied to the node N and held in the storage capacitor Cst.
  • the data signal G12 written to the pixel g12 is a signal supplied to the data line Dg1 in the scanning period of the second row.
  • both the data signal R11 written to the pixel r12 and the data signal B11 written to the pixel b12 use the signal supplied to the data line Dr1 in the scanning period of the first row.
  • the data signal R12 of the data signal D1 is supplied to the data output line d1, and the data signal B12 of the data signal D2 is supplied to the data output line d2. Further, a low level data control signal SSD1 is applied to the data control line ASW1.
  • the selection transistor Mr1 of the demultiplexer 411 is turned on, the data signal R12 is supplied from the data output line d1 to the data line Dr1, and held in the data capacitor Cdr1.
  • the selection transistor Mb1 of the demultiplexer 412 is turned on, the data signal B12 is supplied from the data output line d2 to the data line Db1, and held in the data capacitor Cdb1.
  • the data signal G12 supplied to the data line Dg1 and held in the data capacitor Cdg1 is supplied from the data line Dg1 to the node N via the driving transistor M1 of the pixel g13 and held in the storage capacitor Cst.
  • the data signal R12 supplied to the data line Dr1 is transferred from the data line Dr1 to the data signal R12 via the diode connection between the driving transistor M1 and the compensating transistor M3 of the pixel r13.
  • a gate-source voltage lower than the voltage by a threshold voltage is applied to the node N and held in the storage capacitor Cst.
  • An inter-voltage is applied to the node N and held in the storage capacitor Cst.
  • the data signal G12 supplied to the data line Dg1 and held in the data capacitor Cdg1 in the scanning period of the second row is connected to the driving transistor M1 and the compensating transistor M3 of the pixel g13 from the data line Dg1 through a diode connection.
  • a gate-source voltage lower than the voltage of the data signal G12 by a threshold voltage is applied to the node N and held in the storage capacitor Cst.
  • the supplied data signal R12 and data signal B12 are signals supplied to the data line Dr1 and the data line Db1, respectively, in the scanning period of the third row.
  • the data signal G12 uses a signal supplied to the data line Dg1 in the scanning period of the second row.
  • the data signal R12 supplied to the data line Dr1 is written to the pixel r14
  • the data signal G13 supplied to the data line Dg1 is written to the pixel g14
  • the data line Db1 Is supplied to the pixel b14.
  • the data signal R13 supplied to the data line Dr1 is written to the pixel r15
  • the data signal G13 supplied to the data line Dg1 is written to the pixel g15
  • the data supplied to the data line Db1 The signal B13 is written to the pixel b15.
  • FIG. 5 is a diagram showing data signals written to the respective pixels connected to the demultiplexers 411 and 412 by the driving method shown in FIG.
  • data signals R11, R11, R12, R12, and R13 are sequentially written from the scanning line S1 side to the five R pixels connected to the data line Dr1, and connected to the data line Dg1.
  • Data signals G11, G12, G12, G13, and G13 are sequentially written to the five G pixels
  • data signals B11, B11, B12, B12, and B13 are sequentially written to the five pixels connected to the data line Db1.
  • the same data signals R11 and R12 are written in the first and second pixels and the third and fourth pixels, respectively.
  • the same data signal G12 is written to the second and third pixels.
  • the same data signals B11 and B12 are written to the first and second pixels and the third and fourth pixels, respectively.
  • the continuously written data signals are surrounded by dotted lines.
  • one or two of the data signals written to the R pixel, G pixel, and B pixel in one scanning period are written to the data line in the immediately preceding scanning period, and the data Using data signals held in the capacitors, they are simultaneously written into the corresponding pixels. Accordingly, a sufficient writing time for writing the R data signal to the R pixel, writing the G data signal to the G pixel, and writing the B data signal to the B pixel can be ensured during the scanning period. The shortage prevents the data signal from being written correctly. As a result, even in a display device having a large number of pixels, a data signal can be correctly written to all the pixels, and the display device can display a high-definition image.
  • FIG. 6 is a block diagram showing the configuration of the organic EL display device according to the second embodiment. Similar to the display device shown in FIG. 1 and the display device shown in FIG. 13, the display device according to the present embodiment uses an SSD system that supplies a data signal from the data line driver 30 to the data line via the demultiplexer unit 40. This is a display device that performs color display using the three primary colors of RGB. For this reason, the display device has substantially the same configuration as the display device shown in FIGS. Therefore, the same components as those of the display device shown in FIGS. 1 and 13 are denoted by the same reference numerals, and the description thereof will be omitted, and different components will be described.
  • the display unit 10 has 3 ⁇ m (m is an integer of 2 or more) data lines. Specifically, m data lines Dr1 to Drm, m data lines Dg1 to Dgm, and m data lines Db1 to Dbm are arranged. Further, n scanning lines S1 to Sn orthogonal to these data lines are arranged. In addition, a pixel circuit is disposed at each intersection of the data line and the scanning line. More specifically, m ⁇ n pixel circuits 11r are provided corresponding to the intersections of the m data lines Dr1 to Drm and the n scan lines S1 to Sn, and the m data lines Dg1 to Dgm.
  • M ⁇ n pixel circuits 11g are provided corresponding to the intersections of the n scanning lines S1 to Sn and correspond to the intersections of the m data lines Db1 to Dbm and the n scanning lines S1 to Sn.
  • m ⁇ n pixel circuits 11b are provided.
  • the display unit 10 is provided with emission lines E1 to En as n control lines in parallel with the n scanning lines S1 to Sn.
  • the data lines Dr1 to Drm, Dg1 to Dgm, and Db1 to Dbm each have a total of three data lines connected to each demultiplexer.
  • the n scanning lines S1 to Sn are connected to the scanning line driver 50.
  • the n emission lines E1 to En are connected to the emission line driver 60.
  • the data line driver 30 uses the data output lines d1 to dm as in the display device shown in FIG. R data signal, G data signal, and B data signal are time-divisionally supplied in order.
  • the demultiplexer unit 40 includes m demultiplexers 421 to 42m.
  • the input terminal of each demultiplexer is connected to one of the m data output lines d1 to dm.
  • Each demultiplexer has three output terminals, and each output terminal is connected to three data lines.
  • the three output terminals of the demultiplexer 421 are connected to the data line Dr1, the data line Dg1, and the data line Db1, respectively.
  • the operation of the demultiplexer 421 is controlled by the data control signal SSDr, the data control signal SSDg, and the data control signal SSDb.
  • the demultiplexer 421 supplies the sequentially supplied R data signal, G data signal, and B data signal from the three output terminals to the data line Dr1, the data line Dg1, and the data line Db1, respectively.
  • the demultiplexers 422 to 42m are controlled by the data control signal SSDr, the data control signal SSDg, and the data control signal SSDb, and sequentially supply an R data signal, a G data signal, and a B data signal, The data are supplied from the output terminals to the data lines Dr2 to Drm, the data lines Dg2 to Dgm, and the data lines Db2 to Dbm, respectively.
  • scanning line driver 50 and the emission line driver 60 are the same as the scanning line driver 50 and the emission line driver 60 described in the first embodiment, and thus description thereof is omitted.
  • FIG. 7 is a circuit showing a connection relationship between the demultiplexer 421 included in the demultiplexer unit of the display device illustrated in FIG. 6 and the pixels r1 to r5, the pixels g1 to g5, and the pixels b1 to b5 connected to the demultiplexer 421.
  • FIG. 2 in FIG. 7, among the five pixel circuits 11r, the pixel circuit 11r connected to the first scanning line S1 is connected to the pixel r1 and second scanning line S2.
  • the pixel circuit 11r is connected to the pixel r2, the pixel line 11r connected to the third scanning line S3 is the pixel r3, the pixel circuit 11r connected to the fourth scanning line is the pixel r4, and the fifth scanning line.
  • the pixel circuit 11r connected to is described as a pixel r5.
  • the pixel circuit 11g and the pixel circuit 11b are described as pixels g1 to g5 and pixels b1 to b5, respectively.
  • the demultiplexer 421 includes a selection transistor Mr, a selection transistor Mg, and a selection transistor Mb.
  • the gate terminal of the selection transistor Mr is connected to the data control line ASWr
  • the gate terminal of the selection transistor Mg is connected to the data control line ASWg
  • the gate terminal of the selection transistor Mb is connected to the data control line ASWb. Therefore, when the low level data control signal SSDr is applied to the gate terminal of the selection transistor Mr, the selection transistor Mr is turned on.
  • the low level data control signal SSDg is applied to the gate terminal of the selection transistor Mg, the selection transistor Mg is turned on.
  • the low level data control signal SSDb is applied to the gate terminal of the selection transistor Mb, the selection transistor Mb is turned on.
  • the selection transistor Mr When the selection transistor Mr is turned on, the data output line d1 and the data line Dr1 are connected via the selection transistor Mr.
  • the selection transistor Mg When the selection transistor Mg is turned on, the data output line d1 and the data line Dg1 are connected via the selection transistor Mg.
  • the selection transistor Mb When the selection transistor Mb is turned on, the data output line d1 and the data line Db1 are connected via the selection transistor Mb.
  • Pixels r1 to r5 are connected to the data line Dr1
  • pixels g1 to g5 are connected to the data line Dg1
  • pixels b1 to b5 are connected to the data line Db1
  • the pixels r1 to r5, g1 to g5, b1 to b5 are arranged in a matrix. Further, the pixels r1 to r5, g1 to g5, and b1 to b5 are connected to any one of the scanning lines S1 to S5.
  • FIG. 8 is a circuit diagram illustrating a configuration of the pixel circuit 11r, the pixel circuit 11g, and the pixel circuit 11b connected to one demultiplexer 421 in the pixel circuit 11 included in the display device illustrated in FIG.
  • the pixel circuit 11r, the pixel circuit 11g, and the pixel circuit 11b are sequentially arranged in the extending direction of the current scanning line Sj.
  • the configurations and operations of the pixel circuit 11r, the pixel circuit 11g, and the pixel circuit 11b are basically the same as the configurations and operations of the pixel circuit 11r and the pixel circuit 11g shown in FIG. Therefore, the description of the configuration and operation of each of the pixel circuits 11r to 11b shown in FIG. 8 is omitted.
  • the R data signal is written to the pixels r1 to r5 connected to the data line Dr1 in the circuit diagram shown in FIG. 7, the G data signal is written to the pixels g1 to g5 connected to the data line Dg1, and the data line Db1 6 is a timing chart showing a driving method for writing a G data signal to the pixels b1 to b5 connected to.
  • the data output line d1 connected to the demultiplexer 421 is supplied with a data signal D1 including an R data signal, a G data signal, and a B data signal.
  • the low level data control signal SSDg is applied to the data control line ASWg.
  • the selection transistor Mg of the demultiplexer 421 is turned on, and the data signal G1 is supplied from the data output line d1 to the data line Dg1.
  • a low level data control signal SSDb is applied to the data control line ASWb.
  • the selection transistor Mb is turned on, and the data signal B1 is supplied from the data output line d1 to the data line Db1.
  • the data control signal SSDr becomes low level and the data signal R1 is supplied from the data output line d1 to the data line Dr1. Further, the scanning line S1 is selected at the start of the scanning period of the first row. As a result, the data signal R1 supplied to the data line Dr1 is written to the pixel r1, the data signal G1 supplied to the data line Dg1 is written to the pixel g1, and the data signal B1 supplied to the data line Db1 is changed to the pixel b1. Is written to. At this time, the data signal R1 is a signal supplied to the data line Dr1 in the scanning period of the first row. However, the data signal G1 and the data signal B1 use signals supplied to the data lines Dg1 and Db1, respectively, in the immediately preceding blanking period.
  • the data control signal SSDg becomes low level and the data signal G2 is supplied from the data output line d1 to the data line Dg1. Further, the scanning line S2 is selected at the start of the scanning period of the second row. As a result, the data signal R1 supplied to the data line Dr1 is written to the pixel r2, the data signal G2 supplied to the data line Dg1 is written to the pixel g2, and the data signal B1 supplied to the data line Db1 is changed to the pixel b2. Is written to. At this time, the data signal G2 is a signal supplied to the data line Dg1 in the scanning period of the second row. However, the data signal R1 uses a signal supplied to the data line Dr1 in the scanning period of the first row, and the data signal B1 uses a signal supplied to the data line Db1 in the blanking period.
  • the data control signal SSDb becomes low level and the data signal B2 is supplied from the data output line d1 to the data line Db1. Further, the scanning line S3 is selected at the start of the scanning period of the third row. As a result, the data signal B2 supplied to the data line Db1 is written to the pixel b3, the data signal G2 supplied to the data line Dg1 is written to the pixel g3, and the data signal B2 supplied to the data line Db1 is written to the pixel b3. Is written to. At this time, the data signal B2 is a signal supplied to the data line Db1 in the scanning period of the third row. However, the data signal R1 uses a signal supplied to the data line Dr1 in the first row scanning period, and the data signal B2 uses a signal supplied to the data line Db1 in the second row scanning period.
  • the data signal R2 supplied to the data line Dr1 is written to the pixel r4, the data signal G2 supplied to the data line Dg1 is written to the pixel g4, and the data line Db1
  • the data signal B2 supplied to is written into the pixel b4.
  • the data signal R2 supplied to the data line Dr1 is written to the pixel r5, the data signal G3 supplied to the data line Dg1 is written to the pixel g5, and the data signal supplied from the data line Db1.
  • B2 is written to the pixel b5.
  • the data signal R2 supplied to the data line Dr1 is written to the pixel r6, the data signal G3 supplied to the data line Dg1 is written to the pixel b6, and the data supplied to the data line Db1 The signal B3 is written to the pixel b6.
  • FIG. 10 is a diagram showing data signals written to the respective pixels connected to the demultiplexer 421 by the driving method shown in FIG.
  • data signals R1, R1, R1, R2, and R2 are sequentially written from the scanning line S1 side to the five R pixels connected to the data line Dr1, and connected to the data line Dg1.
  • Data signals G1, G2, G2, G2, and G3 are sequentially written to the five G pixels, and data signals B1, B1, B2, B2, and B2 are sequentially written to the five pixels connected to the data line Db1.
  • the data signal R1 is continuously written in the first to third pixels.
  • the same data signal G2 is continuously written in the second to fourth pixels.
  • the same data signal B2 is written in the third to fifth pixels.
  • the same data signal is successively written in 3 pixels each in the R pixel, G pixel, and B pixel.
  • the same data signal written continuously is surrounded by a dotted line.
  • the data signal supplied from the data output line d1 in one scanning period is any one of the R data signal, the G data signal, and the B data signal, and the remaining two data No signal is supplied. For this reason, data signals that are not supplied during the scanning period are supplied during the scanning period prior to the scanning period, and are simultaneously written into the corresponding pixels using the data signals held in the data capacitors. In this case, by using two data signals supplied in the previous scanning period, the time for supplying them in the scanning period becomes unnecessary, so that the time can be shortened accordingly.
  • a display device according to the third embodiment will be described.
  • the configuration of the display device according to the present embodiment, the connection relationship between the demultiplexer 421 and each of the pixels r1 to r5, g1 to g5, and b1 to b5, and the configuration of the pixel circuits 11r to 11b are the same as those of the second embodiment. Since it is the same as the case, those figures and description are abbreviate
  • each demultiplexer selects one of the three selection transistors for each scanning period, and the data signal supplied to the data output line d1 through the selected selection transistor is transmitted to the data line.
  • the other two data signals are supplied in the scanning period before the scanning period, and the data signal held in the data capacitor is used.
  • two of the three selection transistors are sequentially turned on for each scanning period, and two data signals supplied via the two selection transistors that are turned on correspond to each other.
  • data is written to the two data lines, and the remaining one data signal is supplied in the scanning period before the scanning period and uses the data signal held in the data capacitor. Therefore, details of the driving method of the present embodiment will be described below.
  • R data signals are written to the pixels r1 to r6 connected to the data line Dr1
  • G data signals are written to the pixels g1 to g6 connected to the data line Dg1.
  • 4 is a timing chart showing a method of writing a B data signal to pixels b1 to b6 connected to a data line Db1.
  • a low level data control signal SSDb is applied to the gate terminal of the selection transistor Mb, and the selection transistor Mb is turned on.
  • the high-level data control signal SSDr and the data control signal SSDg are respectively applied to the gate terminals of the selection transistor Mr and the selection transistor Mg, and the selection transistor Mr and the selection transistor Mg are in an off state.
  • the data signal B1 is supplied from the data output line d1 to the data line Db1, and is held in the data capacitor Cdb1.
  • the data signal R1 is supplied to the data output line d1. Further, a low level data control signal SSDr is applied to the data control line ASWr. As a result, the selection transistor Mr is turned on, and the data signal R1 is supplied from the data output line d1 to the data line Dr1. In the latter half period, the data signal G1 is applied to the data output line d1. Further, a low level data control signal SSDg is applied to the data control line ASWg. As a result, the selection transistor Mg is turned on, and the data signal G1 is supplied from the data output line d1 to the data line Dg1.
  • the data signal R1 supplied to the data line Dr1 is written to the pixel r1
  • the data signal B1 supplied to the data line Db1 is written to the pixel g1
  • the data The data signal B1 supplied to the line Db1 is written to the pixel b1.
  • the data signal R1 and the data signal G1 written to the pixel r1 and the pixel b1, respectively, are signals supplied to the data line Dr1 and the data line Dg1 in the scanning period of the first row.
  • the data signal B1 written to the pixel b1 uses the signal supplied to the data line Db1 in the immediately preceding blanking period.
  • the data signal B2 is supplied to the data output line d1. Further, the low level data control signal SSDb is applied to the data control line ASWb. As a result, the select transistor Mb is turned on, and the data signal B2 is supplied from the data output line d1 to the data line Db1. In the second half period, the data signal R2 is applied to the data output line d1. Further, a low level data control signal SSDr is applied to the data control line ASWr. As a result, the selection transistor Mr is turned on, and the data signal R2 is supplied from the data output line d1 to the data line Dr1.
  • the data signal R2 supplied to the data line Dr1 is written to the pixel r2
  • the data signal B2 supplied to the data line Db1 is written to the pixel b2
  • the data The data signal G1 supplied to the line Dg1 is written to the pixel g2.
  • the data signal R2 and the data signal B2 respectively written to the pixel r2 and the pixel b2 are signals supplied to the data line Dr1 and the data line Dg1 in the scanning period of the second row.
  • the data signal G1 written to the pixel g2 uses a signal supplied to the data line Dg1 in the scanning period of the first row.
  • the data signal G2 is supplied to the data output line d1. Further, a low level data control signal SSDg is applied to the data control line ASWg. As a result, the selection transistor Mg is turned on, and the data signal G2 is supplied from the data output line d1 to the data line Dg1. In the latter half period, the data signal B3 is applied to the data output line d1. Further, the low level data control signal SSDb is applied to the data control line ASWb. As a result, the select transistor Mb is turned on, and the data signal B2 is supplied from the data output line d1 to the data line Db1.
  • the data signal G2 supplied to the data line Dg1 is written to the pixel g3, and the data signal B3 supplied to the data line Db1 is written to the pixel b3.
  • the data signal R2 supplied to the line Dr1 is written to the pixel r3.
  • the data signal G2 and the data signal B3 written to the pixel g3 and the pixel b3, respectively, are signals supplied to the data line Dg1 and the data line Db1 in the scanning period of the third row.
  • the data signal R2 written to the pixel r3 uses a signal supplied to the data line Dr1 in the scanning period of the second row.
  • the data signal R3 is written to the pixel r4, the data signal G3 is written to the pixel g4, and the data signal B3 is written to the pixel b4.
  • the data signal R4 is written to the pixel r5, the data signal G3 is written to the pixel g5, and the data signal B4 is written to the pixel b5.
  • the data signal R4 is written to the pixel r6, the data signal G4 is written to the pixel g6, and the data signal B5 is written to the pixel b6.
  • FIG. 12 is a diagram showing data signals written to the respective pixels connected to the demultiplexer 421 by the driving method shown in FIG.
  • the data signals R1, R2, R2, R3, R4, and R4 are sequentially written to the six R pixels connected to the data line Dr1 in order from the scanning line S1 side, and are applied to the data line Dg1.
  • Data signals G1, G1, G2, G3, G3, and G4 are sequentially written to the six connected G pixels, and the data signals B1, B2, B3, and B3 are written to the five pixels connected to the data line Db1.
  • B4, B5 are sequentially written.
  • the same data signal R2 and data signal R4 are written to the second and third pixels, and the fifth and sixth pixels, respectively.
  • the same data signal G1 and data signal G3 are written to the first and second pixels, and the fourth and fifth pixels, respectively.
  • the same data signal B3 is written in the third and fourth pixels.
  • the same R data signal is written in the same R data signal by two pixels continuously in the pixels after the pixel r8.
  • the same data signal is continuously written in every two pixels after the pixel g7.
  • the same B data signal the same data signal is continuously written in every two pixels after the pixel b6.
  • the same data signal written continuously is surrounded by a dotted line.
  • the data signal supplied from the data output line d1 in one scanning period is any two of the R data signal, the G data signal, and the G data signal, and the remaining one data signal Is not supplied. For this reason, data signals that are not supplied during the scanning period are supplied during the scanning period prior to the scanning period, and are simultaneously written into the corresponding pixels using the data signals held in the data capacitors. In this case, since the time for supplying the remaining one data signal in the scanning period is not required, the time can be shortened accordingly.
  • FIG. 13 is a circuit diagram showing a connection relationship between the demultiplexer 431 and the pixels r1 to r5, the pixels g1 to g5, and the pixels b1 to b5 connected to the demultiplexer 431 in the present embodiment.
  • the demultiplexer includes the selection transistor Mr and the selection transistor Mb, but unlike the demultiplexer 421 shown in FIG. 7, the selection transistor Mg is not included.
  • the gate terminal of the selection transistor Mr is connected to the data control line ASWr, and the gate terminal of the selection transistor Mb is connected to the data control line ASWb.
  • the selection transistor Mr when the low level data control signal SSDr is applied to the gate terminal of the selection transistor Mr, the selection transistor Mr is turned on, and the data output line d1 and the data line Dr1 are connected.
  • the low level data control signal SSDb is applied to the gate terminal of the selection transistor Mb, the selection transistor Mb is turned on, and the data output line d1 and the data line Db1 are connected.
  • the data signal supplied from the data line driver 30 is a signal that includes the data signal Ri and the data signal Bi in a time division manner.
  • the selection transistor Mr is on, the data signal Ri is output to the data line Dr1.
  • the selection transistor Mb When the selection transistor Mb is on, the data signal Bi is output to the data line Db1.
  • the selection transistor Mg since the selection transistor Mg is not provided, the data line Dg1 is directly connected to a terminal that outputs the data signal Gi of the data line driver 30. For this reason, when a G data signal is applied to the data output line d1, the data signal is always written to the data line Dg1, and the data signal is transmitted to the pixels g1 to g5 connected to the scanning line to which the low level scanning signal is applied.
  • Gi is preferably a different signal for each scanning period, but the same data signal Gi may be continuously written to a plurality of pixels having different scanning periods.
  • the R data signal is written to the pixels r1 to r5 connected to the data line Dr1 of the display device shown in FIG. 13, the G data signal is written to the pixels g1 to g5 connected to the data line Dg1, and the data line Db1 is written.
  • 6 is a timing chart showing a driving method for writing a G data signal to the pixels b1 to b5 connected to.
  • the data output line d1 connected to the demultiplexer 431 is supplied with a data signal D1 including an R data signal, a G data signal, and a B data signal.
  • the low level data control signal SSDb is supplied to the data control line ASWb.
  • the selection transistor Mb of the demultiplexer 431 is turned on, and the data signal B1 is supplied from the data output line d1 to the data line Db1.
  • the data control signal SSDr becomes low level and the data signal R1 is supplied from the data output line d1 to the data line Dr1.
  • the data signal G1 is supplied from the data output line d1 to the data line Dg1.
  • the scanning line S1 is selected at the start of the second half period.
  • the data signal R1 supplied to the data line Dr1 is written to the pixel r1
  • the data signal G1 supplied to the data line Dg1 is written to the pixel g1
  • the data signal B1 supplied to the data line Db1 is changed to the pixel b1. Is written to.
  • the data signal R1 and the data signal G1 are signals supplied to the data line Dr1 and the data line Dg1 in the scanning period of the first row.
  • the data signal B1 uses a signal supplied to the data line Db1 in the immediately preceding blanking period.
  • the data control signal SSDb becomes low level and the data signal B2 is supplied from the data output line d1 to the data line Db1.
  • the data signal G2 is supplied from the data output line d1 to the data line Dg1.
  • the scanning line S2 is selected at the start of the second half period. Thereby, the data signal B2 supplied to the data line Db1 is written to the pixel b2, the data signal G2 supplied to the data line Dg1 is written to the pixel g2, and the data signal R1 supplied to the data line Dr1 is written to the pixel r2. Is written to.
  • the data signal B2 and the data signal G2 are signals supplied to the data line Db1 and the data line Dg1, respectively, in the scanning period of the second row.
  • the data signal R1 uses a signal supplied to the data line Dr1 in the scanning period of the first row.
  • the data control signal SSDr becomes low level and the data signal R2 is supplied from the data output line d1 to the data line Dr1.
  • the data signal G3 is supplied from the data output line d1 to the data line Dg1.
  • the scanning line S3 is selected at the start of the second half period.
  • the data signal R2 and the data signal G3 are signals supplied to the data line Db1 and the data line Dg1, respectively, in the scanning period of the third row.
  • the data signal B2 uses a signal supplied to the data line Db1 in the scanning period of the second row.
  • the data signal B3 supplied to the data line Db1 is written to the pixel b4, the data signal G4 supplied to the data line Dg1 is written to the pixel g4, and the data line Db1 Is supplied to the pixel b4.
  • the data signal R3 supplied to the data line Dr1 is written to the pixel r5, the data signal G5 supplied to the data line Dg1 is written to the pixel g5, and supplied to the data line Db1.
  • B3 is written into the pixel b5.
  • FIG. 15 is a diagram showing data signals written in the respective pixels connected to the demultiplexer 431 by the driving method shown in FIG.
  • data signals R1, R1, R2, R2, and R3 are sequentially written from the scanning line S1 side to the five R pixels connected to the data line Dr1, and are connected to the data line Dg1.
  • Data signals G1, G2, G3, G4, and G5 are sequentially written to the five G pixels, and data signals B1, B2, B2, B3, and B3 are sequentially written to the five pixels connected to the data line Db1.
  • the data signal R1 is written to the first and second pixels
  • the data signal R2 is written to the third and fourth pixels.
  • the data signal B2 is written to the second and third pixels, and the data signal B3 is written to the fourth and fifth pixels.
  • the G data signal is supplied to the data line Dg1. Therefore, different G data signals can be written to each G pixel.
  • the same data signal written continuously is surrounded by a dotted line.
  • the R data signal and the B data signal are the data line Dr1 and the data for each scanning period, as in the other embodiments.
  • the signals are alternately output to the line Db1.
  • the G data signal is output to the data line Dg1 every scanning period. Since the G data signal is a signal that greatly affects the definition of the image, if the G data signal is output from the data line driver 30 every scanning period as in this embodiment, a color image with high definition is displayed. can do. Further, if the G data signal is a data signal that is different for each scanning period, a color image with higher definition is displayed.
  • the other effects are the same as the effects described in the other embodiments, and thus the description thereof is omitted.
  • the display according to the present embodiment is not limited to a display panel including the organic EL element OLED, and the electro-optical element may be a display panel including an electro-optical element whose luminance and transmittance are controlled by current.
  • a display having a current-controlled electro-optic element includes an organic EL display having an organic light emitting diode (OLED), an EL display such as an inorganic EL display having an inorganic light emitting diode, and quantum light emission.
  • OLED organic light emitting diode
  • an EL display such as an inorganic EL display having an inorganic light emitting diode
  • quantum light emission There is a QLED display equipped with a dot diode (Quantum dot Light Emission Diode).
  • the display device according to attachment 1 is an active matrix display device that displays a color image based on a plurality of colors by time-divisionally supplying a plurality of data signals corresponding to each of the plurality of colors to a pixel circuit.
  • the pixel circuit corresponding to each color is An electro-optic element; A driving transistor for controlling the current flowing through the electro-optic element and having the control terminal and the first conduction terminal electrically connected to each other when the scanning line is in a selected state; A holding capacitor element for holding a potential of a node connecting the control terminal of the driving transistor and the first conduction terminal;
  • the selection output circuit supplies a data signal representing at least one or
  • the display device described in appendix 2 is the display device described in appendix 1, Among the data signals to be supplied to the pixel circuit in at least the first horizontal period of each frame period, the data signal not supplied from the selection output circuit is in the blanking period in which the frame period shifts from the immediately preceding frame period to the frame period. A data signal supplied from the selection output circuit to the data line and held in the capacitor connected to the data line may be used.
  • a data signal that is not supplied from the selection output circuit in the horizontal period is supplied from the selection output circuit to the data line in a blanking period that shifts from the immediately preceding frame period to the frame period. And held by the capacitor connected to the data line.
  • the data signal held in the capacitor element during the blanking period can be used, so that the data line is correspondingly increased even in the first horizontal period of each frame period. It is possible to reduce the time for supplying the data signal. For this reason, a sufficient writing time for writing each data signal to the corresponding pixel circuit can be secured, so that the data signal cannot be written correctly due to a shortage of the writing time.
  • the display device described in appendix 3 is the display device described in appendix 1,
  • the selection output circuit includes two selection transistors that sequentially select data signals corresponding to two kinds of colors and supply the data signals to the corresponding two data lines, respectively.
  • the two selection transistors receive a data signal selected from data signals corresponding to the two kinds of colors based on data control signals respectively provided from two data control lines to which the control terminals of the selection transistors are connected. You may output to a corresponding data line.
  • the selection output circuit includes two selection transistors respectively connected to the two data lines, which are based on the data control signals respectively given from the two data control lines, The data signal selected from the data signals corresponding to the two kinds of colors is output to the corresponding data line. This ensures a sufficient writing time for writing a data signal corresponding to a certain color to the pixel circuit corresponding to that color and writing a data signal corresponding to the other color to the pixel circuit corresponding to the other color. As a result, the data signal cannot be written correctly due to insufficient writing time.
  • the display device described in appendix 4 is the display device described in appendix 1,
  • the selection output circuit includes three selection transistors that sequentially select data signals corresponding to three kinds of colors and supply the data signals to the corresponding three data lines, respectively.
  • the three selection transistors are configured to output one or two data from the data signals corresponding to the three types of colors based on data control signals respectively provided from three data control lines to which the control terminals of the selection transistors are connected. A signal may be selected and output to the corresponding data line.
  • the selection output circuit includes three selection transistors respectively connected to the three data lines, and they output any one data signal for each horizontal period.
  • the writing time for writing the data signal corresponding to a certain color to the pixel circuit corresponding to the corresponding color and writing the data signal corresponding to the other color to the pixel circuit corresponding to the other color is reduced. Since sufficient data can be ensured, the data signal cannot be written correctly due to a lack of writing time.
  • the display device described in appendix 5 is the display device described in appendix 1,
  • the plurality of color data signals includes a green data signal;
  • the green data signal may be written to the storage capacitor element of the pixel circuit to which the green data signal is to be written every horizontal period.
  • the G data signal is a signal that greatly affects the definition of the image
  • the definition is high. A color image can be displayed.
  • the display device described in appendix 6 is the display device described in appendix 5,
  • the green data signal may be a data signal for displaying a different image for each horizontal period.
  • the green data signal is a data signal that displays a different image for each horizontal period, a color image with higher definition can be displayed.
  • the display device described in appendix 7 is the display device described in appendix 1, A first power supply line and a second power supply line for supplying a power supply potential in common to the plurality of pixel circuits;
  • the electro-optic element is provided between the first power line and the second power line,
  • the driving transistor is provided in series with the electro-optical element between the first power supply line and the second power supply line,
  • the pixel circuit corresponding to each color is A control terminal connected to the scan line, a write transistor provided between a second conduction terminal of the drive transistor and the data line;
  • a control terminal may be connected to the scanning line, and a compensation transistor provided between the control terminal of the driving transistor and the first conduction terminal may be further included.
  • the display device according to appendix 7 when the data voltage is written into the pixel circuit by the write transistor and the threshold voltage of the driving transistor is compensated by using the compensation transistor, the display device according to appendix 1 Has the same effect as.
  • the display device described in appendix 8 is the display device described in appendix 7, A plurality of control lines provided along the plurality of scanning lines; A control line driving circuit that emits light from the electro-optic element of the pixel circuit to which the scanning line is connected may be further provided in accordance with the end timing of the selection period in which the scanning line is selected.
  • the light emission period of the electro-optical element can be controlled.
  • the display device is the display device according to appendix 8,
  • the pixel circuit includes: A control terminal connected to the control line, a power supply transistor provided between the first conduction terminal of the driving transistor and the first power supply line;
  • a control terminal is connected to the control line, and further includes a light emission control transistor provided between the second conduction terminal of the driving transistor and one end of the electro-optic element,
  • the control line driving circuit supplies, to the control line, a potential for turning on the power supply transistor and the light emission control transistor of the pixel circuit according to the end timing of the selection period of the scanning line. You may do it.
  • the same effect as the display device of Supplementary Note 8 can be obtained by using the power supply transistor and the light emission control transistor.
  • the display device described in appendix 10 is the display device described in appendix 7,
  • Each of the plurality of pixel circuits arranged in the extending direction of the scanning line has a control terminal connected to the scanning line immediately before the scanning line of the plurality of pixel circuits, and the control terminal of the driving transistor and the storage capacitor element
  • An initialization transistor provided between one end of the transistor and an initialization line for supplying an initialization potential may be further included.
  • the potential of the control terminal of the driving transistor is initialized by the initializing transistor.
  • the data voltage corresponding to the data signal can be reliably written to the pixel circuit.
  • Transistor Cst ... Storage capacitor (holding capacity element) Cdri, Cdgi, Cdbi (i is an integer from 1 to m) ... Data capacitor (capacitance element) ELVDD ... High level power line (first power line) ELVSS ... Low level power line (second power line) Vini ... Initialization line

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Abstract

輝度ムラの発生が抑制され、高画質の画像の表示が可能なＳＳＤ方式を採用した表示装置、およびその駆動方法を提供する。　１つの走査期間にデータ出力線ｄ１から供給されるデータ信号は、Ｒデータ信号またはＧデータ信号のいずれか一方であり、他方のデータ信号は供給されない。このため、当該走査期間に供給されないデータ信号は、直前の走査期間に供給され、データキャパシタに保持されたデータ信号を利用し、それらを対応する画素に同時に書き込む。これにより、当該走査期間に、Ｒデータ信号をＲ画素に書き込み、Ｇデータ信号をＧ画素に書き込むための書き込み時間を十分確保することができるので、書き込み時間が不足することによりデータ信号を正しく書き込めないということがなくなる。

Description

表示装置およびその駆動方法
　以下の開示は、表示装置およびその駆動方法に関し、より詳しくは、有機ＥＬ表示装置などの電流によって駆動される電気光学素子を備えた表示装置およびその駆動方法に関する。
　薄型、高画質、低消費電力などの特徴を備えた表示装置として、有機ＥＬ（Electro Luminescence）表示装置が注目され、現在その開発が活発に進められている。有機ＥＬ表示装置の駆動方式の１つとして、ＳＳＤ（Source Shared Driving）と呼ばれる駆動方式（以下「ＳＳＤ方式」という）が知られている。そこで、以下では、ＳＳＤ方式を採用した有機ＥＬ表示装置について説明する。
　図１６は、特許文献１に記載されている有機ＥＬ表示装置の構成を示すブロック図である。図１６に示すように、表示部１０には、ｎ本の走査線Ｓ１～Ｓｎおよびｎ本のエミッション線Ｅ１～Ｅｎと、それらと交差するように設けられた３×ｍ本のデータ線Ｄｒ１～Ｄｒｍ、Ｄｇ１～Ｄｇｍ、Ｄｂ１～Ｄｂｍとが配置されている。また、表示部１０は、各データ線と各走査線との交差点の近傍に３×ｍ×ｎ個の画素回路１１ｒ～１１ｂがそれぞれ設けられている。各画素回路は、データ線Ｄｒ１～Ｄｒｍ、データ線Ｄｇ１～Ｄｇｍ、データ線Ｄｂ１～Ｄｂｍから供給されるＲデータ信号、Ｇデータ信号、Ｂデータ信号に相当する光を発し、これにより表示部１０に画像が表示される。
　データ線ドライバ３０は、表示制御回路２０から与えられたデータと制御信号ＳＣ１とに基づいてＲデータ信号、Ｇデータ信号、Ｂデータ信号を生成し、水平期間毎に１水平ライン分の各データ信号をそれぞれデータ線Ｄｒ１～Ｄｒｍ、データ線Ｄｇ１～Ｄｇｍ、データ線Ｄｂ１～Ｄｂｍに供給する。走査線ドライバ５０は、表示制御回路２０から与えられた制御信号ＳＣ２に基づいて走査信号を生成し、走査線Ｓ１～Ｓｎに順次供給する。これにより、走査信号を与えられた走査線に接続された画素が順次選択される。
　図１７は、図１６に示すデマルチプレクサ部４０に含まれる、デマルチプレクサ４０１の構成を示す図である。図１７に示すように、デマルチプレクサ４０１は３個の選択トランジスタＭｒ、Ｍｇ、Ｍｂを含む。これらの選択トランジスタＭｒ、Ｍｇ、Ｍｂのゲート端子は、それぞれデータ制御線ＡＳＷｒ、データ制御線ＡＳＷｇ、データ制御線ＡＳＷｂに接続されている。また選択トランジスタＭｒ、Ｍｇ、Ｍｂは、オン状態になると、データ出力線ｄ１とデータ線Ｄｒ１、データ出力線ｄ１とデータ線Ｄｇ１、データ出力線ｄ１とデータ線Ｄｂ１とをそれぞれ接続する。例えば選択トランジスタＭｒは、データ制御信号ＳＳＤｒを与えられるとオン状態になり、データ出力線ｄ１から供給されるＲデータ信号をデータ線Ｄｒ１に供給する。これにより、データ線Ｄｒ１に供給されたＲデータ信号は、データキャパシタＣｄｒ１に保持される。同様にして、データ出力線ｄ１から供給されるＧデータ信号は、データキャパシタＣｄｇ１に保持され、データ出力線ｄ１から供給されるＢデータ信号は、データキャパシタＣｄｂ１に保持される。このように、デマルチプレクサを用いることにより、データ線ドライバ３０の出力端子数を減らすことができるので、データ線ドライバ３０の製造コストを低減することができる。
　図１８は、図１６に示す有機ＥＬ表示装置の駆動方法を示すタイミングチャートである。以下の説明では、デマルチプレクサ４０１の駆動方法について説明するが、他のデマルチプレクサの駆動方法も同様である。図１８に示すタイミングチャートでは、１行目の走査期間において、データ信号Ｒ１がデータ線Ｄｒ１に供給され、データキャパシタＣｄｒ１に保持される。次にデータ信号Ｇ１がデータ線Ｄｇ１に供給され、データキャパシタＣｄｇ１に保持される。さらに、データ信号Ｂ１がデータ線Ｄｂ１に供給され、データキャパシタＣｄｂ１に保持される。その後、走査線Ｓ１にローレベルの走査信号Ｓｃａｎ１が与えられる。これにより、データキャパシタＣｄｒ１～Ｃｄｂ１にそれぞれ保持されていたデータ信号Ｒ１、データ信号Ｇ１、およびデータ信号Ｂ１が画素ｒ１、画素ｇ１、および画素ｂ１に同時に書き込まれる。
　同様にして、２行目の走査期間でも、データ信号Ｒ２およびデータ信号Ｇ２がそれぞれデータ線Ｄｒ１およびデータ線Ｄｇ１に供給される。さらに、データ信号Ｂ２がデータ線Ｄｂ１に供給されると同時に、走査線Ｓ２にローレベルの走査信号Ｓｃａｎ２が与えられる。これにより、データ信号Ｒ２、データ信号Ｇ２、およびデータ信号Ｂ２が画素ｒ２、画素ｇ２、および画素ｂ２に同時に書き込まれる。なお、図１８において、走査線Ｓ１～Ｓ５の状態を表す期間のうち、塗りつぶされた期間は当該走査線にローレベルの走査信号が与えられる期間であり、「走査線がアクティブである」または「走査線が選択されている」ということがある。他のタイミングチャートについても同様である。
　図１９は、図１６に示す有機ＥＬ表示装置の他の駆動方法を示すタイミングチャートである。図１９に示すように、まず、１行目の走査期間について説明する。まず、データ制御線ＡＳＷｒに印加されるデータ制御信号ＳＳＤｒがローレベルになり、選択トランジスタＭｒがオン状態になる。これにより、データ信号Ｒ１はデータ線Ｄｒ１に供給され、データキャパシタＣｄｒ１に保持される。次に、データ制御線ＡＳＷｇに印加されるデータ制御信号ＳＳＤｇがローレベルになり、選択トランジスタＭｇがオン状態になる。これにより、データ信号Ｇ１はデータ線Ｄｇ１に供給され、データキャパシタＣｄｇ１に保持される。さらに、データ制御線ＡＳＷｂに印加されるデータ制御信号ＳＳＤｂがローレベルになり、選択トランジスタＭｂがオン状態になる。これにより、データ信号Ｂ１はデータ線Ｄｂ１に供給され、データキャパシタＣｄｂ１に保持される。このとき同時に、走査線Ｓ１に与えられる走査信号Ｓｃａｎ１をローレベルにする。これにより、データキャパシタＣｄｒ１～Ｃｄｂ１にそれぞれ保持されていたデータ信号Ｒ１、Ｇ１、Ｂ１が１行目の画素ｒ１、ｇ１、ｂ１に同時に書き込まれる。
　２行目の走査期間についても同様にして、選択トランジスタＭｂがオン状態になり、データ信号Ｂ２がデータ線Ｄｂ２に供給されると同時に、走査線Ｓ２に与えられる走査信号Ｓｃａｎ２をローレベルにする。これにより、データキャパシタＣｄｒ１～Ｃｄｂ１にそれぞれ保持されていたデータ信号Ｒ２、Ｇ２、Ｂ２が２行目の画素ｒ２、ｇ２、ｂ２に同時に書き込まれる。以下同様にして、データ信号Ｒｎ、Ｇｎ、Ｂｎがｎ行目の画素ｒｎ、ｇｎ、ｂｎにそれぞれ書き込まれるまで、データ信号の書き込みが繰り返される。
日本の特開２００７－７９５８０号公報
　図１８に示す駆動方法によれば、Ｒデータ信号、Ｇデータ信号、およびＢデータ信号は、順次データ線Ｄｒ１、データ線Ｄｇ１、およびデータ線Ｄｂ１に供給される。そして、データ線Ｄｂ１へのＢデータ信号の供給が終了した後に、走査線Ｓ１に与えられる走査信号Ｓｃａｎ１がローレベルになり、画素ｒ１、画素ｇ１、および画素ｂ１にそれぞれ対応するデータ信号の書き込みが同時に開始される。このように、特許文献１に開示された有機ＥＬ表示装置では、Ｒデータ信号、Ｇデータ信号、およびＢデータ信号を順にそれぞれデータ線Ｄｒ１、データ線Ｄｇ１、およびデータ線Ｄｂ１に供給し、供給が終了した後にデータ線Ｄｒ１、データ線Ｄｇ１、およびデータ線Ｄｂ１から各画素ｒ１、ｇ１、ｂ１に各データ信号をそれぞれ書き込むための書き込み期間が開始される。
　このため、表示すべき画像が高精細画像になればなるほど、書き込み時間を十分に確保することが難しくなる。書き込み時間を十分に確保できない場合には、表示画像の解像度が低下したり各画素を構成する画素回路に含まれる駆動用トランジスタの閾値電圧のばらつきによる輝度ムラが目立ったりするなどの問題が生じる。
　また、図１９に示す駆動方法によれば、データ線Ｄｂ１にＢデータを供給する期間と、各画素ｒ１、ｇ１、ｂ１に各データ信号をそれぞれ書き込むための書き込み期間が重複しているため、図１８に示す場合に比べて、より長い書き込み時間を確保することが可能になる。しかし、この場合も水平期間毎に、デマルチプレクサ４０１に含まれる３個の選択トランジスタＭｒ、Ｍｇ、Ｍｂを介して、３本のデータ線Ｄｒ１，Ｄｇ１，Ｄｂ１にそれぞれデータ信号を供給する必要があるので、書き込み時間を十分確保することができない場合がある。このため、高精細画像を表示する場合には、書き込み時間がまだ不足することがあり、上記と同じ問題が生じる。
　そこで、輝度ムラの発生が抑制され、高画質の画像の表示が可能であって、ＳＳＤ方式を採用した表示装置、およびその駆動方法を提供することが望まれている。
　第１の局面は、複数の色のそれぞれに対応する複数のデータ信号を時分割して画素回路に供給することにより当該複数の色に基づくカラー画像を表示するアクティブマトリクス型の表示装置であって、
　データ信号が供給される複数のデータ線と、
　前記画素回路を選択するための走査信号が順次供給される複数の走査線と、
　前記複数のデータ線および前記複数の走査線に対応して設けられ、それぞれが前記複数の色のいずれかに対応する複数の画素回路と、
　前記複数の走査線を順に選択する走査線駆動回路と、
　前記複数のデータ線に、前記複数の色のいずれかに対応する前記データ信号を順次供給する複数の選択出力回路と
　前記複数の選択出力回路のそれぞれに前記データ信号を供給するデータ線駆動回路とを備え、
　各色に対応する画素回路は、
　　電気光学素子と、
　　前記電気光学素子に流れる電流を制御すると共に、走査線が選択状態のときに制御端子と第１導通端子とが互いに電気的に接続される駆動用トランジスタと、
　　前記駆動用トランジスタの前記制御端子と前記第１導通端子とを接続するノードの電位を保持するための保持容量素子とを含み、
　　選択出力回路は、前記複数の色のうち少なくとも１または２以上の色を表すデータ信号を対応する前記データ線にそれぞれ供給し、
　　前記走査線駆動回路は、前記走査線を順次駆動することにより、前記少なくとも１または２以上の色を表すデータ信号と、既にデータ線に供給され、当該データ信号によって表されない色を表すデータ信号とを、それぞれ対応する色の前記画素回路に設けられた前記ノードに供給し、前記ノードの電位を前記保持容量素子に保持させる。
　第１１の局面は、複数の色のいずれかに対応するデータ信号を時分割して画素回路に供給することにより、当該複数の色に基づくカラー表示を行う表示装置の駆動方法あって、
　前記データ信号が供給される複数のデータ線と、複数の走査線と、前記複数のデータ線および前記複数の走査線に対応して設けられ、それぞれが前記複数の色のいずれかに対応する複数の画素回路と、前記複数のデータ線に前記複数の色のいずれかに対応する前記データ信号を順次供給する複数の選択出力回路とを備え、表示装置の駆動方法は、
　各色に対応する画素回路は、電気光学素子と、前記電気光学素子に流れる電流を制御すると共に、対応する走査線が選択状態のときに制御端子と第１導通端子とが電気的に接続される駆動用トランジスタと、前記駆動用トランジスタの前記制御端子と前記第１導通端子とを接続するノードの電位を保持するための保持容量素子とを備え、
　前記複数の色のうち少なくとも１または２以上の色を表すデータ信号を対応する前記データ線にそれぞれ供給するステップと、
　前記走査線を順次駆動することにより、前記少なくとも１または２以上の色を表すデータ信号と、当該データ信号によって表されない色を表し、既に前記データ線に供給されているデータ信号とを、それぞれ対応する色の前記画素回路に設けられた前記ノードに供給するステップと、
　前記ノードの電位を前記保持容量素子に保持するステップとを備える。
　第１の局面によれば、ＳＳＤ方式を採用した表示装置において、選択出力回路から出力され、複数の色のうち少なくとも１または２以上の色を表すデータ信号と、既にデータ線に供給され、当該データ信号によって表されない色を表すデータ信号とが、それぞれ対応する色の画素回路に設けられたノードに供給される。これにより、同一の走査期間に、少なくとも１または２以上の色に対応するデータ信号と、他の色に対応するデータ信号とをそれぞれ対応する画素回路に書き込むための書き込み時間を十分確保することができるので、書き込み時間が不足することによりデータ信号を正しく書き込めないということがなくなる。その結果、閾値電圧のばらつきによる輝度ムラを抑制するとともに、すべての画素回路にデータ信号を正しく書き込むことが可能になり、表示装置は高精細の画像を表示することができる。
　第１１の局面によれば、第１の局面と同様の効果を奏することができる。
第１の実施形態に係る表示装置の構成を示すブロック図である。 図１に示す表示装置に含まれるデマルチプレクサと、各デマルチプレクサに接続されるＲ画素、Ｇ画素、Ｂ画素との接続関係を示す回路図である。 図１に示す表示装置に含まれる画素回路のうち、１つのデマルチプレクサに接続されるＲ画素回路とＧ画素回路の構成を示す図である。 図２に示す表示装置のＲデータ線に接続されたＲ画素にＲデータ信号を書き込み、Ｇデータ線に接続されたＧ画素にＧデータ信号を書き込み、Ｂデータ線に接続されたＢ画素にＢデータ信号を書き込む駆動方法を示すタイミングチャートである。 図４に示す駆動方法によって、２つのデマルチプレクサに接続される各画素に書き込まれたデータ信号を示す図である。 第２の実施形態に係る表示装置の構成を示すブロック図である。 図６に示す表示装置のデマルチプレクサ部に含まれるデマルチプレクサと、当該デマルチプレクサに接続されるＲ画素、Ｇ画素、Ｂ画素との接続関係を示す回路図である。 図６に示す表示装置に含まれる画素回路のうち、１つのデマルチプレクサに接続されるＲ画素回路とＧ画素回路とＢ画素回路の構成を示す回路図である。 図７に示す回路図のＲデータ線に接続されたＲ画素にＲデータ信号を書き込み、Ｇデータ線に接続されたＧ画素にＧデータ信号を書き込み、Ｂデータ線に接続されたＢ画素にＢデータ信号を書き込む駆動方法を示すタイミングチャートである。 図９に示す駆動方法によって、１つのデマルチプレクサに接続される各画素に書き込まれたデータ信号を示す図である。 第３の実施形態に係る表示装置において、Ｒデータ線に接続されたＲ画素にＲデータ信号を書き込み、Ｇデータ線に接続されたＧ画素にＧデータ信号を書き込み、Ｂデータ線に接続されたＢ画素にＢデータ信号を書き込む方法を示すタイミングチャートである。 図１１に示す駆動方法によって、２つのデマルチプレクサに接続される各画素に書き込まれたデータ信号を示す図である。 第４の実施形態において、１つのデマルチプレクサと、当該デマルチプレクサに接続されるＲ画素、Ｇ画素、Ｂ画素との接続関係を示す回路図である。 図１３に示す回路図のＲデータ線に接続されたＲ画素にＲデータ信号を書き込み、Ｇデータ線に接続されたＧ画素にＧデータ信号を書き込み、Ｂデータ線に接続されたＢ画素にＢデータ信号を書き込む駆動方法を示すタイミングチャートである。 図１４に示す駆動方法によって、１つのデマルチプレクサに接続される各画素に書き込まれたデータ信号を示す図である。 特許文献１に記載されている表示装置の構成を示すブロック図である。 図１６に示す表示装置のデマルチプレクサ部に含まれる、デマルチプレクサの構成を示す図である。 図１６に示す表示装置の駆動方法を示すタイミングチャートである。 図１６に示す表示装置の他の駆動方法を示すタイミングチャートである。
　以下、添付図面を参照しながら、第１～第４の実施形態について説明する。なお、各実施形態のトランジスタはすべてＰチャネル型であるとして説明するが、本発明はこれに限定されず、Ｎチャネル型であっても良い。また、各実施形態におけるトランジスタは例えば薄膜トランジスタであるが、本発明はこれに限定されない。
　＜１．第１の実施形態＞
　＜１．１　有機ＥＬ表示装置の構成＞
　図１は、第１の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。有機ＥＬ表示装置（以下では、単に「表示装置」という）は、ＲＧＢからなる３原色によるカラー表示が可能なアクティブマトリクス型表示装置である。表示装置は、図１に示すように、表示部１０、表示制御回路２０、データ線ドライバ３０、デマルチプレクサ部４０、走査線ドライバ５０、およびエミッション線ドライバ６０を備えている。表示装置は、デマルチプレクサ部４０を介して、データ線ドライバ３０からデータ線にデータ信号を供給するＳＳＤ方式を採用した表示装置である。本実施形態では、データ線ドライバ３０によりデータ線駆動回路が実現され、走査線ドライバ５０により走査線駆動回路が実現され、エミッション線ドライバ６０により制御線駆動回路が実現されている。走査線ドライバ５０、およびエミッション線ドライバ６０は、例えば表示部１０と一体的に形成されているが、本発明はこれに限定されるものではない。
　表示部１０には、ｍ×２（ｍは２以上の整数）本のデータ線が配置されている。より詳細には、データ線Ｄｒ１～Ｄｒ（２ｍ／３）、データ線Ｄｇ１～Ｄｇ（２ｍ／３）、およびデータ線Ｄｂ１～Ｄｂ（２ｍ／３）が配置され、さらにこれらのデータ線と直交するｎ本の走査線Ｓ１～Ｓｎとが配置されている。また、表示部１０は、各データ線と各走査線との交差点毎に画素回路が設けられている。より詳細には、ｍ本のデータ線Ｄｒ１～Ｄｒｍとｎ本の走査線Ｓ１～Ｓｎとの交差点に対応して（２／３）ｍ×ｎ個の画素回路１１ｒが設けられ、ｍ本のデータ線Ｄｇ１～Ｄｇｍとｎ本の走査線Ｓ１～Ｓｎとの交差点に対応して（２／３）ｍ×ｎ個の画素回路１１ｇが設けられ、ｍ本のデータ線Ｄｂ１～Ｄｂｍとｎ本の走査線Ｓ１～Ｓｎとの交差点に対応して（２／３）ｍ×ｎ個の画素回路１１ｂが設けられている。このため、表示部１０には、全部で２×ｍ×ｎ個の画素形成部が設けられている。
　表示部１０には、ｎ本の走査線Ｓ１～Ｓｎと平行に、ｎ本の制御線としてのエミッション線Ｅ１～Ｅｎが配置されている。データ線Ｄｒ１～Ｄｒ（２ｍ／３）、Ｄｇ１～Ｄｇ（２ｍ／３）、Ｄｂ１～Ｄｂ（２ｍ／３）はデマルチプレクサ部４０に接続されている。ｎ本の走査線Ｓ１～Ｓｎは走査線ドライバ５０に接続されている。ｎ本のエミッション線Ｅ１～Ｅｎはエミッション線ドライバ６０に接続されている。
　また、表示部１０には、各画素回路１１に共通の電源線（不図示）が配置されている。より詳細には、後述の有機ＥＬ素子（「電気光学素子」ともいう）を駆動するためのハイレベル電位ＥＬＶＤＤを供給する電源線（以下「ハイレベル電源線」といい、ハイレベル電源電位と同じく符号ＥＬＶＤＤで表す。）および有機ＥＬ素子を駆動するためのローレベル電位ＥＬＶＳＳを供給する電源線（以下「ローレベル電源線」といい、ローレベル電位と同じく符号ＥＬＶＳＳで表す。）が配置されている。さらに、後述の初期化動作のための初期化電位Ｖｉｎｉを供給する初期化線（初期化電位と同じく符号Ｖｉｎｉで表す。）が配置されている。これらの電位は、電源回路（不図示）から供給される。本実施形態では、ハイレベル電源線ＥＬＶＤＤにより第１電源線が実現され、ローレベル電源線ＥＬＶＳＳにより第２電源線が実現されている。
　２ｍ／３本のデータ線Ｄｒ１～Ｄｒ（２ｍ／３）には、２ｍ／３個のデータキャパシタＣｄｒ１～Ｃｄｒ（２ｍ／３）がそれぞれ接続されている。２ｍ／３本のデータ線Ｄｇ１～Ｄｇ（２ｍ／３）には、２ｍ／３個のデータキャパシタＣｄｇ１～Ｃｄｇ（２ｍ／３）がそれぞれ接続されている。２ｍ／３本のデータ線Ｄｂ１～Ｄｂ（２ｍ／３）には、２ｍ／３個のデータキャパシタＣｄｂ１～Ｃｄｂ（２ｍ／３）がそれぞれ接続されている。なお、各データキャパシタの一端（データ線が接続されていない側）は例えば接地されているが、本発明はこれに限定されるものではない。また、各データキャパシタＣｄｇｉ～Ｃｄｇｉは、キャパシタ、および、データ線と画素との寄生容量によって構成されていても良く、あるいは、各データ線と各画素との寄生容量のみによって構成されていても良い。なお、Ｒデータキャパシタ、Ｇデータキャパシタ、Ｂデータキャパシタをまとめて保持容量素子ということがあり、それらは寄生容量を含むものとする。
　表示制御回路２０は、データ線ドライバ３０、デマルチプレクサ部４０、走査線ドライバ５０、およびエミッション線ドライバ６０に各種制御信号を出力する。より詳細には、表示制御回路２０は、データ線ドライバ３０にデータスタートパルスＤＳＰ、データクロックＤＣＫ、表示データＤＡ、およびラッチパルスＬＰを出力する。表示データＤＡには、Ｒデータ、Ｇデータ、およびＢデータが含まれる。表示制御回路２０はまた、デマルチプレクサ部４０にデータ制御信号ＳＳＤｒ、データ制御信号ＳＳＤｇ、およびデータ制御信号ＳＳＤｂを出力する。表示制御回路２０はまた、走査線ドライバ５０に走査スタートパルスＳＳＰおよび走査クロックＳＣＫを出力する。表示制御回路２０はさらに、エミッション線ドライバ６０にエミッションスタートパルスＥＳＰおよびエミッションクロックＥＣＫを出力する。
　データ線ドライバ３０は、図示しないｍビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｍ個のＤ／Ａコンバータなどを含んでいる。シフトレジスタは、互いに縦続接続されたｍ個の双安定回路を有し、初段に供給されたデータスタートパルスＤＳＰをデータクロックＤＣＫに同期して転送し、各段からサンプリングパルスを出力する。サンプリングパルスの出力タイミングに合わせて、サンプリング回路には表示データＤＡが供給される。サンプリング回路は、サンプリングパルスに従って表示データＤＡを記憶する。サンプリング回路に１行分の表示データＤＡが記憶されると、表示制御回路２０はラッチ回路に対してラッチパルスＬＰを出力する。ラッチ回路は、ラッチパルスＬＰを受け取ると、サンプリング回路に記憶された表示データＤＡを保持する。Ｄ／Ａコンバータは、データ線ドライバ３０のｍ個の出力端子（図示しない）にそれぞれ接続されたｍ本のデータ出力線ｄ１～ｄｍに対応して設けられており、ラッチ回路に保持された表示データＤＡをアナログ信号電圧であるデータ信号に変換し、得られたデータ信号をデータ出力線ｄ１～ｄｍに供給する。本実施形態に係る表示装置はＲＧＢからなる３原色によるカラー表示を行い、かつＳＳＤ方式を採用しているので、Ｒデータ信号、Ｇデータ信号、およびＢデータ信号が時分割されて各データ出力線に出力される。
　デマルチプレクサ部４０は、ｍ個のデマルチプレクサ４１１～４１ｍを含んでいる。例えばデマルチプレクサ４１１の入力端はそれぞれ１本のデータ出力線ｄ１に接続されている。デマルチプレクサ４１１は２個の出力端を有し、各出力端はそれぞれデータ線Ｄｒ１およびデータ線Ｄｇ１に接続されている。デマルチプレクサ４１１は、順次供給されるＲデータ信号およびＧデータ信号を、２個の出力端子からデータ線Ｄｒ１およびデータ線Ｄｇ１にそれぞれ供給する。同様に、デマルチプレクサ４１２は、順次供給されるＢデータ信号およびＲデータ信号を、２個の出力端子からデータ線Ｄｂ１およびデータ線Ｄｒ２にそれぞれ供給する。なお、デマルチプレクサ４１１、４１２の動作の詳細については後述する。
　走査線ドライバ５０は、ｎ本の走査線Ｓ１～Ｓｎを駆動する。より詳細には、走査線ドライバ５０は、図示しないシフトレジスタおよびバッファなどを含んでいる。シフトレジスタは、走査クロックＳＣＫに同期して走査スタートパルスＳＳＰを順に転送する。シフトレジスタの各段からの出力である走査信号は、バッファを経由して対応する走査線Ｓｊ（ｊ＝１～ｎの整数）に供給される。アクティブな走査信号（本実施形態ではローレベルの信号）により、走査線Ｓｊに接続された２ｍ／３個の画素回路１１が一括して選択される。
　エミッション線ドライバ６０は、ｎ本のエミッション線Ｅ１～Ｅｎを駆動する。より詳細には、エミッション線ドライバ６０は、図示しないシフトレジスタおよびバッファなどを含んでいる。シフトレジスタは、エミッションクロックＥＣＫに同期してエミッションスタートパルスＥＳＰを順に転送する。シフトレジスタの各段からの出力であるエミッション信号は、バッファを経由して対応するエミッション線Ｅｊ（ｊ＝１～ｎの整数）に供給される。
　図１に示すように、走査線ドライバ５０は表示部１０の一端側（図１における、表示部１０に対する左側）に配置され、エミッション線ドライバ６０は表示部１０の他端側（図１における、表示部１０に対する右側）に配置されている。このように、各種ドライバが表示部１０の両側に均等に配置されている。
＜１．２　画素回路と各データ信号線との接続関係＞
　図２は、図１に示す表示装置に含まれるデマルチプレクサ４１１～４１３と、デマルチプレクサ４１１～４１３に接続される５個の画素回路１１ｒ、５個の画素回路１１ｇ、および５個の画素回路１１ｂとの接続関係を示す回路図である。なお、図２では、５個の画素回路１１ｒのうち、１行目の走査線Ｓ１に接続された画素回路１１ｒを画素ｒ１１およびｒ２１、２行目の走査線Ｓ２に接続された画素回路１１ｒを画素ｒ１２およびｒ２２、３行目の走査線Ｓ３に接続された画素回路１１ｒを画素ｒ１３およびｒ２３、４行目の走査線に接続された画素回路１１ｒを画素ｒ１４およびｒ２４、５行目の走査線に接続された画素回路１１ｒを画素ｒ１５およびｒ２５とそれぞれ記載した。同様に、画素回路１１ｇおよび画素回路１１ｂについても、それぞれ画素ｇ１１～ｇ１５、画素ｇ２１～ｇ２５と記載し、画素ｂ１１～ｂ１５、ｂ２１～ｂ２５と記載した。それらの画素はマトリクス状に配置されている。さらに、各画素は走査線Ｓ１～Ｓ５のいずれかに接続されている。
　図２に示すように、デマルチプレクサ４１１は、選択トランジスタＭｒ１と選択トランジスタＭｇ１とを含み、デマルチプレクサ４１２は、選択トランジスタＭｂ１と選択トランジスタＭｒ２とを含み、デマルチプレクサ４１３は、選択トランジスタＭｇ２と選択トランジスタＭｂ２とを含む。選択トランジスタＭｒ１、選択トランジスタＭｂ１、選択トランジスタＭｇ２の各ゲート端子（「制御端子」ともいう）はデータ制御線ＡＳＷ１に接続されている。選択トランジスタＭｇ１、選択トランジスタＭｒ２、選択トランジスタＭｂ２の各ゲート端子はデータ制御線ＡＳＷ２に接続されている。
　このため、データ制御線ＡＳＷ１にローレベルのデータ制御信号ＳＳＤ１が与えられると、選択トランジスタＭｒ１、選択トランジスタＭｂ１、および選択トランジスタＭｇ２がオン状態になり、選択トランジスタＭｒ１を介してデータ出力線ｄ１とデータ線Ｄｒ１とが接続され、選択トランジスタＭｂ１を介してデータ出力線ｄ２とデータ線Ｄｂ１とが接続され、選択トランジスタＭｇ２を介してデータ出力線ｄ３とデータ線Ｄｇ２とが接続される。同様に、データ制御線ＡＳＷ２にローレベルのデータ制御信号ＳＳＤ２が与えられると、選択トランジスタＭｇ１を介してデータ出力線ｄ１とデータ線Ｄｇ１とが接続され、選択トランジスタＭｒ２を介してデータ出力線ｄ２とデータ線Ｄｒ２とが接続され、選択トランジスタＭｂ２を介してデータ出力線ｄ３とデータ線Ｄｂ２とが接続される。
　なお、説明の便宜上、Ｒデータ線、Ｇデータ線、Ｂデータ線にそれぞれ接続されている画素回路１１ｒ、画素回路１１ｇ、画素回路１１ｂはそれぞれ５個ずつであるとして説明した。しかし実際には、図１に示すように、各データ線にはそれぞれｎ個の画素回路１１ｒ～１１ｂが接続されている。
＜１．３　画素回路の構成＞
　次に、画素回路１１の構成について説明する。図３は、１つのデマルチプレクサ４１１に接続される画素ｒ１１となる画素回路１１ｒと、画素ｇ１１となる画素回路１１ｇの構成を示す図である。図３に示すように、デマルチプレクサ４１１に接続される画素回路１１ｒと画素回路１１ｇは、走査線Ｓｊの延びる方向に順に配置されている。なお、画素回路１１ｒおよび画素回路１１ｇの構成は基本的に同じである。そこで、以下では、これらの画素回路において共通する部分は画素回路１１ｒについて説明し、互いに異なる部分については、適宜個別に説明する。
　画素回路１１ｒは、１個の有機ＥＬ素子ＯＬＥＤ、６個のトランジスタＭ１～Ｍ６、および１個のストレージキャパシタＣｓｔ（「保持容量素子」ともいう）を含んでいる。より詳細には、画素回路１１ｒは、有機ＥＬ素子ＯＬＥＤ、駆動用トランジスタＭ１、書き込み用トランジスタＭ２、補償用トランジスタＭ３、初期化用トランジスタＭ４、電源供給用トランジスタＭ５、発光制御用トランジスタＭ６、および容量素子としてのストレージキャパシタＣｓｔを含んでいる。駆動用トランジスタＭ１は、ゲート端子、第１導通端子、および第２導通端子を有している。駆動用トランジスタＭ１では、キャリアの流れに応じて、第１導通端子および第２導通端子がそれぞれソース端子およびドレイン端子となる場合、または第１導通端子および第２導通端子がそれぞれドレイン端子およびソース端子となる場合がある。画素回路１１ｇも、画素回路１１ｒと同様の素子を含んでいる。なお、駆動用トランジスタＭ１の第１導通端子は、電源供給用トランジスタＭ５を介してハイレベル電源線ＥＬＶＤＤに接続される導通端子であり、第２導通端子は、発光制御用トランジスタＭ６を介して有機ＥＬ素子ＯＬＥＤに接続される導通端子である。
　画素回路１１ｒには、走査線Ｓｊ（「現走査線」ともいう）、現走査線Ｓｊの直前の走査線Ｓｊ－１（「前走査線」ともいう）、エミッション線Ｅｊ、データ線Ｄｒ１、ハイレベル電源線ＥＬＶＤＤ、ローレベル電源線ＥＬＶＳＳ、および初期化線Ｖｉｎｉが接続されている。なお、上述のように、データ線Ｄｒ１にはデータキャパシタＣｄｒ１が接続され、データ線Ｄｇ１にはデータキャパシタＣｄｇ１が接続されている。
　画素回路１１ｒでは、書き込み用トランジスタＭ２のゲート端子が現走査線Ｓｊに接続され、ソース端子がデータ線Ｄｒ１に接続されている。画素回路１１ｒでは、書き込み用トランジスタＭ２は、現走査線Ｓｊが選択されたときに、データキャパシタＣｄｒ１に保持されているＲデータ信号を駆動用トランジスタＭ１の第１導通端子に供給し、画素回路１１ｇでは、書き込み用トランジスタＭ２は、現走査線Ｓｊが選択されたときに、データキャパシタＣｄｇ１に保持されているＧデータ信号を駆動用トランジスタＭ１の第１導通端子に供給する。
　駆動用トランジスタＭ１の第１導通端子は、書き込み用トランジスタＭ２のソース端子に接続され、ゲート端子はノードＮに接続されている。ノードＮは、補償用トランジスタＭ３のドレイン端子またはドレイン端子と、ストレージキャパシタＣｓｔの第１端子とが接続されたノードであり、ノードＮの電位が駆動用トランジスタＭ１のゲート電圧としてゲート端子に与えられる。駆動用トランジスタＭ１は、ゲート電圧に応じた駆動電流を有機ＥＬ素子ＯＬＥＤに供給する。
　補償用トランジスタＭ３は、駆動用トランジスタＭ１のゲート端子と第２導通端子との間に設けられている。補償用トランジスタＭ３のゲート端子は現走査線Ｓｊに接続されている。補償用トランジスタＭ３は、現走査線Ｓｊが選択されたときに、駆動用トランジスタＭ１の第２導通端子とゲート端子を接続（ダイオード接続）する。駆動用トランジスタＭ１がダイオード接続されると、ノードＮの電位はデータ信号の電圧よりも閾値電圧分だけ低いゲート－ソース間電圧Ｖｇｓになり、当該電圧Ｖｇｓが駆動用トランジスタＭ１のゲート端子に印加される。
　初期化用トランジスタＭ４は、前走査線Ｓｊ－１にゲート端子が接続され、駆動用トランジスタＭ１のゲート端子と初期化線Ｖｉｎｉとの間に設けられている。初期化用トランジスタＭ４は、前走査線Ｓｊ－１の選択に応じて駆動用トランジスタＭ１のゲート端子に与えられるゲート電圧Ｖｇを初期化する。
　電源供給用トランジスタＭ５は、エミッション線Ｅｊにゲート端子が接続され、ハイレベル電源線ＥＬＶＤＤと駆動用トランジスタの第１導通端子との間に設けられている。電源供給用トランジスタＭ５は、エミッション線Ｅｊの選択に応じてハイレベル電位ＥＬＶＤＤを駆動用トランジスタＭ１のドレイン端子に供給する。
　発光制御用トランジスタＭ６は、エミッション線Ｅｊにゲート端子が接続され、駆動用トランジスタＭ１の第２導通端子と有機ＥＬ素子ＯＬＥＤとの間に設けられている。発光制御用トランジスタＭ６は、エミッション線Ｅｊの選択に応じて駆動電流を有機ＥＬ素子ＯＬＥＤに伝達する。
　ストレージキャパシタＣｓｔの第１端子は駆動用トランジスタＭ１のゲート端子に接続され、第２端子はハイレベル電源線ＥＬＶＤＤに接続されている。ストレージキャパシタＣｓｔは、画素回路１１ｒの補償用トランジスタＭ３および初期化用トランジスタＭ４がオフ状態のときの駆動用トランジスタＭ１のゲート端子に与えられるゲート電圧Ｖｇを保持する。
　有機ＥＬ素子ＯＬＥＤのアノード（有機ＥＬ素子ＯＬＥＤの一端）は、発光制御用トランジスタＭ６を介して駆動用トランジスタＭ１の第２導通端子に接続され、カソード（有機ＥＬ素子ＯＬＥＤの他端）はローレベル電源線ＥＬＶＳＳに接続されている。有機ＥＬ素子ＯＬＥＤは、駆動電流に応じた輝度で発光する。なお、図示は省略するが、本実施形態に含まれる画素回路１１ｂの構成は、上記画素回路１１ｒおよび画素回路１１ｇの構成と基本的に同じであるので、その説明を省略する。なお、他のマルチプレクサ４１２～４１ｍに含まれる画素回路１１ｂの構成は、上記画素回路１１ｒおよび画素回路１１ｇの構成と同じであり、他のマルチプレクサ４１２～４１ｍの構成は、上記デマルチプレクサ４１１の構成と同じである。このため、それらの説明を省略する。
＜１．４　駆動方法＞
　表示装置の画素回路１１ｒ～１１ｂにデータ信号を書き込む場合について、図２に示す３個のデマルチプレクサ４１１～４１３のうち、デマルチプレクサ４１１から延びるデータ線Ｄｒ１に接続された５個の画素ｒ１１～ｒ１５にＲデータ信号を書き込み、データ線Ｄｇ１に接続された５個の画素ｇ１１～ｇ１５にＧデータ信号を書き込み、デマルチプレクサ４１２から延びるデータ線Ｄｂ１に接続された５個の画素ｂ１１～ｂ１５にＢデータ信号を書き込む駆動方法を説明する。なお、デマルチプレクサ４１２には画素ｒ２１～ｒ２５も接続されているが、画素ｒ２１～ｒ２５についてはデマルチプレクサ４１２の動作の説明上必要な範囲に限定して説明する。
　図４は、図２に示す有機ＥＬ表示装置のデータ線Ｄｒ１に接続された画素ｒ１１～ｒ１５にＲデータ信号を書き込み、データ線Ｄｇ１に接続された画素ｇ１１～ｇ１５にＧデータ信号を書き込み、データ線Ｄｂ１に接続された画素ｂ１１～ｂ１５にＢデータ信号を書き込む駆動方法を示すタイミングチャートである。図４に示すように、デマルチプレクサ４１１に接続されたデータ出力線ｄ１には、Ｒデータ信号とＧデータ信号からなるデータ信号Ｄ１が与えられ、デマルチプレクサ４１２に接続されたデータ出力線ｄ２には、Ｂデータ信号とＲデータ信号からなるデータ信号Ｄ２が与えられる。
　まず、前フレームのｎ行目の各画素にデータ信号を書き込んでから、現フレームの１行目の画素にデータ信号を書き込むまでの帰線期間において、データ出力線ｄ１にデータ信号Ｄ１のデータ信号Ｇ１１が与えられる。また、データ制御線ＡＳＷ２には、ローレベルのデータ制御信号ＳＳＤ２が与えられる。これにより、デマルチプレクサ４１１の選択トランジスタＭｇ１がオン状態になり、データ出力線ｄ１からデータ線Ｄｇ１にデータ信号Ｇ１１が供給され、データ信号Ｇ１１はデータキャパシタＣｄｇ１に保持される。同様にして、デマルチプレクサ４１２の選択トランジスタＭｒ２がオン状態になり、データ出力線ｄ２からデータ線Ｄｒ２にデータ信号Ｒ２１が供給され、データ信号Ｒ２１はデータキャパシタＣｄｒ１に保持される。
　次に、１行目の走査期間において、データ出力線ｄ１にデータ信号Ｄ１のデータ信号Ｒ１１が与えられ、データ出力線ｄ２にデータ信号Ｄ２のデータ信号Ｂ１１が与えられる。また、データ制御線ＡＳＷ１に、ローレベルのデータ制御信号ＳＳＤ１が与えられる。これにより、デマルチプレクサ４１１の選択トランジスタＭｒ１がオン状態になり、データ出力線ｄ１からデータ線Ｄｒ１にデータ信号Ｒ１１が供給され、データキャパシタＣｄｒ１に保持される。同様にして、デマルチプレクサ４１２の選択トランジスタＭｂ１がオン状態になり、データ出力線ｄ２からデータ線Ｄｂ１にデータ信号Ｂ１１が供給され、データキャパシタＣｄｂ１に保持される。
　同時に、走査線Ｓ１が選択されると、データ線Ｄｒ１に供給されたデータ信号Ｒ１１がデータ線Ｄｒ１から画素ｒ１１の駆動用トランジスタＭ１と補償用トランジスタＭ３とのダイオード接続を介して、データ信号Ｒ１１の電圧よりも閾値電圧分だけ低いゲートソース間電圧がノードＮに与えられ、ストレージキャパシタＣｓｔに保持される。データ線Ｄｂ１に供給されたデータ信号Ｂ１１がデータ線Ｄｂ１から画素ｂ１１の駆動用トランジスタＭ１と補償用トランジスタＭ３とのダイオード接続を介して、データ信号Ｂ１１の電圧よりも閾値電圧分だけ低いゲートソース間電圧がノードＮに与えられ、ストレージキャパシタＣｓｔに保持される。帰線期間においてデータ線Ｄｇ１に供給され、データキャパシタＣｄｇ１に保持されていたデータ信号Ｇ１１がデータ線Ｄｇ１から画素ｇ１１の駆動用トランジスタＭ１と補償用トランジスタＭ３とのダイオード接続を介して、データ信号Ｇ１１の電圧よりも閾値電圧分だけ低いゲートソース間電圧がノードＮに与えられ、ストレージキャパシタＣｓｔに保持される。このように、画素ｒ１１および画素ｂ１１にそれぞれ書き込まれるデータ信号Ｒ１１およびデータ信号Ｂ１１はいずれも、１行目の走査期間においてデータ線Ｄｒ１およびデータ線Ｄｂ１に供給された信号である。しかし、画素ｇ１１に書き込まれるデータ信号Ｇ１１は、直前の帰線期間においてデータ線Ｄｇ１に供給され、データキャパシタＣｄｇ１に保持されていた信号を使用する。
　次に、２行目の走査期間において、データ出力線ｄ１にデータ信号Ｄ１のデータ信号Ｇ１２が与えられ、データ出力線ｄ２にデータ信号Ｄ２のデータ信号Ｒ２２が与えられる。また、データ制御線ＡＳＷ２に、ローレベルのデータ制御信号ＳＳＤ２が与えられる。これにより、デマルチプレクサ４１１の選択トランジスタＭｇ１がオン状態になり、データ出力線ｄ１からデータ線Ｄｇ１にデータ信号Ｇ１２が供給され、データキャパシタＣｄｇ１に保持される。同様にして、デマルチプレクサ４１２の選択トランジスタＭｒ２がオン状態になり、データ出力線ｄ２からデータ線Ｄｒ２にデータ信号Ｒ２２が供給され、データキャパシタＣｄｒ２に保持される。
　同時に、走査線Ｓ２が選択されると、データ線Ｄｇ１に供給されたデータ信号Ｇ１２が
データ線Ｄｇ１から画素ｇ１２の駆動用トランジスタＭ１と補償用トランジスタＭ３とのダイオード接続を介して、データ信号Ｇ１２の電圧よりも閾値電圧分だけ低いゲートソース間電圧がノードＮに与えられ、ストレージキャパシタＣｓｔに保持される。１行目の走査期間においてデータ線Ｄｒ１に供給され、データキャパシタＣｄｒ１に保持されていたデータ信号Ｒ１１がデータ線Ｄｒ１から画素ｒ１２の駆動用トランジスタＭ１と補償用トランジスタＭ３とのダイオード接続を介して、データ信号Ｒ１１の電圧よりも閾値電圧分だけ低いゲートソース間電圧がノードＮに与えられ、ストレージキャパシタＣｓｔに保持される。１行目の走査期間においてデータ線Ｄｂ１に供給され、データキャパシタＣｄｂ１に保持されていたデータ信号Ｂ１１がデータ線Ｄｂ１から画素ｂ１２の駆動用トランジスタＭ１と補償用トランジスタＭ３とのダイオード接続を介して、データ信号Ｂ１１の電圧よりも閾値電圧分だけ低いゲートソース間電圧がノードＮに与えられ、ストレージキャパシタＣｓｔに保持される。このように、画素ｇ１２に書き込まれるデータ信号Ｇ１２は２行目の走査期間においてデータ線Ｄｇ１に供給された信号である。しかし、画素ｒ１２に書き込まれるデータ信号Ｒ１１および画素ｂ１２に書き込まれるデータ信号Ｂ１１はいずれも、１行目の走査期間においてデータ線Ｄｒ１に供給された信号を使用する。
  次に、３行目の走査期間において、データ出力線ｄ１にデータ信号Ｄ１のデータ信号Ｒ１２が与えられ、データ出力線ｄ２にデータ信号Ｄ２のデータ信号Ｂ１２が与えられる。また、データ制御線ＡＳＷ１に、ローレベルのデータ制御信号ＳＳＤ１が与えられる。これにより、デマルチプレクサ４１１の選択トランジスタＭｒ１がオン状態になり、データ出力線ｄ１からデータ線Ｄｒ１にデータ信号Ｒ１２が供給され、データキャパシタＣｄｒ１に保持される。同様にして、デマルチプレクサ４１２の選択トランジスタＭｂ１がオン状態になり、データ出力線ｄ２からデータ線Ｄｂ１にデータ信号Ｂ１２が供給され、データキャパシタＣｄｂ１に保持される。データ線Ｄｇ１に供給され、データキャパシタＣｄｇ１に保持されていたデータ信号Ｇ１２がデータ線Ｄｇ１から画素ｇ１３の駆動用トランジスタＭ１を介してノードＮに与えられ、ストレージキャパシタＣｓｔに保持される。
　同時に、走査線Ｓ３が選択されると、データ線Ｄｒ１に供給されたデータ信号Ｒ１２がデータ線Ｄｒ１から画素ｒ１３の駆動用トランジスタＭ１と補償用トランジスタＭ３とのダイオード接続を介して、データ信号Ｒ１２の電圧よりも閾値電圧分だけ低いゲートソース間電圧がノードＮに与えられ、ストレージキャパシタＣｓｔに保持される。データ線Ｄｂ１に供給されたデータ信号Ｂ１２がデータ線Ｄｂ１から画素ｂ１３の駆動用トランジスタＭ１と補償用トランジスタＭ３とのダイオード接続を介して、データ信号Ｂ１２の電圧よりも閾値電圧分だけ低いゲート－ソース間電圧がノードＮに与えられ、ストレージキャパシタＣｓｔに保持される。２行目の走査期間においてデータ線Ｄｇ１に供給され、データキャパシタＣｄｇ１に保持されていたデータ信号Ｇ１２がデータ線Ｄｇ１から画素ｇ１３の駆動用トランジスタＭ１と補償用トランジスタＭ３とのダイオード接続を介して、データ信号Ｇ１２の電圧よりも閾値電圧分だけ低いゲートソース間電圧がノードＮに与えられ、ストレージキャパシタＣｓｔに保持される。このとき、供給されるデータ信号Ｒ１２およびデータ信号Ｂ１２は、３行目の走査期間においてデータ線Ｄｒ１およびデータ線Ｄｂ１にそれぞれ供給された信号である。しかし、データ信号Ｇ１２は、２行目の走査期間においてデータ線Ｄｇ１に供給された信号を使用する。なお、上記説明では、各画素にデータ信号を書き込む動作について詳しく説明したが、以下では上記動作をまとめて「画素にデータ信号を書き込む」と記載する。
  以下同様にして、４行目の走査期間において、データ線Ｄｒ１に供給されたデータ信号Ｒ１２が画素ｒ１４に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ１３が画素ｇ１４に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ１２が画素ｂ１４に書き込まれる。５行目の走査期間において、データ線Ｄｒ１に供給されたデータ信号Ｒ１３が画素ｒ１５に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ１３が画素ｇ１５に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ１３が画素ｂ１５に書き込まれる。
　図５は、図４に示す駆動方法によって、デマルチプレクサ４１１および４１２に接続された各画素に書き込まれたデータ信号を示す図である。図５に示すように、データ線Ｄｒ１に接続された５個のＲ画素には、走査線Ｓ１側から順にデータ信号Ｒ１１、Ｒ１１、Ｒ１２、Ｒ１２、Ｒ１３が順次書き込まれ、データ線Ｄｇ１に接続された５個のＧ画素にはデータ信号Ｇ１１、Ｇ１２、Ｇ１２、Ｇ１３、Ｇ１３が順次書き込まれ、データ線Ｄｂ１に接続された５個の画素にはデータ信号Ｂ１１、Ｂ１１、Ｂ１２、Ｂ１２、Ｂ１３が順次書き込まれる。その結果、Ｒ画素では、１番目と２番目の画素、および、３番目と４番目の画素にそれぞれ同じデータ信号Ｒ１１およびＲ１２が書き込まれる。Ｇ画素では、２番目と３番目の画素に同じデータ信号Ｇ１２が書き込まれる。Ｂ画素では、１番目と２番目の画素、および、３番目と４番目の画素にそれぞれ同じデータ信号Ｂ１１およびＢ１２がそれぞれ書き込まれる。図５では、書き込まれたデータ信号のうち、連続して書き込まれたデータ信号を点線で囲んでいる。
＜１．５　効果＞
　本実施形態によれば、１走査期間に、Ｒ画素、Ｇ画素、およびＢ画素にそれぞれ書き込むデータ信号のうち、１つまたは２つのデータ信号は、直前の走査期間にデータ線に書き込まれ、データキャパシタに保持されているデータ信号を利用し、それらを対応する画素に同時に書き込む。これにより、当該走査期間に、Ｒデータ信号をＲ画素に書き込み、Ｇデータ信号をＧ画素に書き込み、Ｂデータ信号をＢ画素に書き込むための書き込み時間を十分確保することができるので、書き込み時間が不足することによりデータ信号を正しく書き込めないということがなくなる。その結果、画素数が多い表示装置でも、すべての画素にデータ信号を正しく書き込むことが可能になり、表示装置は高精細の画像を表示することができる。
＜２．第２の実施形態＞
　図６は、第２の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。本実施形態に係る表示装置は、図１に示す表示装置および図１３に示す表示装置と同様に、デマルチプレクサ部４０を介して、データ線ドライバ３０からデータ線にデータ信号を供給するＳＳＤ方式を採用した、ＲＧＢからなる３原色によるカラー表示を行う表示装置である。このため、表示装置は、図１および図１３に示す表示装置とほぼ同じ構成を有している。そこで、図１および図１３に示す表示装置の構成要素と同一の構成要素には同じ参照符号を付してその説明を省略し、異なる構成要素について説明する。
　表示部１０には、３×ｍ（ｍは２以上の整数）本のデータ線が配置されている。詳細には、ｍ本のデータ線Ｄｒ１～Ｄｒｍ、ｍ本のデータ線Ｄｇ１～Ｄｇｍ、ｍ本のデータ線Ｄｂ１～Ｄｂｍが配置されている。さらに、これらのデータ線と直交するｎ本の走査線Ｓ１～Ｓｎが配置されている。また、データ線と走査線との各交差点にそれぞれ画素回路が配置されている。より詳細には、ｍ本のデータ線Ｄｒ１～Ｄｒｍと、ｎ本の走査線Ｓ１～Ｓｎとの交差点に対応してｍ×ｎ個の画素回路１１ｒが設けられ、ｍ本のデータ線Ｄｇ１～Ｄｇｍとｎ本の走査線Ｓ１～Ｓｎとの交差点に対応してｍ×ｎ個の画素回路１１ｇが設けられ、ｍ本のデータ線Ｄｂ１～Ｄｂｍとｎ本の走査線Ｓ１～Ｓｎとの交差点に対応してｍ×ｎ個の画素回路１１ｂが設けられている。
　また、表示部１０には、ｎ本の走査線Ｓ１～Ｓｎと平行にｎ本の制御線としてのエミッション線Ｅ１～Ｅｎが配設されている。データ線Ｄｒ１～Ｄｒｍ、Ｄｇ１～Ｄｇｍ、Ｄｂ１～Ｄｂｍは、それぞれ１本ずつからなる合計３本のデータ線が各デマルチプレクサに接続されている。ｎ本の走査線Ｓ１～Ｓｎは走査線ドライバ５０に接続されている。ｎ本のエミッション線Ｅ１～Ｅｎはエミッション線ドライバ６０に接続されている。
　本実施形態に係る表示装置はＲＧＢからなる３原色によるカラー表示を行い、かつＳＳＤ方式を採用しているので、図１に示す表示装置と同様に、データ線ドライバ３０はデータ出力線ｄ１～ｄｍにＲデータ信号、Ｇデータ信号、およびＢデータ信号を時分割して順に供給する。
　デマルチプレクサ部４０は、ｍ個のデマルチプレクサ４２１～４２ｍを含んでいる。各デマルチプレクサの入力端はそれぞれ、ｍ本のデータ出力線ｄ１～ｄｍのいずれかに接続されている。各デマルチプレクサは３個の出力端を有し、各出力端は３本のデータ線にそれぞれ接続されている。例えば、デマルチプレクサ４２１の３個の出力端はそれぞれデータ線Ｄｒ１、データ線Ｄｇ１、およびデータ線Ｄｂ１に接続されている。デマルチプレクサ４２１の動作は、データ制御信号ＳＳＤｒ、データ制御信号ＳＳＤｇ、およびデータ制御信号ＳＳＤｂによって制御される。デマルチプレクサ４２１は、順次供給されるＲデータ信号、Ｇデータ信号、およびＢデータ信号を、３個の出力端子からデータ線Ｄｒ１、データ線Ｄｇ１、およびデータ線Ｄｂ１にそれぞれ供給する。同様に、デマルチプレクサ４２２～４２ｍは、データ制御信号ＳＳＤｒ、データ制御信号ＳＳＤｇ、およびデータ制御信号ＳＳＤｂにより制御され、順次供給されるＲデータ信号、Ｇデータ信号、およびＢデータ信号を、３個の出力端子からデータ線Ｄｒ２～Ｄｒｍ、データ線Ｄｇ２～Ｄｇｍ、およびデータ線Ｄｂ２～Ｄｂｍにそれぞれ供給する。
　なお、走査線ドライバ５０およびエミッション線ドライバ６０については、第１の実施形態において説明した走査線ドライバ５０およびエミッション線ドライバ６０とそれぞれ同じであるため、それらの説明を省略する。
　図７は、図６に示す表示装置のデマルチプレクサ部に含まれるデマルチプレクサ４２１と、デマルチプレクサ４２１に接続される画素ｒ１～ｒ５、画素ｇ１～ｇ５、画素ｂ１～ｂ５との接続関係を示す回路図である。なお、図２の場合と同様に、図７では、５個の画素回路１１ｒのうち、１行目の走査線Ｓ１に接続された画素回路１１ｒは画素ｒ１、２行目の走査線Ｓ２に接続された画素回路１１ｒは画素ｒ２、３行目の走査線Ｓ３に接続された画素回路１１ｒは画素ｒ３、４行目の走査線に接続された画素回路１１ｒは画素ｒ４、５行目の走査線に接続された画素回路１１ｒは画素ｒ５とそれぞれ記載されている。画素回路１１ｇおよび画素回路１１ｂについても同様に、それぞれ画素ｇ１～ｇ５および画素ｂ１～ｂ５と記載されている。
　図７に示すように、デマルチプレクサ４２１は、選択トランジスタＭｒと、選択トランジスタＭｇと、選択トランジスタＭｂとを含む。選択トランジスタＭｒのゲート端子はデータ制御線ＡＳＷｒに接続され、選択トランジスタＭｇのゲート端子はデータ制御線ＡＳＷｇに接続され、選択トランジスタＭｂのゲート端子はデータ制御線ＡＳＷｂに接続されている。このため、ローレベルのデータ制御信号ＳＳＤｒが選択トランジスタＭｒのゲート端子に与えられると、選択トランジスタＭｒはオン状態になる。ローレベルのデータ制御信号ＳＳＤｇが選択トランジスタＭｇのゲート端子に与えられると、選択トランジスタＭｇはオン状態になる。ローレベルのデータ制御信号ＳＳＤｂが選択トランジスタＭｂのゲート端子に与えられると、選択トランジスタＭｂはオン状態になる。選択トランジスタＭｒがオン状態になると、選択トランジスタＭｒを介してデータ出力線ｄ１とデータ線Ｄｒ１とが接続される。選択トランジスタＭｇがオン状態になると、選択トランジスタＭｇを介してデータ出力線ｄ１とデータ線Ｄｇ１とが接続される。選択トランジスタＭｂがオン状態になると、選択トランジスタＭｂを介してデータ出力線ｄ１とデータ線Ｄｂ１とが接続される。データ線Ｄｒ１には画素ｒ１～ｒ５が接続され、データ線Ｄｇ１には画素ｇ１～ｇ５が接続され、データ線Ｄｂ１には画素ｂ１～ｂ５が接続され、それらの画素ｒ１～ｒ５、ｇ１～ｇ５、ｂ１～ｂ５はマトリクス状に配置されている。さらに、画素ｒ１～ｒ５、ｇ１～ｇ５、ｂ１～ｂ５は走査線Ｓ１～Ｓ５のいずれかに接続されている。
　なお、説明の便宜上、Ｒデータ線、Ｇデータ線、Ｂデータ線にそれぞれ接続されているＲ画素、Ｇ画素、Ｂ画素はそれぞれ５個ずつであるとして説明した。しかし実際には、図６に示すように、それぞれｎ個のＲ画素、Ｇ画素、Ｂ画素がそれぞれ接続されている。
　次に、画素回路１１の構成について説明する。図８は、図６に示す表示装置に含まれる画素回路１１のうち、１つのデマルチプレクサ４２１に接続される画素回路１１ｒと画素回路１１ｇと画素回路１１ｂの構成を示す回路図である。図８に示すように、画素回路１１ｒ、画素回路１１ｇ、および画素回路１１ｂは、現走査線Ｓｊの延びる方向に順に配置されている。なお、画素回路１１ｒ、画素回路１１ｇ、および画素回路１１ｂの構成および動作は、図３に示す画素回路１１ｒおよび画素回路１１ｇの構成および動作と基本的に同じである。そこで、図８に示す各画素回路１１ｒ～１１ｂの構成および動作の説明を省略する。
＜２．１　駆動方法＞
　表示装置の各画素回路１１にデータ信号を書き込む場合について、図７に示すデマルチプレクサ４２１から延びるデータ線Ｄｒ１に接続された画素ｒ１～ｒ５にＲデータ信号を書き込み、データ線Ｄｇ１に接続された画素ｇ１～ｇ５にＧデータ信号を書き込み、データ線Ｄｂ１に接続された個の画素ｂ１～ｂ５にＧデータ信号を書き込む駆動方法を説明する。
　図９は、図７に示す回路図のデータ線Ｄｒ１に接続された画素ｒ１～ｒ５にＲデータ信号を書き込み、データ線Ｄｇ１に接続された画素ｇ１～ｇ５にＧデータ信号を書き込み、データ線Ｄｂ１に接続された画素ｂ１～ｂ５にＧデータ信号を書き込む駆動方法を示すタイミングチャートである。
　デマルチプレクサ４２１に接続されたデータ出力線ｄ１には、Ｒデータ信号とＧデータ信号とＢデータ信号からなるデータ信号Ｄ１が与えられる。まず、帰線期間の前半において、データ制御線ＡＳＷｇに、ローレベルのデータ制御信号ＳＳＤｇが与えられる。これにより、デマルチプレクサ４２１の選択トランジスタＭｇがオン状態になり、データ出力線ｄ１からデータ線Ｄｇ１にデータ信号Ｇ１が供給される。次に、帰線期間の後半において、データ制御線ＡＳＷｂに、ローレベルのデータ制御信号ＳＳＤｂが与えられる。これにより、選択トランジスタＭｂがオン状態になり、データ出力線ｄ１からデータ線Ｄｂ１にデータ信号Ｂ１が供給される。
　次に、１行目の走査期間に、データ制御信号ＳＳＤｒがローレベルになってデータ出力線ｄ１からデータ信号Ｒ１がデータ線Ｄｒ１に供給される。さらに、１行目の走査期間の開始時に、走査線Ｓ１が選択される。これにより、データ線Ｄｒ１に供給されたデータ信号Ｒ１が画素ｒ１に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ１が画素ｇ１に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ１が画素ｂ１に書き込まれる。このとき、データ信号Ｒ１は、１行目の走査期間においてデータ線Ｄｒ１に供給された信号である。しかし、データ信号Ｇ１およびデータ信号Ｂ１は、直前の帰線期間においてデータ線Ｄｇ１およびＤｂ１にそれぞれ供給された信号を使用する。
　次に、２行目の走査期間に、データ制御信号ＳＳＤｇがローレベルになってデータ出力線ｄ１からデータ信号Ｇ２がデータ線Ｄｇ１に供給される。さらに、２行目の走査期間の開始時に、走査線Ｓ２が選択される。これにより、データ線Ｄｒ１に供給されたデータ信号Ｒ１が画素ｒ２に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ２が画素ｇ２に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ１が画素ｂ２に書き込まれる。このとき、データ信号Ｇ２は、２行目の走査期間においてデータ線Ｄｇ１に供給された信号である。しかし、データ信号Ｒ１は、１行目の走査期間においてデータ線Ｄｒ１に供給された信号を使用し、データ信号Ｂ１は、帰線期間においてデータ線Ｄｂ１に供給された信号を使用する。
　次に、３行目の走査期間に、データ制御信号ＳＳＤｂがローレベルになってデータ出力線ｄ１からデータ信号Ｂ２がデータ線Ｄｂ１に供給される。さらに、３行目の走査期間の開始時に、走査線Ｓ３が選択される。これにより、データ線Ｄｂ１に供給されたデータ信号Ｂ２が画素ｂ３に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ２が画素ｇ３に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ２が画素ｂ３に書き込まれる。このとき、データ信号Ｂ２は、３行目の走査期間においてデータ線Ｄｂ１に供給された信号である。しかし、データ信号Ｒ１は、１行目の走査期間においてデータ線Ｄｒ１に供給された信号を使用し、データ信号Ｂ２は、２行目の走査期間においてデータ線Ｄｂ１に供給された信号を使用する。
　以下同様にして、４行目の走査期間において、データ線Ｄｒ１に供給されたデータ信号Ｒ２が画素ｒ４に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ２が画素ｇ４に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ２が画素ｂ４に書き込まれる。５行目の走査期間において、データ線Ｄｒ１に供給されたデータ信号Ｒ２が画素ｒ５に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ３が画素ｇ５に書き込まれ、データ線Ｄｂ１から供給されデータ信号Ｂ２が画素ｂ５に書き込まれる。６行目の走査期間において、データ線Ｄｒ１に供給されたデータ信号Ｒ２が画素ｒ６に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ３が画素ｂ６に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ３が画素ｂ６に書き込まれる。
　図１０は、図９に示す駆動方法によって、デマルチプレクサ４２１に接続された各画素に書き込まれたデータ信号を示す図である。図１０に示すように、データ線Ｄｒ１に接続された５個のＲ画素には、走査線Ｓ１側から順にデータ信号Ｒ１、Ｒ１、Ｒ１、Ｒ２、Ｒ２が順次書き込まれ、データ線Ｄｇ１に接続された５個のＧ画素にはデータ信号Ｇ１、Ｇ２、Ｇ２、Ｇ２、Ｇ３が順次書き込まれ、データ線Ｄｂ１に接続された５個の画素にはデータ信号Ｂ１、Ｂ１、Ｂ２、Ｂ２、Ｂ２が順次書き込まれる。その結果、Ｒ画素では、１番目から３番目までの３画素に連続してデータ信号Ｒ１が書き込まれる。Ｇ画素では、２番目から４番目までの３画素に連続して同じデータ信号Ｇ２が書き込まれる。Ｂ画素では、３番目から５番目までの３画素に同じデータ信号Ｂ２が書き込まれる。
　以下同様にして、Ｒ画素、Ｇ画素およびＢ画素には、同じデータ信号がそれぞれ３画素ずつ連続して書き込まれる。なお、図１０においても、連続して書き込まれた同じデータ信号を点線で囲んでいる。
＜２．３　効果＞
　本実施形態によれば、１つの走査期間にデータ出力線ｄ１から供給されるデータ信号は、Ｒデータ信号、Ｇデータ信号またはＢデータ信号のうちのいずれか１つであり、残りの２つのデータ信号は供給されない。このため、当該走査期間に供給されないデータ信号は、当該走査期間よりも前の走査期間に供給され、データキャパシタに保持されたデータ信号を利用し、それらを対応する画素に同時に書き込む。この場合、前の走査期間に供給される２つのデータ信号を使用することにより、当該走査期間においてそれらを供給する時間が不要になるので、その分だけ時間を短縮することができる。これにより、当該走査期間に、Ｒデータ信号をＲ画素に書き込み、Ｇデータ信号をＧ画素に書き込み、Ｂデータ信号をＢ画素に書き込むための時間を十分確保することができるので、書き込み時間が不足することによりデータ信号を正しく書き込めないということがなくなる。その結果、画素数が多い表示装置でも、すべての画素にデータ信号を正しく書き込むことができるので、表示装置は高精細の画像を表示することができる。
＜３．第３の実施形態＞
　第３の実施形態に係る表示装置について説明する。本実施形態に係る表示装置の構成、デマルチプレクサ４２１と各画素ｒ１～ｒ５、ｇ１～ｇ５、ｂ１～ｂ５との接続関係、および、各画素回路１１ｒ～１１ｂの構成は、第２の実施形態の場合と同一であるので、それらの図および説明を省略する。
　第２実施形態では、各デマルチプレクサは、走査期間毎に３個の選択トランジスタのうちいずれか１個を選択し、選択した選択トランジスタを介してデータ出力線ｄ１に供給されたデータ信号をデータ線に書き込み、他の２つのデータ信号は当該走査期間よりも前の走査期間に供給され、データキャパシタに保持されていたデータ信号を利用する方法であった。しかし、本実施形態では、走査期間毎に３個の選択トランジスタのうち２個の選択トランジスタを順にオン状態にし、オン状態にした２個の選択トランジスタを介して供給された２つのデータ信号を対応する２本のデータ線にそれぞれ書き込み、残りの１つのデータ信号は当該走査期間よりも前の走査期間に供給され、データキャパシタに保持させておいたデータ信号を利用する駆動方法である。そこで、本実施形態の駆動方法の詳細について以下に説明する。
＜３．１　駆動方法＞
　図１１は、第３の実施形態に係る表示装置において、データ線Ｄｒ１に接続された画素ｒ１～ｒ６にＲデータ信号を書き込み、データ線Ｄｇ１に接続された画素ｇ１～ｇ６にＧデータ信号を書き込み、データ線Ｄｂ１に接続された画素ｂ１～ｂ６にＢデータ信号を書き込む方法を示すタイミングチャートである。
　図１１に示すように、帰線期間において、選択トランジスタＭｂのゲート端子にローレベルのデータ制御信号ＳＳＤｂが与えられ、選択トランジスタＭｂはオン状態になる。このとき、選択トランジスタＭｒおよび選択トランジスタＭｇのゲート端子にはハイレベルのデータ制御信号ＳＳＤｒおよびデータ制御信号ＳＳＤｇがそれぞれ与えられ、選択トランジスタＭｒおよび選択トランジスタＭｇはオフ状態になっている。その結果、データ信号Ｂ１がデータ出力線ｄ１からデータ線Ｄｂ１に供給され、データキャパシタＣｄｂ１に保持される。
　１行目の走査期間の前半期間において、データ出力線ｄ１にデータ信号Ｒ１が与えられる。また、データ制御線ＡＳＷｒに、ローレベルのデータ制御信号ＳＳＤｒが与えられる。これにより、選択トランジスタＭｒがオン状態になり、データ出力線ｄ１からデータ線Ｄｒ１にデータ信号Ｒ１が供給される。後半期間において、データ出力線ｄ１にデータ信号Ｇ１が与えられる。また、データ制御線ＡＳＷｇに、ローレベルのデータ制御信号ＳＳＤｇが与えられる。これにより、選択トランジスタＭｇがオン状態になり、データ出力線ｄ１からデータ線Ｄｇ１にデータ信号Ｇ１が供給される。
　後半期間の開始時に、走査線Ｓ１が選択されると、データ線Ｄｒ１に供給されたデータ信号Ｒ１が画素ｒ１に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ１が画素ｇ１に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ１が画素ｂ１に書き込まれる。このとき、画素ｒ１および画素ｂ１にそれぞれ書き込まれるデータ信号Ｒ１およびデータ信号Ｇ１はいずれも、１行目の走査期間においてデータ線Ｄｒ１およびデータ線Ｄｇ１に供給された信号である。しかし、画素ｂ１に書き込まれるデータ信号Ｂ１は、直前の帰線期間においてデータ線Ｄｂ１に供給された信号を使用する。
　２行目の走査期間の前半期間において、データ出力線ｄ１にデータ信号Ｂ２が与えられる。また、データ制御線ＡＳＷｂに、ローレベルのデータ制御信号ＳＳＤｂが与えられる。これにより、選択トランジスタＭｂがオン状態になり、データ出力線ｄ１からデータ線Ｄｂ１にデータ信号Ｂ２が供給される。後半期間において、データ出力線ｄ１にデータ信号Ｒ２が与えられる。また、データ制御線ＡＳＷｒに、ローレベルのデータ制御信号ＳＳＤｒが与えられる。これにより、選択トランジスタＭｒがオン状態になり、データ出力線ｄ１からデータ線Ｄｒ１にデータ信号Ｒ２が供給される。
　後半期間の開始時に、走査線Ｓ２が選択されると、データ線Ｄｒ１に供給されたデータ信号Ｒ２が画素ｒ２に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ２が画素ｂ２に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ１が画素ｇ２に書き込まれる。このとき、画素ｒ２および画素ｂ２にそれぞれ書き込まれるデータ信号Ｒ２およびデータ信号Ｂ２はいずれも、２行目の走査期間においてデータ線Ｄｒ１およびデータ線Ｄｇ１に供給された信号である。しかし、画素ｇ２に書き込まれるデータ信号Ｇ１は、１行目の走査期間においてデータ線Ｄｇ１に供給された信号を使用する。
　３行目の走査期間の前半期間において、データ出力線ｄ１にデータ信号Ｇ２が与えられる。また、データ制御線ＡＳＷｇに、ローレベルのデータ制御信号ＳＳＤｇが与えられる。これにより、選択トランジスタＭｇがオン状態になり、データ出力線ｄ１からデータ線Ｄｇ１にデータ信号Ｇ２が供給される。後半期間において、データ出力線ｄ１にデータ信号Ｂ３が与えられる。また、データ制御線ＡＳＷｂに、ローレベルのデータ制御信号ＳＳＤｂが与えられる。これにより、選択トランジスタＭｂがオン状態になり、データ出力線ｄ１からデータ線Ｄｂ１にデータ信号Ｂ２が供給される。
　後半期間の開始時に、走査線Ｓ３が選択されると、データ線Ｄｇ１に供給されたデータ信号Ｇ２が画素ｇ３に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ３が画素ｂ３に書き込まれ、データ線Ｄｒ１に供給されたデータ信号Ｒ２が画素ｒ３に書き込まれる。このとき、画素ｇ３および画素ｂ３にそれぞれ書き込まれるデータ信号Ｇ２およびデータ信号Ｂ３はいずれも、３行目の走査期間においてデータ線Ｄｇ１およびデータ線Ｄｂ１に供給された信号である。しかし、画素ｒ３に書き込まれるデータ信号Ｒ２は、２行目の走査期間においてデータ線Ｄｒ１に供給された信号を使用する。
　以下同様にして、４行目の走査期間に、画素ｒ４にデータ信号Ｒ３を書き込み、画素ｇ４にデータ信号Ｇ３を書き込み、画素ｂ４にデータ信号Ｂ３を書き込む。５行目の走査期間に、画素ｒ５にデータ信号Ｒ４を書き込み、画素ｇ５にデータ信号Ｇ３を書き込み、画素ｂ５にデータ信号Ｂ４を書き込む。６行目の走査期間に、画素ｒ６にデータ信号Ｒ４を書き込み、画素ｇ６にデータ信号Ｇ４を書き込み、画素ｂ６にデータ信号Ｂ５を書き込む。
　図１２は、図１１に示す駆動方法によって、デマルチプレクサ４２１に接続された各画素に書き込まれたデータ信号を示す図である。図１２に示すように、データ線Ｄｒ１に接続された６個のＲ画素には、走査線Ｓ１側から順にデータ信号Ｒ１、Ｒ２、Ｒ２、Ｒ３、Ｒ４、Ｒ４が順次書き込まれ、データ線Ｄｇ１に接続された６個のＧ画素にはデータ信号Ｇ１、Ｇ１、Ｇ２、Ｇ３、Ｇ３、Ｇ４が順次書き込まれ、データ線Ｄｂ１に接続された５個の画素にはデータ信号Ｂ１、Ｂ２、Ｂ３、Ｂ３、Ｂ４、Ｂ５が順次書き込まれる。その結果、Ｒ画素では、２番目と３番目の画素、および　５番目の画素と６番目の画素に、それぞれ同じデータ信号Ｒ２およびデータ信号Ｒ４がそれぞれ書き込まれる。Ｇ画素では、１番目と２番目の画素、および、４番目の画素と５番目の画素に、それぞれ同じデータ信号Ｇ１およびデータ信号Ｇ３がそれぞれ書き込まれる。Ｂ画素では、３番目と４番目の画素に、同じデータ信号Ｂ３が書き込まれる。以下同様にして、以下同様にして、同一のＲデータ信号は、画素ｒ８以後の画素においても２画素ずつ連続して同じデータ信号が書き込まれる。同一のＧデータ信号は、画素ｇ７以後の画素においても２画素ずつ連続して同じデータ信号が書き込まれる。同一のＢデータ信号は、画素ｂ６以後の画素においても２画素ずつ連続して同じデータ信号が書き込まれる。なお、図１２においても、連続して書き込まれた同じデータ信号を点線で囲んでいる。
＜３．２　効果＞
　本実施形態によれば、１つの走査期間にデータ出力線ｄ１から供給されるデータ信号は、Ｒデータ信号、Ｇデータ信号またはＧデータ信号のうちいずれか２つであり、残りの１つのデータ信号は供給されない。このため、当該走査期間に供給されないデータ信号は、当該走査期間よりも前の走査期間に供給され、データキャパシタに保持されたデータ信号を利用し、それらを対応する画素に同時に書き込む。この場合、当該走査期間において残りの１つのデータ信号を供給する時間が不要になるので、その分だけ時間を短縮することができる。これにより、当該走査期間に、Ｒデータ信号をＲ画素に書き込み、Ｇデータ信号をＧ画素に書き込み、Ｂデータ信号をＢ画素に書き込むための時間を十分確保することができるので、書き込み時間が不足することによりデータ信号を正しく書き込めないということがなくなる。その結果、画素数が多い表示装置でも、すべての画素にデータ信号を正しく書き込むことができるので、表示装置は高精細の画像を表示することができる。
＜４．第４の実施形態＞
　第４の実施形態に係る表示装置について説明する。本実施形態に係る表示装置の構成および各画素回路１１ｒ～１１ｂの構成は、第２および第３の実施形態の場合と同一であるので、それらの図および説明を省略する。しかし、デマルチプレクサの構成は第２および第３の実施形態の場合と異なる。そこで、デマルチプレクサの構成および駆動方法について以下に説明する。
  図１３は、本実施形態において、デマルチプレクサ４３１と、デマルチプレクサ４３１に接続される画素ｒ１～ｒ５、画素ｇ１～ｇ５、画素ｂ１～ｂ５との接続関係を示す回路図である。図１３に示すように、デマルチプレクサには、選択トランジスタＭｒと、選択トランジスタＭｂは含まれているが、図７に示すデマルチプレクサ４２１と異なり、選択トランジスタＭｇは含まれていない。選択トランジスタＭｒのゲート端子はデータ制御線ＡＳＷｒに接続され、選択トランジスタＭｂのゲート端子はデータ制御線ＡＳＷｂに接続されている。このため、ローレベルのデータ制御信号ＳＳＤｒが選択トランジスタＭｒのゲート端子に与えられると、選択トランジスタＭｒはオン状態になり、データ出力線ｄ１とデータ線Ｄｒ１とが接続される。また、ローレベルのデータ制御信号ＳＳＤｂが選択トランジスタＭｂのゲート端子に与えられると、選択トランジスタＭｂはオン状態になり、データ出力線ｄ１とデータ線Ｄｂ１とが接続される。また、データ線ドライバ３０から与えられるデータ信号は、データ信号Ｒｉとデータ信号Ｂｉとを時分割して含む信号であり、選択トランジスタＭｒがオン状態のときにはデータ線Ｄｒ１にデータ信号Ｒｉが出力され、選択トランジスタＭｂがオン状態のときにはデータ線Ｄｂ１にデータ信号Ｂｉが出力される。
　しかし、選択トランジスタＭｇは設けられていないので、データ線Ｄｇ１はデータ線ドライバ３０のデータ信号Ｇｉを出力する端子と直接接続されている。このため、データ出力線ｄ１にＧデータ信号が与えられれば、常にデータ線Ｄｇ１に書き込まれ、さらにローレベルの走査信号が与えられた走査線に接続された画素ｇ１～ｇ５にデータ信号がデータ信号Ｇｉは走査期間毎に異なる信号であることが好ましいが、走査期間の異なる複数の画素に同じデータ信号Ｇｉが連続して書き込まれても良い。
＜４．１　駆動方法＞
　表示装置の各画素回路１１にデータ信号を書き込む場合について、図１３に示すデマルチプレクサ４３１から延びるデータ線Ｄｒ１に接続された画素ｒ１～ｒ５にＲデータ信号を書き込み、データ線Ｄｇ１に接続された画素ｇ１～ｇ５にＧデータ信号を書き込み、データ線Ｄｂ１に接続された個の画素ｂ１～ｂ５にＧデータ信号を書き込む駆動方法を説明する。
　図１４は、図１３に示す表示装置のデータ線Ｄｒ１に接続された画素ｒ１～ｒ５にＲデータ信号を書き込み、データ線Ｄｇ１に接続された画素ｇ１～ｇ５にＧデータ信号を書き込み、データ線Ｄｂ１に接続された画素ｂ１～ｂ５にＧデータ信号を書き込む駆動方法を示すタイミングチャートである。
　デマルチプレクサ４３１に接続されたデータ出力線ｄ１には、Ｒデータ信号とＧデータ信号とＢデータ信号からなるデータ信号Ｄ１が与えられる。まず、帰線期間において、データ制御線ＡＳＷｂに、ローレベルのデータ制御信号ＳＳＤｂが与えられる。これにより、デマルチプレクサ４３１の選択トランジスタＭｂがオン状態になり、データ出力線ｄ１からデータ線Ｄｂ１にデータ信号Ｂ１が供給される。
　次に、１行目の走査期間の前半期間に、データ制御信号ＳＳＤｒがローレベルになってデータ出力線ｄ１からデータ信号Ｒ１がデータ線Ｄｒ１に供給される。後半期間に、データ出力線ｄ１からデータ信号Ｇ１がデータ線Ｄｇ１に供給される。さらに、後半期間の開始時に、走査線Ｓ１が選択される。これにより、データ線Ｄｒ１に供給されたデータ信号Ｒ１が画素ｒ１に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ１が画素ｇ１に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ１が画素ｂ１に書き込まれる。このとき、データ信号Ｒ１およびデータ信号Ｇ１は、１行目の走査期間においてデータ線Ｄｒ１およびデータ線Ｄｇ１に供給された信号である。しかし、データ信号Ｂ１は、直前の帰線期間においてデータ線Ｄｂ１に供給された信号を使用する。
　次に、２行目の走査期間の前半期間に、データ制御信号ＳＳＤｂがローレベルになってデータ出力線ｄ１からデータ信号Ｂ２がデータ線Ｄｂ１に供給される。後半期間に、データ出力線ｄ１からデータ信号Ｇ２がデータ線Ｄｇ１に供給される。さらに、後半期間の開始時に、走査線Ｓ２が選択される。これにより、データ線Ｄｂ１に供給されたデータ信号Ｂ２が画素ｂ２に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ２が画素ｇ２に書き込まれ、データ線Ｄｒ１に供給されたデータ信号Ｒ１が画素ｒ２に書き込まれる。このとき、データ信号Ｂ２およびデータ信号Ｇ２は、２行目の走査期間においてデータ線Ｄｂ１およびデータ線Ｄｇ１にそれぞれ供給された信号である。しかし、データ信号Ｒ１は、１行目の走査期間においてデータ線Ｄｒ１に供給された信号を使用する。
　次に、３行目の走査期間の前半期間に、データ制御信号ＳＳＤｒがローレベルになってデータ出力線ｄ１からデータ信号Ｒ２がデータ線Ｄｒ１に供給される。後半期間に、データ出力線ｄ１からデータ信号Ｇ３がデータ線Ｄｇ１に供給される。さらに、後半期間の開始時に、走査線Ｓ３が選択される。これにより、データ線Ｄｒ１に供給されたデータ信号Ｒ２が画素ｒ３に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ３が画素ｇ３に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ２が画素ｂ３に書き込まれる。このとき、データ信号Ｒ２およびデータ信号Ｇ３は、３行目の走査期間においてデータ線Ｄｂ１およびデータ線Ｄｇ１にそれぞれ供給された信号である。しかし、データ信号Ｂ２は、２行目の走査期間においてデータ線Ｄｂ１に供給された信号を使用する。
　以下同様にして、４行目の走査期間において、データ線Ｄｂ１に供給されたデータ信号Ｂ３が画素ｂ４に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ４が画素ｇ４に書き込まれ、データ線Ｄｂ１に供給されたデータ信号Ｂ３が画素ｂ４に書き込まれる。５行目の走査期間において、データ線Ｄｒ１に供給されたデータ信号Ｒ３が画素ｒ５に書き込まれ、データ線Ｄｇ１に供給されたデータ信号Ｇ５が画素ｇ５に書き込まれ、データ線Ｄｂ１に供給されデータ信号Ｂ３が画素ｂ５に書き込まれる。
　図１５は、図１４に示す駆動方法によって、デマルチプレクサ４３１に接続された各画素に書き込まれたデータ信号を示す図である。図１５に示すように、データ線Ｄｒ１に接続された５個のＲ画素には、走査線Ｓ１側から順にデータ信号Ｒ１、Ｒ１、Ｒ２、Ｒ２、Ｒ３が順に書き込まれ、データ線Ｄｇ１に接続された５個のＧ画素にはデータ信号Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５が順に書き込まれ、データ線Ｄｂ１に接続された５個の画素にはデータ信号Ｂ１、Ｂ２、Ｂ２、Ｂ３、Ｂ３が順に書き込まれる。その結果、Ｒ画素では、１番目と２番目の画素にデータ信号Ｒ１が書き込まれ、３番目と４番目の画素にデータ信号Ｒ２が書き込まれる。Ｂ画素では、２番目と３番目の画素にデータ信号Ｂ２が書き込まれ、４番目と５番目の画素にデータ信号Ｂ３が書き込まれる。しかし、データ線Ｄｇ１には、Ｇデータ信号だけが供給される。このため、各Ｇ画素に、それぞれ異なるＧデータ信号を書き込むことができる。なお、図１５においても、連続して書き込まれた同じデータ信号を点線で囲んでいる。
＜４．２　効果＞
　本実施形態によれば、各走査期間にデータ出力線ｄ１から供給されるデータ信号のうち、Ｒデータ信号およびＢデータ信号は他の実施形態と同様に、走査期間毎に、データ線Ｄｒ１およびデータ線Ｄｂ１に交互に出力される。これに対して、Ｇデータ信号は走査期間毎にデータ線Ｄｇ１に出力される。Ｇデータ信号は画像の精細度に大きく影響する信号であるため、本実施形態のように、走査期間毎にＧデータ信号がデータ線ドライバ３０から出力されれば、精細度の高いカラー画像を表示することができる。また、Ｇデータ信号が走査期間毎に異なるデータ信号であれば、より精細度の高いカラー画像が表示される。その他の効果は、他の実施形態において説明した効果と同じであるので、その説明を省略する。
＜５．その他＞
　本実施形態のディスプレイは、有機ＥＬ素子ＯＬＥＤを備えた表示パネルに限定されることなく、電気光学素子は電流によって輝度や透過率が制御される電気光学素子を備えた表示パネルであれば良い。このような電流制御の電気光学素子を備えたディスプレイには、有機発光ダイオード（Organic Light Emission Diode：ＯＬＥＤ）を備えた有機ＥＬディスプレイ、無機発光ダイオードを備えた無機ＥＬディスプレイなどのＥＬディスプレイ、量子発光ドットダイオード（Quantum dot Light Emission Diode）を備えたＱＬＥＤディスプレイなどがある。
＜６．付記＞
　付記１に記載の表示装置は、複数の色のそれぞれに対応する複数のデータ信号を時分割して画素回路に供給することにより当該複数の色に基づくカラー画像を表示するアクティブマトリクス型の表示装置であって、
　データ信号が供給される複数のデータ線と、
　前記画素回路を選択するための走査信号が順次供給される複数の走査線と、
　前記複数のデータ線および前記複数の走査線に対応して設けられ、それぞれが前記複数の色のいずれかに対応する複数の画素回路と、
　前記複数の走査線を順に選択する走査線駆動回路と、
　前記複数のデータ線に、前記複数の色のいずれかに対応する前記データ信号を順次供給する複数の選択出力回路と
　前記複数の選択出力回路のそれぞれに前記データ信号を供給するデータ線駆動回路とを備え、
　各色に対応する画素回路は、
　　電気光学素子と、
　　前記電気光学素子に流れる電流を制御すると共に、走査線が選択状態のときに制御端子と第１導通端子とが互いに電気的に接続される駆動用トランジスタと、
　　前記駆動用トランジスタの前記制御端子と前記第１導通端子とを接続するノードの電位を保持するための保持容量素子とを含み、
　　選択出力回路は、前記複数の色のうち少なくとも１または２以上の色を表すデータ信号を対応する前記データ線にそれぞれ供給し、
　　前記走査線駆動回路は、前記走査線を順次駆動することにより、前記少なくとも１または２以上の色を表すデータ信号と、既にデータ線に供給され、当該データ信号によって表されない色を表すデータ信号とを、それぞれ対応する色の前記画素回路に設けられた前記ノードに供給し、前記ノードの電位を前記保持容量素子に保持させる。
　付記２に記載の表示装置は、付記１に記載の表示装置において、
　各フレーム期間の少なくとも最初の水平期間に前記画素回路に与えるべきデータ信号のうち、前記選択出力回路から与えられないデータ信号は、直前のフレーム期間から当該フレーム期間に移行する帰線期間に、前記選択出力回路から前記データ線に供給され、前記データ線に接続された前記容量素子に保持されているデータ信号を使用しても良い。
　付記２に記載の表示装置によれば、水平期間に選択出力回路から与えられないデータ信号は、直前のフレーム期間から当該フレーム期間に移行する帰線期間に、前記選択出力回路からデータ線に供給され、データ線に接続された容量素子に保持される。これにより、データ信号を各画素回路に書き込む際に、帰線期間に容量素子に保持されたデータ信号を使用することができるので、各フレーム期間の最初の水平期間においても、その分だけデータ線にデータ信号を供給する時間を少なくすることができる。このため、各データ信号を対応する各画素回路に書き込むための書き込み時間を十分確保することができるので、書き込み時間が不足することによりデータ信号を正しく書き込めないということがなくなる。
　付記３に記載の表示装置は、付記１に記載の表示装置において、
　前記選択出力回路は、２種類の色に対応するデータ信号を順次選択して対応する２本のデータ線にそれぞれ供給する２つの選択トランジスタを含み、
　前記２つの選択トランジスタは、当該選択トランジスタの制御端子が接続された２本のデータ制御線からそれぞれ与えられるデータ制御信号に基づき、前記２種類の色に対応するデータ信号から選択したデータ信号を前記対応するデータ線に出力しても良い。
　付記３に記載の表示装置によれば、選択出力回路は２本のデータ線にそれぞれ接続された２つの選択トランジスタを含み、それらは２本のデータ制御線からそれぞれ与えられるデータ制御信号に基づき、２種類の色に対応するデータ信号から選択されたデータ信号を対応するデータ線に出力する。これにより、ある色に対応するデータ信号を当該色に対応する画素回路に書き込み、他の色に対応するデータ信号を当該他の色に対応する画素回路に書き込むための書き込み時間を十分確保することができるので、書き込み時間が不足することによりデータ信号を正しく書き込めないということがなくなる。
　付記４に記載の表示装置は、付記１に記載の表示装置において、
　前記選択出力回路は、３種類の色に対応するデータ信号を順次選択して対応する３本のデータ線にそれぞれ供給する３つの選択トランジスタを含み、
　前記３つの選択トランジスタは、当該選択トランジスタの制御端子が接続された３本のデータ制御線からそれぞれ与えられるデータ制御信号に基づき、前記３種類の色に対応するデータ信号から１つまたは２つのデータ信号を選択して前記対応するデータ線に出力しても良い。
　付記４に記載の表示装置によれば、選択出力回路は３本のデータ線にそれぞれ接続された３つの選択トランジスタを含み、それらは水平期間毎にいずれか１つのデータ信号を出力する。これにより、走査期間に、ある色に対応するデータ信号を当該色に対応する画素回路に書き込み、他の色に対応するデータ信号を当該他の色に対応する画素回路に書き込むための書き込み時間を十分確保することができるので、書き込み時間が不足することによりデータ信号を正しく書き込めないということがなくなる。
　付記５に記載の表示装置は、付記１に記載の表示装置において、
　前記複数の色のデータ信号は緑色のデータ信号を含み、
　前記緑色のデータ信号は、水平期間毎に、前記緑色のデータ信号が書き込まれるべき画素回路の前記保持容量素子に書き込まれても良い。
　付記５に記載の表示装置によれば、Ｇデータ信号は画像の精細度に大きく影響する信号であるため、走査期間毎にＧデータ信号がデータ線ドライバ３０から出力されれば、精細度の高いカラー画像を表示することができる。
　付記６に記載の表示装置は、付記５に記載の表示装置において、
　前記緑色のデータ信号は、前記水平期間毎に異なる画像を表示するデータ信号であっても良い。
　付記６に記載の表示装置によれば、緑色のデータ信号は、水平期間毎に異なる画像を表示するデータ信号であれば、より精細度の高いカラー画像を表示することができる。
　付記７に記載の表示装置は、付記１に記載の表示装置において、
　前記複数の画素回路に共通して電源電位を供給する第１電源線および第２電源線をさらに備え、
　前記電気光学素子は、前記第１電源線と前記第２電源線との間に設けられ、
　前記駆動用トランジスタは、前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられ、
　前記各色に対応する画素回路は、
　　前記走査線に制御端子が接続され、前記駆動用トランジスタの第２導通端子と前記データ線との間に設けられた書き込み用トランジスタと、
　　前記走査線に制御端子が接続され、前記駆動用トランジスタの前記制御端子と前記第１導通端子との間に設けられた補償用トランジスタとをさらに含んでいても良い。
　付記７に記載の表示装置によれば、書き込み用トランジスタにより画素回路にデータ電圧を書き込み、補償用トランジスタを用いて駆動用トランジスタのしきい値電圧を補償する場合に、付記１に記載の表示装置と同様の効果を奏する。
　付記８に記載の表示装置は、付記７に記載の表示装置において、
　前記複数の走査線に沿って設けられた複数の制御線と、
　前記走査線を選択状態とする選択期間の終了タイミングに応じて、当該走査線が接続された画素回路の前記電気光学素子を発光させる制御線駆動回路とをさらに備えていても良い。
　付記８に記載の表示装置によれば、電気光学素子の発光期間を制御することができる。
　付記９に記載の表示装置は、付記８に記載の表示装置において、
　前記画素回路は、
　　前記制御線に制御端子が接続され、前記駆動用トランジスタの前記第１導通端子と前記第１電源線との間に設けられた電源供給用トランジスタと、
　　前記制御線に制御端子が接続され、前記駆動用トランジスタの前記第２導通端子と前記電気光学素子の一端との間に設けられた発光制御用トランジスタとをさらに備え、
　前記制御線駆動回路は、前記走査線の前記選択期間の終了タイミングに応じて、前記画素回路の前記電源供給用トランジスタおよび前記発光制御用トランジスタのそれぞれを導通状態にする電位を前記制御線に供給しても良い。
　付記９の表示装置によれば、電源供給用トランジスタおよび発光制御用トランジスタを用いて、付記８に記載の表示装置と同様の効果を奏する。
　付記１０に記載の表示装置は、付記７に記載の表示装置において、
　前記走査線の延びる方向に並んだ複数の画素回路のそれぞれは、当該複数の画素回路の走査線の直前の走査線に制御端子が接続され、前記駆動用トランジスタの前記制御端子および前記保持容量素子の一端と、初期化用の電位を供給する初期化線との間に設けられた初期化用トランジスタをさらに含んでいても良い。
　付記１０に記載の表示装置によれば、初期化用トランジスタにより、駆動用トランジスタの制御端子の電位が初期化される。これにより、データ信号に応じたデータ電圧を画素回路に確実に書き込むことができる。
１０…表示部
１１…画素回路
２０…表示制御回路
３０…データ線ドライバ（データ線駆動回路）
４０…デマルチプレクサ部
４１１～４１ｍ、４２１～４２ｍ…デマルチプレクサ（選択出力回路）
５０…走査線ドライバ（走査線駆動回路）
６０…エミッション線ドライバ（制御線駆動回路）
ｄｉ(ｉは１～ｍの整数）…出力線
Ｄｒｉ，Ｄｇｉ，Ｄｂｉ(ｉ＝１～ｍの整数）…データ線
Ｓｊ（ｊ＝１～ｎの整数）…走査線
Ｅｊ（ｊ＝１～ｎの整数）…エミッション線（制御線）
Ｍ１～Ｍ６、Ｍｒ、Ｍｇ、Ｍｂ…トランジスタ
Ｃｓｔ…ストレージキャパシタ（保持容量素子）
Ｃｄｒｉ，Ｃｄｇｉ，Ｃｄｂｉ(ｉは１～ｍの整数）…データキャパシタ（容量素子）
ＥＬＶＤＤ…ハイレベル電源線（第１電源線）
ＥＬＶＳＳ…ローレベル電源線（第２電源線）
Ｖｉｎｉ…初期化線

Claims (11)

  1. 　複数の色のそれぞれに対応する複数のデータ信号を時分割して画素回路に供給することにより当該複数の色に基づくカラー画像を表示するアクティブマトリクス型の表示装置は、
    　データ信号が供給される複数のデータ線と、
    　前記画素回路を選択するための走査信号が順次供給される複数の走査線と、
    　前記複数のデータ線および前記複数の走査線に対応して設けられ、それぞれが前記複数の色のいずれかに対応する複数の画素回路と、
    　前記複数の走査線を順に選択する走査線駆動回路と、
    　前記複数のデータ線に、前記複数の色のいずれかに対応する前記データ信号を順次供給する複数の選択出力回路と
    　前記複数の選択出力回路のそれぞれに前記データ信号を供給するデータ線駆動回路とを備え、
    　各色に対応する画素回路は、
    　　電気光学素子と、
    　　前記電気光学素子に流れる電流を制御すると共に、走査線が選択状態のときに制御端子と第１導通端子とが互いに電気的に接続される駆動用トランジスタと、
    　　前記駆動用トランジスタの前記制御端子と前記第１導通端子とを接続するノードの電位を保持するための保持容量素子とを含み、
    　　選択出力回路は、前記複数の色のうち少なくとも１または２以上の色を表すデータ信号を対応する前記データ線にそれぞれ供給し、
    　　前記走査線駆動回路は、前記走査線を順次駆動することにより、前記少なくとも１または２以上の色を表すデータ信号と、既にデータ線に供給され、当該データ信号によって表されない色を表すデータ信号とを、それぞれ対応する色の前記画素回路に設けられた前記ノードに供給し、前記ノードの電位を前記保持容量素子に保持させる、表示装置。
  2. 　各フレーム期間の少なくとも最初の水平期間に前記画素回路に与えるべきデータ信号のうち、前記選択出力回路から与えられないデータ信号は、直前のフレーム期間から当該フレーム期間に移行する帰線期間に、前記選択出力回路から前記データ線に供給され、前記データ線に接続された前記容量素子に保持されているデータ信号を使用する、請求項１に記載の表示装置。
  3. 　前記選択出力回路は、２種類の色に対応するデータ信号を順次選択して対応する２本のデータ線にそれぞれ供給する２つの選択トランジスタを含み、
    　前記２つの選択トランジスタは、当該選択トランジスタの制御端子が接続された２本のデータ制御線からそれぞれ与えられるデータ制御信号に基づき、前記２種類の色に対応するデータ信号から選択したデータ信号を前記対応するデータ線に出力する、請求項１に記載の表示装置。
  4. 　前記選択出力回路は、３種類の色に対応するデータ信号を順次選択して対応する３本のデータ線にそれぞれ供給する３つの選択トランジスタを含み、
    　前記３つの選択トランジスタは、当該選択トランジスタの制御端子が接続された３本のデータ制御線からそれぞれ与えられるデータ制御信号に基づき、前記３種類の色に対応するデータ信号から１つまたは２つのデータ信号を選択して前記対応するデータ線に出力する、請求項１に記載の表示装置。
  5. 　前記複数の色のデータ信号は緑色のデータ信号を含み、
    　前記緑色のデータ信号は、水平期間毎に、前記緑色のデータ信号が書き込まれるべき画素回路の前記保持容量素子に書き込まれる、請求項１に記載の表示装置。
  6. 　前記緑色のデータ信号は、前記水平期間毎に異なる画像を表示するデータ信号である、請求項５に記載の表示装置。
  7. 　前記複数の画素回路に共通して電源電位を供給する第１電源線および第２電源線をさらに備え、
    　前記電気光学素子は、前記第１電源線と前記第２電源線との間に設けられ、
    　前記駆動用トランジスタは、前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられ、
    　前記各色に対応する画素回路は、
    　　前記走査線に制御端子が接続され、前記駆動用トランジスタの第２導通端子と前記データ線との間に設けられた書き込み用トランジスタと、
    　　前記走査線に制御端子が接続され、前記駆動用トランジスタの前記制御端子と前記第１導通端子との間に設けられた補償用トランジスタとをさらに含む、請求項１に記載の表示装置。
  8. 　前記複数の走査線に沿って設けられた複数の制御線と、
    　前記走査線を選択状態とする選択期間の終了タイミングに応じて、当該走査線が接続された画素回路の前記電気光学素子を発光させる制御線駆動回路とをさらに備える、請求項７に記載の表示装置。
  9. 　前記画素回路は、
    　　前記制御線に制御端子が接続され、前記駆動用トランジスタの前記第１導通端子と前記第１電源線との間に設けられた電源供給用トランジスタと、
    　　前記制御線に制御端子が接続され、前記駆動用トランジスタの前記第２導通端子と前記電気光学素子の一端との間に設けられた発光制御用トランジスタとをさらに備え、
    　前記制御線駆動回路は、前記走査線の前記選択期間の終了タイミングに応じて、前記画素回路の前記電源供給用トランジスタおよび前記発光制御用トランジスタのそれぞれを導通状態にする電位を前記制御線に供給する、請求項８に記載の表示装置。
  10. 　前記走査線の延びる方向に並んだ複数の画素回路のそれぞれは、当該複数の画素回路の走査線の直前の走査線に制御端子が接続され、前記駆動用トランジスタの前記制御端子および前記保持容量素子の一端と、初期化用の電位を供給する初期化線との間に設けられた初期化用トランジスタをさらに含む、請求項７に記載の表示装置。
  11. 　複数の色のいずれかに対応するデータ信号を時分割して画素回路に供給することにより、当該複数の色に基づくカラー表示を行う表示装置の駆動方法あって、
    　前記データ信号が供給される複数のデータ線と、複数の走査線と、前記複数のデータ線および前記複数の走査線に対応して設けられ、それぞれが前記複数の色のいずれかに対応する複数の画素回路と、前記複数のデータ線に前記複数の色のいずれかに対応する前記データ信号を順次供給する複数の選択出力回路とを備え、表示装置の駆動方法は、
    　各色に対応する画素回路は、電気光学素子と、前記電気光学素子に流れる電流を制御すると共に、対応する走査線が選択状態のときに制御端子と第１導通端子とが電気的に接続される駆動用トランジスタと、前記駆動用トランジスタの前記制御端子と前記第１導通端子とを接続するノードの電位を保持するための保持容量素子とを備え、
    　前記複数の色のうち少なくとも１または２以上の色を表すデータ信号を対応する前記データ線にそれぞれ供給するステップと、
    　前記走査線を順次駆動することにより、前記少なくとも１または２以上の色を表すデータ信号と、当該データ信号によって表されない色を表し、既に前記データ線に供給されているデータ信号とを、それぞれ対応する色の前記画素回路に設けられた前記ノードに供給するステップと、
    　前記ノードの電位を前記保持容量素子に保持するステップとを備える、表示装置の駆動方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950183B2 (en) * 2017-03-24 2021-03-16 Sharp Kabushiki Kaisha Display device and driving method thereof
CN112530354B (zh) * 2020-12-29 2023-07-25 武汉天马微电子有限公司 一种显示面板、显示装置和显示面板的驱动方法
KR20220139509A (ko) * 2021-04-07 2022-10-17 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
CN117203697A (zh) * 2022-03-23 2023-12-08 京东方科技集团股份有限公司 显示基板及其驱动方法、显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002236466A (ja) * 2001-02-09 2002-08-23 Seiko Epson Corp 電気光学装置、駆動回路および電子機器
JP2013190526A (ja) * 2012-03-13 2013-09-26 Sharp Corp 表示装置およびその駆動方法
US20140152639A1 (en) * 2012-12-05 2014-06-05 Hyun-Chol Bang Organic light emitting display and method for operating the same
JP2014164299A (ja) * 2013-02-27 2014-09-08 Samsung Display Co Ltd 有機発光表示装置およびその駆動方法
US20160019842A1 (en) * 2014-07-17 2016-01-21 Samsung Display Co., Ltd. Light emitting element display device and method for driving the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002236466A (ja) * 2001-02-09 2002-08-23 Seiko Epson Corp 電気光学装置、駆動回路および電子機器
JP2013190526A (ja) * 2012-03-13 2013-09-26 Sharp Corp 表示装置およびその駆動方法
US20140152639A1 (en) * 2012-12-05 2014-06-05 Hyun-Chol Bang Organic light emitting display and method for operating the same
JP2014164299A (ja) * 2013-02-27 2014-09-08 Samsung Display Co Ltd 有機発光表示装置およびその駆動方法
US20160019842A1 (en) * 2014-07-17 2016-01-21 Samsung Display Co., Ltd. Light emitting element display device and method for driving the same

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