WO2018230452A1 - 液晶表示装置およびその駆動方法 - Google Patents

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Definitions

  • the present invention relates to a display device, and more particularly, to a liquid crystal display device and a driving method thereof.
  • FIG. 4 and 5 are signal waveform diagrams when the power supply of the conventional liquid crystal display device is turned off.
  • the power supply voltage VCC changes from 3.3V to the ground level.
  • the all-on control signal ALLON for selecting all the scanning lines is at the high level. From the start of the charge extraction period, the common electrode voltage Vcom begins to decrease.
  • the common electrode voltage Vcom cannot be lowered to the ground level during the charge extraction period.
  • the TFT 26 included in the pixel circuit 23 and the TFT (not shown) included in the scanning line driving circuit 24 are formed in the same manufacturing process using the same material. These TFTs are oxide semiconductor TFTs having an oxide semiconductor layer formed using an oxide semiconductor. Thus, the liquid crystal panel 20 is formed using an oxide semiconductor. The oxide semiconductor TFT will be described later.
  • the common electrode control circuit 30 includes two resistors 31 and 32, a NOT circuit 33, and two FETs 34 and 35.
  • the FETs 34 and 35 are N-channel transistors.
  • the resistors 31 and 32 are connected in series. One end (the upper end in FIG. 1) of the resistor 31 is connected to the terminal T1 of the power supply control circuit 11, and the gate high voltage VGH2 is applied to one end of the resistor 31. The other end of the resistor 31 is connected to one end of the resistor 32. The other end of the resistor 32 is grounded.
  • the node to which the connection points of the resistors 31 and 32 are connected is referred to as Na.
  • the all-on control signal ALLON changes to a high level.
  • the signal XALLON changes to low level, and the FET 34 is turned off.
  • the voltage Va at the node Na during the charge extraction period is given by the following equation (1).

Abstract

電源オフ後に電荷引き抜き期間を設定し、電荷引き抜き期間では全オン制御信号をハイレベルにする。電源オフ後も電荷引き抜き期間の途中まで、液晶パネルに形成された走査線駆動回路に対して出力されるハイレベル電圧をハイレベルに保つ。２個の抵抗とＮＯＴ回路と２個のＦＥＴを用いて、全オン制御信号がハイレベル、かつ、上記ハイレベル電圧が動作レベルのときに共通電極をグランドに接続する共通電極制御回路を構成し、液晶表示装置に設ける。これにより、電源オフ時に共通電極電圧をグランドレベルにまで低下させ、電源オン後の焼き付きを防止できる液晶表示装置を提供する。

Description

液晶表示装置およびその駆動方法
　本発明は、表示装置に関し、特に、液晶表示装置、および、その駆動方法に関する。
　液晶表示装置は、薄型、軽量、低消費電力の表示装置として広く利用されている。液晶表示装置は、液晶パネル、走査線駆動回路、データ線駆動回路などを含んでいる。液晶パネルには、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）を含む複数の画素回路が２次元状に形成される。走査線駆動回路は、ゲートドライバとも呼ばれる。
　近年の多くの液晶表示装置では、装置を小型化するために、走査線駆動回路をＴＦＴを用いて液晶パネル上に形成する技術（ゲートドライバモノリシック技術）が採用されている。液晶パネル上に形成された走査線駆動回路は、モノリシックゲートドライバとも呼ばれる。走査線駆動回路を形成した液晶パネルは、ゲートドライバモノリシック液晶パネルとも呼ばれる。
　また、液晶表示装置では、消費電力を削減するために、液晶パネルに含まれるＴＦＴを酸化物半導体を用いて形成する技術が採用されることがある。例えば、酸化物半導体の一種である酸化インジウムガリウム亜鉛（Indium Gallium Zinc Oxide ：以下、ＩＧＺＯという）を用いてＴＦＴを形成する技術が実用化されている。ＩＧＺＯを用いて形成されたＴＦＴ（以下、ＩＧＺＯ－ＴＦＴという）のオフリーク電流は、他の材料で形成されたＴＦＴのオフリーク電流と比べて非常に小さい。したがって、ＩＧＺＯ－ＴＦＴを用いた液晶表示装置によれば、ＴＦＴのオフリーク電流を削減し、消費電力を大幅に削減することができる。
　従来技術として特許文献１および２には、ＩＧＺＯ－ＴＦＴを用いて形成されたモノリシックゲートドライバを有する液晶表示装置が記載されている。特許文献１および２に記載された液晶表示装置は、電源オフ時に液晶パネルに残留する電荷を引き抜くために所定の電源オフシーケンスを実行する。
国際公開第２０１３／２１９３０号 国際公開第２０１３／８８７７９号
　液晶表示装置では、液晶パネルに残留する電荷を引き抜くための電荷引き抜き期間が電源オフ後に設定される。電荷引き抜き期間では、液晶パネルのすべての走査線が一括して選択される。電荷引き抜き期間では、液晶パネルの共通電極電圧をグランドレベル（０Ｖ）まで低下させることが好ましい。その理由は、電源オフ後に共通電極電圧がグランドレベルでない場合、液晶パネル（具体的には、画素電極と共通電極）に電荷が残留し、電源を再びオンしたときに液晶パネルに焼き付きが発生するからである。
　図４および図５は、従来の液晶表示装置の電源オフ時の信号波形図である。図４では、時刻ｔ０において、電源電圧ＶＣＣが３．３Ｖからグランドレベルに変化する。時刻ｔ１～ｔ２に設定された電荷引き抜き期間では、すべての走査線を選択するための全オン制御信号ＡＬＬＯＮがハイレベルになる。電荷引き抜き期間の開始から、共通電極電圧Ｖｃｏｍは低下し始める。ところが、従来の液晶表示装置では、電源オフ後に共通電極電圧Ｖｃｏｍを制御するための時間を十分に確保することができない。このため、図４に示す例では、電荷引き抜き期間において共通電極電圧Ｖｃｏｍをグランドレベルまで低下させることができない。
　図５では、共通電極電圧Ｖｃｏｍは、電荷引き抜き期間においてグランドレベルに到達または接近する。その後、共通電極電圧Ｖｃｏｍは、短時間だけ上昇し、続いてゆっくりと低下する。このため、図５に示す例でも、電荷引き抜き期間において共通電極電圧Ｖｃｏｍをグランドレベルまで低下させることができない。
　特に、ＩＧＺＯ－ＴＦＴを用いた液晶表示装置では、ＴＦＴのオフリーク電流が小さいので、電源オフ時に液晶パネルに残留した電荷は長時間放電されずに残ったままになる。このため、電源を再びオンしたときに液晶パネルに焼き付きが発生しやすい。
　特許文献１および２に記載された液晶表示装置でも、電源制御回路から供給される電源電圧は、電荷引き抜き期間よりも前にオフするので、電荷引き抜き期間において共通電極の電圧をグランドレベルまで低下させることは困難である。
　それ故に、電源オフ時に共通電極電圧をグランドレベルまで低下させ、電源オン後の焼き付きを防止できる液晶表示装置を提供することが課題として挙げられる。
　上記の課題は、例えば、共通電極を有し、酸化物半導体を用いて形成された液晶パネルと、電源オフ後に設定された期間においてアクティブレベルになる制御信号と、電源オフ後も期間の途中まで動作レベルに保たれる電源電圧とを出力する電源制御回路と、制御信号がアクティブレベル、かつ、電源電圧が動作レベルのときに、共通電極をグランドに接続する共通電極制御回路とを備えた液晶表示装置によって解決することができる。
　上記の課題は、共通電極を有し、酸化物半導体を用いて形成された液晶パネルを含む液晶表示装置の駆動方法であって、電源オフ後に設定された期間において制御信号をアクティブレベルにするステップと、電源オフ後も期間の途中まで電源電圧を動作レベルに保つステップと、制御信号がアクティブレベル、かつ、前記電源電圧が動作レベルのときに、共通電極をグランドに接続するステップとを備えた液晶表示装置の駆動方法によっても解決することができる。
　上記の液晶表示装置およびその駆動方法によれば、電源オフ後に設定された期間の一部で、制御信号がアクティブレベル、電源電圧が動作レベルになり、共通電極はグランドに接続される。このため、共通電極電圧は期間の開始後に速やかに低下し、短時間でグランドレベルに到達する。したがって、電源オフ後に液晶パネルに電荷が残留することを防止し、電源オン後の焼き付きを防止することができる。
実施形態に係る液晶表示装置の構成を示すブロック図である。 図１に示す液晶表示装置の液晶パネルの詳細を示す図である。 図１に示す液晶表示装置の電源オフ時の信号波形図である。 従来の液晶表示装置の電源オフ時の信号波形図である。 従来の液晶表示装置の電源オフ時の信号波形図である。
　図１は、実施形態に係る液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置１０は、電源制御回路１１、レベルシフタ１２、液晶パネル２０、および、共通電極制御回路３０を備えている。典型的には、電源制御回路１１とレベルシフタ１２には別のＩＣチップが用いられる。以下、電界効果トランジスタをＦＥＴ（Field Effect Transistor ）という。
　液晶表示装置１０には、外部から電源電圧ＶＣＣが供給される。以下、電源電圧ＶＣＣは、３．３Ｖの電圧であるとする。電源制御回路１１は、電源電圧ＶＣＣに基づき、液晶表示装置１０の動作に必要な各種の制御信号と電源電圧を出力する。具体的には、電源制御回路１１は、ゲートハイ電圧ＶＧＨ２、全オン制御信号ＡＬＬＯＮ、共通電極電圧ＶＣＯＭなどを出力する。以下、ゲートハイ電圧ＶＧＨ２の出力端子をＴ１、全オン制御信号ＡＬＬＯＮの出力端子をＴ２、共通電極電圧ＶＣＯＭの出力端子をＴ３という。
　図２は、液晶パネル２０の詳細を示す図である。図２に示すように、液晶パネル２０は、複数の走査線２１、複数のデータ線２２、複数の画素回路２３、走査線駆動回路２４、および、共通電極２５を含んでいる。走査線２１は、互いに平行に配置される。データ線２２は、走査線２１と直交するように互いに平行に配置される。画素回路２３は、走査線２１とデータ線２２の交点に対応して２次元状に配置される。画素回路２３は、ＴＦＴ２６と画素電極２７を含んでいる。共通電極２５は、液晶パネル２０に含まれるすべての画素電極２７と対向するように配置される。画素電極２７と共通電極２５の間に液晶層（図示せず）を設けることにより、画素回路２３には液晶容量２８が形成される。
　走査線駆動回路２４は、画素回路２３と共にＴＦＴを用いて液晶パネル２０上に形成される（モノリシックゲートドライバ）。レベルシフタ１２は、ゲートハイ電圧ＶＧＨ２、全オン制御信号ＡＬＬＯＮなどに基づき、液晶パネル２０上に形成された走査線駆動回路２４に対して駆動信号Ｃ１を出力する。走査線駆動回路２４は、駆動信号Ｃ１に基づき走査線２１を駆動する。データ線２２は、データ線駆動回路（図示せず）によって駆動される。共通電極２５には、電源制御回路１１から出力された共通電極電圧ＶＣＯＭが印加される。
　画素回路２３に含まれるＴＦＴ２６と走査線駆動回路２４に含まれるＴＦＴ（図示せず）とは、同じ材料を用いて同じ製造工程で形成される。これらのＴＦＴは、酸化物半導体を用いて形成された酸化物半導体層を有する酸化物半導体ＴＦＴである。このように液晶パネル２０は、酸化物半導体を用いて形成されている。酸化物半導体ＴＦＴについては後述する。
　共通電極制御回路３０は、２個の抵抗３１、３２、ＮＯＴ回路３３、および、２個のＦＥＴ３４、３５を含んでいる。ＦＥＴ３４、３５は、Ｎチャネル型トランジスタである。抵抗３１、３２は、直列に接続される。抵抗３１の一端（図１では上端）は電源制御回路１１の端子Ｔ１に接続され、抵抗３１の一端にはゲートハイ電圧ＶＧＨ２が印加される。抵抗３１の他端は、抵抗３２の一端に接続される。抵抗３２の他端は接地される。以下、抵抗３１、３２の接続点が接続された節点をＮａという。
　ＮＯＴ回路３３の入力端子は電源制御回路１１の端子Ｔ２に接続され、ＮＯＴ回路３３の入力端子には全オン制御信号ＡＬＬＯＮが与えられる。ＮＯＴ回路３３は、全オン制御信号ＡＬＬＯＮに基づき、全オン制御信号ＡＬＬＯＮの否定信号（以下、明細書では信号ＸＡＬＬＯＮという）を出力する。
　ＦＥＴ３４のドレイン端子とＦＥＴ３５のゲート端子は、節点Ｎａに接続される。ＦＥＴ３４のゲート端子はＮＯＴ回路３３の出力端子に接続され、ＦＥＴ３４のゲート端子には信号ＸＡＬＬＯＮが与えられる。ＦＥＴ３４、３５のソース端子は接地される。ＦＥＴ３５のドレイン端子は、共通電極２５に接続される。より詳細には、ＦＥＴ３５のドレイン端子は、電源制御回路１１の端子Ｔ３と共通電極２５とを接続する配線に接続される。
　全オン制御信号ＡＬＬＯＮを制御信号、ゲートハイ電圧ＶＧＨ２を電源電圧、節点Ｎａを第１節点としたとき、共通電極制御回路３０は、一端に電源電圧が与えられ、他端が第１節点に接続された第１抵抗（抵抗３１）と、一端が第１節点に接続され、他端がグランドに接続された第２抵抗（抵抗３２）と、制御信号の否定信号を出力するＮＯＴ回路３３と、第１導通端子（ドレイン端子）が第１節点に接続され、第２導通端子（ソース端子）がグランドに接続され、制御端子（ゲート端子）に上記否定信号が与えられた第１トランジスタ（ＦＥＴ３４）と、第１導通端子が共通電極２５に接続され、第２導通端子がグランドに接続され、制御端子が第１節点に接続された第２トランジスタ（ＦＥＴ３５）とを含んでいる。以下に示すように、共通電極制御回路３０は、制御信号がアクティブレベル、かつ、電源電圧が動作レベルのときに、共通電極２５をグランドに接続する。
　液晶表示装置１０では、液晶パネル２０に残留する電荷を引き抜くための電荷引き抜き期間が、電源オフ後に設定される。ゲートハイ電圧ＶＧＨ２は、電源制御回路１１から液晶パネル２０上の走査線駆動回路２４に供給されるハイレベル電圧である。ゲートハイ電圧ＶＧＨ２は、電源オフ後も電荷引き抜き期間の途中まで従前のハイレベル（以下、動作レベルという）に保たれる。
　図３は、液晶表示装置１０の電源オフ時の信号波形図である。図３では、時刻ｔ０において、電源電圧ＶＣＣが３．３Ｖからグランドレベルに変化する。電荷引き抜き期間は、電源オフ後の時刻ｔ１～ｔ２に設定される。全オン制御信号ＡＬＬＯＮは、電荷引き抜き期間ではハイレベル、それ以外ではローレベルになる。ゲートハイ電圧ＶＧＨ２は、電源オフ後も電荷引き抜き期間の途中まで動作レベル（ハイレベル）に保たれる。以下、ゲートハイ電圧ＶＧＨ２が低下し始める時刻をｔａという。また、電源制御回路１１から出力される共通電極電圧ＶＣＯＭと区別して、共通電極２５の電圧をＶｃｏｍという。
　時刻ｔ１より前では、ゲートハイ電圧ＶＧＨ２は動作レベル、全オン制御信号ＡＬＬＯＮはローレベル、信号ＸＡＬＬＯＮはハイレベルである。このため、ＦＥＴ３４はオン状態になり、節点Ｎａの電圧はグランドレベルになり、ＦＥＴ３５はオフ状態になる。時刻ｔ１より前では、電源制御回路１１から出力された共通電極電圧ＶＣＯＭは、共通電極２５に印加される。したがって、共通電極２５の電圧Ｖｃｏｍは、電源制御回路１１から出力された共通電極電圧ＶＣＯＭに等しい。
　時刻ｔ１において、全オン制御信号ＡＬＬＯＮはハイレベルに変化する。これに伴い、信号ＸＡＬＬＯＮはローレベルに変化し、ＦＥＴ３４はオフ状態になる。電荷引き抜き期間における節点Ｎａの電圧Ｖａは、次式（１）で与えられる。ただし、式（１）において、Ｒ１、Ｒ２は、それぞれ、抵抗３１、３２の抵抗値を表す。
　　Ｖａ＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×ＶＧＨ２　…（１）
　抵抗３１、３２の抵抗値は、時刻ｔ１においてＦＥＴ３５がオン状態になるように決定される。したがって、時刻ｔ１においてＦＥＴ３５はオン状態になり、電源制御回路１１の端子Ｔ３と共通電極２５はグランドに接続される。少なくとも時刻ｔａまで、この状態が続く。
　時刻ｔａ以降、ゲートハイ電圧ＶＧＨ２は低下する。上記のように抵抗３１、３２の抵抗値を決定した場合、時刻ｔａ以降もゲートハイ電圧ＶＧＨ２がある程度低下するまで、ＦＥＴ３５はオン状態を保つ。したがって、時刻ｔａ以降もＦＥＴ３５がオン状態である間、電源制御回路１１の端子Ｔ３と共通電極２５は引き続きグランドに接続される。
　このように時刻ｔ１以降、ＦＥＴ３５がオン状態である間、共通電極２５はグランドに接続される。このため、時刻ｔ１において共通電極２５に残留している電荷はＦＥＴ３５を経由して放電され、これに伴い、画素電極２７に残留している電荷も放電される。したがって、共通電極２５の電圧Ｖｃｏｍは、電荷引き抜き期間の開始後に速やかに低下し、短時間でグランドレベルに到達する。共通電極２５の電圧Ｖｃｏｍは、遅くとも電荷引き抜き期間が終了する時刻ｔ２までにグランドレベルに到達する。
　以上に示すように、液晶表示装置１０は、共通電極２５を有し、酸化物半導体を用いて形成された液晶パネル２０と、電源オフ後に設定された期間（電荷引き抜き期間）においてアクティブレベル（ハイレベル）になる制御信号（全オン制御信号ＡＬＬＯＮ）と、電源オフ後も期間の途中まで動作レベル（ハイレベル）に保たれる電源電圧（ゲートハイ電圧ＶＧＨ２）とを出力する電源制御回路１１と、制御信号がアクティブレベル、かつ、電源電圧が動作レベルのときに、共通電極２５をグランドに接続する共通電極制御回路３０とを備えている。
　液晶パネル２０は複数の走査線２１を有し、制御信号はすべての走査線２１を選択するための全オン制御信号ＡＬＬＯＮである。液晶パネル２０には走査線２１を駆動する走査線駆動回路２４が形成されており、電源電圧は走査線駆動回路２４に対して出力されるハイレベル電圧（ゲートハイ電圧ＶＧＨ２）である。上記期間は電荷引き抜き期間であり、全オン制御信号ＡＬＬＯＮは電荷引き抜き期間においてハイレベルになる。
　したがって、液晶表示装置１０では、電源オフ後に設定された期間（電荷引き抜き期間）の一部で、制御信号がアクティブレベル、電源電圧が動作レベルになり、共通電極２５はグランドに接続される。したがって、共通電極２５の電圧Ｖｃｏｍは期間の開始後に速やかに低下し、短時間でグランドレベルに到達する。よって、液晶表示装置１０によれば、電源オフ後に液晶パネル２０に電荷が残留することを防止し、電源オン後の焼き付きを防止することができる。
　以下、酸化物半導体ＴＦＴについて説明する。酸化物半導体ＴＦＴの酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体でもよく、結晶質部分を有する結晶質酸化物半導体でもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば日本国特開２０１４－７３９９号公報に記載されている。参考のために、日本国特開２０１４－７３９９号公報の開示内容のすべてを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ（インジウム）、Ｇａ（ガリウム）およびＺｎ（亜鉛）のうち少なくとも１種の金属元素を含んでもよい。酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ、Ｇａ、Ｚｎの三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えば、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２などを含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよく、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した日本国特開２０１４－７３９９号公報、日本国特開２０１２－１３４４７５号公報、日本国特開２０１４－２０９７２７号公報などに開示されている。参考のために、日本国特開２０１２－１３４４７５号公報および日本国特開２０１４－２０９７２７号公報の開示内容のすべてを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（アモルファスシリコンＴＦＴに比べ２０倍超）および低いリーク電流（アモルファスシリコンＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ2 Ｏ3 －ＳｎＯ2 －ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ、Ｓｎ（スズ）およびＺｎの三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　ＩＧＺＯ－ＴＦＴなどの酸化物半導体ＴＦＴを用いて形成された液晶パネルを備えた液晶表示装置に対して共通電極制御回路３０を設けることにより、電源オフ時に共通電極電圧をグランドレベルにまで低下させ、電源オン後の焼き付きを防止することができる。
　なお、以上の説明では、電源電圧ＶＣＣは３．３Ｖであることとしたが、電源電圧ＶＣＣは５Ｖ以上でもよい。この場合、電源オン後の焼き付きを防止できる効果がより顕著になる。
　本願は、２０１７年６月１６日に出願された「液晶表示装置およびその駆動方法」という名称の日本国特願２０１７－１１８２６０号に基づく優先権を主張する出願であり、この出願の内容は引用することによって本願の中に含まれる。
　１０…液晶表示装置
　１１…電源制御回路
　１２…レベルシフタ
　２０…液晶パネル
　２３…画素回路
　２４…走査線駆動回路
　２５…共通電極
　３０…共通電極制御回路
　３１、３２…抵抗
　３３…ＮＯＴ回路
　３４、３５…ＦＥＴ

Claims (7)

  1. 　共通電極を有し、酸化物半導体を用いて形成された液晶パネルと、
    　電源オフ後に設定された期間においてアクティブレベルになる制御信号と、電源オフ後も前記期間の途中まで動作レベルに保たれる電源電圧とを出力する電源制御回路と、
    　前記制御信号がアクティブレベル、かつ、前記電源電圧が動作レベルのときに、前記共通電極をグランドに接続する共通電極制御回路とを備えた、液晶表示装置。
  2. 　前記液晶パネルは複数の走査線を有し、
    　前記制御信号は、すべての前記走査線を選択するための全オン制御信号であることを特徴とする、請求項１に記載の液晶表示装置。
  3. 　前記液晶パネルには、前記走査線を駆動する走査線駆動回路が形成されており、
    　前記電源電圧は、前記走査線駆動回路に対して出力されるハイレベル電圧であることを特徴とする、請求項２に記載の液晶表示装置。
  4. 　前記電源電圧は５Ｖ以上であることを特徴とする、請求項２に記載の液晶表示装置。
  5. 　前記期間は電荷引き抜き期間であり、
    　前記全オン制御信号は、前記電荷引き抜き期間においてハイレベルになることを特徴とする、請求項２に記載の液晶表示装置。
  6. 　前記共通電極制御回路は、
    　　一端に前記電源電圧が与えられ、他端が第１節点に接続された第１抵抗と、
    　　一端が前記第１節点に接続され、他端がグランドに接続された第２抵抗と、
    　　前記制御信号の否定信号を出力するＮＯＴ回路と、
    　　第１導通端子が前記第１節点に接続され、第２導通端子がグランドに接続され、制御端子に前記否定信号が与えられた第１トランジスタと、
    　　第１導通端子が前記共通電極に接続され、第２導通端子がグランドに接続され、制御端子が前記第１節点に接続された第２トランジスタとを含むことを特徴とする、請求項１～５のいずれかに記載の液晶表示装置。
  7. 　共通電極を有し、酸化物半導体を用いて形成された液晶パネルを含む液晶表示装置の駆動方法であって、
    　電源オフ後に設定された期間において制御信号をアクティブレベルにするステップと、
    　電源オフ後も前記期間の途中まで電源電圧を動作レベルに保つステップと、
    　前記制御信号がアクティブレベル、かつ、前記電源電圧が動作レベルのときに、前記共通電極をグランドに接続するステップとを備えた、液晶表示装置の駆動方法。
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