WO2018216621A1 - Semiconductor device manufacturing method and expand tape - Google Patents

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一尊 本田
鈴木　直也
裕一 乃万
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Abstract

An expand tape 1 for use in a semiconductor device manufacturing method provided with a tape expand step in which the expand tape 1 is heated and expanded to increase the interval of individualized semiconductor chips 2, fixed on the expand tape 1, from not more than 100 μm to not less than 300 μm. The expand tape 1 has a tensile stress of not more than 10 MPa at the heating temperature of the tape expand step, and a tensile stress at room temperature which is 5 MPa or more higher than the tensile stress at the heating temperature.

Description

半導体装置の製造方法及びエキスパンドテープSemiconductor device manufacturing method and expandable tape
　本発明は、半導体装置の製造方法及びエキスパンドテープに関する。 The present invention relates to a method for manufacturing a semiconductor device and an expanded tape.
　近年、半導体装置の小型化、高機能化及び高集積化に伴い、半導体の多ピン化、高密度化及び配線の狭ピッチ化が進展している。そのため、ピン又は配線の微細化又は低誘電率化を目的としたｌｏｗ－Ｋ層のような脆弱層が適用され、これに伴い高信頼性化技術が求められている。
　このような背景の中、高信頼性化、高生産化等が可能なウエハレベルパッケージ（Wafer Level Package:ＷＬＰ）技術が進展している。
　ＷＬＰ技術は、ウエハ状態のままで組立を行い、その最終工程でダイシングによってウエハを個片化することを特徴とする。ウエハレベルで一括に組立てる（封止を行う）ことから、高生産化及び高信頼性化が可能な技術である。
　ＷＬＰ技術では、半導体チップの回路面の絶縁膜上にポリイミド、銅配線等で再配線パターンを形成した再配線層を形成し、その再配線上にメタルパッド、はんだボール等を搭載して、接続端子用バンプを構成する。
　ＷＬＰには、ＷＬＣＳＰ（Wafer Level Chip Scale Package）又はＦＩ－ＷＬＰ(Fan In Wafer Level Package)のような、半導体チップとパッケージ面積が同程度の半導体パッケージと、ＦＯ－ＷＬＰ(Fan Out Wafer Level Package)のような、パッケージ面積が半導体チップ面積よりも大きく、チップの外側まで端子を広げることができる半導体パッケージとがある。このような半導体パッケージは小型化及び薄型化が急速に進展しているため、信頼性を確保するためにウエハレベルで封止を行って半導体チップ周辺を保護した後に、再配線層の形成、パッケージ毎の個片化等を行う。
　このようなウエハレベルでの封止を行い、その後の二次実装等のハンドリングを行うことで信頼性を確保している。また、ディスクリート半導体のような単機能半導体の実装分野もハンドリングの際の半導体チップのクラック又はパッド周辺部にかかるストレス低減を目的に、ウエハレベルで封止を行って半導体チップ周辺を保護した後に、パッケージ毎に個片化して次の工程に（ＳＭＴプロセス等）に進んでいる。ディスクリート半導体はシステムＬＣＩに比べて小型のものが多く、半導体チップをより高度に保護するため、半導体チップの５面又は６面封止が特に求められている。 In recent years, with the miniaturization, high functionality, and high integration of semiconductor devices, the number of semiconductor pins has increased, the density has been increased, and the pitch of wiring has been reduced. For this reason, a fragile layer such as a low-K layer for the purpose of miniaturization of pins or wirings or a reduction in dielectric constant is applied, and accordingly, a highly reliable technique is required.
In such a background, wafer level package (WLP) technology capable of achieving high reliability, high production, and the like is progressing.
The WLP technology is characterized in that the wafer is assembled in the wafer state and the wafer is separated into pieces by dicing in the final process. This technology enables high production and high reliability because it is assembled (sealed) at the wafer level.
In the WLP technology, a rewiring layer in which a rewiring pattern is formed with polyimide, copper wiring, etc. is formed on the insulating film on the circuit surface of the semiconductor chip, and metal pads, solder balls, etc. are mounted on the rewiring and connected. Configure terminal bumps.
The WLP includes a semiconductor package having the same package area as a semiconductor chip, such as a WLCSP (Wafer Level Chip Scale Package) or FI-WLP (Fan In Wafer Level Package), and a FO-WLP (Fan Out Wafer Level Package). There are semiconductor packages in which the package area is larger than the semiconductor chip area and the terminals can be extended to the outside of the chip. Since such semiconductor packages are rapidly becoming smaller and thinner, after forming a redistribution layer and packaging after protecting the periphery of the semiconductor chip by sealing at the wafer level to ensure reliability. Each piece is separated.
Reliability is ensured by performing such sealing at the wafer level and subsequent handling such as secondary mounting. Also, in the field of mounting single-function semiconductors such as discrete semiconductors, for the purpose of reducing stress applied to the cracks or pad peripheral parts of the semiconductor chip during handling, after sealing at the wafer level and protecting the periphery of the semiconductor chip, Each package is separated into individual pieces and advanced to the next step (SMT process or the like). Discrete semiconductors are often smaller than the system LCI, and in order to protect the semiconductor chip to a higher degree, the five-side or six-side sealing of the semiconductor chip is particularly required.
　ところで、半導体チップの側面を封止するためには、ウエハを個片化して半導体チップを作製した後に、半導体チップの間隔を広げる必要がある。半導体チップの間隔を広げる方法としては、半導体ウエハをダイシングすることによって得られる個片化された半導体チップをキャリア等に再配置する再配置工程を備える方法が提案されている（例えば、非特許文献１参照）。 By the way, in order to seal the side surfaces of the semiconductor chips, it is necessary to increase the interval between the semiconductor chips after the wafers are separated into individual pieces to produce the semiconductor chips. As a method for widening the interval between semiconductor chips, a method including a rearrangement step of rearranging individual semiconductor chips obtained by dicing a semiconductor wafer on a carrier has been proposed (for example, non-patent literature). 1).
　しかしながら、半導体チップの小型化により、ウエハ毎の半導体チップ数が増えるため、マウンタ、フリップチップボンダ等を使用して半導体チップを再配置する再配置工程の長時間化が課題となっている。また、半導体チップの薄型化等によって再配置工程におけるチップマウントの際に、チップにダメージが生じるおそれがある。 However, since the number of semiconductor chips per wafer increases due to the miniaturization of the semiconductor chips, it is a problem to increase the time required for the rearrangement process for rearranging the semiconductor chips using a mounter, a flip chip bonder or the like. Further, the chip may be damaged during chip mounting in the rearrangement process due to the thinning of the semiconductor chip or the like.
　上記事情に鑑み本発明は、再配置工程を有する従来のプロセスと比べて短時間化が可能であり、且つチップに与えるダメージが小さい半導体装置の製造方法及び当該製造方法に適用可能なエキスパンドテープを提供することを目的とする。 In view of the above circumstances, the present invention provides a manufacturing method of a semiconductor device that can be shortened in time compared with a conventional process having a rearrangement process and that has little damage to a chip, and an expanded tape applicable to the manufacturing method. The purpose is to provide.
　本発明者らは、鋭意研究した結果、以下の［１］～［９］に記載の発明により、上記課題を解決できることを見出すに至った。
［１］　エキスパンドテープを加熱しながら延伸することにより、当該エキスパンドテープ上に固定された、個片化された半導体チップの間隔を１００μｍ以下から３００μｍ以上に広げるテープエキスパンド工程を備える半導体装置の製造方法に用いられるエキスパンドテープであって、
　テープエキスパンド工程の加熱温度における引張応力が１０ＭＰａ以下であり、且つ室温における引張応力が上記加熱温度における引張応力よりも５ＭＰａ以上高いエキスパンドテープ。
［２］　半導体装置の製造方法が、延伸されたエキスパンドテープのテンションを保持するテンション保持工程と、テンションが保持されたエキスパンドテープ上の半導体チップをキャリアに転写する転写工程と、キャリアに転写された半導体チップからエキスパンドテープを剥離する剥離工程とを更に備える、［１］に記載のエキスパンドテープ。
［３］　基材層及び粘着層を有する、［１］又は［２］に記載のエキスパンドテープ。
［４］　粘着層が紫外線硬化型の粘着剤から構成される、［３］に記載のエキスパンドテープ。
［５］　［１］～［４］のいずれかに記載のエキスパンドテープを加熱しながら延伸することにより、当該エキスパンドテープ上に固定された、個片化された半導体チップの間隔を１００μｍ以下から３００μｍ以上に広げるテープエキスパンド工程を備える、半導体装置の製造方法。
［６］　回路面にパッドが設けられた半導体チップを有する半導体装置の製造方法であって、
　エキスパンドテープと、当該エキスパンドテープ上に回路面とは反対側の面が固定された複数の半導体チップと、を準備する第１Ａ工程と、
　エキスパンドテープを延伸することにより、エキスパンドテープ上に固定された複数の半導体チップの間隔を広げる第２Ａ工程と、
　延伸されたエキスパンドテープのテンションを保持する第３Ａ工程と、
　キャリアに、複数の半導体チップの回路面が固定されるように転写する第４Ａ工程と、
　複数の半導体チップからエキスパンドテープを剥離する第５Ａ工程と、
　キャリア上の複数の半導体チップを封止材により封止する第６Ａ工程と、
　封止材により封止された複数の半導体チップからキャリアを剥離する第７Ａ工程と、
を備える半導体装置の製造方法。
［７］　回路面にパッドが設けられた半導体チップを有する半導体装置の製造方法であって、
　エキスパンドテープと、当該エキスパンドテープ上に回路面が固定された複数の半導体チップと、を準備する第１Ｂ工程と、
　エキスパンドテープを延伸することにより、エキスパンドテープ上に固定された複数の半導体チップの間隔を広げる第２Ｂ工程と、
　延伸されたエキスパンドテープのテンションを保持する第３Ｂ工程と、
　キャリアに、複数の半導体チップを回路面とは反対側の面が固定されるように転写する第４Ｂ工程と、
　複数の半導体チップからエキスパンドテープを剥離する第５Ｂ工程と、
　キャリア上の複数の半導体チップを封止材により封止する第６Ｂ工程と、
を備える半導体装置の製造方法。
［８］　回路面にパッドが設けられた半導体チップを有する半導体装置の製造方法であって、
　エキスパンドテープと、当該エキスパンドテープ上に回路面とは反対側の面が固定された複数の半導体チップと、を準備する第１Ｃ工程と、
　エキスパンドテープを延伸することにより、エキスパンドテープ上に固定された複数の半導体チップの間隔を広げる第２Ｃ工程と、
　延伸されたエキスパンドテープのテンションを保持する第３Ｃ工程と、
　キャリアに、複数の半導体チップの回路面が固定されるように転写する第４Ｃ工程と、
　複数の半導体チップからエキスパンドテープを剥離する第５Ｃ工程と、
　キャリア上の複数の半導体チップを封止材により封止する第６Ｃ工程と、
　封止材により封止された複数の半導体チップからキャリアを剥離する第７Ｃ工程と、
　封止材により封止された複数の半導体チップを、半導体チップ毎に個片化し、複数の半導体パッケージを形成する第８Ｃ工程を備える半導体装置の製造方法。
［９］　回路面にパッドが設けられた半導体チップを有する半導体装置の製造方法であって、
　エキスパンドテープと、当該エキスパンドテープ上に回路面が固定された複数の半導体チップと、を準備する第１Ｄ工程と、
　エキスパンドテープを延伸することにより、エキスパンドテープ上に固定された複数の半導体チップの間隔を広げる第２Ｄ工程と、
　延伸されたエキスパンドテープのテンションを保持する第３Ｄ工程と、
　キャリアに、複数の半導体チップの回路面とは反対側の面が固定されるように転写する第４Ｄ工程と、
　複数の半導体チップからエキスパンドテープを剥離する第５Ｄ工程と、
　キャリア上の複数の半導体チップを封止材により封止する第６Ｄ工程と、
　封止材を研磨してパッドを露出させる第７Ｄ工程と、
　封止材により封止された複数の半導体チップからキャリアを剥離する第８Ｄ工程と、
　封止材により封止された複数の半導体チップを、半導体チップ毎に個片化し、複数の半導体パッケージを形成する第９Ｄ工程を備える半導体装置の製造方法。 As a result of diligent research, the present inventors have found that the above problems can be solved by the inventions described in [1] to [9] below.
[1] A method of manufacturing a semiconductor device comprising a tape expanding step of extending an interval between semiconductor chips fixed on the expanded tape by heating while expanding the expanded tape from 100 μm or less to 300 μm or more. Expanding tape used for
An expanding tape having a tensile stress at a heating temperature of the tape expanding step of 10 MPa or less and a tensile stress at room temperature of 5 MPa or more higher than the tensile stress at the heating temperature.
[2] A method for manufacturing a semiconductor device includes a tension holding step for holding the tension of the stretched expanded tape, a transfer step for transferring the semiconductor chip on the expanded tape holding the tension to the carrier, and the transfer to the carrier. The expanding tape according to [1], further comprising a peeling step of peeling the expanded tape from the semiconductor chip.
[3] The expanded tape according to [1] or [2], which has a base material layer and an adhesive layer.
[4] The expanded tape according to [3], wherein the adhesive layer is composed of an ultraviolet curable adhesive.
[5] By stretching the expanded tape according to any one of [1] to [4] while heating, the interval between the separated semiconductor chips fixed on the expanded tape is 100 μm or less to 300 μm. A method for manufacturing a semiconductor device, comprising a tape expanding step that extends as described above.
[6] A method of manufacturing a semiconductor device having a semiconductor chip provided with pads on a circuit surface,
A first A step of preparing an expanded tape, and a plurality of semiconductor chips having a surface opposite to the circuit surface fixed on the expanded tape;
A second A step of extending the interval between the plurality of semiconductor chips fixed on the expanded tape by stretching the expanded tape;
Step 3A for maintaining the tension of the stretched expanded tape,
A 4A step of transferring the carrier so that the circuit surfaces of the plurality of semiconductor chips are fixed to the carrier;
A 5A step of peeling the expanded tape from a plurality of semiconductor chips;
A 6A step of sealing a plurality of semiconductor chips on the carrier with a sealing material;
A 7A step of peeling the carrier from the plurality of semiconductor chips sealed by the sealing material;
A method for manufacturing a semiconductor device comprising:
[7] A method of manufacturing a semiconductor device having a semiconductor chip provided with pads on a circuit surface,
A first B step of preparing an expanded tape and a plurality of semiconductor chips each having a circuit surface fixed on the expanded tape;
A second B step of extending the interval between the plurality of semiconductor chips fixed on the expanded tape by stretching the expanded tape;
Step 3B for maintaining the tension of the stretched expanded tape;
A step 4B of transferring a plurality of semiconductor chips to the carrier so that the surface opposite to the circuit surface is fixed;
A 5B step of peeling the expanded tape from the plurality of semiconductor chips;
A 6B step of sealing a plurality of semiconductor chips on the carrier with a sealing material;
A method for manufacturing a semiconductor device comprising:
[8] A method of manufacturing a semiconductor device having a semiconductor chip provided with pads on a circuit surface,
A first C step of preparing an expanded tape and a plurality of semiconductor chips each having a surface opposite to the circuit surface fixed on the expanded tape;
A second C step of extending the interval between the plurality of semiconductor chips fixed on the expanded tape by stretching the expanded tape;
Step 3C for maintaining the tension of the stretched expanded tape,
A 4C step of transferring the carrier so that the circuit surfaces of the plurality of semiconductor chips are fixed to the carrier;
5C step of peeling the expanded tape from a plurality of semiconductor chips,
A 6C step of sealing a plurality of semiconductor chips on the carrier with a sealing material;
A 7C step of peeling the carrier from the plurality of semiconductor chips sealed by the sealing material;
A method of manufacturing a semiconductor device, comprising: an eighth step of forming a plurality of semiconductor packages by dividing a plurality of semiconductor chips sealed with a sealing material into individual semiconductor chips.
[9] A method of manufacturing a semiconductor device having a semiconductor chip provided with pads on a circuit surface,
A first D step of preparing an expanded tape and a plurality of semiconductor chips each having a circuit surface fixed on the expanded tape;
A second step of extending the interval between the plurality of semiconductor chips fixed on the expanded tape by stretching the expanded tape;
A 3D step for maintaining the tension of the stretched expanded tape;
A 4D step of transferring the carrier so that the surface opposite to the circuit surface of the plurality of semiconductor chips is fixed;
A 5D step of peeling the expanded tape from a plurality of semiconductor chips;
A 6D step of sealing a plurality of semiconductor chips on the carrier with a sealing material;
A 7D step of polishing the sealing material to expose the pad;
An 8D step of peeling the carrier from the plurality of semiconductor chips sealed by the sealing material;
A method for manufacturing a semiconductor device comprising a ninth step of forming a plurality of semiconductor packages by dividing a plurality of semiconductor chips sealed with a sealing material into individual semiconductor chips.
　本発明によれば、再配置工程を有する従来のプロセスと比べて短時間化が可能であり、且つチップに与えるダメージが小さい半導体装置の製造方法及び当該製造方法に適用可能なエキスパンドテープを提供することができる。 According to the present invention, there is provided a method for manufacturing a semiconductor device that can be shortened in time compared with a conventional process having a rearrangement process and that has little damage to a chip, and an expandable tape applicable to the manufacturing method. be able to.
第１の半導体装置の製造方法における第１Ａ工程～第４Ａ工程の一実施形態を説明するための模式断面図である。FIG. 10 is a schematic cross-sectional view for explaining an embodiment of the first to fourth process steps in the first method for manufacturing a semiconductor device. 第１の半導体装置の製造方法における第５Ａ工程～第７Ａ工程の一実施形態を説明するための模式断面図である。FIG. 10 is a schematic cross-sectional view for explaining one embodiment of a 5A process to a 7A process in the manufacturing method of the first semiconductor device. 第１の半導体装置の製造方法における第８Ａ工程及び第９Ａ工程の一実施形態を説明するための模式断面図である。It is a schematic cross section for explaining one embodiment of the 8A process and the 9A process in the manufacturing method of the 1st semiconductor device. 第２の半導体装置の製造方法における第１Ｂ工程～第４Ｂ工程の一実施形態を説明するための模式断面図である。FIG. 10 is a schematic cross-sectional view for explaining one embodiment of a 1B process to a 4B process in the second semiconductor device manufacturing method. 第２の半導体装置の製造方法における第５Ｂ工程～第８Ｂ工程の一実施形態を説明するための模式断面図である。FIG. 10 is a schematic cross-sectional view for explaining an embodiment of a 5B process to an 8B process in the second method for manufacturing a semiconductor device. 第２の半導体装置の製造方法における第７Ｂ工程及び第８Ｂ工程の他の実施形態を説明するための模式断面図である。It is a schematic cross section for explaining other embodiments of the 7B process and the 8B process in the manufacturing method of the 2nd semiconductor device. 第２の半導体装置の製造方法における第９Ｂ工程及び第１０Ｂ工程の一実施形態を説明するための模式断面図である。It is a schematic cross section for explaining one embodiment of the 9B process and the 10B process in the manufacturing method of the 2nd semiconductor device. 第３の半導体装置の製造方法における第１Ｃ工程～第４Ｃ工程の一実施形態を説明するための模式断面図である。FIG. 10 is a schematic cross-sectional view for explaining one embodiment of a 1C process to a 4C process in the third method for manufacturing a semiconductor device. 第３の半導体装置の製造方法における第５Ｃ工程～第８Ｃ工程の一実施形態を説明するための模式断面図である。FIG. 10 is a schematic cross-sectional view for explaining an embodiment of a 5C process to an 8C process in the third method for manufacturing a semiconductor device. 第３の半導体装置の製造方法における第４Ｃ工程～第８Ｃ工程の他の実施形態を説明するための模式断面図である。FIG. 10D is a schematic cross-sectional view for explaining another embodiment of the 4C process to the 8C process in the third semiconductor device manufacturing method. 第４の半導体装置の製造方法における第１Ｄ工程～第４Ｄ工程の一実施形態を説明するための模式断面図である。FIG. 10 is a schematic cross-sectional view for explaining one embodiment of a first D process to a fourth D process in the fourth method for manufacturing a semiconductor device. 第４の半導体装置の製造方法における第５Ｄ工程～第９Ｄ工程の一実施形態を説明するための模式断面図である。It is a schematic cross-sectional view for explaining one embodiment of a 5D process to a 9D process in a fourth method for manufacturing a semiconductor device. 第４の半導体装置の製造方法における第７Ｄ工程及び第８Ｄ工程の他の実施形態を説明するための模式断面図である。It is a schematic cross section for explaining other embodiments of the 7D process and the 8D process in the manufacturing method of the 4th semiconductor device. 第５の半導体装置の製造方法の一実施形態を説明するための模式断面図である。It is a schematic cross section for explaining one embodiment of a manufacturing method of a fifth semiconductor device. 第５の半導体装置の製造方法の他の実施形態を説明するための模式断面図である。It is a schematic cross section for explaining other embodiments of the manufacturing method of the 5th semiconductor device.
　以下、図面を参照しながら本実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は図示の比率に限られるものではない。 Hereinafter, this embodiment will be described in detail with reference to the drawings. In the following description, the same or corresponding parts are denoted by the same reference numerals, and redundant description is omitted. Further, the positional relationship such as up, down, left and right is based on the positional relationship shown in the drawings unless otherwise specified. Further, the dimensional ratios in the drawings are not limited to the illustrated ratios.
（半導体装置の製造方法）
［第１の半導体装置の製造方法］
　本実施形態の第１の半導体装置の製造方法は、
　回路面にパッドが設けられた半導体チップを有する半導体装置の製造方法であって、
　エキスパンドテープと、当該エキスパンドテープ上に回路面とは反対側の面が固定された複数の半導体チップと、を準備する第１Ａ工程と、
　エキスパンドテープを延伸することにより、エキスパンドテープ上に固定された複数の半導体チップの間隔を広げる第２Ａ工程と、
　延伸されたエキスパンドテープのテンションを保持する第３Ａ工程と、
　キャリアに、複数の半導体チップの回路面が固定されるように転写する第４Ａ工程と、
　複数の半導体チップからエキスパンドテープを剥離する第５Ａ工程と、
　キャリア上の複数の半導体チップを封止材により封止する第６Ａ工程と、
　封止材により封止された複数の半導体チップからキャリアを剥離する第７Ａ工程と、
　封止材により封止された複数の半導体チップにおけるパッドから、再配線パターンを有する再配線層を形成して、半導体チップの領域外に、再配線パターンにより半導体チップに接続された接続端子用パッドを設ける第８Ａ工程と、
　半導体チップ及びこれに接続された接続端子用パッドを一群として個片化し、複数の半導体パッケージを形成する第９Ａ工程と、
を備える。 (Method for manufacturing semiconductor device)
[First Semiconductor Device Manufacturing Method]
The manufacturing method of the first semiconductor device of this embodiment is as follows:
A method of manufacturing a semiconductor device having a semiconductor chip provided with pads on a circuit surface,
A first A step of preparing an expanded tape, and a plurality of semiconductor chips having a surface opposite to the circuit surface fixed on the expanded tape;
A second A step of extending the interval between the plurality of semiconductor chips fixed on the expanded tape by stretching the expanded tape;
Step 3A for maintaining the tension of the stretched expanded tape,
A 4A step of transferring the carrier so that the circuit surfaces of the plurality of semiconductor chips are fixed to the carrier;
A 5A step of peeling the expanded tape from a plurality of semiconductor chips;
A 6A step of sealing a plurality of semiconductor chips on the carrier with a sealing material;
A 7A step of peeling the carrier from the plurality of semiconductor chips sealed by the sealing material;
A redistribution layer having a redistribution pattern is formed from pads in a plurality of semiconductor chips sealed with a sealing material, and a connection terminal pad connected to the semiconductor chip by the redistribution pattern outside the region of the semiconductor chip An 8A step of providing
A 9A step of dividing the semiconductor chip and the connection terminal pads connected thereto into a group to form a plurality of semiconductor packages;
Is provided.
　本実施形態の第１の半導体装置の製造方法によれば、パッケージ面積が半導体チップ面積よりも大きく、チップの外側まで端子を広げることができる半導体パッケージ（ＦＯ－ＷＬＰ）を製造することが可能となる。 According to the first method for manufacturing a semiconductor device of this embodiment, it is possible to manufacture a semiconductor package (FO-WLP) in which the package area is larger than the semiconductor chip area and the terminals can be extended to the outside of the chip. Become.
　ＦＯ－ＷＬＰは、チップ面積と比べて端子数が多い用途でも採用できるため、広がりつつある。また、半導体チップとパッケージ基板をはんだバンプ等でつないで、パッケージ基板にはんだボールを搭載するフリップチップＢＧＡに対して、ＦＯ－ＷＬＰは半導体チップから再配線層につなぎ、再配線層にメタルパッド（接続用端子）を設けてはんだボールを搭載する。このため、ＦＯ－ＷＬＰは、パッケージの小型化及び薄型化に寄与し、さらには配線長が短くなるため、伝送の高速化（高機能化）、パッケージ基板レスによる低コスト化が可能となる。 FO-WLP is expanding because it can be used in applications where the number of terminals is larger than the chip area. Also, for flip chip BGAs, where the semiconductor chip and package substrate are connected by solder bumps and solder balls are mounted on the package substrate, FO-WLP connects the semiconductor chip to the rewiring layer, and the rewiring layer has a metal pad ( Provide connection terminals) and mount solder balls. For this reason, FO-WLP contributes to reducing the size and thickness of the package, and further shortens the wiring length. Therefore, it is possible to increase the transmission speed (high functionality) and reduce the cost by eliminating the package substrate.
　ＦＯ－ＷＬＰでは、半導体ウエハをダイシング後、半導体チップ外に再配線層を介して接続端子用パッドを作製するため、半導体チップの間隔を広げる必要がある。半導体チップの間隔を広げる方法としては、従来半導体ウエハをダイシングすることによって得られる個片化された半導体チップをキャリア等に再配置する再配置工程を備える方法が提案されている（例えば、非特許文献１参照）。 In FO-WLP, after dicing a semiconductor wafer, a connection terminal pad is formed outside the semiconductor chip via a redistribution layer, so that it is necessary to widen the interval between the semiconductor chips. As a method for widening the interval between semiconductor chips, a method has been proposed that includes a rearrangement step in which individual semiconductor chips obtained by dicing a semiconductor wafer are rearranged on a carrier or the like (for example, non-patent). Reference 1).
　しかしながら、半導体チップの小型化により、ウエハ毎の半導体チップ数が増えるため、マウンタ、フリップチップボンダ等を使用して半導体チップを再配置する再配置工程の長時間化が課題となっている。また、半導体チップの薄型化等によって再配置工程におけるチップマウントの際に、チップにダメージが生じるおそれがある。これに対して、本実施形態の第１の半導体装置の製造方法によれば、これらの問題を解消することができる。 However, since the number of semiconductor chips per wafer increases due to the miniaturization of the semiconductor chips, it is a problem to increase the time required for the rearrangement process for rearranging the semiconductor chips using a mounter, a flip chip bonder or the like. Further, the chip may be damaged during chip mounting in the rearrangement process due to the thinning of the semiconductor chip or the like. On the other hand, according to the manufacturing method of the first semiconductor device of the present embodiment, these problems can be solved.
　以下、上述の第１Ａ工程～第９Ａ工程について、図１～３に基づいて説明する。図１は、第１Ａ工程～第４Ａ工程の一実施形態を説明するための模式断面図であり、図２は、第５Ａ工程～第７Ａ工程の一実施形態を説明するための模式断面図であり、図３は、第８Ａ工程及び第９Ａ工程の一実施形態を説明するための模式断面図である。 Hereinafter, the above-described first to ninth steps will be described with reference to FIGS. FIG. 1 is a schematic cross-sectional view for explaining one embodiment of Steps 1A to 4A, and FIG. 2 is a schematic cross-sectional view for explaining one embodiment of Steps 5A to 7A. FIG. 3 is a schematic cross-sectional view for explaining one embodiment of the 8A process and the 9A process.
　まず、第１Ａ工程では、エキスパンドテープ１と、エキスパンドテープ１上に固定された複数の半導体チップ２とを準備する。エキスパンドテープ１は、粘着層１ａと基材フィルム１ｂとを有し、粘着層１ａが半導体チップ２と接する。また、半導体チップ２は、パッド（回路）３が設けられた回路面を有し、回路面とは反対側の面がエキスパンドテープ１に固定されている（図１（ａ））。なお、複数の半導体チップ２は、間隔を置いて配置されている。
　第２Ａ工程では、エキスパンドテープ１を延伸することにより、エキスパンドテープ１上に固定された、複数の半導体チップ２の間隔を広げる（図１（ｂ））。
　第３Ａ工程では、延伸されたエキスパンドテープ１を、固定用ジグ４を用いて固定することにより、エキスパンドテープ１のテンションを保持する（図１（ｃ））。
　第４Ａ工程では、キャリア５に、複数の半導体チップ２の回路面が固定されるように転写する（図１（ｄ））。なお、転写の際には、パッド３がキャリア５に埋め込まれてもよく（図１（ｄ））、パッド３のみがキャリア５と接し、半導体チップ２の回路面とキャリア５との間に隙間が存在してもよい（図示せず）。
　第５Ａ工程では、複数の半導体チップ２から、エキスパンドテープ１を剥離する（図２（ａ））。
　第６Ａ工程では、キャリア５上の複数の半導体チップ２を封止材６により封止する（図２（ｂ））。なお、パッド３がキャリア５に埋め込まれ、半導体チップ２の回路面がキャリア５と接している場合には、回路面は封止されず、半導体チップの回路面とは反対側の面及び４側面の計５面が封止される（図２（ｂ））。一方、半導体チップ２の回路面とキャリア５との間に、封止材６が流入するのに十分な隙間が存在する場合には、回路面も封止され、半導体チップの６面全てが封止される（図示せず）。
　第７Ａ工程では、封止材６で封止された複数の半導体チップ２からキャリア５を剥離する（図２（ｃ））。
　図３（ａ）は、図２（ｃ）の拡大図である。
　第８Ａ工程では、封止材６により封止された複数の半導体チップ２におけるパッド３から、再配線パターン７を有する再配線層８を形成して、半導体チップ２の領域外に、再配線パターン７により半導体チップ２に接続された接続端子用パッド９を設ける（図３（ｂ））。
　第９Ａ工程では、半導体チップ２及びこれに接続された接続端子用パッド９を一群として個片化し、複数の半導体パッケージ１０を形成する（図３（ｃ））。
　以下、各工程について詳細に説明する。 First, in step 1A, an expanded tape 1 and a plurality of semiconductor chips 2 fixed on the expanded tape 1 are prepared. The expanded tape 1 has an adhesive layer 1 a and a base film 1 b, and the adhesive layer 1 a is in contact with the semiconductor chip 2. The semiconductor chip 2 has a circuit surface provided with pads (circuits) 3 and the surface opposite to the circuit surface is fixed to the expanded tape 1 (FIG. 1A). The plurality of semiconductor chips 2 are arranged at intervals.
In the second step A, the expanded tape 1 is stretched to widen the intervals between the plurality of semiconductor chips 2 fixed on the expanded tape 1 (FIG. 1B).
In the 3A step, the expanded tape 1 is fixed by using the fixing jig 4 to maintain the tension of the expanded tape 1 (FIG. 1C).
In the 4A step, transfer is performed on the carrier 5 so that the circuit surfaces of the plurality of semiconductor chips 2 are fixed (FIG. 1D). At the time of transfer, the pad 3 may be embedded in the carrier 5 (FIG. 1D), and only the pad 3 is in contact with the carrier 5, and a gap is formed between the circuit surface of the semiconductor chip 2 and the carrier 5. May be present (not shown).
In the 5A step, the expanded tape 1 is peeled from the plurality of semiconductor chips 2 (FIG. 2A).
In the sixth step A, the plurality of semiconductor chips 2 on the carrier 5 are sealed with the sealing material 6 (FIG. 2B). When the pad 3 is embedded in the carrier 5 and the circuit surface of the semiconductor chip 2 is in contact with the carrier 5, the circuit surface is not sealed, and the surface opposite to the circuit surface of the semiconductor chip and the four side surfaces are not sealed. A total of 5 surfaces are sealed (FIG. 2B). On the other hand, when there is a sufficient gap between the circuit surface of the semiconductor chip 2 and the carrier 5 for the sealing material 6 to flow in, the circuit surface is also sealed, and all six surfaces of the semiconductor chip are sealed. Stopped (not shown).
In the seventh step A, the carrier 5 is peeled from the plurality of semiconductor chips 2 sealed with the sealing material 6 (FIG. 2C).
FIG. 3A is an enlarged view of FIG.
In the 8A step, the rewiring layer 8 having the rewiring pattern 7 is formed from the pads 3 in the plurality of semiconductor chips 2 sealed with the sealing material 6, and the rewiring pattern is outside the region of the semiconductor chip 2. 7 is provided with a connection terminal pad 9 connected to the semiconductor chip 2 (FIG. 3B).
In the 9A step, the semiconductor chip 2 and the connection terminal pads 9 connected to the semiconductor chip 2 are separated into a group to form a plurality of semiconductor packages 10 (FIG. 3C).
Hereinafter, each step will be described in detail.
＜第１Ａ工程＞
　エキスパンドテープと、エキスパンドテープ上に固定された複数の半導体チップと、を準備する方法に特に制限はない。例えば、ダイシングテープ等に半導体ウエハをラミネート後、ブレード又はレーザーでダイシングして複数の個片化された半導体チップを得た後、これらをエキスパンドテープに転写することにより作製することができる。
　ダイシングは、レーザーで脆弱層を形成してエキスパンドすることによって行ってもよい。また、上述の転写を省略して生産性を向上させる観点から、エキスパンドテープに半導体ウエハを直接ラミネートして、上述の方法で半導体ウエハをダイシングして作製してもよい。 <Step 1A>
There is no particular limitation on the method for preparing the expanded tape and the plurality of semiconductor chips fixed on the expanded tape. For example, after laminating a semiconductor wafer on a dicing tape or the like and dicing with a blade or a laser to obtain a plurality of individual semiconductor chips, the semiconductor wafer can be transferred to an expanding tape.
Dicing may be performed by forming a fragile layer with a laser and expanding. Further, from the viewpoint of improving productivity by omitting the above-described transfer, a semiconductor wafer may be directly laminated on an expanded tape, and the semiconductor wafer may be diced by the above-described method.
　生産性向上及び低コスト化の観点から、初期の半導体のチップ間隔（第２Ａ工程前の半導体チップの間隔）は狭い方が好ましく、１００μｍ以下が好ましく、８０μｍ以下がより好ましく、６０μｍ以下が更に好ましい。ダイシングによるウエアの切削は、上記チップ間隔が広い程半導体ウエハを無駄にするため、低コスト化の観点から、上述のように狭い方が好ましい。チップ間隔を広げる際に、半導体チップにストレスがかからないようにするために、初期の半導体チップの間隔は１０μｍ以上が好ましい。１０μｍより小さいと複数の半導体チップの間のエキスパンドテープ領域が少ないため広がりにくい。 From the viewpoint of productivity improvement and cost reduction, the initial semiconductor chip interval (semiconductor chip interval before the 2A process) is preferably narrow, preferably 100 μm or less, more preferably 80 μm or less, and even more preferably 60 μm or less. . In the cutting of the wear by dicing, the semiconductor wafer is wasted as the above-mentioned chip interval is wide. Therefore, the narrower one as described above is preferable from the viewpoint of cost reduction. In order to prevent the semiconductor chip from being stressed when the chip interval is widened, the initial semiconductor chip interval is preferably 10 μm or more. If it is smaller than 10 μm, the expanded tape area between a plurality of semiconductor chips is small, so that it is difficult to spread.
　半導体チップの回路面上のパッドの種類は、半導体チップの回路面に形成され得るものであれば特に限定されず、銅バンプ、はんだバンプ等のバンプ（突起電極）であっても、Ｎｉ／Ａｕめっきパッド等の比較的平坦な金属パッドであってもよい。 The type of pad on the circuit surface of the semiconductor chip is not particularly limited as long as it can be formed on the circuit surface of the semiconductor chip. Even if it is a bump (projection electrode) such as a copper bump or a solder bump, Ni / Au It may be a relatively flat metal pad such as a plating pad.
＜第２Ａ工程＞
　エキスパンドテープを延伸することにより、複数の半導体チップの間隔を広げる。 <Step 2A>
By extending the expanded tape, the interval between the plurality of semiconductor chips is increased.
　エキスパンドテープの延伸方法としては、例えば、突き上げ方式と引張り方式がある。突き上げ方式は、エキスパンドテープを固定後、所定の形をしたステージが上昇することでエキスパンドテープが引き伸ばされる。引張り方式はエキスパンドテープを固定後、設置したエキスパンドテープ面と平行に所定の方向に引っ張ることで、エキスパンドテープが引き伸ばされる方式である。半導体チップの間隔を均一に引き伸ばせる点、及び必要な（占有する）装置面積が小さくてコンパクトである点から、突き上げ方式の方が好ましい。 ¡Examples of expanding tape stretching methods include a push-up method and a pulling method. In the push-up method, after the expanded tape is fixed, the expanded tape is stretched by raising the stage having a predetermined shape. The tension method is a method in which the expanded tape is stretched by fixing the expanded tape and then pulling the expanded tape in a predetermined direction in parallel with the installed expanded tape surface. The push-up method is preferable because the distance between the semiconductor chips can be extended uniformly and the required (occupied) device area is small and compact.
　延伸条件は、エキスパンドテープの特性に応じて適宜設定すればよい。例えば、突き上げ方式を採用した場合の突き上げ量（引張り量）は１０ｍｍ～５００ｍｍが好ましく、１０ｍｍ～３００ｍｍがより好ましい。１０ｍｍ以上であると、複数の半導体チップの間隔が広がりやすく、５００ｍｍ以下であると半導体チップの飛散又は位置ずれが起こりづらくなる。
　温度もエキスパンドテープ特性に応じて適宜設定すればよいが、例えば１０℃～２００℃であってもよく、１０℃～１５０℃、２０℃～１００℃であってもよい。温度が１０℃以上であるとエキスパンドテープが延伸しやすくなり、温度が２００℃以下であるとエキスパンドテープの熱膨張又は低弾性化による歪み又はたるみによる半導体チップの位置ずれ（エキスパンドテープと半導体チップ間の剥離）、半導体チップの飛散等が起こりづらくなる。
　突き上げ速度もエキスパンドテープ特性に応じて適宜設定すればよいが、例えば０．１ｍｍ／秒～５００ｍｍ／秒であってもよく、０．１ｍｍ／秒～３００ｍｍ／秒、０．１ｍｍ／秒～２００ｍｍ／秒であってもよい。０．１ｍｍ／秒以上であると生産性が向上する。５００ｍｍ／秒以下であると、半導体チップとエキスパンドテープ間での剥離が生じづらくなる。 The stretching conditions may be appropriately set according to the characteristics of the expanded tape. For example, when the push-up method is adopted, the push-up amount (tensile amount) is preferably 10 mm to 500 mm, and more preferably 10 mm to 300 mm. When it is 10 mm or more, the interval between the plurality of semiconductor chips is likely to be widened, and when it is 500 mm or less, scattering or misalignment of the semiconductor chips is difficult to occur.
The temperature may be appropriately set according to the properties of the expanded tape, but may be, for example, 10 ° C to 200 ° C, 10 ° C to 150 ° C, or 20 ° C to 100 ° C. When the temperature is 10 ° C. or higher, the expanded tape is easily stretched, and when the temperature is 200 ° C. or lower, the semiconductor chip is displaced due to distortion or sag due to thermal expansion or low elasticity of the expanded tape (between the expanded tape and the semiconductor chip). ) And semiconductor chips are less likely to scatter.
The push-up speed may be set as appropriate according to the properties of the expanded tape. For example, it may be 0.1 mm / second to 500 mm / second, such as 0.1 mm / second to 300 mm / second, 0.1 mm / second to 200 mm / second. It may be seconds. Productivity improves that it is 0.1 mm / second or more. When it is 500 mm / second or less, peeling between the semiconductor chip and the expanded tape is difficult to occur.
　第２Ａ工程後の複数の半導体チップの間隔は、半導体チップの領域外に再配線パターン及び接続端子用パッドを設けるために必要なスペースを確保するため、５００μｍ以上が好ましい。高密度化及び高機能化された半導体パッケージでは再配線層の総数も増えるため、半導体チップのより外側に接続端子用パッドを設ける必要がある。このため、半導体チップ間隔は広い方が好ましい。上述の観点から、第２Ａ工程後の複数の半導体チップの間隔は、１ｍｍ以上がより好ましく、２ｍｍ以上が更に好ましい。上限は特に制限はないが、５ｍｍ以下とすることができる。 The interval between the plurality of semiconductor chips after the second step A is preferably 500 μm or more in order to secure a space necessary for providing the rewiring pattern and the connection terminal pads outside the semiconductor chip region. In a semiconductor package with high density and high functionality, the total number of redistribution layers also increases, so it is necessary to provide connection terminal pads outside the semiconductor chip. For this reason, it is preferable that the semiconductor chip interval is wide. From the above viewpoint, the interval between the plurality of semiconductor chips after the 2A step is more preferably 1 mm or more, and further preferably 2 mm or more. The upper limit is not particularly limited, but can be 5 mm or less.
＜第３Ａ工程＞
　延伸されたエキスパンドテープが元の状態に戻ることを防ぐために、エキスパンドテープのテンションを保持する。 <Step 3A>
In order to prevent the stretched expanded tape from returning to its original state, the tension of the expanded tape is maintained.
　エキスパンドテープのテンションを保持する方法は、テンションが保持され、半導体チップの間隔が元に戻らなければ特に制限はない。例えば、グリップリング（株式会社テクノビジョン製）等の固定用ジグを用いて固定する方法、エキスパンドテープの外周部を加熱して収縮させて（ヒートシュリンク）テンションを保持する方法等が挙げられる。 The method of holding the expanded tape tension is not particularly limited as long as the tension is held and the distance between the semiconductor chips is not restored. For example, a method of fixing using a fixing jig such as a grip ring (manufactured by Technovision Co., Ltd.), a method of heating and contracting the outer peripheral portion of the expanded tape (heat shrink), and the like can be mentioned.
＜第４Ａ工程＞
　キャリアに、複数の半導体チップの回路面が固定されるように転写（ラミネート）する。ラミネート方法は特に制限はないが、ロールラミネータ、ダイヤフラム式ラミネータ、真空ロールラミネータ、真空ダイヤフラム式ラミネータ等を採用することができる。 <Step 4A>
The carrier is transferred (laminated) so that the circuit surfaces of the plurality of semiconductor chips are fixed. The laminating method is not particularly limited, and a roll laminator, a diaphragm laminator, a vacuum roll laminator, a vacuum diaphragm laminator, and the like can be employed.
　ラミネート条件は、エキスパンドテープ、半導体チップ及びキャリアの物性及び特性によって適宜設定すればよい。例えば、ロールラミネータであれば、室温（２５℃）～２００℃であってもよく、室温（２５℃）～１５０℃が好ましく、室温（２５℃）～１００℃がより好ましい。室温以上であると、半導体チップがキャリアに転写（ラミネート）しやすくなり、２００℃以下であるとエキスパンドテープの熱膨張又は低弾性化による歪み又はたるみによる半導体チップの位置ずれ（エキスパンドテープと半導体チップ間の剥離）、半導体チップの飛散等が起こりづらくなる。ダイヤフラム式のラミネータであれば、温度条件に関しては、上述のロールラミネータと同様である。圧着時間は５秒～３００秒であってもよく、５秒～２００秒が好ましく、５秒～１００秒がより好ましい。５秒以上であると半導体チップがキャリアに転写（ラミネート）しやすく、３００秒以下であると生産性が向上する。圧力は０．１ＭＰａ～３ＭＰａであってもよく、０．１ＭＰａ～２ＭＰａが好ましく、０．１ＭＰａ～１ＭＰａがより好ましい。０．１ＭＰａ以上であると、半導体チップがキャリアに転写（ラミネート）しやすく、２ＭＰａ以下であると半導体チップへのダメージが軽減される。 ラ ミ ネ ー ト Lamination conditions may be set as appropriate according to the physical properties and characteristics of the expanded tape, semiconductor chip, and carrier. For example, in the case of a roll laminator, it may be room temperature (25 ° C.) to 200 ° C., preferably room temperature (25 ° C.) to 150 ° C., more preferably room temperature (25 ° C.) to 100 ° C. When the temperature is higher than room temperature, the semiconductor chip is easily transferred (laminated) to the carrier, and when the temperature is 200 ° C. or lower, the position of the semiconductor chip is shifted due to distortion or sagging due to thermal expansion or low elasticity of the expanded tape (expanded tape and semiconductor chip). Separation), scattering of the semiconductor chip and the like are less likely to occur. If it is a diaphragm type laminator, it is the same as that of the above-mentioned roll laminator regarding temperature conditions. The pressing time may be 5 seconds to 300 seconds, preferably 5 seconds to 200 seconds, and more preferably 5 seconds to 100 seconds. If it is 5 seconds or more, the semiconductor chip is easily transferred (laminated) to the carrier, and if it is 300 seconds or less, the productivity is improved. The pressure may be 0.1 MPa to 3 MPa, preferably 0.1 MPa to 2 MPa, more preferably 0.1 MPa to 1 MPa. When it is 0.1 MPa or more, the semiconductor chip is easily transferred (laminated) to the carrier, and when it is 2 MPa or less, damage to the semiconductor chip is reduced.
＜第５Ａ工程＞
　複数の半導体チップからエキスパンドテープを剥離（除去）する。 <Step 5A>
The expanded tape is peeled (removed) from the plurality of semiconductor chips.
　エキスパンドテープを剥離する際は、キャリア上に転写された半導体チップが位置ずれを起こしたり、キャリアから剥がれたりしないように、エキスパンドテープとキャリア、エキスパンドテープと半導体チップ、半導体チップとキャリアの密着力は適宜設定する必要がある。例えば、エキスパンドテープと半導体チップの密着力が、半導体チップとキャリアの密着力と同じかそれよりも小さいことが好ましい。 When peeling off the expanded tape, the adhesive force between the expanded tape and the carrier, the expanded tape and the semiconductor chip, and the semiconductor chip and the carrier should be such that the semiconductor chip transferred onto the carrier does not shift or peel off from the carrier. It is necessary to set appropriately. For example, the adhesive force between the expanded tape and the semiconductor chip is preferably the same as or smaller than the adhesive force between the semiconductor chip and the carrier.
　エキスパンドテープ、又はキャリア面にＵＶ硬化機能を付与し、ＵＶを照射することで密着力（接着力）が上下するように設定してもよい。この場合は、ＵＶ照射後（ＵＶ照射工程を追加）にエキスパンドテープを除去する。例えば、第３Ａ工程後にＵＶを照射してエキスパンドテープの密着力（接着力）を下げた後に、キャリアにラミネートして、エキスパンドテープを半導体チップから剥離することができる。これによって半導体チップへのストレスが軽減され、転写を位置ずれなくスムーズに行うことができる。 It may be set so that the adhesive force (adhesive force) is increased or decreased by applying a UV curing function to the expanded tape or the carrier surface and irradiating UV. In this case, the expanded tape is removed after UV irradiation (adding UV irradiation process). For example, after the third A step, UV is irradiated to lower the adhesive force (adhesive force) of the expanded tape, and then the laminated tape is peeled off from the semiconductor chip by laminating on the carrier. As a result, the stress on the semiconductor chip is reduced, and the transfer can be performed smoothly without misalignment.
＜第６Ａ工程＞
　キャリア上の複数の半導体チップを封止材により封止する。 <Step 6A>
A plurality of semiconductor chips on the carrier are sealed with a sealing material.
　封止方法は特に制限はないが、例えば、コンプレッションモールド（封止材形状は液状材、固形材、顆粒材、フィルム材等）、トランスファーモールド（封止材形状は液状材、固形材、顆粒材、フィルム材等）、フィルム状の封止材のラミネート等が挙げられる。 The sealing method is not particularly limited. For example, compression molding (sealing material shape is liquid material, solid material, granule material, film material, etc.), transfer mold (sealing material shape is liquid material, solid material, granule material) , Film material, etc.), and laminating film-like sealing materials.
　第６Ａ工程後に、封止材の物性調整の観点から、ポストキュアを含めた加熱処理工程を入れてもよい。第６Ａ工程後、又は追加の上記加熱処理工程後にキャリアを剥がす必要がある。剥がす際にも、加熱処理、ＵＶ処理工程等を加えてもよい。上述の工程後に、キャリアが半導体チップ及び封止材にダメージを与えることなく剥がせるように、キャリア（キャリア＋粘着層、キャリア＋仮固定材等）の密着力は設定する必要がある。 After the 6th step A, a heat treatment step including post-cure may be added from the viewpoint of adjusting the physical properties of the sealing material. It is necessary to peel off the carrier after Step 6A or after the additional heat treatment step. Also when peeling off, a heat treatment, a UV treatment step or the like may be added. It is necessary to set the adhesion of the carrier (carrier + adhesive layer, carrier + temporary fixing material, etc.) so that the carrier can be peeled off without damaging the semiconductor chip and the sealing material after the above-described steps.
＜第７Ａ工程＞
　封止材で封止された複数の半導体チップからキャリアを剥離する。キャリアを剥離する前に、加熱処理又はＵＶ照射によって、封止材面に接しているキャリア表層に化学的又は機械的な変化を加えて、キャリアを剥がしやすくする工程を導入してもよい。 <Step 7A>
A carrier is peeled from a plurality of semiconductor chips sealed with a sealing material. Before the carrier is peeled off, a process of making the carrier easy to peel off by applying a chemical or mechanical change to the carrier surface layer in contact with the sealing material surface by heat treatment or UV irradiation may be introduced.
　第４Ａ工程～第７Ａ工程において、エキスパンドテープからキャリアに半導体チップを転写することで、封止工程等の加熱工程における耐熱性へのリスクを低減することができる。例えば、エキスパンドテープ上に半導体チップが存在する状態で（キャリアを使用しないで）封止すると、延伸性を有するエキスパンドテープの歪み又は熱膨張による変形等に起因する半導体チップの位置ずれ、飛散等が発生するおそれがある。位置ずれ又はチップ飛散が発生すると、生産性が低下し、高コスト化を招くため、キャリアに半導体チップを転写する必要がある。 In steps 4A to 7A, the semiconductor chip is transferred from the expanded tape to the carrier, whereby the risk of heat resistance in the heating process such as the sealing process can be reduced. For example, if sealing is performed in the state where the semiconductor chip is present on the expanded tape (without using a carrier), the semiconductor chip may be displaced or scattered due to distortion of the expandable expandable tape or deformation due to thermal expansion. May occur. When misalignment or chip scattering occurs, the productivity is reduced and the cost is increased. Therefore, it is necessary to transfer the semiconductor chip to the carrier.
＜第８Ａ工程＞
　封止材により封止された複数の半導体チップにおけるパッドから、再配線パターンを有する再配線層を形成して、半導体チップの領域外に、再配線パターンにより半導体チップに接続された接続端子用パッドを設ける。高密度化及び高機能化が進展している半導体チップでは、端子間隔が狭いため、再配線層を形成して、半導体チップの領域外に接続端子用パッドを設けることでバンプ間隔を広くする（ＦＯ－ＷＬＰ）。これによって、バンプにかかるストレス低下、絶縁性向上、接続信頼性向上等、信頼性が向上する。本工程は、従来公知の方法により行うことができる。 <Step 8A>
A redistribution layer having a redistribution pattern is formed from pads in a plurality of semiconductor chips sealed with a sealing material, and a connection terminal pad connected to the semiconductor chip by the redistribution pattern outside the region of the semiconductor chip Is provided. In semiconductor chips with higher density and higher functionality, since the terminal spacing is narrow, a rewiring layer is formed, and connection terminal pads are provided outside the region of the semiconductor chip to increase the bump spacing ( FO-WLP). As a result, the reliability is improved, such as a reduction in stress applied to the bump, an improvement in insulation, and an improvement in connection reliability. This step can be performed by a conventionally known method.
＜第９Ａ工程＞
　半導体チップ及びこれに接続された接続端子用パッドを一群として個片化し、複数の半導体パッケージを形成する。ブレードでダイシングする場合は、ブレード幅（切削してなくなる部分）も考慮して第２Ａ工程で半導体チップの間隔を設定する必要がある。本工程は、従来公知の方法により行うことができる。 <Step 9A>
The semiconductor chip and the connection terminal pads connected to the semiconductor chip are separated into a group to form a plurality of semiconductor packages. When dicing with a blade, it is necessary to set the interval between the semiconductor chips in the second step A in consideration of the blade width (the portion that is not cut). This step can be performed by a conventionally known method.
　小型化及び薄型化を目的に半導体パッケージの厚みを薄くする場合は、バックグラインド工程（半導体チップの回路面の裏面側の封止材を削って薄くする工程）を導入してもよい。バックグラインド工程は、例えば、第６Ａ工程後、第７Ａ工程後又は第８Ａ工程後に導入することができる。 In the case of reducing the thickness of the semiconductor package for the purpose of downsizing and thinning, a back grinding process (a process of thinning the sealing material on the back side of the circuit surface of the semiconductor chip) may be introduced. The back grinding process can be introduced, for example, after the 6A process, after the 7A process, or after the 8A process.
　次に各工程で用いられる材料について説明する。 Next, the materials used in each process will be described.
（エキスパンドテープ）
　第１の半導体装置の製造方法に用いることができるエキスパンドテープは、複数の半導体チップの間隔を広げることができる延伸性を有していれば特に制限はない。第２Ａ工程後（半導体チップの間隔を広げた後）のＭＤとＴＤのチップ間隔が均一であることが好ましいが、第６Ａ工程後（封止後）に半導体チップ及びこれに接続された接続端子用パッドを一群として個片化する際に、半導体チップへのダメージがない状態でダイシングが可能であれば（ブレードが半導体チップにダメージを与えなければ）、ＭＤとＴＤの幅は均一でなくてもよい。ダイシングの際に、ＭＤとＴＤのダイシング間隔幅は同じでなくてもよい。ただし、ＭＤのライン同士、ＴＤのライン同士は均一であることが好ましい。 (Expanding tape)
The expandable tape that can be used in the first method for manufacturing a semiconductor device is not particularly limited as long as it has stretchability that can widen the interval between a plurality of semiconductor chips. It is preferable that the MD and TD chip intervals after the 2A step (after increasing the interval between the semiconductor chips) are uniform, but after the 6A step (after sealing), the semiconductor chip and the connection terminals connected thereto. If the dicing is possible without damaging the semiconductor chip when separating the pads for the group as a group (if the blade does not damage the semiconductor chip), the width of MD and TD is not uniform. Also good. At the time of dicing, the dicing interval width of MD and TD may not be the same. However, MD lines and TD lines are preferably uniform.
　エキスパンドテープは、延伸性に大きく寄与する基材フィルム（基材層）、粘着力を制御する粘着層等、複数の層構造であってもよい。 The expanded tape may have a plurality of layer structures such as a base film (base layer) that greatly contributes to stretchability and an adhesive layer that controls the adhesive strength.
　基材フィルムは、延伸性、テンション保持工程（第３Ａ工程）後に半導体チップ間隔を保持する安定性があれば特に制限はない。 The substrate film is not particularly limited as long as it has stretchability and stability for holding the semiconductor chip interval after the tension holding step (step 3A).
　基材フィルムは、ポリエチレンテレフタレートフィルム等のポリエステル系フィルム；ポリテトラフルオロエチレンフィルム、ポリエチレンフィルム、ポリプロピレンフィルム、ポリメチルペンテンフィルム、ポリビニルアセテートフィルム、及びポリ－４－メチルペンテン－１等のα－オレフィンの単独重合体及びそれらの共重合体、並びに上記単独重合体又は上記共重合体のアイオノマーを含むポリオレフィン系フィルム；ポリ塩化ビニルフィルム；及びポリイミドフィルム；ウレタン樹脂フィルムなどの各種プラスチックフィルムであってよい。上記基材フィルムは、単層のフィルムに限らず、上記プラスチックフィルムを２種以上又は同種のプラスチックフィルムを２つ以上組み合わせて得られる多層のフィルムであってもよい。 The base film is a polyester film such as a polyethylene terephthalate film; a polytetrafluoroethylene film, a polyethylene film, a polypropylene film, a polymethylpentene film, a polyvinyl acetate film, and an α-olefin such as poly-4-methylpentene-1. Polyolefin films containing homopolymers and copolymers thereof, and the above homopolymers or ionomers of the above copolymers; polyvinyl chloride films; and polyimide films; various plastic films such as urethane resin films. The base film is not limited to a single layer film, and may be a multilayer film obtained by combining two or more plastic films or two or more plastic films of the same type.
　上記基材フィルムは、延伸性の観点から、ポリオレフィンフィルム又はウレタン樹脂フィルムであることが好ましい。基材フィルムは、必要に応じて、ブロッキング防止剤等の各種添加剤を含んでもよい。 The base film is preferably a polyolefin film or a urethane resin film from the viewpoint of stretchability. The base film may contain various additives such as an anti-blocking agent as necessary.
　上記基材フィルムの厚みは、必要に応じて適宜設定すればよいが、５０μｍ～５００μｍが好ましい。５０μｍより薄いと延伸性が低下し、５００μｍより大きいと歪みが発生しやすくなったり、取り扱い性が低下したりする等、不具合が生じる。 The thickness of the base film may be appropriately set as necessary, but is preferably 50 μm to 500 μm. If the thickness is less than 50 μm, the stretchability is deteriorated, and if it is more than 500 μm, problems such as distortion is likely to occur and handling properties are deteriorated.
　上記基材フィルムの厚みは、作業性を損なわない範囲で適宜選択される。ただし、粘着層を構成する粘着剤として、高エネルギー線（中でも、紫外線）硬化性粘着剤を用いる場合は、その高エネルギー線の透過を阻害しない厚さにする必要がある。このような観点から、基材フィルムの厚さは、通常は１０～５００μｍであってもよく、５０～４００μｍが好ましく、７０～３００μｍがより好ましい。
　基材層を複数の基材フィルムから構成する場合、基材層全体の厚さが上記範囲内となるように調整することが好ましい。基材フィルムは、粘着層との密着性を向上させるために、必要に応じて、化学的又は物理的に表面処理を施したものであってもよい。上記表面処理としては、例えば、コロナ処理、クロム酸処理、オゾン暴露、火炎暴露、高圧電撃暴露、イオン化放射線処理等が挙げられる。 The thickness of the base film is appropriately selected within a range that does not impair workability. However, when a high energy ray (in particular, ultraviolet ray) curable pressure sensitive adhesive is used as the pressure sensitive adhesive constituting the pressure sensitive adhesive layer, it is necessary to have a thickness that does not inhibit the transmission of the high energy ray. From such a viewpoint, the thickness of the base film may be usually 10 to 500 μm, preferably 50 to 400 μm, and more preferably 70 to 300 μm.
When the substrate layer is composed of a plurality of substrate films, it is preferable to adjust so that the thickness of the entire substrate layer is within the above range. The base film may be subjected to a chemical or physical surface treatment as necessary in order to improve the adhesion with the adhesive layer. Examples of the surface treatment include corona treatment, chromic acid treatment, ozone exposure, flame exposure, high piezoelectric impact exposure, and ionizing radiation treatment.
　粘着層は、粘着力を制御する（工程毎に半導体チップの位置ずれ、飛散が起きないように設定）ことができれば、特に制限はない。 The adhesive layer is not particularly limited as long as the adhesive force can be controlled (setting so that the semiconductor chip is not displaced or scattered for each process).
　粘着層は、室温で粘着力があり、半導体チップに対し密着力を有する粘着剤成分から構成することが好ましい。粘着層を構成する粘着剤成分のベース樹脂の一例としては、アクリル樹脂、合成ゴム、天然ゴム、ポリイミド樹脂等が挙げられる。
　粘着剤成分の糊残りを減少させる観点から、上記ベース樹脂は、他の添加剤と反応し得る官能基(水酸基、カルボキシル基等)を有することが好ましい。粘着剤成分として、紫外線、放射線等の高エネルギー線、又は熱によって硬化する樹脂を使用してもよい。このような硬化性樹脂を使用した場合、樹脂を硬化させることによって粘着力を低下させることができる。また、粘着力を調整するため、上記粘着剤成分は、上記ベース樹脂の官能基と架橋反応できる架橋剤を含んでもよい。架橋剤は、エポキシ基、イソシアネート基、アジリジン基、及びメラニン基からなる群から選ばれる少なくとも１種の官能基を有することが好ましい。これらの架橋剤は、単独で使用してもよいし、２種以上を併用してもよい。
　また、反応速度が遅い場合は、必要に応じて、アミン、スズ等の触媒を使用してもよい。その他、粘着特性を調整するために、上記粘着剤成分は、ロジン系、テルペン樹脂等のタッキファイヤー、及び各種界面活性剤等の任意成分を適宜含有してもよい。 The pressure-sensitive adhesive layer is preferably composed of a pressure-sensitive adhesive component that has adhesive strength at room temperature and has adhesion to the semiconductor chip. Examples of the base resin of the pressure-sensitive adhesive component that constitutes the pressure-sensitive adhesive layer include acrylic resin, synthetic rubber, natural rubber, and polyimide resin.
From the viewpoint of reducing the adhesive residue of the pressure-sensitive adhesive component, the base resin preferably has a functional group (such as a hydroxyl group or a carboxyl group) that can react with other additives. As the adhesive component, high energy rays such as ultraviolet rays and radiation, or a resin curable by heat may be used. When such a curable resin is used, the adhesive strength can be reduced by curing the resin. Moreover, in order to adjust adhesive force, the said adhesive component may contain the crosslinking agent which can carry out a crosslinking reaction with the functional group of the said base resin. The crosslinking agent preferably has at least one functional group selected from the group consisting of an epoxy group, an isocyanate group, an aziridine group, and a melanin group. These crosslinking agents may be used alone or in combination of two or more.
Moreover, when reaction rate is slow, you may use catalysts, such as an amine and tin, as needed. In addition, in order to adjust the adhesive property, the adhesive component may appropriately contain rosin-based, tackifiers such as terpene resins, and optional components such as various surfactants.
　粘着層の厚さは、通常は１～１００μｍであり、２～５０μｍが好ましく、５～４０μｍがより好ましい。粘着層の厚さを１μｍ以上にすることによって、半導体チップとの十分な粘着力を確保することができるため、第２Ａ工程の際（半導体チップ間隔を広げる）に半導体のチップの飛散を抑制することが容易となる。一方、１００μｍを超える厚さとしても、特性において利点はなく、不経済となる。 The thickness of the adhesive layer is usually 1 to 100 μm, preferably 2 to 50 μm, more preferably 5 to 40 μm. By setting the thickness of the adhesive layer to 1 μm or more, sufficient adhesive force with the semiconductor chip can be ensured, so that the scattering of the semiconductor chip is suppressed during the 2A step (increase the interval between the semiconductor chips). It becomes easy. On the other hand, even if the thickness exceeds 100 μm, there is no advantage in characteristics and it becomes uneconomical.
　粘着層が１０μｍ以上であると、ダイシングテープを用いずに、エキスパンドテープ上で半導体ウエハをダイシングしても基材フィルムにダメージ（切り込み等）が入らないため、第１Ａ工程において、ダイシングテープ上で半導体ウエハをダイシングしてエキスパンドテープに転写する（貼り付ける）工程を省略することができる。 If the adhesive layer is 10 μm or more, the substrate film will not be damaged (notched) even if the semiconductor wafer is diced on the expanded tape without using the dicing tape. The step of dicing the semiconductor wafer and transferring (attaching) it to the expanded tape can be omitted.
（エキスパンドテープの作製方法）
　エキスパンドテープは、当技術分野で周知の技術に沿って製造することができる。例えば、以下の方法に従って製造することができる。保護フィルムの上に、ナイフコート法、ロールコート法、スプレーコート法、グラビアコート法、バーコート法、カーテンコート法等によって粘着剤成分及び溶媒を含むワニスを塗工し、溶媒を除去することによって粘着層を形成する。具体的には、５０～２００℃、０．１～９０分間の加熱を行うことが好ましい。各工程でのボイド発生又は粘度調整に影響がなければ、有機溶媒が１．５％以下となるまで揮発する条件とすることが好ましい。
　作製した粘着層付保護フィルムと、基材フィルムを、常温～６０℃の温度条件下で、粘着層と基材フィルムが対向するように積層する。 (Method for producing expanded tape)
Expandable tapes can be manufactured according to techniques well known in the art. For example, it can be produced according to the following method. By applying a varnish containing an adhesive component and a solvent on the protective film by knife coating, roll coating, spray coating, gravure coating, bar coating, curtain coating, etc., and removing the solvent An adhesive layer is formed. Specifically, it is preferable to perform heating at 50 to 200 ° C. for 0.1 to 90 minutes. If there is no influence on void generation or viscosity adjustment in each step, it is preferable that the conditions are such that the organic solvent volatilizes to 1.5% or less.
The produced protective film with an adhesive layer and the substrate film are laminated so that the adhesive layer and the substrate film face each other under a temperature condition of room temperature to 60 ° C.
　エキスパンドテープ（基材フィルム、もしくは基材フィルム＋粘着層）は保護フィルムを剥がして使用する。 ¡Expand tape (base film or base film + adhesive layer) is used after peeling off the protective film.
　保護フィルムとしては、例えば、Ａ－６３（帝人デュポンフィルム株式会社製、離型処理剤：変性シリコーン系）、Ａ－３１（帝人デュポンフィルム株式会社製、離型処理剤：Ｐｔ系シリコーン系）等が挙げられる。
　保護フィルムの厚さは、作業性を損なわない範囲で適宜選択され、通常は、経済的観点から１００μｍ以下であることが好ましい。上記保護フィルムの厚さは、１０～７５μｍが好ましく、２５～５０μｍがより好ましい。上記保護フィルムの厚さが１０μｍ以上であれば、エキスパンドテープの作製時にフィルムが破れる等の不具合が起こり難い。また、上記保護フィルムの厚さが７５μｍ以下であれば、エキスパンドテープの使用時に保護フィルムを容易に剥離することができる。 Examples of the protective film include A-63 (manufactured by Teijin DuPont Films Ltd., release agent: modified silicone), A-31 (manufactured by Teijin DuPont Films Ltd., mold release agent: Pt silicone), etc. Is mentioned.
The thickness of the protective film is appropriately selected within a range that does not impair the workability, and is usually preferably 100 μm or less from an economical viewpoint. The thickness of the protective film is preferably 10 to 75 μm, more preferably 25 to 50 μm. When the thickness of the protective film is 10 μm or more, problems such as film tearing are difficult to occur during production of an expanded tape. Moreover, if the thickness of the said protective film is 75 micrometers or less, a protective film can be easily peeled at the time of use of an expanded tape.
（キャリア）
　キャリアは、転写時の温度及び圧力に耐えられること（チップが破損しないこと、チップ間隔が変わらないこと）、また、第６Ａ工程の封止時の温度及び圧力にも耐えられることができれば特に制限はない。例えば、封止温度が１００～２００℃の場合、その温度領域に耐えうる耐熱性があることが好ましい。また、熱膨張率が１００ｐｐｍ／℃以下が好ましく、５０ｐｐｍ／℃以下がより好ましく、２０ｐｐｍ／℃以下が更に好ましい。熱膨張率が大きいと半導体チップの位置ずれ等の不具合が発生する。また、熱膨張率は、半導体チップよりも熱膨張率が小さいと歪み又は反りが生じるため、３ｐｐｍ／℃以上が好ましい。 (Career)
The carrier is particularly limited as long as it can withstand the temperature and pressure at the time of transfer (the chip does not break, the chip interval does not change) and can withstand the temperature and pressure at the time of sealing in the 6A process. There is no. For example, when the sealing temperature is 100 to 200 ° C., it is preferably heat resistant to withstand that temperature range. The coefficient of thermal expansion is preferably 100 ppm / ° C. or less, more preferably 50 ppm / ° C. or less, and further preferably 20 ppm / ° C. or less. If the coefficient of thermal expansion is large, problems such as misalignment of the semiconductor chip occur. The thermal expansion coefficient is preferably 3 ppm / ° C. or higher because distortion or warpage occurs when the thermal expansion coefficient is smaller than that of the semiconductor chip.
　キャリアの材質としては、特に制限はないが、シリコン（ウエハ）、ガラス、ＳＵＳ、鉄、Ｃｕ等の板、ガラスエポキシ基板などが挙げられる。 The material of the carrier is not particularly limited, and examples thereof include silicon (wafer), glass, SUS, iron, Cu plates, and a glass epoxy substrate.
　キャリアの厚みは１００μｍ～５０００μｍであってもよく、１００μｍ～４０００μｍが好ましく、１００μｍ～３０００μｍがより好ましい。１００μｍ以上であると取り扱い性が向上する。厚くても格段の取り扱い性向上が見込めるわけではなく、経済面から考慮して５０００μｍ以下であればよい。 The thickness of the carrier may be 100 μm to 5000 μm, preferably 100 μm to 4000 μm, and more preferably 100 μm to 3000 μm. When it is 100 μm or more, handleability is improved. Even if it is thick, a remarkable improvement in handling is not expected, and it may be 5000 μm or less in consideration of economy.
　キャリアは、複数の層から成っていてもよい。上述の耐熱性及び取り扱い性を担う層に加えて、密着力制御を付与する観点から、粘着層又は仮固定材をラミネートした層があってもよい。密着力は半導体チップ又はエキスパンドテープの密着力を考慮して、適宜設定すればよい。厚みも特に制限はないが、例えば、１μｍ～３００μｍであってもよく、１μｍ～２００μｍが好ましい。１μｍ以上とすることで半導体チップとの十分な粘着力を確保することができる。一方、３００μｍを超える厚さとしても、特性において利点はなく、不経済となる。 The carrier may consist of multiple layers. In addition to the layers responsible for heat resistance and handleability as described above, there may be a layer obtained by laminating an adhesive layer or a temporary fixing material from the viewpoint of imparting adhesion control. The adhesion force may be set as appropriate in consideration of the adhesion force of the semiconductor chip or the expanded tape. The thickness is not particularly limited, but may be, for example, 1 μm to 300 μm, and preferably 1 μm to 200 μm. By setting the thickness to 1 μm or more, sufficient adhesive strength with the semiconductor chip can be ensured. On the other hand, even if the thickness exceeds 300 μm, there is no advantage in characteristics and it becomes uneconomical.
（封止材（モールド材））
　封止方法は特に制限はないが、例えば、コンプレッションモールド（封止材形状は液状材、固形材、顆粒材、フィルム材等）、トランスファーモールド（封止材形状は液状材、固形材、顆粒材、フィルム材等）、フィルム状の封止材のラミネート等が挙げられる。 (Encapsulant (mold material))
The sealing method is not particularly limited. For example, compression molding (sealing material shape is liquid material, solid material, granule material, film material, etc.), transfer mold (sealing material shape is liquid material, solid material, granule material) , Film material, etc.), and laminating film-like sealing materials.
　封止材料形状、特性及び封止条件は、上述の封止方法毎に適宜設定すればよい。封止の際にキャリア上の半導体チップが移動したり剥がれたり、半導体チップにダメージがかからないように封止材料形状、特性及び封止条件は適宜設定する必要がある。 The shape, characteristics, and sealing conditions of the sealing material may be set as appropriate for each sealing method described above. It is necessary to appropriately set the sealing material shape, characteristics, and sealing conditions so that the semiconductor chip on the carrier does not move or peel off at the time of sealing and the semiconductor chip is not damaged.
　例えば、封止温度は８０℃～２２０℃が好ましく、９０℃～２１０℃がより好ましく、１００℃～２００℃が更に好ましい。封止温度が８０℃以上であると、半導体チップ周辺の充填不足を十分抑制できる。封止温度が２２０℃以下であると、封止材の硬化が早すぎすることによる未充填、封止後の反り量の増加等を防止することができる。 For example, the sealing temperature is preferably 80 ° C. to 220 ° C., more preferably 90 ° C. to 210 ° C., and still more preferably 100 ° C. to 200 ° C. When the sealing temperature is 80 ° C. or higher, insufficient filling around the semiconductor chip can be sufficiently suppressed. When the sealing temperature is 220 ° C. or lower, it is possible to prevent unfilling due to the curing of the sealing material being too early, an increase in the amount of warping after sealing, and the like.
　封止工程（第６Ａ工程）後、封止材の物性調整の観点から、ポストキュアを含めた加熱処理工程を入れてもよい。ポストキュアであれば、１００℃～２００℃、１０分～５時間であり、封止材の硬化特性によって設定する。反り抑制を目的とした加熱処理工程が必要な場合は、ポストキュア後にさらに、ポストキュアよりも低い温度（２００℃以下）で１０分～３時間処理すればよい。 After the sealing step (step 6A), a heat treatment step including post-cure may be added from the viewpoint of adjusting the physical properties of the sealing material. In the case of post-cure, it is 100 ° C. to 200 ° C., 10 minutes to 5 hours, and is set according to the curing characteristics of the sealing material. When a heat treatment step for suppressing warpage is necessary, after the post cure, the heat treatment may be performed at a temperature lower than the post cure (200 ° C. or lower) for 10 minutes to 3 hours.
［第２の半導体装置の製造方法］
　本実施形態の第２の半導体装置の製造方法は、
　回路面にパッドが設けられた半導体チップを有する半導体装置の製造方法であって、
　エキスパンドテープと、当該エキスパンドテープ上に回路面が固定された複数の半導体チップと、を準備する第１Ｂ工程と、
　エキスパンドテープを延伸することにより、エキスパンドテープ上に固定された複数の半導体チップの間隔を広げる第２Ｂ工程と、
　延伸されたエキスパンドテープのテンションを保持する第３Ｂ工程と、
　キャリアに、複数の半導体チップの回路面とは反対側の面が固定されるように転写する第４Ｂ工程と、
　複数の半導体チップからエキスパンドテープを剥離する第５Ｂ工程と、
　キャリア上の複数の半導体チップを封止材により封止する第６Ｂ工程と、
　封止材を研磨してパッドを露出させる第７Ｂ工程と、
　封止材により封止された複数の半導体チップからキャリアを剥離する第８Ｂ工程と、
　封止材により封止された複数の半導体チップにおけるパッドから、再配線パターンを有する再配線層を形成して、半導体チップの領域外に、再配線パターンにより半導体チップに接続された接続端子用パッドを設ける第９Ｂ工程と、
　半導体チップ及びこれに接続された接続端子用パッドを一群として個片化し、複数の半導体パッケージを形成する第１０Ｂ工程と、
を備える。 [Second Semiconductor Device Manufacturing Method]
The manufacturing method of the second semiconductor device of this embodiment is as follows:
A method of manufacturing a semiconductor device having a semiconductor chip provided with pads on a circuit surface,
A first B step of preparing an expanded tape and a plurality of semiconductor chips each having a circuit surface fixed on the expanded tape;
A second B step of extending the interval between the plurality of semiconductor chips fixed on the expanded tape by stretching the expanded tape;
Step 3B for maintaining the tension of the stretched expanded tape;
A 4B step of transferring the carrier so that the surface opposite to the circuit surface of the plurality of semiconductor chips is fixed;
A 5B step of peeling the expanded tape from the plurality of semiconductor chips;
A 6B step of sealing a plurality of semiconductor chips on the carrier with a sealing material;
A 7B step of polishing the sealing material to expose the pad;
An 8B step of peeling the carrier from the plurality of semiconductor chips sealed by the sealing material;
A redistribution layer having a redistribution pattern is formed from pads in a plurality of semiconductor chips sealed with a sealing material, and a connection terminal pad connected to the semiconductor chip by the redistribution pattern outside the region of the semiconductor chip A 9B step of providing
A 10B step of dividing the semiconductor chip and the connection terminal pads connected to the semiconductor chip into a group to form a plurality of semiconductor packages;
Is provided.
　本実施形態の第２の半導体装置の製造方法によれば、パッケージ面積が半導体チップ面積よりも大きく、チップの外側まで端子を広げることができる半導体パッケージ（ＦＯ－ＷＬＰ）を製造することが可能となる。本実施形態の第２の半導体装置の製造方法によれば、本実施形態の第１の半導体装置の製造方法と同様に、従来のＦＯ－ＷＬＰの製造方法における問題を解消することができる。 According to the second semiconductor device manufacturing method of the present embodiment, it is possible to manufacture a semiconductor package (FO-WLP) in which the package area is larger than the semiconductor chip area and the terminals can be extended to the outside of the chip. Become. According to the second semiconductor device manufacturing method of the present embodiment, the problem in the conventional FO-WLP manufacturing method can be solved in the same manner as the first semiconductor device manufacturing method of the present embodiment.
　上述の第１Ｂ工程～第１０Ｂ工程について、図４～７に基づいて説明する。図４は、第１Ｂ工程～第４Ｂ工程の一実施形態を説明するための模式断面図であり、図５は、第５Ｂ工程～第８Ｂ工程の一実施形態を説明するための模式断面図であり、図６は、第７Ｂ工程及び第８Ｂ工程の他の実施形態を説明するための模式断面図であり、図７は、第９Ｂ工程及び第１０Ｂ工程の一実施形態を説明するための模式断面図である。 The above-described 1B to 10B steps will be described with reference to FIGS. FIG. 4 is a schematic cross-sectional view for explaining one embodiment of the first to fourth steps, and FIG. 5 is a schematic cross-sectional view for explaining one embodiment of the fifth to eighth step. FIG. 6 is a schematic cross-sectional view for explaining another embodiment of the 7B step and the 8B step, and FIG. 7 is a schematic view for explaining one embodiment of the 9B step and the 10B step. It is sectional drawing.
　まず、第１Ｂ工程では、エキスパンドテープ１と、エキスパンドテープ１上に固定された複数の半導体チップ２とを準備する。エキスパンドテープ１は、粘着層１ａと基材フィルム１ｂとを有し、粘着層１ａが半導体チップ２と接する。また、半導体チップ２は、パッド（回路）３が設けられた回路面を有し、回路面がエキスパンドテープ１に固定されている（図４（ａ））。なお、複数の半導体チップ２は、間隔を置いて配置されている。また、固定の際は、パッド３がエキスパンドテープ１に埋め込まれていてもよい。
　第２Ｂ工程では、エキスパンドテープ１を延伸することにより、エキスパンドテープ１上に固定された、複数の半導体チップ２の間隔を広げる（図４（ｂ））。
　第３Ｂ工程では、延伸されたエキスパンドテープ１を、固定用ジグ４を用いて固定することにより、エキスパンドテープ１のテンションを保持する（図４（ｃ））。
　第４Ｂ工程では、キャリア５に、複数の半導体チップ２の回路面とは反対側の面が固定されるように転写する（図４（ｄ））。
　第５Ｂ工程では、複数の半導体チップ２から、エキスパンドテープ１を剥離する（図５（ａ））。
　第６Ｂ工程では、キャリア５上の複数の半導体チップ２を封止材６により封止する（図５（ｂ））。この際、半導体チップ２の回路面とは反対側の面がキャリア５と接しているので、この面は封止されず、半導体チップ２の回路面及び４側面の計５面が封止される。
　第７Ｂ工程では、封止材６を研磨してパッド３を露出させる。
　第８Ｂ工程では、封止材６で封止された複数の半導体チップ２からキャリア５を剥離する。
　なお、第７Ｂ工程と第８Ｂ工程の順番は入れ替えることができる。すなわち、封止材６を研磨してパッド３を露出させた（図５（ｃ））後に、封止材６で封止された複数の半導体チップ２からキャリア５を剥離してもよく（図５（ｄ））、封止材６で封止された複数の半導体チップ２からキャリア５を剥離した（図６（ａ））後に、封止材６を研磨してパッド３を露出させてもよい（図６（ｂ））。
　図７（ａ）は、図５（ｄ）又は図６（ｂ）の拡大図である。
　第９Ｂ工程では、封止材６により封止された複数の半導体チップ２におけるパッド３から、再配線パターン７を有する再配線層８を形成して、半導体チップ２の領域外に、再配線パターン７により半導体チップ２に接続された接続端子用パッド９を設ける（図７（ｂ））。
　第１０Ｂ工程では、半導体チップ２及びこれに接続された接続端子用パッド９を一群として個片化し、複数の半導体パッケージ１０を形成する（図７（ｃ））。 First, in the 1B step, an expanded tape 1 and a plurality of semiconductor chips 2 fixed on the expanded tape 1 are prepared. The expanded tape 1 has an adhesive layer 1 a and a base film 1 b, and the adhesive layer 1 a is in contact with the semiconductor chip 2. The semiconductor chip 2 has a circuit surface provided with pads (circuits) 3, and the circuit surface is fixed to the expanded tape 1 (FIG. 4A). The plurality of semiconductor chips 2 are arranged at intervals. Further, the pad 3 may be embedded in the expanded tape 1 at the time of fixing.
In the 2B step, the expanded tape 1 is stretched to widen the intervals between the plurality of semiconductor chips 2 fixed on the expanded tape 1 (FIG. 4B).
In the 3B step, the expanded tape 1 is fixed by using the fixing jig 4 to maintain the tension of the expanded tape 1 (FIG. 4C).
In the 4B step, transfer is performed to the carrier 5 so that the surface opposite to the circuit surface of the plurality of semiconductor chips 2 is fixed (FIG. 4D).
In the 5B step, the expanded tape 1 is peeled from the plurality of semiconductor chips 2 (FIG. 5A).
In the 6B step, the plurality of semiconductor chips 2 on the carrier 5 are sealed with the sealing material 6 (FIG. 5B). At this time, since the surface opposite to the circuit surface of the semiconductor chip 2 is in contact with the carrier 5, this surface is not sealed, and the circuit surface and the four side surfaces of the semiconductor chip 2 are sealed in total. .
In the seventh step B, the sealing material 6 is polished to expose the pad 3.
In the 8B step, the carrier 5 is peeled from the plurality of semiconductor chips 2 sealed with the sealing material 6.
In addition, the order of the 7B process and the 8B process can be switched. That is, after polishing the sealing material 6 to expose the pad 3 (FIG. 5C), the carrier 5 may be peeled from the plurality of semiconductor chips 2 sealed with the sealing material 6 (FIG. 5). 5 (d)), after the carrier 5 is peeled from the plurality of semiconductor chips 2 sealed with the sealing material 6 (FIG. 6A), the sealing material 6 may be polished to expose the pad 3. Good (FIG. 6B).
Fig.7 (a) is an enlarged view of FIG.5 (d) or FIG.6 (b).
In the 9B step, the rewiring layer 8 having the rewiring pattern 7 is formed from the pads 3 in the plurality of semiconductor chips 2 sealed with the sealing material 6, and the rewiring pattern is outside the region of the semiconductor chip 2. 7 is provided with a connection terminal pad 9 connected to the semiconductor chip 2 (FIG. 7B).
In the 10B step, the semiconductor chip 2 and the connection terminal pads 9 connected to the semiconductor chip 2 are separated into a group to form a plurality of semiconductor packages 10 (FIG. 7C).
　なお、上述の第１Ｂ工程～第６Ｂ工程は、それぞれ上述の第１Ａ工程～第６Ａ工程と同様の方法で実施することができ、第８Ｂ工程～第１０Ｂ工程は、それぞれ上述の第７Ｂ工程～第９Ｂ工程と同様の方法で実施することができる。第７Ｂ工程では、封止材を研磨してパッドを露出させる。研磨は従来公知の研磨装置等を用いて行うことができる。なお、第６Ｂ工程において回路面のパッドが露出した状態で封止できたときには、第７Ｂ工程は必ずしも設けなくともよい。 The above-described 1B to 6B steps can be carried out in the same manner as the above-mentioned 1A to 6A steps, respectively, and the 8B to 10B steps are respectively the 7B to 7B steps. It can be carried out by the same method as in Step 9B. In step 7B, the sealing material is polished to expose the pad. Polishing can be performed using a conventionally known polishing apparatus or the like. Note that the 7B step is not necessarily provided when the sealing can be performed with the pads on the circuit surface exposed in the 6B step.
　また、各工程で用いられる材料としては、第１の半導体装置の製造方法における材料と同様のものを用いることができるが、キャリア５に関しては、半導体チップの回路面とは反対側の面を保護する観点から、上述の耐熱性及び取り扱い性を担う層の上に、封止材及びチップを保護可能な材料を塗工、スピンコート、ラミネート等で積層してなる層を有するものをキャリアとしてもよい。 In addition, as the material used in each process, the same material as that in the first semiconductor device manufacturing method can be used. However, with respect to the carrier 5, the surface opposite to the circuit surface of the semiconductor chip is protected. In view of the above, a carrier having a layer formed by laminating a material capable of protecting the sealing material and the chip by coating, spin coating, laminating, etc. on the above-mentioned layer bearing heat resistance and handleability may be used as a carrier. Good.
［第３の半導体装置の製造方法］
　本実施形態の第３の半導体装置の製造方法は、
　回路面にパッドが設けられた半導体チップを有する半導体装置の製造方法であって、
　エキスパンドテープと、当該エキスパンドテープ上に回路面とは反対側の面が固定された複数の半導体チップと、を準備する第１Ｃ工程と、
　エキスパンドテープを延伸することにより、エキスパンドテープ上に固定された複数の半導体チップの間隔を広げる第２Ｃ工程と、
　延伸されたエキスパンドテープのテンションを保持する第３Ｃ工程と、
　キャリアに、複数の半導体チップの回路面が固定されるように転写する第４Ｃ工程と、
　複数の半導体チップからエキスパンドテープを剥離する第５Ｃ工程と、
　キャリア上の複数の半導体チップを封止材により封止する第６Ｃ工程と、
　封止材により封止された複数の半導体チップからキャリアを剥離する第７Ｃ工程と、
　封止材により封止された複数の半導体チップを、半導体チップ毎に個片化し、複数の半導体パッケージを形成する第８Ｃ工程と、
を備える。 [Third Semiconductor Device Manufacturing Method]
The third method for manufacturing a semiconductor device of this embodiment is as follows:
A method of manufacturing a semiconductor device having a semiconductor chip provided with pads on a circuit surface,
A first C step of preparing an expanded tape and a plurality of semiconductor chips each having a surface opposite to the circuit surface fixed on the expanded tape;
A second C step of extending the interval between the plurality of semiconductor chips fixed on the expanded tape by stretching the expanded tape;
Step 3C for maintaining the tension of the stretched expanded tape,
A 4C step of transferring the carrier so that the circuit surfaces of the plurality of semiconductor chips are fixed to the carrier;
5C step of peeling the expanded tape from a plurality of semiconductor chips,
A 6C step of sealing a plurality of semiconductor chips on the carrier with a sealing material;
A 7C step of peeling the carrier from the plurality of semiconductor chips sealed by the sealing material;
A plurality of semiconductor chips sealed with a sealing material are divided into pieces for each semiconductor chip to form a plurality of semiconductor packages; and
Is provided.
　以下、上述の第１Ｃ工程～第８Ｃ工程について、図８～１０に基づいて説明する。図８は、第１Ｃ工程～第４Ｃ工程の一実施形態を説明するための模式断面図であり、図９は、第５Ｃ工程～第８Ｃ工程の一実施形態を説明するための模式断面図であり、図１０は、第４Ｃ工程～第８Ｃ工程の他の実施形態を説明するための模式断面図である。 Hereinafter, the first to eighth steps C to C will be described with reference to FIGS. FIG. 8 is a schematic cross-sectional view for explaining an embodiment of the 1C to 4C steps, and FIG. 9 is a schematic cross-sectional view for explaining an embodiment of the 5C to 8C steps. FIG. 10 is a schematic cross-sectional view for explaining another embodiment of Steps 4C to 8C.
　まず、第１Ｃ工程では、エキスパンドテープ１と、エキスパンドテープ１上に固定された複数の半導体チップ２とを準備する。エキスパンドテープ１は、粘着層１ａと基材フィルム１ｂとを有し、粘着層１ａが半導体チップ２と接する。また、半導体チップ２は、パッド（回路）３が設けられた回路面を有し、回路面とは反対側の面がエキスパンドテープ１に固定されている（図８（ａ））。なお、複数の半導体チップ２は、間隔を置いて配置されている。
　第２Ｃ工程では、エキスパンドテープ１を延伸することにより、エキスパンドテープ１上に固定された、複数の半導体チップ２の間隔を広げる（図８（ｂ））。
　第３Ｃ工程では、延伸されたエキスパンドテープ１を、固定用ジグ４を用いて固定することにより、エキスパンドテープ１のテンションを保持する（図８（ｃ））。
　第４Ｃ工程では、キャリア５に、複数の半導体チップ２の回路面が固定されるように転写する。なお、転写の際には、パッド３がキャリア５に完全に埋め込まれて、半導体チップ２の回路面がキャリア５に接していてもよく（図８（ｄ））、パッド３の一部のみがキャリア５に埋め込まれ、又はパッド３の端面のみがキャリア５と接し、半導体チップ２の回路面とキャリア５との間に隙間が存在してもよい（図１０（ａ））。
　第５Ｃ工程では、複数の半導体チップ２から、エキスパンドテープ１を剥離する（図９（ａ）又は図１０（ｂ））。
　第６Ｃ工程では、キャリア５上の複数の半導体チップ２を封止材６により封止する。なお、第５Ｃ工程後に半導体チップ２の回路面がキャリア５に接する場合（図９（ａ））には、回路面は封止されず、半導体チップ２の回路面とは反対側の面及び４側面の計５面が封止される（図９（ｂ））。一方、第５Ｃ工程後に半導体チップ２の回路面とキャリア５との間に、封止材６が流入するのに十分な隙間が存在する場合（図１０（ｂ））には、回路面も封止され、半導体チップ２の６面全てが封止される（図１０（ｃ））。
　第７Ｃ工程では、封止材６で封止された複数の半導体チップ２からキャリア５を剥離する（図９（ｃ）又は図１０（ｄ））。
　第８Ｃ工程では、封止材６により封止された複数の半導体チップ２を、半導体チップ２毎に個片化し、複数の半導体パッケージ１０を形成する（図９（ｄ）又は図１０（ｅ））。
　以下、各工程について詳細に説明する。 First, in the 1C process, an expanded tape 1 and a plurality of semiconductor chips 2 fixed on the expanded tape 1 are prepared. The expanded tape 1 has an adhesive layer 1 a and a base film 1 b, and the adhesive layer 1 a is in contact with the semiconductor chip 2. The semiconductor chip 2 has a circuit surface on which pads (circuits) 3 are provided, and the surface opposite to the circuit surface is fixed to the expanded tape 1 (FIG. 8A). The plurality of semiconductor chips 2 are arranged at intervals.
In the 2C step, the expanded tape 1 is stretched to widen the intervals between the plurality of semiconductor chips 2 fixed on the expanded tape 1 (FIG. 8B).
In the third C step, the expanded tape 1 is fixed by using the fixing jig 4 to maintain the tension of the expanded tape 1 (FIG. 8C).
In the 4C step, transfer is performed on the carrier 5 so that the circuit surfaces of the plurality of semiconductor chips 2 are fixed. At the time of transfer, the pad 3 may be completely embedded in the carrier 5 and the circuit surface of the semiconductor chip 2 may be in contact with the carrier 5 (FIG. 8D). It may be embedded in the carrier 5 or only the end surface of the pad 3 may be in contact with the carrier 5, and a gap may exist between the circuit surface of the semiconductor chip 2 and the carrier 5 (FIG. 10A).
In the 5C step, the expanded tape 1 is peeled from the plurality of semiconductor chips 2 (FIG. 9A or FIG. 10B).
In the sixth step, the plurality of semiconductor chips 2 on the carrier 5 are sealed with the sealing material 6. When the circuit surface of the semiconductor chip 2 is in contact with the carrier 5 after the 5C step (FIG. 9A), the circuit surface is not sealed, and the surface opposite to the circuit surface of the semiconductor chip 2 and 4 A total of five side surfaces are sealed (FIG. 9B). On the other hand, if there is a sufficient gap for the sealing material 6 to flow between the circuit surface of the semiconductor chip 2 and the carrier 5 after the step 5C (FIG. 10B), the circuit surface is also sealed. All six surfaces of the semiconductor chip 2 are sealed (FIG. 10C).
In the seventh step C, the carrier 5 is peeled from the plurality of semiconductor chips 2 sealed with the sealing material 6 (FIG. 9C or FIG. 10D).
In the 8C step, the plurality of semiconductor chips 2 sealed with the sealing material 6 are separated into pieces for each semiconductor chip 2 to form a plurality of semiconductor packages 10 (FIG. 9D or FIG. 10E). ).
Hereinafter, each step will be described in detail.
＜第１Ｃ工程＞
　エキスパンドテープと、エキスパンドテープ上に固定された複数の半導体チップと、を準備する方法に特に制限はない。例えば、ダイシングテープ等に半導体ウエハをラミネート後、ブレード又はレーザーでダイシングして複数の個片化された半導体チップを得た後、これらをエキスパンドテープに転写することにより作製することができる。
　ダイシングは、レーザーで脆弱層を形成してエキスパンドすることによって行ってもよい。また、上述の転写を省略して生産性を向上させる観点から、エキスパンドテープに半導体ウエハを直接ラミネートして、上述の方法で半導体ウエハをダイシングして作製してもよい。 <Step 1C>
There is no particular limitation on the method for preparing the expanded tape and the plurality of semiconductor chips fixed on the expanded tape. For example, after laminating a semiconductor wafer on a dicing tape or the like and dicing with a blade or a laser to obtain a plurality of individual semiconductor chips, the semiconductor wafer can be transferred to an expanding tape.
Dicing may be performed by forming a fragile layer with a laser and expanding. Further, from the viewpoint of improving productivity by omitting the above-described transfer, a semiconductor wafer may be directly laminated on an expanded tape, and the semiconductor wafer may be diced by the above-described method.
　生産性向上及び低コスト化の観点から、初期の半導体のチップ間隔（第２Ｃ工程前の半導体チップの間隔）は狭い方が好ましく、１００μｍ以下が好ましく、８０μｍ以下がより好ましく、６０μｍ以下が更に好ましい。ダイシングによるウエアの切削は、上記チップ間隔が広い程半導体ウエハを無駄にするため、低コスト化の観点から、上述のように狭い方が好ましい。チップ間隔を広げる際に、半導体チップにストレスがかからないようにするために、初期の半導体チップの間隔は１０μｍ以上が好ましい。１０μｍより小さいと複数の半導体チップの間のエキスパンドテープ領域が少ないため広がりにくい。 From the viewpoint of productivity improvement and cost reduction, the initial semiconductor chip interval (semiconductor chip interval before the 2C process) is preferably narrower, preferably 100 μm or less, more preferably 80 μm or less, and even more preferably 60 μm or less. . In the cutting of the wear by dicing, the semiconductor wafer is wasted as the above-mentioned chip interval is wide. Therefore, the narrower one as described above is preferable from the viewpoint of cost reduction. In order to prevent the semiconductor chip from being stressed when the chip interval is widened, the initial semiconductor chip interval is preferably 10 μm or more. If it is smaller than 10 μm, the expanded tape area between a plurality of semiconductor chips is small, so that it is difficult to spread.
　半導体チップの回路面上のパッドの種類は、半導体チップの回路面に形成され得るものであれば特に限定されず、銅バンプ、はんだバンプ等のバンプ（突起電極）であっても、Ｎｉ／Ａｕめっきパッド等の比較的平坦な金属パッドであってもよい。 The type of pad on the circuit surface of the semiconductor chip is not particularly limited as long as it can be formed on the circuit surface of the semiconductor chip. Even if it is a bump (projection electrode) such as a copper bump or a solder bump, Ni / Au It may be a relatively flat metal pad such as a plating pad.
＜第２Ｃ工程＞
　エキスパンドテープを延伸することにより、複数の半導体チップの間隔を広げる。 <Step 2C>
By extending the expanded tape, the interval between the plurality of semiconductor chips is increased.
　エキスパンドテープの延伸方法としては、例えば、突き上げ方式と引張り方式がある。突き上げ方式は、エキスパンドテープを固定後、所定の形をしたステージが上昇することでエキスパンドテープが引き伸ばされる。引張り方式はエキスパンドテープを固定後、設置したエキスパンドテープ面と平行に所定の方向に引っ張ることで、エキスパンドテープが引き伸ばされる方式である。半導体チップの間隔を均一に引き伸ばせる点、及び必要な（占有する）装置面積が小さくてコンパクトである点から、突き上げ方式の方が好ましい。 ¡Examples of expanding tape stretching methods include a push-up method and a pulling method. In the push-up method, after the expanded tape is fixed, the expanded tape is stretched by raising the stage having a predetermined shape. The tension method is a method in which the expanded tape is stretched by fixing the expanded tape and then pulling the expanded tape in a predetermined direction in parallel with the installed expanded tape surface. The push-up method is preferable because the distance between the semiconductor chips can be extended uniformly and the required (occupied) device area is small and compact.
　延伸条件は、エキスパンドテープの特性に応じて適宜設定すればよい。例えば、突き上げ方式を採用した場合の突き上げ量（引張り量）は１０ｍｍ～５００ｍｍが好ましく、１０ｍｍ～３００ｍｍがより好ましい。１０ｍｍ以上であると、複数の半導体チップの間隔が広がりやすく、５００ｍｍ以下であると半導体チップの飛散又は位置ずれが起こりづらくなる。
　温度もエキスパンドテープ特性に応じて適宜設定すればよいが、例えば１０℃～２００℃であってもよく、１０℃～１５０℃、２０℃～１００℃であってもよい。温度が１０℃以上であるとエキスパンドテープが延伸しやすくなり、温度が２００℃以下であるとエキスパンドテープの熱膨張又は低弾性化による歪み又はたるみによる半導体チップの位置ずれ（エキスパンドテープと半導体チップ間の剥離）、半導体チップの飛散等が起こりづらくなる。
　突き上げ速度もエキスパンドテープ特性に応じて適宜設定すればよいが、例えば０．１ｍｍ／秒～５００ｍｍ／秒であってもよく、０．１ｍｍ／秒～３００ｍｍ／秒、０．１ｍｍ／秒～２００ｍｍ／秒であってもよい。０．１ｍｍ／秒以上であると生産性が向上する。５００ｍｍ／秒以下であると、半導体チップとエキスパンドテープ間での剥離が生じづらくなる。 The stretching conditions may be appropriately set according to the characteristics of the expanded tape. For example, when the push-up method is adopted, the push-up amount (tensile amount) is preferably 10 mm to 500 mm, and more preferably 10 mm to 300 mm. When it is 10 mm or more, the interval between the plurality of semiconductor chips is likely to be widened, and when it is 500 mm or less, scattering or misalignment of the semiconductor chips is difficult to occur.
The temperature may be appropriately set according to the properties of the expanded tape, but may be, for example, 10 ° C to 200 ° C, 10 ° C to 150 ° C, or 20 ° C to 100 ° C. When the temperature is 10 ° C. or higher, the expanded tape is easily stretched, and when the temperature is 200 ° C. or lower, the semiconductor chip is displaced due to distortion or sag due to thermal expansion or low elasticity of the expanded tape (between the expanded tape and the semiconductor chip). ) And semiconductor chips are less likely to scatter.
The push-up speed may be set as appropriate according to the properties of the expanded tape. For example, it may be 0.1 mm / second to 500 mm / second, such as 0.1 mm / second to 300 mm / second, 0.1 mm / second to 200 mm / second. It may be seconds. Productivity improves that it is 0.1 mm / second or more. When it is 500 mm / second or less, peeling between the semiconductor chip and the expanded tape is difficult to occur.
　第２Ｃ工程後の複数の半導体チップの間隔は、封止工程（第６Ｃ工程）において半導体チップの側面を封止材によりより確実に保護する観点から、３００μｍ以上が好ましい。取り扱い性の観点から、第２Ｃ工程後の複数の半導体チップの間隔は、５００μｍ以上がより好ましく、１ｍｍ以上が更に好ましい。上限は特に制限はないが、５ｍｍ以下とすることができる。 The interval between the plurality of semiconductor chips after the 2C step is preferably 300 μm or more from the viewpoint of more reliably protecting the side surfaces of the semiconductor chip with the sealing material in the sealing step (6C step). From the viewpoint of handleability, the interval between the plurality of semiconductor chips after the second C step is more preferably 500 μm or more, and further preferably 1 mm or more. The upper limit is not particularly limited, but can be 5 mm or less.
＜第３Ｃ工程＞
　延伸されたエキスパンドテープが元の状態に戻ることを防ぐために、エキスパンドテープのテンションを保持する。 <Step 3C>
In order to prevent the stretched expanded tape from returning to its original state, the tension of the expanded tape is maintained.
　エキスパンドテープのテンションを保持する方法は、テンションが保持され、半導体チップの間隔が元に戻らなければ特に制限はない。例えば、グリップリング（株式会社テクノビジョン製）等の固定用ジグを用いて固定する方法、エキスパンドテープの外周部を加熱して収縮させて（ヒートシュリンク）テンションを保持する方法等が挙げられる。 The method of holding the expanded tape tension is not particularly limited as long as the tension is held and the distance between the semiconductor chips is not restored. For example, a method of fixing using a fixing jig such as a grip ring (manufactured by Technovision Co., Ltd.), a method of heating and contracting the outer peripheral portion of the expanded tape (heat shrink), and the like can be mentioned.
＜第４Ｃ工程＞
　キャリアに、複数の半導体チップの回路面が固定されるように転写（ラミネート）する。ラミネート方法は特に制限はないが、ロールラミネータ、ダイヤフラム式ラミネータ、真空ロールラミネータ、真空ダイヤフラム式ラミネータ等を採用することができる。 <Step 4C>
The carrier is transferred (laminated) so that the circuit surfaces of the plurality of semiconductor chips are fixed. The laminating method is not particularly limited, and a roll laminator, a diaphragm laminator, a vacuum roll laminator, a vacuum diaphragm laminator, and the like can be employed.
　ラミネート条件は、エキスパンドテープ、半導体チップ及びキャリアの物性及び特性によって適宜設定すればよい。例えば、ロールラミネータであれば、室温（２５℃）～２００℃であってもよく、室温（２５℃）～１５０℃が好ましく、室温（２５℃）～１００℃がより好ましい。室温以上であると半導体チップがキャリアに転写（ラミネート）しやすくなり、２００℃以下であるとエキスパンドテープの熱膨張又は低弾性化による歪み又はたるみによる半導体チップの位置ずれ（エキスパンドテープと半導体チップ間の剥離）、半導体チップの飛散等が起こりづらくなる。ダイヤフラム式のラミネータであれば、温度条件に関しては、上述のロールラミネータと同様である。圧着時間は５秒～３００秒であってもよく、５秒～２００秒が好ましく、５秒～１００秒がより好ましい。５秒以上であると半導体チップがキャリアに転写（ラミネート）しやすく、３００秒以下であると生産性が向上する。圧力は０．１ＭＰａ～３ＭＰａであってもよく、０．１ＭＰａ～２ＭＰａが好ましく、０．１ＭＰａ～１ＭＰａがより好ましい。０．１ＭＰａ以上であると半導体チップがキャリアに転写（ラミネート）しやすく、２ＭＰａ以下であると半導体チップへのダメージが軽減される。 ラ ミ ネ ー ト Lamination conditions may be set as appropriate according to the physical properties and characteristics of the expanded tape, semiconductor chip, and carrier. For example, in the case of a roll laminator, it may be room temperature (25 ° C.) to 200 ° C., preferably room temperature (25 ° C.) to 150 ° C., more preferably room temperature (25 ° C.) to 100 ° C. When the temperature is higher than room temperature, the semiconductor chip is easily transferred (laminated) to the carrier, and when the temperature is lower than 200 ° C., the semiconductor chip is displaced due to distortion or sag due to thermal expansion or low elasticity of the expanded tape (between the expanded tape and the semiconductor chip). ) And semiconductor chips are less likely to scatter. If it is a diaphragm type laminator, it is the same as that of the above-mentioned roll laminator regarding temperature conditions. The pressing time may be 5 seconds to 300 seconds, preferably 5 seconds to 200 seconds, and more preferably 5 seconds to 100 seconds. If it is 5 seconds or more, the semiconductor chip is easily transferred (laminated) to the carrier, and if it is 300 seconds or less, the productivity is improved. The pressure may be 0.1 MPa to 3 MPa, preferably 0.1 MPa to 2 MPa, more preferably 0.1 MPa to 1 MPa. When it is 0.1 MPa or more, the semiconductor chip is easily transferred (laminated) to the carrier, and when it is 2 MPa or less, damage to the semiconductor chip is reduced.
＜第５Ｃ工程＞
　複数の半導体チップからエキスパンドテープを剥離（除去）する。 <Step 5C>
The expanded tape is peeled (removed) from the plurality of semiconductor chips.
　エキスパンドテープを剥離する際は、キャリア上に転写された半導体チップが位置ずれを起こしたり、キャリアから剥がれたりしないように、エキスパンドテープとキャリア、エキスパンドテープと半導体チップ、半導体チップとキャリアの密着力は適宜設定する必要がある。例えば、エキスパンドテープと半導体チップの密着力が、半導体チップとキャリアの密着力と同じかそれよりも小さいことが好ましい。 When peeling off the expanded tape, the adhesive force between the expanded tape and the carrier, the expanded tape and the semiconductor chip, and the semiconductor chip and the carrier should be such that the semiconductor chip transferred onto the carrier does not shift or peel off from the carrier. It is necessary to set appropriately. For example, the adhesive force between the expanded tape and the semiconductor chip is preferably the same as or smaller than the adhesive force between the semiconductor chip and the carrier.
　エキスパンドテープ、又はキャリア面にＵＶ硬化機能を付与し、ＵＶを照射することで密着力（接着力）が上下するように設定してもよい。この場合は、ＵＶ照射後（ＵＶ照射工程を追加）にエキスパンドテープを除去する。例えば、第３Ｃ工程後にＵＶを照射してエキスパンドテープの密着力（接着力）を下げた後に、キャリアにラミネートして、エキスパンドテープを半導体チップから剥離することができる。これによって半導体チップへのストレスが軽減され、転写を位置ずれなくスムーズに行うことができる。 It may be set so that the adhesive force (adhesive force) is increased or decreased by applying a UV curing function to the expanded tape or the carrier surface and irradiating UV. In this case, the expanded tape is removed after UV irradiation (adding UV irradiation process). For example, after the third C step, UV is irradiated to lower the adhesive force (adhesive force) of the expanded tape, and then the laminate is laminated on a carrier, and the expanded tape can be peeled off from the semiconductor chip. As a result, the stress on the semiconductor chip is reduced, and the transfer can be performed smoothly without misalignment.
＜第６Ｃ工程＞
　キャリア上の複数の半導体チップを封止材により封止する。 <Step 6C>
A plurality of semiconductor chips on the carrier are sealed with a sealing material.
　封止方法は特に制限はないが、例えば、コンプレッションモールド（封止材形状は液状材、固形材、顆粒材、フィルム材等）、トランスファーモールド（封止材形状は液状材、固形材、顆粒材、フィルム材等）、フィルム状の封止材のラミネート等が挙げられる。 The sealing method is not particularly limited. For example, compression molding (sealing material shape is liquid material, solid material, granule material, film material, etc.), transfer mold (sealing material shape is liquid material, solid material, granule material) , Film material, etc.), and laminating film-like sealing materials.
　第６Ｃ工程後に、封止材の物性調整の観点から、ポストキュアを含めた加熱処理工程を入れてもよい。第６Ｃ工程後、又は追加の上記加熱処理工程後にキャリアを剥がす必要がある。剥がす際にも、加熱処理、ＵＶ処理工程等を加えてもよい。上述の工程後に、キャリアが半導体チップ及び封止材にダメージを与えることなく剥がせるように、キャリア（キャリア＋粘着層、キャリア＋仮固定材等）の密着力は設定する必要がある。 After the 6th step C, a heat treatment step including post-cure may be added from the viewpoint of adjusting the physical properties of the sealing material. It is necessary to peel off the carrier after Step 6C or after the additional heat treatment step. Also when peeling off, a heat treatment, a UV treatment step or the like may be added. It is necessary to set the adhesion of the carrier (carrier + adhesive layer, carrier + temporary fixing material, etc.) so that the carrier can be peeled off without damaging the semiconductor chip and the sealing material after the above-described steps.
＜第７Ｃ工程＞
　封止材で封止された複数の半導体チップからキャリアを剥離する。キャリアを剥離する前に、加熱処理又はＵＶ照射によって、封止材面に接しているキャリア表層に化学的又は機械的な変化を加えて、キャリアを剥がしやすくする工程を導入してもよい。 <Step 7C>
A carrier is peeled from a plurality of semiconductor chips sealed with a sealing material. Before the carrier is peeled off, a process of making the carrier easy to peel off by applying a chemical or mechanical change to the carrier surface layer in contact with the sealing material surface by heat treatment or UV irradiation may be introduced.
　第４Ｃ工程～第７Ｃ工程において、エキスパンドテープからキャリアに半導体チップを転写することで、封止工程等の加熱工程における耐熱性へのリスクを低減することができる。例えば、エキスパンドテープ上に半導体チップが存在する状態で（キャリアを使用しないで）封止すると、延伸性を有するエキスパンドテープの歪み又は熱膨張による変形等に起因する半導体チップの位置ずれ、飛散等が発生するおそれがある。位置ずれ又はチップ飛散が発生すると、生産性が低下し、高コスト化を招くため、キャリアに半導体チップを転写する必要がある。 In step 4C to step 7C, by transferring the semiconductor chip from the expanded tape to the carrier, the risk of heat resistance in the heating step such as the sealing step can be reduced. For example, if sealing is performed in the state where the semiconductor chip is present on the expanded tape (without using a carrier), the semiconductor chip may be displaced or scattered due to distortion of the expandable expandable tape or deformation due to thermal expansion. May occur. When misalignment or chip scattering occurs, the productivity is reduced and the cost is increased. Therefore, it is necessary to transfer the semiconductor chip to the carrier.
＜第８Ｃ工程＞
　封止材により封止された複数の半導体チップを、半導体チップ毎に個片化し、複数の半導体パッケージを形成する。本工程は、従来公知の方法により行うことができる。 <Step 8C>
A plurality of semiconductor chips sealed with a sealing material are separated into individual semiconductor chips to form a plurality of semiconductor packages. This step can be performed by a conventionally known method.
　ブレードでダイシングする場合は、ブレード幅（切削してなくなる部分）も考慮して第２Ｃ工程で半導体チップの間隔を設定する必要がある。例えば、半導体チップの側面に５０μｍの厚みの封止材を残したい場合に、ダイシングブレード幅が２５０μｍであるときは、第２Ｃ工程後の複数の半導体チップの間隔が３５０μｍとなるようにエキスパンドテープの特性及び突き上げ条件（エキスパンド条件）を設定すればよい。 When dicing with a blade, it is necessary to set the interval between the semiconductor chips in the 2C step in consideration of the blade width (the portion that is not cut). For example, when it is desired to leave a sealing material having a thickness of 50 μm on the side surface of the semiconductor chip and the dicing blade width is 250 μm, the expanded tape is formed so that the interval between the plurality of semiconductor chips after the second C step is 350 μm. What is necessary is just to set a characteristic and pushing-up conditions (expanding conditions).
　半導体チップのサイズに特に制限はないが、封止材での保護が必要なサイズという観点から、□２０ｍｍ以下が好ましく、□１５ｍｍ以下がより好ましく、□１０ｍｍ以下が更に好ましい。 The size of the semiconductor chip is not particularly limited, but is preferably □ 20 mm or less, more preferably □ 15 mm or less, and even more preferably □ 10 mm or less from the viewpoint of the size that needs to be protected with a sealing material.
　小型化及び薄型化を目的に半導体パッケージの厚みを薄くする場合は、バックグラインド工程（半導体チップの回路面の裏面側の封止材を削って薄くする工程）を導入してもよい。バックグラインド工程は、例えば、第６Ｃ工程後又は第７Ｃ工程後に導入することができる。 In the case of reducing the thickness of the semiconductor package for the purpose of downsizing and thinning, a back grinding process (a process of thinning the sealing material on the back side of the circuit surface of the semiconductor chip) may be introduced. The back grinding process can be introduced, for example, after the sixth C process or after the seventh C process.
　また、第６Ｃ工程において、半導体チップの回路面が覆われるように封止（６面封止）した場合、バックグラインドによってパッドを露出させるバックグラインド工程（回路面側の封止材を削る）を導入してもよい。 Further, in the 6C step, when sealing is performed so that the circuit surface of the semiconductor chip is covered (six-side sealing), a back-grinding step (scraping the sealing material on the circuit surface side) for exposing the pad by back-grinding is performed. It may be introduced.
　なお、各工程で用いられる材料としては、第１の半導体装置の製造方法における材料と同様のものを用いることができる。 In addition, as a material used in each process, the same material as the material in the manufacturing method of the first semiconductor device can be used.
［第４の半導体装置の製造方法］
　本実施形態の第４の半導体装置の製造方法は、
　回路面にパッドが設けられた半導体チップを有する半導体装置の製造方法であって、
　エキスパンドテープと、当該エキスパンドテープ上に回路面が固定された複数の半導体チップと、を準備する第１Ｄ工程と、
　エキスパンドテープを延伸することにより、エキスパンドテープ上に固定された複数の半導体チップの間隔を広げる第２Ｄ工程と、
　延伸されたエキスパンドテープのテンションを保持する第３Ｄ工程と、
　キャリアに、複数の半導体チップの回路面とは反対側の面が固定されるように転写する第４Ｄ工程と、
　複数の半導体チップからエキスパンドテープを剥離する第５Ｄ工程と、
　キャリア上の複数の半導体チップを封止材により封止する第６Ｄ工程と、
　封止材を研磨してパッドを露出させる第７Ｄ工程と、
　封止材により封止された複数の半導体チップからキャリアを剥離する第８Ｄ工程と、
　封止材により封止された複数の半導体チップを、半導体チップ毎に個片化し、複数の半導体パッケージを形成する第９Ｄ工程と、
を備える。 [Fourth Semiconductor Device Manufacturing Method]
The fourth method for manufacturing a semiconductor device of this embodiment is as follows:
A method of manufacturing a semiconductor device having a semiconductor chip provided with pads on a circuit surface,
A first D step of preparing an expanded tape and a plurality of semiconductor chips each having a circuit surface fixed on the expanded tape;
A second step of extending the interval between the plurality of semiconductor chips fixed on the expanded tape by stretching the expanded tape;
A 3D step for maintaining the tension of the stretched expanded tape;
A 4D step of transferring the carrier so that the surface opposite to the circuit surface of the plurality of semiconductor chips is fixed;
A 5D step of peeling the expanded tape from a plurality of semiconductor chips;
A 6D step of sealing a plurality of semiconductor chips on the carrier with a sealing material;
A 7D step of polishing the sealing material to expose the pad;
An 8D step of peeling the carrier from the plurality of semiconductor chips sealed by the sealing material;
A ninth step of forming a plurality of semiconductor packages by dividing the plurality of semiconductor chips sealed by the sealing material into pieces for each semiconductor chip; and
Is provided.
　以下、上述の第１Ｄ工程～第９Ｄ工程について、図１１～１３に基づいて説明する。図１１は、第１Ｄ工程～第４Ｄ工程の一実施形態を説明するための模式断面図であり、図１２は、第５Ｄ工程～第９Ｄ工程の一実施形態を説明するための模式断面図であり、図１３は、第７Ｄ工程及び第８Ｄ工程の他の実施形態を説明するための模式断面図である。 Hereinafter, the above-described first to ninth steps will be described with reference to FIGS. FIG. 11 is a schematic cross-sectional view for explaining an embodiment of the first to fourth steps, and FIG. 12 is a schematic cross-sectional view for explaining an embodiment of the fifth to ninth steps. FIG. 13 is a schematic cross-sectional view for explaining another embodiment of the 7D process and the 8D process.
　まず、第１Ｄ工程では、エキスパンドテープ１と、エキスパンドテープ１上に固定された複数の半導体チップ２とを準備する。エキスパンドテープ１は、粘着層１ａと基材フィルム１ｂとを有し、粘着層１ａが半導体チップ２と接する。また、半導体チップ２は、パッド（回路）３が設けられた回路面を有し、回路面がエキスパンドテープ１に固定されている（図１１（ａ））。なお、複数の半導体チップ２は、間隔を置いて配置されている。また、固定の際は、パッド３がエキスパンドテープ１に埋め込まれていてもよい。
　第２Ｄ工程では、エキスパンドテープ１を延伸することにより、エキスパンドテープ１上に固定された、複数の半導体チップ２の間隔を広げる（図１１（ｂ））。
　第３Ｄ工程では、延伸されたエキスパンドテープ１を、固定用ジグ４を用いて固定することにより、エキスパンドテープ１のテンションを保持する（図１１（ｃ））。
　第４Ｄ工程では、キャリア５に、複数の半導体チップ２の回路面とは反対側の面が固定されるように転写する（図１１（ｄ））。
　第５Ｄ工程では、複数の半導体チップ２から、エキスパンドテープ１を剥離する（図１２（ａ））。
　第６Ｄ工程では、キャリア５上の複数の半導体チップ２を封止材６により封止する（図１２（ｂ））。この際、半導体チップ２の回路面とは反対側の面がキャリア５と接しているので、この面は封止されず、半導体チップ２の回路面及び４側面の計５面が封止される。
　第７Ｄ工程では、封止材６を研磨してパッド３を露出させる。
　第８Ｄ工程では、封止材６で封止された複数の半導体チップ２からキャリア５を剥離する。
　なお、第７Ｄ工程と第８Ｄ工程の順番は入れ替えることができる。すなわち、封止材６を研磨してパッド３を露出させた（図１２（ｃ））後に、封止材６で封止された複数の半導体チップ２からキャリア５を剥離してもよく（図１２（ｄ））、封止材６で封止された複数の半導体チップ２からキャリア５を剥離した（図１３（ａ））後に、封止材６を研磨してパッド３を露出させてもよい（図１３（ｂ））。
　第９Ｄ工程では、封止材６により封止された複数の半導体チップ２を、半導体チップ２毎に個片化し、複数の半導体パッケージ１０を形成する（図１２（ｅ））。 First, in the first D step, an expanded tape 1 and a plurality of semiconductor chips 2 fixed on the expanded tape 1 are prepared. The expanded tape 1 has an adhesive layer 1 a and a base film 1 b, and the adhesive layer 1 a is in contact with the semiconductor chip 2. The semiconductor chip 2 has a circuit surface provided with pads (circuits) 3, and the circuit surface is fixed to the expanded tape 1 (FIG. 11A). The plurality of semiconductor chips 2 are arranged at intervals. Further, the pad 3 may be embedded in the expanded tape 1 at the time of fixing.
In the 2D step, the expanded tape 1 is stretched to widen the intervals between the plurality of semiconductor chips 2 fixed on the expanded tape 1 (FIG. 11B).
In the 3D step, the expanded tape 1 is fixed by using the fixing jig 4 to maintain the tension of the expanded tape 1 (FIG. 11C).
In the 4D step, transfer is performed on the carrier 5 so that the surface opposite to the circuit surface of the plurality of semiconductor chips 2 is fixed (FIG. 11D).
In the 5D step, the expanded tape 1 is peeled from the plurality of semiconductor chips 2 (FIG. 12A).
In the 6D step, the plurality of semiconductor chips 2 on the carrier 5 are sealed with the sealing material 6 (FIG. 12B). At this time, since the surface opposite to the circuit surface of the semiconductor chip 2 is in contact with the carrier 5, this surface is not sealed, and the circuit surface and the four side surfaces of the semiconductor chip 2 are sealed in total. .
In the seventh step D, the sealing material 6 is polished to expose the pad 3.
In the 8D step, the carrier 5 is peeled from the plurality of semiconductor chips 2 sealed with the sealing material 6.
In addition, the order of the 7D process and the 8D process can be switched. That is, after polishing the sealing material 6 to expose the pad 3 (FIG. 12C), the carrier 5 may be peeled from the plurality of semiconductor chips 2 sealed with the sealing material 6 (FIG. 12 (d)), after the carrier 5 is peeled from the plurality of semiconductor chips 2 sealed with the sealing material 6 (FIG. 13A), the pad 3 may be exposed by polishing the sealing material 6 Good (FIG. 13B).
In the 9D step, the plurality of semiconductor chips 2 sealed with the sealing material 6 are separated into pieces for each semiconductor chip 2 to form a plurality of semiconductor packages 10 (FIG. 12E).
　なお、上述の第１Ｄ工程～第６Ｄ工程は、それぞれ上述の第１Ｃ工程～第６Ｃ工程と同様の方法で実施することができ、第８Ｄ工程及び第９Ｄ工程は、それぞれ上述の第７Ｃ工程及び第８Ｃ工程と同様の方法で実施することができる。第７Ｄ工程では、封止材を研磨してパッドを露出させる。研磨は従来公知の研磨装置等を用いて行うことができる。なお、第６Ｄ工程において回路面のパッドが露出した状態で封止できたときには、第７Ｄ工程は必ずしも設けなくともよい。 Note that the above-described first to sixth steps can be carried out in the same manner as the above-described first to sixth steps, and the eighth and ninth steps are respectively the seventh and sixth steps. It can be carried out by the same method as in Step 8C. In the 7D step, the sealing material is polished to expose the pad. Polishing can be performed using a conventionally known polishing apparatus or the like. Note that the 7D step is not necessarily provided when the sealing can be performed with the circuit surface pads exposed in the 6D step.
　また、各工程で用いられる材料としては、第１の半導体装置の製造方法における材料と同様のものを用いることができるが、キャリア５に関しては、半導体チップの回路面とは反対側の面を保護する観点から、上述の耐熱性及び取り扱い性を担う層の上に、封止材及びチップを保護可能な材料を塗工、スピンコート、ラミネート等で積層してなる層を有するものをキャリアとしてもよい。 In addition, as the material used in each process, the same material as that in the first semiconductor device manufacturing method can be used. However, with respect to the carrier 5, the surface opposite to the circuit surface of the semiconductor chip is protected. In view of the above, a carrier having a layer formed by laminating a material capable of protecting the sealing material and the chip by coating, spin coating, laminating, etc. on the above-mentioned layer bearing heat resistance and handleability may be used as a carrier. Good.
［第５の半導体装置の製造方法］
　本実施形態の第５の半導体装置の製造方法は、エキスパンドテープを加熱しながら延伸することにより、当該エキスパンドテープ上に固定された、個片化された半導体チップの間隔を１００μｍ以下から３００μｍ以上に広げるテープエキスパンド工程を備える。本実施形態の半導体装置の製造方法は、延伸されたエキスパンドテープのテンションを保持するテンション保持工程と、テンションが保持されたエキスパンドテープ上の半導体チップをキャリアに転写する転写工程と、キャリアに転写された半導体チップからエキスパンドテープを剥離する剥離工程とを更に備えてもよい。以下、各工程について説明する。 [Fifth Semiconductor Device Manufacturing Method]
In the fifth method of manufacturing a semiconductor device according to the present embodiment, the distance between the separated semiconductor chips fixed on the expanded tape is increased from 100 μm or less to 300 μm or more by stretching the expanded tape while heating. A tape expanding process is provided. The manufacturing method of the semiconductor device of the present embodiment includes a tension holding step for holding the tension of the stretched expanded tape, a transfer step for transferring the semiconductor chip on the expanded tape holding the tension to the carrier, and a transfer to the carrier. And a peeling step of peeling the expanded tape from the semiconductor chip. Hereinafter, each step will be described.
　図１４は、第５の半導体装置の製造方法の一実施形態を説明するための模式断面図であり、図１５は、第５の半導体装置の製造方法の他の実施形態を説明するための模式断面図である。 FIG. 14 is a schematic cross-sectional view for explaining an embodiment of a method for manufacturing a fifth semiconductor device, and FIG. 15 is a schematic view for explaining another embodiment of a method for manufacturing the fifth semiconductor device. It is sectional drawing.
　まず、個片化された半導体チップ２が固定されたエキスパンドテープ１を準備する（以下、「準備工程」ともいう）。エキスパンドテープ１は、粘着層１ａと基材フィルム１ｂとを有し、粘着層１ａが半導体チップ２と接する。また、半導体チップ２は、パッド（回路）３が設けられた回路面を有する。半導体チップ２は、回路面とは反対側の面がエキスパンドテープ１に固定されていても（図１４（ａ））、回路面がエキスパンドテープ１に固定されていてもよい（図１５（ａ））。
　テープエキスパンド工程では、エキスパンドテープ１を加熱しながら延伸することにより、エキスパンドテープ１上に固定された、半導体チップ２の間隔を広げる（図１４（ｂ）又は図１５（ｂ））。
　テンション保持工程では、延伸されたエキスパンドテープ１を、固定用ジグ４を用いて固定することにより、エキスパンドテープ１のテンションを保持する（図１４（ｃ）又は図１５（ｃ））。
　転写工程では、キャリア５に半導体チップ２を転写する。準備工程において、半導体チップ２の回路面とは反対側の面をエキスパンドテープ１に固定した場合には、上記転写により、回路面がキャリア５に固定され（図１４（ｄ））、半導体チップ２の回路面をエキスパンドテープ１に固定した場合には、上記転写により、回路面とは反対側の面がキャリア５に固定される（図１５（ｄ））。
　剥離工程では、半導体チップ２から、エキスパンドテープ１を剥離する（図１４（ｅ）又は図１５（ｅ））。
　以下、各工程について詳細に説明する。 First, the expanded tape 1 to which the separated semiconductor chip 2 is fixed is prepared (hereinafter also referred to as “preparation step”). The expanded tape 1 has an adhesive layer 1 a and a base film 1 b, and the adhesive layer 1 a is in contact with the semiconductor chip 2. The semiconductor chip 2 has a circuit surface on which pads (circuits) 3 are provided. The surface opposite to the circuit surface of the semiconductor chip 2 may be fixed to the expanded tape 1 (FIG. 14A), or the circuit surface may be fixed to the expanded tape 1 (FIG. 15A). ).
In the tape expanding process, the expanded tape 1 is stretched while being heated, thereby widening the interval between the semiconductor chips 2 fixed on the expanded tape 1 (FIG. 14B or FIG. 15B).
In the tension holding step, the expanded tape 1 is fixed by using the fixing jig 4 to hold the tension of the expanded tape 1 (FIG. 14C or FIG. 15C).
In the transfer process, the semiconductor chip 2 is transferred to the carrier 5. In the preparation step, when the surface opposite to the circuit surface of the semiconductor chip 2 is fixed to the expanded tape 1, the circuit surface is fixed to the carrier 5 by the transfer (FIG. 14D), and the semiconductor chip 2 When the circuit surface is fixed to the expanded tape 1, the surface opposite to the circuit surface is fixed to the carrier 5 by the transfer (FIG. 15D).
In the peeling step, the expanded tape 1 is peeled from the semiconductor chip 2 (FIG. 14 (e) or FIG. 15 (e)).
Hereinafter, each step will be described in detail.
＜準備工程＞
　個片化された半導体チップが固定されたエキスパンドテープを準備する方法に特に制限はない。例えば、ダイシングテープ等に半導体ウエハをラミネート後、ブレード又はレーザーでダイシングして複数の個片化された半導体チップを得た後、これらをエキスパンドテープに転写することにより作製することができる。
　ダイシングは、レーザーで脆弱層を形成してエキスパンドすることによって行ってもよい。また、上述の転写を省略して生産性を向上させる観点から、エキスパンドテープに半導体ウエハを直接ラミネートして、上述の方法で半導体ウエハをダイシングして作製してもよい。 <Preparation process>
There is no particular limitation on the method for preparing the expanded tape on which the separated semiconductor chips are fixed. For example, after laminating a semiconductor wafer on a dicing tape or the like and dicing with a blade or a laser to obtain a plurality of individual semiconductor chips, the semiconductor wafer can be transferred to an expanding tape.
Dicing may be performed by forming a fragile layer with a laser and expanding. Further, from the viewpoint of improving productivity by omitting the above-described transfer, a semiconductor wafer may be directly laminated on an expanded tape, and the semiconductor wafer may be diced by the above-described method.
　生産性向上及び低コスト化の観点から、初期の半導体のチップ間隔（テープエキスパンド工程前の半導体チップの間隔）は狭い方が好ましく、１００μｍ以下であり、８０μｍ以下が好ましく、６０μｍ以下がより好ましい。ダイシングによるウエアの切削は、上記チップ間隔が広い程半導体ウエハを無駄にするため、低コスト化の観点から、上述のように狭い方が好ましい。チップ間隔を広げる際に、半導体チップにストレスがかからないようにするために、初期の半導体チップの間隔は１０μｍ以上が好ましい。１０μｍより小さいと複数の半導体チップの間のエキスパンドテープ領域が少ないため広がりにくい。 From the viewpoint of productivity improvement and cost reduction, the initial semiconductor chip interval (semiconductor chip interval before the tape expanding step) is preferably narrow, preferably 100 μm or less, preferably 80 μm or less, and more preferably 60 μm or less. In the cutting of the wear by dicing, the semiconductor wafer is wasted as the above-mentioned chip interval is wide. Therefore, the narrower one as described above is preferable from the viewpoint of cost reduction. In order to prevent the semiconductor chip from being stressed when the chip interval is widened, the initial semiconductor chip interval is preferably 10 μm or more. If it is smaller than 10 μm, the expanded tape area between a plurality of semiconductor chips is small, so that it is difficult to spread.
　半導体チップの回路面上のパッドの種類は、半導体チップの回路面に形成され得るものであれば特に限定されず、銅バンプ、はんだバンプ等のバンプ（突起電極）であっても、Ｎｉ／Ａｕめっきパッド等の比較的平坦な金属パッドであってもよい。 The type of pad on the circuit surface of the semiconductor chip is not particularly limited as long as it can be formed on the circuit surface of the semiconductor chip. Even if it is a bump (projection electrode) such as a copper bump or a solder bump, Ni / Au It may be a relatively flat metal pad such as a plating pad.
＜テープエキスパンド工程＞
　エキスパンドテープを加熱しながら延伸することにより、当該エキスパンドテープ上に固定された、個片化された半導体チップの間隔を広げる。 <Tape expanding process>
By stretching the expanded tape while heating, the interval between the separated semiconductor chips fixed on the expanded tape is increased.
　エキスパンドテープの延伸方法としては、例えば、突き上げ方式と引張り方式がある。突き上げ方式は、エキスパンドテープを固定後、所定の形をしたステージが上昇することでエキスパンドテープが引き伸ばされる。引張り方式はエキスパンドテープを固定後、設置したエキスパンドテープ面と平行に所定の方向に引っ張ることで、エキスパンドテープが引き伸ばされる方式である。半導体チップの間隔を均一に引き伸ばせる点、及び必要な（占有する）装置面積が小さくてコンパクトである点から、突き上げ方式の方が好ましい。 ¡Examples of expanding tape stretching methods include a push-up method and a pulling method. In the push-up method, after the expanded tape is fixed, the expanded tape is stretched by raising the stage having a predetermined shape. The tension method is a method in which the expanded tape is stretched by fixing the expanded tape and then pulling the expanded tape in a predetermined direction in parallel with the installed expanded tape surface. The push-up method is preferable because the distance between the semiconductor chips can be extended uniformly and the required (occupied) device area is small and compact.
　延伸条件は、エキスパンドテープの特性に応じて適宜設定すればよい。例えば、突き上げ方式を採用した場合の突き上げ量（引張り量）は１０ｍｍ～５００ｍｍが好ましく、１０ｍｍ～３００ｍｍがより好ましい。１０ｍｍ以上であると、複数の半導体チップの間隔が広がりやすく、５００ｍｍ以下であると半導体チップの飛散又は位置ずれが起こりづらくなる。
　加熱温度もエキスパンドテープ特性に応じて適宜設定すれば良いが、例えば２５℃～２００℃が良い。より好ましくは２５℃～１５０℃、さらに好ましくは３０℃～１００℃である。温度が２５℃以上であるとエキスパンドテープが延伸しやすくなり、温度が２００℃以下であるとエキスパンドテープの熱膨張又は低弾性化による歪み又はたるみによる半導体チップの位置ずれ（エキスパンドテープと半導体チップ間の剥離）、半導体チップの飛散等が起こりづらくなる。
　突き上げ速度もエキスパンドテープ特性に応じて適宜設定すればよいが、例えば０．１ｍｍ／秒～５００ｍｍ／秒であってもよく、０．１ｍｍ／秒～３００ｍｍ／秒、０．１ｍｍ／秒～２００ｍｍ／秒であってもよい。０．１ｍｍ／秒以上であると生産性が向上する。５００ｍｍ／秒以下であると、半導体チップとエキスパンドテープ間での剥離が生じづらくなる。 The stretching conditions may be appropriately set according to the characteristics of the expanded tape. For example, when the push-up method is adopted, the push-up amount (tensile amount) is preferably 10 mm to 500 mm, and more preferably 10 mm to 300 mm. When it is 10 mm or more, the interval between the plurality of semiconductor chips is likely to be widened, and when it is 500 mm or less, scattering or misalignment of the semiconductor chips is difficult to occur.
The heating temperature may be appropriately set according to the expanded tape characteristics, but is preferably 25 ° C. to 200 ° C., for example. More preferably, it is 25 ° C to 150 ° C, and further preferably 30 ° C to 100 ° C. When the temperature is 25 ° C. or higher, the expanded tape is easily stretched, and when the temperature is 200 ° C. or lower, the semiconductor chip is displaced due to distortion or sag due to thermal expansion or low elasticity of the expanded tape (between the expanded tape and the semiconductor chip). ) And semiconductor chips are less likely to scatter.
The push-up speed may be set as appropriate according to the properties of the expanded tape. For example, it may be 0.1 mm / second to 500 mm / second, such as 0.1 mm / second to 300 mm / second, 0.1 mm / second to 200 mm / second. It may be seconds. Productivity improves that it is 0.1 mm / second or more. When it is 500 mm / second or less, peeling between the semiconductor chip and the expanded tape is difficult to occur.
　テープエキスパンド工程後の半導体チップの間隔は３００μｍ以上であればよいが、用途に応じて適切な間隔を選択することができる。
　ＦＯ－ＷＬＰ用途では、半導体チップの領域外に再配線パターン及び接続端子用パッドを設けるために必要なスペースを確保するため、５００μｍ以上が好ましい。高密度化及び高機能化された半導体パッケージでは再配線層の総数も増えるため、半導体チップのより外側に接続端子用パッドを設ける必要がある。このため、半導体チップ間隔は広い方が好ましい。上述の観点から、テープエキスパンド工程後の複数の半導体チップの間隔は、１ｍｍ以上が好ましく、２ｍｍ以上がより好ましい。
　また、テープエキスパンド工程後の半導体チップの間隔は、ＦＩ－ＷＬＰ用途又はディスクリート半導体チップ実装用途では、封止工程において半導体チップの側面を封止材によりより確実に保護する観点から、３００μｍ以上である。取り扱い性の観点から、テープエキスパンド工程後の複数の半導体チップの間隔は、５００μｍ以上が好ましく、１ｍｍがより好ましい。
　なお、テープエキスパンド工程後の半導体チップの間隔の上限は特に制限はないが、５ｍｍ以下とすることができる。 The interval between the semiconductor chips after the tape expanding step may be 300 μm or more, but an appropriate interval can be selected according to the application.
In the FO-WLP application, 500 μm or more is preferable in order to secure a space necessary for providing the rewiring pattern and the connection terminal pad outside the region of the semiconductor chip. In a semiconductor package with high density and high functionality, the total number of redistribution layers also increases, so it is necessary to provide connection terminal pads outside the semiconductor chip. For this reason, it is preferable that the semiconductor chip interval is wide. From the above viewpoint, the interval between the plurality of semiconductor chips after the tape expanding step is preferably 1 mm or more, and more preferably 2 mm or more.
In addition, in the FI-WLP application or the discrete semiconductor chip mounting application, the interval between the semiconductor chips after the tape expanding process is 300 μm or more from the viewpoint of more reliably protecting the side surface of the semiconductor chip with the sealing material in the sealing process. . From the viewpoint of handleability, the interval between the plurality of semiconductor chips after the tape expanding step is preferably 500 μm or more, and more preferably 1 mm.
The upper limit of the interval between the semiconductor chips after the tape expanding process is not particularly limited, but can be 5 mm or less.
＜テンション保持工程＞
　延伸されたエキスパンドテープが元の状態に戻ることを防ぐために、エキスパンドテープのテンションを保持する。 <Tension holding process>
In order to prevent the stretched expanded tape from returning to its original state, the tension of the expanded tape is maintained.
　エキスパンドテープのテンションを保持する方法は、テンションが保持され、半導体チップの間隔が元に戻らなければ特に制限はない。例えば、グリップリング（株式会社テクノビジョン製）等の固定用ジグを用いて固定する方法、エキスパンドテープの外周部を加熱して収縮させて（ヒートシュリンク）テンションを保持する方法等が挙げられる。 The method of holding the expanded tape tension is not particularly limited as long as the tension is held and the distance between the semiconductor chips is not restored. For example, a method of fixing using a fixing jig such as a grip ring (manufactured by Technovision Co., Ltd.), a method of heating and contracting the outer peripheral portion of the expanded tape (heat shrink), and the like can be mentioned.
＜転写工程＞
　キャリアに、半導体チップが固定されるように転写（ラミネート）する。ラミネート方法は特に制限はないが、ロールラミネータ、ダイヤフラム式ラミネータ、真空ロールラミネータ、真空ダイヤフラム式ラミネータ等を採用することができる。 <Transfer process>
Transfer (lamination) is performed so that the semiconductor chip is fixed to the carrier. The laminating method is not particularly limited, and a roll laminator, a diaphragm laminator, a vacuum roll laminator, a vacuum diaphragm laminator, and the like can be employed.
　ラミネート条件は、エキスパンドテープ、半導体チップ及びキャリアの物性及び特性によって適宜設定すればよい。例えば、ロールラミネータであれば、室温（２５℃）～２００℃であってもよく、室温（２５℃）～１５０℃が好ましく、室温（２５℃）～１００℃がより好ましい。室温以上であると半導体チップがキャリアに転写（ラミネート）しやすくなり、２００℃以下であるとエキスパンドテープの熱膨張又は低弾性化による歪み又はたるみによる半導体チップの位置ずれ（エキスパンドテープと半導体チップ間の剥離）、半導体チップの飛散等が起こりづらくなる。ダイヤフラム式のラミネータであれば、温度条件に関しては、上述のロールラミネータと同様である。圧着時間は５秒～３００秒であってもよく、５秒～２００秒が好ましく、５秒～１００秒がより好ましい。５秒以上であると半導体チップがキャリアに転写（ラミネート）しやすく、３００秒以下であると生産性が向上する。圧力は０．１ＭＰａ～３ＭＰａであってもよく、０．１ＭＰａ～２ＭＰａが好ましく、０．１ＭＰａ～１ＭＰａがより好ましい。０．１ＭＰａ以上であると半導体チップがキャリアに転写（ラミネート）しやすく、２ＭＰａ以下であると半導体チップへのダメージが軽減される。 ラ ミ ネ ー ト Lamination conditions may be set as appropriate according to the physical properties and characteristics of the expanded tape, semiconductor chip, and carrier. For example, in the case of a roll laminator, it may be room temperature (25 ° C.) to 200 ° C., preferably room temperature (25 ° C.) to 150 ° C., more preferably room temperature (25 ° C.) to 100 ° C. When the temperature is higher than room temperature, the semiconductor chip is easily transferred (laminated) to the carrier, and when the temperature is lower than 200 ° C., the semiconductor chip is displaced due to distortion or slack due to thermal expansion or low elasticity of the expanded tape (between the expanded tape and the semiconductor chip). ) And semiconductor chips are less likely to scatter. If it is a diaphragm type laminator, it is the same as that of the above-mentioned roll laminator regarding temperature conditions. The pressing time may be 5 seconds to 300 seconds, preferably 5 seconds to 200 seconds, and more preferably 5 seconds to 100 seconds. If it is 5 seconds or more, the semiconductor chip is easily transferred (laminated) to the carrier, and if it is 300 seconds or less, the productivity is improved. The pressure may be 0.1 MPa to 3 MPa, preferably 0.1 MPa to 2 MPa, more preferably 0.1 MPa to 1 MPa. When it is 0.1 MPa or more, the semiconductor chip is easily transferred (laminated) to the carrier, and when it is 2 MPa or less, damage to the semiconductor chip is reduced.
　エキスパンドテープからキャリアに半導体チップを転写することで、後述する封止工程等の加熱工程における耐熱性へのリスクを低減することができる。 By transferring the semiconductor chip from the expanded tape to the carrier, it is possible to reduce the risk of heat resistance in a heating process such as a sealing process described later.
＜剥離工程＞
　半導体チップからエキスパンドテープを剥離（除去）する。 <Peeling process>
The expanded tape is peeled (removed) from the semiconductor chip.
　エキスパンドテープを剥離する際は、キャリア上に転写された半導体チップが位置ずれを起こしたり、キャリアから剥がれたりしないように、エキスパンドテープとキャリア、エキスパンドテープと半導体チップ、半導体チップとキャリアの密着力は適宜設定する必要がある。例えば、エキスパンドテープと半導体チップの密着力が、半導体チップとキャリアの密着力と同じかそれよりも小さいことが好ましい。 When peeling off the expanded tape, the adhesive force between the expanded tape and the carrier, the expanded tape and the semiconductor chip, and the semiconductor chip and the carrier should be such that the semiconductor chip transferred onto the carrier does not shift or peel off from the carrier. It is necessary to set appropriately. For example, the adhesive force between the expanded tape and the semiconductor chip is preferably the same as or smaller than the adhesive force between the semiconductor chip and the carrier.
　エキスパンドテープ、又はキャリア面にＵＶ（紫外線）硬化機能を付与し、ＵＶを照射することで密着力（接着力）が上下するように設定してもよい。この場合は、ＵＶ照射後（ＵＶ照射工程を追加）にエキスパンドテープを除去する。例えば、テンション保持工程後にＵＶを照射してエキスパンドテープの密着力（接着力）を下げた後に、キャリアにラミネートして、エキスパンドテープを半導体チップから剥離することができる。これによって半導体チップへのストレスが軽減され、転写を位置ずれなくスムーズに行うことができる。 It may be set so that the adhesive force (adhesive force) is increased or decreased by applying UV (ultraviolet) curing function to the expanded tape or the carrier surface and irradiating with UV. In this case, the expanded tape is removed after UV irradiation (adding UV irradiation process). For example, after the tension holding step, UV is irradiated to lower the adhesive force (adhesive force) of the expanded tape, and then the expanded tape is peeled off from the semiconductor chip by laminating on the carrier. As a result, the stress on the semiconductor chip is reduced, and the transfer can be performed smoothly without misalignment.
＜封止工程＞
　半導体装置の製造方法は、剥離工程後に更にキャリア上に固定された半導体チップを封止材により封止する封止工程を備えていてもよい（図示せず）。本実施形態の半導体装置の製造方法によれば、半導体チップ同士の間に十分な間隔があるので、半導体チップの４側面及びキャリアに固定されていない面とは反対側の面の計５面が少なくとも封止される。また、本実施形態の半導体装置の製造方法によれば、テープエキスパンド工程において半導体チップの間隔を十分に広げることができるため、再配置工程なしでも、封止工程後の半導体チップを上述のＷＬＰ技術に適用することができる。 <Sealing process>
The method for manufacturing a semiconductor device may further include a sealing step of sealing the semiconductor chip fixed on the carrier with a sealing material after the peeling step (not shown). According to the manufacturing method of the semiconductor device of this embodiment, since there is a sufficient space between the semiconductor chips, there are a total of five surfaces including the four side surfaces of the semiconductor chip and the surface opposite to the surface not fixed to the carrier. At least sealed. Further, according to the method for manufacturing a semiconductor device of the present embodiment, the interval between the semiconductor chips can be sufficiently widened in the tape expanding process. Can be applied to.
　なお、封止工程は、テンション保持工程後にエキスパンドテープ上に固定された半導体チップを封止材により封止する封止工程であってもよい。 The sealing process may be a sealing process in which the semiconductor chip fixed on the expanded tape is sealed with a sealing material after the tension holding process.
　封止方法は特に制限はないが、例えば、コンプレッションモールド（封止材形状は液状材、固形材、顆粒材、フィルム材等）、トランスファーモールド（封止材形状は液状材、固形材、顆粒材、フィルム材等）、フィルム状の封止材のラミネート等が挙げられる。 The sealing method is not particularly limited. For example, compression molding (sealing material shape is liquid material, solid material, granule material, film material, etc.), transfer mold (sealing material shape is liquid material, solid material, granule material) , Film material, etc.), and laminating film-like sealing materials.
　封止工程後に、封止材の物性調整の観点から、ポストキュアを含めた加熱処理工程を入れてもよい。封止工程後、又は追加の上記加熱処理工程後にキャリアを剥がす必要がある。剥がす際にも、加熱処理、ＵＶ処理工程等を加えてもよい。上述の工程後に、キャリアが半導体チップ及び封止材にダメージを与えることなく剥がせるように、キャリア（キャリア＋粘着層、キャリア＋仮固定材等）の密着力は設定する必要がある。 After the sealing step, a heat treatment step including post-cure may be added from the viewpoint of adjusting the physical properties of the sealing material. It is necessary to peel off the carrier after the sealing step or after the additional heat treatment step. Also when peeling off, a heat treatment, a UV treatment step or the like may be added. It is necessary to set the adhesion of the carrier (carrier + adhesive layer, carrier + temporary fixing material, etc.) so that the carrier can be peeled off without damaging the semiconductor chip and the sealing material after the above-described steps.
　小型化及び薄型化を目的に半導体パッケージの厚みを薄くする場合は、封止工程後にバックグラインド工程（半導体チップの回路面の裏面側の封止材を削って薄くする工程）を導入してもよい。 When reducing the thickness of the semiconductor package for the purpose of downsizing and thinning, a back grinding process (a process of reducing the thickness of the sealing material on the back side of the circuit surface of the semiconductor chip) after the sealing process is introduced. Good.
　なお、第５の半導体装置の製造方法においては、上述の第１の半導体装置の製造方法に用いられている材料と同様の材料を用いることができるが、以下に示す本実施形態のエキスパンドテープを特に好適に用いることができる。なお、本実施形態のエキスパンドテープは、上述の第１の半導体装置の製造方法におけるエキスパンドテープの作製方法と同様の方法で作製することができる。 In the fifth method for manufacturing a semiconductor device, the same material as that used in the method for manufacturing the first semiconductor device described above can be used, but the expanded tape of the present embodiment shown below is used. It can be particularly preferably used. Note that the expanded tape of the present embodiment can be manufactured by the same method as the expanded tape manufacturing method in the above-described first semiconductor device manufacturing method.
　本実施形態のエキスパンドテープは、上述のテープエキスパンド工程の加熱温度（例えば５０℃）における引張応力が１０ＭＰａ以下であり、且つ室温（２５℃）における引張応力が上記加熱温度における引張応力よりも５ＭＰａ以上高い。本実施形態のエキスパンドテープが、上述の半導体装置の製造方法、特にテープエキスパンド工程に好適に適用できる理由は必ずしも明らかでないが、本発明者等は以下のように考えている。 The expanded tape of the present embodiment has a tensile stress of 10 MPa or less at a heating temperature (for example, 50 ° C.) in the above tape expanding step, and a tensile stress at room temperature (25 ° C.) of 5 MPa or more than the tensile stress at the heating temperature. high. The reason why the expand tape of the present embodiment can be suitably applied to the above-described semiconductor device manufacturing method, particularly the tape expand process, is not necessarily clear, but the present inventors consider as follows.
　テープエキスパンド工程において、半導体チップの間隔を広げるのに寄与するのは、半導体チップが固定された領域のエキスパンドテープの伸びであり、エキスパンドテープの端の部分の伸びは半導体チップの間隔を広げるのに寄与しない。ここで、テープエキスパンド工程においては、半導体チップが固定された領域（ステージの領域）のエキスパンドテープが加熱される一方、エキスパンドテープの端の部分は加熱されず、室温となる。また、エキスパンドテープは加熱することで引張応力が小さくなり、引張応力が小さい方がエキスパンドテープは伸びやすい。
　このため、テープエキスパンド工程の加熱温度におけるエキスパンドテープの引張応力が上記所定の範囲の小さいものとするとともに、エキスパンドテープの室温における引張応力を上記加熱温度における引張応力よりも上記所定の値以上高くすることにより、テープエキスパンド工程において、半導体チップが固定された領域でのエキスパンドテープの伸びがエキスパンドテープの端の部分の伸びよりも十分に大きくなり、半導体チップの間隔をより広げることができる。 In the tape expanding process, it is the expansion of the expanded tape in the area where the semiconductor chip is fixed that contributes to increasing the distance between the semiconductor chips, and the expansion at the end of the expanded tape increases the distance between the semiconductor chips. Does not contribute. Here, in the tape expanding step, the expanded tape in the region where the semiconductor chip is fixed (stage region) is heated, while the end portion of the expanded tape is not heated and reaches room temperature. In addition, when the expanded tape is heated, the tensile stress is reduced, and the expanded tape is more easily stretched when the tensile stress is smaller.
For this reason, the tensile stress of the expanded tape at the heating temperature in the tape expanding step is set to be small in the predetermined range, and the tensile stress at room temperature of the expanded tape is set higher than the predetermined value by the tensile stress at the heating temperature. Thus, in the tape expanding step, the expansion of the expanded tape in the region where the semiconductor chip is fixed becomes sufficiently larger than the expansion of the end portion of the expanded tape, and the interval between the semiconductor chips can be further widened.
　エキスパンドテープの上記加熱温度における引張応力は、エキスパンド後の半導体チップの間隔をより広げるためには、９ＭＰａ以下が好ましく、８ＭＰａ以下がより好ましい。 The tensile stress at the heating temperature of the expanded tape is preferably 9 MPa or less, and more preferably 8 MPa or less in order to further widen the interval between the semiconductor chips after expansion.
　エキスパンドテープの上記加熱温度における引張応力は、特に限定されないが、０．１ＭＰａ以上が好ましい。０．１ＭＰａより小さいとチップの歪み又はテープのたわみが発生しやすい。 The tensile stress at the heating temperature of the expanded tape is not particularly limited, but is preferably 0.1 MPa or more. If it is less than 0.1 MPa, chip distortion or tape deflection tends to occur.
　エキスパンドテープの室温（２５℃）における引張応力は、エキスパンド後の半導体チップの間隔をより広げるためには、上記加熱温度における引張応力よりも、６ＭＰａ以上高いことが好ましく、７ＭＰａ以上高いことがより好ましい。 The tensile stress at room temperature (25 ° C.) of the expanded tape is preferably 6 MPa or higher, more preferably 7 MPa or higher than the tensile stress at the heating temperature in order to further widen the interval between the semiconductor chips after expansion. .
　なお、引張応力とは、マイクロフォース試験機（ＩＮＳＴＲＯＮ製、ＩＮＳＴＲＯＮ５９４８）で測定した場合の引張ひずみ１（ｍｍ／ｍｍ）の時の値である。引張速度は５ｍｍ／秒とした。 The tensile stress is a value at a tensile strain of 1 (mm / mm) when measured with a micro force tester (manufactured by INSTRON, INSTRON 5948). The tensile speed was 5 mm / second.
　テープエキスパンド工程後のＭＤとＴＤのチップ間隔が均一であることが好ましいが、封止後に半導体チップ及びこれに接続された接続端子用パッドを一群として個片化する際に、半導体チップへのダメージがない状態でダイシングが可能であれば（ブレードが半導体チップにダメージを与えなければ）、ＭＤとＴＤの幅は均一でなくてもよい。ダイシングの際に、ＭＤとＴＤのダイシング間隔幅は同じでなくてもよい。ただし、ＭＤのライン同士、ＴＤのライン同士は均一であることが好ましい。 It is preferable that the chip interval between the MD and TD after the tape expanding process is uniform. However, when the semiconductor chip and the connection terminal pads connected thereto are separated into a group after sealing, damage to the semiconductor chip is caused. If dicing is possible in a state where there is no damage (if the blade does not damage the semiconductor chip), the MD and TD widths may not be uniform. At the time of dicing, the dicing interval width of MD and TD may not be the same. However, MD lines and TD lines are preferably uniform.
　エキスパンドテープは延伸性に大きく寄与する基材フィルム（基材層）、粘着力を制御する粘着層等、複数の層構造であることが好ましい。 The expanded tape preferably has a multi-layer structure such as a base film (base layer) that greatly contributes to stretchability and an adhesive layer that controls adhesive strength.
　基材フィルムは、延伸性、テンション保持工程後に半導体チップの間隔を保持する安定性があることが好ましい。 It is preferable that the base film has stretchability and stability for maintaining the distance between the semiconductor chips after the tension holding step.
　基材フィルムは、ポリエチレンテレフタレートフィルム等のポリエステル系フィルム；ポリテトラフルオロエチレンフィルム、ポリエチレンフィルム、ポリプロピレンフィルム、ポリメチルペンテンフィルム、ポリビニルアセテートフィルム、及びポリ－４－メチルペンテン－１等のα－オレフィンの単独重合体及びそれらの共重合体、並びに上記単独重合体又は上記共重合体のアイオノマーを含むポリオレフィン系フィルム；ポリ塩化ビニルフィルム；及びポリイミドフィルム；ウレタン樹脂フィルムなどの各種プラスチックフィルムであってよい。上記基材フィルムは、単層のフィルムに限らず、上記プラスチックフィルムを２種以上又は同種のプラスチックフィルムを２つ以上組み合わせて得られる多層のフィルムであってもよい。 The base film is a polyester film such as a polyethylene terephthalate film; a polytetrafluoroethylene film, a polyethylene film, a polypropylene film, a polymethylpentene film, a polyvinyl acetate film, and an α-olefin such as poly-4-methylpentene-1. Polyolefin films containing homopolymers and copolymers thereof, and the above homopolymers or ionomers of the above copolymers; polyvinyl chloride films; and polyimide films; various plastic films such as urethane resin films. The base film is not limited to a single layer film, and may be a multilayer film obtained by combining two or more plastic films or two or more plastic films of the same type.
　上記基材フィルムは、延伸性の観点から、ポリオレフィンフィルム又はウレタン樹脂フィルムであることが好ましい。基材フィルムは、必要に応じて、ブロッキング防止剤等の各種添加剤を含んでもよい。 The base film is preferably a polyolefin film or a urethane resin film from the viewpoint of stretchability. The base film may contain various additives such as an anti-blocking agent as necessary.
　上記基材フィルムの厚みは、必要に応じて適宜設定すればよいが、５０μｍ～５００μｍが好ましい。５０μｍより薄いと延伸性が低下し、５００μｍより大きいと歪みが発生しやすくなったり、取り扱い性が低下したりする等、不具合が生じる。 The thickness of the base film may be appropriately set as necessary, but is preferably 50 μm to 500 μm. If the thickness is less than 50 μm, the stretchability is deteriorated, and if it is more than 500 μm, problems such as distortion is likely to occur and handling properties are deteriorated.
　上記基材フィルムの厚みは、作業性を損なわない範囲で適宜選択される。ただし、粘着層を構成する粘着剤として、高エネルギー線（中でも、紫外線）硬化性粘着剤を用いる場合は、その高エネルギー線の透過を阻害しない厚さにする必要がある。このような観点から、基材フィルムの厚さは、通常は１０～５００μｍであってもよく、５０～４００μｍが好ましく、７０～３００μｍがより好ましい。
　基材層を複数の基材フィルムから構成する場合、基材層全体の厚さが上記範囲内となるように調整することが好ましい。基材フィルムは、粘着層との密着性を向上させるために、必要に応じて、化学的又は物理的に表面処理を施したものであってもよい。上記表面処理としては、例えば、コロナ処理、クロム酸処理、オゾン暴露、火炎暴露、高圧電撃暴露、イオン化放射線処理等が挙げられる。 The thickness of the base film is appropriately selected within a range that does not impair workability. However, when a high energy ray (in particular, ultraviolet ray) curable pressure sensitive adhesive is used as the pressure sensitive adhesive constituting the pressure sensitive adhesive layer, it is necessary to have a thickness that does not inhibit the transmission of the high energy ray. From such a viewpoint, the thickness of the base film may be usually 10 to 500 μm, preferably 50 to 400 μm, and more preferably 70 to 300 μm.
When the substrate layer is composed of a plurality of substrate films, it is preferable to adjust so that the thickness of the entire substrate layer is within the above range. The base film may be subjected to a chemical or physical surface treatment as necessary in order to improve the adhesion with the adhesive layer. Examples of the surface treatment include corona treatment, chromic acid treatment, ozone exposure, flame exposure, high piezoelectric impact exposure, and ionizing radiation treatment.
　粘着層は、粘着力を制御する（工程毎に半導体チップの位置ずれ、飛散が起きないように設定）ことができれば、特に制限はない。 The adhesive layer is not particularly limited as long as the adhesive force can be controlled (setting so that the semiconductor chip is not displaced or scattered for each process).
　粘着層は、室温で粘着力があり、半導体チップに対し密着力を有する粘着剤成分から構成することが好ましい。粘着層を構成する粘着剤成分のベース樹脂の一例としては、アクリル樹脂、合成ゴム、天然ゴム、ポリイミド樹脂等が挙げられる。
　粘着剤成分の糊残りを減少させる観点から、上記ベース樹脂は、他の添加剤と反応し得る官能基（水酸基、カルボキシル基等）を有することが好ましい。粘着剤成分として、紫外線、放射線等の高エネルギー線によって硬化する樹脂（特に紫外線硬化型樹脂）、又は熱によって硬化する樹脂（熱硬化性樹脂）を使用してもよい。このような硬化性樹脂を使用した場合、樹脂を硬化させることによって粘着力を低下させることができる。特に、紫外線硬化型樹脂を含む、紫外線硬化型の粘着剤が好適に用いられる。 The pressure-sensitive adhesive layer is preferably composed of a pressure-sensitive adhesive component that has adhesive strength at room temperature and has adhesion to the semiconductor chip. Examples of the base resin of the pressure-sensitive adhesive component that constitutes the pressure-sensitive adhesive layer include acrylic resin, synthetic rubber, natural rubber, and polyimide resin.
From the viewpoint of reducing the adhesive residue of the pressure-sensitive adhesive component, the base resin preferably has a functional group (such as a hydroxyl group or a carboxyl group) that can react with other additives. As the pressure-sensitive adhesive component, a resin curable by high energy rays such as ultraviolet rays and radiation (particularly an ultraviolet curable resin) or a resin curable by heat (thermosetting resin) may be used. When such a curable resin is used, the adhesive strength can be reduced by curing the resin. In particular, an ultraviolet curable pressure-sensitive adhesive containing an ultraviolet curable resin is preferably used.
　また、粘着力を調整するため、上記粘着剤成分は、上記ベース樹脂の官能基と架橋反応できる架橋剤を含んでもよい。架橋剤は、エポキシ基、イソシアネート基、アジリジン基、及びメラニン基からなる群から選ばれる少なくとも１種の官能基を有することが好ましい。これらの架橋剤は、単独で使用してもよいし、２種以上を併用してもよい。また、反応速度が遅い場合は、必要に応じて、アミン、スズ等の触媒を使用してもよい。その他、粘着特性を調整するために、上記粘着剤は、ロジン系、テルペン樹脂等のタッキファイヤー、及び各種界面活性剤等の任意成分を適宜含有してもよい。 Further, in order to adjust the adhesive strength, the pressure-sensitive adhesive component may include a cross-linking agent capable of performing a cross-linking reaction with the functional group of the base resin. The crosslinking agent preferably has at least one functional group selected from the group consisting of an epoxy group, an isocyanate group, an aziridine group, and a melanin group. These crosslinking agents may be used alone or in combination of two or more. Moreover, when reaction rate is slow, you may use catalysts, such as an amine and tin, as needed. In addition, in order to adjust the adhesive property, the adhesive may appropriately contain rosin-based, tackifiers such as terpene resins, and optional components such as various surfactants.
　粘着層の厚さは、通常は１～１００μｍであり、２～５０μｍが好ましく、５～４０μｍがより好ましい。粘着層の厚さを１μｍ以上にすることによって、半導体チップとの十分な粘着力を確保することができるため、テープエキスパンド工程において半導体チップの飛散を抑制することが容易となる。一方、１００μｍを超える厚さとしても、特性において利点はなく、不経済となる。 The thickness of the adhesive layer is usually 1 to 100 μm, preferably 2 to 50 μm, more preferably 5 to 40 μm. By setting the thickness of the adhesive layer to 1 μm or more, sufficient adhesive force with the semiconductor chip can be ensured, and therefore it becomes easy to suppress scattering of the semiconductor chip in the tape expanding process. On the other hand, even if the thickness exceeds 100 μm, there is no advantage in characteristics and it becomes uneconomical.
　粘着層が１０μｍ以上であると、ダイシングテープを用いずに、エキスパンドテープ上で半導体ウエハをダイシングしても基材フィルムにダメージ（切り込み等）が入らないため、準備工程において、ダイシングテープ上で半導体ウエハをダイシングしてエキスパンドテープに転写する（貼り付ける）工程を省略することができる。 If the adhesive layer is 10 μm or more, even if the semiconductor wafer is diced on the expanded tape without using the dicing tape, the substrate film will not be damaged (notched, etc.). The process of dicing the wafer and transferring (attaching) it to the expanded tape can be omitted.
　以下、実施例を用いて本発明をより詳細に説明するが、本発明はこれらによって制限されるものではない。 Hereinafter, the present invention will be described in more detail with reference to examples, but the present invention is not limited thereto.
（アクリル樹脂溶液の調製）
　スリーワンモータ、撹拌翼、窒素導入管が備え付けられた容量４０００ｍｌのオートクレーブに酢酸エチル１０００ｇ、２－エチルヘキシルアクリレート６５０ｇ、２－ヒドロキシエチルアクリレート３５０ｇ、及びアゾビスイソブチロニトリル３．０ｇを配合し、均一になるまで撹拌後、流量１００ｍｌ／分にて６０分間窒素バブリングを実施し、系中の溶存酸素を脱気した。１時間かけて６０℃まで昇温し、昇温後４時間重合させた。その後１時間かけて９０℃まで昇温し、更に９０℃にて１時間保持後、室温に冷却した。
　次に酢酸エチルを１０００ｇ加えて撹拌し希釈した。これに重合禁止剤としてメトキノンを０．１ｇ、ウレタン化触媒として、ジオクチルスズジラウレートを０．０５ｇ添加した後、２－メタクリロキシエチルイソシアネート（昭和電工株式会社製、カレンズＭＯＩ）を１００ｇ加えた。７０℃で６時間反応させた後、室温に冷却した。その後、酢酸エチルを加え、アクリル樹脂溶液中の不揮発分含有量が３５質量％となるよう調整し、連鎖重合可能な官能基を有するアクリル樹脂溶液を得た。
　この樹脂の酸価と水酸基価を、ＪＩＳ　Ｋ００７０に従って測定したところ、酸価は検出されず、水酸基価は１２１ｍｇＫＯＨ／ｇであった。
　また、得られたアクリル樹脂溶液を６０℃で一晩真空乾燥し、得られた固形分を全自動元素分析装置（エレメンタール株式会社製、ｖａｒｉｏＥＬ）にて元素分析した。測定された窒素含有量から、アクリル樹脂に導入された２－メタクリロキシエチルイソシアネートの含有量を算出したところ、０．５９ｍｍｏｌ／ｇであった。
　また、ＳＤ－８０２２／ＤＰ－８０２０／ＲＩ－８０２０（東ソー株式会社製）を使用し、カラムには、Ｇｅｌｐａｃｋ　ＧＬ－Ａ１５０－Ｓ／ＧＬ－Ａ１６０－Ｓ（日立化成株式会社製）を用い、溶離液にテトラヒドロフランを用いてＧＰＣ測定をした結果、ポリスチレン換算重量平均分子量は４２万であった。 (Preparation of acrylic resin solution)
A 1000-ml autoclave equipped with a three-one motor, a stirring blade, and a nitrogen introduction tube was mixed with 1000 g of ethyl acetate, 650 g of 2-ethylhexyl acrylate, 350 g of 2-hydroxyethyl acrylate, and 3.0 g of azobisisobutyronitrile. After stirring until nitrogen gas bubbling, nitrogen bubbling was carried out at a flow rate of 100 ml / min for 60 minutes to degas dissolved oxygen in the system. The temperature was raised to 60 ° C. over 1 hour, and the temperature was raised and polymerized for 4 hours. Thereafter, the temperature was raised to 90 ° C. over 1 hour, further maintained at 90 ° C. for 1 hour, and then cooled to room temperature.
Next, 1000 g of ethyl acetate was added and stirred for dilution. To this, 0.1 g of methoquinone as a polymerization inhibitor and 0.05 g of dioctyltin dilaurate as a urethanization catalyst were added, and then 100 g of 2-methacryloxyethyl isocyanate (manufactured by Showa Denko KK, Karenz MOI) was added. After reacting at 70 ° C. for 6 hours, it was cooled to room temperature. Thereafter, ethyl acetate was added to adjust the non-volatile content in the acrylic resin solution to 35% by mass to obtain an acrylic resin solution having a functional group capable of chain polymerization.
When the acid value and hydroxyl value of this resin were measured according to JIS K0070, the acid value was not detected and the hydroxyl value was 121 mgKOH / g.
Moreover, the obtained acrylic resin solution was vacuum-dried at 60 degreeC overnight, and the obtained solid content was elementally analyzed with the fully automatic elemental-analysis apparatus (The Elemental Co., Ltd. product, varioEL). From the measured nitrogen content, the content of 2-methacryloxyethyl isocyanate introduced into the acrylic resin was calculated to be 0.59 mmol / g.
In addition, SD-8022 / DP-8020 / RI-8020 (manufactured by Tosoh Corporation) was used, and Gelpack GL-A150-S / GL-A160-S (manufactured by Hitachi Chemical Co., Ltd.) was used as the column for elution. As a result of GPC measurement using tetrahydrofuran as the liquid, the weight average molecular weight in terms of polystyrene was 420,000.
（エキスパンドテープの作製）
　上記アクリル樹脂溶液（固形分：１００重量部）に対し、架橋剤として多官能イソシアネート（日本ポリウレタン工業株式会社製、コロネートＬ、固形分７５％）を固形分として１２．０ｇ、光開始剤として１－ヒドロキシシクロヘキシルフェニルケトン（ＢＡＳＦ株式会社製、イルガキュア１８４）を１．０ｇ、更に総固形分含有量が２７質量％となるように酢酸エチルを加え、１０分間均一に撹拌した。その後、得られた溶液を、保護フィルム（表面離型処理ポリエチレンテレフタレート、厚さ２５μｍ）の上に塗工乾燥して、粘着層を形成した。この際、乾燥時の粘着層厚さが１０μｍ又は３０μｍとなる２種を作製した。更に、基材フィルム（厚さ１００μｍ）に粘着層面をラミネートした。その後、得られた２種のテープを４０℃で４日間エージングした。粘着層が１０μｍのテープをエキスパンドテープＡ、３０μｍのテープをエキスパンドテープＢとした。 (Production of expanded tape)
12.0 g of polyfunctional isocyanate (manufactured by Nippon Polyurethane Industry Co., Ltd., Coronate L, solid content: 75%) as a cross-linking agent and 1 as a photoinitiator with respect to the acrylic resin solution (solid content: 100 parts by weight). -1.0 g of hydroxycyclohexyl phenyl ketone (manufactured by BASF Corporation, Irgacure 184) was added, and ethyl acetate was added so that the total solid content was 27% by mass, and the mixture was stirred uniformly for 10 minutes. Then, the obtained solution was applied and dried on a protective film (surface release-treated polyethylene terephthalate, thickness 25 μm) to form an adhesive layer. At this time, two types having an adhesive layer thickness of 10 μm or 30 μm at the time of drying were prepared. Furthermore, the adhesive layer surface was laminated on a base film (thickness: 100 μm). Thereafter, the obtained two kinds of tapes were aged at 40 ° C. for 4 days. The tape with an adhesive layer of 10 μm was designated as expanded tape A, and the tape with 30 μm was designated as expanded tape B.
　なお、上記基材フィルムとしては、ハイミラン１７０６（三井・デュポン　ポリケミカル株式会社製、アイオノマー樹脂）、エチレン・１－ヘキセン共重合体とブテン・α－オレフィン共重合体、及びハイミラン１７０６がこの順で積層された三層の樹脂フィルムを用いた。
　また、粘着層及び保護フィルムと基材フィルムとは、４０℃のロールラミネータでラミネートし、保護フィルム／粘着層／基材フィルムの順の構成とした。エキスパンドテープとして使用する際は、保護フィルムを剥がして使用した。 Examples of the base film include HiMilan 1706 (Mitsui DuPont Polychemical Co., Ltd., ionomer resin), ethylene / 1-hexene copolymer and butene / α-olefin copolymer, and HiMilan 1706 in this order. A laminated three-layer resin film was used.
In addition, the adhesive layer, the protective film, and the base film were laminated with a roll laminator at 40 ° C., and the protective film / adhesive layer / base film was in this order. When used as an expanded tape, the protective film was peeled off.
＜エキスパンドテープ上の個片化された半導体チップの作製（工程１）＞
（評価サンプルＡ）
　ダイシングテープに８インチシリコンウエハ（厚み２５０μｍ）を４０℃で、ウエハマウント装置（ＤＭ－３００－Ｈ、株式会社ジェイシーエム製）を用いてラミネートし、５ｍｍ×５ｍｍのサイズにブレードでダイシング装置（ＤＦＤ６３６１、株式会社ディスコ製）を用いてダイシングした。その後、ＵＶ露光機（ＭＬ－３２０ＦＳＡＴ、ミカサ株式会社製）を用いて、ＵＶを３００ｍＪ照射して、ダイシングテープの密着力を下げ、エキスパンドテープＡに個片化された半導体チップをラミネート装置（Ｖ１３０、ニッコー・マテリアルズ株式会社製）を用いて転写（４０℃／０．５ＭＰａ／１０秒の条件）し、評価サンプルＡを作製した。ダイシングテープを剥がした評価サンプルＡは１２インチサイズのダイシングリングに固定した。この時、初期の半導体チップ間隔は約５０μｍだった。 <Preparation of semiconductor chip separated on expanded tape (step 1)>
(Evaluation sample A)
An 8-inch silicon wafer (thickness: 250 μm) is laminated on a dicing tape at 40 ° C. using a wafer mount device (DM-300-H, manufactured by JCM Co., Ltd.), and a dicing device (DFD6361) with a blade to a size of 5 mm × 5 mm. , Manufactured by DISCO Corporation). Then, using a UV exposure machine (ML-320FSAT, manufactured by Mikasa Co., Ltd.), 300 mJ of UV irradiation is performed to reduce the adhesive strength of the dicing tape, and the laminating apparatus (V130) And an evaluation sample A was prepared using Nikko Materials Co., Ltd. (transferred at 40 ° C./0.5 MPa / 10 seconds). Evaluation sample A from which the dicing tape was peeled off was fixed to a 12-inch size dicing ring. At this time, the initial semiconductor chip interval was about 50 μm.
（評価サンプルＢ）
　エキスパンドテープＢに８インチシリコンウエハ（厚み２５０μｍ）を４０℃で、ウエハマウント装置（ＤＭ－３００－Ｈ、株式会社ジェイシーエム製）を用いてラミネートし、５ｍｍ×５ｍｍのサイズにブレードでダイシング装置（ＤＦＤ６３６１、株式会社ディスコ製）を用いてダイシングし、評価サンプルＢを作製した。評価サンプルＢは１２インチサイズのダイシングリングに固定した。この時、初期の半導体チップ間隔は約５０μｍだった。 (Evaluation sample B)
An 8-inch silicon wafer (thickness 250 μm) is laminated on the expanded tape B at 40 ° C. using a wafer mount device (DM-300-H, manufactured by JMC Corporation), and a dicing device (5 mm × 5 mm) with a blade ( Dicing was performed using DFD 6361 (manufactured by DISCO Corporation) to prepare an evaluation sample B. Evaluation sample B was fixed to a 12-inch dicing ring. At this time, the initial semiconductor chip interval was about 50 μm.
（評価サンプルＣ）
　ダイシングテープに８インチシリコンウエハ（厚み２５０μｍ）を４０℃で、ウエハマウント装置（ＤＭ－３００－Ｈ、株式会社ジェイシーエム製）を用いてラミネートし、５ｍｍ×５ｍｍのサイズにブレードでダイシング装置（ＤＦＤ６３６１、株式会社ディスコ製）を用いてダイシングして、評価サンプルＣを作製した。この時、初期の半導体チップ間隔は約５０μｍだった。 (Evaluation sample C)
An 8-inch silicon wafer (thickness: 250 μm) is laminated on a dicing tape at 40 ° C. using a wafer mount device (DM-300-H, manufactured by JCM Co., Ltd.), and a dicing device (DFD6361) with a blade to a size of 5 mm × 5 mm. And an evaluation sample C was manufactured by dicing using a disco). At this time, the initial semiconductor chip interval was about 50 μm.
（キャリア）
　１２インチシリコンウエハ（元厚み７７５μｍ）に仮固定材を真空ラミネータ（Ｖ１３０、ニッコー・マテリアルズ株式会社製）でラミネート後、ウエハの形に外形加工してキャリアを作製した。ラミネート条件は、ダイヤフラム温度８０℃、ステージ４０℃、時間６０ｓ、圧力０．５ＭＰａとした。 (Career)
A temporary fixing material was laminated on a 12-inch silicon wafer (original thickness: 775 μm) with a vacuum laminator (V130, manufactured by Nikko Materials Co., Ltd.), and the outer shape was processed into a wafer shape to prepare a carrier. Lamination conditions were a diaphragm temperature of 80 ° C., a stage of 40 ° C., a time of 60 s, and a pressure of 0.5 MPa.
（封止材）
　封止材としてはＣＥＬ－４００ＺＨＦ－４０ＷＧ（日立化成株式会社製）を用いた。 (Encapsulant)
As a sealing material, CEL-400ZHF-40WG (manufactured by Hitachi Chemical Co., Ltd.) was used.
（実施例１、２）
＜工程２＞
　評価サンプルＡ、Ｂを１２インチエキスパンダー装置（大宮工業株式会社製、ＭＸ－５１５４ＦＮ）にセットし、突き上げ速度１００ｍｍ／秒、温度（ステージ温度）５０℃で１秒間突き上げ（突き上げ量：１００ｍｍ）、エキスパンドテープを引き伸ばした。この時、半導体のチップ間隔は評価サンプルＡ、Ｂ共に初期の約５０μｍから約１ｍｍに広がった。
＜工程３＞
　エキスパンドテープを引き伸ばした評価サンプルＡ、Ｂを、１２インチエキスパンダー用のグリップリング（株式会社テクノビジョン製、ＧＲ－１２）で固定して、テンションを保持した。工程２と工程３は連動して起きるため（突き上げ１００ｍｍに達すると同時にグリップリングで固定される装置）、工程２と工程３は合わせて１秒で完了した。
＜工程４＞
　テンションを保持した評価サンプルＡ、ＢにＵＶを照射（ＵＶ露光機ＭＬ－３２０ＦＳＡＴ、ミカサ株式会社製）した後、真空ラミネータ（Ｖ１３０、ニッコー・マテリアルズ株式会社製）を用いて、キャリアに半導体チップ面をラミネートした。ラミネート条件はダイヤフラム温度６０℃、ステージ温度６０℃、圧力０．５ＭＰａ、６０秒とした。
＜工程５＞
　ラミネート後の評価サンプルＡ、Ｂからエキスパンドテープのみを剥がし、キャリア上（仮固定材）に半導体チップが配列した評価サンプルＡ’、Ｂ’を作製した。評価サンプルＡ、Ｂから作製した評価サンプルＡ’、Ｂ’は共に半導体チップ飛散又は位置ずれもなく良好だった。なお、エキスパンドテープのピール作業は室温（２５℃）／１０秒で行った。
＜工程６及び工程７＞
　評価サンプルＡ’、Ｂ’を、上記封止材を用いて、封止装置（ＣＰＭ１１８０、ＴＯＷＡ株式会社製）により封止した。封止のサイズは１２インチウエハサイズ、厚みは３５０μｍで行った。封止材の形状は顆粒を用いた。方式はコンプレッションモールドで行った。封止条件は１５０℃／１０分／３７ｔｏｎとした。その後、１５０℃／１ｈのキュアを行った。キュア後、キャリアを剥離するため１８０℃／５分加熱処理を行い、キャリアを剥離した。 (Examples 1 and 2)
<Process 2>
Evaluation samples A and B are set in a 12-inch expander device (MX-5154FN, manufactured by Omiya Kogyo Co., Ltd.), pushed up at a speed of 100 mm / second, pushed up at a temperature (stage temperature) of 50 ° C. for 1 second (push-up amount: 100 mm), and expanded. I stretched the tape. At this time, the semiconductor chip interval for both the evaluation samples A and B increased from about 50 μm in the initial stage to about 1 mm.
<Step 3>
Evaluation samples A and B obtained by stretching the expanded tape were fixed with a grip ring for 12-inch expander (manufactured by Technovision Co., Ltd., GR-12) to maintain the tension. Since Step 2 and Step 3 occur in conjunction with each other (an apparatus that is fixed with a grip ring at the same time that the thrust reaches 100 mm), Step 2 and Step 3 were completed in 1 second.
<Step 4>
After irradiating the evaluation samples A and B holding the tension with UV (UV exposure machine ML-320FSAT, manufactured by Mikasa Co., Ltd.), a semiconductor chip is used as a carrier using a vacuum laminator (V130, manufactured by Nikko Materials Co., Ltd.). Laminated surfaces. Lamination conditions were a diaphragm temperature of 60 ° C., a stage temperature of 60 ° C., a pressure of 0.5 MPa, and 60 seconds.
<Step 5>
Only the expanded tape was peeled off from the evaluation samples A and B after lamination to prepare evaluation samples A ′ and B ′ in which semiconductor chips were arranged on the carrier (temporary fixing material). The evaluation samples A ′ and B ′ prepared from the evaluation samples A and B were both good with no semiconductor chip scattering or misalignment. The peeling operation of the expanded tape was performed at room temperature (25 ° C.) / 10 seconds.
<Step 6 and Step 7>
Evaluation samples A ′ and B ′ were sealed with a sealing device (CPM1180, manufactured by TOWA Corporation) using the sealing material. The sealing was performed with a 12-inch wafer size and a thickness of 350 μm. Granules were used as the shape of the sealing material. The method was a compression mold. The sealing conditions were 150 ° C./10 minutes / 37 ton. Thereafter, curing at 150 ° C./1 h was performed. After curing, heat treatment was performed at 180 ° C. for 5 minutes to peel off the carrier, and the carrier was peeled off.
（比較例１）
　評価サンプルＣをフリップチップボンダ（ＬＦＢ２３０１、株式会社新川製）でダイシングテープからピックアップしてキャリアに再配置した。５ｍｍ×５ｍｍのサイズの半導体チップ一つ辺りの圧着時間（再配置時間）はピックアップを含めて２秒で行った。評価サンプルＣには５ｍｍ×５ｍｍのサイズの半導体チップが約１２５０個（計算上は１２５６個程度となるが、ダイシング時に５ｍｍ×５ｍｍのサイズ以下となる周辺部のチップは除いた）のため、再配置に２５００秒を要した。半導体チップの間隔は評価サンプルＡ、Ｂと同様に１ｍｍとした。キャリアに再配置したサンプルを評価サンプルＣ’とした。
　評価サンプルＣ’を、上記封止材を用いて、封止装置（ＣＰＭ１１８０、ＴＯＷＡ株式会社製）により封止した。封止のサイズは１２インチウエハサイズ、厚みは３５０μｍで行った。封止材の形状は顆粒を用いた。方式はコンプレッションモールドで行った。封止条件は１５０℃／１０分／３７ｔｏｎとした。その後、１５０℃／１ｈのキュアを行った。キュア後、キャリアを剥離するため１８０℃／５分加熱処理を行い、キャリアを剥離した。 (Comparative Example 1)
The evaluation sample C was picked up from the dicing tape with a flip chip bonder (LFB2301, manufactured by Shinkawa Co., Ltd.) and rearranged on the carrier. The crimping time (rearrangement time) around one semiconductor chip having a size of 5 mm × 5 mm was 2 seconds including the pickup. Since the evaluation sample C has about 1250 semiconductor chips having a size of 5 mm × 5 mm (calculated to be about 1256, but excluding peripheral chips that are 5 mm × 5 mm or less during dicing) Placement took 2500 seconds. The interval between the semiconductor chips was set to 1 mm as in the evaluation samples A and B. The sample rearranged on the carrier was designated as an evaluation sample C ′.
Evaluation sample C ′ was sealed with a sealing device (CPM1180, manufactured by TOWA Corporation) using the sealing material. The sealing was performed with a 12-inch wafer size and a thickness of 350 μm. Granules were used as the shape of the sealing material. The method was a compression mold. The sealing conditions were 150 ° C./10 minutes / 37 ton. Thereafter, curing at 150 ° C./1 h was performed. After curing, heat treatment was performed at 180 ° C. for 5 minutes to peel off the carrier, and the carrier was peeled off.
（ｉ）半導体チップ間隔の測定方法
　半導体チップと半導体チップの間隔は測長可能な顕微鏡（ＥＣＬＩＰＳＥ－Ｌ、株式会社ニコン製）で測定した。測定は中心部１点、周辺部４点（中心部を中心に上下左右の１点づつ）、計５点を測長した。半導体チップ間隔は５点の平均値とした。
（ｉｉ）封止工程（工程６）前後の半導体チップ間隔の位置ずれ評価
　封止工程前後の半導体チップ間隔を（ｉ）と同様な方法で測定した。（ｉ）と同様に５点を選抜し、封止前後で同様の点を測長した。計５点の各半導体チップ間隔が封止工程前後で１０μｍよりも大きく変動しているサンプルをＮＧ評価、１０μｍ以内をＯＫ評価（良好）とした。 (I) Measuring method of semiconductor chip interval The interval between the semiconductor chips was measured with a microscope capable of measuring length (ECLIPSE-L, manufactured by Nikon Corporation). The measurement was performed at a total of 5 points, 1 point at the center and 4 points at the periphery (one point at the top, bottom, left and right of the center). The semiconductor chip interval was an average value of 5 points.
(Ii) Position shift evaluation of semiconductor chip interval before and after sealing step (step 6) The semiconductor chip interval before and after the sealing step was measured by the same method as in (i). Five points were selected in the same manner as in (i), and the same points were measured before and after sealing. Samples with a total of five semiconductor chip intervals fluctuating larger than 10 μm before and after the sealing step were evaluated as NG evaluation, and within 10 μm as OK evaluation (good).
　実施例１、２及び比較例１に関する評価結果を表１にまとめる。
Figure JPOXMLDOC01-appb-T000001
 The evaluation results regarding Examples 1 and 2 and Comparative Example 1 are summarized in Table 1.
Figure JPOXMLDOC01-appb-T000001
　本発明の製造方法（実施例１～２）は、従来の方法（比較例）と比較して、精度は同等（位置ずれ評価）であり、且つ生産性が著しく向上する。 The manufacturing method of the present invention (Examples 1 and 2) has the same accuracy (positional deviation evaluation) as compared with the conventional method (comparative example), and the productivity is remarkably improved.
　１…エキスパンドテープ、１ａ…粘着層、１ｂ…基材フィルム、２…半導体チップ、３…パッド（回路）、４…固定用ジグ、５…キャリア、６…封止材、７…再配線パターン、８…再配線層、９…接続端子用パッド、１０…半導体パッケージ。 DESCRIPTION OF SYMBOLS 1 ... Expand tape, 1a ... Adhesive layer, 1b ... Base film, 2 ... Semiconductor chip, 3 ... Pad (circuit), 4 ... Fixing jig, 5 ... Carrier, 6 ... Sealing material, 7 ... Rewiring pattern, 8 ... Rewiring layer, 9 ... Connection terminal pad, 10 ... Semiconductor package.

Claims (9)

  1. 　エキスパンドテープを加熱しながら延伸することにより、当該エキスパンドテープ上に固定された、個片化された半導体チップの間隔を１００μｍ以下から３００μｍ以上に広げるテープエキスパンド工程を備える半導体装置の製造方法に用いられるエキスパンドテープであって、
    　前記テープエキスパンド工程の加熱温度における引張応力が１０ＭＰａ以下であり、且つ室温における引張応力が前記加熱温度における引張応力よりも５ＭＰａ以上高いエキスパンドテープ。     It is used in a manufacturing method of a semiconductor device including a tape expanding process that expands an interval between semiconductor chips fixed on the expanded tape by heating while expanding the expanded tape from 100 μm or less to 300 μm or more. Expandable tape,
    An expanding tape having a tensile stress at a heating temperature in the tape expanding step of 10 MPa or less and a tensile stress at room temperature of 5 MPa or more higher than the tensile stress at the heating temperature.
  2. 　前記半導体装置の製造方法が、延伸された前記エキスパンドテープのテンションを保持するテンション保持工程と、テンションが保持された前記エキスパンドテープ上の前記半導体チップをキャリアに転写する転写工程と、前記キャリアに転写された前記半導体チップから前記エキスパンドテープを剥離する剥離工程とを更に備える、請求項１に記載のエキスパンドテープ。 The manufacturing method of the semiconductor device includes a tension holding step of holding a tension of the expanded tape, a transfer step of transferring the semiconductor chip on the expanded tape holding the tension to a carrier, and a transfer to the carrier The expanded tape according to claim 1, further comprising a peeling step of peeling the expanded tape from the finished semiconductor chip.
  3. 　基材層及び粘着層を有する、請求項１又は２に記載のエキスパンドテープ。 3. The expanded tape according to claim 1 or 2, comprising a base material layer and an adhesive layer.
  4. 　前記粘着層が紫外線硬化型の粘着剤から構成される、請求項３に記載のエキスパンドテープ。 The expandable tape according to claim 3, wherein the adhesive layer is composed of an ultraviolet curable adhesive.
  5. 　請求項１～４のいずれか一項に記載のエキスパンドテープを加熱しながら延伸することにより、当該エキスパンドテープ上に固定された、個片化された半導体チップの間隔を１００μｍ以下から３００μｍ以上に広げるテープエキスパンド工程を備える、半導体装置の製造方法。 By extending the expanded tape according to any one of claims 1 to 4 while heating, the interval between the separated semiconductor chips fixed on the expanded tape is increased from 100 μm or less to 300 μm or more. A method for manufacturing a semiconductor device, comprising a tape expanding step.
  6. 　回路面にパッドが設けられた半導体チップを有する半導体装置の製造方法であって、
    　エキスパンドテープと、当該エキスパンドテープ上に前記回路面とは反対側の面が固定された複数の前記半導体チップと、を準備する第１Ａ工程と、
    　前記エキスパンドテープを延伸することにより、前記エキスパンドテープ上に固定された複数の前記半導体チップの間隔を広げる第２Ａ工程と、
    　延伸された前記エキスパンドテープのテンションを保持する第３Ａ工程と、
    　キャリアに、複数の前記半導体チップの前記回路面が固定されるように転写する第４Ａ工程と、
    　複数の前記半導体チップから前記エキスパンドテープを剥離する第５Ａ工程と、
    　前記キャリア上の複数の前記半導体チップを封止材により封止する第６Ａ工程と、
    　前記封止材により封止された複数の半導体チップから前記キャリアを剥離する第７Ａ工程と、
    を備える半導体装置の製造方法。     A method of manufacturing a semiconductor device having a semiconductor chip provided with pads on a circuit surface,
    A first A step of preparing an expanded tape, and a plurality of the semiconductor chips having a surface opposite to the circuit surface fixed on the expanded tape;
    A second A step of extending the interval between the plurality of semiconductor chips fixed on the expanded tape by stretching the expanded tape;
    Step 3A for maintaining the tension of the stretched expanded tape;
    A step 4A for transferring the circuit surfaces of the plurality of semiconductor chips to a carrier so as to be fixed;
    A 5A step of peeling the expanded tape from the plurality of semiconductor chips;
    A 6A step of sealing a plurality of the semiconductor chips on the carrier with a sealing material;
    A 7A step of peeling the carrier from a plurality of semiconductor chips sealed by the sealing material;
    A method for manufacturing a semiconductor device comprising:
  7. 　回路面にパッドが設けられた半導体チップを有する半導体装置の製造方法であって、
    　エキスパンドテープと、当該エキスパンドテープ上に前記回路面が固定された複数の前記半導体チップと、を準備する第１Ｂ工程と、
    　前記エキスパンドテープを延伸することにより、前記エキスパンドテープ上に固定された複数の前記半導体チップの間隔を広げる第２Ｂ工程と、
    　延伸された前記エキスパンドテープのテンションを保持する第３Ｂ工程と、
    　キャリアに、複数の前記半導体チップを前記回路面とは反対側の面が固定されるように転写する第４Ｂ工程と、
    　複数の前記半導体チップから前記エキスパンドテープを剥離する第５Ｂ工程と、
    　前記キャリア上の複数の前記半導体チップを封止材により封止する第６Ｂ工程と、
    を備える半導体装置の製造方法。     A method of manufacturing a semiconductor device having a semiconductor chip provided with pads on a circuit surface,
    A first B step of preparing an expanded tape and a plurality of the semiconductor chips having the circuit surface fixed on the expanded tape;
    A 2B step of extending the interval between the plurality of semiconductor chips fixed on the expanded tape by stretching the expanded tape;
    A 3B step of maintaining the tension of the stretched expanded tape;
    A step 4B of transferring a plurality of the semiconductor chips to a carrier so that a surface opposite to the circuit surface is fixed;
    A 5B step of peeling the expanded tape from a plurality of the semiconductor chips;
    A 6B step of sealing the plurality of semiconductor chips on the carrier with a sealing material;
    A method for manufacturing a semiconductor device comprising:
  8. 　回路面にパッドが設けられた半導体チップを有する半導体装置の製造方法であって、
    　エキスパンドテープと、当該エキスパンドテープ上に前記回路面とは反対側の面が固定された複数の前記半導体チップと、を準備する第１Ｃ工程と、
    　前記エキスパンドテープを延伸することにより、前記エキスパンドテープ上に固定された複数の前記半導体チップの間隔を広げる第２Ｃ工程と、
    　延伸された前記エキスパンドテープのテンションを保持する第３Ｃ工程と、
    　キャリアに、複数の前記半導体チップの前記回路面が固定されるように転写する第４Ｃ工程と、
    　複数の前記半導体チップから前記エキスパンドテープを剥離する第５Ｃ工程と、
    　前記キャリア上の複数の前記半導体チップを封止材により封止する第６Ｃ工程と、
    　前記封止材により封止された複数の半導体チップから前記キャリアを剥離する第７Ｃ工程と、
    　前記封止材により封止された複数の半導体チップを、半導体チップ毎に個片化し、複数の半導体パッケージを形成する第８Ｃ工程を備える半導体装置の製造方法。     A method of manufacturing a semiconductor device having a semiconductor chip provided with pads on a circuit surface,
    A first C step of preparing an expanded tape, and a plurality of the semiconductor chips having a surface opposite to the circuit surface fixed on the expanded tape;
    A second step of extending the interval between the plurality of semiconductor chips fixed on the expanded tape by stretching the expanded tape; and
    Step 3C for maintaining the tension of the stretched expanded tape;
    A 4C step of transferring the carrier so that the circuit surfaces of the plurality of semiconductor chips are fixed to a carrier;
    A 5C step of peeling the expanded tape from a plurality of the semiconductor chips;
    A 6C step of sealing the plurality of semiconductor chips on the carrier with a sealing material;
    A 7C step of peeling the carrier from a plurality of semiconductor chips sealed by the sealing material;
    A method for manufacturing a semiconductor device, comprising: an eighth step of forming a plurality of semiconductor packages by dividing a plurality of semiconductor chips sealed with the sealing material into individual semiconductor chips.
  9. 　回路面にパッドが設けられた半導体チップを有する半導体装置の製造方法であって、
    　エキスパンドテープと、当該エキスパンドテープ上に回路面が固定された複数の前記半導体チップと、を準備する第１Ｄ工程と、
    　前記エキスパンドテープを延伸することにより、前記エキスパンドテープ上に固定された複数の前記半導体チップの間隔を広げる第２Ｄ工程と、
    　延伸された前記エキスパンドテープのテンションを保持する第３Ｄ工程と、
    　キャリアに、複数の前記半導体チップの前記回路面とは反対側の面が固定されるように転写する第４Ｄ工程と、
    　複数の前記半導体チップから前記エキスパンドテープを剥離する第５Ｄ工程と、
    　前記キャリア上の複数の前記半導体チップを封止材により封止する第６Ｄ工程と、
    　封止材を研磨して前記パッドを露出させる第７Ｄ工程と、
    　前記封止材により封止された複数の半導体チップから前記キャリアを剥離する第８Ｄ工程と、
    　前記封止材により封止された複数の半導体チップを、半導体チップ毎に個片化し、複数の半導体パッケージを形成する第９Ｄ工程を備える半導体装置の製造方法。     A method of manufacturing a semiconductor device having a semiconductor chip provided with pads on a circuit surface,
    A first D step of preparing an expanded tape and a plurality of the semiconductor chips each having a circuit surface fixed on the expanded tape;
    A second step of extending the interval between the plurality of semiconductor chips fixed on the expanded tape by stretching the expanded tape;
    A 3D step of maintaining the tension of the expanded tape,
    A 4D step of transferring to a carrier such that a surface opposite to the circuit surface of the plurality of semiconductor chips is fixed;
    A 5D step of peeling the expanded tape from the plurality of semiconductor chips;
    A 6D step of sealing the plurality of semiconductor chips on the carrier with a sealing material;
    A 7D step of polishing the sealing material to expose the pad;
    An 8D step of peeling the carrier from a plurality of semiconductor chips sealed by the sealing material;
    A method for manufacturing a semiconductor device, comprising: a ninth step of forming a plurality of semiconductor packages by dividing a plurality of semiconductor chips sealed by the sealing material into individual semiconductor chips.
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