WO2018207731A1 - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、および電子機器 Download PDF

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俊徳 大高
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ブリルニクスジャパン株式会社
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Definitions

  • the present invention relates to a solid-state imaging device, a driving method for the solid-state imaging device, and an electronic apparatus.
  • CMOS Complementary Metal Oxide Semiconductor
  • image sensor solid-state imaging device
  • CMOS image sensors are widely applied as a part of various electronic devices such as digital cameras, video cameras, surveillance cameras, medical endoscopes, personal computers (PCs), and mobile terminal devices (mobile devices) such as mobile phones. Yes.
  • the CMOS image sensor has an FD amplifier having a photodiode (photoelectric conversion element) and a floating diffusion layer (FD: Floating Diffusion) for each pixel, and the readout selects one row in the pixel array.
  • FD floating diffusion layer
  • a column parallel output type in which these are simultaneously read in the column output direction is the mainstream.
  • CMOS image sensor By the way, in the CMOS image sensor, an operation of sequentially scanning and reading out the photoelectric charge generated and accumulated by the photodiode for each pixel or for each row is performed.
  • this rolling scan that is, when a rolling shutter is employed as an electronic shutter, the start time and end time of exposure for accumulating photocharges cannot be made to coincide for all pixels. Therefore, in the case of sequential scanning, there is a problem that a captured image is distorted when a moving subject is imaged.
  • exposure is started at the same timing for all pixels in the pixel array unit as an electronic shutter.
  • a global shutter that executes the end of exposure is employed.
  • CMOS image sensor that employs a global shutter as an electronic shutter
  • a signal holding unit that holds a signal read from a photoelectric conversion reading unit in a signal holding capacitor is provided in a pixel.
  • electric charges from photodiodes are accumulated as voltage signals all at once in a signal holding capacitor of a signal holding unit, and then sequentially read out to ensure simultaneity of the entire image (for example, Non-Patent Document 1).
  • Non-Patent Document 1 a stacked structure in which a first substrate (Pixel) die) and a second substrate (ASIC die) are connected through micro bumps (connecting portions).
  • a photoelectric conversion readout unit for each pixel is formed on the first substrate, and a signal holding unit, a signal line, a vertical scanning circuit, a horizontal scanning circuit, a column readout circuit, etc. are formed on the second substrate. ing.
  • a voltage mode global shutter that performs correlated double sampling (CDS) at a location adjacent to the photoelectric conversion unit has a higher shutter efficiency (SRR) or parasitic light sensitivity (parasitic light sensitivity) than a conventional charge mode type. : PLS) can be realized relatively easily. Further, by using a chip stacking technique and providing the sampling unit on a die different from the photoelectric conversion unit, it is possible to realize complete light shielding.
  • Non-Patent Document 2 As a result, even if very strong light such as sunlight is incident, it can be reduced to a level of ⁇ 160 dB that hardly affects the image immediately before the PLS is sampled (see Non-Patent Document 2). For this reason, it is a promising pixel technology in machine vision cameras that require stable image acquisition even under extreme illumination fluctuations such as ITS.
  • a sampling circuit is mounted immediately below a pixel having a photoelectric conversion unit.
  • a large capacity and a switching transistor are required.
  • a transistor for outputting the sampled voltage is required. Since the noise voltage generated at the time of sampling is inversely proportional to the square root of the sampling capacity, it is indispensable to implement a sampling capacity as large as possible to achieve low noise.
  • sampling capacity MOS capacity, MIM capacity, PIP capacity, MOM capacity, and trench capacity.
  • MOS capacity MOS capacity
  • MIM capacity MIM capacity
  • PIP capacity MOM capacity
  • trench capacity MOS capacity
  • MIM capacity MIM capacity
  • PIP capacity MOM capacity
  • trench capacity trench capacity
  • the sampling section and output section of the sampling circuit should be configured with as few transistors as possible. It can be said that it is preferable.
  • Non-Patent Document 3 the method of performing CDS can be divided into two.
  • One is a method of storing by performing a differential process between a pixel reset voltage and an optical signal voltage in a sampling circuit using an AC coupling technique.
  • the AC coupling technique used in Non-Patent Document 3 the same configuration of the output unit as that of the conventional 4T-APS pixel can be adopted, so that the number of necessary transistors can be suppressed.
  • the transfer function gain of the sampling circuit may be less than 0.5, or in other configurations, may be about 0.8 due to parasitic capacitance. As a result, there is a disadvantage that the input conversion noise becomes very large.
  • the other is a method using a double sampling technique.
  • double sampling difference processing is performed by a column circuit.
  • an output unit is required for each sampling capacitor, so the number of transistors tends to increase.
  • charge sharing does not occur at all, there is no signal amplitude loss in the sampling circuit, and there is an advantage that input conversion noise can be suppressed while maintaining pixel sensitivity higher than in the AC coupling method.
  • the present invention provides a solid-state imaging device and a solid-state imaging device capable of preventing the occurrence of signal amplitude loss in the sampling unit while suppressing an increase in the number of transistors, and suppressing input conversion noise while maintaining high pixel sensitivity. It is in providing the drive method of this and an electronic device.
  • a solid-state imaging device includes a pixel unit in which pixels including a photoelectric conversion readout unit and a signal holding unit are arranged, a readout unit that reads out a pixel signal from the pixel unit, and the signal holding unit
  • the pixel signal read from the pixel is a pixel signal including at least a read signal and a read reset signal read from the pixel, and the photoelectric signal of the pixel is output from the pixel line.
  • the conversion readout unit includes at least an output node, a photoelectric conversion element that accumulates charges generated by photoelectric conversion during an accumulation period, a transfer element that can transfer charges accumulated in the photoelectric conversion element during a transfer period, and the transfer A floating diffusion in which charges accumulated in the photoelectric conversion element are transferred through the element, and the floating diffusion A first source follower element that converts the charge into a voltage signal corresponding to the amount of charge, and outputs the converted signal to the output node; and a reset element that resets the floating diffusion to a predetermined potential during a reset period.
  • a first signal holding capacitor capable of holding a read signal output from an input node, a hold node, and an output node of the photoelectric conversion read unit of the pixel and input to the input node; And a first sampling unit including a first switch element that selectively connects the first signal holding capacitor to the holding node, and an output node of the photoelectric conversion readout unit of the pixel, and the input
  • a second signal holding capacitor capable of holding a read reset signal input to the node, and the second signal holding capacitor;
  • a second sampling unit including a second switch element that selectively connects a capacitor to the holding node; a signal held in the first signal holding capacitor; and a signal held in the second signal holding capacitor
  • an output unit including a second source follower element that outputs from the source terminal to the signal line in accordance with the holding voltage of the holding node.
  • a pixel unit in which pixels including a photoelectric conversion readout unit and a signal holding unit are arranged, a readout unit that reads out a pixel signal from the pixel unit, and a holding signal of the signal holding unit
  • the pixel signal read from the pixel is a pixel signal including at least a read signal and a read reset signal read from the pixel
  • the photoelectric conversion readout unit of the pixel At least an output node, a photoelectric conversion element that accumulates charges generated by photoelectric conversion during an accumulation period, a transfer element that can transfer charges accumulated in the photoelectric conversion element during a transfer period, and the photoelectric element through the transfer element.
  • the floating diffusion to which the charge accumulated in the conversion element is transferred, and the charge of the floating diffusion is charged A first source follower element that converts the voltage signal into a voltage signal corresponding to the output signal and outputs the converted signal to the output node; and a reset element that resets the floating diffusion to a predetermined potential during a reset period, and holds the signal.
  • a first signal holding capacitor capable of holding a read signal output from an input node, a holding node, and an output node of the photoelectric conversion reading unit of the pixel, and input to the input node; and the first Output from the output node of the photoelectric conversion readout unit of the pixel and the first sampling unit including a first switch element that selectively connects the signal holding capacitor of the pixel to the holding node
  • a second signal holding capacitor capable of holding a read reset signal, and the second signal holding capacitor
  • a second sampling unit including a second switch element selectively connected to the holding node, a signal held in the first signal holding capacitor, and a signal held in the second signal holding capacitor,
  • An output unit including a second source follower element that outputs from the source terminal to the signal line in accordance with the holding voltage of the holding node, and the drain side of the second source follower element of the signal holding unit,
  • a solid state including a power source switching unit that can be selectively connected to a power source potential or a reference potential, and a
  • the signal holding unit is connected to the input node and the holding node, and the holding node is connected to the first switching element of the first sampling unit and the holding node.
  • the power source switching unit sets the drain side of the second source follower element as a reference during the sampling period for reading the pixel signal of the pixel.
  • the node potential switching unit sets the holding node to a reference potential and the first sampling unit of the signal holding unit The switch element and the second switch element of the second sampling unit are held in a conductive state, and the first sample of the signal holding unit is set.
  • the second switch element of the second sampling unit is turned on for a predetermined period, the readout reset signal is held in the second signal holding capacitor, and the second following the reset signal readout period.
  • the node potential switching unit sets the holding node to a reference potential, and holds the first switch element of the first sampling unit of the signal holding unit in a conductive state, so that the signal Clearing the first signal holding capacitor of the first sampling unit of the holding unit and the second clearing
  • a signal readout period in which a readout signal is read out from the pixel as a pixel signal, the first switch element of the first sampling unit is turned on for a predetermined period, and the readout signal is supplied to the first signal holding capacitor.
  • the signal holding unit is connected to the first sampling unit between the input node and the holding node, and the second sampling is performed with respect to the holding node.
  • the second switching element of the first sampling section is connected, the first signal holding capacitor of the first sampling section is connected to the input node, the connection node of the first signal holding capacitor and the input node, and the
  • the power source switching unit causes the drain side of the second source follower element to have a reference potential during the sampling period for reading the pixel signal of the pixel.
  • the holding node is set to a reference potential by the node potential switching unit during a first clear period in the sampling period.
  • the first switch element of the first sampling unit and the second switch element of the second sampling unit of the signal holding unit are held in a conductive state, and the first holding element of the signal holding unit is Reset that reads out the read reset signal from the pixel as a pixel signal following the first clear period, clearing the first signal holding capacitor of the sampling unit and the second signal holding capacitor of the second sampling unit
  • the second switch element of the second sampling unit is turned on for a predetermined period while the first switch element of the first sampling unit is held in a conductive state, and the read reset signal Is held by the second signal holding capacitor, and in the second clear period following the reset signal readout period
  • the node potential switching unit sets the holding node to a reference potential
  • the first sampling unit of the signal holding unit Is held in a conductive state to clear the first signal holding capacitor of the first sampling unit of the signal holding unit, and read out from the pixel as a pixel signal following the second
  • An electronic apparatus includes a solid-state imaging device and an optical system that forms a subject image on the solid-state imaging device.
  • the solid-state imaging device includes a photoelectric conversion readout unit and a signal holding unit.
  • a pixel unit including pixels, a readout unit that reads out a pixel signal from the pixel unit, and a signal line that outputs a holding signal of the signal holding unit, and is read out from the pixel
  • the pixel signal is a pixel signal including at least a read signal and a read reset signal read from the pixel, and the photoelectric conversion readout unit of the pixel at least outputs a charge generated by photoelectric conversion during an accumulation period.
  • a photoelectric conversion element to be accumulated a transfer element capable of transferring charges accumulated in the photoelectric conversion element in a transfer period, and accumulated in the photoelectric conversion element through the transfer element.
  • a floating diffusion to which the charge is transferred a first source follower element that converts the charge of the floating diffusion into a voltage signal corresponding to the amount of charge, and outputs the converted signal to the output node; and the floating source in the reset period
  • a reset element that resets diffusion to a predetermined potential, and the signal holding unit is output from an input node, a holding node, and an output node of the photoelectric conversion readout unit of the pixel, and is input to the input node.
  • a first sampling unit including a first signal holding capacitor capable of holding a read signal and a first switch element that selectively connects the first signal holding capacitor to the holding node; and Output from the output node of the photoelectric conversion readout unit and input to the input node
  • a second sampling unit including a second signal holding capacitor capable of holding a read reset signal and a second switch element that selectively connects the second signal holding capacitor to the holding node; And a second source follower element that outputs the signal held in the signal holding capacitor and the signal held in the second signal holding capacitor from the source terminal to the signal line according to the holding voltage of the holding node. And an output unit.
  • the present invention it is possible to prevent the occurrence of signal amplitude loss in the sampling unit while suppressing an increase in the number of transistors, and to suppress input conversion noise while maintaining high pixel sensitivity.
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging apparatus according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a pixel of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 3 is a diagram for explaining the pixel array in the pixel portion of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 4 is a diagram for explaining a configuration example of a column output readout system of the pixel unit of the solid-state imaging device according to the embodiment of the present invention.
  • FIG. 5 is a diagram for explaining the first stacked structure of the solid-state imaging device according to the first embodiment.
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging apparatus according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a pixel of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 6 is a diagram for explaining the second stacked structure of the solid-state imaging device according to the first embodiment.
  • FIGS. 7A to 7I are timing charts for explaining mainly the operations of the clear period and the sampling period in the pixel portion in the predetermined shutter mode of the solid-state imaging device according to the first embodiment.
  • FIGS. 8A to 8F are timing charts for explaining the reading operation of the holding signal reading period mainly in the pixel portion in the predetermined shutter mode of the solid-state imaging device according to the first embodiment.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a pixel of the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a configuration example of a pixel of a solid-state imaging device according to the third embodiment of the present invention.
  • FIGS. 11A to 11I are timing charts for explaining mainly the operations of the clear period and the sampling period in the pixel portion in the predetermined shutter mode of the solid-state imaging device according to the third embodiment.
  • FIG. 12 is a diagram illustrating an example of a configuration of an electronic apparatus to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • second signal holding capacitor SHS1-Tr ... Sampling transistor, SHR1-Tr, second sampling transistor, vertical scanning circuit, 40, readout circuit (column readout circuit), 50, horizontal scanning circuit, 60, timing control circuit, 70. ..Reading unit, 300... Electronic device, 310... CMOS image sensor, 320... Optical system, 330 .. signal processing circuit (PRC).
  • PRC signal processing circuit
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging apparatus according to the first embodiment of the present invention.
  • the solid-state imaging device 10 is configured by, for example, a CMOS image sensor.
  • the solid-state imaging device 10 includes a pixel unit 20 as an imaging unit, a vertical scanning circuit (row scanning circuit) 30, a readout circuit (column readout circuit) 40, and a horizontal scanning circuit (column scanning circuit) 50. , And a timing control circuit 60 as main components.
  • the vertical scanning circuit 30, the readout circuit 40, the horizontal scanning circuit 50, and the timing control circuit 60 constitute a pixel signal readout unit 70.
  • the solid-state imaging device 10 includes, for example, a stacked CMOS image sensor including a photoelectric conversion readout unit and a signal holding unit as pixels in the pixel unit 20 and having a global shutter operation function. ing.
  • the solid-state imaging device 10 includes a signal holding unit formed on a second substrate in a stacked CMOS image sensor of a first substrate and a second substrate.
  • a first sampling unit and a second sampling unit each formed by one sampling transistor (1T) and a sampling capacitor (1C) are mounted, and a holding node, which is a coupling node of the two sampling units, is a bidirectional port.
  • a solid-state imaging device having a global shutter function that realizes a signal amplitude substantially equal to that of differential readout with four transistors.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a pixel of the solid-state imaging device 10 according to the first embodiment of the present invention.
  • the pixel 21 arranged in the pixel unit 20 includes a photoelectric conversion readout unit 211 and a signal holding unit 212.
  • the power source switching unit 22, the node potential switching unit 23, and the bus reset unit 24 are arranged corresponding to the pixel 21 or corresponding to the plurality of pixels 21. Has been.
  • the photoelectric conversion readout unit 211 of the pixel 21 includes a photodiode (photoelectric conversion element) and an in-pixel amplifier.
  • the photoelectric conversion readout unit 211 includes a photodiode PD21 that is a photoelectric conversion element, for example.
  • a transfer transistor TG1-Tr as a transfer element
  • a reset transistor RST1-Tr as a reset element
  • a source follower transistor SF1-Tr as a first source follower element
  • a select transistor SEL1 as a select element -Tr and one output node ND21 are provided.
  • the photoelectric conversion readout unit 211 of the pixel 21 includes the transfer transistors TG1-Tr, the reset transistors RST1-Tr, the first source follower transistors SF1-Tr, and the selection transistors SEL1-Tr. 4 transistors (4Tr) are included.
  • the output node ND21 is connected to the input unit of the signal holding unit 212 of the pixel 21.
  • the photoelectric conversion readout unit 211 outputs a readout signal (signal voltage) (VSIG) and readout reset signal (signal voltage) (VRST) as pixel signals to the signal holding unit 212 in the global shutter mode.
  • VSIG readout signal
  • VRST readout reset signal
  • the vertical signal line LSGN11 is driven by the constant current source Ibias in the global shutter mode.
  • the photodiode PD21 generates and accumulates signal charges (here, electrons) corresponding to the amount of incident light.
  • signal charges here, electrons
  • each transistor is an n-type transistor
  • the signal charge may be a hole or each transistor may be a p-type transistor.
  • This embodiment is also effective when a plurality of photodiodes and transfer transistors share each transistor, or when a three-transistor (3Tr) pixel that does not have a selection transistor is employed. is there.
  • the transfer transistors TG1-Tr of the photoelectric conversion readout unit 211 are connected between the photodiode PD21 and the floating diffusion FD21, and are controlled by a control signal TG applied to the gate through the control line.
  • the transfer transistors TG1-Tr are in a conductive state when the control signal TG is selected during a transfer period in which the control signal TG is high (H), and transfer charges (electrons) photoelectrically converted and accumulated by the photodiode PD21 to the floating diffusion FD21.
  • the reset transistors RST1-Tr are connected between the power supply line Vdd of the power supply voltage VDD and the floating diffusion FD21, and are controlled by a control signal RST applied to the gate through the control line.
  • the reset transistors RST1-Tr are turned on when the control signal RST is selected during the reset period of the H level, and reset the floating diffusion FD21 to the potential of the power supply line Vdd of the power supply voltage VDD.
  • the source follower transistor SF1-Tr and the selection transistor SEL1-Tr as the first source follower element are connected in series between the power supply line Vdd and the output node ND21.
  • the signal line LSGN12 between the output node ND21 and the input part of the signal holding part 212 is driven by, for example, a capacitor or a constant current source arranged in the signal holding part 212.
  • a floating diffusion FD21 is connected to the gate of the source follower transistor SF1-Tr, and the selection transistors SEL1-Tr are controlled by a control signal SEL applied to the gate through a control line.
  • the selection transistors SEL1-Tr are turned on when the control signal SEL is selected during a selection period of H level.
  • the source follower transistor SF1-Tr outputs the column output read signal (VSIG) and read reset signal (VRST) obtained by converting the charge of the floating diffusion FD21 into a voltage signal corresponding to the charge amount (potential), and the output node ND21.
  • VSIG column output read signal
  • VRST read reset signal
  • the signal holding unit 212 of the pixel 21 basically includes an input unit 2121 including an input node ND22, a first sampling unit 2122, a second sampling unit 2123, an output unit 2124, and a holding node ND23. Yes.
  • the input node ND22 and the holding node ND23 are directly connected, and the first switching element of the first sampling unit 2122 and the first node are connected to the holding node ND23.
  • the second switch elements of the two sampling units 2123 are connected in parallel.
  • the input unit 2121 has the input node ND22 connected to the output node ND21 of the photoelectric conversion read unit 211 via the signal line LSGN12, and holds a read signal (VSIG) and a read reset signal (VRST) output from the output node ND21.
  • the data is input to the first sampling unit 2122 and the second sampling unit 2123 through the node ND23.
  • the first sampling unit 2122 includes a first signal holding capacitor CS21 that can hold a read signal VSIG that is output from the output node ND21 of the photoelectric conversion reading unit 211 and that is input to the input node ND22, and the first signal holding capacitor. It includes a first sampling transistor SHS1-Tr as a first switch element that selectively connects CS21 to the holding node ND23.
  • the first signal holding capacitor CS21 is connected between the node ND24 and the reference potential VSS.
  • the first sampling transistor SHS1-Tr is connected between the holding node ND23 and the node ND24.
  • the first sampling transistor SHS1-Tr becomes conductive when the control signal SHS is at a high level, for example.
  • the first sampling transistor SHS1-Tr selectively connects the first signal holding capacitor CS21 of the first sample hold unit 2122 to the holding node ND23 during the global shutter period or the signal holding capacitor clear period.
  • the second sampling unit 2123 is output from the output node ND21 of the photoelectric conversion readout unit 211, and has a second signal holding capacitor CR21 capable of holding a read reset signal VRST input to the input node ND22, and a second signal holding. It includes a second sampling transistor SHR1-Tr as a second switch element that selectively connects the capacitor CR21 to the holding node ND23.
  • the second signal holding capacitor CR21 is connected between the node ND25 and the reference potential VSS.
  • the second sampling transistor SHR1-Tr is connected between the holding node ND23 and the node ND25. For example, the second sampling transistor SHR1-Tr becomes conductive when the control signal SHR is at a high level.
  • the second sampling transistor SHR1-Tr selectively connects the second signal holding capacitor CR21 of the second sample hold unit 2123 to the holding node ND23 during the global shutter period or the signal holding capacitor clear period.
  • reading from the photoelectric conversion reading unit 211 to the signal holding unit 212 is performed by connecting the first signal holding capacitor CS21 and the second signal holding capacitor CR21, which are sampling capacitors cleared to 0 V, to the holding node ND23.
  • the first sampling unit 2122 and the second sampling unit 2123 are configured with one transistor (1T) and one capacitor (1C) like a DRAM.
  • the signal holding unit 212 of the first embodiment realizes writing (sampling operation) and reading (charge sharing operation) for one point, and reduces the number of necessary transistors.
  • the first sampling transistor SHS1-Tr and the second sampling transistor SHR1-Tr are formed by MOS transistors, for example, n-channel MOS (NMOS) transistors. Further, the first signal holding capacitor CS21 and the second signal holding capacitor CR21 are formed by any one or a combination of a MOS capacitor, a MIM capacitor, a PIP capacitor, and a MOM capacitor.
  • MOS transistors for example, n-channel MOS (NMOS) transistors.
  • NMOS n-channel MOS
  • the first signal holding capacitor CS21 and the second signal holding capacitor CR21 are formed by any one or a combination of a MOS capacitor, a MIM capacitor, a PIP capacitor, and a MOM capacitor.
  • the output unit 2124 receives the read signal VSIG held in the first signal holding capacitor CS21 of the first sampling unit 2122 and the read reset signal VRST held in the second signal holding capacitor CR21 of the second sampling unit 2123. And a source follower transistor SF2-Tr as a second source follower element that outputs from the source terminal to the vertical signal line LSGN11 in accordance with the holding voltage of the holding node ND23.
  • the source follower transistor SF2-Tr as the second source follower element has a source terminal connected to the vertical signal line LSGN11, a drain terminal side connected to the power supply switching unit 22 via the power supply line Vddpix, and a gate terminal connected to the holding node ND23. It is connected to the.
  • the source follower transistor SF2-Tr has a drain side power supply switching unit in the holding signal reading period PHRD for reading the read signal VSIG and the read reset signal VRST held in the first signal holding capacitor CS21 and the second signal holding capacitor CR21. 22 is connected to the power supply line Vddpix of the power supply potential VDD.
  • the source follower transistor SF2-Tr outputs the column output read signal (VSIG) and read reset signal (VRST) converted to a voltage signal corresponding to the hold voltage of the hold node ND23 to the vertical signal line LSGN11.
  • the source follower transistor SF2-Tr includes a clear period PCL for clearing the first signal holding capacitor CS21 and the second signal holding capacitor CR21 of the signal holding unit 212, and a read signal and a read signal read from the photoelectric conversion unit 211.
  • the drain side is connected to the reference potential VSS (for example, 0 V of the ground level) by the power supply switching unit 22.
  • the power supply switching unit 22 is connected to the power supply line Vddpix connected to the drain of the source follower transistor SF2-Tr of the output unit 2124 of the signal holding unit 212, and the selection unit 221 receives the control signal CTL1. Accordingly, power supply line Vddpix is connected to power supply line Vdd of power supply potential VDD (for example, 3 V) or reference potential VSS. For example, during the clear period PCL or the sampling period PSML, the control signal CTL1 is set to L level, and the selection unit 221 of the power supply switching unit 22 connects the power supply line Vddpix to the reference potential VSS.
  • VDD power supply potential
  • VSS reference potential
  • the control signal CTL1 is set to H level, and the selection unit 221 of the power supply switching unit 22 connects the power supply line Vddpix to the power supply line Vdd of the power supply potential VDD.
  • the bus reset unit 24 includes a switch element 241 connected between the vertical signal line LSGN11 and the reference potential VSS. The switch element 241 is turned on / off by a bus reset signal BRST.
  • the source terminal side of the source follower transistor SF2-Tr functions as an impedance by being driven at a constant current during the holding signal readout period PHRD, but during the sampling period PSML, a bus reset for the switch element 241 of the bus reset unit 24 is performed.
  • the switch element 241 is turned on by the signal BRST and is fixed to the reference potential VSS (for example, 0 V).
  • VSS for example, 0 V.
  • the node potential switching unit 23 functioning as a clamp circuit is connected to the holding node ND23.
  • the node potential switching unit 23 is configured to be able to selectively set the holding node ND23 of the signal holding unit 212 to a predetermined voltage level VCLP or a reference potential VSS (for example, 0 V), and the output unit 2124 of the signal holding unit 212. It is provided so as to realize CDS reading by.
  • the node potential switching unit 23 that functions as a clamp circuit can select a predetermined voltage VCLP (for example, 2.6 V) level or a reference potential VSS as a clamp voltage according to the control signal CTL2, and an output line of the selection unit 231. And a switching transistor CLP1-Tr that can selectively connect the side and the holding node ND23.
  • VCLP for example, 2.6 V
  • VSS reference potential
  • the node potential switching unit 23 is connected to the power supply line Vclppix whose selection unit 231 is connected to the source terminal of the switching transistor CLP1-Tr.
  • the selection unit 231 supplies the power supply line Vclppix to the predetermined voltage VCLP (for example, it is connected to the power supply line Vclp of 2.6 V) or the reference potential VSS.
  • the control signal CTL2 is set to the L level, and the selection unit 231 of the node potential switching unit 23 connects the power supply line Vclppix to the reference potential VSS.
  • the control signal CTL2 is set to the H level, and the selection unit 231 of the node potential switching unit 23 connects the power supply line Vclpppix to the power supply line Vclp of the predetermined voltage VCLP.
  • the switching transistors CLP1-Tr of the node potential switching unit 23 are turned on / off by the control signal CLP, turned on when the control signal CLP is at the H level, and the holding node is connected to the power supply line Vclppix connected to the source terminal Then, the holding node ND23 is set to a predetermined voltage VCLP (for example, 2.6 V) or the reference potential VSS. That is, the switching transistors CLP1-Tr of the node potential switching unit 23 of the first embodiment have a function as a switching element.
  • VCLP for example, 2.6 V
  • the node potential switching unit 23 sets the holding node ND23 to a predetermined voltage VCLP during the holding signal reading period PHRD, thereby setting the initial voltage for CDS reading by the output unit 2124 of the signal holding unit 212. Further, the node potential switching unit 23 fixes the holding node ND23 to the reference potential VSS (for example, 0 V) while reading another row, thereby setting the source follower transistor SF2-Tr of the output unit 2124 as an off switch. Make it work.
  • VSS for example, 0 V
  • the signal signal is stored in the signal holding unit 212 serving as the pixel signal storage in the voltage mode at the same time, and the first signal holding capacitor A conversion signal corresponding to the read signal held in the CS 21 and the second signal holding capacitor CR 21 is read to the vertical signal line LSGN 11 and supplied to the column read circuit 40.
  • the constant current source that drives the signal line LSGN12 between the output node ND21 of the photoelectric conversion readout unit 211 and the input unit of the signal holding unit 212 is, for example, a signal holding unit.
  • the signal line LSGN12 is not arranged at the input unit 2121 of the unit 212, and is driven by a dynamic current source provided by the first signal holding capacitor CS21 and the second signal holding capacitor CR21.
  • both the first signal holding capacitor CS21 and the second signal holding capacitor CR21 are cleared to 0V during the clear period and are connected to the source follower transistor SF1-Tr of the photoelectric conversion readout unit 211, the electrons are Provided by one signal holding capacitor CS21 and a second signal holding capacitor CR21. Therefore, the first signal holding capacitor CS21 and the second signal holding capacitor CR21 function as a dynamic current source.
  • the pixel unit 20 according to the first embodiment is configured such that the pixels 21 having the above-described configuration are arranged as a pixel array, for example, as shown in FIG. 3, and a plurality of pixel arrays are combined. .
  • FIG. 3 is a diagram for explaining a pixel array in the pixel unit 20 of the solid-state imaging device 10 according to the first embodiment of the present invention.
  • the pixel unit 20 of the solid-state imaging device 10 includes a pixel array 230 and a holding unit array 240.
  • the photoelectric conversion readout units 211 of the plurality of pixels 21 are arranged in a two-dimensional matrix (matrix) of N rows ⁇ M columns.
  • photoelectric conversion readout units 211 of a plurality of pixels 21 are arranged in a two-dimensional matrix (matrix) of N rows ⁇ M columns so that an image with an aspect ratio of 16: 9 can be output. ing.
  • the signal holding units 212 of the plurality of pixels 21 are arranged in a two-dimensional matrix (matrix) of N rows ⁇ M columns corresponding to the pixel array 230. Similar to the pixel array 230, the holding unit array 240 has a signal holding unit 212 of a plurality of pixels 21 in a two-dimensional matrix of N rows ⁇ M columns so that an image with an aspect ratio of, for example, 16: 9 can be output. They are arranged in a matrix.
  • the pixel array 230 is formed on the first substrate, and the second substrate
  • the holding unit array 240 is formed on the substrate so as to face the pixel array 230. In this case, the holding unit array 240 may be completely shielded from light by the metal wiring layer.
  • the pixel unit 20 reads the pixel signal by activating the pixel array 230 and the holding unit array 240 under the control of the reading unit 70.
  • the pixel unit 20 all the pixels are simultaneously exposed in parallel by resetting the photodiodes using the reset transistors RST1-Tr and the transfer transistors TG1-Tr at the same time. Further, after the predetermined exposure period ends, the output signal from the photoelectric conversion readout unit is sampled by the signal holding unit 212 using the transfer transistors TG1-Tr, thereby completing the exposure in all pixels simultaneously in parallel. Thereby, a complete shutter operation is realized electronically.
  • each row control line is represented as one row scanning control line.
  • each vertical signal line LSGN11 is represented as one vertical signal line.
  • the second signal line LSGN12 is wired between the photoelectric conversion readout unit 211 and the signal holding unit 212 for each pixel.
  • the vertical scanning circuit 30 drives the photoelectric conversion reading unit 211 and the signal holding unit 212 of the pixel 21 through the row scanning control line in the shutter row and the reading row under the control of the timing control circuit 60. Further, the vertical scanning circuit 30 outputs a row selection signal of a row address of a read row that reads out the signal and a shutter row that resets the electric charge accumulated in the photodiode PD21 in accordance with the address signal.
  • the column readout circuit 40 includes a plurality of column signal processing circuits (not shown) arranged corresponding to the respective column outputs of the pixel unit 20, and enables a column parallel processing by the plurality of column signal processing circuits. It may be configured.
  • the column readout circuit 40 performs amplification processing and AD conversion processing on the differential pixel signal pixout (VSL) read from the signal holding unit 212 of the pixel 21 on the vertical signal line LSGN11 in the global shutter mode. .
  • the pixel signal pixout is a pixel including a readout signal VSIG and a readout reset signal VRST that are sequentially read out from the pixel (in this example, the photoelectric conversion readout unit 211 of the pixel 21 and further the signal holding unit 212) in the global shutter mode. Refers to the read signal.
  • the column readout circuit 40 can be shared by one circuit configuration regardless of the operation mode and the signal form of the readout signal (signal such as single end or differential). It is made possible.
  • the column readout circuit 40 includes, for example, an amplifier (AMP) 41 and an ADC (analog / digital converter; AD converter) 42 as shown in FIG.
  • AMP amplifier
  • ADC analog / digital converter
  • the horizontal scanning circuit 50 scans a signal processed by a plurality of column signal processing circuits such as an ADC of the column readout circuit 40, transfers it in the horizontal direction, and outputs it to a signal processing circuit (not shown).
  • the timing control circuit 60 generates timing signals necessary for signal processing of the pixel unit 20, the vertical scanning circuit 30, the readout circuit 40, the horizontal scanning circuit 50, and the like.
  • the reading unit 70 reads the differential pixel signal pixout by activating the pixel array 230 and the holding unit array 240 in the global shutter mode, for example.
  • FIG. 5 is a diagram for explaining the first stacked structure of the solid-state imaging device 10 according to the first embodiment.
  • FIG. 6 is a diagram for explaining the second stacked structure of the solid-state imaging device 10 according to the first embodiment.
  • the solid-state imaging device 10 has a stacked structure of a first substrate (upper substrate) 110 and a second substrate (lower substrate) 120.
  • the solid-state imaging device 10 is formed as an imaging device having a laminated structure that is bonded at a wafer level and cut out by dicing, for example.
  • the first substrate 110 is stacked on the second substrate 120.
  • the first substrate 110 is formed with a pixel array 230 (region 111) in which the photoelectric conversion readout portions 211 of the respective pixels 21 of the pixel portion 20 are arranged around the center portion.
  • regions 112 and 113 for a part of the column readout circuit 40 are formed on the upper side and the lower side in the drawing. Note that a part of the column readout circuit 40 may be configured to be disposed on either the upper side or the lower side of the region 111 of the pixel array 230.
  • the photoelectric conversion readout sections 211 of the pixels 21 are basically formed in a matrix on the first substrate 110.
  • the second substrate 120 has a holding unit array in which the signal holding units 212 of the respective pixels 21 connected to the output nodes ND21 of the respective photoelectric conversion reading units 211 of the pixel array 230 are arranged in a matrix with the central portion as the center. 240 (region 121) and a vertical signal line LSGN11 are formed.
  • the holder array 240 may be completely shielded from light by the metal wiring layer.
  • regions 122 and 123 for the column readout circuit 40 are formed on the upper side and the lower side in the drawing.
  • the column readout circuit 40 may be configured to be disposed on either the upper side or the lower side of the region 121 of the holding unit array 240.
  • a region for the vertical scanning circuit 30, a digital system, or an output system region may be formed on the side of the holding unit array 240.
  • the vertical scanning circuit 30, the horizontal scanning circuit 50, and the timing control circuit 60 may also be formed on the second substrate 120.
  • an output node ND21 of each photoelectric conversion readout unit 211 of the pixel array 230 of the first substrate 110 and an input node ND22 of the signal holding unit 212 of each pixel 21 of the second substrate 120 are, for example, As shown in FIG. 2, electrical connection is performed using vias (Die-to-Die Vias), micro bumps, and the like.
  • FIGS. 7A to 7I are timing charts for explaining mainly the operations of the clear period and the sampling period in the pixel portion in the predetermined shutter mode of the solid-state imaging device according to the first embodiment.
  • FIGS. 8A to 8F are timing charts for explaining the reading operation of the holding signal reading period mainly in the pixel portion in the predetermined shutter mode of the solid-state imaging device according to the first embodiment.
  • FIG. 7A shows the control signal RST of the reset transistors RST 1 -Tr of the photoelectric conversion readout unit 211 of the pixel 21.
  • FIG. 7B shows a control signal TG for the transfer transistors TG 1 -Tr of the photoelectric conversion readout unit 211 of the pixel 21.
  • FIG. 7C shows the control signal SEL of the selection transistors SEL1-Tr of the photoelectric conversion readout unit 211 of the pixel 21.
  • FIG. 7D shows the control signal SHR of the second sampling transistor SHR1-Tr of the signal holding unit 212 of the pixel 21.
  • FIG. FIG. 7E shows a control signal SHS for the first sampling transistors SHS 1 -Tr of the signal holding unit 212 of the pixel 21.
  • FIG. 7F shows the control signal CLP of the switching transistors CLP 1 -Tr of the node potential switching unit 23.
  • FIG. 7G shows the level of the power supply line Vclppix of the node potential switching unit 23.
  • FIG. 7H shows the level of the power supply line Vddpix of the power supply switching unit 22.
  • FIG. 7I shows the bus reset signal BRST of the bus reset unit 24. In FIG. 7, ⁇ *> represents the same in all rows.
  • FIG. 8A shows the control signal SHR of the second sampling transistor SHR1-Tr of the signal holding unit 212 of the pixel 21.
  • FIG. 8B shows a control signal SHS for the first sampling transistors SHS 1 -Tr of the signal holding unit 212 of the pixel 21.
  • FIG. 8C shows the control signal CLP of the switching transistors CLP 1 -Tr of the node potential switching unit 23.
  • FIG. 8D shows the level of the power supply line Vclppix of the node potential switching unit 23.
  • FIG. 8E shows the level of the power supply line Vddpix of the power supply switching unit 22.
  • FIG. 8F shows the bus reset signal BRST of the bus reset unit 24.
  • ⁇ n> represents a row read to the column readout circuit.
  • sampling operation First, with reference to FIGS. 7A to 7I, the sampling operation in the sampling period PSML including the zero clear period PCL zero clear operation will be mainly described.
  • the power supply switching unit 22 holds the power supply line Vddpix connected to the drain terminal of the source follower transistor of the output unit 2124 at the reference potential VSS (for example, 0 V). .
  • the power supply line Vclppix is held at the reference potential VSS (for example, 0 V) by the node potential switching unit 23.
  • the switch element 241 is turned on by the bus reset signal BRST for the switch element 241 of the bus reset unit 24, and is fixed to the reference potential VSS (for example, 0V).
  • the source follower transistor SF2-Tr becomes a strong inversion operation region and is equivalent to a MOS capacitor.
  • a band limitation is applied to the transistor before the MOS capacitor, and noise can be reduced.
  • the selection transistors SEL1-Tr of the photoelectric conversion readout unit 211 are held in a conductive state by the H level control signal SEL.
  • the control signal CLP is set to the H level for a predetermined period, whereby the switching transistors CLP1-Tr of the node potential switching unit 23 are in the conductive state for the predetermined period. Retained.
  • the holding node ND23 of the signal holding unit 212 is held at the reference potential VSS (for example, 0 V). In parallel with this, as shown in FIGS.
  • the control signal SHR of the second sampling transistor SHR1-Tr and the control signal SHS of the first sampling transistor SHS1-Tr of the signal holding unit 212 are provided. Is set to the H level, and the first sampling transistor SHS1-Tr and the second sampling transistor SHR1-Tr are in a conductive state. As a result, the first signal holding capacitor CS21 and the second signal holding capacitor CR21 of the signal holding unit 212 are cleared to 0V.
  • both the first signal holding capacitor CS21 and the second signal holding capacitor CR21 are cleared to 0V during the clear period and are connected to the source follower transistor SF1-Tr of the photoelectric conversion readout unit 211, Are provided by the first signal holding capacitor CS21 and the second signal holding capacitor CR21. Therefore, the first signal holding capacitor CS21 and the second signal holding capacitor CR21 function as a dynamic current source.
  • a reset signal readout period PRDR in which the readout reset signal VRST is read out as a pixel signal from the photoelectric conversion readout unit 211 is entered.
  • the reset transistors RST1-Tr are selected and held in the conductive state while the control signal RST is at the H level.
  • the floating diffusion FD21 is reset to the potential of the power supply line Vdd while the control signal RST is at the H level.
  • the source follower transistor SF1-Tr converts the charge of the floating diffusion FD21 into a voltage signal corresponding to the amount of charge (potential), and the selection output SEL1-Tr is used as a column output read reset signal VRST. Output from the output node ND21. Thereafter, the control signal RST of the reset transistor RST1-Tr is switched to the L level, and the reset transistor RST1-Tr is turned off.
  • control signal SHR is held at the H level continuously from the first zero clear period PCL1, and the second sampling transistor SHR1-Tr is held in the conductive state.
  • the read reset signal VRST output from the output node ND21 of the photoelectric conversion read unit 211 is transmitted to the corresponding signal holding unit 212 through the second signal line LSGN12, and the second reset signal VRST is output through the second sampling transistor SHR1-Tr. Is held by the signal holding capacitor CR21.
  • the control signal SHR is switched to L level, and the second sampling transistor SHR1-Tr is turned off.
  • the control signal CLP is set to the H level for a predetermined period, whereby the switching transistors CLP1-Tr of the node potential switching unit 23 are in the conductive state for the predetermined period. Retained.
  • the holding node ND23 of the signal holding unit 212 is held at the reference potential VSS (for example, 0 V). In parallel with this, as shown in FIGS.
  • the control signal SHR of the second sampling transistor SHR1-Tr of the signal holding unit 212 is held at the L level, and the first sampling transistor SHS1
  • the control signal SHS of -Tr is set to H level, the first sampling transistor SHS1-Tr is held in the conductive state, and the second sampling transistor SHR1-Tr is held in the non-conductive state.
  • the first signal holding capacitor CS21 of the signal holding unit 212 is cleared to 0V.
  • the first signal holding capacitor CS21 is cleared to 0V in the clear period, and when the first signal holding capacitor CS21 is connected to the source follower transistor SF1-Tr of the photoelectric conversion readout unit 211, electrons are provided by the first signal holding capacitor CS21. The Therefore, the first signal holding capacitor CS21 functions as a dynamic current source.
  • a signal readout period PRDS for reading the readout signal VSIG as a pixel signal from the photoelectric conversion readout unit 211 is entered.
  • a predetermined period of the signal readout period PRDS is a transfer period.
  • the transfer period in each photoelectric conversion readout unit 211, the transfer transistors TG1-Tr are selected when the control signal TG is at the H level and become conductive, and the charge (electrons) photoelectrically converted and accumulated by the photodiode PD21. Is transferred to the floating diffusion FD21.
  • the control signal TG of the transfer transistors TG1-Tr is switched to the L level, and the transfer transistors TG1-Tr are turned off.
  • the source follower transistor SF1-Tr converts the charge of the floating diffusion FD21 into a voltage signal corresponding to the charge amount (potential), and the column output read signal VSIG is passed through the selection transistors SEL1-Tr. And output from the output node ND21.
  • the signal holding unit 212 is controlled so that the control signal SHS is continuously held at the H level and the first sampling transistor SHS1-Tr is held in the conductive state.
  • the read signal VSIG output from the output node ND21 of the photoelectric conversion read unit 211 is transmitted to the corresponding signal holding unit 212 through the second signal line LSGN12, and the first signal is transmitted through the first sampling transistor SHS1-Tr. It is held in the signal holding capacitor CS21.
  • the control signal SHS is switched to L level, and the first sampling transistor SHS1-Tr is turned off.
  • the sampling period PSML ends. Accordingly, as shown in FIG. 7C, the control signal SEL is switched to the L level, and the selection transistors SEL1-Tr are turned off. Then, the bus reset signal BRST is switched to the L level, and the source terminal of the source follower transistor SF2-Tr of the output unit 2124 is released from the fixed state to 0V, and constant current driving is possible.
  • the power supply switching unit 22 holds the power supply line Vddpix connected to the drain terminal of the source follower transistor SF2-Tr of the output unit 2124 at the power supply potential VDD of the power supply line Vdd. .
  • an off state set period POS in which the source follower transistor SF2-Tr is set to an off state is entered.
  • the control signal CLP is set to the H level for a predetermined period, whereby the switching element CLP1-Tr of the node potential switching unit 23 is kept in the conductive state for the predetermined period. Is done.
  • holding node ND23 of signal holding unit 212 is held at reference potential VSS (for example, 0 V), and source follower transistor SF2-Tr is set to an off state.
  • VSS reference potential
  • source follower transistor SF2-Tr is set to an off state.
  • the node potential switching unit 23 switches the power supply line Vclppix to the predetermined voltage VCLP level.
  • the reset transistor RST1-Tr and the transfer transistor TG1-Tr are held in a conductive state for a predetermined period, and the floating diffusion FD21 and the photodiode PD21 are reset (pixel reset).
  • the read reset signal VRST held in the second signal holding capacitor CR21 of the second sampling unit 2123 and the read signal VSIG held in the first signal holding capacitor CS21 of the first sampling unit 2122 are vertically A holding signal reading process for reading to the signal line LSGN11 is performed.
  • the power supply line 22 holds the power supply line Vddpix connected to the drain terminal of the source follower transistor SF2-Tr of the output unit 2124 at the power supply potential VDD of the power supply line Vdd. Is done.
  • the node potential switching unit 23 switches the power supply line Vclppix to the predetermined voltage VCLP level.
  • the control signal CLP is set to the H level for a predetermined period, whereby the switching transistor CLP1 of the node potential switching unit 23 is set. -Tr is held conductive for a predetermined period. Accordingly, the holding node ND23 of the signal holding unit 212 is held at the level of the predetermined voltage VCLP corresponding to the initial value.
  • the source follower transistor SF2-Tr whose gate is connected to the node ND23 causes the first output signal, which is a column output conversion signal, according to the holding voltage (initial value) of the node ND23.
  • the initial value read signal VIVR is output to the vertical signal line LSGN 11 and supplied to the read circuit 40.
  • a holding reset signal reading period PHRR following the first initial value reading period PIVR1 is set.
  • the control signal SHR of the second sampling transistor SHR1-Tr of the signal holding unit 212 is set to the H level, and the second sampling transistor SHR1- Tr is held in a conductive state.
  • the read reset signal VRST held in the second signal holding capacitor CR21 is transmitted to the holding node ND23.
  • a column follow-up conversion signal is generated by the source follower transistor SF2-Tr whose gate is connected to the node ND23 according to the holding voltage of the second signal holding capacitor CR21 connected to the node ND23.
  • a certain read reset signal VRST is output to the vertical signal line LSGN 11 and supplied to the read circuit 40.
  • the second initial value reading period PIVR2 in the holding signal reading period PHRD is reached.
  • the control signal CLP is set to the H level for a predetermined period, whereby the switching transistors CLP1-Tr of the node potential switching unit 23 are turned on for the predetermined period. Kept in a state. Accordingly, the holding node ND23 of the signal holding unit 212 is held at the level of the predetermined voltage VCLP corresponding to the initial value.
  • the source follower transistor SF2-Tr whose gate is connected to the node ND23 causes the second output signal, which is a column output conversion signal, according to the holding voltage (initial value) of the node ND23.
  • the initial value read signal VIVS is output to the vertical signal line LSGN 11 and supplied to the read circuit 40.
  • the holding read signal read period PHSR follows the second initial value read period PIVR2.
  • the control signal SHS of the first sampling transistor SHS1-Tr of the signal hold unit 212 is set to the H level, and the first sampling transistor SHS1- Tr is held in a conductive state.
  • the read signal VSIG held in the first signal holding capacitor CS21 is transmitted to the holding node ND23.
  • a column follow-up conversion signal is generated by a source follower transistor SF2-Tr whose gate is connected to the node ND23 according to the holding voltage of the first signal holding capacitor CS21 connected to the node ND23.
  • a certain readout signal VSIG is output to the vertical signal line LSGN 11 and supplied to the readout circuit 40.
  • the column readout circuit 40 constituting a part of the readout unit 70, amplification processing and AD conversion processing of the readout reset signal VRST and readout signal VSIG of the pixel signal pixout are performed, and the difference between the two signals ⁇ VRST ⁇ VSIG ⁇ is taken and the CDS process is performed.
  • the off-state set period POS in which the source follower transistor SF2-Tr is set to the off state is entered.
  • the pixel unit 20 includes the pixel array 230 in which the photoelectric conversion readout units 211 of the plurality of pixels 21 are arranged in a matrix and the signal holding of the plurality of pixels 21.
  • the unit 212 is configured as a stacked CMOS image sensor including a holding unit array 240 arranged in a matrix.
  • the stacked CMOS image sensor of the first substrate 110 and the second substrate 120 is formed in the signal holding unit 212 formed on the second substrate 120 by one sampling transistor (1T) and a sampling capacitor (1C), respectively.
  • the first sampling unit 2122 and the second sampling unit 2123 are mounted, and the holding node ND23, which is a coupling node of the two sampling units, is used as a bidirectional port, so that differential reading can be performed with four transistors. It is configured as a solid-state imaging device having a global shutter function that realizes substantially the same signal amplitude.
  • the node potential switching unit 23 functioning as a clamp circuit and the source follower transistor SF2-Tr are connected to the junction of the two first sampling units 2122 and 2123.
  • the clamp voltage of the holding node ND23 to the reference potential VSS (for example, 0V) or the predetermined voltage VCLP, the voltage at the junction is dynamically changed, and the drain voltage of the source follower transistor SF2-Tr is changed to the reference potential VSS (for example, 0V) or the power supply potential VDD.
  • the source follower transistor SF2-Tr of the output unit 2124 is sampled in the strong inversion mode state, so that the gate capacitance can be increased and the band limiting capacitance can be increased. .
  • the solid-state imaging device 10 of the first embodiment it is possible to prevent the signal amplitude loss from occurring in the sampling unit while suppressing the increase in the number of transistors, and to maintain the pixel sensitivity at a high level while reducing the input conversion noise. Can be suppressed.
  • the number of transistors that conventionally required eight transistors can be reduced to four, and downsizing can be achieved.
  • the silicon area previously used as a transistor can be replaced with a MOS capacitor, and noise can be reduced.
  • Sampling capacity can be cleared to zero without adding a transistor, and downsizing can be achieved.
  • One of the sampling capacitors can be used as a band limiting element, and the parasitic capacitance can be used as a band limiting element, thereby reducing noise.
  • the general 4-Tr APS configuration can be used for the pixel and the versatility is high.
  • the solid-state imaging device 10 of the first embodiment it is possible to prevent a reduction in area efficiency on the layout while preventing a complicated configuration.
  • the solid-state imaging device 10 has a stacked structure of a first substrate (upper substrate) 110 and a second substrate (lower substrate) 120. Therefore, in the first embodiment, the first substrate 110 side is basically formed by only NMOS elements, and the effective pixel area is maximized by the pixel array. You can maximize the per-value.
  • FIG. 9 is a diagram illustrating a configuration example of a pixel of a solid-state imaging device according to the second embodiment of the present invention.
  • the solid-state imaging device 10A according to the second embodiment is different from the above-described solid-state imaging device 10 according to the first embodiment as follows.
  • the voltage CLP ⁇ n> for driving the switching transistors CLP1-Tr of the node potential switching unit 23A is applied to the constant current in addition to the pulse driving required in the first embodiment.
  • the bias voltage (VLNPIX) can be switched. Switching is performed by the selection unit 232 in accordance with the control signal CTL3.
  • the same effect as that of the first embodiment described above can be obtained, and constant current reading can be performed without increasing the number of transistors.
  • the voltage VCLP is set to 0 V to supply the GND potential.
  • FIG. 10 is a diagram illustrating a configuration example of a pixel of the solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 11 is a timing chart for explaining mainly the operations of the clear period and the sampling period in the pixel portion in the predetermined shutter mode of the solid-state imaging device according to the third embodiment.
  • the solid-state imaging device 10B according to the third embodiment is different from the solid-state imaging devices 10 and 10A according to the first and second embodiments described above as follows.
  • the first sampling unit 2122 in the signal holding unit 212B, is connected between the input node ND22 and the holding node ND23.
  • the second sampling transistor SHR1-Tr of the second sampling unit 2123 is connected to the holding node ND23, and the first signal holding capacitor CS21 of the first sampling unit 2122 is connected to the input node ND22.
  • the first sampling transistor SHS1-Tr is connected between the first signal holding capacitor CS21 and the connection node ND26 of the input node NS22 and the holding node ND23.
  • the first sampling transistor SHS1-Tr of the first sampling unit 2122 is held in the conductive state. Since it is the same as that of the first embodiment, its details are omitted here.
  • the following effects can be obtained as well as the same effects as those of the first embodiment described above.
  • the first sampling unit 2122 of the read signal VSIG By disposing the first sampling unit 2122 of the read signal VSIG on the read path from the photoelectric conversion read unit 211, it is possible to minimize the parasitic capacitance generated in the holding node ND23. As a result, gain reduction due to charge sharing with the sampling capacitor during reading is minimized, and input conversion noise can be reduced.
  • the source follower transistors SF1-Tr and the selection transistor SEL1 of the photoelectric conversion read-out unit 211 positioned before the sampling capacitor arranged on the path are limited in band by the sampling capacitor, noise is reduced. Sampling noise can be reduced.
  • the parasitic capacitance of Die-to-Die VIA is included in the sampling capacitance, the effective sampling capacitance can be increased. Further, it is possible to drive at a constant current by making the same changes as in the second embodiment.
  • the solid-state imaging devices 10, 10 ⁇ / b> A, and 10 ⁇ / b> B described above can be applied as an imaging device to electronic devices such as a digital camera, a video camera, a portable terminal, a monitoring camera, and a medical endoscope camera.
  • FIG. 12 is a diagram illustrating an example of the configuration of an electronic apparatus equipped with a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • the electronic apparatus 300 includes a CMOS image sensor 310 to which the solid-state imaging device 10 according to the present embodiment can be applied. Furthermore, the electronic apparatus 300 includes an optical system (lens or the like) 320 that guides incident light (forms a subject image) to the pixel region of the CMOS image sensor 310. The electronic device 300 includes a signal processing circuit (PRC) 330 that processes an output signal of the CMOS image sensor 310.
  • PRC signal processing circuit
  • the signal processing circuit 330 performs predetermined signal processing on the output signal of the CMOS image sensor 310.
  • the image signal processed by the signal processing circuit 330 can be displayed as a moving image on a monitor composed of a liquid crystal display or the like, or output to a printer, or directly recorded on a recording medium such as a memory card. Is possible.
  • CMOS image sensor 310 As described above, by mounting the above-described solid-state imaging devices 10, 10 ⁇ / b> A, and 10 ⁇ / b> B as the CMOS image sensor 310, it is possible to provide a camera system with high performance, small size, and low cost.
  • Electronic devices such as surveillance cameras and medical endoscope cameras are used for applications where the camera installation requirements include restrictions such as mounting size, number of connectable cables, cable length, and installation height. Can be realized.

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Abstract

固体撮像装置１０は、信号保持部２１２に、それぞれ１つのサンプリングトランジスタ（１Ｔ）とサンプリング容量（１Ｃ）により形成される第１のサンプリング部２１２２および第２のサンプリング部２１２３を有し、２つのサンプリング部の結合ノードである保持ノードＮＤ２３を双方向ポートとして利用することで、４個のトランジスタで差動読み出しとほぼ同等な信号振幅を実現するグローバルシャッタ機能を備えた固体撮像素子として構成されている。これにより、トランジスタ数の増加を抑止しつつ、サンプリング部での信号振幅損失の発生を防止でき、しかも画素感度を高く保ちつつ、入力換算雑音を抑えることが可能となる。

Description

固体撮像装置、固体撮像装置の駆動方法、および電子機器
　本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
　光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
　ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
　ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）出力方向へと読み出すような列並列出力型が主流である。
　ところで、ＣＭＯＳイメージセンサでは、フォトダイオードで生成しかつ蓄積した光電荷を、画素毎あるいは行毎に順次走査して読み出す動作が行われる。
　この順次走査、すなわち、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始時間、および終了時間を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。
　そこで、画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。
　電子シャッタとしてグローバルシャッタを採用したＣＭＯＳイメージセンサは、画素内に、たとえば、光電変換読み出し部から読み出された信号を信号保持キャパシタに保持する信号保持部が設けられている。
　グローバルシャッタを採用したＣＭＯＳイメージセンサでは、フォトダイオードから電荷を電圧信号として一斉に信号保持部の信号保持キャパシタに蓄積し、そののち順次読み出すことにより、画像全体の同時性を確保している（たとえば、非特許文献１参照）。
　また、非特許文献１に記載された積層型ＣＭＯＳイメージセンサにおいては、第１の基板（Pixel die）と第２の基板（ASIC die）とがマイクロバンプ（接続部）を通して接続された積層構造を有する。そして、第１の基板には各画素の光電変換読み出し部が形成され、第２の基板には各画素の信号保持部、信号線、垂直走査回路、水平走査回路、カラム読み出し回路等が形成されている。
J. Aoki, et al., "A Rolling-Shutter Distortion-Free 3D Stacked Image Sensor with -160dB Parasitic Light Sensitivity In-Pixel Storage Node"ISSCC 2013 / SESSION 27 / IMAGE SENSORS / 27.3. "A 3D stacked CMOS image sensor with 16Mpixel global-shutter mode using 4 million interconnections", Toru Kondo, Yoshiaki Takemoto, Kenji Kobayashi, Mitsuhiro Tsukimura, Naohiro Takazawa, Hideki Kato, Shunsuke Suzuki, Jun Aoki, Haruhisa Saito, Yuichi Gomi, Seisuke Matsuda, and Yoshitaka Tadaki. "A CMOS Active Pixel Image Sensor with In-pixel CDS for High-Speed Cameras", Toru INOUE and Shinji TAKEUCHI, Shoji KAWAHITO, Proc. SPIE 5301, Sensors and Camera Systems for Scientific, Industrial, and Digital Photography Applications V, 250 (June 7, 2004)
　ところで、光電変換部に隣接した場所で相関二重サンプリング（ＣＤＳ）を行う電圧モードのグローバルシャッタは、従来の電荷モード型と比較して、高いシャッタ効率（ＳＲＲ）もしくは寄生受光感度（Parasitic Light Sensitivity: PLS）を比較的容易に実現できる。
　さらにチップ積層技術を用い、サンプリング部を光電変換部とは異なるダイに備えることで、完全な遮光を実現することが可能となる。
　その結果、太陽光など非常に強い光が入射したとしても、ＰＬＳをサンプリングされた直前の画像にほとんど影響を与えない－１６０ｄＢものレベルまで低減することができる（非特許文献２参照）。
　このため、ＩＴＳなどの極度な照明変動下においても安定した画像の取得が必要とされるマシンビジョンカメラにおいて有望な画素技術である。
　積層型グローバルシャッタＣＭＯＳイメージセンサは、光電変換部を有する画素の直下にサンプリング回路を実装する。
　電圧をサンプリングするには、大きな容量とスイッチングトランジスタが必要である。また、サンプリングした電圧を出力するためのトランジスタも必要となる。
　サンプリング時に発生する雑音電圧は、サンプリング容量の平方根に反比例するため、できるだけ大きなサンプリング容量を実装することが低雑音化を実現する上で不可欠である。
　サンプリング容量を実現するデバイスはＭＯＳ容量、ＭＩＭ容量、ＰＩＰ容量、ＭＯＭ容量、トレンチ容量と複数種類あるが、できるだけ少ないトランジスタ数でサンプリング回路のサンプリング部と出力部を構成することが、一般的には好ましいと言える。
　一方、非特許文献３に示すように、ＣＤＳを行う手法は２つに区分できる。
　１つは、ＡＣカップリング技術を用い、サンプリング回路で画素リセット電圧と光信号電圧の差分処理を行い保存する方法である。
　非特許文献３で用いられているＡＣカップリング技術では、従来の４Ｔ-ＡＰＳ画素と同じ出力部の構成を採用することできるため、必要なトランジスタ数を抑えることができる。
　しかし、電荷共有の結果、サンプリング回路の伝達関数利得が０．５を下回る場合や、他の構成では寄生容量によって０．８程度になる場合が生じる。その結果、入力換算雑音が非常に大きくなるデメリットが発生する。
　もう一つは、ダブルサンプリング技術を用いる手法である。
　ダブルサンプリングでは、カラム回路で差分処理を行う。
　非特許文献２に示すように、各サンプリング容量で出力部が必要になるため、トランジスタ数が増える傾向がある。
　しかしながら、電荷共有が全く発生しないため、サンプリング回路での信号振幅損失は発生せず、ＡＣカップリング手法と比較して画素感度を高く保ちつつ、入力換算雑音を抑えることができるメリットがある。
　本発明は、トランジスタ数の増加を抑止しつつ、サンプリング部での信号振幅損失の発生を防止でき、しかも画素感度を高く保ちつつ、入力換算雑音を抑えることが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
　本発明の第１の観点の固体撮像装置は、光電変換読み出し部および信号保持部を含む画素が配置された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、前記信号保持部の保持信号が出力される信号線と、を有し、前記画素から読み出される前記画素信号は、少なくとも、前記画素から読み出される読み出し信号および読み出しリセット信号を含む画素信号であり、前記画素の前記光電変換読み出し部は、少なくとも、出力ノードと、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を前記出力ノードに出力する第１のソースフォロワ素子と、リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、前記信号保持部は、入力ノードと、保持ノードと、前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出し信号を保持可能な第１の信号保持キャパシタ、および前記第１の信号保持キャパシタを前記保持ノードと選択的に接続する第１のスイッチ素子を含む第１のサンプリング部と、前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出しリセット信号を保持可能な第２の信号保持キャパシタ、および前記第２の信号保持キャパシタを前記保持ノードと選択的に接続する第２のスイッチ素子を含む第２のサンプリング部と、前記第１の信号保持キャパシタに保持された信号および前記第２の信号保持キャパシタに保持された信号を、前記保持ノードの保持電圧に応じてソース端子から前記信号線に出力する第２のソースフォロワ素子を含む出力部と、を含む。
　本発明の第２の観点は、光電変換読み出し部および信号保持部を含む画素が配置された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、前記信号保持部の保持信号が出力される信号線と、を有し、前記画素から読み出される前記画素信号は、少なくとも、前記画素から読み出される読み出し信号および読み出しリセット信号を含む画素信号であり、前記画素の前記光電変換読み出し部は、少なくとも、出力ノードと、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を前記出力ノードに出力する第１のソースフォロワ素子と、リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、前記信号保持部は、入力ノードと、保持ノードと、前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出し信号を保持可能な第１の信号保持キャパシタ、および前記第１の信号保持キャパシタを前記保持ノードと選択的に接続する第１のスイッチ素子を含む第１のサンプリング部と、前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出しリセット信号を保持可能な第２の信号保持キャパシタ、および前記第２の信号保持キャパシタを前記保持ノードと選択的に接続する第２のスイッチ素子を含む第２のサンプリング部と、前記第１の信号保持キャパシタに保持された信号および前記第２の信号保持キャパシタに保持された信号を、前記保持ノードの保持電圧に応じてソース端子から前記信号線に出力する第２のソースフォロワ素子を含む出力部と、を含み、前記信号保持部の前記第２のソースフォロワ素子のドレイン側を、電源電位または基準電位に選択的に接続可能な電源切り替え部と、前記信号保持部の前記保持ノードを、所定の電圧レベルまたは基準電位に選択的に設定可能なノード電位切り替え部と、を含む固体撮像装置の駆動方法である。
　そして、本発明の第２の観点において、前記信号保持部が、前記入力ノードと前記保持ノードが接続され、前記保持ノードに対して、前記第１のサンプリング部の前記第１のスイッチ素子と前記第２のサンプリング部の第２のスイッチ素子が並列に接続されている場合、前記画素の画素信号を読み出すサンプリング期間には、前記電源切り替え部により、前記第２のソースフォロワ素子のドレイン側を基準電位に接続し、前記サンプリング期間中の第１のクリア期間に、前記ノード電位切り替え部により、前記保持ノードを基準電位に設定するとともに、前記信号保持部の前記第１のサンプリング部の第１のスイッチ素子および前記第２のサンプリング部の第２のスイッチ素子を導通状態に保持して、前記信号保持部の前記第１のサンプリング部の前記第１の信号保持キャパシタおよび前記第２のサンプリング部の前記第２の信号保持キャパシタをクリアし、前記第１のクリア期間に続く、前記画素から画素信号として読み出しリセット信号を読み出すリセット信号読み出し期間に、前記第２のサンプリング部の前記第２のスイッチ素子を所定期間導通させて、当該読み出しリセット信号を前記第２の信号保持キャパシタに保持させ、前記リセット信号読み出し期間に続く第２のクリア期間に、前記ノード電位切り替え部により、前記保持ノードを基準電位に設定するとともに、前記信号保持部の前記第１のサンプリング部の第１のスイッチ素子を導通状態に保持して、前記信号保持部の前記第１のサンプリング部の前記第１の信号保持キャパシタをクリアし、前記第２のクリア期間に続く、前記画素から画素信号として読み出し信号を読み出す信号読み出し期間に、前記第１のサンプリング部の前記第１のスイッチ素子を所定期間導通させて、当該読み出し信号を前記第１の信号保持キャパシタに保持させる。
　また、本発明の第２の観点において、前記信号保持部が、前記入力ノードと前記保持ノードとの間に前記第１のサンプリング部が接続され、前記保持ノードに対して、前記第２のサンプリング部の前記第２のスイッチ素子が接続され、前記第１のサンプリング部の前記第１の信号保持キャパシタが前記入力ノードに接続され、前記第１の信号保持キャパシタと前記入力ノードの接続ノードと前記保持ノードとの間に前記第１のスイッチ素子が接続されている場合、前記画素の画素信号を読み出すサンプリング期間には、前記電源切り替え部により、前記第２のソースフォロワ素子のドレイン側を基準電位に接続し、前記サンプリング期間中の第１のクリア期間に、前記ノード電位切り替え部により、前記保持ノードを基準電位に設定するとともに、前記信号保持部の前記第１のサンプリング部の第１のスイッチ素子および前記第２のサンプリング部の第２のスイッチ素子を導通状態に保持して、前記信号保持部の前記第１のサンプリング部の前記第１の信号保持キャパシタおよび前記第２のサンプリング部の前記第２の信号保持キャパシタをクリアし、前記第１のクリア期間に続く、前記画素から画素信号として読み出しリセット信号を読み出すリセット信号読み出し期間に、前記第１のサンプリング部の第１のスイッチ素子を導通状態に保持した状態で、前記第２のサンプリング部の前記第２のスイッチ素子を所定期間導通させて、当該読み出しリセット信号を前記第２の信号保持キャパシタに保持させ、前記リセット信号読み出し期間に続く第２のクリア期間に、前記第２のサンプリング部の第２のスイッチ素子を非導通状態に保持した状態で、前記ノード電位切り替え部により、前記保持ノードを基準電位に設定するとともに、前記信号保持部の前記第１のサンプリング部の第１のスイッチ素子を導通状態に保持して、前記信号保持部の前記第１のサンプリング部の前記第１の信号保持キャパシタをクリアし、前記第２のクリア期間に続く、前記画素から画素信号として読み出し信号を読み出す信号読み出し期間に、前記第１のサンプリング部の前記第１のスイッチ素子を所定期間導通させて、当該読み出し信号を前記第１の信号保持キャパシタに保持させる。
　本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換読み出し部および信号保持部を含む画素が配置された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、前記信号保持部の保持信号が出力される信号線と、を有し、前記画素から読み出される前記画素信号は、少なくとも、前記画素から読み出される読み出し信号および読み出しリセット信号を含む画素信号であり、前記画素の前記光電変換読み出し部は、少なくとも、出力ノードと、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を前記出力ノードに出力する第１のソースフォロワ素子と、リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、前記信号保持部は、入力ノードと、保持ノードと、前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出し信号を保持可能な第１の信号保持キャパシタ、および前記第１の信号保持キャパシタを前記保持ノードと選択的に接続する第１のスイッチ素子を含む第１のサンプリング部と、前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出しリセット信号を保持可能な第２の信号保持キャパシタ、および前記第２の信号保持キャパシタを前記保持ノードと選択的に接続する第２のスイッチ素子を含む第２のサンプリング部と、前記第１の信号保持キャパシタに保持された信号および前記第２の信号保持キャパシタに保持された信号を、前記保持ノードの保持電圧に応じてソース端子から前記信号線に出力する第２のソースフォロワ素子を含む出力部と、を含む。
　本発明によれば、トランジスタ数の増加を抑止しつつ、サンプリング部での信号振幅損失の発生を防止でき、しかも画素感度を高く保ちつつ、入力換算雑音を抑えることができる。
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 図２は、本発明の第１の実施形態に係る固体撮像装置の画素の構成例を示す回路図である。 図３は、本発明の第１の実施形態に係る固体撮像装置の画素部における画素アレイについて説明するための図である。 図４は、本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の構成例を説明するための図である。 図５は、本第１の実施形態に係る固体撮像装置の第１の積層構造について説明するための図である。 図６は、本第１の実施形態に係る固体撮像装置の第２の積層構造について説明するための図である。 図７（Ａ）～（Ｉ）は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部におけるクリア期間およびサンプリング期間の動作を説明するためのタイミングチャートである。 図８（Ａ）～（Ｆ）は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における保持信号読み出し期間の読み出し動作を説明するためのタイミングチャートである。 図９は、本発明の第２の実施形態に係る固体撮像装置の画素の構成例を示す回路図である。 図１０は、本発明の第３の実施形態に係る固体撮像装置の画素の構成例を示す回路図である。 図１１（Ａ）～（Ｉ）は、本第３の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部におけるクリア期間およびサンプリング期間の動作を説明するためのタイミングチャートである。 図１２は、本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
　１０，１０Ａ，１０Ｂ・・・固体撮像装置、２０，２０Ａ，２０Ｂ・・・画素部、ＰＤ２１・・・フォトダイオード、ＴＧ１－Ｔｒ・・・転送トランジスタ、ＲＳＴ１－Ｔｒ・・・リセットトランジスタ、ＳＦ１－Ｔｒ・・・ソースフォロワトランジスタ、ＦＤ２１・・・フローティングディフュージョン、２１・・・画素、２１１・・・光電変換読み出し部、２１２，２１２Ａ，２１２Ｂ・・・信号保持部、ＮＤ２１・・・出力ノード、ＮＤ２２・・・入力ノード、２１２１・・・入力部、２１２２・・・第１のサンプリング部、２１２３・・・第２のサンプリング部、２１２４・・・出力部、ＮＤ２３・・・保持ノード、ＣＳ２１・・・第１の信号保持キャパシタ、ＣＲ２１・・・第２の信号保持キャパシタ、ＳＨＳ１－Ｔｒ・・・第１のサンプリングトランジスタ、ＳＨＲ１－Ｔｒ・・・第２のサンプリングトランジスタ、垂直走査回路、４０・・・読み出し回路（カラム読み出し回路）、５０・・・水平走査回路、６０・・・タイミング制御回路、７０・・・読み出し部、３００・・・電子機器、３１０・・・ＣＭＯＳイメージセンサ、３２０・・・光学系、３３０・・・信号処理回路（ＰＲＣ）。
　以下、本発明の実施形態を図面に関連付けて説明する。
（第１の実施形態）
　図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
　本実施形態において、固体撮像装置１０は、たとえばＣＭＯＳイメージセンサにより構成される。
　この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、読み出し回路（カラム読み出し回路）４０、水平走査回路（列走査回路）５０、およびタイミング制御回路６０を主構成要素として有している。
　これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、水平走査回路５０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。
　本第１の実施形態において、固体撮像装置１０は、画素部２０において、画素として光電変換読み出し部および信号保持部を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
　本第１の実施形態において、固体撮像装置１０は、後で詳述するように、第１の基板と第２の基板の積層型ＣＭＯＳイメージセンサにおいて、第２の基板に形成される信号保持部に、それぞれ１つのサンプリングトランジスタ（１Ｔ）とサンプリング容量（１Ｃ）により形成される第１のサンプリング部および第２のサンプリング部を実装し、２つのサンプリング部の結合ノードである保持ノードを双方向ポートとして利用することで、４個のトランジスタで差動読み出しとほぼ同等な信号振幅を実現するグローバルシャッタ機能を備えた固体撮像素子として構成されている。
　以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０の構成および機能、それらに関連した読み出し処理、並びに、画素部２０と読み出し部７０の積層構造等について詳述する。
（画素並びに画素部２０の構成）
　図２は、本発明の第１の実施形態に係る固体撮像装置１０の画素の構成例を示す回路図である。
　画素部２０に配置される画素２１は、光電変換読み出し部２１１および信号保持部２１２を含んで構成されている。
　そして、本第１の実施形態の画素部２０においては、画素２１に対応して、あるいは、複数の画素２１に対応して電源切り替え部２２、ノード電位切り替え部２３、およびバスリセット部２４が配置されている。
　画素２１の光電変換読み出し部２１１は、フォトダイオード（光電変換素子）と画素内アンプとを含んで構成される。
　具体的には、この光電変換読み出し部２１１は、たとえば光電変換素子であるフォトダイオードＰＤ２１を有する。
　このフォトダイオードＰＤ２１に対して、転送素子としての転送トランジスタＴＧ１－Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ１－Ｔｒ、第１のソースフォロワ素子としてのソースフォロワトランジスタＳＦ１－Ｔｒ、選択素子としての選択トランジスタＳＥＬ１－Ｔｒ、および出力ノードＮＤ２１をそれぞれ一つずつ有する。
　このように、第１の実施形態に係る画素２１の光電変換読み出し部２１１は、転送トランジスタＴＧ１－Ｔｒ、リセットトランジスタＲＳＴ１－Ｔｒ、第１のソースフォロワトランジスタＳＦ１－Ｔｒ、および選択トランジスタＳＥＬ１－Ｔｒの４トランジスタ（４Ｔｒ）を含んで構成されている。
　本第１の実施形態に係る光電変換読み出し部２１１は、出力ノードＮＤ２１が画素２１の信号保持部２１２の入力部に接続されている。
　光電変換読み出し部２１１は、グローバルシャッタモード時に画素信号としての読み出し信号(信号電圧)（ＶＳＩＧ）および読み出しリセット信号(信号電圧)（ＶＲＳＴ）を信号保持部２１２に出力する。
　本第１の実施形態において、垂直信号線ＬＳＧＮ１１はグローバルシャッタモード時に定電流源Ｉｂｉａｓにより駆動される。
　フォトダイオードＰＤ２１は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
　以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
　また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合や、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。
　光電変換読み出し部２１１の転送トランジスタＴＧ１－Ｔｒは、フォトダイオードＰＤ２１とフローティングディフュージョンＦＤ２１の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
　転送トランジスタＴＧ１－Ｔｒは、制御信号ＴＧがハイ（Ｈ）レベルの転送期間に選択されて導通状態となり、フォトダイオードＰＤ２１で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ２１に転送する。
　リセットトランジスタＲＳＴ１－Ｔｒは、電源電圧ＶＤＤの電源線ＶｄｄとフローティングディフュージョンＦＤ２１の間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
　リセットトランジスタＲＳＴ１－Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ２１を電源電圧ＶＤＤの電源線Ｖｄｄの電位にリセットする。
　第１のソースフォロワ素子としてのソースフォロワトランジスタＳＦ１－Ｔｒと選択トランジスタＳＥＬ１－Ｔｒは、電源線Ｖｄｄと出力ノードＮＤ２１との間に直列に接続されている。
　出力ノードＮＤ２１と信号保持部２１２の入力部間の信号線ＬＳＧＮ１２は、たとえば信号保持部２１２に配置されたキャパシタや定電流源により駆動される。
　ソースフォロワトランジスタＳＦ１－ＴｒのゲートにはフローディングディフュージョンＦＤ２１が接続され、選択トランジスタＳＥＬ１－Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬにより制御される。
　選択トランジスタＳＥＬ１－Ｔｒは、制御信号ＳＥＬがＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ１－ＴｒはフローティングディフュージョンＦＤ２１の電荷を電荷量（電位）に応じた電圧信号に変換した列出力の読み出し信号（ＶＳＩＧ）および読み出しリセット信号（ＶＲＳＴ）を、出力ノードＮＤ２１を介して信号線ＬＳＧＮ１２に出力する。
　画素２１の信号保持部２１２は、基本的に、入力ノードＮＤ２２を含む入力部２１２１、第１のサンプリング部２１２２、第２のサンプリング部２１２３、出力部２１２４、および保持ノードＮＤ２３を含んで構成されている。
　本第１の実施形態の信号保持部２１２は、入力ノードＮＤ２２と保持ノードＮＤ２３が直接接続されている、そして、保持ノードＮＤ２３に対して、第１のサンプリング部２１２２の第１のスイッチ素子と第２のサンプリング部２１２３の第２のスイッチ素子が並列に接続されている。
　入力部２１２１は、入力ノードＮＤ２２が光電変換読み出し部２１１の出力ノードＮＤ２１と信号線ＬＳＧＮ１２を介して接続され、出力ノードＮＤ２１から出力される読み出し信号（ＶＳＩＧ）および読み出しリセット信号（ＶＲＳＴ）を、保持ノードＮＤ２３を通して第１のサンプリング部２１２２および第２のサンプリング部の２１２３に入力する。
　第１のサンプリング部２１２２は、光電変換読み出し部２１１の出力ノードＮＤ２１から出力され、入力ノードＮＤ２２に入力される読み出し信号ＶＳＩＧを保持可能な第１の信号保持キャパシタＣＳ２１、および第１の信号保持キャパシタＣＳ２１を保持ノードＮＤ２３と選択的に接続する第１のスイッチ素子としての第１のサンプリングトランジスタＳＨＳ１－Ｔｒを含んで構成されている。
　第１の信号保持キャパシタＣＳ２１は、ノードＮＤ２４と基準電位ＶＳＳとの間に接続されている。
　第１のサンプリングトランジスタＳＨＳ１－Ｔｒは、保持ノードＮＤ２３とノードＮＤ２４との間に接続されている。
　第１のサンプリングトランジスタＳＨＳ１－Ｔｒは、たとえば制御信号ＳＨＳがハイレベルの期間に導通状態となる。
　第１のサンプリングトランジスタＳＨＳ１－Ｔｒは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、第１のサンプルホールド部２１２２の第１の信号保持キャパシタＣＳ２１を、保持ノードＮＤ２３に選択的に接続する。
　第２のサンプリング部２１２３は、光電変換読み出し部２１１の出力ノードＮＤ２１から出力され、入力ノードＮＤ２２に入力される読み出しリセット信号ＶＲＳＴを保持可能な第２の信号保持キャパシタＣＲ２１、および第２の信号保持キャパシタＣＲ２１を保持ノードＮＤ２３と選択的に接続する第２のスイッチ素子としての第２のサンプリングトランジスタＳＨＲ１－Ｔｒを含んで構成されている。
　第２の信号保持キャパシタＣＲ２１は、ノードＮＤ２５と基準電位ＶＳＳとの間に接続されている。
　第２のサンプリングトランジスタＳＨＲ１－Ｔｒは、保持ノードＮＤ２３とノードＮＤ２５との間に接続されている。
　第２のサンプリングトランジスタＳＨＲ１－Ｔｒは、たとえば制御信号ＳＨＲがハイレベルの期間に導通状態となる。
　第２のサンプリングトランジスタＳＨＲ１－Ｔｒは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、第２のサンプルホールド部２１２３の第２の信号保持キャパシタＣＲ２１を、保持ノードＮＤ２３に選択的に接続する。
　なお、光電変換読み出し部２１１から信号保持部２１２への読み出しは、０Ｖクリアしたサンプリング容量である第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１を保持ノードＮＤ２３に接続することにより行う。
　このように、本第１の実施形態の信号保持部２１２は、第１のサンプリング部２１２２および第２のサンプリング部２１２３を、ＤＲＡＭのように、１トランジスタ（１Ｔ）および１キャパシタ（１Ｃ）の構成を採用することにより、保持ノードＮＤ２３に対して、双方向で電荷転送を行うことが可能となっている。
　すなわち、本第１の実施形態の信号保持部２１２は、書き込み（サンプリング動作）と読み出し（チャージ共有動作）を１点に対して実現させ、必要なトランジスタ数を削減している。
　なお、第１のサンプリングトランジスタＳＨＳ１－Ｔｒおよび第２のサンプリングトランジスタＳＨＲ１－Ｔｒは、ＭＯＳトランジスタ、たとえばｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタにより形成される。
　また、第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１は、ＭＯＳ容量、ＭＩＭ容量、ＰＩＰ容量、ＭＯＭ容量のいずれか、あるいは組み合わせにより形成される。
　出力部２１２４は、第１のサンプリング部２１２２の第１の信号保持キャパシタＣＳ２１に保持された読み出し信号ＶＳＩＧおよび第２のサンプリング部２１２３の第２の信号保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴを、保持ノードＮＤ２３の保持電圧に応じてソース端子から垂直信号線ＬＳＧＮ１１に出力する第２のソースフォロワ素子としてのソースフォロワトランジスタＳＦ２－Ｔｒを含んで構成されている。
　第２のソースフォロワ素子としてのソースフォロワトランジスタＳＦ２－Ｔｒは、ソース端子が垂直信号線ＬＳＧＮ１１に接続され、ドレイン端子側が電源線Ｖｄｄｐｉｘを介して電源切り替え部２２に接続され、ゲート端子が保持ノードＮＤ２３に接続されている。
　ソースフォロワトランジスタＳＦ２－Ｔｒは、第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣR２１に保持された読み出し信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴを読み出す保持信号読み出し期間ＰＨＲＤには、ドレイン側が電源切り替え部２２により電源電位ＶＤＤの電源線Ｖｄｄｐｉｘに接続される。
　この場合、ソースフォロワトランジスタＳＦ２－Ｔｒは保持ノードＮＤ２３の保持電圧に応じた電圧信号に変換した列出力の読み出し信号（ＶＳＩＧ）および読み出しリセット信号（ＶＲＳＴ）を垂直信号線ＬＳＧＮ１１に出力する。
　ソースフォロワトランジスタＳＦ２－Ｔｒは、信号保持部２１２の第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１をクリアするクリア期間ＰＣＬ、および、光電変換部２１１から読み出された読み出し信号および読み出しリセット信号を第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣR２１に書き込む（保持させる）サンプリング期間ＰＳＭＬには、ドレイン側が電源切り替え部２２により基準電位ＶＳＳ（たとえばグランドレベルの０Ｖ）に接続される。
　電源切り替え部２２は、選択部２２１の出力が信号保持部２１２の出力部２１２４のソースフォロワトランジスタＳＦ２－Ｔｒのドレインに接続された電源線Ｖｄｄｐｉｘに接続されており、選択部２２１は制御信号ＣＴＬ１に応じて電源線Ｖｄｄｐｉｘを電源電位ＶＤＤ（たとえば３Ｖ）の電源線Ｖｄｄまたは基準電位ＶＳＳに接続する。
　たとえばクリア期間ＰＣＬまたはサンプリング期間ＰＳＭＬには制御信号ＣＴＬ１はＬレベルに設定され、電源切り替え部２２の選択部２２１は、電源線Ｖｄｄｐｉｘを基準電位ＶＳＳに接続する。
　一方、保持信号読み出し期間ＰＨＲＤには制御信号ＣＴＬ１はＨレベルに設定され、電源切り替え部２２の選択部２２１は、電源線Ｖｄｄｐｉｘを電源電位ＶＤＤの電源線Ｖｄｄに接続する。
　ソースフォロワトランジスタＳＦ２－Ｔｒのソース端子側は、上述したように、垂直信号線ＬＳＧＮ１１に接続されているが、垂直信号線ＬＳＧＮ１１にはバスリセット部２４が接続されている。
　バスリセット部２４は、垂直信号線ＬＳＧＮ１１と基準電位ＶＳＳとの間に接続されたスイッチ素子２４１を含んで構成されている。
　スイッチ素子２４１は、バスリセット信号ＢＲＳＴによりオン、オフされる。
　ソースフォロワトランジスタＳＦ２－Ｔｒのソース端子側は、保持信号読み出し期間ＰＨＲＤには、定電流駆動されることでインピーダンスとして機能するが、サンプリング期間ＰＳＭＬには、バスリセット部２４のスイッチ素子２４１に対するバスリセット信号ＢＲＳＴによりスイッチ素子２４１をオンにし、基準電位ＶＳＳ（たとえば０Ｖ）に固定される。
　この結果、ソースフォロワトランジスタＳＦ２－Ｔｒが強反転動作領域になり、ＭＯＳ容量と等価になる。その結果、このＭＯＳ容量以前のトランジスタに帯域制限がかかり、雑音を低下することができる。
　また、信号保持部２１２において、保持ノードＮＤ２３にはクランプ回路として機能するノード電位切り替え部２３が接続されている。
　ノード電位切り替え部２３は、信号保持部２１２の保持ノードＮＤ２３を、所定の電圧レベルＶＣＬＰまたは基準電位ＶＳＳ（たとえば０Ｖ）に選択的に設定可能に構成されており、信号保持部２１２の出力部２１２４によるＣＤＳ読み出しを実現するように設けられている。
　クランプ回路として機能するノード電位切り替え部２３は、クランプ電圧として所定電圧ＶＣＬＰ（たとえば２．６Ｖ）レベルまたは基準電位ＶＳＳを制御信号CTL２に応じて選択可能な選択部２３１と、選択部２３１の出力線側と保持ノードＮＤ２３とを選択的に接続可能なスイッチングトランジスタＣＬＰ１－Ｔｒと、を含んで構成されている。
　ノード電位切り替え部２３は、選択部２３１がスイッチングトランジスタＣＬＰ１－Ｔｒのソース端子に接続された電源線Ｖｃｌｐｐｉｘに接続されており、選択部２３１は制御信号ＣＴＬ２に応じて電源線Ｖｃｌｐｐｉｘを所定電圧ＶＣＬＰ（たとえば２．６Ｖ）の電源線Ｖｃｌｐまたは基準電位ＶＳＳに接続する。
　たとえばクリア期間ＰＣＬまたはサンプリング期間ＰＳＭＬには制御信号ＣＴＬ２はＬレベルに設定され、ノード電位切り替え部２３の選択部２３１は、電源線Ｖｃｌｐｐｉｘを基準電位ＶＳＳに接続する。
　一方、保持信号読み出し期間ＰＨＲＤには制御信号ＣＴＬ２はＨレベルに設定され、ノード電位切り替え部２３の選択部２３１は、電源線Ｖｃｌｐｐｉｘを所定電圧ＶＣＬＰの電源線Ｖｃｌｐに接続する。
　ノード電位切り替え部２３のスイッチングトランジスタＣＬＰ１－Ｔｒは、制御信号ＣＬＰによりオン、オフされ、制御信号ＣＬＰがＨレベルの期間にオン状態となり、保持ノードを、ソース端子に接続された電源線Ｖｃｌｐｐｉｘに接続し、保持ノードＮＤ２３を所定電圧ＶＣＬＰ（たとえば２．６Ｖ）または基準電位ＶＳＳに設定させる。
　すなわち、本第１の実施形態のノード電位切り替え部２３のスイッチングトランジスタＣＬＰ１－Ｔｒは、スイッチ素子としての機能を有している。
　ノード電位切り替え部２３は、保持信号読み出し期間ＰＨＲＤに保持ノードＮＤ２３を所定電圧ＶＣＬＰに設定することで、信号保持部２１２の出力部２１２４によるＣＤＳ読み出しの初期電圧とする。
　また、ノード電位切り替え部２３は、他の行を読み出しているときに保持ノードＮＤ２３を基準電位ＶＳＳ（たとえば０Ｖ）に固定にすることで、出力部２１２４のソースフォロワトランジスタＳＦ２―Ｔｒをオフスイッチとして動作させる。 
　このように、本第１の実施形態に係る固体撮像装置１０においては、画素信号ストレージとしての信号保持部２１２に、電圧モードで、画素信号を全画素で同時にサンプリングし、第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１に保持された読み出し信号に対応する変換信号を垂直信号線ＬＳＧＮ１１に読み出し、カラム読み出し回路４０に供給する。
　なお、本第１の実施形態に係る固体撮像装置１０においては、光電変換読み出し部２１１の出力ノードＮＤ２１と信号保持部２１２の入力部間の信号線ＬＳＧＮ１２を駆動する定電流源が、たとえば信号保持部２１２の入力部２１２１に配置されておらず、信号線ＬＳＧＮ１２は、第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１により提供されるダイナミックな電流源により駆動される。
　第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１の両キャパシタは、クリア期間に０Ｖにクリアされ、光電変換読み出し部２１１のソースフォロワトランジスタＳＦ１－Ｔｒと接続状態にあるとき、電子は第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１により提供される。
　したがって、第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１は、ダイナミックな電流源として機能する。
　本第１の実施形態に係る画素部２０は、以上のような構成を有する画素２１が、たとえば図３に示すように、画素アレイとして配列され、複数の画素アレイが組み合わされて構成されている。
　図３は、本発明の第１の実施形態に係る固体撮像装置１０の画素部２０における画素アレイについて説明するための図である。
　第１の実施形態に係る固体撮像装置１０の画素部２０は、画素アレイ２３０および保持部アレイ２４０を含んで構成されている。
　画素アレイ２３０は、複数の画素２１の光電変換読み出し部２１１がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
　画素アレイ２３０は、たとえば１６：９のアスペクト比の画像が出力可能なように、複数の画素２１の光電変換読み出し部２１１がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
　保持部アレイ２４０は、複数の画素２１の信号保持部２１２が、画素アレイ２３０に対応してＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
　保持部アレイ２４０は、画素アレイ２３０と同様に、たとえば１６：９のアスペクト比の画像が出力可能なように、複数の画素２１の信号保持部２１２がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
　固体撮像装置１０が、後述するように、第１の基板（上基板）と第２の基板（下基板）の積層構造を有する場合、第１の基板に画素アレイ２３０が形成され、第２の基板に保持部アレイ２４０が画素アレイ２３０と対向するように形成される。
　この場合、保持部アレイ２４０は、完全にメタル配線層で遮光されていてもよい。
　画素部２０は、読み出し部７０の制御の下、グローバルシャッタモード時には、画素アレイ２３０および保持部アレイ２４０をアクティブにして画素信号の読み出しが行われる。
　画素部２０において、全画素同時にリセットトランジスタＲＳＴ１－Ｔｒと転送トランジスタＴＧ１－Ｔｒを使ってフォトダイオードをリセットすることで、全画素同時並列的に露光を開始する。また、所定の露光期間が終了した後、転送トランジスタＴＧ１－Ｔｒを使って光電変換読み出し部からの出力信号を信号保持部２１２でサンプリングすることで、全画素同時並列的に露光を終了する。これにより、完全なシャッタ動作を電子的に実現する。
　画素部２０には、画素がＮ行×Ｍ列配置されているので、各制御信号ＳＥＬ、ＲＳＴ、ＴＧ用の制御線はそれぞれＮ本、垂直信号線ＬＳＧＮ１１はそれぞれＭ本ある。
　図１においては、各行制御線を１本の行走査制御線として表している。同様に、各垂直信号線ＬＳＧＮ１１を１本の垂直信号線として表している。
　なお、第２の信号線ＬＳＧＮ１２は画素毎に光電変換読み出し部２１１と信号保持部２１２間に配線されている。
　垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッタ行および読み出し行において行走査制御線を通して画素２１の光電変換読み出し部２１１および信号保持部２１２の駆動を行う。
　また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤ２１に蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
　カラム読み出し回路４０は、画素部２０の各列出力に対応して配置された複数の列(カラム)信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。
　カラム読み出し回路４０は、グローバルシャッタモード時に、垂直信号線ＬＳＧＮ１１に、画素２１の信号保持部２１２から読み出された差動の画素信号ｐｉｘｏｕｔ（ＶＳＬ）に対して、増幅処理およびＡＤ変換処理を行う。
　ここで、画素信号ｐｉｘｏｕｔ（ＶＳＬ）は、グローバルシャッタモード時に画素（本例では画素２１の光電変換読み出し部２１１、さらに信号保持部２１２）から順に読み出される読み出し信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴを含む画素読み出し信号をいう。
　本第１の実施形態に係る固体撮像装置１０において、カラム読み出し回路４０は、動作モードや読み出し信号の信号形態(シングルエンドや差動等の信号)にかかわらず一つの回路構成で共用することが可能に形成されている。
　カラム読み出し回路４０は、たとえば図４に示すように、アンプ（ＡＭＰ，増幅器）４１およびＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）４２を含んで構成される。
　水平走査回路５０は、カラム読み出し回路４０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。
　タイミング制御回路６０は、画素部２０、垂直走査回路３０、読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。
　本第１の実施形態において、読み出し部７０は、たとえばグローバルシャッタモード時に、画素アレイ２３０および保持部アレイ２４０をアクティブにして、差動の画素信号ｐｉｘｏｕｔの読み出しを行う。
（固体撮像装置１０の積層構造）
　次に、本第１の実施形態に係る固体撮像装置１０の積層構造について説明する。
　図５は、本第１の実施形態に係る固体撮像装置１０の第１の積層構造について説明するための図である。
　図６は、本第１の実施形態に係る固体撮像装置１０の第２の積層構造について説明するための図である。
　本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
　固体撮像装置１０は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
　本例では、第２の基板１２０上に第１の基板１１０が積層された構造を有する。
　第１の基板１１０には、図５および図６に示すように、その中央部を中心として画素部２０の各画素２１の光電変換読み出し部２１１が配列された画素アレイ２３０（領域１１１）が形成されている。
　そして、画素アレイ２３０の周囲、図６の例では、図中の上側および下側にカラム読み出し回路４０の一部用の領域１１２，１１３が形成されている。なお、カラム読み出し回路４０の一部は、画素アレイ２３０の領域１１１の上側および下側のいずれかに配置されるように構成してもよい。
　このように、本第１の実施形態においては、第１の基板１１０には、基本的に、画素２１の光電変換読み出し部２１１が行列状に形成されている。
　第２の基板１２０には、その中央部を中心として画素アレイ２３０の各光電変換読み出し部２１１の出力ノードＮＤ２１と接続される各画素２１の信号保持部２１２がマトリクス状に配列された保持部アレイ２４０（領域１２１）、並びに垂直信号線ＬＳＧＮ１１が形成されている。
　保持部アレイ２４０は、完全にメタル配線層で遮光されていてもよい。
　そして、保持部アレイ２４０の周囲、図５および図６の例では、図中の上側および下側にカラム読み出し回路４０用の領域１２２，１２３が形成されている。なお、カラム読み出し回路４０は、保持部アレイ２４０の領域１２１の上側および下側のいずれかに配置されるように構成してもよい。
　また、保持部アレイ２４０の側部側に垂直走査回路３０用の領域や、デジタル系や出力系の領域が形成されてもよい。
　また、第２の基板１２０には、垂直走査回路３０、水平走査回路５０、およびタイミング制御回路６０も形成されてもよい。
　このような積層構造において、第１の基板１１０の画素アレイ２３０の各光電変換読み出し部２１１の出力ノードＮＤ２１と第２の基板１２０の各画素２１の信号保持部２１２の入力ノードＮＤ２２とが、たとえば図２に示すように、それぞれビア（Ｄｉｅ－ｔｏ－Ｄｉｅ　Ｖｉａ）やマイクロバンプ等を用いて電気的な接続が行われている。
（固体撮像装置１０の読み出し動作）
　以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
　次に、本第１の実施形態に係る固体撮像装置１０の差動の画素信号の読み出し動作等について詳述する。
　図７（Ａ）～（Ｉ）は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部におけるクリア期間およびサンプリング期間の動作を説明するためのタイミングチャートである。
　図８（Ａ）～（Ｆ）は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における保持信号読み出し期間の読み出し動作を説明するためのタイミングチャートである。
　図７（Ａ）は画素２１の光電変換読み出し部２１１のリセットトランジスタＲＳＴ１－Ｔｒの制御信号ＲＳＴを示している。図７（Ｂ）は画素２１の光電変換読み出し部２１１の転送トランジスタＴＧ１－Ｔｒの制御信号ＴＧを示している。図７（Ｃ）は画素２１の光電変換読み出し部２１１の選択トランジスタＳＥＬ１－Ｔｒの制御信号ＳＥＬを示している。
　図７（Ｄ）は画素２１の信号保持部２１２の第２のサンプリングトランジスタＳＨＲ１－Ｔｒの制御信号ＳＨＲを示している。図７（Ｅ）は画素２１の信号保持部２１２の第１のサンプリングトランジスタＳＨＳ１－Ｔｒの制御信号ＳＨＳを示している。
　図７（Ｆ）はノード電位切り替え部２３のスイッチングトランジスタＣＬＰ１－Ｔｒの制御信号ＣＬＰを示している。
　図７（Ｇ）はノード電位切り替え部２３の電源線Ｖｃｌｐｐｉｘのレベルを示している。図７（Ｈ）は電源切り替え部２２の電源線Ｖｄｄｐｉｘのレベルを示している。
　図７（Ｉ）はバスリセット部２４のバスリセット信号ＢＲＳＴを示している。
　なお、図７において＜＊＞は全行で同一であることを表している。
　図８（Ａ）は画素２１の信号保持部２１２の第２のサンプリングトランジスタＳＨＲ１－Ｔｒの制御信号ＳＨＲを示している。図８（Ｂ）は画素２１の信号保持部２１２の第１のサンプリングトランジスタＳＨＳ１－Ｔｒの制御信号ＳＨＳを示している。
　図８（Ｃ）はノード電位切り替え部２３のスイッチングトランジスタＣＬＰ１－Ｔｒの制御信号ＣＬＰを示している。
　図８（Ｄ）はノード電位切り替え部２３の電源線Ｖｃｌｐｐｉｘのレベルを示している。図８（Ｅ）は電源切り替え部２２の電源線Ｖｄｄｐｉｘのレベルを示している。
　図８（Ｆ）はバスリセット部２４のバスリセット信号ＢＲＳＴを示している。
　なお、図８において＜ｎ＞はカラム読み出し回路に読み出す行を表している。
（サンプリング動作）
　まず、図７（Ａ）～（Ｉ）に関連付けて、ゼロクリア期間ＰＣＬゼロクリア動作を含むサンプリング期間ＰＳＭＬのサンプリング動作を中心に説明する。
　サンプリング期間ＰＳＭＬにおいては、図７（Ｈ）に示すように、電源切り替え部２２により出力部２１２４のソースフォロワトランジスのドレイン端子が接続された電源線Ｖｄｄｐｉｘが基準電位ＶＳＳ（たとえば０Ｖ）に保持される。
　また、図７（Ｇ）に示すように、ノード電位切り替え部２３により電源線Ｖｃｌｐｐｉｘが基準電位ＶＳＳ（たとえば０Ｖ）に保持される。
　また、図７（Ｉ）に示すように、バスリセット部２４のスイッチ素子２４１に対するバスリセット信号ＢＲＳＴによりスイッチ素子２４１をオンにし、基準電位ＶＳＳ（たとえば０Ｖ）に固定される。
　この結果、ソースフォロワトランジスタＳＦ２－Ｔｒが強反転動作領域になり、ＭＯＳ容量と等価になる。その結果、このＭＯＳ容量以前のトランジスタに帯域制限がかかり、雑音を低下することができる。
　また、サンプリング期間ＰＳＭＬにおいては、図７（Ｃ）に示すように、光電変換読み出し部２１１の選択トランジスタＳＥＬ１－Ｔｒが、Ｈレベルの制御信号ＳＥＬにより導通状態に保持される。
　このような状態において、まず、信号保持部２１２の第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１をゼロクリアする第１のゼロクリア期間ＰＣＬ１の処理が行われる。
　第１のゼロクリア期間ＰＣＬ１においては、図７（Ｆ）に示すように、制御信号ＣＬＰが所定期間Ｈレベルに設定され、これによりノード電位切り替え部２３のスイッチングトランジスタＣＬＰ１－Ｔｒが所定期間導通状態に保持される。これに伴い、信号保持部２１２の保持ノードＮＤ２３が基準電位ＶＳＳ（たとえば０Ｖ）に保持される。
　これと並行して、図７（Ｄ）および（Ｅ）に示すように、信号保持部２１２の第２のサンプリングトランジスタＳＨＲ１－Ｔｒの制御信号ＳＨＲおよび第１のサンプリングトランジスタＳＨＳ１－Ｔｒの制御信号ＳＨＳがＨレベルに設定され、第１のサンプリングトランジスタＳＨＳ１－Ｔｒおよび第２のサンプリングトランジスタＳＨＲ１－Ｔｒは導通状態にある。
　これにより、信号保持部２１２の第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１は０Ｖにクリアされる。
　そして、第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１の両キャパシタは、クリア期間に０Ｖにクリアされ、光電変換読み出し部２１１のソースフォロワトランジスタＳＦ１－Ｔｒと接続状態にあるとき、電子は第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１により提供される。
　したがって、第１の信号保持キャパシタＣＳ２１および第２の信号保持キャパシタＣＲ２１は、ダイナミックな電流源として機能する。
　次に、第１のゼロクリア期間ＰＣＬ１に続いて、光電変換読み出し部２１１から画素信号として読み出しリセット信号ＶＲＳＴを読み出すリセット信号読み出し期間ＰＲＤＲとなる。
　このリセット信号読み出し期間ＰＲＤＲにおいては、リセットトランジスタＲＳＴ１－Ｔｒが、制御信号ＲＳＴがＨレベルの期間に選択されて導通状態に保持されている。
　そして、制御信号ＲＳＴがＨレベル期間中に、フローティングディフュージョンＦＤ２１が電源線Ｖｄｄの電位にリセットされる。
　光電変換読み出し部２１１では、ソースフォロワトランジスタＳＦ１－Ｔｒにより、フローティングディフュージョンＦＤ２１の電荷が電荷量（電位）に応じた電圧信号に変換され、列出力の読み出しリセット信号ＶＲＳＴとして、選択トランジスタＳＥＬ１－Ｔｒを介し出力ノードＮＤ２１から出力される。
　その後、リセットトランジスタＲＳＴ１－Ｔｒの制御信号ＲＳＴがＬレベルに切り替えられて、リセットトランジスタＲＳＴ１－Ｔｒは非導通状態となる。
　そして、信号保持部２１２においては、たとえば第１のゼロクリア期間ＰＣＬ１から引き続いて制御信号ＳＨＲがＨレベルに保持されており、第２のサンプリングトランジスタＳＨＲ１－Ｔｒが導通状態に保持されている。
　これにより、光電変換読み出し部２１１の出力ノードＮＤ２１から出力される読み出しリセット信号ＶＲＳＴは、第２の信号線ＬＳＧＮ１２を通して対応する信号保持部２１２に伝送され、第２のサンプリングトランジスタＳＨＲ１－Ｔｒを通して第２の信号保持キャパシタＣＲ２１に保持される。
　第２の信号保持キャパシタＣＲ２１に読み出しリセット信号ＶＲＳＴを保持した後、制御信号ＳＨＲがＬレベルに切り替えられて、第２のサンプリングトランジスタＳＨＲ１－Ｔｒが非導通状態となる。
　次に、第２のゼロクリア期間ＰＣＬ２となる。
　第２のゼロクリア期間ＰＣＬ２においては、図７（Ｆ）に示すように、制御信号ＣＬＰが所定期間Ｈレベルに設定され、これによりノード電位切り替え部２３のスイッチングトランジスタＣＬＰ１－Ｔｒが所定期間導通状態に保持される。これに伴い、信号保持部２１２の保持ノードＮＤ２３が基準電位ＶＳＳ（たとえば０Ｖ）に保持される。
　これと並行して、図７（Ｄ）および（Ｅ）に示すように、信号保持部２１２の第２のサンプリングトランジスタＳＨＲ１－Ｔｒの制御信号ＳＨＲがＬレベルに保持され、第１のサンプリングトランジスタＳＨＳ１－Ｔｒの制御信号ＳＨＳがＨレベルに設定され、第１のサンプリングトランジスタＳＨＳ１－Ｔｒが導通状態に保持され、第２のサンプリングトランジスタＳＨＲ１－Ｔｒは非導通状態に保持される。
　これにより、信号保持部２１２の第１の信号保持キャパシタＣＳ２１は０Ｖにクリアされる。
　そして、第１の信号保持キャパシタＣＳ２１は、クリア期間に０Ｖにクリアされ、光電変換読み出し部２１１のソースフォロワトランジスタＳＦ１－Ｔｒと接続状態にあるとき、電子は第１の信号保持キャパシタＣＳ２１により提供される。
　したがって、第１の信号保持キャパシタＣＳ２１は、ダイナミックな電流源として機能する。
　次に、第２のゼロクリア期間ＰＣＬ２に続いて、光電変換読み出し部２１１から画素信号として読み出し信号ＶＳＩＧを読み出す信号読み出し期間ＰＲＤＳとなる。
　信号読み出し期間ＰＲＤＳの所定期間が転送期間となる。
　転送期間には、各光電変換読み出し部２１１において、転送トランジスタＴＧ１－Ｔｒが、制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤ２１で光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤ２１に転送される。
　転送期間が終了すると、転送トランジスタＴＧ１－Ｔｒの制御信号ＴＧがＬレベルに切り替えられ、転送トランジスタＴＧ１－Ｔｒが非導通状態となる。
　光電変換読み出し部２１１では、ソースフォロワトランジスタＳＦ１－Ｔｒにより、フローティングディフュージョンＦＤ２１の電荷が電荷量（電位）に応じた電圧信号に変換され、列出力の読み出し信号ＶＳＩＧとして、選択トランジスタＳＥＬ１－Ｔｒを介して出力ノードＮＤ２１から出力される。
　また、保持部アレイ２４０のすべての信号保持部２１２では、次の制御が行われる。
　信号保持部２１２において、引き続き制御信号ＳＨＳがＨレベルに保持されて第１のサンプリングトランジスタＳＨＳ１－Ｔｒが導通状態に保持されるように制御される。
　これにより、光電変換読み出し部２１１の出力ノードＮＤ２１から出力される読み出し信号ＶＳＩＧは、第２の信号線ＬＳＧＮ１２を通して対応する信号保持部２１２に伝送され、第１のサンプリングトランジスタＳＨＳ１－Ｔｒを通して第１の信号保持キャパシタＣＳ２１に保持される。
　第１の信号保持キャパシタＣＳ２１に読み出し信号ＶＳＩＧを保持した後、制御信号ＳＨＳがＬレベルに切り替えられて、第１のサンプリングトランジスタＳＨＳ１－Ｔｒが非導通状態となる。
　これにより、サンプリング期間ＰＳＭＬが終了する。これに伴い、図７（Ｃ）に示すように、制御信号ＳＥＬがＬレベルに切り替えられて、選択トランジスタＳＥＬ１－Ｔｒが非導通状態となる。
　そして、バスリセット信号ＢＲＳＴがＬレベルに切り替えられ、出力部２１２４のソースフォロワトランジスタＳＦ２－Ｔｒのソース端子は０Ｖへの固定状態から解放され、定電流駆動が可能となる。
　次に、図７（Ｈ）に示すように、電源切り替え部２２により出力部２１２４のソースフォロワトランジスタＳＦ２－Ｔｒのドレイン端子が接続された電源線Ｖｄｄｐｉｘが電源線Ｖｄｄの電源電位ＶＤＤに保持される。
　そして、ソースフォロワトランジスタＳＦ２－Ｔｒをオフ状態にセットするオフ状態セット期間ＰＯＳとなる。
　オフ状態セット期間ＰＯＳにおいては、図７（Ｆ）に示すように、制御信号ＣＬＰが所定期間Ｈレベルに設定され、これによりノード電位切り替え部２３のスイッチングタＣＬＰ１－Ｔｒが所定期間導通状態に保持される。これに伴い、信号保持部２１２の保持ノードＮＤ２３が基準電位ＶＳＳ（たとえば０Ｖ）に保持され、ソースフォロワトランジスタＳＦ２－Ｔｒがオフ状態にセットされる。
　オフ状態セット期間ＰＯＳが終了すると、図７（Ｇ）に示すように、ノード電位切り替え部２３により電源線Ｖｃｌｐｐｉｘが所定電圧ＶＣＬＰレベルに切り替えられる。
　そして、光電変換読み出し部２１１において、所定期間、リセットトランジスタＲＳＴ１－Ｔｒおよび転送トランジスタＴＧ１－Ｔｒが導通状態に保持され、フローティングディフュージョンＦＤ２１およびフォトダイオードＰＤ２１がリセット（画素リセット）される。
　この状態で、第２のサンプリング部２１２３の第２の信号保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴおよび第１のサンプリング部２１２２の第１の信号保持キャパシタＣＳ２１に保持された読み出し信号ＶＳＩＧを垂直信号線ＬＳＧＮ１１に読み出す保持信号読み出し処理が行われる。
　保持信号読み出し処理が行われる保持信号読み出し期間ＰＨＲＤにおいては、電源切り替え部２２により出力部２１２４のソースフォロワトランジスタＳＦ２－Ｔｒのドレイン端子が接続された電源線Ｖｄｄｐｉｘが電源線Ｖｄｄの電源電位ＶＤＤに保持される。
　また、ノード電位切り替え部２３により電源線Ｖｃｌｐｐｉｘが所定電圧ＶＣＬＰレベルに切り替えられる。
　保持信号読み出し期間ＰＨＲＤ中の第１の初期値読み出し期間ＰＩＶＲ１に、図８（Ｃ）に示すように、制御信号ＣＬＰが所定期間Ｈレベルに設定され、これによりノード電位切り替え部２３のスイッチングトランジスタＣＬＰ１－Ｔｒが所定期間導通状態に保持される。これに伴い、信号保持部２１２の保持ノードＮＤ２３が初期値に対応する所定電圧ＶＣＬＰのレベルに保持される。
　このとき、各信号保持部２１２においては、ゲートがノードＮＤ２３に接続されたソースフォロワトランジスタＳＦ２－Ｔｒにより、ノードＮＤ２３の保持電圧（初期値）に応じて、列出力の変換信号である第１の初期値読み出し信号ＶＩＶＲとして垂直信号線ＬＳＧＮ１１に出力され、読み出し回路４０に供給される。
　次に、第１の初期値読み出し期間ＰＩＶＲ１に続く保持リセット信号読み出し期間ＰＨＲＲとなる。
　保持リセット信号読み出し期間ＰＨＲＲにおいては、図８（Ａ）に示すように、信号保持部２１２の第２のサンプリングトランジスタＳＨＲ１－Ｔｒの制御信号ＳＨＲがＨレベルに設定され、第２のサンプリングトランジスタＳＨＲ１－Ｔｒが導通状態に保持される。
　これにより、第２の信号保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴが保持ノードＮＤ２３に伝達される。
　各信号保持部２１２においては、ゲートがノードＮＤ２３に接続されたソースフォロワトランジスタＳＦ２－Ｔｒにより、ノードＮＤ２３に接続された第２の信号保持キャパシタＣＲ２１の保持電圧に応じて、列出力の変換信号である読み出しリセット信号ＶＲＳＴとして垂直信号線ＬＳＧＮ１１に出力され、読み出し回路４０に供給される。
　保持信号読み出し期間ＰＨＲＤ中の第２の初期値読み出し期間ＰＩＶＲ２となる。
　第２の初期値読み出し期間ＰＩＶＲ２においては、図８（Ｃ）に示すように、制御信号ＣＬＰが所定期間Ｈレベルに設定され、これによりノード電位切り替え部２３のスイッチングトランジスタＣＬＰ１－Ｔｒが所定期間導通状態に保持される。これに伴い、信号保持部２１２の保持ノードＮＤ２３が初期値に対応する所定電圧ＶＣＬＰのレベルに保持される。
　このとき、各信号保持部２１２においては、ゲートがノードＮＤ２３に接続されたソースフォロワトランジスタＳＦ２－Ｔｒにより、ノードＮＤ２３の保持電圧（初期値）に応じて、列出力の変換信号である第２の初期値読み出し信号ＶＩＶＳとして垂直信号線ＬＳＧＮ１１に出力され、読み出し回路４０に供給される。
　次に、第２の初期値読み出し期間ＰＩＶＲ２に続く保持読み出し信号読み出し期間ＰＨＳＲとなる。
　保持読み出し信号読み出し期間ＰＨＲＲにおいては、図８（Ｂ）に示すように、信号保持部２１２の第１のサンプリングトランジスタＳＨＳ１－Ｔｒの制御信号ＳＨＳがＨレベルに設定され、第１のサンプリングトランジスタＳＨＳ１－Ｔｒが導通状態に保持される。
　これにより、第１の信号保持キャパシタＣＳ２１に保持された読み出し信号ＶＳＩＧが保持ノードＮＤ２３に伝達される。
　各信号保持部２１２においては、ゲートがノードＮＤ２３に接続されたソースフォロワトランジスタＳＦ２－Ｔｒにより、ノードＮＤ２３に接続された第１の信号保持キャパシタＣＳ２１の保持電圧に応じて、列出力の変換信号である読み出し信号ＶＳＩＧとして垂直信号線ＬＳＧＮ１１に出力され、読み出し回路４０に供給される。
　そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、画素信号ｐｉｘｏｕｔの読み出しリセット信号ＶＲＳＴと読み出し信号ＶＳＩＧに対する増幅処理、ＡＤ変換処理が行われ、また、両信号の差分｛ＶＲＳＴ－ＶＳＩＧ｝がとられてＣＤＳ処理が行われる。
　また、保持信号読み出し期間ＰＨＲＤ後、サンプリング期間終了後と同様に、ソースフォロワトランジスタＳＦ２－Ｔｒをオフ状態にセットするオフ状態セット期間ＰＯＳとなる。
　以上説明したように、本第１の実施形態によれば、画素部２０は、複数の画素２１の光電変換読み出し部２１１が行列状に配置された画素アレイ２３０と、複数の画素２１の信号保持部２１２が行列状に配置された保持部アレイ２４０と、を含む、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
　第１の基板１１０と第２の基板１２０の積層型ＣＭＯＳイメージセンサは、第２の基板１２０に形成される信号保持部２１２に、それぞれ１つのサンプリングトランジスタ（１Ｔ）とサンプリング容量（１Ｃ）により形成される第１のサンプリング部２１２２および第２のサンプリング部２１２３を実装し、２つのサンプリング部の結合ノードである保持ノードＮＤ２３を双方向ポートとして利用することで、４個のトランジスタで差動読み出しとほぼ同等な信号振幅を実現するグローバルシャッタ機能を備えた固体撮像素子として構成されている。
　そして、本第１の実施形態によれば、２つの第１のサンプリング部２１２２および第２のサンプリング部２１２３の合流点にクランプ回路として機能するノード電位切り替え部２３とソースフォロワトランジスタＳＦ２－Ｔｒを接続し、保持ノードＮＤ２３のクランプ電圧を基準電位ＶＳＳ（たとえば０Ｖ）か所定電圧ＶＣＬＰにすることで、合流点の電圧をダイナミックに変化させ、ソースフォロワトランジスタＳＦ２－Ｔｒのドレイン電圧を基準電位ＶＳＳ（たとえば０Ｖ）か電源電位ＶＤＤにダイナミックに変化させるように構成されている。
　また、本第１の実施形態によれば、出力部２１２４のソースフォロワトランジスタＳＦ２－Ｔｒを強反転モード状態でサンプリングさせることで、ゲート容量を増加させ、帯域制限容量を増加可能に構成されている。
　したがって、本第１の実施形態の固体撮像装置１０によれば、トランジスタ数の増加を抑止しつつ、サンプリング部での信号振幅損失の発生を防止でき、しかも画素感度を高く保ちつつ、入力換算雑音を抑えることができる。
　より具体的には、従来８個必要であったトランジスタ数を、４個にまで削減でき、小型化を図ることができる。
　それまでトランジスタとして使用していたシリコン面積をＭＯＳ容量に置き換えができ、低雑音化を図ることが可能となる。
　トランジスタを追加せずにサンプリング容量をゼロクリアでき、小型化を図ることができる。
　片方のサンプリング容量を帯域制限素子として利用でき、また、寄生容量を帯域制限素子として利用でき、低雑音化を図ることができる。
　さらに、一般の４-Ｔｒ ＡＰＳ構成を画素に用いることができる、汎用性が高いという利点がある。
　また、本第１の実施形態の固体撮像装置１０によれば、構成の複雑化を防止しつつ、レイアウト上の面積効率の低下を防止することができる。
　また、本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
　したがって、本第１の実施形態において、第１の基板１１０側を、基本的に、ＮＭＯＳ系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。
（第２の実施形態）
　図９は、本発明の第２の実施形態に係る固体撮像装置の画素の構成例を示す図である。
　本第２の実施形態に係る固体撮像装置１０Ａが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
　本第２の実施形態に係る固体撮像装置１０Ａでは、ノード電位切り替え部２３ＡのスイッチングトランジスタＣＬＰ１－Ｔｒを駆動する電圧ＣＬＰ<ｎ＞を、第１の実施形態で必要なパルス駆動に加え、定電流バイアス電圧（ＶＬＮＰＩＸ）に切り替えることができるように構成されている。
　切り替えは、制御信号ＣＴＬ３に応じて選択部２３２で行われる。
　本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、トランジスタ数を増やさずに定電流読み出しが可能となる。このとき、電圧ＶＣＬＰは０ＶにしてＧＮＤ電位を供給する。 
（第３の実施形態）
　図１０は、本発明の第３の実施形態に係る固体撮像装置の画素の構成例を示す図である。
　図１１は、本第３の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部におけるクリア期間およびサンプリング期間の動作を説明するためのタイミングチャートである。
　本第３の実施形態に係る固体撮像装置１０Ｂが上述した第１および第２の実施形態に係る固体撮像装置１０，１０Ａと異なる点は、次のとおりである。
　本第３の実施形態に係る固体撮像装置１０Ｂでは、信号保持部２１２Ｂにおいて、第１のサンプリング部２１２２が入力ノードＮＤ２２と保持ノードＮＤ２３との間に接続されている。
　信号保持部２１２Ｂにおいて、保持ノードＮＤ２３に対して、第２のサンプリング部２１２３の第２のサンプリングトランジスタＳＨＲ１－Ｔｒが接続され、第１のサンプリング部２１２２の第１の信号保持キャパシタＣＳ２１が入力ノードＮＤ２２に接続され、第１の信号保持キャパシタＣＳ２１と入力ノードＮＳ２２の接続ノードＮＤ２６と保持ノードＮＤ２３との間に第１のサンプリングトランジスタＳＨＳ１－Ｔｒが接続されている。
　読み出し動作については、サンプリング期間ＰＳＭＬのリセット信号読み出し期間ＰＲＤＲにおいて、図１１（Ｅ）に示すように、第１のサンプリング部２１２２の第１のサンプリングトランジスタＳＨＳ１－Ｔｒが導通状態に保持される以外は、第１の実施形態と同様であることから、ここではその詳細を省略する。
　本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、以下の効果を得ることができる。
　読み出し信号ＶＳＩＧの第１のサンプリング部２１２２を光電変換読み出し部２１１からの読み出し経路上に配置することにより、保持ノードＮＤ２３に発生する寄生容量を最小限に抑えることが可能となる。これにより、読み出し時のサンプリング容量との電荷共有による利得低下が最小限になり、入力換算雑音を低減することができる。
　また、経路上に配置されたサンプリング容量より手前に位置する光電変換読み出し部２１１のソースフォロワトランジスタＳＦ１－Ｔｒと選択トランジスタＳＥＬ１は、このサンプリング容量によって帯域制限がかかるため雑音が低下するため、全体的なサンプリング雑音の低下を可能とする。
　さらに、Die-to-Die VIAの寄生容量もサンプリング容量に含まれるため、実効的なサンプリング容量を増加できる。
　また、第２の実施形態と同一の変更を加えることにより定電流での駆動もできる。
　以上説明した固体撮像装置１０，１０Ａ，１０Ｂは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
　図１２は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
　本電子機器３００は、図１２に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ３１０を有する。
　さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）３２０を有する。
　電子機器３００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。
　信号処理回路３３０は、ＣＭＯＳイメージセンサ３１０の出力信号に対して所定の信号処理を施す。
　信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
　上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０，１０Ａ，１０Ｂを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
　そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。

Claims (20)

  1. 　光電変換読み出し部および信号保持部を含む画素が配置された画素部と、
    　前記画素部から画素信号の読み出しを行う読み出し部と、
    　前記信号保持部の保持信号が出力される信号線と、を有し、
    　前記画素から読み出される前記画素信号は、少なくとも、
    　　前記画素から読み出される読み出し信号および読み出しリセット信号を含む画素信号であり、
    　前記画素の前記光電変換読み出し部は、少なくとも、
    　　出力ノードと、
    　　蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    　　前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    　　前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    　　前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を前記出力ノードに出力する第１のソースフォロワ素子と、
    　　リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、
    　前記信号保持部は、
    　　入力ノードと、
    　　保持ノードと、
    　　前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出し信号を保持可能な第１の信号保持キャパシタ、および前記第１の信号保持キャパシタを前記保持ノードと選択的に接続する第１のスイッチ素子を含む第１のサンプリング部と、
    　　前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出しリセット信号を保持可能な第２の信号保持キャパシタ、および前記第２の信号保持キャパシタを前記保持ノードと選択的に接続する第２のスイッチ素子を含む第２のサンプリング部と、
    　　前記第１の信号保持キャパシタに保持された信号および前記第２の信号保持キャパシタに保持された信号を、前記保持ノードの保持電圧に応じてソース端子から前記信号線に出力する第２のソースフォロワ素子を含む出力部と、を含む
    　固体撮像装置。
  2. 　前記入力ノードと前記保持ノードが接続され、
    　前記保持ノードに対して、前記第１のサンプリング部の前記第１のスイッチ素子と前記第２のサンプリング部の第２のスイッチ素子が並列に接続されている
    　請求項１記載の固体撮像装置。
  3. 　前記入力ノードと前記保持ノードとの間に前記第１のサンプリング部が接続され、
    　前記保持ノードに対して、前記第２のサンプリング部の前記第２のスイッチ素子が接続され、
    　前記第１のサンプリング部の前記第１の信号保持キャパシタが前記入力ノードに接続され、前記第１の信号保持キャパシタと前記入力ノードの接続ノードと前記保持ノードとの間に前記第１のスイッチ素子が接続されている
    　請求項１記載の固体撮像装置。
  4. 　前記信号保持部の前記第２のソースフォロワ素子のドレイン側を、電源電位または基準電位に選択的に接続可能な電源切り替え部と、
    　前記信号保持部の前記保持ノードを、所定の電圧レベルまたは基準電位に選択的に設定可能なノード電位切り替え部と、を含む
    　請求項１記載の固体撮像装置。
  5. 　前記読み出し部は、
    　　前記信号保持部の前記第１のサンプリング部の前記第１の信号保持キャパシタおよび前記第２のサンプリング部の前記第２の信号保持キャパシタの少なくとも一方をクリアする場合、
    　　前記電源切り替え部により、前記第２のソースフォロワ素子のドレイン側を基準電位に接続し、
    　　前記ノード電位切り替え部により、前記保持ノードを基準電位に設定し、
    　　前記信号保持部の前記第１のサンプリング部の第１のスイッチ素子および前記第２のサンプリング部の第２のスイッチ素子の少なくとも一方を導通状態に保持する
    　請求項４記載の固体撮像装置。
  6. 　前記信号保持部が、
    　　前記入力ノードと前記保持ノードが接続され、
    　　前記保持ノードに対して、前記第１のサンプリング部の前記第１のスイッチ素子と前記第２のサンプリング部の第２のスイッチ素子が並列に接続されている場合、
    　前記読み出し部は、
    　　前記画素の画素信号を読み出すサンプリング期間には、
    　　前記電源切り替え部により、前記第２のソースフォロワ素子のドレイン側を基準電位に接続し、
    　　前記サンプリング期間中の第１のクリア期間に、
    　　　前記ノード電位切り替え部により、前記保持ノードを基準電位に設定するとともに、
    　　　前記信号保持部の前記第１のサンプリング部の第１のスイッチ素子および前記第２のサンプリング部の第２のスイッチ素子を導通状態に保持して、前記信号保持部の前記第１のサンプリング部の前記第１の信号保持キャパシタおよび前記第２のサンプリング部の前記第２の信号保持キャパシタをクリアし、
    　　前記第１のクリア期間に続く、前記画素から画素信号として読み出しリセット信号を読み出すリセット信号読み出し期間に、
    　　　前記第２のサンプリング部の前記第２のスイッチ素子を所定期間導通させて、当該読み出しリセット信号を前記第２の信号保持キャパシタに保持させ、
    　　前記リセット信号読み出し期間に続く第２のクリア期間に、
    　　　前記ノード電位切り替え部により、前記保持ノードを基準電位に設定するとともに、
    　　　前記信号保持部の前記第１のサンプリング部の第１のスイッチ素子を導通状態に保持して、前記信号保持部の前記第１のサンプリング部の前記第１の信号保持キャパシタをクリアし、
    　　前記第２のクリア期間に続く、前記画素から画素信号として読み出し信号を読み出す信号読み出し期間に、
    　　　前記第１のサンプリング部の前記第１のスイッチ素子を所定期間導通させて、当該読み出し信号を前記第１の信号保持キャパシタに保持させる
    　請求項４記載の固体撮像装置。
  7. 　前記信号保持部が、
    　　前記入力ノードと前記保持ノードとの間に前記第１のサンプリング部が接続され、
    　　前記保持ノードに対して、前記第２のサンプリング部の前記第２のスイッチ素子が接続され、
    　　前記第１のサンプリング部の前記第１の信号保持キャパシタが前記入力ノードに接続され、前記第１の信号保持キャパシタと前記入力ノードの接続ノードと前記保持ノードとの間に前記第１のスイッチ素子が接続されている場合、
    　前記読み出し部は、
    　　前記画素の画素信号を読み出すサンプリング期間には、
    　　前記電源切り替え部により、前記第２のソースフォロワ素子のドレイン側を基準電位に接続し、
    　　前記サンプリング期間中の第１のクリア期間に、
    　　　前記ノード電位切り替え部により、前記保持ノードを基準電位に設定するとともに、
    　　　前記信号保持部の前記第１のサンプリング部の第１のスイッチ素子および前記第２のサンプリング部の第２のスイッチ素子を導通状態に保持して、前記信号保持部の前記第１のサンプリング部の前記第１の信号保持キャパシタおよび前記第２のサンプリング部の前記第２の信号保持キャパシタをクリアし、
    　　前記第１のクリア期間に続く、前記画素から画素信号として読み出しリセット信号を読み出すリセット信号読み出し期間に、
    　　前記第１のサンプリング部の第１のスイッチ素子を導通状態に保持した状態で、
    　　前記第２のサンプリング部の前記第２のスイッチ素子を所定期間導通させて、当該読み出しリセット信号を前記第２の信号保持キャパシタに保持させ、
    　　前記リセット信号読み出し期間に続く第２のクリア期間に、
    　　前記第２のサンプリング部の第２のスイッチ素子を非導通状態に保持した状態で、
    　　　前記ノード電位切り替え部により、前記保持ノードを基準電位に設定するとともに、
    　　　前記信号保持部の前記第１のサンプリング部の第１のスイッチ素子を導通状態に保持して、前記信号保持部の前記第１のサンプリング部の前記第１の信号保持キャパシタをクリアし、
    　　前記第２のクリア期間に続く、前記画素から画素信号として読み出し信号を読み出す信号読み出し期間に、
    　　　前記第１のサンプリング部の前記第１のスイッチ素子を所定期間導通させて、当該読み出し信号を前記第１の信号保持キャパシタに保持させる
    　請求項４記載の固体撮像装置。
  8. 　前記サンプリング期間に、前記信号保持部の前記第２のソースフォロワ素子のソース端子側を基準電位レベルに設定するバスリセット部を含む
    　請求項６記載の固体撮像装置。
  9. 　前記サンプリング期間に、前記信号保持部の前記第２のソースフォロワ素子のソース端子側を基準電位レベルに設定するバスリセット部を含む
    　請求項７記載の固体撮像装置。
  10. 　前記読み出し部は、
    　　前記第２のサンプリング部の前記第２の信号保持キャパシタに保持された読み出しリセット信号および前記第１のサンプリング部の前記第１の信号保持キャパシタに保持された読み出し信号を前記信号線に読み出す保持信号読み出し処理を行う場合、
    　　保持信号読み出し期間に、
    　　　前記電源切り替え部により、前記第２のソースフォロワ素子のドレイン側を電源電位に接続し、
    　　前記保持信号読み出し期間中の第１の初期値読み出し期間に、
    　　　前記ノード電位切り替え部により、前記保持ノードを所定期間、初期値に対応する所定電位に設定して、前記出力部の前記第２のソースフォロワ素子により当該所定電位に対応する変換信号を前記信号線に読み出し、
    　　前記第１の初期値読み出し期間に続く保持リセット信号読み出し期間に、
    　　　前記第２のサンプリング部の前記第２のスイッチ素子を所定期間導通させて、前記出力部の前記第２のソースフォロワ素子により前記第２の信号保持キャパシタの保持リセット信号に対応する変換信号を前記信号線に読み出し、
    　　保持リセット信号読み出し期間に続く第２の初期値読み出し期間に、
    　　　前記ノード電位切り替え部により、前記保持ノードを所定期間、初期値に対応する所定電位に設定して、前記出力部の前記第２のソースフォロワ素子により当該所定電位に対応する変換信号を前記信号線に読み出し、
    　　前記第２の初期値読み出し期間に続く保持読み出し信号読み出し期間に、
    　　　前記第１のサンプリング部の前記第１のスイッチ素子を所定期間導通させて、前記出力部の前記第２のソースフォロワ素子により前記第１の信号保持キャパシタの保持信号に対応する変換信号を前記信号線に読み出す
    　請求項６記載の固体撮像装置。
  11. 　前記読み出し部は、
    　　前記第２のサンプリング部の前記第２の信号保持キャパシタに保持された読み出しリセット信号および前記第１のサンプリング部の前記第１の信号保持キャパシタに保持された読み出し信号を前記信号線に読み出す保持信号読み出し処理を行う場合、
    　　保持信号読み出し期間に、
    　　　前記電源切り替え部により、前記第２のソースフォロワ素子のドレイン側を電源電位に接続し、
    　　前記保持信号読み出し期間中の第１の初期値読み出し期間に、
    　　　前記ノード電位切り替え部により、前記保持ノードを所定期間、初期値に対応する所定電位に設定して、前記出力部の前記第２のソースフォロワ素子により当該所定電位に対応する変換信号を前記信号線に読み出し、
    　　前記第１の初期値読み出し期間に続く保持リセット信号読み出し期間に、
    　　　前記第２のサンプリング部の前記第２のスイッチ素子を所定期間導通させて、前記出力部の前記第２のソースフォロワ素子により前記第２の信号保持キャパシタの保持リセット信号に対応する変換信号を前記信号線に読み出し、
    　　保持リセット信号読み出し期間に続く第２の初期値読み出し期間に、
    　　　前記ノード電位切り替え部により、前記保持ノードを所定期間、初期値に対応する所定電位に設定して、前記出力部の前記第２のソースフォロワ素子により当該所定電位に対応する変換信号を前記信号線に読み出し、
    　　前記第２の初期値読み出し期間に続く保持読み出し信号読み出し期間に、
    　　　前記第１のサンプリング部の前記第１のスイッチ素子を所定期間導通させて、前記出力部の前記第２のソースフォロワ素子により前記第１の信号保持キャパシタの保持信号に対応する変換信号を前記信号線に読み出す
    　請求項７記載の固体撮像装置。
  12. 　前記ノード電位切り替え部は、
    　　所定の電圧レベルまたは基準電位を選択可能な選択部と、
    　　前記選択部の出力と前記信号保持部の前記保持ノードとを選択的に接続可能なスイッチングトランジスタと、を含み、
    　前記スイッチングトランジスタは、
    　　スイッチ素子としての機能と電流源としての機能を併せ持つ
    　請求項４記載の固体撮像装置。
  13. 　前記読み出し部は、
    　　少なくとも前記サンプリング期間が終了し、前記保持信号読み出し処理を行う前に、前記出力部の前記第２のソースフォロワ素子をオフ状態にセットする処理を行う
    　請求項５記載の固体撮像装置。
  14. 　前記読み出し部は、
    　　前記サンプリング期間が終了し、前記保持信号読み出し処理を行う前に、前記第２のソースフォロワ素子のドレイン側を電源電位に設定した状態で、前記ノード電位切り替え部により前記保持ノードを所定期間基準電位に設定して、前記出力部の前記第２のソースフォロワ素子をオフ状態にセットする
    　請求項１３記載の固体撮像装置。
  15. 　第１の基板と、
    　第２の基板と、を含み、
    　前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
    　前記第１の基板には、
    　　少なくとも、前記画素の前記光電変換読み出し部の少なくとも一部が形成され、
    　前記第２の基板には、
    　　少なくとも、前記信号保持部、前記信号線、および前記読み出し部の少なくとも一部が形成されている
    　請求項１記載の固体撮像装置。
  16. 　光電変換読み出し部および信号保持部を含む画素が配置された画素部と、
    　前記画素部から画素信号の読み出しを行う読み出し部と、
    　前記信号保持部の保持信号が出力される信号線と、を有し、
    　前記画素から読み出される前記画素信号は、少なくとも、
    　　前記画素から読み出される読み出し信号および読み出しリセット信号を含む画素信号であり、
    　前記画素の前記光電変換読み出し部は、少なくとも、
    　　出力ノードと、
    　　蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    　　前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    　　前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    　　前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を前記出力ノードに出力する第１のソースフォロワ素子と、
    　　リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、
    　前記信号保持部は、
    　　入力ノードと、
    　　保持ノードと、
    　　前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出し信号を保持可能な第１の信号保持キャパシタ、および前記第１の信号保持キャパシタを前記保持ノードと選択的に接続する第１のスイッチ素子を含む第１のサンプリング部と、
    　　前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出しリセット信号を保持可能な第２の信号保持キャパシタ、および前記第２の信号保持キャパシタを前記保持ノードと選択的に接続する第２のスイッチ素子を含む第２のサンプリング部と、
    　　前記第１の信号保持キャパシタに保持された信号および前記第２の信号保持キャパシタに保持された信号を、前記保持ノードの保持電圧に応じてソース端子から前記信号線に出力する第２のソースフォロワ素子を含む出力部と、を含み、
    　前記信号保持部の前記第２のソースフォロワ素子のドレイン側を、電源電位または基準電位に選択的に接続可能な電源切り替え部と、
    　前記信号保持部の前記保持ノードを、所定の電圧レベルまたは基準電位に選択的に設定可能なノード電位切り替え部と、を含む
    　固体撮像装置の駆動方法であって、
    　前記信号保持部が、
    　　前記入力ノードと前記保持ノードが接続され、
    　　前記保持ノードに対して、前記第１のサンプリング部の前記第１のスイッチ素子と前記第２のサンプリング部の第２のスイッチ素子が並列に接続されている場合、
    　　前記画素の画素信号を読み出すサンプリング期間には、
    　　前記電源切り替え部により、前記第２のソースフォロワ素子のドレイン側を基準電位に接続し、
    　　前記サンプリング期間中の第１のクリア期間に、
    　　　前記ノード電位切り替え部により、前記保持ノードを基準電位に設定するとともに、
    　　　前記信号保持部の前記第１のサンプリング部の第１のスイッチ素子および前記第２のサンプリング部の第２のスイッチ素子を導通状態に保持して、前記信号保持部の前記第１のサンプリング部の前記第１の信号保持キャパシタおよび前記第２のサンプリング部の前記第２の信号保持キャパシタをクリアし、
    　　前記第１のクリア期間に続く、前記画素から画素信号として読み出しリセット信号を読み出すリセット信号読み出し期間に、
    　　　前記第２のサンプリング部の前記第２のスイッチ素子を所定期間導通させて、当該読み出しリセット信号を前記第２の信号保持キャパシタに保持させ、
    　　前記リセット信号読み出し期間に続く第２のクリア期間に、
    　　　前記ノード電位切り替え部により、前記保持ノードを基準電位に設定するとともに、
    　　　前記信号保持部の前記第１のサンプリング部の第１のスイッチ素子を導通状態に保持して、前記信号保持部の前記第１のサンプリング部の前記第１の信号保持キャパシタをクリアし、
    　　前記第２のクリア期間に続く、前記画素から画素信号として読み出し信号を読み出す信号読み出し期間に、
    　　　前記第１のサンプリング部の前記第１のスイッチ素子を所定期間導通させて、当該読み出し信号を前記第１の信号保持キャパシタに保持させる
    　固体撮像装置の駆動方法。
  17. 　光電変換読み出し部および信号保持部を含む画素が配置された画素部と、
    　前記画素部から画素信号の読み出しを行う読み出し部と、
    　前記信号保持部の保持信号が出力される信号線と、を有し、
    　前記画素から読み出される前記画素信号は、少なくとも、
    　　前記画素から読み出される読み出し信号および読み出しリセット信号を含む画素信号であり、
    　前記画素の前記光電変換読み出し部は、少なくとも、
    　　出力ノードと、
    　　蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    　　前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    　　前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    　　前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を前記出力ノードに出力する第１のソースフォロワ素子と、
    　　リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、
    　前記信号保持部は、
    　　入力ノードと、
    　　保持ノードと、
    　　前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出し信号を保持可能な第１の信号保持キャパシタ、および前記第１の信号保持キャパシタを前記保持ノードと選択的に接続する第１のスイッチ素子を含む第１のサンプリング部と、
    　　前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出しリセット信号を保持可能な第２の信号保持キャパシタ、および前記第２の信号保持キャパシタを前記保持ノードと選択的に接続する第２のスイッチ素子を含む第２のサンプリング部と、
    　　前記第１の信号保持キャパシタに保持された信号および前記第２の信号保持キャパシタに保持された信号を、前記保持ノードの保持電圧に応じてソース端子から前記信号線に出力する第２のソースフォロワ素子を含む出力部と、を含み、
    　前記信号保持部の前記第２のソースフォロワ素子のドレイン側を、電源電位または基準電位に選択的に接続可能な電源切り替え部と、
    　前記信号保持部の前記保持ノードを、所定の電圧レベルまたは基準電位に選択的に設定可能なノード電位切り替え部と、を含む
    　固体撮像装置の駆動方法であって、
    　前記信号保持部が、
    　　前記入力ノードと前記保持ノードとの間に前記第１のサンプリング部が接続され、
    　　前記保持ノードに対して、前記第２のサンプリング部の前記第２のスイッチ素子が接続され、
    　　前記第１のサンプリング部の前記第１の信号保持キャパシタが前記入力ノードに接続され、前記第１の信号保持キャパシタと前記入力ノードの接続ノードと前記保持ノードとの間に前記第１のスイッチ素子が接続されている場合、
    　　前記画素の画素信号を読み出すサンプリング期間には、
    　　前記電源切り替え部により、前記第２のソースフォロワ素子のドレイン側を基準電位に接続し、
    　　前記サンプリング期間中の第１のクリア期間に、
    　　　前記ノード電位切り替え部により、前記保持ノードを基準電位に設定するとともに、
    　　　前記信号保持部の前記第１のサンプリング部の第１のスイッチ素子および前記第２のサンプリング部の第２のスイッチ素子を導通状態に保持して、前記信号保持部の前記第１のサンプリング部の前記第１の信号保持キャパシタおよび前記第２のサンプリング部の前記第２の信号保持キャパシタをクリアし、
    　　前記第１のクリア期間に続く、前記画素から画素信号として読み出しリセット信号を読み出すリセット信号読み出し期間に、
    　　前記第１のサンプリング部の第１のスイッチ素子を導通状態に保持した状態で、
    　　前記第２のサンプリング部の前記第２のスイッチ素子を所定期間導通させて、当該読み出しリセット信号を前記第２の信号保持キャパシタに保持させ、
    　　前記リセット信号読み出し期間に続く第２のクリア期間に、
    　　前記第２のサンプリング部の第２のスイッチ素子を非導通状態に保持した状態で、
    　　　前記ノード電位切り替え部により、前記保持ノードを基準電位に設定するとともに、
    　　　前記信号保持部の前記第１のサンプリング部の第１のスイッチ素子を導通状態に保持して、前記信号保持部の前記第１のサンプリング部の前記第１の信号保持キャパシタをクリアし、
    　　前記第２のクリア期間に続く、前記画素から画素信号として読み出し信号を読み出す信号読み出し期間に、
    　　　前記第１のサンプリング部の前記第１のスイッチ素子を所定期間導通させて、当該読み出し信号を前記第１の信号保持キャパシタに保持させる
    　固体撮像装置の駆動方法。
  18. 　前記第２のサンプリング部の前記第２の信号保持キャパシタに保持された読み出しリセット信号および前記第１のサンプリング部の前記第１の信号保持キャパシタに保持された読み出し信号を前記信号線に読み出す保持信号読み出し処理を行う場合、
    　保持信号読み出し期間に、
    　　前記電源切り替え部により、前記第２のソースフォロワ素子のドレイン側を電源電位に接続し、
    　前記保持信号読み出し期間中の第１の初期値読み出し期間に、
    　　前記ノード電位切り替え部により、前記保持ノードを所定期間、初期値に対応する所定電位に設定して、前記出力部の前記第２のソースフォロワ素子により当該所定電位に対応する変換信号を前記信号線に読み出し、
    　前記第１の初期値読み出し期間に続く保持リセット信号読み出し期間に、
    　　前記第２のサンプリング部の前記第２のスイッチ素子を所定期間導通させて、前記出力部の前記第２のソースフォロワ素子により前記第２の信号保持キャパシタの保持リセット信号に対応する変換信号を前記信号線に読み出し、
    　保持リセット信号読み出し期間に続く第２の初期値読み出し期間に、
    　　前記ノード電位切り替え部により、前記保持ノードを所定期間、初期値に対応する所定電位に設定して、前記出力部の前記第２のソースフォロワ素子により当該所定電位に対応する変換信号を前記信号線に読み出し、
    　前記第２の初期値読み出し期間に続く保持読み出し信号読み出し期間に、
    　　前記第１のサンプリング部の前記第１のスイッチ素子を所定期間導通させて、前記出力部の前記第２のソースフォロワ素子により前記第１の信号保持キャパシタの保持信号に対応する変換信号を前記信号線に読み出す
    　請求項１６記載の固体撮像装置の駆動方法。
  19. 　前記第２のサンプリング部の前記第２の信号保持キャパシタに保持された読み出しリセット信号および前記第１のサンプリング部の前記第１の信号保持キャパシタに保持された読み出し信号を前記信号線に読み出す保持信号読み出し処理を行う場合、
    　保持信号読み出し期間に、
    　　前記電源切り替え部により、前記第２のソースフォロワ素子のドレイン側を電源電位に接続し、
    　前記保持信号読み出し期間中の第１の初期値読み出し期間に、
    　　前記ノード電位切り替え部により、前記保持ノードを所定期間、初期値に対応する所定電位に設定して、前記出力部の前記第２のソースフォロワ素子により当該所定電位に対応する変換信号を前記信号線に読み出し、
    　前記第１の初期値読み出し期間に続く保持リセット信号読み出し期間に、
    　　前記第２のサンプリング部の前記第２のスイッチ素子を所定期間導通させて、前記出力部の前記第２のソースフォロワ素子により前記第２の信号保持キャパシタの保持リセット信号に対応する変換信号を前記信号線に読み出し、
    　保持リセット信号読み出し期間に続く第２の初期値読み出し期間に、
    　　前記ノード電位切り替え部により、前記保持ノードを所定期間、初期値に対応する所定電位に設定して、前記出力部の前記第２のソースフォロワ素子により当該所定電位に対応する変換信号を前記信号線に読み出し、
    　前記第２の初期値読み出し期間に続く保持読み出し信号読み出し期間に、
    　　前記第１のサンプリング部の前記第１のスイッチ素子を所定期間導通させて、前記出力部の前記第２のソースフォロワ素子により前記第１の信号保持キャパシタの保持信号に対応する変換信号を前記信号線に読み出す
    　請求項１７記載の固体撮像装置の駆動方法。
  20. 　固体撮像装置と、
    　前記固体撮像装置に被写体像を結像する光学系と、を有し、
    　前記固体撮像装置は、
    　　光電変換読み出し部および信号保持部を含む画素が配置された画素部と、
    　　前記画素部から画素信号の読み出しを行う読み出し部と、
    　　前記信号保持部の保持信号が出力される信号線と、を有し、
    　　前記画素から読み出される前記画素信号は、少なくとも、
    　　　前記画素から読み出される読み出し信号および読み出しリセット信号を含む画素信号であり、
    　　前記画素の前記光電変換読み出し部は、少なくとも、
    　　　出力ノードと、
    　　　蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    　　　前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    　　　前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    　　　前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を前記出力ノードに出力する第１のソースフォロワ素子と、
    　　　リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、
    　　前記信号保持部は、
    　　　入力ノードと、
    　　　保持ノードと、
    　　　前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出し信号を保持可能な第１の信号保持キャパシタ、および前記第１の信号保持キャパシタを前記保持ノードと選択的に接続する第１のスイッチ素子を含む第１のサンプリング部と、
    　　　前記画素の前記光電変換読み出し部の出力ノードから出力され、前記入力ノードに入力される読み出しリセット信号を保持可能な第２の信号保持キャパシタ、および前記第２の信号保持キャパシタを前記保持ノードと選択的に接続する第２のスイッチ素子を含む第２のサンプリング部と、
    　　　前記第１の信号保持キャパシタに保持された信号および前記第２の信号保持キャパシタに保持された信号を、前記保持ノードの保持電圧に応じてソース端子から前記信号線に出力する第２のソースフォロワ素子を含む出力部と、を含む
    　電子機器。
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