CN113271419B - 低pls全局快门像素结构及其驱动时序控制方法 - Google Patents

低pls全局快门像素结构及其驱动时序控制方法 Download PDF

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Abstract

本发明公开了一种低PLS全局快门像素结构及其驱动时序控制方法，通过结构上的改进配合相应的驱动时序控制方案，可以在读出过程中消除曝光时的寄生电子，可有效提升全局像素快门效率。相比于传统全局快门像素结构，本发明可有效抑制像素PLS效应，且像素结构与工作时序简单，兼顾较大的填充因子与非一致性噪声抑制。

Description

低PLS全局快门像素结构及其驱动时序控制方法
技术领域
本发明涉及集成电路领域，尤其涉及一种低PLS全局快门像素结构及其驱动时序控制方法。
背景技术
全局快门CMOS图像传感器由于其低图像失真的特点，被广泛应用于高速机器视觉、工业测量、航空航天、军事应用等领域。
对于全局快门像素而言，PLS(Parasitic Light Sensitivity，寄生光灵敏度)是衡量成像一致性的重要指标。PLS定义为在信号读出时间内存储节点上信号变化的灵敏度，对于一定阵列规模的CIS，整体像素的读出需要一定的时间，面阵规模越大，读出的时间相应也就越多，因此第一个像素的读出和最后一个像素的读出就存在时间差，在这段时间差内，存储节点受到的存储节点漏电以及寄生光污染(光照产生的光生信号被吸引至存储节点)均对存储节点的信号造成干扰，对成像的一致性造成影响，在全局快门像素设计中，减小PLS可以有效改善成像质量。
在传统的电荷域5T、6T全局快门像素中，存储节点FD、SDPLS较高，对于电压域7T、8T全局快门像素，虽然PLS效应得到一定抑制，但由于引入电容节点，像素填充因子较小，且工作时序复杂，设计难度高。
发明内容
本发明的目的是提供一种低PLS全局快门像素结构及其驱动时序控制方法，可以有效抑制像素PLS效应，且像素结构与工作时序简单，兼顾较大的填充因子与非一致性噪声抑制。
本发明的目的是通过以下技术方案实现的：
一种低PLS全局快门像素结构，其特征在于，包括：七个NMOS管、一个光电二极管PD、以及三个存储节点；其中：
第一NMOS管为复位开关管，其栅极接复位信号RST，漏极接VDD，源极接第三存储节点FD；
第二NMOS管栅极接第三存储节点FD，漏极接VDD，源极与第三NMOS管的漏极连接；
第三NMOS管的栅极与行选控制信号SEL连接，源极与列级总线连接；
第四NMOS管的栅极接控制信号TX3，漏极接第三存储节点FD，源极接第二存储节点SD2；
第五NMOS管的漏极接VDD，栅极接控制信号GS，源极接光电二极管PD的N型区；
第六NMOS管的栅极接控制信号TX1，源极接光电二极管PD的N型区，漏极接第一存储节点SD1；
第七NMOS管的栅极接控制信号TX2，漏极接第三存储节点FD，源极接第一存储节点SD1；
控制信号TX1、TX2、TX3、GS各自用于控制相应NMOS管子沟道的开启。
一种低PLS全局快门像素结构的驱动时序控制方法，该方法用于前述的一种低PLS全局快门像素结构的驱动时序控制，包括：
复位阶段，复位信号RST、以及控制信号TX1与TX2开启，对第一存储节点SD1与第二存储节点SD2进行复位；
复位完成后，控制信号TX1与TX2关断，控制信号GS开启，对光电二极管PD进行复位；
控制信号GS关断后，进入曝光阶段，在控制信号TX1开启后，曝光结束；
读出过程中，行选控制信号SEL开启，选中读出像素行，首先复位信号RST开启，对第三存储节点FD进行复位，复位信号RST关断后采样复位信号，记为Vrst1；
之后，控制信号TX2开启，此时第一存储节点SD1中的光信号转移至第三存储节点FD，控制信号TX2关断后，采样光信号，记为Vsig1；
复位信号RST开启，再次对第三存储节点FD进行复位，复位信号RST关断后，再次采样复位信号，记为Vrst2；
最后，控制信号TX3开启，将第二存储节点SD2中寄生电子信号转移至第三存储节点FD，控制信号TX3关断后，采样寄生信号，记为Vsig2。
由上述本发明提供的技术方案可以看出，通过结构上的改进配合相应的驱动时序控制方案，可以在读出过程中消除曝光时的寄生电子，可有效提升全局像素快门效率。相比于传统全局快门像素结构，本发明可有效抑制像素PLS效应，且像素结构与工作时序简单，兼顾较大的填充因子与非一致性噪声抑制。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的一种低PLS全局快门像素结构的示意图；
图2为本发明实施例提供的像素结构的工作时序图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种低PLS全局快门像素结构，如图1所示，其主要包括：七个NMOS管、一个光电二极管PD、以及三个存储节点；其中：
第一NMOS管为复位开关管，其栅极接复位信号RST，漏极接VDD，源极接第三存储节点FD；
第二NMOS管(图中的SF)栅极接第三存储节点FD，漏极接VDD，源极与第三NMOS管的漏极连接；
第三NMOS管的栅极与行选控制信号SEL连接，源极与列级总线连接；
第四NMOS管的栅极接控制信号TX3，漏极接第三存储节点FD，源极接第二存储节点SD2；
第五NMOS管的漏极接VDD，栅极接控制信号GS，源极接光电二极管PD的N型区；
第六NMOS管的栅极接控制信号TX1，源极接光电二极管PD的N型区，漏极接第一存储节点SD1；
第七NMOS管的栅极接控制信号TX2，漏极接第三存储节点FD，源极接第一存储节点SD1。
本发明实施例中，TX1、TX2、TX3以及GS均为控制信号，用于控制相应NMOS管子沟道的开启；GS为全局快门，用于PD的全局复位；TX1用于PD与电荷转移；TX2、TX3分别用于存储节点SD1和SD2的复位与电荷转移。
本发明实施例中，第一存储节点SD1与第二存储节点SD2的工艺条件以及尺寸形状采用相同设计；在全局快门像素阵列读出过程中，通过第一存储节点SD1中存储的光信号减去第二存储节点SD2中的寄生光信号，从而抑制PLS。
本发明另一实施例还提供一种低PLS全局快门像素结构的驱动时序控制方法，该方法主要用于图1所示像素结构的驱动时序控制，图2为相应工作时序，主要包括：
复位阶段，复位信号RST、以及控制信号TX1与TX2开启，对第一存储节点SD1与第二存储节点SD2进行复位；
复位完成后，控制信号TX1与TX2关断，控制信号GS开启，对光电二极管PD进行复位；
控制信号GS关断后，进入曝光阶段，在控制信号TX1开启后，曝光结束；
读出过程中，行选控制信号SEL开启，选中读出像素行，首先复位信号RST开启，对第三存储节点FD进行复位，复位信号RST关断后采样复位信号，记为Vrst1；
之后，控制信号TX2开启，此时第一存储节点SD1中的光信号转移至第三存储节点FD，控制信号TX2关断后，采样光信号，记为Vsig1；
复位信号RST开启，再次对第三存储节点FD进行复位，复位信号RST关断后，再次采样复位信号，记为Vrst2；
最后，控制信号TX3开启，将第二存储节点SD2中寄生电子信号转移至第三存储节点FD，控制信号TX3关断后，采样寄生信号，记为Vsig2。
本发明实施例中，像素结构针对传统6T全局快门像素结构进行了改进，例如，调整了局部结构，增加了存储节点与开关管(第二存储节点SD2、第四MOS管)。由于第一存储节点SD1与第二存储节点SD2工艺条件、尺寸形状采用相同设计，因此在全局快门像素阵列读出过程中，第一存储节点SD1与第二存储节点SD2中的由于漏电与寄生光污染引起的寄生电信号较为接近，通过用第一存储节点SD1中最终存储的光信号减去第二存储节点SD2中的寄生光信号，可使像素PLS得到有效抑制。最终输出信号的计算公式为：Vout＝Vsig1-Vrst1-(Vsig2-Vrst2)。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (2)

1.一种低PLS全局快门像素结构的驱动时序控制方法，其特征在于，像素结构包括：七个NMOS管、一个光电二极管PD、以及三个存储节点；其中：
第一NMOS管为复位开关管，其栅极接复位信号RST，漏极接VDD，源极接第三存储节点FD；
第二NMOS管栅极接第三存储节点FD，漏极接VDD，源极与第三NMOS管的漏极连接；
第三NMOS管的栅极与行选控制信号SEL连接，源极与列级总线连接；
第四NMOS管的栅极接控制信号TX3，漏极接第三存储节点FD，源极接第二存储节点SD2；
第五NMOS管的漏极接VDD，栅极接控制信号GS，源极接光电二极管PD的N型区；
第六NMOS管的栅极接控制信号TX1，源极接光电二极管PD的N型区，漏极接第一存储节点SD1；
第七NMOS管的栅极接控制信号TX2，漏极接第三存储节点FD，源极接第一存储节点SD1；
控制信号TX1、TX2、TX3、GS各自用于控制相应NMOS管子沟道的开启；
驱动时序控制过程包括：
复位阶段，复位信号RST、以及控制信号TX1与TX2开启，对第一存储节点SD1与第二存储节点SD2进行复位；
复位完成后，控制信号TX1与TX2关断，控制信号GS开启，对光电二极管PD进行复位；
控制信号GS关断后，进入曝光阶段，在控制信号TX1开启后，曝光结束；
读出过程中，行选控制信号SEL开启，选中读出像素行，首先复位信号RST开启，对第三存储节点FD进行复位，复位信号RST关断后采样复位信号，记为Vrst1；
之后，控制信号TX2开启，此时第一存储节点SD1中的光信号转移至第三存储节点FD，控制信号TX2关断后，采样光信号，记为Vsig1；
复位信号RST开启，再次对第三存储节点FD进行复位，复位信号RST关断后，再次采样复位信号，记为Vrst2；
最后，控制信号TX3开启，将第二存储节点SD2中寄生电子信号转移至第三存储节点FD，控制信号TX3关断后，采样寄生信号，记为Vsig2；
最终输出信号的计算公式为：
Vout＝Vsig1-Vrst1-(Vsig2-Vrst2)。
2.根据权利要求1所述的一种低PLS全局快门像素结构，其特征在于，第一存储节点SD1与第二存储节点SD2的工艺条件以及尺寸形状采用相同设计；在全局快门像素阵列读出过程中，通过第一存储节点SD1中存储的光信号减去第二存储节点SD2中的寄生光信号，从而抑制寄生光灵敏度。
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