CN107592478B - 一种三维堆叠图像传感器芯片结构 - Google Patents

Abstract

本发明公开了一种三维堆叠图像传感器芯片结构，包括光电二极管、控制电路及外围读出电路；控制电路包括连接至光电二极管的传输管、复位管、源跟随管、行选通管，外围读出电路包括连接至行选通管的可编程增益放大器、模拟数字转换器，模拟数字转换器包括连接至可编程增益放大器的比较器、反相器以及计数器，反相器包括分别连接至比较器、计数器的PMOS管和NMOS管；光电二极管、传输管、可编程增益放大器、比较器、PMOS管设于顶部芯片上，复位管、源跟随管、行选通管、NMOS管、计数器设于底部芯片上，顶部芯片、底部芯片使用三维堆叠方式连接在一起；可避免数字电路部分产生的噪声对模拟电路部分的影响，并可节约制造成本，缩小芯片尺寸。

Description

一种三维堆叠图像传感器芯片结构

技术领域

本发明涉及图像传感器技术领域，更具体地，涉及一种三维堆叠图像传感器芯片结构。

背景技术

随着CIS(CMOS图像传感器)芯片朝着高分辨率、高性能方向发展，3D stack(三维堆叠)技术越来越多地用到CIS的设计与制造中。通过三维堆叠技术将Pixel(像元)中的器件分开放到上下堆叠的两块芯片中，缩小了单个Pixel的面积，同时可以实现对Pixel中不同器件的分别调整工艺，有利于提升CIS芯片的性能。

现在的图像传感器芯片中通常使用PGA(可编程增益放大器)+ADC(模拟数字转换器)结构作为Pixel输出的电压信号的读出电路。为实现高帧率，PGA+ADC结构的读出电路通常使用列级结构，即每列Pixel对应一列读出电路。常用的列级ADC结构为积分型ADC结构，列级中主要由一个Comparator(比较器)和一个COUNTER(计数器)组成。

请参阅图1，图1是一种传统的三维堆叠CIS芯片结构示意图。如图1所示，传统的三维堆叠CIS芯片结构将位于像元阵列区域(Pixel Array区域)的像元(图示线框11代表像元阵列中一个像元One pixel所占的区域)中的光电二极管PD和传输管M1制造在一块顶部芯片Top chip上，将像元中的复位管M2、源跟随管M3、行选通管M4和其它外围读出电路制造在另一块底部芯片Bottom chip上，两块芯片使用三维堆叠技术连接在一起。

在上述传统的三维堆叠CIS芯片结构中，像元输出电压的读出电路，如可编程增益放大器PGA、模拟数字转换器ADC，以及数字控制和数据处理电路Digital等都集成在底部芯片中。由于通常读出电路中可编程增益放大器PGA和模拟数字转换器ADC中的比较器Comparator电路需要使用较高压的工艺器件，而模拟数字转换器ADC中的计数器COUNTER电路需要使用较低压的工艺器件，因而两者的电压域转换需要在比较器后接一个反相器INV(图示线框12代表的区域)。反相器的电源电压接与计数器电路电源电压相同的较低的电源电压VDDD，但反相器中所用到的一个PMOS管PM0和一个NMOS管NM1两个晶体管，需要使用高压工艺的晶体管，从而将比较器输出的高电平为较高压的VCOMP_1信号转换为高电平为较低压的VCOMP_2信号。

然而，上述传统的三维堆叠CIS芯片结构没有避免掉传统结构中存在的读出电路中数字电路引入的噪声影响模拟电路精度的问题。另外，由于像元阵列外围的读出电路部分都设置在同一块芯片上，所以整体芯片的尺寸因受到像元阵列和读出电路的限制而变得较大，不利于在系统中集成。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种三维堆叠图像传感器芯片结构。

为实现上述目的，本发明的技术方案如下：

一种三维堆叠图像传感器芯片结构，包括依次连接的像元的光电二极管、控制电路以及像元的外围读出电路；所述控制电路包括连接至光电二极管的传输管、复位管、源跟随管、行选通管，所述外围读出电路包括连接至行选通管的可编程增益放大器、模拟数字转换器，所述模拟数字转换器包括连接至可编程增益放大器的比较器、反相器以及计数器，所述反相器包括分别连接至比较器、计数器的一个PMOS管和一个NMOS管；其中，所述光电二极管、传输管、可编程增益放大器、比较器、PMOS管设于一个顶部芯片上，所述复位管、源跟随管、行选通管、NMOS管、计数器设于一个底部芯片上，所述顶部芯片、底部芯片使用三维堆叠方式连接在一起。

优选地，所述控制电路、外围读出电路在顶部芯片、底部芯片上分别对应设有多个连接节点，各对应连接节点之间通过分设于顶部芯片、底部芯片之间的各连接点相连接。

优选地，所述光电二极管的阳极通过顶部芯片接地，光电二极管的阴极与传输管的源极相连。

优选地，所述传输管的源极与光电二极管的阴极相连，传输管的栅极与光电传输控制信号相连，传输管的漏极通过顶部芯片、底部芯片之间的第一连接点同时与复位管的源极和源跟随管的栅极相连；所述复位管的栅极与复位信号相连，复位管的漏极与第一电源相连；所述源跟随管的源极与行选通管的漏极相连，源跟随管的漏极与第二电源相连；所述行选通管的栅极与行选通信号相连，行选通管的源极通过底部芯片、顶部芯片之间的第二连接点与可编程增益放大器的输入端相连。

优选地，所述可编程增益放大器的输入端通过顶部芯片、底部芯片之间的第二连接点与行选通管的源极相连，可编程增益放大器的输出端与比较器的正向输入端相连；所述比较器的负向输入端与一参考电压相连，比较器的输出端与PMOS管的栅极相连，比较器的输出端还通过顶部芯片、底部芯片之间的第三连接点与NMOS管的栅极相连；所述PMOS管的源极通过顶部芯片、底部芯片之间的第四连接点与设于底部芯片上的第三电源相连，PMOS管的漏极通过顶部芯片、底部芯片之间的第五连接点同时与NMOS管的漏极以及计数器的输入端相连；所述NMOS管的源极通过底部芯片接地。

优选地，还包括设于顶部芯片上的一偏置电流，所述偏置电流的阴极通过底部芯片接地，偏置电流的阳极同时与行选通管的源极以及可编程增益放大器的输入端相连。

优选地，还包括设于底部芯片上的一数字控制和数据处理电路，所述数字控制和数据处理电路的输入端与计数器的输出端相连。

优选地，所述光电二极管、控制电路设于顶部芯片、底部芯片上的像元阵列区域中，所述外围读出电路设于顶部芯片、底部芯片上的像元阵列区域以外区域。

优选地，所述计数器设于可编程增益放大器和比较器下方、反相器与控制电路之间的底部芯片区域。

优选地，所述数字控制和数据处理电路设于外围读出电路以外的底部芯片区域。

从上述技术方案可以看出，本发明通过将外围读出电路中比较关键的可编程增益放大器、比较器等模拟电路部分与易产生噪声的计数器等数字电路部分分开设置在两块芯片上，以及将比较器电路后面接的从模拟电压域转到数字电压域的反相器的PMOS管和NMOS管两个晶体管也分开设置在两块芯片中，且将PMOS管与其连接的第三电源也分开设置在两块芯片中，避免了数字电路部分产生的噪声对模拟电路部分的影响，有利于提高像元读出电路的精度；同时，由于通常图像传感器芯片中模拟电路部分与数字电路部分会用到不同工艺的器件，使用本发明提出的结构可以使得芯片中像元阵列外围电路在顶部芯片和底部芯片中分别只用到一种工艺的器件，这样芯片制造时可以节省工艺层次，节约制造成本；另外，由于读出电路实现了三维堆叠，使得整体图像传感器芯片的尺寸得到了缩小。

附图说明

图1是一种传统的三维堆叠CIS芯片结构示意图；

图2是本发明一较佳实施例的一种三维堆叠图像传感器芯片结构示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。

在以下本发明的具体实施方式中，请参阅图2，图2是本发明一较佳实施例的一种三维堆叠图像传感器芯片结构示意图。如图2所示，本发明的一种三维堆叠图像传感器芯片结构，可采用CIS芯片结构，包括依次连接的像元(Pixel)的光电二极管PD、控制电路以及像元的外围读出电路。其中，像元的光电二极管、控制电路以及像元的外围读出电路分设于上下两个相堆叠的顶部芯片Top chip、底部芯片Bottom chip上。所述顶部芯片、底部芯片使用三维堆叠方式连接在一起。所述控制电路、外围读出电路在顶部芯片、底部芯片上分别对应设有多个连接节点，各对应连接节点之间通过分设于顶部芯片、底部芯片之间的各连接点(包括第一连接点至第五连接点)相连接。

请参阅图2。三维堆叠在一起的顶部芯片、底部芯片上包括了像元阵列区域(PixelArray区域)、外围读出电路区域等区域。所述光电二极管PD、控制电路分设于顶部芯片、底部芯片上一块竖直方向的像元阵列区域中；图示线框21代表像元阵列中一个像元Onepixel所占的区域。所述光电二极管PD设于顶部芯片上；所述控制电路包括连接至光电二极管并设于顶部芯片上的传输管M1，以及设于底部芯片上的复位管M2、源跟随管M3、行选通管M4。

其中，所述光电二极管PD的阳极通过顶部芯片接地，光电二极管的阴极与传输管的源极相连。所述传输管M1的源极与光电二极管的阴极相连，传输管的栅极与光电传输控制信号TX相连，传输管的漏极通过顶部芯片、底部芯片之间的第一连接点A同时与复位管M2的源极和源跟随管M3的栅极相连；所述复位管的栅极与复位信号RX相连，复位管的漏极与第一电源VDD1相连；所述源跟随管的源极与行选通管M4的漏极相连，源跟随管的漏极与第二电源VDD2相连；所述行选通管的栅极与行选通信号RS相连，行选通管的源极通过底部芯片、顶部芯片之间的第二连接点B与可编程增益放大器PGA的输入端相连。

请参阅图2。所述外围读出电路区域相邻像元阵列区域设置，外围读出电路的各组成部分分设于顶部芯片、底部芯片上像元阵列区域外围的区域中；图示为与像元阵列中一个像元对应设置的外围读出电路结构。外围读出电路包括连接至行选通管M4的可编程增益放大器PGA、模拟数字转换器ADC；所述模拟数字转换器包括连接至可编程增益放大器的比较器Comparator、反相器INV(图示线框22代表的区域)以及计数器COUNTER；所述反相器包括分别连接至比较器、计数器的一个PMOS管PM0和一个NMOS管NM1。所述可编程增益放大器、比较器、反相器中的PMOS管设于顶部芯片上，所述反相器中的NMOS管、计数器设于底部芯片上。

其中，所述可编程增益放大器的输入端通过顶部芯片、底部芯片之间的第二连接点B与行选通管的源极相连，可编程增益放大器的输出端与比较器的一个正向输入端相连；所述比较器的负向输入端与一参考电压VRAMP相连，比较器的输出端与反相器的PMOS管的栅极相连，比较器的输出端同时还通过顶部芯片、底部芯片之间的第三连接点C与反相器的NMOS管的栅极相连；所述PMOS管的源极通过顶部芯片、底部芯片之间的第四连接点D与设于底部芯片上并位于反相器所在区域外侧、靠近外围读出电路区域边缘的第三电源VDDD相连，PMOS管的漏极通过顶部芯片、底部芯片之间的第五连接点E同时与NMOS管的漏极以及计数器的输入端相连；所述NMOS管的源极通过底部芯片接地。并且，所述计数器可设于可编程增益放大器和比较器下方、反相器与控制电路区域之间的底部芯片的空白区域上，以有效利用芯片面积。

请参阅图2。上述的三维堆叠图像传感器芯片还可包括设于顶部芯片上的一偏置电流Pixel bias，所述偏置电流的阴极通过底部芯片接地，偏置电流的阳极同时与行选通管的源极以及可编程增益放大器的输入端相连(即偏置电流的阳极连接在行选通管的源极和可编程增益放大器的输入端之间)。

此外，上述的三维堆叠图像传感器芯片还可包括设于底部芯片上的一数字控制和数据处理电路Digital，所述数字控制和数据处理电路可设于外围读出电路所在区域以外的区域，所述数字控制和数据处理电路的输入端与计数器的输出端相连。

本发明将列级读出电路中的可编程增益放大器PGA和模拟数字转换器ADC中的比较器Comparator电路放到用来制造像元的光电二极管PD和传输管的顶部芯片Top chip中，将模拟数字转换器ADC中的计数器COUNTER电路以及其它的数字控制电路部分放到用来制造像元Pixel中其它晶体管的底部芯片Bottom chip中，像元的偏置电流以及芯片中的其它为可编程增益放大器和模拟数字转换器中的比较器提供偏置和参考的模拟电路也放到顶部芯片中。比较器电路后面接的从模拟电压域转到数字电压域的反相器中的一个PMOS管PM0和一个NMOS管NM1两个晶体管，被分开放在上述两块芯片中，其中PMOS管PM0放在顶部芯片中，使用正常的模拟域所使用的较高压的PMOS管，NMOS管NM1放在底部芯片中，使用与底部芯片的像元中所用NMOS管相同的工艺。且PMOS管PM0的电源电压由底部芯片中的数字域的电源电压VDDD(即第三电源VDDD)通过芯片间连接点(第四连接点D)给到顶部芯片中。

所以，总的信号通路为像元的输出信号VP_OUT由底部芯片通过芯片间连接点(第一连接点A)传到顶部芯片中的可编程增益放大器PGA模块，经可编程增益放大器PGA模块放大信号后经比较器Comparator电路转换为脉冲波形VCOMP_1，脉冲波形VCOMP_1节点接顶部芯片中PMOS管PM0的栅极，同时经芯片间连接点(第二连接点B)接到底部芯片中NMOS管NM0的栅极。顶部芯片中PMOS管PM0源极接由底部芯片中经芯片间连接点(第四连接点D)而传到顶部芯片的数字域电源电压VDDD(即第三电源VDDD)，PMOS管PM0漏极接脉冲波形VCOMP_2节点，该脉冲波形VCOMP_2节点经芯片间连接点(第五连接点E)，连到NMOS管NM0漏极，同时连接到底部芯片中的计数器COUNTER模块，NMOS管NM0的源极接底部芯片中的数字域的地。

上述结构将读出电路中比较关键的模拟电路部分与易产生噪声的数字电路部分分开制造在两块芯片上，避免了数字电路部分产生的噪声对模拟电路部分的影响，有利于提高像元读出电路的精度。同时，由于通常图像传感器芯片中模拟电路部分与数字电路部分会用到不同工艺的器件，使用本发明提出的结构可以使得芯片中像元阵列外围电路在顶部芯片和底部芯片中分别只用到了一种工艺的器件，即在顶部芯片中除了像元阵列中的器件外，只用到了较高压的工艺器件，而底部芯片中除了像元阵列中的器件种类外，只用到了较低压的工艺器件。这样在芯片制造时可以节省工艺层次，节约制造成本。从而在像元阵列外，使读出电路也实现了三维堆叠，充分利用了三维堆叠技术带来的优势，合理分配了各芯片中的电路，使得整体CIS芯片尺寸可以缩小，有利于系统。

综上所述，本发明通过将外围读出电路中比较关键的可编程增益放大器、比较器等模拟电路部分与易产生噪声的计数器等数字电路部分分开设置在两块芯片上，以及将比较器电路后面接的从模拟电压域转到数字电压域的反相器的PMOS管和NMOS管两个晶体管也分开设置在两块芯片中，且将PMOS管与其连接的第三电源也分开设置在两块芯片中，避免了数字电路部分产生的噪声对模拟电路部分的影响，有利于提高像元读出电路的精度；同时，由于通常图像传感器芯片中模拟电路部分与数字电路部分会用到不同工艺的器件，使用本发明提出的结构可以使得芯片中像元阵列外围电路在顶部芯片和底部芯片中除了像元电路中所用到的器件种类外，分别只用到一种工艺的器件，这样芯片制造时可以节省工艺层次，节约制造成本；另外，由于读出电路实现了三维堆叠，使得整体图像传感器芯片的尺寸得到了缩小。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (8)

1.一种三维堆叠图像传感器芯片结构，其特征在于，包括依次连接的像元的光电二极管、控制电路以及像元的外围读出电路；所述控制电路包括连接至光电二极管的传输管、复位管、源跟随管、行选通管，所述外围读出电路包括连接至行选通管的可编程增益放大器、模拟数字转换器，所述模拟数字转换器包括连接至可编程增益放大器的比较器、反相器以及计数器，所述反相器包括分别连接至比较器、计数器的一个PMOS管和一个NMOS管；其中，所述光电二极管、传输管、可编程增益放大器、比较器、PMOS管设于一个顶部芯片上，所述复位管、源跟随管、行选通管、NMOS管、计数器设于一个底部芯片上，所述顶部芯片、底部芯片使用三维堆叠方式连接在一起；

其中，所述传输管的源极与光电二极管的阴极相连，传输管的栅极与光电传输控制信号相连，传输管的漏极通过顶部芯片、底部芯片之间的第一连接点同时与复位管的源极和源跟随管的栅极相连；所述复位管的栅极与复位信号相连，复位管的漏极与第一电源相连；所述源跟随管的源极与行选通管的漏极相连，源跟随管的漏极与第二电源相连；所述行选通管的栅极与行选通信号相连，行选通管的源极通过底部芯片、顶部芯片之间的第二连接点与可编程增益放大器的输入端相连；所述可编程增益放大器的输入端通过顶部芯片、底部芯片之间的第二连接点与行选通管的源极相连，可编程增益放大器的输出端与比较器的正向输入端或负向输入端相连；所述比较器的负向输入端或正向输入端与一参考电压相连，比较器的输出端与PMOS管的栅极相连，比较器的输出端还通过顶部芯片、底部芯片之间的第三连接点与NMOS管的栅极相连；所述PMOS管的源极通过顶部芯片、底部芯片之间的第四连接点与设于底部芯片上的第三电源相连，PMOS管的漏极通过顶部芯片、底部芯片之间的第五连接点同时与NMOS管的漏极以及计数器的输入端相连；所述NMOS管的源极通过底部芯片接地。

2.根据权利要求1所述的三维堆叠图像传感器芯片结构，其特征在于，所述控制电路、外围读出电路在顶部芯片、底部芯片上分别对应设有多个连接节点，各对应连接节点之间通过分设于顶部芯片、底部芯片之间的各连接点相连接。

3.根据权利要求1所述的三维堆叠图像传感器芯片结构，其特征在于，所述光电二极管的阳极通过顶部芯片接地，光电二极管的阴极与传输管的源极相连。

4.根据权利要求1所述的三维堆叠图像传感器芯片结构，其特征在于，还包括设于顶部芯片上的一偏置电流，所述偏置电流的阴极通过底部芯片接地，偏置电流的阳极同时与行选通管的源极以及可编程增益放大器的输入端相连。

5.根据权利要求1所述的三维堆叠图像传感器芯片结构，其特征在于，还包括设于底部芯片上的一数字控制和数据处理电路，所述数字控制和数据处理电路的输入端与计数器的输出端相连。

6.根据权利要求1所述的三维堆叠图像传感器芯片结构，其特征在于，所述光电二极管、控制电路设于顶部芯片、底部芯片上的像元阵列区域中，所述外围读出电路设于顶部芯片、底部芯片上的像元阵列区域以外区域。

7.根据权利要求1所述的三维堆叠图像传感器芯片结构，其特征在于，所述计数器设于可编程增益放大器和比较器下方、反相器与控制电路之间的底部芯片区域。

8.根据权利要求5所述的三维堆叠图像传感器芯片结构，其特征在于，所述数字控制和数据处理电路设于外围读出电路以外的底部芯片区域。