WO2018205463A1 - 一种显示装置及其驱动电路和方法 - Google Patents

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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Definitions

  • the present application relates to the field of display panel technologies, and in particular, to a display device and a driving circuit and method thereof.
  • LCDs liquid crystal displays
  • the conventional LCD is implemented by a gate driver chip (Gate Driver IC), and the gate driver chip needs to be bound to the LCD panel through a connector, and is in an LCD. Multiple gate drive chips are required, so conventional LCDs have high cost and power consumption.
  • Gate Driver IC Gate Driver IC
  • the prior art mainly uses an array substrate gate driver (Gate Driver on
  • the GOA circuit mainly integrates the LCD Pane ⁇ gate drive circuit on the glass substrate by exposure and development, thereby forming a scan drive for the panel gate signal line. Specifically, the GOA circuit scans the panel gate signal line. Driven, its gate voltage point will receive a precharge signal that precharges the gate voltage point so that the point voltage reaches a high voltage level under the action of the chirp signal, thereby causing the output transistor After the snoring, the signal is transmitted smoothly, and then the panel gate signal line is driven.
  • the existing GOA circuit eliminates the gate driving chip, thereby reducing cost and power consumption, and high integration, its narrow frame on the LCD affects signal transmission, which in turn affects the narrow frame of the LCD.
  • the GOA circuit of the existing LCD has a problem that is disadvantageous for the narrow frame of the LCD.
  • An object of the present application is to provide a display device and a driving circuit and method thereof, which aim to solve the problem that the GOA circuit of the conventional LCD is disadvantageous for the narrow frame of the LCD.
  • the present application provides a driving circuit for driving a display panel, including: [0007] n cascaded gate driving units, n is a positive integer greater than 2; wherein, the nth gate driving unit includes
  • an input module configured to receive a gate scan signal Gn-2 outputted by the n-2th stage gate driving unit, and raise the control terminal voltage signal Qn to the first according to the gate scan signal Gn-2 a high level
  • a pull-up module configured to receive a chirp signal CLKn-2 of the n-2th stage gate driving unit, a chirp signal CLKn-1 of the n-1th stage gate driving unit, and the a control terminal voltage signal Qn-1 of the n-1 stage gate driving unit, and according to the chirp clock signal CLKn-2, the chirp clock signal CLKn-1, and the control terminal voltage signal Qn-1
  • the control terminal voltage signal Qn is pulled from the first high level to the second high level;
  • an output module configured to receive the chirp signal CLKn, and couple the control terminal voltage signal Qn from the second high level to the third high level according to the chirp signal CLKn, and according to the coupled control
  • the terminal voltage signal Q n and the chirp signal CLKn output a gate scan signal Gn;
  • a feedback module configured to receive a feedback signal, and pull the coupled control terminal voltage signal Qn low according to the feedback signal
  • a control module configured to control the pull-down maintaining module to maintain a low voltage of the control terminal voltage signal Qn.
  • Another object of the present application is to provide a display device, where the display device includes:
  • a backlight module configured to provide a light source for the display panel
  • the control device includes a driving circuit
  • the driving circuit is configured to drive the display panel
  • the drive circuit includes:
  • n cascaded gate drive units n being a positive integer greater than 2; wherein the nth gate drive unit comprises
  • an input module configured to receive the gate scan signal Gn-2 outputted by the n-2th stage gate driving unit, and raise the control terminal voltage signal Qn to the first according to the gate scan signal Gn-2 a high level
  • a pull-up module configured to receive a chirp signal CLKn-2 of the n-2th stage gate driving unit, a chirp signal CLKn-1 of the n-1th stage gate driving unit, and the a control terminal voltage signal Qn-1 of the n-1 stage gate driving unit, and according to the chirp clock signal CLKn-2, the chirp clock signal CLKn-1, and the control terminal voltage signal Qn-1
  • the control terminal voltage signal Qn is pulled from the first high level to the second high level;
  • an output module configured to receive the chirp signal CLKn, and couple the control terminal voltage signal Qn from the second high level to the third high level according to the chirp signal CLKn, and according to the coupled control Terminal voltage signal Q n and the chirp signal CLKn output a gate scan signal Gn;
  • a feedback module configured to receive a feedback signal, and pull the coupled control terminal voltage signal Qn low according to the feedback signal
  • a control module configured to control the pull-down maintaining module to maintain a low voltage of the control terminal voltage signal Qn.
  • Still another object of the present application is to provide a driving method based on the above driving circuit, the driving method comprising:
  • the present application uses a driving circuit including an input module, an output module, a control module, a pull-down maintaining module, a feedback module, and a pull-up module, so that the input module receives the gate scan signal outputted by the n-2th stage gate driving unit.
  • Gn-2 and according to the gate scan signal Gn-2, the control terminal voltage signal Qn of the output module is pulled up to the first high level, and the pull-up module receives the chirp signal CLKn of the n-2th stage gate driving unit.
  • the chopping clock signal CLKn-1 of the n-1th stage gate driving unit and the control terminal voltage signal Qn-1 of the n-1th stage gate driving unit, and according to the chopping clock signal CLKn-2, the chopping clock signal CLKn -1 and the control terminal voltage signal Qn-1 will
  • the control terminal voltage signal Qn is pulled from the first high level to the second high level
  • the output module receives the chirp signal CL Kn, and couples the control terminal voltage signal Qn from the second high level to the first according to the chirp signal CLKn Three high levels, and according to the coupled control terminal voltage signal Qn and the chirp signal CLKn output gate scan signal Gn, the feedback module receives the feedback signal, and according to the feedback signal, the coupled control terminal voltage signal Qn is pulled low, control
  • the module control pull-down maintaining module maintains the low voltage of the control terminal voltage signal Qn, thereby pulling the level of the control terminal voltage signal Qn three times, enhancing the strength of the control terminal voltage signal Qn, and solving
  • FIG. 1 is a block diagram showing the structure of a driving circuit according to an embodiment of the present application.
  • FIG. 2 is a schematic structural diagram of a module of a driving circuit according to another embodiment of the present application.
  • FIG. 3 is a schematic structural diagram of a circuit of a driving circuit according to an embodiment of the present application.
  • FIG. 4 is a schematic diagram showing the operation sequence of a driving circuit according to an embodiment of the present application.
  • FIG. 5 is a schematic structural diagram of a module of a display device according to an embodiment of the present application.
  • FIG. 6 is a schematic flow chart of a driving method provided by an embodiment of the present application.
  • FIG. 1 shows a module structure of a driving circuit provided by an embodiment of the present application. For convenience of description, only parts related to the embodiment are shown, which are described in detail as follows:
  • the driving circuit provided in this embodiment is used to drive a display panel, specifically for driving a gate scan line of the display panel.
  • the driving circuit comprises n cascaded gate driving units 1 (one is taken as an example), n is a positive integer greater than 2, and the nth gate driving unit 1 comprises an input module 10 and an output module 11.
  • the input module 10 is configured to receive a gate scan signal Gn- of the output of the n-2th stage gate driving unit.
  • control terminal voltage signal Qn is pulled up to the first high level.
  • the pull-up module 15 is configured to receive the chirp signal CLKn-2 of the n-2th stage gate driving unit, the chirp signal CLKn-1 of the n-1th stage gate driving unit, and the n-1th Control terminal voltage signal Qn-1 of the stage gate drive unit
  • the output module 11 is configured to receive the chirp signal CLKn, and couple the control terminal voltage signal Qn from the second high level to the third high level according to the chirp signal CLKn, and according to the coupled control terminal voltage signal Qn and the chirp signal CLKn output a gate scan signal Gn.
  • the feedback module 14 is configured to receive a feedback signal, and according to the feedback signal, the coupled control terminal voltage signal
  • the control module 12 is configured to control the low voltage of the pull-down maintaining module 13 to maintain the control terminal voltage signal Qn.
  • the driving circuit provided by the embodiment of the present application is also implemented by using a GOA circuit, only the internal specific circuit structure thereof is changed compared with the existing GOA circuit, It has all the advantages of the GOA circuit, and the circuit structures of the n gate driving units 1 in the driving circuit are the same, and only one embodiment is described here; in addition, the control module 12 and the pull-down maintaining module 13 in the present application It can be implemented by using the existing control circuit and the pull-down sustain circuit, which only needs to ensure that the control terminal voltage signal Qn is maintained at a low level after being pulled low, and the structure and working principle are not described in detail herein.
  • the pull-up module 15 includes a pull-up unit 150 and a pull-up control unit 151.
  • the pull-up unit 150 receives the chirp signal CLKn-2 and the chirp signal CLKn-1, and generates a first pull-up signal to the pull-up control unit according to the chirp signal CLKn-2 and the chirp signal CLKn-1.
  • the pull-up control unit 151 receives the control terminal voltage signal Qn-1, and generates a second pull-up signal Pun-1 according to the control terminal voltage signal Qn-1 and the first pull-up signal to control the terminal voltage signal Qn from the first A high level is pulled up to a second high level.
  • the pull-up unit 150 includes a first switching element Q1, and an input end of the first switching element Q1 receives a chirp signal. CLKn-2, the first pass The control terminal of the component Q1 receives the chirp signal CLKn-1, and the first switching component Q1 generates a first pull-up signal according to the chirp signal CLKn-2 and the chirp signal CLKn-1, and the output of the first switching component Q1 will The first pull-up signal is output to the pull-up control unit 151.
  • the first switching element Q1 can be implemented by using an NMOS transistor, and the gate, the drain, and the source of the NMOS transistor are respectively a control terminal, an input terminal, and an output terminal of the first switching component Q1. It is understood that the first switching element Q1 can also be implemented by using a PMOS transistor, which is not specifically limited herein. When a PMOS transistor is used to realize ⁇ , the gate, the source and the drain of the PMOS transistor are respectively the first switching element. The control terminal, input terminal and output terminal of Q1.
  • the pull-up control unit 1 51 includes a second switching element Q2, and the input end of the second switching element Q2 receives the first a pull-up signal, the control terminal of the second switching element Q2 receives the control terminal voltage signal Qn-1, and the second switching element Q2 generates a second pull-up signal Pun according to the first pull-up signal and the control terminal voltage signal Qn-1 -1.
  • the second switching element Q2 can be implemented by using an NMOS transistor.
  • the gate, the drain, and the source of the NMOS transistor are respectively a control terminal, an input terminal, and an output terminal of the second switching component Q2.
  • the second switching element Q2 can also be implemented by using a PMOS transistor, which is not specifically limited herein.
  • a PMOS transistor is used to realize ⁇
  • the gate, the source and the drain of the PMOS transistor are respectively the second switching element.
  • the input module 10 includes a transistor Q3, and the control terminal and the input terminal of the transistor Q3 are connected in common, and receive a gate scan signal. Gn-2, the output of the transistor Q3 is connected to the control terminal of the output module 11.
  • the transistor Q3 may be an NMOS transistor, and the gate, the drain and the source of the NMOS transistor.
  • the transistor Q3 can also be a PMOS transistor, which is not specifically limited herein.
  • the output module 11 includes a transistor Q4, and the control terminal of the transistor Q4 is a control terminal of the output module 11, and the transistor Q4 is The input terminal receives the chirp signal CLKn, and the output of the transistor Q4 outputs the gate scan signal Gn.
  • the transistor Q4 is an NMOS transistor, and the gate, the drain and the source of the NMOS transistor. The poles are respectively the control terminal, the input terminal and the output terminal of the transistor Q4.
  • the transistor Q4 may also be a PMOS transistor, which is not specifically limited herein.
  • the feedback module 14 includes a transistor Q5 and a transistor Q6.
  • the control terminal of the transistor Q5 and the control terminal of the transistor Q6 receive the feedback signal FB, the input terminal of the transistor Q5 is connected to the output terminal of the transistor Q4, the input terminal of the transistor Q6 is connected to the control terminal of the transistor Q4, and the transistor Q5 is connected. And the output of transistor Q6 receives a low level VSS.
  • the feedback signal FB may be implemented by using the gate scan signal Gn-2 outputted by the n-2th gate driving unit, or the n-1th stage gate may be used.
  • the gate scan signal Gn-1 outputted by the driving unit is implemented, and is not particularly limited herein. It only needs to achieve the purpose of lowering the coupled control terminal voltage signal Qn.
  • the transistor Q5 and the transistor Q6 are both NMOS transistors.
  • the gate, the drain and the source of the NMO S transistor are the control terminal, the input terminal and the output terminal of the transistor Q5 and the transistor Q6, respectively. It can be understood that the transistor Q5 and the transistor Q6 can also be PMOS transistors, which are not used here. Specific restrictions.
  • each gate driving unit of the driving circuit receives the gate scanning signal Gn-2 to output the gate scanning signal Gn, that is, tl-t3 shown in FIG. 4, which is called During the scan period, the rest of the time is called the non-scan period, and the scan period is divided into the pre-charge period and the output pulse period, where tl is the first pre-charge period, t2 is the second pre-charge period, and t3 is the output. Pulsed daytime.
  • the transistor Q3 transmits the high-level gate scan signal Gn-2 to
  • the control terminal of the transistor Q4 causes the control terminal voltage Qn of the transistor Q4 to be pulled up to the first high level to realize the first charging of the control terminal of the transistor Q4, that is, the first pre-charging of the Q point of the gate driving unit is realized.
  • the transistor Q4 is turned on to output the low-level chirp signal CLKn to the output terminal, so the gate scan signal Gn is at a low level.
  • the transistor Q1 is continuously turned on, and when the input terminal of the transistor Q4 receives the high-level chirp signal CLKn ⁇ The transistor Q4 couples the control terminal voltage Qn from the second high level to the third high level according to the high level chirp signal CLKn, that is, the Q point voltage of the gate driving unit is pulled high again, and the transistor Q4 will be high.
  • the level chopping signal CLKn is output to the output terminal, so the gate scanning signal Gn is at a high level.
  • the Q-point voltage is pulled from the first high level by the first pre-charging, the second pre-charging, and the coupling processing on the Q point of the gate driving unit.
  • the Q-point waveform is pulled up, thereby enhancing the Q-point signal strength, which is advantageous for the narrow frame of the LCD.
  • the transistors Q1-Q3 are not turned on.
  • the transistor Q5 and the transistor Q6 receive the high-level feedback signal FB (not shown)
  • the transistor Q6 is based on the high-level feedback signal FB.
  • the transistor Q4 is turned off, and the transistor Q5 is turned on according to the high level feedback signal FB, and the output scanning control signal Gn is high.
  • the pull-down is low, so the scan control signal Gn is at a low level.
  • the pull-down of the control terminal voltage signal Qn by the transistor Q6 is divided into two processes, the two The process of pulling down is the same as the prior art, and will not be described here.
  • the control module 12 and the pull-down maintaining module 13 operate, and the control module 12 controls the pull-down maintaining module 13 to maintain the low level of the control terminal voltage signal Qn, thereby causing the transistor Q4 to be in an off state, thereby making
  • the gate scan signal Gn outputted by the gate scanning unit 1 is at a low level, thereby preventing the gate scan signal Gn from being hopped at the next high-level chirp signal CLKn, ensuring A normal scan of the LCD gate line.
  • FIG. 5 shows a display device 100 according to an embodiment of the present disclosure.
  • the display device 100 includes a backlight module 2, a display panel 3, and a control device 4 including the above-described driving circuit 1. Used for The display panel 3 provides a light source with uniform brightness and distribution.
  • the control device 4 includes a driving circuit (not shown in the drawing, please refer to FIG. 1).
  • the driving circuit is used to drive the display panel 3, and the driving circuit includes:
  • n cascaded gate drive units n being a positive integer greater than 2; wherein the nth gate drive unit comprises
  • an input module configured to receive a gate scan signal Gn-2 outputted by the n-2th stage gate driving unit, and raise the control terminal voltage signal Qn to the first according to the gate scan signal Gn-2 a high level
  • a pull-up module configured to receive a chirp signal CLKn-2 of the n-2th stage gate driving unit, a chirp signal CLKn-1 of the n-1th stage gate driving unit, and the a control terminal voltage signal Qn-1 of the n-1 stage gate driving unit, and according to the chirp clock signal CLKn-2, the chirp clock signal CLKn-1, and the control terminal voltage signal Qn-1
  • the control terminal voltage signal Qn is pulled from the first high level to the second high level;
  • an output module configured to receive the chirp signal CLKn, and couple the control terminal voltage signal Qn from the second high level to the third high level according to the chirp signal CLKn, and according to the coupled control
  • the terminal voltage signal Q n and the chirp signal CLKn output a gate scan signal Gn;
  • a feedback module configured to receive a feedback signal, and pull the coupled control terminal voltage signal Qn low according to the feedback signal
  • a control module configured to control the pull-down maintaining module to maintain a low voltage of the control terminal voltage signal Qn.
  • the display device 100 provided by the embodiment of the present application may be any type of display device, such as a liquid crystal display (LCD), an organic electroluminescence display (OLED) display device, and a quantum device.
  • a liquid crystal display LCD
  • OLED organic electroluminescence display
  • QLED Quantum Dot Light Emitting Diodes
  • FIG. 6 shows an implementation flow of a driving method according to an embodiment of the present application. For the convenience of description, only parts related to the embodiment of the present application are shown, which are as follows:
  • the driving method provided by the embodiment of the present application includes:
  • S61 receiving, by the input module, the gate scan signal Gn-2 outputted by the n-2th stage gate driving unit, and pulling the control terminal voltage signal Qn of the output module to be high according to the gate scan signal Gn-2 The first high level.
  • S62 receiving, by the pull-up module, the cuckoo clock signal CLKn-2 of the n-2th stage gate driving unit, the chopping clock signal CLKn-1 of the n-1th stage gate driving unit, and the n-1th stage
  • the control terminal voltage signal Qn-1 of the gate driving unit and according to the chirp signal CLKn-2, the chirp signal CLKn-1, and the control terminal voltage signal Qn-1, pull the control terminal voltage signal Qn from the first high level Up to the second high level.
  • S63 receiving the chirp signal CLKn by using the output module, and coupling the control terminal voltage signal Qn from the second high level to the third high level according to the chirp signal CLKn, and according to the coupled control terminal voltage signal Qn
  • the gate scan signal Gn is outputted with the chirp signal CLKn.
  • S65 controlling, by the control module, the pull-down maintaining module to maintain a low voltage of the control terminal voltage signal Qn.
  • the pull-up module since the pull-up module includes a pull-up unit and a pull-up control unit, the chirp signal CLKn-2, the n-th of the n-2th stage gate driving unit is received by the pull-up module.
  • the chirp signal CLKn-1 of the 1-stage gate driving unit and the control terminal voltage signal Qn-1 of the n-1th-level gate driving unit are controlled according to the chirp signal CLKn-2, the chirp signal CLKn-1, and the control Terminal voltage signal Qn-1, the control terminal voltage signal
  • Qn is pulled from the first high level to the second high level, specifically:
  • the driving method provided by the embodiment of the present application is implemented based on the driving circuit shown in FIG. 1 to FIG. 4 . Therefore, with reference to the specific working principle of the driving method provided by the embodiment of the present application, reference may be made to the figure. 1 to the description of the driving circuit in FIG. 4, and details are not described herein again.
  • the input module receives the gate of the output of the n-2th stage gate driving unit by using a driving circuit including an input module, an output module, a control module, a pull-down maintaining module, a feedback module, and a pull-up module.
  • the pole scan signal Gn-2 and pulls the control terminal voltage signal Qn of the output module to the first high level according to the gate scan signal Gn-2, and the pull-up module receives the clock of the n-2th stage gate driving unit Signal CLKn-2, the chopping clock signal CLKn-1 of the n-1th stage gate driving unit, and the control terminal of the n-1th stage gate driving unit
  • the voltage signal Qn-1, and the control terminal voltage signal Qn is pulled from the first high level to the second high level according to the chirp signal CLKn-2, the chirp signal CLKn-1, and the control terminal voltage signal Qn-1.
  • the output module receives the chirp signal CLKn, and couples the control terminal voltage signal Qn from the second high level to the third high level according to the chirp signal CLKn, and outputs according to the coupled control terminal voltage signal Qn and the chirp signal CLKn.
  • the gate scanning signal Gn the feedback module receives the feedback signal, and pulls the coupled control terminal voltage signal Qn low according to the feedback signal, and the control module controls the pull-down maintaining module to maintain the low voltage of the control terminal voltage signal Qn, thereby controlling the terminal voltage
  • the level of the signal Qn is pulled up three times, and the intensity of the control terminal voltage signal Qn is enhanced, which solves the problem that the GOA circuit of the existing LCD is disadvantageous for the narrow frame of the display panel.

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Abstract

一种显示装置及其驱动电路和方法。在该驱动电路中，输入模块（10）根据栅极扫描信号Gn-2将控制端电压信号Qn拉高至第一高电平，上拉模块（15）根据时钟信号CLKn-2、时钟信号CLKn-1以及控制端电压信号Qn-1将控制端电压信号Qn从第一高电平拉高至第二高电平，输出模块（11）根据时钟信号CLKn将控制端电压信号Qn从第二高电平耦合至第三高电平，且根据控制端电压信号Qn与时钟信号CLKn输出栅极扫描信号Gn，反馈模块（14）将控制端电压信号Qn拉低，控制模块（12）控制下拉维持模块（13）维持控制端电压信号Qn的低电压。

Description

一种显示装置及其驱动电路和方法 技术领域
[0001] 本申请属于显示面板技术领域， 尤其涉及一种显示装置及其驱动电路和方法。
背景技术
[0002] 近年来， 液晶显示器 （Liquid Crystal Display, LCD) 因其图像清晰精确、 平面 显示、 厚度薄、 重量轻、 无辐射、 低能耗、 工作电压低等优点已被广泛应用于 各行各业。 传统的 LCD在进行栅极驱动吋， 主要采用栅极驱动芯片 （Gate Driver IC) 来实现， 而由于栅极驱动芯片需要通过连接器与 LCD的显示面板 （Panel) 绑定， 并且在一个 LCD中需要多个栅极驱动芯片， 因此传统的 LCD成本和功耗 高。
[0003] 为了解决上述问题， 现有技术主要采用阵列基板栅极驱动 （Gate Driver on
Array, GOA) 电路来实现。 GOA电路主要是将 LCD Pane啲栅极驱动电路通过 曝光显影的方式集成在玻璃基板上， 以此形成对面板栅极讯号线的扫描驱动， 具体的， GOA电路在对面板栅极讯号线进行扫描驱动吋， 其栅极电压点将接收 一个预充信号， 该预充信号对栅极电压点进行预充， 以使该点电压在吋钟信号 的作用下达到高电压准位， 进而使得输出晶体管打幵， 讯号顺利传递， 进而驱 动面板栅极讯号线。 然而， 虽然现有的 GOA电路免去了栅极驱动芯片， 进而降 低了成本和功耗、 且集成度高， 但是其在 LCD窄边框化吋影响信号传递， 进而 影响了 LCD的窄边框化。
[0004] 综上所述， 现有 LCD的 GOA电路存在不利于 LCD的窄边框化的问题。
技术问题
[0005] 本申请的目的在于提供一种显示装置及其驱动电路和方法， 旨在解决现有 LCD 的 GOA电路存在不利于 LCD的窄边框化的问题。
问题的解决方案
技术解决方案
[0006] 本申请提供一种驱动电路， 用于驱动显示面板， 包括： [0007] n个级联的栅极驱动单元， n为大于 2的正整数； 其中， 第 n个栅极驱动单元包括
[0008] 输入模块， 用于接收第 n-2级栅极驱动单元输出的栅极扫描信号 Gn-2， 并根据 所述栅极扫描信号 Gn-2， 将控制端电压信号 Qn拉高至第一高电平；
[0009] 上拉模块， 用于接收所述第 n-2级栅极驱动单元的吋钟信号 CLKn-2、 第 n-1级栅 极驱动单元的吋钟信号 CLKn-1， 以及所述第 n-1级栅极驱动单元的控制端电压信 号 Qn-1， 并根据所述吋钟信号 CLKn-2、 所述吋钟信号 CLKn-1以及所述控制端电 压信号 Qn-1， 将所述控制端电压信号 Qn从第一高电平拉高至第二高电平；
[0010] 输出模块， 用于接收吋钟信号 CLKn， 并根据所述吋钟信号 CLKn将所述控制端 电压信号 Qn从第二高电平耦合至第三高电平， 且根据耦合后的控制端电压信号 Q n与所述吋钟信号 CLKn输出栅极扫描信号 Gn;
[0011] 反馈模块， 用于接收反馈信号， 并根据所述反馈信号将所述耦合后的控制端电 压信号 Qn拉低；
[0012] 控制模块， 用于控制所述下拉维持模块维持所述控制端电压信号 Qn的低电压。
[0013] 本申请的另一目的还在于提供一种显示装置， 所述显示装置包括：
[0014] 背光模组、 显示面板以及控制装置， 所述背光模组用于为所述显示面板提供光 源， 所述控制装置包括驱动电路， 所述驱动电路用于驱动所述显示面板， 所述 驱动电路包括：
[0015] n个级联的栅极驱动单元， n为大于 2的正整数； 其中， 第 n个栅极驱动单元包括
[0016] 输入模块， 用于接收第 n-2级栅极驱动单元输出的栅极扫描信号 Gn-2， 并根据 所述栅极扫描信号 Gn-2， 将控制端电压信号 Qn拉高至第一高电平；
[0017] 上拉模块， 用于接收所述第 n-2级栅极驱动单元的吋钟信号 CLKn-2、 第 n-1级栅 极驱动单元的吋钟信号 CLKn-1， 以及所述第 n-1级栅极驱动单元的控制端电压信 号 Qn-1， 并根据所述吋钟信号 CLKn-2、 所述吋钟信号 CLKn-1以及所述控制端电 压信号 Qn-1， 将所述控制端电压信号 Qn从第一高电平拉高至第二高电平；
[0018] 输出模块， 用于接收吋钟信号 CLKn, 并根据所述吋钟信号 CLKn将所述控制端 电压信号 Qn从第二高电平耦合至第三高电平， 且根据耦合后的控制端电压信号 Q n与所述吋钟信号 CLKn输出栅极扫描信号 Gn;
[0019] 反馈模块， 用于接收反馈信号， 并根据所述反馈信号将所述耦合后的控制端电 压信号 Qn拉低；
[0020] 控制模块， 用于控制所述下拉维持模块维持所述控制端电压信号 Qn的低电压。
[0021] 本申请的又一目的还在于提供一种基于上述驱动电路的驱动方法， 所述驱动方 法包括：
[0022] 利用所述输入模块接收第 n-2级栅极驱动单元输出的栅极扫描信号 Gn-2， 并根 据所述栅极扫描信号 Gn-2， 将所述输出模块的控制端电压信号 Qn拉高至第一高 电平；
[0023] 禾 lj用所述上拉模块接收所述第 n-2级栅极驱动单元的吋钟信号 CLKn-2、 第 n-1级 栅极驱动单元的吋钟信号 CLKn-1， 以及所述第 n-1级栅极驱动单元的控制端电压 信号 Qn-1， 并根据所述吋钟信号 CLKn-2、 所述吋钟信号 CLKn-1以及所述控制端 电压信号 Qn-1， 将所述控制端电压信号 Qn从第一高电平拉高至第二高电平；
[0024] 禾 lj用所述输出模块接收吋钟信号 CLKn， 并根据所述吋钟信号 CLKn将所述控制 端电压信号 Qn从第二高电平耦合至第三高电平， 且根据耦合后的控制端电压信 号 Qn与所述吋钟信号 CLKn输出栅极扫描信号 Gn;
[0025] 利用所述反馈模块接收反馈信号， 并根据所述反馈信号将所述耦合后的控制端 电压信号 Qn拉低；
[0026] 利用所述控制模块控制所述下拉维持模块维持所述控制端电压信号 Qn的低电压 发明的有益效果
有益效果
[0027] 本申请通过采用包括输入模块、 输出模块、 控制模块、 下拉维持模块、 反馈模 块以及上拉模块的驱动电路， 使得输入模块接收第 n-2级栅极驱动单元输出的栅 极扫描信号 Gn-2， 并根据栅极扫描信号 Gn-2将输出模块的控制端电压信号 Qn拉 高至第一高电平， 上拉模块接收第 n-2级栅极驱动单元的吋钟信号 CLKn-2、 第 n- 1级栅极驱动单元的吋钟信号 CLKn-1以及第 n-1级栅极驱动单元的控制端电压信 号 Qn-1， 并根据吋钟信号 CLKn-2、 吋钟信号 CLKn-1以及控制端电压信号 Qn-1将 控制端电压信号 Qn从第一高电平拉高至第二高电平， 输出模块接收吋钟信号 CL Kn， 并根据吋钟信号 CLKn将控制端电压信号 Qn从第二高电平耦合至第三高电平 ， 且根据耦合后的控制端电压信号 Qn与吋钟信号 CLKn输出栅极扫描信号 Gn， 反 馈模块接收反馈信号， 并根据反馈信号将耦合后的控制端电压信号 Qn拉低， 控 制模块控制下拉维持模块维持控制端电压信号 Qn的低电压， 以此将控制端电压 信号 Qn的电平进行三次拉升， 增强了控制端电压信号 Qn的强度， 解决了现有 LC D的 GOA电路存在不利于 LCD的窄边框化的问题。
对附图的简要说明
附图说明
[0028] 图 1是本申请一实施例所提供的驱动电路的模块结构示意图；
[0029] 图 2是本申请另一实施例所提供的驱动电路的模块结构示意图；
[0030] 图 3是本申请一实施例所提供的驱动电路的电路结构示意图；
[0031 ] 图 4是本申请一实施例所提供的驱动电路的工作吋序示意图；
[0032] 图 5是本申请一实施例所提供的显示装置的模块结构示意图；
[0033] 图 6是本申请一实施例所提供的驱动方法的流程示意图。
本发明的实施方式
[0034] 为了使本申请的目的、 技术方案及优点更加清楚明白， 以下结合附图及实施例 ， 对本申请进行进一步详细说明。 应当理解， 此处所描述的具体实施例仅仅用 以解释本申请， 并不用于限定本申请。
[0035] 以下结合具体附图对本申请的实现进行详细的描述：
[0036] 图 1示出了本申请一实施例所提供的驱动电路的模块结构， 为了便于说明， 仅 示出了与本实施例相关的部分， 详述如下：
[0037] 如图 1所示， 本实施例所提供的驱动电路用于驱动显示面板， 具体用于驱动显 示面板的栅极扫描线。
[0038] 其中， 驱动电路包括 n个级联的栅极驱动单元 1 (图中以一个为例） ， n为大于 2 的正整数， 第 n个栅极驱动单元 1包括输入模块 10、 输出模块 11、 控制模块 12、 下拉维持模块 13、 反馈模块 14以及上拉模块 15。 [0039] 具体的， 输入模块 10， 用于接收第 n-2级栅极驱动单元输出的栅极扫描信号 Gn-
2， 并根据栅极扫描信号 Gn-2， 将控制端电压信号 Qn拉高至第一高电平。
[0040] 上拉模块 15， 用于接收第 n-2级栅极驱动单元的吋钟信号 CLKn-2、 第 n-1级栅极 驱动单元的吋钟信号 CLKn-1， 以及第 n-1级栅极驱动单元的控制端电压信号 Qn-1
， 并根据吋钟信号 CLKn-2、 吋钟信号 CLKn-1以及控制端电压信号 Qn-1， 将控制 端电压信号 Qn从第一高电平拉高至第二高电平。
[0041] 输出模块 11， 用于接收吋钟信号 CLKn， 并根据吋钟信号 CLKn将控制端电压信 号 Qn从第二高电平耦合至第三高电平， 且根据耦合后的控制端电压信号 Qn与吋 钟信号 CLKn输出栅极扫描信号 Gn。
[0042] 反馈模块 14， 用于接收反馈信号， 并根据反馈信号将耦合后的控制端电压信号
Qn拉低。
[0043] 控制模块 12， 用于控制下拉维持模块 13维持控制端电压信号 Qn的低电压。
[0044] 需要说明的是， 在本申请实施例中， 由于本申请实施例提供的驱动电路同样采 用 GOA电路实现， 只是其内部的具体电路结构相较于现有的 GOA电路有所改变 ， 因此其具有 GOA电路的所有优点， 并且驱动电路中的 n个栅极驱动单元 1的电 路结构均相同， 此处仅以一个实施例进行说明； 此外， 本申请中的控制模块 12 和下拉维持模块 13可采用现有的控制电路和下拉维持电路实现， 其只需保证控 制端电压信号 Qn在被拉低之后维持低电平即可， 此处不对其结构和工作原理进 行详细描述。
[0045] 在一个实施例中， 作为本申请一可选的实施方式， 如图 2所示， 上拉模块 15包 括上拉单元 150与上拉控制单元 151。
[0046] 具体的， 上拉单元 150接收吋钟信号 CLKn-2与吋钟信号 CLKn-1 , 并根据吋钟信 号 CLKn-2与吋钟信号 CLKn-1生成第一上拉信号至上拉控制单元 151， 上拉控制 单元 151接收控制端电压信号 Qn-1， 并根据控制端电压信号 Qn-1与第一上拉信号 生成第二上拉信号 Pun- 1， 以将控制端电压信号 Qn从第一高电平拉高至第二高电 平。
[0047] 在一个实施例中， 作为本申请一可选的实施方式， 如图 3所示， 上拉单元 150包 括第一幵关元件 Ql， 第一幵关元件 Q1的输入端接收吋钟信号 CLKn-2， 第一幵关 元件 Ql的控制端接收吋钟信号 CLKn-l， 第一幵关元件 Q1根据吋钟信号 CLKn-2 与吋钟信号 CLKn-1生成第一上拉信号， 第一幵关元件 Q1的输出端将第一上拉信 号输出至上拉控制单元 151。
[0048] 具体实施吋， 第一幵关元件 Q1可以采用 NMOS晶体管实现， 该 NMOS晶体管的 栅极、 漏极以及源极分别为第一幵关元件 Q1的控制端、 输入端以及输出端， 可 以理解的是， 第一幵关元件 Q1也可以采用 PMOS晶体管实现， 此处不作具体限制 ， 而当采用 PMOS晶体管实现吋， 该 PMOS晶体管的栅极、 源极以及漏极分别为 第一幵关元件 Q1的控制端、 输入端以及输出端。
[0049] 在一个实施例中， 作为本申请一可选的实施方式， 如图 3所示， 上拉控制单元 1 51包括第二幵关元件 Q2， 第二幵关元件 Q2的输入端接收第一上拉信号， 第二幵 关元件 Q2的控制端接收控制端电压信号 Qn-1， 第二幵关元件 Q2根据第一上拉信 号与控制端电压信号 Qn-1生成第二上拉信号 Pun-1。
[0050] 具体实施吋， 第二幵关元件 Q2可以采用 NMOS晶体管实现， 该 NMOS晶体管的 栅极、 漏极以及源极分别为第二幵关元件 Q2的控制端、 输入端以及输出端， 可 以理解的是， 第二幵关元件 Q2也可以采用 PMOS晶体管实现， 此处不作具体限制 ， 而当采用 PMOS晶体管实现吋， 该 PMOS晶体管的栅极、 源极以及漏极分别为 第二幵关元件 Q2的控制端、 输入端以及输出端。
[0051] 在一个实施例中， 作为本申请一可选的实施方式， 如图 3所示， 输入模块 10包 括晶体管 Q3， 该晶体管 Q3的控制端和输入端共接， 并接收栅极扫描信号 Gn-2， 该晶体管 Q3的输出端与输出模块 11的控制端连接； 需要说明的是， 在本申请实 施例中， 晶体管 Q3可以为 NMOS晶体管， 该 NMOS晶体管的栅极、 漏极以及源 极分别为晶体管 Q3的控制端、 输入端以及输出端， 可以理解的是， 晶体管 Q3也 可以是 PMOS晶体管， 此处不作具体限制。
[0052] 在一个实施例中， 作为本申请一可选的实施方式， 如图 3所示， 输出模块 11包 括晶体管 Q4， 该晶体管 Q4的控制端为输出模块 11的控制端， 该晶体管 Q4的输入 端接收吋钟信号 CLKn， 该晶体管 Q4的输出端输出栅极扫描信号 Gn; 需要说明的 是， 在本申请实施例中， 晶体管 Q4为 NMOS晶体管， 该 NMOS晶体管的栅极、 漏极以及源极分别为晶体管 Q4的控制端、 输入端以及输出端， 可以理解的是， 晶体管 Q4也可以是 PMOS晶体管， 此处不作具体限制。
[0053] 在一个实施例中， 作为本申请一可选的实施方式， 如图 3所示， 反馈模块 14包 括晶体管 Q5和晶体管 Q6。
[0054] 具体的， 晶体管 Q5的控制端和晶体管 Q6的控制端接收反馈信号 FB， 晶体管 Q5 的输入端和晶体管 Q4的输出端连接， 晶体管 Q6的输入端和晶体管 Q4的控制端连 接， 晶体管 Q5和晶体管 Q6的输出端均接收低电平 VSS。
[0055] 需要说明的是， 在本申请实施例中， 反馈信号 FB可以采用第 n-2级栅极驱动单 元输出的栅极扫描信号 Gn-2实现， 也可以采用第 n-1级栅极驱动单元输出的栅极 扫描信号 Gn-1实现， 此处不作具体限制， 其只需实现将耦合后的控制端电压信 号 Qn拉低的目的即可； 此外， 晶体管 Q5和晶体管 Q6均为 NMOS晶体管， 该 NMO S晶体管的栅极、 漏极以及源极分别为晶体管 Q5和晶体管 Q6的控制端、 输入端 以及输出端， 可以理解的是， 晶体管 Q5和晶体管 Q6也可以是 PMOS晶体管， 此 处不作具体限制。
[0056] 下面以图 3所示的电路和图 4所示的吋序图为例， 对本申请提供的驱动电路的工 作原理作具体说明， 详述如下：
[0057] 需要说明的是， 驱动电路的每一个栅极驱动单元自接收到栅极扫描信号 Gn-2起 到输出栅极扫描信号 Gn的期间， 即图 4所示的 tl-t3， 称之为扫描期间， 其余吋间 称为非扫描期间， 而扫描期间又分为预充电期间与输出脉冲期间， 其中， tl为第 一预充电吋间， t2为第二预充电吋间， t3为输出脉冲吋间。
[0058] 具体的， 在吋段 tl， 当晶体管 Q3的控制端和输入端接收高电平的栅极扫描信号 Gn-2吋， 晶体管 Q3将高电平的栅极扫描信号 Gn-2传送至晶体管 Q4的控制端， 使 得晶体管 Q4的控制端电压 Qn拉高至第一高电平， 实现对晶体管 Q4控制端的第一 次充电， 即实现对栅极驱动单元的 Q点的第一次预充电， 此吋晶体管 Q4导通， 从 而将低电平的吋钟信号 CLKn输出至输出端， 所以栅极扫描信号 Gn处于低电平。
[0059] 在吋段 t2， 当晶体管 Q1的控制端接收高电平的吋钟信号 CLKn-1吋， 晶体管 Q1 导通， 从而将输入端接收的高电平的吋钟信号 CLKn-2输出至晶体管 Q2的输入端 ， 即晶体管 Q1输出第一上拉信号至晶体管 Q2; 当晶体管 Q2的控制端接收高电平 的控制端电压信号 Qn-1吋， 晶体管 Q2导通， 并将高电平的第一上拉信号传送至 晶体管 Q4的控制端， 即晶体管 Q2输出第二上拉信号至晶体管 Q4， 以使晶体管 Q4 的控制端电压 Qn从第一高电平拉高至第二高电平， 实现对晶体管 Q4控制端的第 二次充电， 即实现对栅极驱动单元的 Q点的第二次预充电， 此吋晶体管 Q4导通， 从而将低电平的吋钟信号 CLKn输出至输出端， 所以栅极扫描信号 Gn处于低电平
[0060] 在吋段 t3， 由于在吋段 t2吋晶体管 Q4的控制端为高电平， 因此， 此吋晶体管 Q1 持续导通， 当晶体管 Q4的输入端接收高电平的吋钟信号 CLKn吋， 晶体管 Q4根据 高电平的吋钟信号 CLKn将控制端电压 Qn从第二高电平耦合至第三高电平， 即将 栅极驱动单元的 Q点电压再次拉高， 同吋晶体管 Q4将高电平的吋钟信号 CLKn输 出至输出端， 所以栅极扫描信号 Gn处于高电平。
[0061] 需要说明的是， 在本实施例中， 通过对栅极驱动单元的 Q点的第一次预充电、 第二次预充电以及耦合处理， 使得 Q点电压从第一高电平拉高至第二高电平， 从 第二高电平拉高至第三高电平， 实现了 Q点波形的拉高， 进而增强了 Q点信号强 度， 有利于 LCD的窄边框化。
[0062] 在吋段 t4， 晶体管 Q1-Q3皆不导通， 当晶体管 Q5和晶体管 Q6接收高电平的反馈 信号 FB (图中未示出） 吋， 晶体管 Q6根据高电平的反馈信号 FB导通， 并将控制 端电压信号 Qn从第三高电平拉低， 晶体管 Q4截止， 同吋， 晶体管 Q5根据高电平 的反馈信号 FB导通， 并将输出端的扫描控制信号 Gn从高电平拉低至低电平， 所 以此吋扫描控制信号 Gn处于低电平； 需要说明的是， 在本实施例中， 晶体管 Q6 对控制端电压信号 Qn的拉低分为两个过程， 该两个拉低过程与现有技术相同， 此处不再赘述。
[0063] 在吋段 t4之后， 控制模块 12和下拉维持模块 13工作， 控制模块 12控制下拉维持 模块 13维持控制端电压信号 Qn的低电平， 从而使得晶体管 Q4—直处于截止状态 ， 进而使得在吋段 t4后， 栅极扫描单元 1输出的栅极扫描信号 Gn—直处于低电平 ， 从而防止了栅极扫描信号 Gn在下一个高电平的吋钟信号 CLKn来临吋进行跳变 ， 保证了对 LCD栅极线的正常扫描。
[0064] 图 5示出了本申请一实施例所提供的显示装置 100， 该显示装置 100包括背光模 组 2、 显示面板 3以及包括上述驱动电路 1的控制装置 4; 其中， 背光模组 2用于为 显示面板 3提供亮度与分布均匀的光源， 控制装置 4包括驱动电路 （图中未示出 ， 请参考图 1) ， 该驱动电路用于驱动显示面板 3， 并且驱动电路包括：
[0065] n个级联的栅极驱动单元， n为大于 2的正整数； 其中， 第 n个栅极驱动单元包括
[0066] 输入模块， 用于接收第 n-2级栅极驱动单元输出的栅极扫描信号 Gn-2， 并根据 所述栅极扫描信号 Gn-2， 将控制端电压信号 Qn拉高至第一高电平；
[0067] 上拉模块， 用于接收所述第 n-2级栅极驱动单元的吋钟信号 CLKn-2、 第 n-1级栅 极驱动单元的吋钟信号 CLKn-1， 以及所述第 n-1级栅极驱动单元的控制端电压信 号 Qn-1， 并根据所述吋钟信号 CLKn-2、 所述吋钟信号 CLKn-1以及所述控制端电 压信号 Qn-1， 将所述控制端电压信号 Qn从第一高电平拉高至第二高电平；
[0068] 输出模块， 用于接收吋钟信号 CLKn， 并根据所述吋钟信号 CLKn将所述控制端 电压信号 Qn从第二高电平耦合至第三高电平， 且根据耦合后的控制端电压信号 Q n与所述吋钟信号 CLKn输出栅极扫描信号 Gn;
[0069] 反馈模块， 用于接收反馈信号， 并根据所述反馈信号将所述耦合后的控制端电 压信号 Qn拉低；
[0070] 控制模块， 用于控制所述下拉维持模块维持所述控制端电压信号 Qn的低电压。
[0071] 需要说明的是， 由于本申请实施例所提供的显示装置 100的驱动电路和图 1至图 4所的驱动电路相同， 因此， 本申请实施例所提供的显示装置 100中的驱动电路 的具体工作原理， 可参考前述关于图 1至图 4的详细描述， 此处不再赘述。
[0072] 此外， 本申请实施例所提供的显示装置 100可以为任意类型的显示装置， 例如 液晶显示装置 （Liquid Crystal Display , LCD) 、 有机电激光显示 （Organic Electroluminesence Display , OLED) 显示装置、 量子点发光二极管 (Quantum Dot Light Emitting Diodes , QLED) 显示装置或曲面显示装置等。
[0073] 图 6示出了本申请一实施例提供的驱动方法的实现流程， 为了便于说明， 仅示 出了与本申请实施例相关的部分， 详述如下：
[0074] 如图 6所示， 本申请实施例提供的驱动方法包括：
[0075] S61 : 利用输入模块接收第 n-2级栅极驱动单元输出的栅极扫描信号 Gn-2， 并根 据栅极扫描信号 Gn-2， 将输出模块的控制端电压信号 Qn拉高至第一高电平。 [0076] S62: 利用上拉模块接收第 n-2级栅极驱动单元的吋钟信号 CLKn-2、 第 n-1级栅 极驱动单元的吋钟信号 CLKn-1， 以及第 n-1级栅极驱动单元的控制端电压信号 Qn -1， 并根据吋钟信号 CLKn-2、 吋钟信号 CLKn-1以及控制端电压信号 Qn-1， 将控 制端电压信号 Qn从第一高电平拉高至第二高电平。
[0077] S63: 利用输出模块接收吋钟信号 CLKn， 并根据吋钟信号 CLKn将控制端电压 信号 Qn从第二高电平耦合至第三高电平， 且根据耦合后的控制端电压信号 Qn与 吋钟信号 CLKn输出栅极扫描信号 Gn。
[0078] S64: 利用反馈模块接收反馈信号， 并根据反馈信号将耦合后的控制端电压信 号 Qn拉低。
[0079] S65: 利用控制模块控制下拉维持模块维持控制端电压信号 Qn的低电压。
[0080] 在一个实施例中， 由于上拉模块包括上拉单元与上拉控制单元， 因此， 利用上 拉模块接收第 n-2级栅极驱动单元的吋钟信号 CLKn-2、 第 n-1级栅极驱动单元的 吋钟信号 CLKn-1， 以及第 n-1级栅极驱动单元的控制端电压信号 Qn-1， 并根据吋 钟信号 CLKn-2、 吋钟信号 CLKn-1以及控制端电压信号 Qn-1， 将控制端电压信号
Qn从第一高电平拉高至第二高电平具体为：
[0081] 利用上拉单元接收吋钟信号 CLKn-2与吋钟信号 CLKn-1， 并根据吋钟信号 CLKn
-2与吋钟信号 CLKn-1生成第一上拉信号至上拉控制单元；
[0082] 利用上拉控制单元接收控制端电压信号 Qn-1， 并根据控制端电压信号 Qn-1与第 一上拉信号生成第二上拉信号， 以将控制端电压信号 Qn从第一高电平拉高至第 二高电平。
[0083] 需要说明的是， 本申请实施例提供的驱动方法是基于图 1至图 4所示的驱动电路 实现的， 因此， 关于本申请实施例提供的驱动方法的具体工作原理， 可参考图 1 至图 4中驱动电路的相关描述， 此处不再赘述。
[0084] 在本申请中， 通过采用包括输入模块、 输出模块、 控制模块、 下拉维持模块、 反馈模块以及上拉模块的驱动电路， 使得输入模块接收第 n-2级栅极驱动单元输 出的栅极扫描信号 Gn-2， 并根据栅极扫描信号 Gn-2将输出模块的控制端电压信 号 Qn拉高至第一高电平， 上拉模块接收第 n-2级栅极驱动单元的吋钟信号 CLKn-2 、 第 n-1级栅极驱动单元的吋钟信号 CLKn-1以及第 n-1级栅极驱动单元的控制端 电压信号 Qn-1， 并根据吋钟信号 CLKn-2、 吋钟信号 CLKn-1以及控制端电压信号 Qn-1将控制端电压信号 Qn从第一高电平拉高至第二高电平， 输出模块接收吋钟 信号 CLKn， 并根据吋钟信号 CLKn将控制端电压信号 Qn从第二高电平耦合至第 三高电平， 且根据耦合后的控制端电压信号 Qn与吋钟信号 CLKn输出栅极扫描信 号 Gn， 反馈模块接收反馈信号， 并根据反馈信号将耦合后的控制端电压信号 Qn 拉低， 控制模块控制下拉维持模块维持控制端电压信号 Qn的低电压， 以此将控 制端电压信号 Qn的电平进行三次拉升， 增强了控制端电压信号 Qn的强度， 解决 了现有 LCD的 GOA电路存在不利于显示面板的窄边框化的问题。
以上所述仅为本申请的较佳实施例而已， 并不用以限制本申请， 凡在本申请的 精神和原则之内所作的任何修改、 等同替换和改进等， 均应包含在本申请的保 护范围之内。

Claims

权利要求书
[权利要求 1] 一种驱动电路， 用于驱动显示面板， 其中， 所述驱动电路包括： n个级联的栅极驱动单元， n为大于 2的正整数； 其中， 第 n个栅极驱动 单元包括：
输入模块， 用于接收第 n-2级栅极驱动单元输出的栅极扫描信号 Gn-2 ， 并根据所述栅极扫描信号 Gn-2， 将控制端电压信号 Qn拉高至第一 高电平；
上拉模块， 用于接收所述第 n-2级栅极驱动单元的吋钟信号 CLKn-2、 第 n-1级栅极驱动单元的吋钟信号 CLKn-1， 以及所述第 n-1级栅极驱动 单元的控制端电压信号 Qn-1， 并根据所述吋钟信号 CLKn-2、 所述吋 钟信号 CLKn-1以及所述控制端电压信号 Qn-1， 将所述控制端电压信 号 Qn从第一高电平拉高至第二高电平；
输出模块， 用于接收吋钟信号 CLKn， 并根据所述吋钟信号 CLKn将所 述控制端电压信号 Qn从第二高电平耦合至第三高电平， 且根据耦合 后的控制端电压信号 Qn与所述吋钟信号 CLKn输出栅极扫描信号 Gn; 反馈模块， 用于接收反馈信号， 并根据所述反馈信号将所述耦合后的 控制端电压信号 Qn拉低；
控制模块， 用于控制所述下拉维持模块维持所述控制端电压信号 Qn 的低电压。
[权利要求 2] 根据权利要求 1所述的驱动电路， 其中， 所述上拉模块包括：
上拉单元， 用于接收所述吋钟信号 CLKn-2与所述吋钟信号 CLKn-1， 并根据所述吋钟信号 CLKn-2与所述吋钟信号 CLKn-1生成第一上拉信 号至所述上拉控制单元；
上拉控制单元， 用于接收所述控制端电压信号 Qn-1， 并根据所述控制 端电压信号 Qn-1与所述第一上拉信号生成第二上拉信号， 以将所述控 制端电压信号 Qn从第一高电平拉高至第二高电平。
[权利要求 3] 根据权利要求 2所述的驱动电路， 其中， 所述上拉单元包括第一幵关 元件； 所述第一幵关元件的输入端接收所述吋钟信号 CLKn-2， 所述第一幵 关元件的控制端接收所述吋钟信号 CLKn-1；
所述第一幵关元件根据所述吋钟信号 CLKn-2与所述吋钟信号 CLKn-1
， 生成所述第一上拉信号， 所述第一幵关元件的输出端将所述第一上 拉信号输出至所述上拉控制单元。
[权利要求 4] 根据权利要求 2所述的驱动电路， 其中， 所述上拉控制单元包括第二 幵关元件；
所述第二幵关元件的输入端接收所述第一上拉信号， 所述第二幵关元 件的控制端接收所述控制端电压信号 Qn-1；
所述第二幵关元件根据所述第一上拉信号与所述控制端电压信号 Qn-1 生成所述第二上拉信号。
[权利要求 5] 根据权利要求 3所述的驱动电路， 其中， 所述第一幵关元件为第一晶 体管， 所述第一晶体管的栅极、 漏极以及源极分别为所述第一幵关元 件的控制端、 输入端以及输出端。
[权利要求 6] 根据权利要求 4所述的驱动电路， 其中， 所述第二幵关元件为第二晶 体管， 所述第二晶体管的栅极和漏极分别为所述第二幵关元件的控制 端与输入端。
[权利要求 7] —种显示装置， 其中， 所述显示装置包括：
背光模组、 显示面板以及控制装置， 所述背光模组用于为所述显示面 板提供光源， 所述控制装置包括驱动电路， 所述驱动电路用于驱动所 述显示面板， 所述驱动电路包括：
n个级联的栅极驱动单元， n为大于 2的正整数； 其中， 第 n个栅极驱动 单元包括：
输入模块， 用于接收第 n-2级栅极驱动单元输出的栅极扫描信号 Gn-2 ， 并根据所述栅极扫描信号 Gn-2， 将控制端电压信号 Qn拉高至第一 高电平；
上拉模块， 用于接收所述第 n-2级栅极驱动单元的吋钟信号 CLKn-2、 第 n-1级栅极驱动单元的吋钟信号 CLKn-1， 以及所述第 n-1级栅极驱动 单元的控制端电压信号 Qn-1， 并根据所述吋钟信号 CLKn-2、 所述吋 钟信号 CLKn-1以及所述控制端电压信号 Qn-1， 将所述控制端电压信 号 Qn从第一高电平拉高至第二高电平；
输出模块， 用于接收吋钟信号 CLKn， 并根据所述吋钟信号 CLKn将所 述控制端电压信号 Qn从第二高电平耦合至第三高电平， 且根据耦合 后的控制端电压信号 Qn与所述吋钟信号 CLKn输出栅极扫描信号 Gn; 反馈模块， 用于接收反馈信号， 并根据所述反馈信号将所述耦合后的 控制端电压信号 Qn拉低；
控制模块， 用于控制所述下拉维持模块维持所述控制端电压信号 Qn 的低电压。
[权利要求 8] 根据权利要求 7所述的显示装置， 其中， 所述上拉模块包括：
上拉单元， 用于接收所述吋钟信号 CLKn-2与所述吋钟信号 CLKn-1， 并根据所述吋钟信号 CLKn-2与所述吋钟信号 CLKn-1生成第一上拉信 号至所述上拉控制单元；
上拉控制单元， 用于接收所述控制端电压信号 Qn-1， 并根据所述控制 端电压信号 Qn-1与所述第一上拉信号生成第二上拉信号， 以将所述控 制端电压信号 Qn从第一高电平拉高至第二高电平。
[权利要求 9] 根据权利要求 8所述的显示装置， 其中， 所述上拉单元包括第一幵关 元件；
所述第一幵关元件的输入端接收所述吋钟信号 CLKn-2， 所述第一幵 关元件的控制端接收所述吋钟信号 CLKn-1；
所述第一幵关元件根据所述吋钟信号 CLKn-2与所述吋钟信号 CLKn-1
， 生成所述第一上拉信号， 所述第一幵关元件的输出端将所述第一上 拉信号输出至所述上拉控制单元。
[权利要求 10] 根据权利要求 8所述的显示装置， 其中， 所述上拉控制单元包括第二 幵关元件；
所述第二幵关元件的输入端接收所述第一上拉信号， 所述第二幵关元 件的控制端接收所述控制端电压信号 Qn-1； 所述第二幵关元件根据所述第一上拉信号与所述控制端电压信号 Qn-1 生成所述第二上拉信号。
[权利要求 11] 根据权利要求 9所述的显示装置， 其中， 所述第一幵关元件为第一晶 体管， 所述第一晶体管的栅极、 漏极以及源极分别为所述第一幵关元 件的控制端、 输入端以及输出端。
[权利要求 12] 根据权利要求 10所述的显示装置， 其中， 所述第二幵关元件为第二晶 体管， 所述第二晶体管的栅极和漏极分别为所述第二幵关元件的控制 端与输入端。
[权利要求 13] —种基于权利要求 1所述的驱动电路的驱动方法， 其中， 所述驱动方 法包括：
利用所述输入模块接收第 n-2级栅极驱动单元输出的栅极扫描信号 Gn- 2， 并根据所述栅极扫描信号 Gn-2， 将所述输出模块的控制端电压信 号 Qn拉高至第一高电平；
禾 1J用所述上拉模块接收所述第 n-2级栅极驱动单元的吋钟信号 CLKn-2 、 第 n-1级栅极驱动单元的吋钟信号 CLKn-l， 以及所述第 n-1级栅极驱 动单元的控制端电压信号 Qn-1， 并根据所述吋钟信号 CLKn-2、 所述 吋钟信号 CLKn-1以及所述控制端电压信号 Qn-1， 将所述控制端电压 信号 Qn从第一高电平拉高至第二高电平；
禾 1J用所述输出模块接收吋钟信号 CLKn， 并根据所述吋钟信号 CLKn将 所述控制端电压信号 Qn从第二高电平耦合至第三高电平， 且根据耦 合后的控制端电压信号 Qn与所述吋钟信号 CLKn输出栅极扫描信号 Gn 利用所述反馈模块接收反馈信号， 并根据所述反馈信号将所述耦合后 的控制端电压信号 Qn拉低；
利用所述控制模块控制所述下拉维持模块维持所述控制端电压信号 Q n的低电压。
[权利要求 14] 根据权利要求 13所述的驱动方法， 其中， 所述上拉模块包括：
上拉单元和上拉控制单元； 所述利用上拉模块接收所述第 n-2级栅极驱动单元的吋钟信号 CLKn-2 、 第 n-1级栅极驱动单元的吋钟信号 CLKn-1， 以及所述第 n-1级栅极驱 动单元的控制端电压信号 Qn-1， 并根据所述吋钟信号 CLKn-2、 所述 吋钟信号 CLKn-1以及所述控制端电压信号 Qn-1， 将所述控制端电压 信号 Qn从第一高电平拉高至第二高电平为：
利用所述上拉单元接收所述吋钟信号 CLKn-2与所述吋钟信号 CLKn-1 ， 并根据所述吋钟信号 CLKn-2与所述吋钟信号 CLKn-1生成第一上拉 信号至所述上拉控制单元；
利用所述上拉控制单元接收所述控制端电压信号 Qn-1， 并根据所述控 制端电压信号 Qn-1与所述第一上拉信号生成第二上拉信号， 以将所述 控制端电压信号 Qn从第一高电平拉高至第二高电平。
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