WO2018158341A1 - Verfahren zum befestigen eines halbleiterchips auf einem leiterrahmen und elektronisches bauelement - Google Patents

Verfahren zum befestigen eines halbleiterchips auf einem leiterrahmen und elektronisches bauelement Download PDF

Info

Publication number
WO2018158341A1
WO2018158341A1 PCT/EP2018/054975 EP2018054975W WO2018158341A1 WO 2018158341 A1 WO2018158341 A1 WO 2018158341A1 EP 2018054975 W EP2018054975 W EP 2018054975W WO 2018158341 A1 WO2018158341 A1 WO 2018158341A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
indium
semiconductor chip
nickel
tin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2018/054975
Other languages
English (en)
French (fr)
Inventor
Mathias Wendt
Klaus Müller
Laurent Tomasini
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Priority to US16/489,726 priority Critical patent/US11127602B2/en
Priority to CN201880015303.7A priority patent/CN110352502B/zh
Publication of WO2018158341A1 publication Critical patent/WO2018158341A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0235—Method for mounting laser chips
    • H01S5/02355—Fixing laser chips on mounts
    • H01S5/0237—Fixing laser chips on mounts by soldering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/018—Bonding of wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/66—Conductive materials thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H10W72/07336—Soldering or alloying
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07351—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting
    • H10W72/07355—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting changes in materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/321—Structures or relative sizes of die-attach connectors
    • H10W72/322—Multilayered die-attach connectors, e.g. a coating on a top surface of a core
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
    • H10W72/3528—Intermetallic compounds
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/353—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink

Definitions

  • the invention relates to a method for attaching a semiconductor chip to a leadframe and electronic component.
  • the semiconductor chips are used in the manufacture of
  • soldering temperature is in the range of 300 ° C. Due to the high soldering temperature and the
  • the object of at least one embodiment of the present invention is to provide a method for attaching a To indicate semiconductor chips on a lead frame, which is improved over the prior art. Another object is to provide an electronic component.
  • a method for mounting a semiconductor chip on a leadframe comprises the following method steps, preferably in the order given:
  • a connection layer sequence is formed from the metallization layer sequence and the solder metal layer sequence.
  • That one layer or one element is arranged “on” or “above” another layer or element or Here, and in the following, it can mean that the one layer or the one element is arranged directly in direct mechanical and / or electrical contact with the other layer or the other element.
  • the one layer or the one element is arranged indirectly on or above the other layer or the other element.
  • further layers and / or elements can then be arranged between the one or the other layer or between the one or the other element.
  • the solder metal layer sequence comprises a first metallic layer, a barrier layer arranged above the first metallic layer, and a second metallic layer arranged between the barrier layer and the semiconductor chip.
  • the solder metal layer sequence can also consist of the first metallic layer, the barrier layer and the second metallic layer.
  • the solder metal layer sequence comprises a first metallic layer
  • Indium or an indium-tin alloy a barrier layer disposed over the first metallic layer and an insulating layer between the barrier layer and the semiconductor chip
  • the first metallic layer preferably consists of indium or the indium-tin alloy.
  • the second metallic layer consists of gold.
  • the indium-tin alloy of the first metallic layer has the formula In x Sni_ x with 0 ⁇ x ⁇ 1, preferably with 0.5 -S x ⁇ 1.
  • the barrier layer is configured to first separate the metals of the first metallic layer, ie indium or indium and tin of the indium-tin alloy In x Sni_ x , from the gold of the second metallic layer, since both indium and the indium tin Alloy with gold already at
  • the barrier layer may also be referred to as a temporary diffusion barrier.
  • the barrier layer is preferred
  • the first metallic layer and the second metallic layer have no common interface. According to at least one embodiment, the
  • the nickel, titanium or platinum may be the metals or
  • the titanium compound may be, for example, Ti y W y _i or Ti z N z _i.
  • the barrier layer comprises or consists of the metals nickel,
  • Titanium or platinum, more preferably nickel are particularly advantageous because they react after melting the indium or indium-tin alloy in process step F) only slowly and with a time delay with the liquid indium or the liquid indium-tin alloy and thus a sufficient wetting of the
  • indium-tin alloy In x Sni_ x reduces the melting temperature in comparison to pure indium or pure tin.
  • Alloy Sno, 4sIno, 52 has a melting temperature of about 121 ° C.
  • Sno, 4sIno, 52 forms the eutectic. This makes it possible to keep the heating temperature lower than in known soldering. This leads to a reduction of tension due to the difference in thermal
  • the indium or the indium-tin alloy begins to melt.
  • the surface of the metallization layer sequence is wetted with the liquid indium or the liquid indium tin alloy and reacts with the material of the
  • the indium or the indium-tin alloy reacts with the material of the barrier layer, ie in particular nickel, titanium or platinum. Due to the existing barrier layer, a reaction of the indium or the indium-tin alloy with the gold of the second metallic layer is initially delayed. This ensures that the metallization layer sequence is sufficiently wetted by the liquid indium or indium tin alloy. This would not be guaranteed if the indium
  • a second intermetallic layer comprising or consisting of indium and the material of the barrier layer or indium, tin and the material of the barrier layer.
  • a first intermetallic layer forms from the
  • intermetallic layer still arranged the first metallic layer.
  • the remaining liquid indium or liquid indium-tin alloy diffuses through the second formed intermetallic layer into the second metallic layer and reacts with the gold to form a refractory, solid phase, here and in the
  • the third intermetallic layer comprises or consists of indium and gold or of indium, tin and gold.
  • Method step F a connection layer sequence between the leadframe and the semiconductor chip.
  • connection layer sequence the semiconductor chip is mounted on the lead frame.
  • the connection layer sequence comprises a first intermetallic layer, a second one
  • intermetallic layer over the lead frame, the second intermetallic layer over the first intermetallic layer and the third intermetallic layer over the second intermetallic layer.
  • Metallization layer sequence comprising a first layer arranged above the lead frame comprising or consisting of
  • the metallization layer sequence can also consist of the first layer.
  • the first intermetallic layer forming in method step F) may comprise or consist of indium and nickel or indium, tin and nickel according to this embodiment.
  • the first and second metallic layers may contain or consist of indium and nickel or indium, nickel and tin.
  • Metallization layer sequence comprises a first layer arranged above the lead frame comprising nickel and a second layer arranged above the first layer
  • the second layer can also be made of palladium
  • Metallization layer sequence a disposed over the first or the second layer third layer comprising gold.
  • the third layer can also be made of gold.
  • the first intermetallic layer forming in method step F) may comprise or consist of indium, gold, palladium and nickel or the indium, tin, gold, palladium and nickel according to this embodiment.
  • metallic layer has a layer thickness between 750 nm and 3 ym inclusive.
  • the layer thicknesses of the individual layers of the solder metal layer sequence and of the metallization layer sequence are coordinated with one another such that in
  • liquid indium or the liquid indium-tin alloy reacts with the gold of the second metallic layer of the solder metal layer sequence and the nickel of the first layer of the metallization layer sequence.
  • the liquid indium or the liquid indium-tin alloy reacts with the gold of the second metallic layer of the solder metal layer sequence and the nickel of the first layer of the metallization layer sequence.
  • Process step F) the first intermetallic layer, the second intermetallic layer and the third
  • the second metallic layer of the solder metal layer sequence has a
  • the first layer of the metallization layer sequence has a layer thickness of between 2 ⁇ m and 4 ⁇ m, for example 3 ⁇ m.
  • Layer of the metallization layer sequence on a layer thickness between 10 nm and 20 nm inclusive.
  • the third one is the third one
  • the third layer should not exceed a layer thickness of 5 nm to ensure that the refractory phase made of indium or the indium-tin alloy with gold does not become too thick and thus it can still be ensured that the liquid indium or the liquid indium-tin alloy to the nickel of the first layer of
  • the leadframe may comprise copper.
  • the semiconductor chip is a layer sequence with an active one
  • layer sequence is to be understood as meaning a layer sequence comprising more than one layer, for example a sequence of a p-doped and an n-doped semiconductor layer, wherein the layers are arranged one above the other and at least one active layer containing the electromagnetic radiation emitted.
  • the layer sequence can be used as an epitaxial layer sequence or as a radiation-emitting semiconductor chip with a
  • the layer sequence can be implemented, for example, on the basis of InGaAlN. InGaAlN-based semiconductor chips and
  • Semiconductor layer sequences are in particular those in which the epitaxially produced semiconductor layer sequence has a layer sequence of different individual layers
  • Semiconductor layer sequences which comprise at least one InGaAlN-based active layer can, for example, emit electromagnetic radiation in an ultraviolet to blue wavelength range.
  • the active semiconductor layer sequence can contain, in addition to the active layer, further functional layers and functional layers
  • Areas include, such as p- or n-doped
  • Charge carrier transport layers ie electron or
  • Barrier layers planarization layers, buffer layers, protective layers and / or electrodes and combinations thereof. Furthermore, for example, on a the
  • Semiconductor layer sequence may be applied one or more mirror layers.
  • the structures described here, the active layer or the further functional layers and regions, are those skilled in particular
  • the component is an optoelectronic component for generating radiation or light.
  • It is an electronic component comprising a
  • connection layer sequence is arranged between the semiconductor chip and the lead frame.
  • the semiconductor chip is over the
  • intermetallic layer over the lead frame, the second intermetallic layer over the first intermetallic layer and the third intermetallic layer over the second intermetallic layer.
  • Connecting layer sequence can also consist of the first, the second and the third intermetallic layer.
  • a first layer comprising or consisting of nickel is arranged between the lead frame and the connection layer sequence, in particular between the lead frame and the first intermetallic layer.
  • the first intermetallic layer of the interconnect layer sequence comprises indium and nickel; Indium, nickel and palladium; Indium, nickel, palladium and gold, indium, nickel and gold; Tin, indium and nickel; Tin, indium, nickel and palladium; Tin, indium,
  • the second intermetallic layer comprises indium and a titanium compound
  • the third intermetallic layer of the interconnect layer sequence comprises or consists of indium and gold or indium, tin and gold.
  • Adhesive layer arranged.
  • the adhesive layer may be one or more metallic layers.
  • the metal may, for example, be selected from a group comprising platinum, titanium and gold.
  • the semiconductor chip is arranged on a substrate.
  • the substrate may be, for example, a sapphire substrate.
  • FIGS. 1A to 1D schematically show a method for producing an electronic component
  • Figures 2 and 3 show dynamic Differenzkalometrie- diagrams.
  • FIG. 1A shows a semiconductor chip 1, above which a
  • Lot metal layer sequence 2 is arranged.
  • the solder metal layer sequence comprises a first metallic layer 2a, a barrier layer 2b arranged above the first metallic layer 2a and a second metallic layer 2c arranged above the barrier layer 2b.
  • the metallic layer 2a comprises or consists of indium or an indium-tin alloy of the formula In x Sni_ x with 0 ⁇ x -S 1.
  • the barrier layer 2b is made of nickel, titanium or platinum and the second metal layer 2c is made of gold.
  • the first metallic layer 2a has a layer thickness of between 750 nm and 3 ⁇ m
  • the barrier layer has a layer thickness of between 5 nm and 200 nm inclusive
  • the second metallic layer 2c has a layer thickness of between 500 nm to 2 ⁇ m.
  • FIG. 1A shows a leadframe 3, above which a metallization layer sequence 4 is arranged.
  • Metallization layer sequence 4 consists of a first layer 4a arranged above the lead frame 3, comprising or consisting of nickel, a second layer 4b arranged above the first layer 4a, comprising or consisting of palladium and one above the second layer 4b
  • the first layer 4a has a layer thickness of, for example, 3 ⁇ m.
  • the second layer 4b has a layer thickness between 10 nm and 20 nm and the third layer 4c has a layer thickness of between 3 nm and 5 nm.
  • FIG. 1B shows an arrangement in which the semiconductor chip 1 is arranged on the leadframe 3 via the solder metal layer sequence 2 and the metallization layer sequence 4.
  • the liquid indium or the liquid indium-tin alloy wets the third layer 4c of the metallization layer sequence 4.
  • the liquid indium or the liquid indium-tin alloy reacts with the nickel, platinum or titanium of the barrier layer 2b and forms as shown in FIG , a second intermetallic layer 5b. At the same time, the liquid indium reacts
  • Layer 4b and the nickel of the first layer 4a forms a first intermetallic layer 5a. As shown, the nickel of the first layer 4a can not
  • first layer 4a Layer thickness reduced first layer 4a remains. But it is also possible that the nickel reacts completely with the liquid indium or the liquid indium-tin alloy and so no more layer 4a is present. The remaining in the first metallic layer 4a
  • Component 100 in particular an optoelectronic
  • Component 100 comprises a lead frame 3, a first layer 4a arranged above the lead frame 3, comprising or consisting of nickel. Above the first layer is a
  • Connecting layer sequence 5 is arranged.
  • Link layer sequence 5 comprises a first one
  • intermetallic layer 5a one above the first
  • intermetallic layer 5b and a third layer disposed above the second intermetallic layer 5b
  • Figures 2 and 3 show dynamic Differenzkalorimetrie- diagrams.
  • the temperature in ° C is indicated on the x-axis and mW / mg on the y-axis.
  • FIG. 2 shows the dynamic differential calorimetry diagram of the reaction of an indium-tin alloy In x Sni_ x with 0 ⁇ x ⁇ 1 with nickel.
  • SPi n / sn denotes the melting point of the indium tin alloy and R N i the reaction of the liquid indium tin alloy with nickel.
  • nickel is particularly suitable for its use in the barrier layer, since it can thus be ensured that
  • FIG. 3 shows the dynamic differential calorimetry diagram of the reaction of an indium-tin alloy In x Sni_ x with 0 ⁇ x ⁇ 1 with gold.
  • SPi n / sn denotes the melting point of the indium tin alloy and R Au the reaction of the liquid indium tin alloy with gold.
  • the reaction of the gold occurs immediately after the indium-tin alloy has melted and the existing barrier is broken.
  • the metallization layer sequence is not or not sufficiently wetted, since the indium-tin alloy previously solidified to form a high-melting phase with the gold of the second metallic layer, before the wetting and the reaction with the metals of the

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Die Bonding (AREA)

Abstract

Es wird ein Verfahren zum Befestigen eines Halbleiterchips (1) auf einem Leiterrahmen (3) angegeben. Das Verfahren umfasst die Verfahrensschritte A) Bereitstellen eines Halbleiterchips (1), B) Aufbringen einer Lotmetall-Schichtenfolge (2) auf den Halbleiterchip (1), C) Bereitstellen eines Leiterrahmens (3), D) Aufbringen einer Metallisierungs-Schichtenfolge (4) auf den Leiterrahmen (3), E) Aufbringen des Halbleiterchips (1) über die Lotmetall-Schichtenfolge (2) und die Metallisierungs-Schichtenfolge (4) auf den Leiterrahmen (3), F) Heizen der unter E) erzeugten Anordnung zur Befestigung des Halbleiterchips (1) auf dem Leiterrahmen (3), wobei die Lotmetall-Schichtenfolge (2) - eine erste metallische Schicht (2a) umfassend Indium oder eine Indium-Zinn-Legierung, - eine über der ersten metallischen Schicht (2a) angeordnete Barrierenschicht (2b) und - eine zwischen der Barrierenschicht (2b) und dem Halbleiterchip (1) angeordnete zweite metallische Schicht (2c) umfassend Gold umfasst.

Description

Beschreibung
VERFAHREN ZUM BEFESTIGEN EINES HALBLEITERCHIPS AUF EINEM LEITERRAHMEN UND ELEKTRONISCHES BAUELEMENT
Die Erfindung betrifft ein Verfahren zum Befestigen eines Halbleiterchips auf einem Leiterrahmen und elektronisches Bauelement . Zum Verbinden eines Halbleiterchips mit einem Leiterrahmen werden die Halbleiterchips bei der Herstellung von
elektronischen Bauelementen häufig auf den Leiterrahmen gelötet. Aufgrund des Unterschieds im thermischen
Ausdehnungsverhalten zwischen dem Halbleiterchip und dem Material des Leiterrahmens entstehen beim Abkühlen von der Löt-Temperatur auf Raumtemperatur im Verbund aus
Halbleiterchip und Leiterrahmen Verspannungen . Diese können bei mechanischer Belastung des elektronischen Bauelements zur Initiierung von Rissen beispielsweise im Trägermaterial des Halbleiterchips führen. Beispielsweise wird ein Gold-Zinn-Lot für das Löten von Halbleiterchips auf Leiterrahmen verwendet. Bei diesem Lot befindet sich die Löttemperatur im Bereich von 300 °C. Aufgrund der hohen Löttemperatur und dem
unterschiedlichen thermischen Ausdehnungsverhalten treten beim Abkühlen des Verbundes aus Leiterrahmen und
Halbleiterchip erhebliche thermisch induzierte mechanische Spannungen auf. Diese können bei weiterer mechanischer
Belastung des Bauteils zum Versagen der Lötverbindung oder zur Initiierung von Rissen im Substrat oder der Lötverbindung führen.
Die Aufgabe zumindest einer Ausführungsform der vorliegenden Erfindung ist es, ein Verfahren zum Befestigen eines Halbleiterchips auf einem Leiterrahmen anzugeben, das gegenüber dem Stand der Technik verbessert ist. Eine weitere Aufgabe besteht in der Bereitstellung eines elektronischen Bauelements .
Diese Aufgaben werden unter anderem durch ein Verfahren und durch ein elektronisches Bauelement mit den Merkmalen der unabhängigen Patentansprüche gelöst. Bevorzugte
Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
Es wird ein Verfahren zum Befestigen eines Halbleiterchips auf einem Leiterrahmen angegeben. Das Verfahren umfasst folgende Verfahrensschritte, bevorzugt in der angegebenen Reihenfolge :
A) Bereitstellen eines Halbleiterchips.
B) Aufbringen einer Lotmetall-Schichtenfolge auf den
Halbleiterchip .
C) Bereitstellen eines Leiterrahmens.
D) Aufbringen einer Metallisierungs-Schichtenfolge auf den Leiterrahmen.
E) Aufbringen des Halbleiterchips über die Lotmetall- Schichtenfolge und die Metallisierungs-Schichtenfolge auf den Leiterrahmen. Insbesondere erfolgt das Aufbringen so, dass sich nach dem Aufbringen die Metallisierungs-Schichtenfolge und die Lotmetall-Schichtenfolge zwischen dem Leiterrahmen und dem Halbleiterchip befindet.
F) Heizen der unter E) erzeugten Anordnung zur Befestigung des Halbleiterchips auf dem Leiterrahmen. Insbesondere bildet sich in Schritt F) aus der Metallisierungs-Schichtenfolge und der Lotmetall-Schichtenfolge eine Verbindungsschichtenfolge.
Dass eine Schicht oder ein Element "auf" oder "über" einer anderen Schicht oder einem anderen Element angeordnet oder aufgebracht ist, kann dabei hier und im Folgenden bedeuten, dass die eine Schicht oder das eine Element unmittelbar in direktem mechanischem und/oder elektrischem Kontakt auf der anderen Schicht oder dem anderen Element angeordnet ist.
Weiter kann es auch bedeuten, dass die eine Schicht oder das ein Element mittelbar auf beziehungsweise über der anderen Schicht oder dem anderen Element angeordnet ist. Dabei können dann weitere Schichten und/oder Elemente zwischen der einen oder der anderen Schicht beziehungsweise zwischen dem einen oder dem anderen Element angeordnet sein.
Dass eine Schicht oder ein Element "zwischen" zwei anderen Schichten oder Elementen angeordnet ist, kann hier und im Folgenden bedeuten, dass die eine Schicht oder das eine
Element unmittelbar in direktem mechanischem und/oder
elektrischem Kontakt oder in mittelbarem Kontakt zur einen der zwei anderen Schichten oder Elementen und in direktem mechanischem und/oder elektrischem Kontakt oder in
mittelbarem Kontakt zur anderen der zwei anderen Schichten oder Elementen angeordnet ist. Dabei können bei mittelbarem Kontakt dann weitere Schichten und/oder Elemente zwischen der einen und zumindest einer der zwei anderen Schichten
beziehungsweise zwischen dem einen und zumindest einem der zwei anderen Element angeordnet sein.
Gemäß zumindest einer Ausführungsform umfasst die Lotmetall- Schichtenfolge eine erste metallische Schicht, eine über der ersten metallischen Schicht angeordnete Barrierenschicht und eine zwischen der Barrierenschicht und dem Halbleiterchip angeordnete zweite metallische Schicht. Die Lotmetall- Schichtenfolge kann auch aus der ersten metallischen Schicht, der Barrierenschicht und der zweiten metallischen Schicht bestehen . Gemäß zumindest einer Ausführungsform umfasst die Lotmetall- Schichtenfolge eine erste metallische Schicht umfassend
Indium oder eine Indium-Zinn-Legierung, eine über der ersten metallischen Schicht angeordnete Barrierenschicht und eine zwischen der Barrierenschicht und dem Halbleiterchip
angeordnete zweite metallische Schicht umfassend Gold.
Bevorzugt ist nach Verfahrensschritt E) die erste metallische Schicht über der Metallisierungs-Schichtenfolge, die
Barrierenschicht über der ersten metallischen Schicht und die zweite metallische Schicht über der Barrierenschicht
angeordnet. Bevorzugt besteht die erste metallische Schicht aus Indium oder der Indium-Zinn-Legierung. Bevorzugt besteht die zweite metallische Schicht aus Gold.
Gemäß zumindest einer Ausführungsform weist die Indium-Zinn- Legierung der ersten metallischen Schicht die Formel InxSni_x mit 0 < x < 1, bevorzugt mit 0,5 -S x < 1 auf. Die Barrierenschicht ist dazu eingerichtet, die Metalle der ersten metallischen Schicht, also Indium oder Indium und Zinn der Indium-Zinn-Legierung InxSni_x, zunächst von dem Gold der zweiten metallischen Schicht zu trennen, da sowohl Indium als auch die Indium-Zinn-Legierung mit Gold bereits bei
Raumtemperatur eine hochschmelzende Phase erzeugen. Deshalb müssen die erste und die zweite metallische Schicht zunächst voneinander getrennt sein. Auch nach Erreichen der
Schmelztemperatur muss das flüssige Indium oder die flüssige Indium-Zinn-Legierung im Verfahrensschritt F) voneinander getrennt werden. Dies erfolgt durch die Barrierenschicht. Die Barrierenschicht kann auch als temporäre Diffusionsbarriere bezeichnet werden. Die Barrierenschicht ist bevorzugt
vollflächig zwischen der ersten metallischen Schicht und der zweiten metallischen Schicht angeordnet. Insbesondere weisen die erste metallische Schicht und die zweite metallische Schicht keine gemeinsame Grenzfläche auf. Gemäß zumindest einer Ausführungsform enthält die
Barrierenschicht Nickel, Titan oder Platin. Bei dem Nickel, Titan oder Platin kann es sich um die Metalle oder um
Verbindungen dieser Metalle handeln. Die Titanverbindung kann beispielsweise TiyWy_i oder TizNz_i sein. Bevorzugt umfasst oder besteht die Barrierenschicht aus den Metallen Nickel,
Titan oder Platin, besonders bevorzugt Nickel. Diese Metalle oder Verbindungen sind besonders vorteilhaft, da diese nach dem Schmelzen des Indiums oder der Indium-Zinn-Legierung im Verfahrensschritt F) nur langsam und zeitverzögert mit dem flüssigen Indium oder der flüssigen Indium-Zinn-Legierung reagieren und so eine ausreichende Benetzung der
Metallisierungs-Schichtenfolge mit dem flüssigen Indium oder der flüssigen Indium-Zinn-Legierung gewährleistet wird. Gemäß zumindest einer Ausführungsform erfolgt das Heizen der unter Verfahrensschritt E) erzeugten Anordnung in
Verfahrensschritt F) bis zu einer Temperatur von 220 °C, bevorzugt 200 °C, besonders bevorzugt 190 °C. Bereits bei diesen Temperaturen schmilzt das Indium beziehungsweise die Indium-Zinn-Legierung. Aufgrund dieser vergleichsweise niedrigen Löt-Temperatur treten beim Abkühlen der Anordnung aus Leiterrahmen und Halbleiterchip kaum thermisch induzierte mechanische Spannungen auf. Dadurch wird einem Ablösen des Halbleiterchips von dem Leiterrahmen bei mechanischer
Belastung vorgebeugt und es entstehen bei mechanischer
Belastung keine oder kaum Risse. Durch die Verwendung einer Indium-Zinn-Legierung InxSni_x verringert sich die Schmelztemperatur im Vergleich zu reinem Indium oder zu reinem Zinn. Beispielsweise weist die
Legierung Sno,4sIno,52 eine Schmelztemperatur von zirka 121 °C auf. Insbesondere bildet Sno,4sIno,52 das Eutektikum. Dadurch ist es möglich, die Heiztemperatur geringer zu halten als in bekannten Lötverfahren. Dies führt zu einer Verminderung von Verspannungen aufgrund des Unterschieds im thermischen
Ausdehnungsverhalten zwischen dem Material des
Halbleiterchips und dem Material des Leiterrahmens.
Beim Heizen in Verfahrensschritt F) beginnt das Indium beziehungsweise die Indium-Zinn-Legierung zu schmelzen. Dabei wird die Oberfläche der Metallisierungs-Schichtenfolge mit dem flüssigen Indium oder der flüssigen Indium-Zinn-Legierung benetzt und reagiert mit dem Material der
Metallisierungsschichtenfolge. Gleichzeitig reagiert das Indium beziehungsweise die Indium-Zinn-Legierung mit dem Material der Barrierenschicht, also insbesondere Nickel, Titan oder Platin. Durch die vorhandene Barrierenschicht wird eine Reaktion des Indiums beziehungsweise der Indium-Zinn- Legierung mit dem Gold der zweiten metallischen Schicht zunächst verzögert. Dadurch wird gewährleistet, dass die Metallisierungs-Schichtenfolge ausreichend durch das flüssige Indium beziehungsweise die Indium-Zinn-Legierung benetzt wird. Dies wäre nicht gewährleistet, wenn das Indium
beziehungsweise die Indium-Zinn-Legierung sofort mit dem Gold der zweiten metallischen Schicht reagieren würde, da diese Reaktion eine hochschmelzende Phase erzeugen würde und das Indium beziehungsweise die Indium-Zinn-Legierung unzureichend lange flüssig wäre, um eine ausreichende Benetzung der
Metallisierungs-Schichtenfolge und eine Reaktion mit dem Material der Metallisierungs-Schichtenfolge zu gewährleisten. Gemäß zumindest einer Ausführungsform bildet sich in
Verfahrensschritt F) aus der Reaktion des Indiums
beziehungsweise der Indium-Zinn-Legierung mit dem Material der Barrierenschicht, insbesondere Nickel, Titan oder Platin, eine zweite intermetallische Schicht umfassend oder bestehend aus Indium und dem Material der Barrierenschicht oder Indium, Zinn und dem Material der Barrierenschicht. Gleichzeitig bildet sich eine erste intermetallische Schicht aus der
Reaktion des Indiums beziehungsweise der Indium-Zinn- Legierung mit dem Material der Metallisierungsschichtenfolge. Insbesondere ist zwischen der ersten und der zweiten
intermetallischen Schicht noch die erste metallische Schicht angeordnet. Das verbleibende flüssige Indium beziehungsweise die flüssige Indium-Zinn-Legierung diffundiert durch die zweite gebildete intermetallische Schicht in die zweite metallische Schicht und reagiert mit dem Gold unter Bildung einer hochschmelzenden, festen Phase, die hier und im
Folgenden als dritte intermetallische Schicht bezeichnet wird. Die dritte intermetallische Schicht umfasst oder besteht aus Indium und Gold beziehungsweise aus Indium, Zinn und Gold.
Gemäß zumindest einer Ausführungsform bildet sich in
Verfahrensschritt F) eine Verbindungsschichtenfolge zwischen dem Leiterrahmen und dem Halbleiterchip. Über die
Verbindungsschichtenfolge ist der Halbleiterchip auf dem Leiterrahmen befestigt. Die Verbindungsschichtenfolge umfasst eineerste intermetallische Schicht, eine zweite
intermetallische Schicht und eine dritte intermetallische Schicht . Gemäß zumindest einer Ausführungsform ist die erste
intermetallische Schicht über dem Leiterrahmen, die zweite intermetallische Schicht über der ersten intermetallischen Schicht und die dritte intermetallische Schicht über der zweiten intermetallischen Schicht angeordnet.
Gemäß zumindest einer Ausführungsform umfasst die
Metallisierungs-Schichtenfolge eine über dem Leiterrahmen angeordnete erste Schicht umfassend oder bestehend aus
Nickel. Die Metallisierungs-Schichtenfolge kann auch aus der ersten Schicht bestehen. Die sich in Verfahrensschritt F) bildende erste intermetallische Schicht kann gemäß dieser Ausführungsform Indium und Nickel beziehungsweise Indium, Zinn und Nickel umfassen oder aus diesen Metallen bestehen. Gemäß dieser Ausführungsform können also die erste und die zweite metallische Schicht Indium und Nickel oder Indium, Nickel und Zinn enthalten oder aus diesen Metallen bestehen.
Gemäß zumindest einer Ausführungsform umfasst die
Metallisierungs-Schichtenfolge eine über dem Leiterrahmen angeordnete erste Schicht umfassend Nickel und eine über der ersten Schicht angeordnete zweite Schicht umfassend
Palladium. Die zweite Schicht kann auch aus Palladium
bestehen .
Gemäß zumindest einer Ausführungsform umfasst die
Metallisierungs-Schichtenfolge eine über der ersten oder der zweiten Schicht angeordnete dritte Schicht umfassend Gold. Die dritte Schicht kann auch aus Gold bestehen.
Gemäß zumindest einer Ausführungsform besteht die
Metallisierungs-Schichtenfolge aus der ersten Schicht und der zweiten dritten Schicht oder aus der ersten Schicht, der zweiten Schicht und der dritten Schicht.
Gemäß zumindest einer Ausführungsform wird im
Verfahrensschritt E) der Halbleiterchip so auf den
Leiterrahmen aufgebracht, dass die erste metallische Schicht der Lotmetall-Schichtenfolge auf die dritte Schicht der Metallisierungsschichtenfolge aufgebracht wird. Die sich in Verfahrensschritt F) bildende erste intermetallische Schicht kann gemäß dieser Ausführungsform Indium, Gold, Palladium und Nickel beziehungsweise der Indium, Zinn, Gold, Palladium und Nickel umfassen oder aus diesen Metallen bestehen.
Gemäß zumindest einer Ausführungsform weist die
Barrierenschicht eine Schichtdicke zwischen einschließlich
5 nm und einschließlich 200 nm auf. Mit diesen Schichtdicken kann eine ausreichende Verzögerung der Reaktion des Indiums beziehungsweise der Indium-Zinn-Legierung mit dem Gold der zweiten metallischen Schicht gewährleistet werden, um die Metallisierungs-Schichtenfolge ausreichend mit dem flüssigen Indium beziehungsweise der flüssigen Indium-Zinn-Legierung zu benetzen .
Gemäß zumindest einer Ausführungsform weist die erste
metallische Schicht eine Schichtdicke zwischen einschließlich 750 nm und 3 ym auf.
Insbesondere sind die Schichtdicken der einzelnen Schichten der Lotmetall-Schichtenfolge und der Metallisierungs- Schichtenfolge so aufeinander abgestimmt, dass in
Verfahrensschritt F) das Indium beziehungsweise die Indium- Zinn-Legierung möglichst vollständig abreagiert und
gewährleistet ist, dass das flüssige Indium beziehungsweise die flüssige Indium-Zinn-Legierung mit dem Gold der zweiten metallischen Schicht der Lotmetall-Schichtenfolge und dem Nickel der ersten Schicht der Metallisierungsschichtenfolge reagiert. Bevorzugt befindet sich somit nach
Verfahrensschritt F) die erste intermetallische Schicht, die zweite intermetallische Schicht und die dritte
intermetallische Schicht zwischen dem Halbleiterchip und dem Leiterrahmen . Gemäß zumindest einer Ausführungsform weist die zweite metallische Schicht der Lotmetall-Schichtenfolge eine
Schichtdicke zwischen einschließlich 500 nm und 2 ym auf.
Gemäß zumindest einer Ausführungsform weist die erste Schicht der Metallisierungs-Schichtenfolge eine Schichtdicke zwischen einschließlich 2 ym und 4 ym, beispielsweise 3 ym auf.
Gemäß zumindest einer Ausführungsform weist die zweite
Schicht der Metallisierungs-Schichtenfolge eine Schichtdicke zwischen einschließlich 10 nm und 20 nm auf.
Gemäß zumindest einer Ausführungsform weist die dritte
Schicht der Metallisierungs-Schichtenfolge eine Schichtdicke zwischen einschließlich 3 nm und 5 nm auf. Die dritte Schicht sollte eine Schichtdicke von 5 nm nicht überschreiten, um zu gewährleisten, dass sich die aus Indium oder der Indium-Zinn- Legierung mit Gold bildende hochschmelzende Phase nicht zu dick wird und es somit immer noch gewährleistet werden kann, dass das flüssige Indium oder die flüssige Indium-Zinn- Legierung zu dem Nickel der ersten Schicht der
Metallisierungs-Schichtenfolge vordringt und mit diesem reagiert . Gemäß zumindest einer Ausführungsform kann der Leiterrahmen Kupfer umfassen.
Gemäß zumindest einer Ausführungsform handelt es sich bei dem Halbleiterchip um eine Schichtenfolge mit einer aktiven
Schicht, die dazu eingerichtet ist, eine elektromagnetische Strahlung zu emittieren.
Unter "Schichtenfolge" ist in diesem Zusammenhang eine mehr als eine Schicht umfassende Schichtenfolge zu verstehen, beispielsweise eine Folge einer p-dotierten und einer n- dotierten Halbleiterschicht, wobei die Schichten übereinander angeordnet sind und wobei zumindest eine aktive Schicht enthalten ist, die elektromagnetische Strahlung emittiert.
Die Schichtenfolge kann als Epitaxieschichtenfolge oder als strahlungsemittierender Halbleiterchip mit einer
Epitaxieschichtenfolge, also als epitaktisch gewachsene
Halbleiterschichtenfolge, ausgeführt sein. Dabei kann die Schichtenfolge beispielsweise auf der Basis von InGaAlN ausgeführt sein. InGaAlN-basierte Halbleiterchips und
Halbleiterschichtenfolgen sind insbesondere solche, bei denen die epitaktisch hergestellte Halbleiterschichtenfolge eine Schichtenfolge aus unterschiedlichen Einzelschichten
aufweist, die mindestens eine Einzelschicht enthält, die ein Material aus dem III-V-Verbindungshalbleitermaterialsystem InxAlyGai-x-yN mit O ^ x ^ l, O ^ y ^ l und x + y < 1 aufweist. Halbleiterschichtenfolgen, die zumindest eine aktive Schicht auf Basis von InGaAlN aufweisen, können beispielsweise elektromagnetische Strahlung in einem ultravioletten bis blauen Wellenlängenbereich emittieren. Die aktive Halbleiterschichtenfolge kann neben der aktiven Schicht weitere funktionale Schichten und funktionelle
Bereiche umfassen, etwa p- oder n-dotierte
Ladungsträgertransportschichten, also Elektronen- oder
Löchertransportschichten, undotierte oder p- oder n-dotierte Confinement- , Cladding- oder Wellenleiterschichten,
Barriereschichten, Planarisierungsschichten, Pufferschichten, Schutzschichten und/oder Elektroden sowie Kombinationen daraus. Weiterhin können beispielsweise auf einer dem
Aufwachssubstrat abgewandten Seite der
Halbleiterschichtenfolge eine oder mehrere Spiegelschichten aufgebracht sein. Die hier beschriebenen Strukturen, die aktive Schicht oder die weiteren funktionalen Schichten und Bereiche betreffend, sind dem Fachmann insbesondere
hinsichtlich Aufbau, Funktion und Struktur bekannt und werden von daher an dieser Stelle nicht näher erläutert.
Es wird ein elektronisches Bauelement angegeben. Das
elektronische Bauelement ist bevorzugt mit einem der
Verfahren hergestellt, wie sie in Verbindung mit einer oder mehreren der oben genannten Ausführungsformen angegeben sind. Alle Merkmale für das Verfahren sind daher auch für das
Bauelement offenbart und umgekehrt. Gemäß zumindest einer Ausführungsform handelt es sich bei dem Bauelement um ein optoelektronisches Bauelement zur Erzeugung von Strahlung beziehungsweise Licht.
Es wird ein elektronisches Bauelement umfassend einen
Leiterrahmen und einem über dem Leiterrahmen angeordneten
Halbleiterchip angegeben. Zwischen dem Halbleiterchip und dem Leiterrahmen ist eine Verbindungsschichtenfolge angeordnet. Insbesondere ist der Halbleiterchip über die
Verbindungsschichtenfolge an dem Leiterrahmen befestigt.
Gemäß zumindest einer Ausführungsform umfasst die
Verbindungsschichtenfolge eine erste intermetallische
Schicht, eine zweite intermetallische Schicht und eine dritte intermetallische Schicht. Insbesondere ist die erste
intermetallische Schicht über dem Leiterrahmen, die zweite intermetallische Schicht über der ersten intermetallischen Schicht und die dritte intermetallische Schicht über der zweiten intermetallischen Schicht angeordnet. Die
Verbindungsschichtenfolge kann auch aus der ersten, der zweiten und der dritten intermetallischen Schicht bestehen. Gemäß zumindest Ausführungsform ist eine erste Schicht umfassend oder bestehend aus Nickel zwischen dem Leiterrahmen und der Verbindungsschichtenfolge, insbesondere zwischen dem Leiterrahmen und der ersten intermetallischen Schicht, angeordnet .
Gemäß zumindest einer Ausführungsform umfasst die erste intermetallische Schicht der Verbindungsschichtenfolge Indium und Nickel; Indium, Nickel und Palladium; Indium, Nickel Palladium und Gold, Indium, Nickel und Gold; Zinn, Indium und Nickel; Zinn, Indium, Nickel und Palladium; Zinn, Indium,
Nickel, Palladium und Gold oder Zinn, Indium, Nickel und Gold oder besteht aus diesen Metallen.
Gemäß zumindest einer Ausführungsform umfasst die zweite intermetallische Schicht Indium und eine Titanverbindung;
Indium und Nickel; Indium und Platin; Indium und Titan; Zinn, Indium und eine Titanverbindung; Zinn, Indium und Nickel; Zinn, Indium und Platin oder Zinn, Indium und Titan oder besteht aus Indium und einer Titanverbindung; Indium und Nickel; Indium und Platin; Indium und Titan; Zinn, Indium und einer Titanverbindung; Zinn, Indium und Nickel; Zinn, Indium und Platin oder Zinn, Indium und Titan.
Gemäß zumindest einer Ausführungsform umfasst die dritte intermetallische Schicht der Verbindungsschichtenfolge Indium und Gold oder Indium, Zinn und Gold oder besteht aus diesen Metallen .
Gemäß zumindest einer Ausführungsform ist zwischen dem
Halbleiterchip und der Verbindungsschichtenfolge eine
Haftschicht angeordnet. Bei der Haftschicht kann es sich um eine oder mehrere metallische Schichten handeln. Das Metall kann beispielsweise aus einer Gruppe ausgewählt sein, die Platin, Titan und Gold umfasst.
Gemäß zumindest einer Ausführungsform ist der Halbleiterchip auf einem Substrat angeordnet. Bei dem Substrat kann es sich beispielsweise um ein Saphir-Substrat handeln.
Weitere Vorteile, vorteilhafte Ausführungsformen und
Weiterbildungen ergeben sich aus den im Folgenden in
Verbindung mit den Figuren beschriebenen
Ausführungsbeispielen. Dabei sind gleiche und gleichartige oder gleich wirkende Elemente mit den gleichen Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als maßstäblich zu betrachten. Vielmehr können einzelne Elemente zur besseren Darstellbarkeit und/oder für eine bessere
Verständlichkeit übertrieben groß oder vereinfacht
dargestellt sein. Die Figuren 1A bis 1D zeigen schematisch ein Verfahren zur Herstellung eines elektronischen Bauelements,
Figuren 2 und 3 zeigen dynamische Differenzkalometrie- Diagramme.
Figur 1A zeigt einen Halbleiterchip 1, über dem eine
Lotmetall-Schichtenfolge 2 angeordnet ist. Die Lotmetall- Schichtenfolge umfasst eine erste metallische Schicht 2a, eine über der ersten metallischen Schicht 2a angeordnete Barrierenschicht 2b und eine über der Barrierenschicht 2b angeordnete zweite metallische Schicht 2c. Die erste
metallische Schicht 2a umfasst oder besteht aus Indium oder einer Indium-Zinn-Legierung der Formel InxSni_x mit 0 < x -S 1. Die Barrierenschicht 2b besteht aus Nickel, Titan oder Platin und die zweite metallische Schicht 2c besteht aus Gold. Die erste metallische Schicht 2a weist eine Schichtdicke zwischen einschließlich 750 nm und 3 ym, die Barrierenschicht eine Schichtdicke zwischen einschließlich 5 nm und einschließlich 200 nm auf und die zweite metallische Schicht 2c weist eine Schichtdicke zwischen einschließlich 500 nm bis 2 ym auf. Ferner zeigt die Figur 1A einen Leiterrahmen 3, über dem eine Metallisierungs-Schichtenfolge 4 angeordnet ist. Die
Metallisierungs-Schichtenfolge 4 besteht aus einer über dem Leiterrahmen 3 angeordneten ersten Schicht 4a umfassend oder bestehend aus Nickel, einer über der ersten Schicht 4a angeordneten zweiten Schicht 4b umfassend oder bestehend aus Palladium und aus einer über der zweiten Schicht 4b
angeordneten dritten Schicht 4c umfassend oder bestehend aus Gold. Dabei weist die erste Schicht 4a eine Schichtdicke von beispielsweise 3 ym auf. Die zweite Schicht 4b weist eine Schichtdicke zwischen einschließlich 10 nm und 20 nm und die dritte Schicht 4c eine Schichtdicke zwischen einschließlich 3 nm und 5 nm auf.
Figur 1B zeigt eine Anordnung, bei der der Halbleiterchip 1 über die Lotmetall-Schichtenfolge 2 und die Metallisierungs- Schichtenfolge 4 auf dem Leiterrahmen 3 angeordnet ist.
Durch das Heizen der in Figur 1B gezeigten Anordnung auf eine Temperatur von etwa 200 °C schmilzt das Indium
beziehungsweise die Indium-Zinn-Legierung in der ersten metallischen Schicht 2a. Das flüssige Indium beziehungsweise die flüssige Indium-Zinn-Legierung benetzt die dritte Schicht 4c der Metallisierungsschichtenfolge 4. Das flüssige Indium beziehungsweise die flüssige Indium-Zinn-Legierung reagiert mit dem Nickel, Platin oder Titan der Barrierenschicht 2b und bildet, wie in Figur IC gezeigt, eine zweite intermetallische Schicht 5b. Zeitgleich reagiert das flüssige Indium
beziehungsweise die flüssige Indium-Zinn-Legierung mit dem Gold der dritten Schicht 4c, dem Palladium der zweiten
Schicht 4b und dem Nickel der ersten Schicht 4a und bildet eine erste intermetallische Schicht 5a. Dabei kann, wie dargestellt, das Nickel der ersten Schicht 4a nicht
vollständig mit dem flüssigen Indium oder der flüssigen
Indium-Zinn-Legierung reagieren, so dass eine in der
Schichtdicke verringerte erste Schicht 4a bestehen bleibt. Es ist aber auch möglich, dass das Nickel vollständig mit dem flüssigen Indium oder der flüssigen Indium-Zinn-Legierung reagiert und so keine Schicht 4a mehr vorhanden ist. Das in der ersten metallischen Schicht 4a verbliebene
flüssige Indium beziehungsweise die flüssige Indium-Zinn- Legierung diffundiert mittels einer Korngrenzendiffusion durch die zweite intermetallische Schicht 5b zu der zweiten metallischen Schicht 2c und reagiert dort mit dem Gold unter Bildung einer dritten intermetallischen Schicht 5c (siehe Figur 1D) . Das in Figur 1D dargestellte elektronische
Bauelement 100, insbesondere ein optoelektronisches
Bauelement 100, umfasst einen Leiterrahmen 3, eine über dem Leiterrahmen 3 angeordnete erste Schicht 4a, umfassend oder bestehend aus Nickel. Über der ersten Schicht ist eine
Verbindungsschichtenfolge 5 angeordnet. Die
Verbindungsschichtenfolge 5 umfasst eine erste
intermetallische Schicht 5a, eine über der ersten
intermetallischen Schicht 5a angeordnete zweite
intermetallischen Schicht 5b und eine über der zweiten intermetallischen Schicht 5b angeordnete dritte
intermetallischen Schicht 5c. Über die
Verbindungsschichtenfolge 5 ist der Halbleiterchip 1 auf dem Leiterrahmen 3 befestigt.
Die Figuren 2 und 3 zeigen dynamische Differenzkalorimetrie- Diagramme. Auf der x-Achse ist jeweils die Temperatur in °C angegeben und auf der y-Achse mW/mg.
Figur 2 zeigt das dynamische Differenzkalorimetrie-Diagramm der Reaktion einer Indium-Zinn-Legierung InxSni_x mit 0 < x < 1 mit Nickel. SPin/sn bezeichnet den Schmelzpunkt der Indium- Zinn-Legierung und RNi die Reaktion der flüssigen Indium- Zinn-Legierung mit Nickel. Wie ersichtlich erfolgt die
Reaktion mit dem Nickel sehr langsam und tritt nach Erreichen der Schmelztemperatur nicht sofort ein. Aus diesem Grund eignet sich Nickel besonders für dessen Verwendung in der Barrierenschicht, da so gewährleistet werden kann, die
Metallisierungs-Schichtenfolge ausreichend mit der flüssigen Indium-Zinn-Legierung zu benetzen. Figur 3 zeigt das dynamische Differenzkalorimetrie-Diagramm der Reaktion einer Indium-Zinn-Legierung InxSni_x mit 0 < x < 1 mit Gold. SPin/sn bezeichnet den Schmelzpunkt der Indium- Zinn-Legierung und RAu die Reaktion der flüssigen Indium- Zinn-Legierung mit Gold. Wie ersichtlich erfolgt die Reaktion des Golds unmittelbar, nachdem die Indium-Zinn-Legierung geschmolzen ist und die vorhandene Sperre aufgebrochen ist. Somit kann bei dem Einsatz einer zu dünnen oder keiner
Barrierenschicht die Metallisierungs-Schichtenfolge nicht oder nicht ausreichend benetzt werden, da die Indium-Zinn- Legierung vorher unter Bildung einer hochschmelzenden Phase mit dem Gold der zweiten metallischen Schicht erstarrt, bevor die Benetzung und die Reaktion mit den Metallen der
Metallisierungs-Schichtenfolge erfolgt .
Die hier beschriebene Erfindung ist nicht durch die
Beschreibung anhand der Ausführungsbeispiele beschränkt.
Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen und Ausführungsbeispielen angegeben ist . Es wird die Priorität der deutschen Patentanmeldung DE
102017104276.8 beansprucht, deren Offenbarung hiermit
ausdrücklich durch Rückbezug aufgenommen ist. Bezugs zeichenliste
1 Halbleiterchip
2 Lotmetall-Schichtenfolge
3 Leiterrahmen
4 Metallisierungsschichtenfolge
5 Verbindungsschichtenfolge
2a erste metallische Schicht
2b Barrierenschicht
2c zweite metallische Schicht
4a erste Schicht
4b zweite Schicht
4c dritte Schicht
5a erste intermetallische Schicht
5b zweite intermetallische Schicht
5c dritte intermetallische Schicht
100 elektronisches Bauelement

Claims

Patentansprüche
1. Verfahren zum Befestigen eines Halbleiterchips (1) auf einem Leiterrahmen (3) umfassend die Verfahrensschritte
A) Bereitstellen eines Halbleiterchips (1),
B) Aufbringen einer Lotmetall-Schichtenfolge (2) auf den Halbleiterchip (1),
C) Bereitstellen eines Leiterrahmens (3) ,
D) Aufbringen einer Metallisierungs-Schichtenfolge (4) auf den Leiterrahmen (3) ,
E) Aufbringen des Halbleiterchips (1) über die Lotmetall- Schichtenfolge (2) und die Metallisierungs- Schichtenfolge (4) auf den Leiterrahmen (3),
F) Heizen der unter E) erzeugten Anordnung zur Befestigung des Halbleiterchips (1) auf dem Leiterrahmen (3), wobei die Lotmetall-Schichtenfolge (2)
eine erste metallische Schicht (2a) umfassend Indium oder eine Indium-Zinn-Legierung,
eine über der ersten metallischen Schicht (2a) angeordnete Barrierenschicht (2b) und
eine zwischen der Barrierenschicht (2b) und dem
Halbleiterchip (1) angeordnete zweite metallische
Schicht (2c) umfassend Gold umfasst.
2. Verfahren nach Anspruch 1,
wobei die Metallisierungs-Schichtenfolge (4) eine über dem Leiterrahmen (3) angeordnete erste Schicht (4a) umfassend Nickel umfasst.
3. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Barrierenschicht (2b) Nickel, Titan, Platin oder eine Titanverbindung enthält.
4. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich in Verfahrensschritt F) eine
Verbindungsschichtenfolge (5) zwischen dem Leiterrahmen und dem Halbleiterchip (1) bildet und die
Verbindungsschichtenfolge (5)
eine erste intermetallische Schicht (5a) umfassend
Indium und Nickel oder Indium, Zinn und Nickel,
eine zweite intermetallische Schicht (5b) umfassend Indium und Nickel; Indium und Titan; Indium und eine Titanverbindung; Indium und Platin; Indium, Zinn und Nickel; Indium, Zinn und Titan; Indium, Zinn und eine Titanverbindung oder Indium, Zinn und Platin und
eine dritte intermetallische Schicht (5c) umfassend Indium und Gold oder Indium, Zinn und Gold umfasst.
5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Metallisierungs-Schichtenfolge (4) eine über dem Leiterrahmen (3) angeordnete erste Schicht (4a) umfassend Nickel,
eine über der ersten Schicht (4a) angeordnete zweite Schicht (4b) umfassend Palladium und
eine über der zweiten Schicht (4b) angeordnete dritte Schicht umfassend Gold (4c) umfasst.
6. Verfahren nach Anspruch 5,
wobei in Verfahrensschritt E) der Halbleiterchip (1) so auf den Leiterrahmen (3) aufgebracht wird, dass die erste
metallische Schicht (2a) der Lotmetall-Schichtenfolge (2) auf die dritte Schicht (4c) der Metallisierungs-Schichtenfolge (4) aufgebracht wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Barrierenschicht (2b) eine Schichtdicke zwischen einschließlich 5 nm und einschließlich 200 nm aufweist.
8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Indium-Zinn-Legierung die Formel InxSni_x mit 0 < x < 1 aufweist.
9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste metallische Schicht (2a) eine Schichtdicke zwischen einschließlich 750 nm bis 3 ym aufweist.
10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite metallische Schicht (2c) eine Schichtdicke zwischen einschließlich 500 nm bis 2 ym aufweist.
11. Verfahren nach einem der vorhergehenden Ansprüche 5 bis 10,
wobei die dritte Schicht (4c) eine Schichtdicke zwischen einschließlich 3 nm bis 5 nm aufweist.
12. Elektronisches Bauelement (100) umfassend einen
Leiterrahmen (3) und einen über dem Leiterrahmen (3) angeordneten Halbleiterchip (1), wobei zwischen dem
Leiterrahmen (3) und dem Halbleiterchip (1) eine
Verbindungsschichtenfolge (5) angeordnet ist und die
Verbindungsschichtenfolge (5)
eine erste intermetallische Schicht (5a) umfassend Indium und Nickel,
eine zweite intermetallische Schicht (5b) umfassend Indium und eine Titanverbindung; Indium und Nickel;
Indium und Platin oder Indium und Titan und
eine dritte intermetallische Schicht (5c) umfassend Indium und Gold umfasst. Elektronisches Bauelement (100) nach Anspruch 12, wobei die erste intermetallische Schicht (5a) Indium, Zinn und Nickel umfasst,
die zweite intermetallische Schicht (5b) Indium, Zinn eine Titanverbindung; Indium, Zinn und Nickel;
Indium, Zinn und Platin oder Indium, Zinn und Titan umfasst und
die dritte intermetallische Schicht (5c) Indium, Zinn und Gold umfasst.
14. Elektronisches Bauelement (100) nach einem der Ansprüche 12 oder 13,
wobei die erste intermetallische Schicht (5a) über dem
Leiterrahmen (3) , die zweite intermetallische Schicht (5b) über der ersten intermetallischen Schicht (5a) und die dritte intermetallische Schicht (5c) zwischen der zweiten
intermetallischen Schicht (5b) und dem Halbleiterchip (1) angeordnet ist.
15. Elektronisches Bauelement (100) nach einem der Ansprüche 12 bis 14,
wobei eine erste Schicht (4a) umfassend Nickel zwischen dem Leiterrahmen (3) und der ersten intermetallischen Schicht (5a) angeordnet ist.
PCT/EP2018/054975 2017-03-01 2018-02-28 Verfahren zum befestigen eines halbleiterchips auf einem leiterrahmen und elektronisches bauelement Ceased WO2018158341A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US16/489,726 US11127602B2 (en) 2017-03-01 2018-02-28 Method of fastening a semiconductor chip on a lead frame, and electronic component
CN201880015303.7A CN110352502B (zh) 2017-03-01 2018-02-28 用于将半导体芯片固定在导线框架上的方法和电子器件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102017104276.8A DE102017104276B4 (de) 2017-03-01 2017-03-01 Verfahren zum Befestigen eines Halbleiterchips auf einem Leiterrahmen und elektronisches Bauelement
DE102017104276.8 2017-03-01

Publications (1)

Publication Number Publication Date
WO2018158341A1 true WO2018158341A1 (de) 2018-09-07

Family

ID=61599117

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2018/054975 Ceased WO2018158341A1 (de) 2017-03-01 2018-02-28 Verfahren zum befestigen eines halbleiterchips auf einem leiterrahmen und elektronisches bauelement

Country Status (4)

Country Link
US (1) US11127602B2 (de)
CN (1) CN110352502B (de)
DE (1) DE102017104276B4 (de)
WO (1) WO2018158341A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017112866B4 (de) 2017-06-12 2024-12-12 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Befestigen eines Halbleiterchips auf einem Substrat und elektronisches Bauelement

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5234153A (en) * 1992-08-28 1993-08-10 At&T Bell Laboratories Permanent metallic bonding method
GB2300375A (en) * 1994-08-01 1996-11-06 Nippon Denso Co Bonding method for electric element
US20030067950A1 (en) * 2001-09-27 2003-04-10 Sharp Kabushiki Kaisha Nitride semiconductor laser device
US6590913B1 (en) * 1999-05-14 2003-07-08 Triquint Technology Holding Co. Barrier layer and method of making the same
US20040201029A1 (en) * 2003-04-11 2004-10-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for producing the same
EP1482544A1 (de) * 2002-03-06 2004-12-01 Sumitomo Electric Industries, Ltd. Unteranbringung und halbleitereinrichtung
JP2004349595A (ja) * 2003-05-26 2004-12-09 Sharp Corp 窒化物半導体レーザ装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19532250A1 (de) 1995-09-01 1997-03-06 Daimler Benz Ag Anordnung und Verfahren zum Diffusionslöten eines mehrschichtigen Aufbaus
DE19747846A1 (de) 1997-10-30 1999-05-06 Daimler Benz Ag Bauelement und Verfahren zum Herstellen des Bauelements
JP4979944B2 (ja) * 2003-08-26 2012-07-18 株式会社トクヤマ 素子接合用基板、素子接合基板及びその製造方法
JP5526336B2 (ja) * 2007-02-27 2014-06-18 Ｄｏｗａエレクトロニクス株式会社 半田層及びそれを用いたデバイス接合用基板並びにその製造方法
WO2011099934A1 (en) * 2010-02-10 2011-08-18 Agency For Science, Technology And Research A method of forming a bonded structure
CN102376672B (zh) * 2011-11-30 2014-10-29 江苏长电科技股份有限公司 无基岛球栅阵列封装结构及其制造方法
KR101646094B1 (ko) * 2011-12-12 2016-08-05 해성디에스 주식회사 리드 프레임 및 이를 이용하여 제조된 반도체 패키지
US10026708B2 (en) * 2012-10-23 2018-07-17 The United States Of America As Represented By The Secretary Of The Army Strong, heat stable junction
KR20140113151A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 금속 접합층 형성방법 및 그를 이용한 반도체 발광소자 제조방법
KR102192195B1 (ko) * 2014-07-28 2020-12-17 삼성전자주식회사 솔더 조인트를 갖는 반도체 소자 및 그 형성 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5234153A (en) * 1992-08-28 1993-08-10 At&T Bell Laboratories Permanent metallic bonding method
GB2300375A (en) * 1994-08-01 1996-11-06 Nippon Denso Co Bonding method for electric element
US6590913B1 (en) * 1999-05-14 2003-07-08 Triquint Technology Holding Co. Barrier layer and method of making the same
US20030067950A1 (en) * 2001-09-27 2003-04-10 Sharp Kabushiki Kaisha Nitride semiconductor laser device
EP1482544A1 (de) * 2002-03-06 2004-12-01 Sumitomo Electric Industries, Ltd. Unteranbringung und halbleitereinrichtung
US20040201029A1 (en) * 2003-04-11 2004-10-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for producing the same
JP2004349595A (ja) * 2003-05-26 2004-12-09 Sharp Corp 窒化物半導体レーザ装置およびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
J.F. KUHLMANN ET AL.: "Oxidation and reduction kinetics of eutectic SnPb, InSn, and AuSn: a knowledge base for fluxless solder bonding applications", IEEE TRANSACTIONS ON COMPONENTS, PACKAGING, AND MANUFACTURING TECHNOLOGY C, vol. 21, no. 2, 1 April 1998 (1998-04-01), pages 134 - 140, XP002780936 *

Also Published As

Publication number Publication date
CN110352502A (zh) 2019-10-18
CN110352502B (zh) 2022-11-25
US20200234976A1 (en) 2020-07-23
DE102017104276B4 (de) 2020-01-16
US11127602B2 (en) 2021-09-21
DE102017104276A1 (de) 2018-09-06

Similar Documents

Publication Publication Date Title
DE69321904T2 (de) Verfahren für eine permanente metallische Verbindung
WO2018192987A1 (de) Verfahren zum befestigen eines halbleiterchips auf einem leiterrahmen und elektronisches bauelement
DE69217617T2 (de) Verbindungsverfahren unter Verwendung eines aus mehrfach abwechselnden Gold- und Zinnschichten bestehenden Lotes
DE10208635B4 (de) Diffusionslotstelle, Verbund aus zwei über eine Diffusionslotstelle verbundenen Teilen und Verfahren zur Herstellung der Diffusionslotstelle
DE60037057T2 (de) Halbleiterelement und Herstellungsverfahren dafür
DE102017112866B4 (de) Verfahren zum Befestigen eines Halbleiterchips auf einem Substrat und elektronisches Bauelement
DE112014002345B4 (de) Halbleitervorrichtung und Herstellungsverfahren für die Halbleitervorrichtung
DE102006011232B4 (de) Substrat zum Montieren eines elektronischen Bauteils sowie elektronisches Bauteil
WO2011029846A1 (de) Verfahren zum thermischen kontaktieren einander gegenüberliegender elektrischer anschlüsse einer halbleiterbauelement-anordnung
DE102005040527A1 (de) Halbleitervorrichtung, ihr Herstellungsverfahren und Elektronikkomponenteneinheit
WO2016062464A1 (de) Elektronische vorrichtung und verfahren zur herstellung einer elektronischen vorrichtung
DE10314876B4 (de) Verfahren zum mehrstufigen Herstellen von Diffusionslötverbindungen und seine Verwendung für Leistungsbauteile mit Halbleiterchips
EP2481083A2 (de) Verfahren zur herstellung eines elektronischen bauteils und nach diesem verfahren hergestelltes bauteil
DE19532250A1 (de) Anordnung und Verfahren zum Diffusionslöten eines mehrschichtigen Aufbaus
EP0888642B1 (de) Halbleitervorrichtung
DE10124141B4 (de) Verbindungseinrichtung für eine elektronische Schaltungsanordnung und Schaltungsanordnung
DE102020130638A1 (de) Lotmaterial, schichtstruktur, chipgehäuse, verfahren zum bilden einer schichtstruktur, verfahren zum bilden eines chipgehäuses, chipanordnung und verfahren zum bilden einer chipanordnung
DE19532251A1 (de) Anordnung und Verfahren zum Diffusionslöten
DE102017104276B4 (de) Verfahren zum Befestigen eines Halbleiterchips auf einem Leiterrahmen und elektronisches Bauelement
DE10350707B4 (de) Elektrischer Kontakt für optoelektronischen Halbleiterchip und Verfahren zu dessen Herstellung
DE102015114088B4 (de) Bauelement und Verfahren zur Herstellung eines Bauelements
DE19504351C2 (de) Verfahren zur Substratfixierung von elektronischen Bauelementen
DE102019120872A1 (de) Löten eines Leiters an eine Aluminiumschicht
DE102005024430B4 (de) Verfahren zum Beschichten eines Siliziumwafers oder Siliziumchips
DE102006053146A1 (de) Goldhaltiges Lotdepot, Verfahren zu dessen Herstellung, Lötverfahren und Verwendung

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18709509

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18709509

Country of ref document: EP

Kind code of ref document: A1