WO2018147396A1 - 並列コンデンサ回路 - Google Patents

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WO2018147396A1
WO2018147396A1 PCT/JP2018/004505 JP2018004505W WO2018147396A1 WO 2018147396 A1 WO2018147396 A1 WO 2018147396A1 JP 2018004505 W JP2018004505 W JP 2018004505W WO 2018147396 A1 WO2018147396 A1 WO 2018147396A1
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electrode
wiring conductor
capacitor
capacitive element
wiring
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PCT/JP2018/004505
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English (en)
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北川　篤
石井　卓也
南　善久
Original Assignee
パナソニックＩｐマネジメント株式会社
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • This disclosure relates to a parallel capacitor circuit having capacitors connected in parallel on a substrate.
  • FIG. 8 is a circuit configuration diagram of a current resonance type power supply described in Patent Document 1.
  • This current resonance type power supply includes a rectifying / smoothing unit 10 that rectifies and smoothes input AC power and supplies a DC voltage, and a half-bridge circuit unit 20 having first and second switching elements SW1 and SW2 that switch the DC voltage. And rectifying and smoothing the AC power induced in the secondary winding Ls of the transformer T and the current resonance unit 30 having the capacitor Cr, the inductor Lr, and the primary winding Lp of the transformer T connected to the half bridge circuit unit 20 And a secondary side rectifying / smoothing unit 40 that outputs the converted data.
  • the resonance capacitor Cr used in such a current resonance type power source constitutes a power loop of the inductance component and the switching element, a high voltage higher than the input voltage is applied, and a large charge / discharge current flows. For this reason, when the resonant capacitor Cr is formed of surface mount components, a plurality of high voltage chip capacitors are connected in parallel.
  • the resonant capacitor Cr of FIG. 8 when configured by surface mount components, a plurality of high voltage chip capacitors are often connected in parallel. In a parallel-connected capacitor circuit, there is a problem that current concentrates on a specific capacitor, loss increases, and heat is generated due to uneven impedance of wiring connected to each capacitor.
  • a parallel capacitor circuit of the present disclosure relates to a capacitor mounted in parallel on a substrate, and includes first to nth capacitive elements connected in series with an impedance element and having a first electrode and a second electrode. The elements are connected in parallel in this number order, and the first electrode of the first capacitive element and the second electrode of the nth capacitive element are wired so that current is concentrated.
  • the current flowing by equalizing each wiring impedance of the capacitors connected in parallel is equalized, so that loss increase and heat generation due to current concentration on a specific capacitor can be reduced. it can.
  • FIG. 1A is a diagram showing a component layout and a wiring pattern showing a first configuration example of a parallel capacitor circuit according to Embodiment 1.
  • FIG. 1B is a diagram showing a component layout and a wiring pattern showing a second configuration example of the parallel capacitor circuit according to Embodiment 1.
  • FIG. 2 is an equivalent circuit diagram of the parallel capacitor circuit according to the first embodiment.
  • FIG. 3A is a diagram illustrating a front surface, a back surface, and a cross section in a configuration example of a parallel capacitor circuit according to the second embodiment.
  • 3B is a diagram showing an equivalent circuit of the parallel capacitor circuit shown in FIG. 3A.
  • FIG. 4A is a diagram illustrating a front surface, a back surface, and a cross section in a configuration example of a parallel capacitor circuit according to Embodiment 3.
  • FIG. 4B is a diagram showing an equivalent circuit of the parallel capacitor circuit shown in FIG. 4A.
  • FIG. 5A is a diagram illustrating a front surface and a back surface in the configuration example of the parallel capacitor circuit according to the fourth embodiment.
  • FIG. 5B is a diagram showing an equivalent circuit of the parallel capacitor circuit shown in FIG. 5A.
  • FIG. 6A is a diagram showing a component layout and a wiring pattern in the configuration example of the parallel capacitor circuit according to the fifth embodiment. 6B is a diagram showing an equivalent circuit of the parallel capacitor circuit shown in FIG. 6A.
  • FIG. 6A is a diagram showing a component layout and a wiring pattern in the configuration example of the parallel capacitor circuit according to the fifth embodiment.
  • 6B is a diagram showing an equivalent circuit of the parallel capacitor circuit shown in FIG. 6A.
  • FIG. 7A is a diagram illustrating a front surface and a back surface in the configuration example of the parallel capacitor circuit according to the sixth embodiment.
  • FIG. 7B is a diagram showing an equivalent circuit of the parallel capacitor circuit shown in FIG. 7A.
  • FIG. 8 is a circuit configuration diagram of a current resonance type power supply described in Patent Document 1.
  • FIG. 9A is a diagram showing a component layout and a wiring pattern of the parallel capacitor circuit in the first reference example.
  • FIG. 9B is a diagram showing a component layout and a wiring pattern of the parallel capacitor circuit in the second reference example.
  • FIG. 10 is a circuit configuration diagram of a step-down converter including a snubber circuit.
  • the resonant capacitor Cr in FIG. 8 is formed of surface mount components, a plurality of high voltage chip capacitors are connected in parallel. Furthermore, since wiring is performed at a short distance, wiring patterns connected to a plurality of capacitors connected in parallel are often configured to be line-symmetric as shown in FIGS. 9A and 9B.
  • FIG. 9A is a diagram showing a component layout and a wiring pattern of the parallel capacitor circuit in the first reference example.
  • FIG. 9B is a diagram showing a component layout and a wiring pattern of the parallel capacitor circuit in the second reference example.
  • the parallel capacitor circuit includes an impedance element 111 (Zx), three capacitors (that is, capacitive elements) 121 to 123, a wiring pattern 136, and a wiring pattern 137.
  • the parallel capacitor circuit in FIG. 9B is the same as that in FIG. 9A, but the shape of the wiring pattern is different.
  • the impedance element 111 corresponds to, for example, the resonance inductor Lr and the primary winding Lp of the transformer T in FIG.
  • the reason why the impedance element Zx is described is that it may be a resistor as well as an inductor.
  • the parallel capacitor circuit of FIG. 9A has a wiring pattern 137 that is away from the impedance element 111 from the impedance element 111 through three parallel capacitors 121 to 123.
  • the wiring pattern 9B has a wiring pattern 137 that returns to the impedance element 111 side.
  • the wiring pattern 136 is a wiring conductor that connects the impedance element 11 and one of the electrodes of the capacitors 121 to 123.
  • the wiring pattern 137 is a wiring conductor that connects the other electrodes of the capacitors 121 to 123.
  • the wiring impedance of each capacitor is not uniform, so that there is a problem that current concentrates on a specific capacitor and loss increases to generate heat. For example, there is a high possibility that the current concentrates on the capacitor 122 in the wiring pattern as shown in FIG. 9A and the capacitor 121 in the wiring pattern as shown in FIG. 9B.
  • an object of the present disclosure is to provide a parallel capacitor circuit that equalizes the current flowing by aligning the wiring impedances of capacitors connected in parallel to reduce loss and heat generation.
  • FIG. 1A is a diagram showing a component layout and a wiring pattern showing a first configuration example of the parallel capacitor circuit according to the first embodiment.
  • 1B is a diagram showing a component layout and a wiring pattern showing a second configuration example of the parallel capacitor circuit according to Embodiment 1.
  • FIG. 1A is a diagram showing a component layout and a wiring pattern showing a first configuration example of the parallel capacitor circuit according to the first embodiment.
  • 1B is a diagram showing a component layout and a wiring pattern showing a second configuration example of the parallel capacitor circuit according to Embodiment 1.
  • FIG. 1A is a diagram showing a component layout and a wiring pattern showing a first configuration example of the parallel capacitor circuit according to the first embodiment.
  • 1B is a diagram showing a component layout and a wiring pattern showing a second configuration example of the parallel capacitor circuit according to Embodiment 1.
  • FIG. 1A is a diagram showing a component layout and a wiring pattern showing a first configuration example of the parallel capacitor circuit according to the first embodiment.
  • the parallel capacitor circuit shown in FIGS. 1A and 1B includes an impedance element 11 (Zx), three capacitors (that is, capacitive elements) 21 to 23, a first wiring conductor 31 and a second wiring conductor 32.
  • the impedance element 11 is an impedance element such as a resonance inductor of a current resonance power source.
  • a resonance inductor of a current resonance power source For example, when the parallel capacitor circuit of FIGS. 1A and 1B is applied to the resonance capacitor Cr of FIG. 8, it corresponds to the resonance inductor Lr and the primary winding Lp of the transformer T.
  • Capacitors 21 to 23 are capacitors having first and second electrodes, respectively.
  • the capacitor 21 has a first electrode 21a and a second electrode 21c.
  • the capacitor 22 has a first electrode 22a and a second electrode 22c.
  • the capacitor 23 has a first electrode 23a and a second electrode 23c.
  • the first wiring conductor 31 connects one end of the impedance element 11 and the first electrodes 21a to 23a of the capacitors 21 to 23.
  • the second wiring conductor 32 connects the second electrodes 21c to 23c of the capacitors 21 to 23.
  • the first configuration example of the parallel capacitor circuit shown in FIG. 1A is the front-rear direction (that is, the first wiring conductor 31 and the second wiring conductor 32) between the impedance element 11 connected in series and the parallel circuit of the capacitors 21 to 23. It is an example of the structure by which a wiring conductor is each pulled out in the longitudinal direction of (). With respect to the arrangement of the electrodes of the capacitors 21 to 23, both the first wiring conductor 31 and the second wiring conductor 32 are parallel straight lines.
  • the second configuration example of the parallel capacitor circuit shown in FIG. 1B is a configuration in which the output line of the parallel circuit of the capacitors 21 to 23 is returned in parallel with the input line to the impedance element 11.
  • each wiring conductor extends in the vertical direction (that is, upward in the longitudinal direction of the first wiring conductor 31 and the second wiring conductor 32).
  • the first wiring conductor 31 bends at a substantially right angle near the first electrode 21 a of the capacitor 21.
  • the bent wiring portion of the first wiring conductor 31 is connected to the first electrode 21a of the capacitor 21, and the bent wiring portions are connected to the first electrodes 22a and 23a of the capacitors 22 and 23.
  • the second wiring conductor 32 is bent at a right angle in the vicinity of the second electrode 23 c of the capacitor 23.
  • the bent wiring portion of the second wiring conductor 32 is connected to the second electrode 23c of the capacitor 23, and the bent wiring portion is connected to the second electrodes 21c and 22c of the capacitors 21 and 22.
  • the first wiring conductor 31 passes through the first electrode 21a of the capacitor 21, passes through the first electrode 22a of the capacitor 22 and the first electrode 23a of the capacitor 23. That is, the current flows sequentially.
  • the second wiring conductor 32 starts from the second electrode 21c of the capacitor 21, and is configured such that current flows out sequentially from the second electrode 22c of the capacitor 22 and the second electrode 23c of the capacitor 23. It is that you are. With such a wiring pattern, the wiring impedance of each capacitor is substantially equal between the first electrode 21a of the capacitor 21 and the second electrode 23c of the capacitor 23. Therefore, the current of each capacitor flowing through the parallel capacitor circuit is Equalized.
  • the wiring impedance is mainly composed of a resistance component and an inductance component in series, but both of them can be made equal in the present disclosure. Therefore, equalization of the current can be achieved not only by the magnitude of the current but also by the phase of the high-frequency alternating current.
  • the capacitors located at both ends are the first capacitor and the second capacitor, respectively, for example, the first electrode and the second capacitor of the first capacitor
  • the current of each capacitor flowing through the capacitor parallel circuit can be equalized, so that the current concentrates on a specific capacitor and the loss increases. It is possible to avoid abnormal conditions such as heat generation.
  • FIG. 2 is an equivalent circuit of the parallel capacitor circuit of FIGS. 1A and 1B.
  • the impedance of the impedance element 11 is Zx
  • the capacitances of the capacitors 21 to 23 are equally C
  • the wiring impedance equalized by the wiring patterns as shown in FIGS. 1A and 1B is Za. If it is a normal circuit constant, Zx is so large that Za can be ignored. Therefore, even if Za is increased by equalization including the following embodiments, it is absorbed by Zx and the influence on the operation of the entire circuit is not affected. almost none. That is, the impedance Z of the entire circuit is Z ⁇ Zx + 1 / (j ⁇ ⁇ nC) ( ⁇ Zx >> Za) It can be said.
  • Z Zx + Za / n + 1 / (j ⁇ ⁇ nC)
  • the impedance of the entire circuit can be set to a desired value by adjusting Zx.
  • the parallel capacitor circuit according to the first embodiment is connected to the impedance element 11 in series and has first to nth (n is an integer of 2 or more) having a first electrode and a second electrode.
  • Capacitive elements (capacitors 21 to 23), which are arranged in the order of numbers and connected in parallel, and the first electrode of the first capacitive element (the first capacitor 21). 1st electrode 21a) and a wiring provided so that current is concentrated on the second electrode of the nth capacitive element (second electrode 23c of capacitor 23).
  • the wiring impedances of the first to nth capacitive elements are substantially equal, the currents of the first to nth capacitive elements can be equalized. Therefore, it is possible to avoid an abnormal state in which current concentrates on a specific capacitive element, loss increases, and heat is generated.
  • the above-described wiring is formed on the one surface of the multilayer substrate 1 by the first wiring conductor 31 connected to the impedance element 11 and the first electrodes of the first to nth capacitive elements (capacitors 21 to 23). And a second wiring conductor 32 connected to each of the second electrodes of the first to nth capacitive elements on the one surface of the multilayer substrate 1, and the nth capacitive element (capacitor 23).
  • the first electrode 23 a is connected to the end of the first wiring conductor 31, and the second electrode 21 c of the first capacitive element (capacitor 21) is connected to the end of the second wiring conductor 32. Good.
  • the current is concentrated on the first electrode of the first capacitive element, and Current can be concentrated on the second electrode of the n capacitive elements. As a result, it is possible to avoid an abnormal state in which current concentrates on a specific capacitor and loss increases to generate heat.
  • a multilayer substrate means a substrate having two or more wiring layers in this specification.
  • the multilayer substrate may be a two-layer substrate (double-sided substrate), a four-layer substrate, a six-layer substrate, or the like.
  • FIG. 3A is a diagram illustrating (a) a front surface, (b) a back surface, and (c) a cross section of the parallel capacitor circuit according to the second embodiment.
  • (C) of the figure shows a cross-section taken along the alternate long and short dash line indicated by (c)-(c) on (a) the front surface and (b) the back surface.
  • the right direction along the plane of the paper is the x-axis direction
  • the upward direction along the plane of the paper is the y-axis direction
  • the direction perpendicular to the xy plane from the back surface to the surface is the z-axis direction.
  • FIG. 3B is a diagram showing an equivalent circuit of the parallel capacitor circuit shown in FIG. 3A.
  • the parallel capacitor circuit of FIG. 3A is a circuit formed on the multilayer substrate 1, and includes a capacitor 24, a capacitor 25, a first wiring conductor 31, a second wiring conductor 32, a first via 41, and a second via. 42 is provided.
  • the capacitor 24 is a first capacitive element mounted on the surface of the multilayer substrate 1.
  • the capacitor 25 is a second capacitive element mounted on the back surface of the multilayer substrate 1.
  • the first wiring conductor 31 is a wiring conductor disposed on the surface of the multilayer substrate 1 and extending from the impedance element to the first electrode of the capacitor 24.
  • the first wiring conductor 31 has a first bypass wiring conductor 31 x that extends from the first via 41 to the first electrode of the capacitor 24.
  • the first bypass wiring conductor 31x does not connect the first via 41 and the first electrode of the capacitor 24 with the shortest wiring, but makes a bypass connection in order to provide a desired impedance.
  • the second wiring conductor 32 is disposed on the surface of the multilayer substrate 1 and connected to the second electrode of the capacitor 24.
  • the second wiring conductor 32 has a second bypass wiring conductor 32 x that extends from the second via 42 to the second electrode of the capacitor 24.
  • the second bypass wiring conductor 32x does not connect the second via 42 and the second electrode of the capacitor 24 with the shortest wiring but makes a bypass connection in order to provide a desired impedance.
  • the first via 41 is provided in the vicinity of the first electrode of the capacitor 24, extends from the front surface to the back surface of the multilayer substrate 1, and connects the first wiring conductor 31 and the first electrode of the capacitor 25.
  • the second via 42 is provided in the vicinity of the second electrode of the capacitor 24, extends from the front surface to the back surface of the multilayer substrate 1, and connects the second wiring conductor 32 and the second electrode of the capacitor 25.
  • the first bypass wiring conductor 31x and the second bypass wiring conductor 32x described above equalize the current of each capacitor in a parallel circuit of the capacitor 24 mounted on the front surface of the multilayer substrate 1 and the capacitor 25 mounted on the back surface. It is a wiring pattern for making it.
  • impedance element 11 shown in the first embodiment is not shown.
  • the first wiring conductor 31 that is an input line branches to the first detour wiring conductor 31x and the via 41 before being connected to the first electrode of the capacitor 24.
  • the first bypass wiring conductor 31x is connected to the first electrode of the capacitor 24, and the via 41 is connected to the first electrode of the capacitor 25 via the wiring conductor 31a on the back surface of the substrate.
  • a second bypass wiring conductor 32 x is connected to the second electrode of the capacitor 24, and branches to the second wiring conductor 32 and the second via 42 that are output lines after the bypass.
  • the second via 42 is connected to the second electrode of the capacitor 25 via the wiring conductor 32a on the back surface of the substrate.
  • the series impedance of the first bypass wiring conductor 31x and the second bypass wiring conductor 32x and the series impedance of the vias 41 and 42 are equalized as shown in the equivalent circuit.
  • the current flowing through the capacitors 24 and 25 can be equalized, and heat generation and efficiency deterioration due to current concentration on a specific capacitor can be reduced.
  • the parallel capacitor circuit according to the second embodiment includes the first capacitive element (capacitor 24) mounted on the surface of the multilayer substrate 1 and the second capacitive element mounted on the back surface of the multilayer substrate 1.
  • the second wiring conductor 32 connected to the electrode and the first electrode of the first capacitive element are provided in the vicinity of the first electrode, from the front surface to the back surface, and the first wiring conductor 31 and the first capacitive element of the first capacitive element.
  • the first via 41 for connecting the electrode and the second electrode of the first capacitive element are provided in the vicinity of the second electrode of the first capacitive element, from the front surface to the back surface, and the second wiring conductor 32 and the second capacitive element of the second capacitive element.
  • a second via 42 for connecting to the electrode, The conductor 31 has a first bypass wiring conductor 31x extending from the first via 41 to the first electrode of the first capacitive element, and the second wiring conductor 32 is connected to the first via 42 from the first via.
  • a second bypass wiring conductor 32x reaching the capacitive element second electrode is provided.
  • the series impedance of the first bypass wiring conductor 31x and the first capacitive element that is, the capacitor 24
  • the series impedance of the first via 41 and the second capacitive element that is, the capacitor 25
  • Impedance can be made equal, current flowing through each of the first and second capacitive elements can be equalized, and heat generation and efficiency deterioration due to current concentration on a specific capacitive element can be reduced.
  • FIG. 4A is a diagram illustrating (a) a front surface, (b) a back surface, and (c) a cross section of a parallel capacitor circuit according to a third embodiment.
  • FIG. 4B is a diagram showing an equivalent circuit of the parallel capacitor circuit shown in FIG. 4A.
  • the parallel capacitor circuit of the capacitor 24 mounted on the front surface of the substrate 1 and the capacitor 25 mounted on the back surface has a wiring pattern that equalizes the current of each capacitor.
  • the impedance element 11 shown in the first embodiment is connected to the first wiring conductor 31.
  • the parallel capacitor circuit shown in FIG. 4A includes a capacitor 24, a capacitor 25, a first wiring conductor 31, a second wiring conductor 33, a first via 41a, and a second via 42a.
  • the capacitor 24 is a first capacitive element mounted on the surface of the multilayer substrate 1.
  • the capacitor 25 is a second capacitive element mounted on the back surface of the multilayer substrate 1.
  • the first wiring conductor 31 is disposed on the substrate surface and extends from the impedance element 11 to the first electrode of the capacitor 24.
  • the second wiring conductor 33 is disposed on the back surface of the multilayer substrate 1 and connected to the second electrode of the capacitor 25.
  • the first via 41 a is provided in the vicinity of the first electrode of the capacitor 24, extends from the front surface to the back surface of the multilayer substrate 1, and connects the first wiring conductor 31 and the first electrode of the capacitor 25.
  • the second via 42 a is provided in the vicinity of the second electrode of the capacitor 25, extends from the front surface to the back surface of the multilayer substrate 1, and connects the second wiring conductor 33 and the second electrode of the capacitor 24 on the front surface.
  • the wiring conductor 31 as an input line is connected to the first via 41a slightly before being connected to the first electrode of the capacitor 24.
  • the first via 41a is connected to the first electrode of the capacitor 25 via the wiring conductor 31a on the back surface of the substrate.
  • the second electrode of the capacitor 24 is connected to the second via 42a through the wiring conductor 32b.
  • the second via 42a is connected to the second electrode of the capacitor 25 via the wiring conductor 33 on the back surface of the substrate and forms an output line.
  • the currents flowing through the capacitors 24 and 25 are as follows. Are equalized.
  • the third embodiment can equalize the current flowing in the capacitors connected in parallel while using vias to eliminate the bypass wiring conductor of the second embodiment and prevent an increase in the board occupation area. It is possible to reduce heat generation and efficiency degradation due to current concentration on a specific capacitor.
  • the parallel capacitor circuit according to the third embodiment includes the first capacitive element 24 mounted on the front surface of the multilayer substrate 1 and the second capacitive element mounted on the back surface of the multilayer substrate 1. 25, the first wiring conductor 31 disposed on the front surface and connected from the impedance element 11 to the first electrode of the first capacitive element 24, and the second capacitive element 25 disposed on the back surface.
  • the second wiring conductor 33 connected to the second electrode and the first electrode of the first capacitive element 24 are provided in the vicinity of the first electrode.
  • the first via 41a for connecting the first electrode of the capacitive element and the second electrode of the second capacitive element 25 are provided in the vicinity of the second electrode.
  • the wiring impedance of the first via 41a itself and the wiring impedance of the second via 42a itself become almost equal and dominant, and the first via 41a and the second via 42a are used.
  • the current flowing through the first and second capacitive elements connected in parallel can be equalized while eliminating the bypass wiring conductor and preventing an increase in the board occupied area, and by current concentration on a specific capacitive element Heat generation and efficiency deterioration can be reduced.
  • FIG. 5A is a diagram illustrating (a) the front surface and (b) the back surface in the configuration example of the parallel capacitor circuit according to the fourth embodiment.
  • FIG. 5B is a diagram showing an equivalent circuit of the parallel capacitor circuit shown in FIG. 5A.
  • the parallel capacitor circuit shown in FIG. 5A includes first to nth (n is an integer of 2 or more) capacitive elements, (n + 1) to (2n) capacitive elements, and a first wiring conductor 31.
  • the second wiring conductor 33, the first via 41b, and the second via 42b are provided.
  • FIG. 5A shows an example in which the first to nth capacitive elements (n is an integer of 2 or more) are two capacitors 24 and 241.
  • FIG. 5A shows an example in which the (n + 1) to (2n) th capacitive elements are two capacitors 25 and 251.
  • Capacitors 24 and 241 as first to nth (n is an integer of 2 or more) capacitive elements are connected in parallel to the surface of the multilayer substrate 1.
  • Capacitors 25 and 251 as the (n + 1) to (2n) capacitive elements are connected in parallel to the back surface of the multilayer substrate 1.
  • the first wiring conductor 31 is disposed on the surface and extends from the impedance element 11 to the first electrode of the capacitor 24 as the first capacitive element.
  • the second wiring conductor 33 is disposed on the back surface and connected to the second electrode of the capacitor 251 as the (2n) capacitive element.
  • the first via 41b is provided in the vicinity of the first electrode of the capacitor 24 as the first capacitive element, extends from the front surface to the back surface, and the first wiring conductor 31 and the (n + 1) th capacitive element as the first capacitive element.
  • the first electrode of the capacitor 25 is connected.
  • the second via 42b is provided in the vicinity of the second electrode of the capacitor 251 serving as the (2n) capacitive element, extends from the front surface to the back surface, and serves as the second wiring conductor 33 and the nth capacitive element.
  • the second electrode of the capacitor 25 is connected.
  • the parallel capacitor circuit of the capacitor 24 and the capacitor 241 mounted in parallel on the front surface of the multilayer substrate 1 and the capacitor 25 and the capacitor 251 mounted in parallel on the back surface of the substrate 1 is a wiring for equalizing the current of each capacitor.
  • the impedance element 11 shown in the first embodiment is connected to the first wiring conductor 31.
  • the first wiring conductor 31 as an input line branches to a wiring conductor connected to the first via 41b and the first electrode of the capacitor 241 before being connected to the first electrode of the capacitor 24.
  • the first via 41b is connected to the wiring conductor 31b on the back surface of the substrate.
  • the wiring conductor 31b is connected to the first electrode of the capacitor 25 in the vicinity of the first via 41b, and the first of the capacitor 251 provided together with the capacitor 25.
  • the wiring conductor 32 c is connected to the second electrode of the capacitor 24 and the second electrode of the capacitor 241, and is connected to the second via 42 b near the second electrode of the capacitor 241.
  • the second via 42b is connected to the wiring conductor 33 on the back surface of the substrate, and the wiring conductor 33 is connected to the second electrode of the capacitor 251 in the vicinity of the second via 42b, and the second electrode of the capacitor 25 provided together with the capacitor 251. To form an output line.
  • the wiring impedance between the first via 41b near the first electrode of the capacitor 24 and the second via 42b near the second electrode of the capacitor 241 is substantially equal on the substrate surface, and on the back surface of the substrate.
  • the wiring impedance between the first via 41b in the vicinity of the first electrode of the capacitor 25 and the second via 42b in the vicinity of the second electrode of the capacitor 251 is substantially equal, and further, as shown in the equivalent circuit, Since the two vias 42b are almost equal and dominant as the wiring impedance of the parallel capacitor on the front surface and the parallel capacitor on the back surface, the wiring impedance of each capacitor is approximately equal, and the flowing current is equalized.
  • the wiring patterns on each surface are the first capacitor and the second capacitor, respectively, which are located at both ends of a plurality of capacitors provided side by side, and the first electrode of the first capacitor
  • the wiring impedance of each capacitor is equalized by wiring so that the current path is concentrated on the second electrode of the second capacitor.
  • the wiring pattern shown in the first embodiment equalizes the wiring impedance of the parallel capacitors on the front and back surfaces of the substrate and also concentrates the current on the first electrode of the first capacitor.
  • Parallel connection while preventing increase in board area by aligning the wiring impedance between the parallel capacitors on the front and back of the board by using the via provided near and the via provided near the second electrode of the second capacitor. The current flowing to each capacitor can be equalized, and heat generation and efficiency deterioration due to current concentration on a specific capacitor can be reduced.
  • the parallel capacitor circuit according to the fourth embodiment includes the first to n-th (n is an integer of 2 or more) capacitive elements 24 and 241 connected in parallel to the surface of the multilayer substrate, and the multilayer substrate.
  • (N + 1) to (2n) capacitive elements 25 and 251 connected in parallel to the back surface of the first and second electrodes arranged on the front surface and extending from the impedance element to the first electrode of the first capacitive element 24 Provided in the vicinity of the wiring conductor 31, the second wiring conductor 33 disposed on the back surface of the substrate and connected to the second electrode of the (2n) capacitive element, and the first electrode of the first capacitive element 24.
  • the wiring impedance by the second via 42b for the first to nth capacitive elements 24, 241 on the front surface and the first to the (n + 1) th to (2n) capacitive elements 25, 251 on the back surface Since the wiring impedances of the vias 41b are substantially equal and dominant, the wiring impedances of the capacitive elements are substantially equal, and the flowing current can be equalized.
  • the number of capacitors on the front and back surfaces may be two or more arbitrary natural numbers.
  • the above first to fourth embodiments relate to equalization of the current flowing through each capacitor of the parallel capacitor circuit connected in series with the impedance element 11, and do not branch the current from the connection point between the impedance element 11 and the capacitor. It is assumed. This is because there is a tendency to increase the value of the wiring impedance in order to make the wiring impedances of the current paths flowing through the respective capacitors uniform, and the presence of the impedance element 11 also serves to absorb or cancel the increase in the wiring impedance. It is.
  • FIG. 6A is a diagram showing a component layout and a wiring pattern in the parallel capacitor circuit configuration example according to the fifth embodiment.
  • FIG. 6B is a diagram showing an equivalent circuit of the parallel capacitor circuit shown in FIG. 6A. 6A and 6B, the parallel capacitor circuit of FIG. 6A includes a first wiring conductor 34 that is a power supply line, a second wiring conductor 35 that is a GND line, and a first wiring conductor. 1st to nth (n is an integer of 2 or more) capacitive elements (capacitors 26 to 28 in FIG. 6A) connected in parallel between the wiring conductor 34 and the second wiring conductor 35.
  • the first wiring conductor 34 includes a first slit 51.
  • the second wiring conductor 35 includes a second slit 52.
  • the first slit 51 is a slit in which the first wiring conductor 34 in the vicinity of each first electrode of the second to nth capacitive elements (capacitors 27 and 28 in FIG. 6A) is partially cut out.
  • the first slits pass the current of the first electrodes 27a and 28a of the second to nth capacitive elements (that is, the capacitors 27 and 28) to the first electrode of the first capacitive element (capacitor 26 in FIG. 6A). 26a.
  • the second slit 52 is a slit in which the second wiring conductor 35 in the vicinity of each second electrode of the first to (n ⁇ 1) th capacitive elements (capacitors 26 and 27 in FIG. 6A) is partially cut out. is there.
  • the second slit 52 allows the current of each of the second electrodes 26c, 27c of the first to (n-1) th capacitive elements (capacitors 26, 27) to pass through the nth capacitive element (capacitor 28 in FIG. 6A). ) Through the second electrode 28c.
  • the first wiring conductor 34 of the power supply line coming from the input side has a first slit 51, so that the first electrode 27a of the capacitor 27 is connected from the connection point with the first electrode 26a of the capacitor 26. And a conductor portion connected to the first electrode 28a of the capacitor 28 and a conductor portion extending to the output side.
  • the 28th wiring conductor 35 of the GND line returned from the output side has a second slit, so that the second electrode 27c of the capacitor 27 and the capacitor are connected from the connection point with the second electrode 28c of the capacitor 28.
  • 26 is branched into a conductor portion connected to the second electrode 26c and a conductor portion extending to the input side.
  • an equivalent circuit assuming impedance parasitic on the wiring conductor is as shown in FIG. 6B.
  • the impedance enclosed in parentheses is a relatively small wiring impedance existing between the electrodes of adjacent capacitors, and the current path flowing through the capacitor is connected to the first electrode 26a of the capacitor 26 at the end of the capacitor and the capacitor 28.
  • the wiring impedances of the capacitors 26 to 28 can be made uniform by concentrating on the second electrode 28c.
  • the wiring impedance of the first electrode 26a to the output of the capacitor 26 in the first wiring conductor 34 and the wiring impedance of the second electrode 28c to the input of the capacitor 28 in the second wiring conductor 35 are substantially equal to Zb.
  • the configuration of the modified T-type filter of Zb-C-Zb is as follows. Therefore, a ⁇ -type filter can be formed by further connecting a capacitor to either or both of the input / output terminals of the parallel capacitor circuit of FIG. 6A.
  • the current flowing through each capacitor can be equalized in both the current path for charging the parallel capacitor circuit from the input side and the current path for discharging to the output side. Heat generation and efficiency deterioration due to current concentration of a specific capacitor can be reduced.
  • the parallel capacitor circuit according to the fifth embodiment is a first to n-th (n is an integer of 2 or more) capacitive element having a first electrode and a second electrode.
  • the first to nth capacitive elements 26 to 28 arranged in order and connected in parallel, and the first electrodes 26a to 28a connected to the first electrodes 26a to 28a of the first to nth capacitive elements 26 to 28, respectively.
  • a wiring conductor 34; and a second wiring conductor 35 connected to each of the second electrodes 28a to 28c of the first to nth capacitive elements 26 to 28.
  • the second wiring conductor 35 is wired so that the current is concentrated on the second electrode 28c of the nth capacitive element 28). Is done.
  • the current flowing through each capacitive element can be equalized in both the current path for charging the parallel capacitor circuit from the input side and the current path for discharging to the output side. Heat generation and efficiency degradation due to current concentration can be reduced.
  • the first wiring conductor 34 in the vicinity of the first electrodes of the second to nth capacitive elements 27 and 28 is partially cut out on one surface of the multilayer substrate.
  • the above-described effects can be obtained by simply forming the first slit 51 in the first wiring conductor 34 and providing the second slit in the second wiring conductor 35. . That is, the current flowing through each capacitive element can be equalized in both the current path for charging the parallel capacitor circuit from the input side and the current path for discharging to the output side. Heat generation and efficiency deterioration can be reduced.
  • the wiring area of the parallel capacitor circuit constituting the low-pass filter as shown in the fifth embodiment is reduced by using the front and back surfaces and vias of the multilayer board including the double-sided board and the board occupation area.
  • the multilayer substrate including the double-sided substrate may be a double-sided substrate or a substrate having two or more wiring layers.
  • FIG. 7A is a diagram showing (a) the front surface and (b) the back surface in the configuration example of the parallel capacitor circuit according to the sixth embodiment.
  • FIG. 7B is a diagram showing an equivalent circuit of the parallel capacitor circuit shown in FIG. 7A.
  • the parallel capacitor circuit of FIG. 7A includes first to nth capacitive elements (capacitors 26, 27, and 28 in FIG. 7A), a first wiring conductor 34, a first via 43, and a second via 43a.
  • the first to nth capacitive elements each have a first electrode and a second electrode, are arranged in the order of this number on the surface of the multilayer substrate, and are connected in parallel.
  • the first wiring conductor 34 is connected to each first electrode of the first to nth capacitive elements (capacitors 26, 27, and 28 in FIG. 7A).
  • the first via 43 is connected to the first wiring conductor 34 and is provided in the vicinity of the first electrode of the first capacitive element (capacitor 26).
  • the second via 43a is provided in the vicinity of the first electrode of the nth capacitive element (capacitor 28).
  • the second wiring conductor 34a connects the first via 43 and the second via 43a on the back surface of the multilayer substrate.
  • the third wiring conductor 34b is provided on the surface from the second via 43a to the output side.
  • the fourth wiring conductor 35b is connected to each second electrode of the first to nth capacitive elements (capacitors 26, 27, 28).
  • the third via 44a is connected to the second wiring conductor 34a and is provided in the vicinity of the second electrode of the nth capacitive element (capacitor 28).
  • the fourth via 44 is provided in the vicinity of the second electrode of the first capacitive element (capacitor 26).
  • the fifth wiring conductor 35a connects the third via 44a and the fourth via 44 on the back surface.
  • the sixth wiring conductor 35 is provided on the fourth via 44 on the surface.
  • the first wiring conductor 34 of the power supply line coming from the input side is connected from the connection point with the first electrode of the capacitor 26 to the first electrode of the capacitor 27 and the first electrode of the capacitor 28. Branched to the conductor portion and the first via 43.
  • the via 43 is connected to the end of the second wiring conductor 34a on the back surface of the substrate, and is connected to the third wiring conductor 34b through the second via 43a from the other end of the second wiring conductor 34a.
  • the fourth wiring conductor 35b of the GND line returned from the output side is a conductor connected from the connection point with the second electrode of the capacitor 28 to the second electrode of the capacitor 27 and the second electrode of the capacitor 26. Branches to vias and vias 44a.
  • the via 44a is connected to the end of the fifth wiring conductor 35a on the back surface of the substrate, and is connected to the sixth wiring conductor 35 through the fourth via 44 from the other end of the fifth wiring conductor 35a.
  • an equivalent circuit assuming an impedance parasitic to the wiring conductor is as shown in FIG. 7B.
  • the impedance enclosed in parentheses without a reference sign is a relatively small wiring impedance existing between the electrodes of adjacent capacitors, and the first electrode of the capacitor 26 at the end of the capacitor is connected to the current path flowing through the capacitor.
  • the wiring impedances of the capacitors 26 to 28 can be made uniform by concentrating them on the second electrode of the capacitor 28.
  • the wiring impedance of the second wiring conductor 34a and the wiring impedance of the fifth wiring conductor 35a are substantially equal to Zc, and the first via 43, the second via 43a, the fourth via 44, and the third
  • the wiring impedance of the via 44a is almost equal to Zd, and the overall configuration is a modified T-type filter of (Zb + 2Zc) ⁇ C ⁇ (Zb + 2Zc). Therefore, a ⁇ -type filter can be formed by further connecting a capacitor to either or both of the input / output terminals of the parallel capacitor circuit of FIG. 7A.
  • the current that charges the parallel capacitor circuit from the input side while using a multilayer board including a double-sided board and vias while keeping the board occupied area smaller than in the fifth embodiment In both the path and the current path that discharges to the output side, the current flowing through each capacitor can be equalized, and heat generation and efficiency deterioration due to current concentration of a specific capacitor can be reduced.
  • the parallel capacitor circuit according to the sixth embodiment is a first to nth (n is an integer of 2 or more) capacitive element having a first electrode and a second electrode, and is a multilayer substrate.
  • the first to nth capacitive elements 26 to 28 arranged in this order on the surface and connected in parallel, and the first electrodes of the first to nth capacitive elements 26 to 28 are connected to each other.
  • a second via 43a provided in the vicinity of the electrode, a second wiring conductor 34a connecting the first via 43 and the second via 43a on the back surface of the multilayer substrate, and an output side from the second via 43a on the surface
  • a third wiring conductor 34b provided to each of the second electrodes of the first to nth capacitive elements 26 to 28.
  • the fourth via 44 provided in the vicinity of the two electrodes, the fifth wiring conductor 35a connecting the third via 44a and the fourth via 44 on the back surface, and the sixth via 44 provided on the front surface And a wiring conductor 35.
  • the multilayer substrate and the first via 43, the second via 43a, the third via 44a, and the fourth via 44 it is possible to reduce the area occupied by the substrate while reducing the parallel capacitor from the input side.
  • the current flowing through each capacitive element can be equalized, and heat generation and efficiency deterioration due to current concentration of a specific capacitive element are reduced. be able to.
  • the second wiring conductor 34a and the fifth wiring conductor 35a that bypass the vias are arranged on the back surface, but they may be arranged in the inner layer of the multilayer substrate. By arranging the detour pattern in the inner layer, it can be used for another application such as providing another wiring conductor on the back surface.
  • the present disclosure is useful for a parallel capacitor circuit corresponding to a capacitor portion that requires a withstand current amount in various electronic circuits.
  • Multilayer substrate 11 Impedance elements 21 to 28 Capacitors 21a, 22a, 23a, 26a, 27a, 28a First electrodes 21c, 22c, 23c, 26c, 27c, 28c Second electrodes 31, 34 First wiring conductor 31x First wiring conductor 31x Detour wiring conductors 32, 33, 35 Second wiring conductor 32x Second detour wiring conductors 41, 41a, 41b, 43 First vias 42, 42a, 42b, 43a Second via 44 Fourth via 44a Third Via 51 first slit 52 second slit

Landscapes

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Abstract

インピーダンス素子（１１）と直列に接続され、第１電極と第２電極を有するコンデンサ（２１～２３）が並列接続され、コンデンサ（２１）の第１電極とコンデンサ（２３）の第２電極に電流が集中するように配線することにより、コンデンサ並列回路を流れる各コンデンサの電流を均等化することができるので、特定のコンデンサに電流が集中して損失が増大して発熱するといった異常状態を回避することができる。

Description

並列コンデンサ回路
　本開示は基板上に並列接続されたコンデンサを有する並列コンデンサ回路に関する。
　図８は特許文献１に記載されている電流共振型電源の回路構成図である。この電流共振型電源は、入力交流電力を整流平滑して直流電圧を供給する整流平滑部１０と、この直流電圧をスイッチングする第１および第２のスイッチング素子ＳＷ１、ＳＷ２を有するハーフブリッジ回路部２０と、このハーフブリッジ回路部２０と接続されるコンデンサＣｒ、インダクタＬｒ並びにトランスＴの一次巻線Ｌｐを有する電流共振部３０と、トランスＴの二次巻線Ｌｓに誘起される交流電力を整流平滑化して出力する二次側整流平滑部４０とから構成される。このような電流共振型電源に用いられる共振コンデンサＣｒは、インダクタンス部品とスイッチング素子とのパワーループを構成するため、入力電圧以上の高電圧が印加され、大きな充放電電流が流れる。このため共振コンデンサＣｒを面実装部品で構成する場合、高耐圧のチップコンデンサが複数並列に接続される。
特開平１１－１３６９４０号公報
　例えば、図８の共振コンデンサＣｒを面実装部品で構成する場合、高耐圧のチップコンデンサが複数並列に接続されることが多い。並列接続のコンデンサ回路において、各コンデンサに接続された配線のインピーダンスが均等ではないことに起因して、特定のコンデンサに電流が集中して損失が増大して発熱するといった問題がある。
　前記に鑑み、本開示は、並列接続されたコンデンサの各配線インピーダンスを揃えることによって流れる電流を均等化する並列コンデンサ回路の提供を目的とする。
　上記課題を解決するために本開示の並列コンデンサ回路は、基板上に並列実装されたコンデンサに関し、インピーダンス素子と直列に接続され、第１電極と第２電極を有する第１～第ｎの容量性素子がこの番号順に並列接続され、第１の容量性素子の第１電極と第ｎの容量性素子の第２電極に電流が集約するように配線された構成を有する。
　本開示に係る並列コンデンサ回路によると、並列接続されたコンデンサの各配線インピーダンスを揃えることによって流れる電流を均等化するので、特定のコンデンサに電流が集中することによる損失増大や発熱を低減することができる。
図１Ａは、実施の形態１に係る並列コンデンサ回路の第１の構成例を示す部品レイアウトおよび配線パターンを示す図である。 図１Ｂは、実施の形態１に係る並列コンデンサ回路の第２の構成例を示す部品レイアウトおよび配線パターンを示す図である。 図２は、実施の形態１に係る並列コンデンサ回路の等価回路図である。 図３Ａは、実施の形態２に係る並列コンデンサ回路の構成例における表面、裏面および断面を示す図である。 図３Ｂは、図３Ａに示した並列コンデンサ回路の等価回路を示す図である。 図４Ａは、実施の形態３に係る並列コンデンサ回路の構成例における表面、裏面および断面を示す図である。 図４Ｂは、図４Ａに示した並列コンデンサ回路の等価回路を示す図である。 図５Ａは、実施の形態４に係る並列コンデンサ回路の構成例における表面および裏面を示す図である。 図５Ｂは、図５Ａに示した並列コンデンサ回路の等価回路を示す図である。 図６Ａは、実施の形態５に係る並列コンデンサ回路の構成例における部品レイアウトおよび配線パターンを示す図である。 図６Ｂは、図６Ａに示した並列コンデンサ回路の等価回路を示す図である。 図７Ａは、実施の形態６に係る並列コンデンサ回路の構成例における表面および裏面を示す図である。 図７Ｂは、図７Ａに示した並列コンデンサ回路の等価回路を示す図である。 図８は、特許文献１に記載されている電流共振型電源の回路構成図である。 図９Ａは、第１の参考例における並列コンデンサ回路の部品レイアウトおよび配線パターンを示す図である。 図９Ｂは、第２の参考例における並列コンデンサ回路の部品レイアウトおよび配線パターンを示す図である。 図１０は、スナバ回路を含む降圧コンバータの回路構成図である。
　（発明者の基礎となった知見）
　本発明者は、「背景技術」の欄において記載した図８中の共振コンデンサＣｒを、並列接続のコンデンサ回路により構成した場合に、以下の問題を生じることを見出した。
　図８中の共振コンデンサＣｒを面実装部品で構成する場合、高耐圧のチップコンデンサが複数並列に接続される。さらに、短距離で配線するため、並列接続された複数のコンデンサに接続される配線パターンは、図９Ａおよび図９Ｂに示すような線対称に構成される場合が多い。
　図９Ａは、第１の参考例における並列コンデンサ回路の部品レイアウトおよび配線パターンを示す図である。また、図９Ｂは、第２の参考例における並列コンデンサ回路の部品レイアウトおよび配線パターンを示す図である。図９Ａにおいて、並列コンデンサ回路は、インピーダンス素子１１１（Ｚｘ）、３つのコンデンサ（つまり容量性素子）１２１～１２３、配線パターン１３６および配線パターン１３７を含む。図９Ｂにおける並列コンデンサ回路も図９Ａと同様であるが配線パターンの形状が異なっている。
　インピーダンス素子１１１は、例えば図８では共振インダクタＬｒとトランスＴの１次巻線Ｌｐに相当する。インピーダンス素子Ｚｘと表記したのは、インダクタだけでなく抵抗の場合もあるからである。例えば図１０に示すような降圧コンバータやスイッチング電源などの半導体スイッチング素子の耐圧保護に用いられる、抵抗とコンデンサの直列構成のスナバ回路がある。図９Ａの並列コンデンサ回路は、インピーダンス素子１１１から３並列のコンデンサ１２１～１２３を介してインピーダンス素子１１１より遠ざかる配線パターン１３７を有している。図９Ｂの並列コンデンサ回路は、インピーダンス素子１１１の側に戻る配線パターン１３７を有している。配線パターン１３６はインピーダンス素子１１とコンデンサ１２１～１２３の一方の電極とを接続する配線導体である。配線パターン１３７はコンデンサ１２１～１２３の他方の電極を接続する配線導体である。
　従来のような配線パターンでは、各コンデンサの配線インピーダンスが均等ではなく、このため特定のコンデンサに電流が集中して損失が増大して発熱するといった問題がある。例えば図９Ａのような配線パターンではコンデンサ１２２に、図９Ｂのような配線パターンではコンデンサ１２１に電流が集中する可能性が高い。
　前記に鑑み、本開示は、並列接続されたコンデンサの各配線インピーダンスを揃えることによって流れる電流を均等化して、損失および発熱を低減する並列コンデンサ回路の提供を目的とする。
　以下、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（実施の形態１）
　以下、実施の形態１に係る並列コンデンサ回路について、図面を参照しながら説明する。
　図１Ａは、実施の形態１に係る並列コンデンサ回路の第１の構成例を示す部品レイアウトおよび配線パターンを示す図である。図１Ｂは、実施の形態１に係る並列コンデンサ回路の第２の構成例を示す部品レイアウトおよび配線パターンを示す図である。
　図１Ａおよび図１Ｂに示す並列コンデンサ回路は、インピーダンス素子１１（Ｚｘ）、３つのコンデンサ（つまり容量性素子）２１～２３、第１の配線導体３１および第２の配線導体３２を含む。
　インピーダンス素子１１は、例えば電流共振電源の共振インダクタのようなインピーダンス素子である。例えば図１Ａおよび図１Ｂの並列コンデンサ回路が図８の共振コンデンサＣｒに適用される場合、共振インダクタＬｒとトランスＴの１次巻線Ｌｐに相当する。
　コンデンサ２１～２３はそれぞれ第１および第２電極を有するコンデンサである。コンデンサ２１は、第１電極２１ａおよび第２電極２１ｃを有する。コンデンサ２２は、第１電極２２ａおよび第２電極２２ｃを有する。コンデンサ２３は、第１電極２３ａおよび第２電極２３ｃを有する。
　第１の配線導体３１は、インピーダンス素子１１の一端とコンデンサ２１～２３の各第１電極２１ａ～２３ａとを接続する。
　第２の配線導体３２は、コンデンサ２１～２３の各第２電極２１ｃ～２３ｃを接続する。
　図１Ａに示す並列コンデンサ回路の第１の構成例は、直列に接続されたインピーダンス素子１１とコンデンサ２１～２３の並列回路との前後方向（つまり第１の配線導体３１および第２の配線導体３２の長手方向）にそれぞれ配線導体が引き出される構成の一例である。コンデンサ２１～２３の各電極の並びに対して、第１の配線導体３１も第２の配線導体３２も平行直線状である。
　図１Ｂに示す並列コンデンサ回路の第２の構成例は、コンデンサ２１～２３の並列回路の出力ラインがインピーダンス素子１１への入力ラインと並行して戻る構成である。コンデンサ２１～２３の各電極の並びに対して、各配線導体は垂直方向（つまり第１の配線導体３１および第２の配線導体３２の長手方向のうち上方向）に延びる。第１の配線導体３１はコンデンサ２１の第１電極２１ａ付近でほぼ直角に屈曲する。第１の配線導体３１の屈曲する根元の配線部分にはコンデンサ２１の第１電極２１ａに接続され、屈曲した先の配線部分にはコンデンサ２２、２３の第１電極２２ａ、２３ａに接続される。また、第２の配線導体３２はコンデンサ２３の第２電極２３ｃ付近で直角に屈曲する。第２の配線導体３２の屈曲する根元の配線部分にはコンデンサ２３の第２電極２３ｃに接続され、屈曲した先の配線部分にはコンデンサ２１、２２の第２電極２１ｃ、２２ｃに接続される。
　図１Ａおよび図１Ｂのいずれにも共通するのは、第１の配線導体３１はコンデンサ２１の第１電極２１ａを通り、併設されたコンデンサ２２の第１電極２２ａ、コンデンサ２３の第１電極２３ａと順次電流が流れるように構成されていることである。かつ、第２の配線導体３２は、コンデンサ２１の第２電極２１ｃから始まり、併設されたコンデンサ２２の第２電極２２ｃ、コンデンサ２３の第２電極２３ｃと順次電流が流れ出て行くように構成されていることである。このような配線パターンとすることにより、コンデンサ２１の第１電極２１ａとコンデンサ２３の第２電極２３ｃの間では、各コンデンサの配線インピーダンスはほぼ等しくなるので、並列コンデンサ回路を流れる各コンデンサの電流は均等化される。ここで、配線インピーダンスは主に抵抗成分とインダクタンス成分との直列からなるが、本開示ではその両方を等しくできる。従って電流の均等化とは、単に電流の大きさだけでなく、高周波交流電流の位相も揃え得ることができる。
　以上のように、並列接続された複数のコンデンサが併設されている場合、両端に位置するコンデンサをそれぞれ第１のコンデンサ、第２のコンデンサとすると、例えば第１のコンデンサの第１電極と第２のコンデンサの第２電極に電流経路が集約するように配線することによって、コンデンサ並列回路を流れる各コンデンサの電流を均等化することができるので、特定のコンデンサに電流が集中して損失が増大して発熱するといった異常状態を回避することができる。
　図２は図１Ａおよび図１Ｂの並列コンデンサ回路の等価回路である。図２においてインピーダンス素子１１のインピーダンスをＺｘ、コンデンサ２１～２３の各静電容量を等しくＣとし、さらに図１Ａおよび図１Ｂのような配線パターンによって均等化された配線インピーダンスをＺａとする。通常の回路定数であればＺｘはＺａを無視できるほどに大きく、従って以後の実施の形態も含めて均等化することによってＺａが増大してもＺｘに吸収されて回路全体の動作への影響はほとんど無い。即ち、回路全体のインピーダンスＺは、
　Ｚ≒Ｚｘ＋１／（ｊω・ｎＣ）　　（∵　Ｚｘ>>Ｚａ）
といえる。ここでｎは並列コンデンサの個数であり、本実施の形態１の場合、ｎ＝３である。
　一方、回路の動作周波数が高く、Ｚｘに対してＺａが無視できない場合、
　Ｚ＝Ｚｘ＋Ｚａ／ｎ＋１／（ｊω・ｎＣ）
となるが、このときはＺｘを調整することによって回路全体のインピーダンスを所望値にすることができる。
　以上説明してきたように実施の形態１に係る並列コンデンサ回路は、インピーダンス素子１１と直列に接続され、第１電極と第２電極とを有する第１～第ｎ（ｎは２以上の整数）の容量性素子（コンデンサ２１～２３）であって、この番号順に並び、かつ、並列接続された第１～第ｎの容量性素子と、第１の容量性素子の第１電極（コンデンサ２１の第１電極２１ａ）に電流が集約し、かつ、第ｎの容量性素子の第２電極（コンデンサ２３の第２電極２３ｃ）に電流が集約するように設けられた配線とを備える。
　この構成によれば、第１～第ｎの容量性素子のそれぞれの配線インピーダンスはほぼ等しくなるので、第１～第ｎの容量性素子のそれぞれの電流は均等化することができる。したがって、特定の容量性素子に電流が集中して損失が増大して発熱するといった異常状態を回避することができる。
　ここで、上記の配線は、多層基板１の一面において、インピーダンス素子１１と第１～第ｎの容量性素子（コンデンサ２１～２３）の各第１電極とに接続された第１の配線導体３１と、多層基板１の上記の一面において、第１～第ｎの容量性素子の各第２電極に接続された第２の配線導体３２とを備え、第ｎの容量性素子（コンデンサ２３）の第１電極２３ａは、第１の配線導体３１の端部に接続され、第１の容量性素子（コンデンサ２１）の第２電極２１ｃは、第２の配線導体３２の端部に接続されてもよい。
　この構成によれば、第１の配線導体３１と、第２の配線導体３２とをシンプルな形状の配線としながらも、第１の容量性素子の第１電極に電流を集約し、かつ、第ｎの容量性素子の第２電極に電流を集約することができる。その結果、特定のコンデンサに電流が集中して損失が増大して発熱するといった異常状態を回避することができる。
　なお、多層基板というのは、本明細書では２層以上の配線層を持つ基板をいう。例えば、多層基板は、２層基板（両面基板）、４層基板、６層基板等であってもよい。
　（実施の形態２）
　図３Ａは、実施の形態２に係る並列コンデンサ回路の（ａ）表面、（ｂ）裏面および（ｃ）断面を示す図である。同図の（ｃ）は、（ａ）表面および（ｂ）裏面における（ｃ）－（ｃ）で示す一点鎖線における断面を示す。図３Ａの（ａ）において紙面に沿う右方向をｘ軸方向、紙面に沿う上方向をｙ軸方向、ｘｙ平面と垂直で裏面から表面に向かう方向をｚ軸方向とする。また、図３Ｂは、図３Ａに示した並列コンデンサ回路の等価回路を示す図である。
　図３Ａの並列コンデンサ回路は、多層基板１に形成された回路であって、コンデンサ２４、コンデンサ２５、第１の配線導体３１、第２の配線導体３２、第１のビア４１および第２のビア４２を備える。
　コンデンサ２４は、多層基板１の表面に実装された第１の容量性素子である。
　コンデンサ２５は、多層基板１の裏面に実装された第２の容量性素子である。
　第１の配線導体３１は、多層基板１の表面に配設され、インピーダンス素子からコンデンサ２４の第１電極に至る配線導体である。第１の配線導体３１は、第１のビア４１からコンデンサ２４の第１電極に至る第１の迂回配線導体３１ｘを有する。第１の迂回配線導体３１ｘは、第１のビア４１とコンデンサ２４の第１電極とを最短配線で接続するのではなく、所望のインピーダンスを持たせるためにあえて迂回した接続をする。
　第２の配線導体３２は、多層基板１の表面に配設され、コンデンサ２４の第２電極に接続される。第２の配線導体３２は、第２のビア４２からコンデンサ２４の第２電極に至る第２の迂回配線導体３２ｘを有する。第２の迂回配線導体３２ｘは、第２のビア４２とコンデンサ２４の第２電極とを最短配線で接続するのではなく、所望のインピーダンスを持たせるためにあえて迂回した接続をする。
　第１のビア４１は、コンデンサ２４の第１電極近傍に設けられ、多層基板１の表面から裏面に至り、第１の配線導体３１とコンデンサ２５の第１電極とを接続する。
　第２のビア４２は、コンデンサ２４の第２電極近傍に設けられ、多層基板１の表面から裏面に至り、第２の配線導体３２とコンデンサ２５の第２電極とを接続する。
　上記の第１の迂回配線導体３１ｘおよび第２の迂回配線導体３２ｘは、多層基板１の表面に実装されたコンデンサ２４と裏面に実装されたコンデンサ２５との並列回路において、各コンデンサの電流を均等化するための配線パターンである。
　尚、実施の形態１で示したインピーダンス素子１１は図示を省略している。
　図３Ａの（ａ）表面において、入力ラインである第１の配線導体３１はコンデンサ２４の第１電極に接続される手前で、第１の迂回配線導体３１ｘとビア４１とに分岐する。第１の迂回配線導体３１ｘはコンデンサ２４の第１電極に接続され、ビア４１は基板裏面で配線導体３１ａを介してコンデンサ２５の第１電極に接続される。コンデンサ２４の第２電極には第２の迂回配線導体３２ｘが接続され、迂回後に出力ラインである第２の配線導体３２と第２のビア４２に分岐する。第２のビア４２は基板裏面で配線導体３２ａを介してコンデンサ２５の第２電極に接続される。
　以上のような構成によると、等価回路に示すように第１の迂回配線導体３１ｘと第２の迂回配線導体３２ｘとの直列インピーダンスと、ビア４１と４２との直列インピーダンスとを等しくすることにより各コンデンサ２４、２５に流れる電流を均等化することができ、特定のコンデンサへの電流集中による発熱や効率劣化を低減することができる。
　以上説明してきたように実施の形態２に係る並列コンデンサ回路は、多層基板１の表面に実装された第１の容量性素子（コンデンサ２４）と、多層基板１の裏面に実装された第２の容量性素子（コンデンサ２５）と、表面に配設され、インピーダンス素子１１からコンデンサ２４の第１電極に至る第１の配線導体３１と、表面に配設され、第１の容量性素子の第２電極に接続される第２の配線導体３２と、第１の容量性素子の第１電極近傍に設けられ、表面から裏面に至り、第１の配線導体３１と第２の容量性素子の第１電極とを接続するための第１のビア４１と、第１の容量性素子の第２電極近傍に設けられ、表面から裏面に至り、第２配線導体３２と第２の容量性素子の第２電極とを接続するための第２のビア４２とを備え、第１の配線導体３１は、第１のビア４１から第１の容量性素子の第１電極に至る第１の迂回配線導体３１ｘを有し、第２の配線導体３２は、第２のビア４２から第１の容量性素子第２電極に至る第２の迂回配線導体３２ｘを有する。
　この構成により、第１の迂回配線導体３１ｘと第１の容量性素子（つまりコンデンサ２４）との直列インピーダンスと、第１のビア４１と第２の容量性素子（つまりコンデンサ２５）との直列インピーダンスとを等しくし、かつ、第２の迂回配線導体３２ｘと第１の容量性素子（コンデンサ２４）との直列インピーダンスと、第２のビア４２と第２の容量性素子（コンデンサ２５）との直列インピーダンスとを等しくすることができ、第１、第２の容量性素子それぞれに流れる電流を均等化することができ、特定の容量性素子への電流集中による発熱や効率劣化を低減することができる。
　（実施の形態３）
　図４Ａは、実施の形態３に係る並列コンデンサ回路の（ａ）表面、（ｂ）裏面および（ｃ）断面を示す図である。また、図４Ｂは、図４Ａに示した並列コンデンサ回路の等価回路を示す図である。基板１の表面に実装されたコンデンサ２４と裏面に実装されたコンデンサ２５との並列コンデンサ回路は、各コンデンサの電流を均等化する配線パターンを備えている。尚、実施の形態１で示したインピーダンス素子１１は第１の配線導体３１に接続される。
　図４Ａに示す並列コンデンサ回路は、コンデンサ２４、コンデンサ２５、第１の配線導体３１、第２の配線導体３３、第１のビア４１ａ、第２のビア４２ａを備える。
　コンデンサ２４は、多層基板１の表面に実装される第１の容量性素子である。
　コンデンサ２５は、多層基板１の裏面に実装される第２の容量性素子である。
　第１の配線導体３１は、基板表面に配設されてインピーダンス素子１１からコンデンサ２４の第１電極に至る。
　第２の配線導体３３は、多層基板１の裏面に配設されてコンデンサ２５の第２電極に接続される。
　第１のビア４１ａは、コンデンサ２４の第１電極近傍に設けられ、多層基板１の表面から裏面に至り、第１の配線導体３１とコンデンサ２５の第１電極とを接続する。
　第２のビア４２ａは、コンデンサ２５の第２電極近傍に設けられ、多層基板１の表面から裏面に至り、表面で第２の配線導体３３とコンデンサ２４の第２電極とを接続する。
　図４Ａにおいて、入力ラインである配線導体３１はコンデンサ２４の第１電極に接続される少し手前で第１のビア４１ａに接続される。第１のビア４１ａは基板裏面で配線導体３１ａを介してコンデンサ２５の第１電極に接続される。コンデンサ２４の第２電極は配線導体３２ｂを介して第２のビア４２ａに接続される。第２のビア４２ａは基板裏面で配線導体３３を介してコンデンサ２５の第２電極に接続されるとともに出力ラインを形成する。
　以上のような構成によると、等価回路に示すように第１ビア４１ａと第２のビア４２ａが各コンデンサ２４，２５の配線インピーダンスとしてほぼ等しく且つ支配的であるので各コンデンサ２４，２５に流れる電流が均等化される。
　以上のように本実施の形態３は、ビアを利用して実施の形態２の迂回配線導体を無くして基板占有面積の増大を防ぎながら、並列接続されるコンデンサに流れる電流を均等化することができ、特定のコンデンサへの電流集中による発熱や効率劣化を低減することができる。
　以上説明してきたように実施の形態３に係る並列コンデンサ回路は、多層基板１の表面に実装された第１の容量性素子２４と、多層基板１の裏面に実装された第２の容量性素子２５と、表面に配設されてインピーダンス素子１１から第１の容量性素子２４の第１電極に接続される第１の配線導体３１と、裏面に配設されて第２の容量性素子２５の第２電極に接続される第２の配線導体３３と、第１の容量性素子２４の第１電極近傍に設けられ、多層基板１の表面から裏面に至り、第１の配線導体３１と第２の容量性素子の第１電極とを接続するための第１のビア４１ａと、第２の容量性素子２５の第２電極近傍に設けられ、表面から裏面に至り、第２の配線導体３３と第１の容量性素子の第２電極とを接続するための第２のビア４２ａとを備える。
　この構成にすることで、第１のビア４１ａ自身の配線インピーダンスと、第２のビア４２ａ自身の配線インピーダンスとがほぼ等しく且つ支配的となり、第１のビア４１ａ、第２のビア４２ａを利用して迂回配線導体を無くして基板占有面積の増大を防ぎながら、並列接続される第１、第２の容量性素子に流れる電流を均等化することができ、特定の容量性素子への電流集中による発熱や効率劣化を低減することができる。
　（実施の形態４）
　図５Ａは、実施の形態４に係る並列コンデンサ回路の構成例における（ａ）表面および（ｂ）裏面を示す図である。また、図５Ｂは、図５Ａに示した並列コンデンサ回路の等価回路を示す図である。
　図５Ａに示す並列コンデンサ回路は、第１～第ｎ（ｎは２以上の整数）の容量性素子と、第（ｎ＋１）～第（２ｎ）の容量性素子と、第１の配線導体３１と、第２の配線導体３３と、第１のビア４１ｂと、第２のビア４２ｂとを備える。上記の第１～第ｎ（ｎは２以上の整数）の容量性素子は、図５Ａでは２個のコンデンサ２４、２４１である例を示している。第（ｎ＋１）～第（２ｎ）の容量性素子は、図５Ａでは、２個のコンデンサ２５、２５１である例を示している。
　第１～第ｎ（ｎは２以上の整数）の容量性素子としてのコンデンサ２４、２４１は、多層基板１の表面に並列接続される。
　第（ｎ＋１）～第（２ｎ）の容量性素子としてのコンデンサ２５、２５１は、多層基板１の裏面に並列接続される。
　第１の配線導体３１は、表面に配設されてインピーダンス素子１１から第１の容量性素子としてのコンデンサ２４の第１電極に至る。
　第２の配線導体３３は、裏面に配設されて第（２ｎ）の容量性素子としてのコンデンサ２５１の第２電極に接続される。
　第１のビア４１ｂは、第１の容量性素子としてのコンデンサ２４の第１電極近傍に設けられ、表面から裏面に至り、第１の配線導体３１と、第（ｎ＋１）の容量性素子としてのコンデンサ２５の第１電極とを接続する。
　第２のビア４２ｂは、第（２ｎ）の容量性素子としてのコンデンサ２５１の第２電極近傍に設けられ、表面から裏面に至り、第２の配線導体３３と、第ｎの容量性素子としてのコンデンサ２５の第２電極とを接続する。
　図５Ａにおいて、多層基板１の表面に並列実装されたコンデンサ２４とコンデンサ２４１、基板１の裏面に並列実装されたコンデンサ２５とコンデンサ２５１との並列コンデンサ回路は、各コンデンサの電流を均等化する配線パターンを有している。尚、実施の形態１で示したインピーダンス素子１１は第１の配線導体３１に接続される。
　図５Ａにおいて、入力ラインである第１の配線導体３１はコンデンサ２４の第１電極に接続される手前で第１のビア４１ｂとコンデンサ２４１の第１電極へ接続される配線導体に分岐する。第１のビア４１ｂは基板裏面で配線導体３１ｂに接続され、配線導体３１ｂは第１のビア４１ｂ近傍にあるコンデンサ２５の第１電極に接続されるとともに、コンデンサ２５と併設されるコンデンサ２５１の第１電極に接続される。配線導体３２ｃはコンデンサ２４の第２電極とコンデンサ２４１の第２電極に接続されるとともに、コンデンサ２４１の第２電極近傍の第２のビア４２ｂに接続される。第２のビア４２ｂは基板裏面で配線導体３３に接続され、配線導体３３は第２のビア４２ｂ近傍にあるコンデンサ２５１の第２電極に接続され、コンデンサ２５１と併設されるコンデンサ２５の第２電極に接続されるとともに出力ラインを形成する。
　以上のような構成によると、基板表面ではコンデンサ２４の第１電極近傍の第１のビア４１ｂとコンデンサ２４１の第２電極近傍の第２のビア４２ｂの間の配線インピーダンスはほぼ等しく、基板裏面ではコンデンサ２５の第１電極近傍の第１のビア４１ｂとコンデンサ２５１の第２電極近傍の第２のビア４２ｂの間の配線インピーダンスはほぼ等しく、さらに等価回路に示すように第１のビア４１ｂと第２のビア４２ｂが表面の並列コンデンサと裏面の並列コンデンサの配線インピーダンスとしてほぼ等しく且つ支配的であるので、各コンデンサの配線インピーダンスはほぼ等しく、流れる電流が均等化される。
　尚、本実施の形態において表裏面のコンデンサは各２個ずつで説明したが、２個以上の任意の自然数個でよい。各面の配線パターンは実施の形態１で示したように、複数個併設されたコンデンサの両端に位置するコンデンサをそれぞれ第１のコンデンサ、第２のコンデンサとし、第１のコンデンサの第１電極と第２のコンデンサの第２電極に電流経路が集約するように配線することにより、各コンデンサの配線インピーダンスは均等化される。
　以上のように本実施の形態４は、実施の形態１で示した配線パターンによって基板表裏の各面における並列コンデンサの配線インピーダンスを均等化するとともに、電流を集中させる第１のコンデンサの第１電極近傍に設けたビアと第２のコンデンサの第２電極近傍に設けたビアを利用して、基板表裏面の並列コンデンサ間の配線インピーダンスも揃えることにより、基板占有面積の増大を防ぎながら、並列接続される各コンデンサに流れる電流を均等化することができ、特定のコンデンサへの電流集中による発熱や効率劣化を低減することができる。
　以上説明してきたように実施の形態４に係る並列コンデンサ回路は、多層基板の表面に並列接続された第１～第ｎ（ｎは２以上の整数）の容量性素子２４、２４１と、多層基板の裏面に並列接続された第（ｎ＋１）～第（２ｎ）の容量性素子２５、２５１と、表面に配設されてインピーダンス素子から第１の容量性素子２４の第１電極に至る第１の配線導体３１と、基板裏面に配設されて第（２ｎ）の容量性素子の第２電極に接続される第２の配線導体３３と、第１の容量性素子２４の第１電極近傍に設けられ、表面から裏面に至り、第１の配線導体３１と第ｎ＋１の容量性素子２５の第１電極とを接続するための第１のビア４１ｂと、第（２ｎ）の容量性素子の第２電極近傍に設けられ、表面から裏面に至り、第２の配線導体３３と第ｎの容量性素子２４１の第２電極とを接続するための第２のビア４２ｂとを備える。
　この構成により、表面の第１～第ｎの容量性素子２４、２４１に対する第２のビア４２ｂによる配線インピーダンスと、裏面の第（ｎ＋１）～第（２ｎ）の容量性素子２５、２５１に対する第１のビア４１ｂによる配線インピーダンスは、ほぼ等しく且つ支配的であるので、各容量性素子の配線インピーダンスはほぼ等しく、流れる電流が均等化することができる。
　尚、表裏面のコンデンサは、２個以上の任意の自然数個でよい。
　（実施の形態５）
　以上の実施の形態１～４ではインピーダンス素子１１と直列に接続される並列コンデンサ回路の各コンデンサを流れる電流の均等化に関するもので、インピーダンス素子１１とコンデンサとの接続点から電流を分岐しないことを前提としている。これは、各コンデンサを流れる電流経路の配線インピーダンスを揃えるためには、配線インピーダンスの値を増加させてしまう傾向があり、インピーダンス素子１１の存在が配線インピーダンスの増加を吸収もしくはキャンセルする役割も果たすからである。
　本実施の形態５では、例えば電子回路の直流入出力の電源－ＧＮＤ間に設けられるローパスフィルタに使用される並列コンデンサ回路の各コンデンサの電流均等化を達成するものである。
　図６Ａは、実施の形態５に係る並列コンデンサ回路構成例における部品レイアウトおよび配線パターンを示す図である。また、図６Ｂは、図６Ａに示した並列コンデンサ回路の等価回路を示す図である。図６Ａ、図６Ｂの左側を入力側、右側を出力側として、図６Ａの並列コンデンサ回路は、電源ラインである第１の配線導体３４とＧＮＤラインである第２の配線導体３５と、第１の配線導体３４と第２の配線導体３５との間に並列接続される第１～第ｎ（ｎは２以上の整数）の容量性素子（図６Ａではコンデンサ２６～２８）を備える。第１の配線導体３４は、第１スリット５１を備える。第２の配線導体３５は、第２スリット５２を備える。
　第１スリット５１は、第２～第ｎの容量性素子（図６Ａではコンデンサ２７、２８）の各第１電極近傍の第１の配線導体３４を部分的に切り欠いたスリットである。この第１スリットは、第２～第ｎの容量性素子（つまりコンデンサ２７、２８）の各第１電極２７ａ、２８ａの電流を第１の容量性素子（図６Ａではコンデンサ２６）の第１電極２６ａを経由させるように形成される。
　第２スリット５２は、第１～第（ｎ－１）の容量性素子（図６Ａではコンデンサ２６、２７）の各第２電極近傍の第２の配線導体３５を部分的に切り欠いたスリットである。この第２スリット５２は、第１～第（ｎ－１）の容量性素子（コンデンサ２６、２７）の各第２電極２６ｃ、２７ｃの電流を前記第ｎの容量性素子（図６Ａではコンデンサ２８）の第２電極２８ｃを経由させるように形成される。
　図６Ａにおいて、入力側から来た電源ラインの第１の配線導体３４は、第１スリット５１が存在することにより、コンデンサ２６の第１電極２６ａとの接続点から、コンデンサ２７の第１電極２７ａおよびコンデンサ２８の第１電極２８ａへと接続される導体部と出力側へ伸びる導体部に分枝される。
　一方、出力側から戻ってきたＧＮＤラインの第２８の配線導体３５は、第２スリットが存在することにより、コンデンサ２８の第２電極２８ｃとの接続点から、コンデンサ２７の第２電極２７ｃおよびコンデンサ２６の第２電極２６ｃへと接続される導体部と入力側へ伸びる導体部に分枝される。
　以上のような構成により、配線導体に寄生するインピーダンスを想定した等価回路は図６Ｂのようになる。図中、（）で括ったインピーダンスは隣り合うコンデンサの電極間に存在する比較的小さな配線インピーダンスであり、コンデンサに流れる電流経路を併設コンデンサの端にあるコンデンサ２６の第１電極２６ａとコンデンサ２８の第２電極２８ｃとに集中させることにより、各コンデンサ２６～２８の配線インピーダンスを揃えることができるのは実施の形態１で説明した通りである。一方、第１の配線導体３４におけるコンデンサ２６の第１電極２６ａ～出力の配線インピーダンスと、第２の配線導体３５におけるコンデンサ２８の第２電極２８ｃ～入力の配線インピーダンスはほぼ等しくＺｂであり、全体としてＺｂ－Ｃ－Ｚｂの変形Ｔ型フィルタの構成になっている。従って、図６Ａの並列コンデンサ回路の入出力端のいずれかもしくは両方にさらにコンデンサを接続することでπ型フィルタを形成できる。
　以上のように本実施の形態５によれば、入力側から並列コンデンサ回路を充電する電流経路においても、出力側へ放電する電流経路においても、各コンデンサを流れる電流を均等化することができ、特定のコンデンサの電流集中による発熱や効率劣化を低減することができる。
　以上説明してきたように実施の形態５に係る並列コンデンサ回路は、第１電極と第２電極とを有する第１～第ｎ（ｎは２以上の整数）の容量性素子であって、この番号順に並び、かつ、並列接続された第１～第ｎの容量性素子２６～２８と、第１～第ｎの容量性素子２６～２８の各第１電極２６ａ～２８ａに接続された第１の配線導体３４と、第１～第ｎの容量性素子２６～２８の各第２電極２８ａ～２８ｃに接続された第２の配線導体３５と、を備え、第１の配線導体３４は、第１の容量性素子２６の第１電極２６ａに電流が集約するように配線され、第２の配線導体３５は、前記第ｎの容量性素子２８）の第２電極２８ｃに電流が集約するように配線される。
　この構成によれば、入力側から並列コンデンサ回路を充電する電流経路においても、出力側へ放電する電流経路においても、各容量性素子を流れる電流を均等化することができ、特定の容量性素子の電流集中による発熱や効率劣化を低減することができる。
　ここで、上記の並列コンデンサ回路は、多層基板の一面において、第２～第ｎの容量性素子２７，２８の各第１電極近傍の第１の配線導体３４を部分的に切り欠いた第１スリットであって、第２～第ｎの容量性素子２７、２８の各第１電極２７ａ、２８ａの電流を第１の容量性素子２６の第１電極２６ａを経由させるための第１スリット５１と、第１～第（ｎ－１）容量性素子２６、２７の各第２電極近傍２６ｃ、２７ｃの第２の配線導体３５を部分的に切り欠いた第２スリット５２であって、第１～第（ｎ－１）の容量性素子２６、２７の各第２電極２６ｃ、２７ｃの電流を第ｎの容量性素子２８の第２電極２８ｃを経由させるための第２スリット５２とを備えてもよい。
　この構成によれば、第１の配線導体３４に第１スリット５１を設け、第２の配線導体３５に第２スリットを設けるという簡単な配線形状にするだけで、上記の効果を得ることができる。すなわち、入力側から並列コンデンサ回路を充電する電流経路においても、出力側へ放電する電流経路においても、各容量性素子を流れる電流を均等化することができ、特定の容量性素子の電流集中による発熱や効率劣化を低減することができる。
　（実施の形態６）
　本実施の形態６は、実施の形態５で示したようなローパスフィルタを構成する並列コンデンサ回路の配線パターンを、両面基板を含む多層基板の表裏面とビアを利用して基板占有面積を低減したものである。なお、両面基板を含む多層基板は、両面基板であってもよく、２層以上の配線層を持つ基板であってもよい。
　図７Ａは、実施の形態６に係る並列コンデンサ回路の構成例における（ａ）表面および（ｂ）裏面を示す図である。また、図７Ｂは、図７Ａに示した並列コンデンサ回路の等価回路を示す図である。
　図７Ａの並列コンデンサ回路は、第１～第ｎの容量性素子（図７Ａではコンデンサ２６、２７、２８）と、第１の配線導体３４と、第１のビア４３と、第２のビア４３ａと、第２の配線導体３４ａと、第３の配線導体３４ｂと、第４の配線導体３５ｂと、第３のビア４４ａと、第４のビア４４と、第５の配線導体３５ａと、第６の配線導体３５とを備える。
　第１～第ｎの容量性素子（同図ではコンデンサ２６、２７、２８）は、第１電極と第２電極とをそれぞれ有し、多層基板の表面にこの番号順に並び、かつ、並列接続される。
　第１の配線導体３４は、第１～第ｎの容量性素子（図７Ａではコンデンサ２６、２７、２８）の各第１電極に接続される。
　第１のビア４３は、第１の配線導体３４に接続され、第１の容量性素子（コンデンサ２６）の第１電極の近傍に設けられる。
　第２のビア４３ａは、第ｎの容量性素子（コンデンサ２８）の第１電極近傍に設けられる。
　第２の配線導体３４ａは、多層基板の裏面で第１のビア４３と第２のビア４３ａとを繋ぐ。
　第３の配線導体３４ｂは、表面で第２のビア４３ａから出力側へ設けられる。
　第４の配線導体３５ｂは、第１～第ｎの容量性素子（コンデンサ２６、２７、２８）の各第２電極に接続される。
　第３のビア４４ａは、第２の配線導体３４ａに接続され、第ｎの容量性素子（コンデンサ２８）の第２電極の近傍に設けられる。
　第４のビア４４は、第１の容量性素子（コンデンサ２６）の第２電極近傍に設けられる。
　第５の配線導体３５ａは、裏面で第３のビア４４ａと第４のビア４４とを繋ぐ。
　第６の配線導体３５は、表面で第４のビア４４に設けられる。
　図７Ａにおいて、入力側から来た電源ラインの第１の配線導体３４は、コンデンサ２６の第１電極との接続点から、コンデンサ２７の第１電極およびコンデンサ２８の第１電極へと接続される導体部と第１のビア４３に分枝される。ビア４３は基板裏面の第２の配線導体３４ａの端部に接続され、第２の配線導体３４ａのもう一方の端部から第２のビア４３ａを介して第３の配線導体３４ｂに接続される。一方、出力側から戻ってきたＧＮＤラインの第４の配線導体３５ｂは、コンデンサ２８の第２電極との接続点から、コンデンサ２７の第２電極およびコンデンサ２６の第２電極へと接続される導体部とビア４４ａに分枝される。ビア４４ａは基板裏面の第５の配線導体３５ａの端部に接続され、第５の配線導体３５ａのもう一方の端部から第４のビア４４を介して第６の配線導体３５に接続される。
　以上のような構成により、配線導体に寄生するインピーダンスを想定した等価回路は図７Ｂのようになる。図中、符号をつけずに（）で括ったインピーダンスは隣り合うコンデンサの電極間に存在する比較的小さな配線インピーダンスであり、コンデンサに流れる電流経路を併設コンデンサの端にあるコンデンサ２６の第１電極とコンデンサ２８の第２電極とに集約させることにより、各コンデンサ２６～２８の配線インピーダンスを揃えることができるのは実施の形態１で説明した通りである。一方、第２の配線導体３４ａの配線インピーダンスと第５の配線導体３５ａの配線インピーダンスはほぼ等しくＺｃであり、また第１のビア４３、第２のビア４３ａ、第４のビア４４、第３のビア４４ａの配線インピーダンスはほぼ等しくＺｄであり、全体として（Ｚｂ＋２Ｚｃ）－Ｃ－（Ｚｂ＋２Ｚｃ）の変形Ｔ型フィルタの構成になっている。従って、図７Ａの並列コンデンサ回路の入出力端のいずれかもしくは両方にさらにコンデンサを接続することでπ型フィルタを形成できる。
　以上のように本実施の形態６によれば、両面基板を含む多層基板とビアを利用することによって実施の形態５よりも基板占有面積を小さく抑えながら、入力側から並列コンデンサ回路を充電する電流経路においても、出力側へ放電する電流経路においても、各コンデンサを流れる電流を均等化することができ、特定のコンデンサの電流集中による発熱や効率劣化を低減することができる。
　以上説明してきたように実施の形態６に係る並列コンデンサ回路は、第１電極と第２電極とを有する第１～第ｎ（ｎは２以上の整数）の容量性素子であって、多層基板の表面にこの番号順に並び、かつ、並列接続された第１～第ｎの容量性素子２６～２８と、第１～第ｎの容量性素子２６～２８の各第１電極に接続される第１の配線導体３４と、第１の配線導体３４に接続され、第１の容量性素子２６の第１電極の近傍に設けられる第１のビア４３と、第ｎの容量性素子２８の第１電極近傍に設けられた第２のビア４３ａと、多層基板の裏面で第１のビア４３と第２のビア４３ａとを繋ぐ第２の配線導体３４ａと、表面で第２のビア４３ａから出力側へ設けられる第３の配線導体３４ｂと、第１～第ｎの容量性素子２６～２８の各第２電極に接続される第４の配線導体３５ｂと、第２の配線導体３４ａの第ｎの容量性素子２８の第２電極の近傍に設けられる第３のビア４４ａと、第１の容量性素子２６の第２電極近傍に設けられた第４のビア４４と、裏面で第３のビア４４ａと第４のビア４４を繋ぐ第５の配線導体３５ａと、表面で第４のビア４４に設けられる第６の配線導体３５とを備える。
　この構成によれば、多層基板と第１のビア４３、第２のビア４３ａ、第３のビア４４ａおよび第４のビア４４を利用することによって基板占有面積を小さく抑えながら、入力側から並列コンデンサ回路を充電する電流経路においても、出力側へ放電する電流経路においても、各容量性素子を流れる電流を均等化することができ、特定の容量性素子の電流集中による発熱や効率劣化を低減することができる。
　尚、図７Ａにおいて、ビアを介して迂回する第２の配線導体３４ａ、第５の配線導体３５ａを裏面に配置したが、これは多層基板の内層に配置しても構わない。迂回パターンを内層配置することによって、裏面に別の配線導体を設けるなどの別の用途に用いることができる。
　以上説明したように、本開示は、各種電子回路において耐電流量の要求されるコンデンサ部に対応する並列コンデンサ回路に有用である。
１　多層基板
１１　インピーダンス素子
２１～２８　コンデンサ
２１ａ、２２ａ、２３ａ、２６ａ、２７ａ、２８ａ　第１電極
２１ｃ、２２ｃ、２３ｃ、２６ｃ、２７ｃ、２８ｃ　第２電極
３１、３４　第１の配線導体
３１ｘ　第１の迂回配線導体
３２、３３，３５　第２の配線導体
３２ｘ　第２の迂回配線導体
４１、４１ａ、４１ｂ、４３　第１のビア
４２、４２ａ、４２ｂ、４３ａ　第２のビア
４４　第４のビア
４４ａ　第３のビア
５１　第１スリット
５２　第２スリット

Claims (7)

  1. 　インピーダンス素子と直列に接続され、第１電極と第２電極とを有する第１～第ｎ（ｎは２以上の整数）の容量性素子であって、この番号順に並び、かつ、並列接続された第１～第ｎの容量性素子と、
    　前記第１の容量性素子の第１電極に電流が集約し、かつ、前記第ｎの容量性素子の第２電極に電流が集約するように設けられた配線とを備える
    並列コンデンサ回路。
  2. 　前記配線は、
    　多層基板の一面において、前記インピーダンス素子と前記第１～第ｎの容量性素子の各第１電極とに接続された第１の配線導体と、
    　前記多層基板の前記一面において、前記第１～第ｎの容量性素子の各第２電極に接続された第２の配線導体とを備え、
    　前記第ｎの容量性素子の第１電極は、前記第１の配線導体の端部に接続され、
    　前記第１の容量性素子の第２電極は、前記第２の配線導体の端部に接続される
    請求項１に記載の並列コンデンサ回路。
  3. 　多層基板の表面に実装された第１の容量性素子と、
    　前記多層基板の裏面に実装された第２の容量性素子と、
    　前記表面に配設され、インピーダンス素子から前記第１の容量性素子の第１電極に至る第１の配線導体と、
    　前記表面に配設され、前記第１の容量性素子の第２電極に接続される第２の配線導体と、
    　前記第１の容量性素子の前記第１電極近傍に設けられ、前記表面から前記裏面に至り、前記第１の配線導体と前記第２の容量性素子の第１電極とを接続するための第１のビアと、
    　前記第１の容量性素子の前記第２電極近傍に設けられ、前記表面から前記裏面に至り、前記第２配線導体と前記第２の容量性素子の第２電極とを接続するための第２のビアと、を備え、
    　前記第１の配線導体は、前記第１のビアから前記第１の容量性素子の前記第１電極に至る第１の迂回配線導体を有し、
    　前記第２の配線導体は、前記第２のビアから前記第１の容量性素子の前記第２電極に至る第２の迂回配線導体を有する
    並列コンデンサ回路。
  4. 　多層基板の表面に実装された第１の容量性素子と、
    　前記多層基板の裏面に実装された第２の容量性素子と、
    　前記表面に配設されてインピーダンス素子から前記第１の容量性素子の第１電極に接続される第１の配線導体と、
    　前記裏面に配設されて前記第２の容量性素子の第２電極に接続される第２の配線導体と、
    　前記第１の容量性素子の前記第１電極近傍に設けられ、前記多層基板の表面から裏面に至り、前記第１の配線導体と前記第２の容量性素子の第１電極とを接続するための第１のビアと、
    　前記第２の容量性素子の前記第２電極近傍に設けられ、前記表面から前記裏面に至り、前記第２の配線導体と前記第１の容量性素子の第２電極とを接続するための第２のビアと、
    を備える並列コンデンサ回路。
  5. 　多層基板の表面に並列接続された第１～第ｎ（ｎは２以上の整数）の容量性素子と、
    　前記多層基板の裏面に並列接続された第（ｎ＋１）～第（２ｎ）の容量性素子と、
    　前記表面に配設されてインピーダンス素子から前記第１の容量性素子の第１電極に至る第１の配線導体と、
    　基板裏面に配設されて前記第（２ｎ）の容量性素子の第２電極に接続される第２の配線導体と、
    　前記第１の容量性素子の前記第１電極近傍に設けられ、前記表面から前記裏面に至り、前記第１の配線導体と前記第（ｎ＋１）の容量性素子の第１電極とを接続するための第１のビアと、
    　前記第（２ｎ）の容量性素子の前記第２電極近傍に設けられ、前記表面から前記裏面に至り、前記第２の配線導体と前記第ｎの容量性素子の第２電極とを接続するための第２のビアと、
    を備える並列コンデンサ回路。
  6. 　第１電極と第２電極とを有する第１～第ｎ（ｎは２以上の整数）の容量性素子であって、この番号順に並び、かつ、並列接続された第１～第ｎの容量性素子と、
    　第１～第ｎの容量性素子の各第１電極に接続された第１の配線導体と、
    　第１～第ｎの容量性素子の各第２電極に接続された第２の配線導体と、
    を備え、
    　前記第１の配線導体は、前記第１の容量性素子の第１電極に電流が集約するように配線され、
    　前記第２の配線導体は、前記第ｎの容量性素子の第２電極に電流が集約するように配線される
    並列コンデンサ回路。
  7. 　第１電極と第２電極とを有する第１～第ｎ（ｎは２以上の整数）の容量性素子であって、多層基板の表面にこの番号順に並び、かつ、並列接続された第１～第ｎの容量性素子と、
    　前記第１～第ｎの容量性素子の各第１電極に接続される第１の配線導体と、
    　前記第１の配線導体に接続され、前記第１の容量性素子の第１電極の近傍に設けられる第１のビアと、
    　前記第ｎの容量性素子の第１電極近傍に設けられた第２のビアと、
    　前記多層基板の裏面で前記第１のビアと前記第２のビアとを繋ぐ第２の配線導体と、
    　前記表面で前記第２のビアから出力側へ設けられる第３の配線導体と、
    　前記第１～第ｎの容量性素子の各第２電極に接続される第４の配線導体と、
    　前記第２の配線導体の前記第ｎの容量性素子の第２電極の近傍に設けられる第３のビアと、
    　前記第１の容量性素子の第２電極近傍に設けられた第４のビアと、
    　前記裏面で前記第３のビアと前記第４のビアを繋ぐ第５の配線導体と、
    　前記表面で前記第４のビアに設けられる第６の配線導体と、
    を備える並列コンデンサ回路。
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JP2000232030A (ja) * 1998-12-09 2000-08-22 Taiyo Yuden Co Ltd 積層セラミックコンデンサの回路基板実装方法及び回路基板
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