WO2018117235A1 - 半導体固体電池 - Google Patents

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WO2018117235A1
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layer
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亮人 佐々木
好則 片岡
英明 平林
秀一 齋藤
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Toshiba Corp
Niterra Materials Co Ltd
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Toshiba Corp
Toshiba Materials Co Ltd
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    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • Embodiment described later relates to a semiconductor solid state battery.
  • Patent Document 1 discloses a Li ion secondary battery using a Li composite oxide as a positive electrode active material. Li-ion secondary batteries are used as batteries for electrical equipment because they can be miniaturized.
  • the Li ion secondary battery has a structure in which Li ions are taken in and out through an electrolytic solution. Therefore, it is a battery in which an electrolytic solution is essential.
  • lead acid batteries and nickel metal hydride batteries are batteries that require an electrolyte. Leakage of electrolyte may cause a fire or explosion. For this reason, the Li ion secondary battery has a sealed structure so as not to cause liquid leakage.
  • problems such as deterioration due to long-term use, usage of electrical equipment, and liquid leakage due to the usage environment.
  • the semiconductor solid state battery is charged by capturing electrons at the energy level. Since it can be set as an all-solid-state secondary battery, it is not necessary to use electrolyte solution.
  • Patent Document 2 JP-A-2014-154223 (Patent Document 2) is exemplified.
  • the semiconductor solid state battery of Patent Document 2 has a structure in which a thin film is formed by mixing a metal oxide semiconductor as a charging layer and an insulating material, and a plurality of electrode pairs are provided.
  • this structure improves the degree of freedom in designing the output voltage and the discharge capacity.
  • the embodiment is for solving such a problem, and is for providing a semiconductor solid state battery with improved output voltage and discharge capacity.
  • the semiconductor solid state battery according to the embodiment is characterized in that a first insulating layer is provided between an N-type semiconductor and a P-type semiconductor.
  • FIG. 1 is a schematic diagram of a semiconductor solid state battery according to an embodiment.
  • FIG. 2 is a schematic view of another semiconductor solid state battery according to the embodiment.
  • FIG. 3 is a schematic diagram illustrating movement of electrons and holes in an example semiconductor solid state battery according to the embodiment.
  • FIG. 4 is a conceptual diagram showing the level position of the N-type semiconductor layer.
  • FIG. 5 is a conceptual diagram showing the level position of the P-type semiconductor layer.
  • FIG. 6 is a schematic diagram illustrating movement of electrons and holes in another example of the semiconductor solid state battery according to the embodiment.
  • FIG. 7 is a schematic diagram showing the movement of electrons and holes in still another example of the semiconductor solid state battery according to the embodiment.
  • FIG. 8 is a graph showing a discharge curve of the semiconductor solid state battery of Example 49.
  • FIG. 1 shows a schematic diagram of a semiconductor solid state battery according to the embodiment.
  • 1 is a semiconductor solid state battery
  • 2 is a first insulating layer
  • 3 is an N-type semiconductor
  • 4 is a P-type semiconductor
  • 5 is an electrode (N-type side electrode)
  • 6 is an electrode (P-type side electrode) is there.
  • the first insulating layer 2 is provided between the N-type semiconductor 3 and the P-type semiconductor 4.
  • the first insulating layer 2 By providing the first insulating layer 2, recombination of electrons and holes in the N-type semiconductor 3 and the P-type semiconductor 4 can be suppressed. By suppressing recombination of electrons and holes, self-discharge is suppressed. As a result, the storage capacity can be increased.
  • the thickness of the first insulating layer 2 is preferably 3 nm or more and 30 ⁇ m or less. If the film thickness of the first insulating layer 2 is less than 3 nm, the insulating layer is too thin and the effect of suppressing recombination of electrons and holes is insufficient. On the other hand, if it exceeds 30 ⁇ m, the volume and weight increase, leading to a decrease in energy density (capacity) and output density. For this reason, the thickness of the first insulating layer 2 is preferably 3 nm to 30 ⁇ m, and more preferably 10 nm to 1 ⁇ m.
  • the relative dielectric constant of the first insulating layer 2 is preferably 50 or less, preferably 30 or less, and more preferably 10 or less.
  • the relative dielectric constant indicates a value obtained by dividing the dielectric constant of a substance by the dielectric constant of a vacuum.
  • Specific dielectric constant ⁇ r dielectric constant ⁇ of material / dielectric constant ⁇ 0 of vacuum.
  • the relative dielectric constant of the first insulating layer is preferably 50 or less, and more preferably 30 or less.
  • the relative dielectric constant is more preferably 10 or less, and further preferably 5 or less.
  • the lower limit of the relative dielectric constant is preferably 2 or more. If the relative dielectric constant is less than 2, the polarization is small, so that the force for attracting electrons and holes during charging becomes too weak, and the injection amount of electrons and holes into the semiconductor layer may be insufficient.
  • the relative dielectric constant is a specific value depending on the material.
  • the dielectric constant changes depending on the material state such as the film density. As the film density decreases, the dielectric loss increases and the relative permittivity tends to decrease. Therefore, by increasing the film density, the relative dielectric constant can be brought close to the theoretical value. Theoretically, if the film density reaches the true density, the dielectric constant of the theoretical value of the material can be obtained.
  • True density means the density of the true state of the substance. Specifically, the true density of an object is equal to a value obtained by dividing the mass of the object by the volume excluding pores or voids contained in the surface or inside of the object, that is, the volume of the object itself.
  • a method of promoting crystallization by substrate heating during film formation or heat treatment after film formation is effective.
  • the thickness and relative dielectric constant of the insulating layer in order to obtain a sufficient effect of suppressing recombination of electrons and holes. This also prevents the battery from being made into a capacitor. As the use of condensers progresses, the energy density may decrease.
  • the first insulating layer 2 has a thickness of 3 nm to 30 ⁇ m and a relative dielectric constant of 50 or less, preferably 30 or less, and more preferably 10 or less.
  • the first insulating layer 2 further has a thickness of 10 nm to 1 ⁇ m and a relative dielectric constant of 30 or less, more preferably 5 or less.
  • the film thickness of the first insulating layer can be measured with an enlarged photograph of the cross section.
  • An enlarged photograph includes an SEM photograph or a TEM photograph. It is preferable to enlarge to 5000 times or more.
  • the resonator method can be used to measure the relative permittivity.
  • the resonator method is a method in which a resonator such as a cavity resonator is used and measurement is performed based on a change in resonance caused by a minute object to be measured.
  • the resonator method is a method that allows measurement with a multilayer film.
  • the perturbation type cavity resonator method is effective.
  • the temperature of the test environment is normal temperature (25 ⁇ 2 ° C.).
  • capacitance-voltage measurement is effective.
  • the first insulating layer is preferably one or more selected from metal oxides, metal nitrides, and insulating resins.
  • the metal oxide is preferably one or more oxides (including complex oxides) selected from silicon, aluminum, tantalum, nickel, copper, and iron.
  • the metal nitride is preferably one or more nitrides (including composite nitrides) selected from silicon and aluminum. Further, it may be a metal oxynitride. Further, an insulating resin may be used.
  • various film forming methods such as a CVD method, a sputtering method, and a thermal spraying method can be applied to the metal oxide film or the metal nitride film. It is also effective to make the film formation atmosphere an oxygen-containing atmosphere to form an oxide film. Similarly, the film forming atmosphere may be a nitrogen-containing atmosphere to form a nitride film. Further, heat treatment may be added as necessary.
  • the first insulating layer preferably has a film density of 60% or more of the bulk body.
  • the film density is a filling rate of a substance constituting the insulating layer and indicates a ratio of holes. The larger the film density, the fewer the holes.
  • the film density is 60% or more, it becomes easy to obtain the effect of suppressing recombination of electrons and holes by the first insulating layer. The higher the film density, the easier it is to obtain the effect. Therefore, the film density is preferably 60% or more, more preferably 80% or more and 100% or less of the bulk body. Further, when the film density is low, current leakage may easily occur.
  • the film density is synonymous with the ratio of the film density to the true density described above.
  • the first insulating layer preferably has a film density of 60% or more of the true density.
  • an insulating layer whose film density is 100% of the bulk body is in a true density state.
  • Such an insulating layer does not include voids or the like.
  • True density when the SiO 2, if the ⁇ - quartz trigonal 2.65 g / cm 3, a 2.53 g / cm 3 if ⁇ - quartz hexagonal.
  • the true density if ⁇ -Al 2 O 3 of rhombohedral system 4.0 g / cm 3, a hexagonal beta-Al 2 O if 3 3.3 g / cm 3 In the case of cubic ⁇ -Al 2 O 3 , it is 3.6 g / cm 3 .
  • true density if orthorhombic 2.8 g / cm 3, if tetragonal 3.9 g / cm 3, a 4.1 g / cm 3, if monoclinic.
  • true density if Si 3 N 4 hexagonal 3.44 g / cm 3, if the AlN of hexagonal 3.2 g / cm 3, if the AlN cubic 4.1g / Cm 3 , 9.68 g / cm 3 for monoclinic HfO 2 .
  • the relative dielectric constant is generally the following value. 3.0 to 5.0 for SiO 2 , 7.0 to 10.0 for Al 2 O 3 , 5.0 to 9.0 for SiON, 6.5 to 9.0 for Si 3 N 4 7.5 to 10.5 for AlN, 22.0 to 26.0 for HfO 2 and 2.0 to 4.0 for silicone resin.
  • a method of measuring the film density and film thickness by the X-ray reflectivity method is effective.
  • XRR is preferable when the surface roughness Ra of the sample is a flat surface of several nm or less.
  • the reflectance intensity oscillates with respect to the scattering angle (2 ⁇ ) due to X-ray interference.
  • Fitting is performed using the measurement data as parameters for the film thickness, film density, and surface / interface roughness of each layer.
  • a combination of a Parratt multilayer film model and a Nevot-Cross roughness formula is used. By examining values such as film thickness in advance using TEM and SEM, and using them as fitting parameters, the film density and the like can be measured more accurately.
  • At least one of the N-type semiconductor and the P-type semiconductor is made of one selected from the group consisting of metal silicide, metal oxide, amorphous silicon, polycrystalline silicon, crystalline silicon, and single crystal silicon.
  • both the N-type semiconductor and the P-type semiconductor are independently formed from one kind selected from these materials.
  • the materials of the N-type semiconductor and the P-type semiconductor may be the same or different. Among the above materials, it is more preferable that the material of the N-type semiconductor and the material of the P-type semiconductor be either metal silicide or metal oxide.
  • the N-type semiconductor 3 uses electrons as carriers.
  • the P-type semiconductor 4 uses holes as carriers.
  • the recombination of electrons and holes is suppressed, self-discharge can be suppressed, so that the capacity of the semiconductor solid state battery can be increased.
  • Metal silicide, metal oxide, amorphous silicon, polycrystalline silicon, crystalline silicon, and single crystal silicon can easily control the amount of electrons or holes serving as carriers. Further, the amount of carriers in the N-type semiconductor 3 and the P-type semiconductor 4 can be controlled by doping impurities or introducing defects.
  • the metal silicide is selected from barium silicide (BaSi 2 ), iron silicide (FeSi 2 ), magnesium silicide (MgSi 2 ), manganese silicide (MnSi 1.7 ), germanium silicide (SiGe), and nickel silicide (NiSi 2 ).
  • Metal oxides include tungsten oxide (WO 3 ), molybdenum oxide (MoO 2 , MoO 3 ), titanium oxide (TiO 2 ), tin oxide (SnO 2 ), zinc oxide (ZnO), nickel oxide (NiO),
  • Copper oxide (Cu 2 O), cadmium oxide (CdO), and aluminum oxide (Al 2 O 3 ) is preferable.
  • an N-type semiconductor or a P-type semiconductor has a large number of electron or hole trap levels introduced therein.
  • the trap level is an energy level for trapping electrons or holes, and is also called a trap level.
  • the trap level is preferably in the range of 10 17 cm ⁇ 3 to 10 22 cm ⁇ 3 , and more preferably in the range of 10 18 cm ⁇ 3 to 10 22 cm ⁇ 3 .
  • the trap level includes an impurity level and a defect level.
  • An impurity level is a level obtained by substituting an element by doping impurities. It can be controlled by adjusting the doping amount of impurities.
  • the defect level is a level generated by element deficiency. If it is a metal oxide, it is a level obtained by providing oxygen deficiency or metal deficiency.
  • a defect level can be obtained by providing impurity doping or composition deviation.
  • Amorphous silicon, polycrystalline silicon, crystalline silicon, and single crystal silicon can trap carriers at grain boundaries. Thereby, a trap level (capture level) can be introduced.
  • trapping levels of electrons and holes due to impurity doping, defects (defects), and grain boundaries can be introduced. Moreover, these may be 1 type and may combine 2 or more types.
  • the trap level introduced into the N-type semiconductor is an electron trap level.
  • the trap level introduced into the P-type semiconductor is the hole trap level.
  • a trap level may be introduced into one of the N-type semiconductor and the P-type semiconductor. Alternatively, a trap level may be introduced into both the N-type semiconductor and the P-type semiconductor.
  • semiconductor conduction mechanisms include hopping conduction and band conduction.
  • Hopping conduction indicates a state in which electrons are almost localized in a semiconductor, and electric conduction is carried out by jumping (hopping) between them one after another.
  • the mean free process of electrons depends on the degree of interatomic distance (distance between impurity atoms in impurity conduction), and the electric conductivity is much smaller than that of free electrons. Contrasting behavior is shown. The hopping process is aided by thermal vibrations of the atoms.
  • “the electrons are almost in a localized state” indicates a state where electrons existing in the conduction band (conduction band) are present near the energy minimum point of the conduction band.
  • band conduction indicates a state where electrons (or holes) are electrically conducted in a relatively wide range (wide band region) in a semiconductor. Electrons (or holes) are generated when the semiconductor deviates from the stoichiometric composition.
  • a semiconductor made of a metal silicide or a metal oxide can control a level amount (position) and a conduction mechanism by doping impurities or introducing defects.
  • impurity levels can be introduced by impurity doping.
  • impurity levels By introducing impurity levels, hopping conduction becomes dominant and carriers are easily stored in trap levels.
  • the metal oxide can introduce defect levels by providing oxygen vacancies. By introducing the defect level, hopping conduction through the defect becomes dominant and carriers are easily accumulated in the trap level.
  • a semiconductor made of a metal silicide or a metal oxide becomes dominant in hopping conduction by introducing an impurity level or a defect level.
  • those exhibiting hopping conduction characteristics are in a state where carriers are easily accumulated in the trap level.
  • the temperature dependence of the resistivity of a semiconductor made of metal silicide or metal oxide decreases when the hopping conduction characteristics become dominant.
  • resistivity is plotted on the vertical axis
  • 1000 / T is plotted on the horizontal axis
  • T is temperature (K: Kelvin)
  • the slope of the graph becomes gentler as the hopping conduction characteristics become dominant.
  • the band conduction becomes dominant
  • the slope of the graph increases. In other words, whether the hopping conduction or the band conduction is dominant can be determined based on the inclination angle of the graph when the graph of resistivity and 1000 / T is created. In particular, the slope of the graph in which 1000 / T is in the range of 2.8 to 4.0 is compared.
  • the metal silicide when the vertical axis indicates resistivity and the horizontal axis indicates 1 / T, the metal silicide exhibits a substantially linear or almost parabolic behavior when exhibiting hopping conduction characteristics.
  • T is the Kelvin temperature.
  • metal oxides such as WO 3 exhibit hopping conduction due to oxygen deficiency.
  • metal silicide such as BaSi 2 exhibits hopping conduction due to impurity doping. By showing the hopping conduction characteristics, carriers can be easily stored in the trap level.
  • NNH Nearest Neighbor Hopping
  • Mott-type VRH Mott-type Variable-Range Hopping
  • Shklovskii-type VRH Shklovskii-type Variable-
  • Range Hopping Cyclofusky variable region hopping conduction
  • WO 3 exhibits NNH conductivity due to oxygen deficiency.
  • BaSi 2 exhibits VRH conduction by doping with specific impurities (for example, Ga, Al, Ag, Cu, etc.).
  • VRH conduction is expressed by the relational expression of ln ⁇ T 1/2 , which is the characteristic, and ln ⁇ T 1/4 , which is the characteristic of the Shklovskii type VRH conduction (where ⁇ ( ⁇ ⁇ cm) is resistivity, and T (Indicates temperature during resistance measurement).
  • the resistivity is greatly reduced as compared with metal silicide without impurity doping (undoped) or metal oxide without oxygen deficiency. .
  • the resistivity can be greatly reduced.
  • the resistivity at room temperature of tungsten oxide powder (WO 3) is 10 3 ⁇ ⁇ cm or more.
  • the internal resistance can be reduced by decreasing the resistivity of the semiconductor.
  • the output density can be increased. This improves the quick charge / discharge performance of the battery.
  • the level is preferably formed in the range of 50 to 90 when the band gap is 100.
  • FIG. 4 shows a conceptual diagram of level positions of an N-type oxide semiconductor layer.
  • Ec is the bottom of the conduction band (the boundary between the conduction band and the forbidden band)
  • Ev is the top of the valence band (the boundary between the forbidden band and the valence band).
  • the width of Ec and Ev (Ec ⁇ Ev) is the band gap.
  • the position of the level in the band gap is counted with Ec as 100 and Ev as 0.
  • the band gap width is expressed as G 100, and when the band gap G 100 is set as 100, the level position corresponding to 50 is expressed as E 50 , and the level position corresponding to 90 is expressed as E 90 .
  • the level position is preferably in the range of 50 to 90. That is, it is preferable that there is a level between the level position E 50 and the level position E 90 shown in the figure.
  • the level exists near the conduction band of the N-type oxide semiconductor layer (or metal silicide semiconductor layer). If there is a level near the conduction band, electrons are immediately gathered in the vicinity of the first insulating layer, and interface carrier concentration occurs.
  • the level is in the range of 50 to 90, the level is provided at a slightly deeper position. Thereby, it is possible to prevent the interface carrier concentration from occurring immediately. Thereby, a capacity
  • FIG. 5 shows a conceptual diagram of the level position of the P-type oxide semiconductor layer.
  • Ec is the bottom of the conduction band (the boundary between the conduction band and the forbidden band)
  • Ev is the top of the valence band (the boundary between the forbidden band and the valence band).
  • the width of Ec and Ev (Ec ⁇ Ev) is the band gap.
  • the level is preferably formed in the range of 10 to 50 when the band gap is 100.
  • the position of the level in the band gap is counted with Ec as 100 and Ev as 0.
  • it represents the width of the band gap and G 100, represented as E 50 a level position to the appropriate level position corresponding to 10 to E 10, 50 when the band gap G 100 is set to 100.
  • the level position is preferably 10 or more and 50 or less. In other words, there is preferably a level between the level position E 10 and level position E 50 as shown.
  • the level position E 10 below the valence band near the position is level, since the hole-clump together immediately to the first insulating layer near the interface carrier concentration occurs.
  • the level is 10 or more and 50 or less, the level is provided at a slightly deeper position. Thereby, it is possible to prevent the interface carrier concentration from occurring immediately. Thereby, a capacity
  • the level position is higher than the level position E 50 , the level is too deep and it may be difficult to extract holes. When it becomes difficult to extract holes, the battery capacity decreases.
  • the N-type semiconductor layer is an oxide semiconductor or a metal silicide semiconductor, and the level is formed in the range of 50 to 90 when the band gap width of the semiconductor is 100.
  • the P-type semiconductor layer is an oxide semiconductor or a metal silicide semiconductor, and the level is formed in the range of 10 to 50 when the band gap width in the semiconductor is 100.
  • Oxygen and metal defects can be provided, for example, by controlling conditions during film formation. Defects can also be introduced by heat treatment after film formation. In addition, it is possible to form defects by irradiation with an electron beam or ultraviolet rays. Details of the method for introducing defects will be described later.
  • a method for controlling the level position of the metal silicide semiconductor a method for controlling the element ratio or the doping element can be mentioned.
  • the barium silicide layer is preferably formed so as to have a composition shift entirely or partially.
  • the composition shift of the metal silicide layer can be formed by changing the film formation rate (nm / sec) in the film formation process.
  • the level depth means an energy difference between the lower end of the conduction band and the level position in the case of an N-type semiconductor.
  • the level depth means an energy difference from the upper end of the valence band to the level position.
  • Examples of the measurement method for obtaining the level depth include a method for obtaining activation energy from the temperature dependence of resistivity and a method using deep level transient spectroscopy (DLTS).
  • DLTS deep level transient spectroscopy
  • the resistance value at the measurement temperature T (Kelvin) is measured.
  • An ohmic electrode is formed on a single film and the resistivity is measured.
  • the horizontal axis is 1 / T
  • the vertical axis is the resistance value
  • the activation energy is obtained from the slope of the graph.
  • E a activation energy E a that corresponds to the depth of the level.
  • the level depth can be obtained by a similar method even for a P-type semiconductor.
  • N d carrier density in the conduction band
  • N o carrier density in the nearest hopping conduction band
  • ⁇ b carrier mobility in the conduction band
  • ⁇ h carrier mobility in the nearest hopping conduction band
  • E a energy difference between level and bottom of conduction band
  • q elementary charge
  • ⁇ Average activation energy of electrons between adjacent carrier traps at a level.
  • DLTS deep level transient spectroscopy
  • a Schottky junction metal electrode needs to be formed on a single film to make a Schottky diode.
  • the level depth can be measured by applying a reverse voltage to the diode to widen the depletion layer and obtaining the response of the capacitance when the applied voltage is changed as a signal.
  • the band gap In order to specify the level position in the band gap, it is necessary to measure the band gap itself in addition to obtaining the level depth by the above method.
  • the method for measuring the band gap include measurement of absorbance with a spectrophotometer. The transmission spectrum of the single membrane is measured, and the horizontal axis wavelength is converted to eV, and the vertical axis transmittance is converted to ⁇ hv ( ⁇ : absorption coefficient, h: Planck constant, v: light velocity). In the converted spectrum, a straight line is fitted to the portion where the absorption rises. The eV value where this straight line intersects the baseline corresponds to the band gap.
  • PAS photoacoustic measurement method
  • the level position can be specified by combining the band gap and the level depth obtained as described above.
  • the aforementioned barium silicide, iron silicide, nickel silicide, tungsten oxide, and molybdenum oxide are semiconductors that easily store carriers in trap levels by introducing defect levels.
  • Metal silicide is suitable for P-type semiconductors.
  • Metal oxides are suitable for N-type semiconductors.
  • amorphous silicon, polycrystalline silicon, crystalline silicon, and single crystal silicon can trap carriers at grain boundaries. Thereby, a trap level (capture level) can be introduced.
  • trapping levels of electrons and holes due to impurity doping, defects, and grain boundaries can be introduced. Moreover, these may be 1 type and may combine 2 or more types.
  • the impurity doping amount into the metal silicide is preferably in the range of 10 17 cm ⁇ 3 to 10 22 cm ⁇ 3 , and more preferably in the range of 10 18 cm ⁇ 3 to 10 22 cm ⁇ 3 .
  • the amount of impurity doping into amorphous silicon, polycrystalline silicon, crystalline silicon, and single crystal silicon is preferably within the range of 10 17 cm ⁇ 3 to 10 22 cm ⁇ 3 , and 10 18 cm ⁇ 3 to 10 22 cm ⁇ 3. The range of is more preferable.
  • various impurities such as Ag, Al, Cu, Ga, In, and Sb, can be cited as the impurity to be doped.
  • One or more impurities selected from Ag, Al, Cu, and Ga are suitable elements for introducing a trap level into the metal silicide. In or Sb may be introduced only to the surface level.
  • the impurity doping amount can be analyzed by SIMS (secondary ion mass spectrometry). It is also effective to create a calibration curve by preparing a plurality of standard samples with different impurity doping amounts. It is also effective to perform SIMS after an impurity element is specified in advance by XPS (X-ray photoelectric spectroscopy) or the like.
  • SIMS secondary ion mass spectrometry
  • the oxygen deficiency is preferably in the range of 10 17 cm ⁇ 3 to 10 22 cm ⁇ 3 , and more preferably in the range of 10 18 cm ⁇ 3 to 10 22 cm ⁇ 3 .
  • oxygen deficiency indicates a state in which part of oxygen atoms constituting the crystal lattice does not exist in the crystal lattice of the material constituting the semiconductor.
  • the carrier density indicates the abundance of electrons or holes (holes) serving as carriers.
  • the carrier is a hole
  • the carrier is an electron.
  • the carrier density is obtained by the product of the density of states and the Fermi Dirac distribution function.
  • the oxygen deficiency indicates the amount of oxygen atoms missing from the crystal lattice, while the carrier density indicates the amount of electrons (or holes) present.
  • Oxygen defects and carrier density are different parameters.
  • a polaron is formed by lattice strain accompanying conduction of oxygen defects and conduction electrons. Polaron causes a conduction mechanism. Therefore, the oxygen vacancy amount and the carrier density can be made substantially the same value by showing the hopping conduction characteristics.
  • the amount of defects can be obtained by measuring the carrier density.
  • the carrier density can be measured by SMM or SCM.
  • SMM is Scanning Microwave Microscopy (Scanning Microwave Microscopy).
  • SCM is scanning capacitance microscopy (Scanning Capacitance Microscopy).
  • the impurity doping amount is preferably measured by comparing the intensity of the modulation signal (dC / dV) and the microwave reflectance using a standard sample doped with a predetermined impurity amount. At this time, it is effective to prepare a plurality of standard samples with different dope amounts and prepare a calibration curve. It is also effective to specify the impurity doping material beforehand by XPS or the like. When measuring with SMM or SCM, the sample surface is mirror-polished (surface roughness Ra 0.1 ⁇ m or less).
  • the level level can be directly measured by using deep level transient spectroscopy (DLTS).
  • DLTS deep level transient spectroscopy
  • a reverse voltage is applied to the Schottky diode to widen the depletion layer, and the response of the capacitance when the applied voltage is changed is obtained as a signal.
  • TiO 2 and NiO stoichiometric ratio TiO 2 in O / Ti ratio is 2, NiO in O / Ni ratio of 1
  • the resistivity is decreased, it can be determined that oxygen deficiency is introduced in TiO 2 and Ni deficiency is introduced in NiO. In this way, the level amount can be measured.
  • the amount of grain boundaries can be controlled by adjusting the crystal size.
  • the average crystal grain size is preferably in the range of 50 nm to 1000 nm. If the average crystal grain size is less than 50 nm, there are too many grain boundaries, electrons and holes are disturbed during movement, and the electrical resistance becomes very large. If the electrical resistance is high, the voltage drop during discharge increases, and the battery capacity and operating voltage decrease. Further, it is considered that the mobility is lowered because electrons and holes are trapped too much during the movement. A decrease in mobility leads to a decrease in power density. When the average crystal grain size exceeds 1000 nm (1 ⁇ m), the effect of improving the battery capacity (energy density) is small because the grain boundary trapping effect is small. In order to achieve both energy density and output density, and further increase the operating voltage, it is preferable that the average crystal grain size be in the range of 50 nm to 1000 nm.
  • the abundance ratio of grain boundaries is determined by the crystal size of the semiconductor.
  • the crystal size of the semiconductor can be confirmed by an enlarged photograph by SEM or TEM. Introduction of trap levels by grain boundaries is effective for crystalline semiconductors. Therefore, it can be applied to a crystalline semiconductor among metal silicide, metal oxide, amorphous silicon, crystalline silicon, polycrystalline silicon, and single crystal silicon.
  • the thicknesses of the N-type semiconductor 3 and the P-type semiconductor 4 are not particularly limited, but are preferably 0.1 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the semiconductor is as thin as less than 0.1 ⁇ m (100 nm), the amount of carriers generated is small, which may make it difficult to increase the energy density, that is, the electric capacity per weight or area.
  • the thickness exceeds 200 ⁇ m, the carrier travel distance becomes long, so that the internal resistance increases and the voltage drop during discharge may increase.
  • rapid charge / discharge characteristics may be deteriorated.
  • the electric capacity is indicated by energy density (Wh / kg).
  • the rapid charge / discharge characteristics may be indicated by a power density (W / kg).
  • the N-type semiconductor 3 is provided with an electrode 5.
  • the electrode 5 is called an N-type side electrode.
  • the P-type semiconductor 4 is provided with an electrode 6.
  • the electrode 6 is called a P-type side electrode.
  • electrodes are provided on the end faces of the N-type semiconductor 3 and the P-type semiconductor 4, respectively. The position where the electrode is formed is not limited to the end face, but may be a side face. Further, one electrode 5 or a plurality of electrodes 5 may be provided. Similarly, one electrode 6 or a plurality of electrodes 6 may be provided.
  • the electrodes 5 and 6 are preferably made of a metal material having good conductivity such as copper or aluminum. Further, a transparent electrode such as ITO (Indium-doped Tin Tin Oxide) may be used.
  • ITO Indium-doped Tin Tin Oxide
  • FIG. 2 shows a structure in which a second insulating layer and a third insulating layer are provided.
  • 1 is a semiconductor solid state battery
  • 2 is a first insulating layer
  • 3 is an N-type semiconductor
  • 4 is a P-type semiconductor
  • 5 is an electrode (N-type side electrode)
  • 6 is an electrode (P-type side electrode)
  • 7 Is a second insulating layer
  • 8 is a third insulating layer.
  • FIG. 2 illustrates a structure in which both the second insulating layer 7 and the third insulating layer 8 are provided, but either one may be used. That is, a second insulating layer 7 may be provided between the N-type semiconductor 3 and the electrode 5 and a third insulating layer 8 may be provided between the P-type semiconductor 4 and the electrode 6 as shown in the structure. Good. On the other hand, the second insulating layer 7 may be provided between the N-type semiconductor 3 and the electrode 5 and the third insulating layer 8 may be omitted. Alternatively, the third insulating layer 8 may be provided between the P-type semiconductor 4 and the electrode 6 and the second insulating layer 7 may be omitted.
  • the second insulating layer 7 and the third insulating layer 8 are provided, a tunnel effect can be obtained. By obtaining the tunnel effect, the capacity can be increased. Without the second insulating layer 7, carriers stored in the N-type semiconductor 3 easily flow to the electrode 5, and it is difficult for electricity to accumulate. Similarly, without the third insulating layer 8, carriers stored in the P-type semiconductor 4 easily flow to the electrode 6, and it is difficult for electricity to accumulate.
  • the second insulating layer 7 and the third insulating layer 8 has a film thickness of 30 nm or less and a relative dielectric constant of 50 or less. More preferably, the relative dielectric constant is 30 or less, and more preferably 10 or less. If the film thickness exceeds 30 nm, it becomes a resistor and it becomes difficult to take out electricity. Similarly, if the relative dielectric constant exceeds 50, a large number of carriers are concentrated in these insulating layers, and there is a possibility that a large number of carriers cannot be accumulated in the semiconductor layer.
  • the thickness of the second insulating layer 7 or the third insulating layer 8 is preferably 30 nm or less, more preferably 10 nm or less.
  • the lower limit of the film thickness is not particularly limited, but is preferably 3 nm or more. If the film thickness is as thin as less than 3 nm, the tunnel effect is insufficient and carriers are easily lost.
  • the relative dielectric constant is preferably 50 or less, and more preferably 30 or less. More preferably, the relative dielectric constant is 10 or less, more preferably 5 or less. Further, the lower limit value of the relative dielectric constant is not particularly limited, but is preferably 2 or more. If the relative dielectric constant is less than 2, the tunnel effect may be insufficient.
  • the material of the second insulating layer 7 or the third insulating layer 8 is preferably at least one selected from metal oxides, metal nitrides, and insulating resins.
  • the metal oxide is preferably one or more oxides (including complex oxides) selected from silicon, aluminum, tantalum, nickel, copper, and iron.
  • the metal nitride is preferably one or more nitrides (including composite nitrides) selected from silicon and aluminum. Further, it may be a metal oxynitride. Further, an insulating resin may be used.
  • FIG. 3 shows an outline of the movement of carriers (electrons or holes).
  • 1 is a semiconductor solid state battery
  • 2 is a first insulating layer
  • 3 is an N-type semiconductor
  • 4 is a P-type semiconductor
  • 5 is an electrode (N-type side electrode)
  • 6 is an electrode (P-type side electrode)
  • 7 is a second insulating layer
  • 8 is a third insulating layer
  • 9 is an electron
  • 10 is a hole
  • 11 is a power source.
  • FIG. 3 is a conceptual diagram of the band of the semiconductor solid state battery, where the vertical direction indicates the energy level and the horizontal direction indicates the distance.
  • Electrons 9 and holes 10 serving as carriers accumulate. By accumulating carriers, the battery is charged.
  • the first insulating layer 2 By providing the first insulating layer 2, recombination of electrons and holes after power storage is suppressed. By suppressing recombination, self-discharge can be suppressed, so that the capacity can be increased.
  • the upper side of the solid line of the semiconductor layer shows the lower end of the conduction band, and the lower side of the solid line shows the upper end of the valence band.
  • a location where electrons 9 or holes 10 are arranged in a straight line indicates a Fermi level.
  • the movement of carriers during discharge is inhibited by the insulating film, and the internal resistance becomes very high.
  • the semiconductor solid state battery according to the embodiment a large number of carriers can be accumulated by using a semiconductor single layer or introducing a deep trap level in each semiconductor single layer. Therefore, the inhibition of carrier movement during discharge is reduced, and the internal resistance can be reduced. By reducing the internal resistance, the voltage drop can be suppressed to 0.5 V or even 0.3 V or less. This leads to an increase in the operating voltage of the battery.
  • FIG. 6 An outline of an example where the capture level is shallow is shown in FIG.
  • the band gap of the semiconductor is 100
  • the level is in the range of 91 to 100 for the N-type semiconductor 3 and 0 to 9 for the P-type semiconductor 4.
  • carriers electron or holes
  • the central insulator first insulating layer 2
  • FIG. 7 An outline of a more preferable example in which the trap level is deep is shown in FIG.
  • the band gap of the semiconductor is 100
  • the level is in the range of 50 to 90 for the N-type semiconductor 3 and 10 to 50 for the P-type semiconductor 4.
  • the formation of deep levels suppresses carrier concentration on the central insulator.
  • a large number of carriers can be accumulated in the single layer of the N-type and P-type semiconductor layers, and the capacity can be increased.
  • the energy density can be set to 2 ⁇ Wh / cm 2 or more, and further to 3 ⁇ Wh / cm 2 or more.
  • the semiconductor solid state secondary battery which has a high energy density and a high operating voltage can be provided. Moreover, since it is not necessary to use an electrolyte solution as in the conventional Li ion secondary battery, there is no problem of liquid leakage.
  • the manufacturing method will be described. If the semiconductor solid battery concerning embodiment has the above-mentioned composition, the manufacturing method will not be limited, but the following is mentioned as a method for obtaining efficiently.
  • An electrode is deposited on a substrate.
  • a second insulating layer (or a third insulating layer) is formed as necessary.
  • N-type semiconductor or P-type semiconductor
  • a first insulating layer, a P-type semiconductor (or N-type semiconductor), a third insulating layer (or second insulating layer), and an electrode are formed. Note that either the N-type semiconductor or the P-type semiconductor may be formed first.
  • the film formation method various film formation methods such as chemical vapor deposition (CVD), sputtering, and application of fine particles dispersed in a solvent can be applied.
  • CVD chemical vapor deposition
  • sputtering sputtering
  • fine particles dispersed in a solvent can be applied.
  • the substrate may be heated as necessary.
  • Ar atmosphere, a vacuum atmosphere, etc. shall be adjusted suitably.
  • an atomic layer deposition method (Atomic Layer Deposition; ALD method), a thermal oxidation method (heat treatment in an oxidizing atmosphere), a thermal nitriding method (heat treatment in a nitriding atmosphere), or the like May be used.
  • ALD method atomic layer deposition method
  • thermal oxidation method heat treatment in an oxidizing atmosphere
  • thermal nitriding method heat treatment in a nitriding atmosphere
  • a film forming method such as a sputtering method, a vacuum deposition method, a chemical vapor deposition method (CVD method) or the like can be used.
  • CVD method chemical vapor deposition method
  • polycrystalline silicon and crystalline silicon in addition to the above method, it is necessary to crystallize amorphous silicon by a method such as substrate heating during film formation or heat treatment after film formation. For example, if an amorphous silicon thin film is formed and then heat-treated in an inert atmosphere such as nitrogen and at a temperature of 600 ° C. or higher for a predetermined time, polycrystalline silicon and crystalline silicon can be obtained.
  • the crystal grain size can be controlled by the heat treatment temperature and the heat treatment time.
  • the impurity doping amount that is, the impurity level amount can be controlled.
  • Impurities can be doped by introducing gas during film formation and simultaneous film formation using different vapor deposition sources.
  • phosphine PH 3
  • monosilane as a gas for forming an N-type layer.
  • diborane B 2 H 6
  • the level position can be controlled by controlling the element ratio and the doping element as described above. Further, the composition shift of the metal silicide can be formed by changing the film formation rate in the film formation process.
  • Methods for providing oxygen and metal defects include, for example, oxygen partial pressure control during film formation such as vacuum film formation, heat treatment of the film after film formation (annealing in an air atmosphere, annealing with an oxidizing atmosphere gas, etc.), electrons Examples include radiation and ultraviolet irradiation.
  • the oxygen control during film formation it is preferable to control the oxygen partial pressure by using a gas introduced into the film formation apparatus as a mixed gas of an inert gas and oxygen.
  • a gas introduced into the film formation apparatus as a mixed gas of an inert gas and oxygen.
  • the output more during RF sputtering 0.3 kW, the substrate heating temperature 0.99 ° C. or higher 280 ° C. or less, O 2 and 0.05 or more gas flow ratio O 2 / Ar of Ar It is preferable that The output is preferably in the range of 0.5 kW to 1.0 kW.
  • the substrate heating temperature is preferably in the range of 180 ° C. or higher and 240 ° C. or lower.
  • the gas flow ratio O 2 / Ar is preferably in the range of 0.09 or more and 0.20 or less.
  • the O 2 gas flow rate is preferably 8 sccm or more.
  • the Ar gas flow rate is preferably 100 sccm or more.
  • NiO layer Ni metal is deficient by oxygen gas during sputtering is excessive, the metal-deficient film of Ni 1-x O is obtained. If the output of RF sputtering and the substrate heating temperature are in the above ranges, the reaction between the metal and oxygen can be promoted.
  • introducing defects by heat treatment after film formation there are the following methods for introducing defects by heat treatment after film formation.
  • heat treatment when heat treatment is performed on a thin film after film formation in a reducing gas atmosphere, an oxidizing gas atmosphere, or a vacuum atmosphere, oxygen vacancies are introduced due to lack of oxygen, or metal vacancies are introduced due to excess oxygen.
  • a TiO 2 thin film having a band gap of about 3.2 eV is heat-treated in an ultra-high vacuum, a defect level due to oxygen deficiency is formed at a position 0.8 eV to 1.0 eV below the lower end of the conduction band.
  • Another example is a method of providing a metal deficiency by performing a heat treatment at a temperature of 600 ° C. or higher in a mixed gas of oxygen and nitrogen.
  • heat treatment is preferably performed at a temperature of 600 ° C. or higher in a mixed gas of hydrogen and nitrogen.
  • necking firing is performed after film formation as necessary.
  • necking baking may be performed in a reducing atmosphere, and the process of providing necking and oxygen deficiency may be combined.
  • Defect formation by electron beam / ultraviolet irradiation is characterized in that many defects are formed in the vicinity of the film surface from several nm to several hundred nm from the film surface layer.
  • electron beam irradiation is characterized in that many defects are formed in the vicinity of the film surface from several nm to several hundred nm from the film surface layer.
  • TiO 2 when TiO 2 is irradiated with an electron beam, inner core holes near the film surface are excited and the O element is positively charged. As a result, it repels Ti element, O element escapes and oxygen deficiency occurs.
  • the electron beam irradiation to such TiO 2 relative to the TiO 2 thin film of a band gap of approximately 3.2 eV, it is possible to form the defect level from 1.2eV from the conduction band minimum at a position below 1.4eV .
  • the metal oxide powder when providing oxygen vacancies, may be heat-treated in a reducing atmosphere and then the vapor deposition step may be performed.
  • the heating during film formation it is preferable to control the heating during film formation, the film formation rate, the heat treatment in the subsequent process, and the like. By controlling these, the average crystal grain size can be controlled.
  • Example 7 A P-type BaSi 2 layer was prepared as a P-type semiconductor.
  • an N-type WO 3 layer was prepared as an N-type semiconductor.
  • a SiO 2 layer was prepared as the first insulating layer.
  • the P-BaSi 2 layers were prepared that varied impurity doping amount and the grain boundary volume.
  • the thickness of the P-type BaSi 2 layer was unified to 0.5 ⁇ m (500 nm).
  • the N-type WO 3 layer was prepared by changing the oxygen deficiency amount and the grain boundary amount.
  • the thickness of the N-type WO 3 layer was unified to 0.5 ⁇ m (500 nm). This adjusted the introduction of the trap level.
  • the first insulating layer was prepared by changing the film thickness by changing the sputtering conditions of SiO 2 .
  • the film density of the SiO 2 film was unified to 95% and the relative dielectric constant was 3.8.
  • the film density here is the film density relative to the true density. That is, in Examples 1 to 7, the film density of the first insulating layer was unified to 95% of the true density of SiO 2 .
  • the areas of the semiconductor layer and insulating layer were all unified to 4 cm 2 .
  • the position of the trap level when the band gap width (Ec ⁇ Ev) is 100, more specifically, the position when the bottom Ec of the conduction band is 100 and the vertex Ev of the valence band is 0 is , P-type semiconductor is unified to 1-3, N-type semiconductor is unified to 97-99.
  • the level positions shown here are expressed as a range from the minimum value to the maximum value obtained when the same thing is measured three times by the method described above.
  • Example 8 to 15 For the semiconductor solid state batteries according to Examples 2 to 5, the second insulating layer and the third insulating layer shown in Table 2 were provided. The second insulating layer and the third insulating layer were SiO 2 layers, and the film density was 95% and the relative dielectric constant was 3.8. Moreover, the electrode layer was unified with the Al layer.
  • the battery was charged to a voltage of 2.0 V with a constant current using a charging / discharging device, and continuously discharged to 0 V with a constant current.
  • the capacity (mAh) of the semiconductor solid battery was determined from the electric capacity at the time of discharge.
  • the weight of the power storage unit represents the total weight of the semiconductor layer and the insulating layer excluding the substrate (the substrate used when forming the semiconductor layer) and the electrode layer.
  • the semiconductor solid calculates the product of the capacity (mAh) and the average discharge voltage (V) of the battery was further determined energy density expressed by ⁇ Wh / cm 2 dividing it by the area 4 cm 2 of power storage unit.
  • the area of the power storage unit represents an average area of the semiconductor layer and the insulating layer excluding the substrate and the electrode layer.
  • the measurement of voltage drop was performed as follows. First, charging was performed by applying a constant voltage of 1.5 V to the battery for 50 seconds with a voltage source. Immediately after that, the connection with the voltage source was disconnected by switching on the circuit or the like, and instead, a constant load resistance of 0.9 M ⁇ was connected in series with the battery. The battery voltage was monitored with a voltmeter, and the voltage drop (V) immediately after the constant load resistance of 0.9 M ⁇ was measured.
  • the semiconductor solid battery according to the example has improved energy density and suppressed voltage drop. Further, by controlling the trap level and crystallite size, the energy density reached 1.91 Wh / kg, 1.25 ⁇ Wh / cm 2 , and the voltage drop could be 0.47V. Further, by providing the second insulating layer and the third insulating layer, the energy density reached 2.39 Wh / kg, 1.63 ⁇ Wh / cm 2 .
  • a P-type BaSi 2 layer was prepared as a P-type semiconductor.
  • an N-type BaSi 2 layer was prepared as an N-type semiconductor.
  • a Si 3 N 4 layer was prepared as the first insulating layer.
  • the P-type BaSi 2 layer and the N-type BaSi 2 layer were prepared by changing the impurity doping amount and the grain boundary amount.
  • the thicknesses of the P-type BaSi 2 layer and the N-type BaSi 2 layer were unified to 0.5 ⁇ m (500 nm). This adjusted the introduction of the trap level.
  • the first insulating layer was prepared by changing the film thickness by changing the sputtering conditions of Si 3 N 4 .
  • the film density of the Si 3 N 4 film was unified to 93% and the relative dielectric constant was 7.5.
  • the area of the insulating layer is unified all 4 cm 2.
  • the level positions are unified to 1 to 3 for P-type semiconductors and 97 to 99 for N-type semiconductors.
  • Example 23 to Example 30 The semiconductor insulation batteries according to Examples 17 to 20 were provided with the second insulating layer and the third insulating layer shown in Table 5.
  • the second insulating layer and the third insulating layer were Si 3 N 4 layers, and the film density was 93% and the relative dielectric constant was 7.5.
  • the electrode layer was unified with the Al layer.
  • the semiconductor solid battery according to the example has improved energy density and suppressed voltage drop. Further, by controlling the trap level and crystallite size, the energy density reached 3.07 Wh / kg and 1.04 ⁇ Wh / cm 2 , and the voltage drop could be reduced to 0.46 V or less. Further, by providing the second insulating layer and the third insulating layer, the energy density reached 3.78 Wh / kg, 1.30 ⁇ Wh / cm 2 .
  • Poly-Si polycrystalline silicon
  • N-type BaSi 2 layer was prepared as an N-type semiconductor.
  • SiO 2 layer was prepared as the first insulating layer.
  • the P-type Poly-Si layer and the N-type BaSi 2 layer were prepared by changing the impurity doping amount and the grain boundary amount.
  • the thicknesses of the P-type Poly-Si layer and the N-type BaSi 2 layer were unified to 0.5 ⁇ m (500 nm). This adjusted the introduction of the trap level.
  • the first insulating layer was prepared by changing the film thickness by changing the sputtering conditions of SiO 2 .
  • the film density of the SiO 2 film was unified to 95% and the relative dielectric constant was 3.8.
  • the areas of the semiconductor layer and insulating layer were all unified to 4 cm 2 .
  • the level positions are unified to 1 to 3 for P-type semiconductors and 97 to 99 for N-type semiconductors.
  • Example 38 to Example 45 For the semiconductor solid state batteries according to Examples 32 to 35, the second insulating layer and the third insulating layer shown in Table 8 were provided. The second insulating layer and the third insulating layer were SiO 2 layers, and the film density was 95% and the relative dielectric constant was 3.8. Moreover, the electrode layer was unified with the Al layer.
  • the semiconductor solid battery according to the example has improved energy density and suppressed voltage drop. Further, by controlling the trap level and crystallite size, the energy density reached 4.71 Wh / kg, 1.46 ⁇ Wh / cm 2 , and the voltage drop could be 0.50V. In addition, by providing the second insulating layer and the third insulating layer, the energy density reached 6.17 Wh / kg and 1.76 ⁇ Wh / cm 2 .
  • the characteristics are improved by introducing the trap level.
  • Example 46 As a P-type semiconductor, a P-type NiO layer into which Ni deficiency was introduced was prepared. In addition, an N-type TiO 2 layer into which O deficiency was introduced was prepared as an N-type semiconductor. A SiON layer was prepared as the first insulating layer.
  • a P-type NiO layer was prepared by changing the amount of Ni deficiency, the level position, and the amount of grain boundaries. As for the amount of Ni deficiency and the level position, a level due to Ni defects was provided by controlling the oxygen partial pressure during the formation of some P-type NiO layers. The thickness of the P-type NiO layer was unified to 0.5 ⁇ m (500 nm).
  • the N-type TiO 2 layer was prepared by changing the amount of O deficiency, the level position, and the amount of grain boundary. As for the O deficiency and the level position, the level due to the O defect was provided by controlling the oxygen partial pressure during the formation of a part of the N-type TiO 2 layer. The thickness of the N-type TiO 2 layer was unified to 0.5 ⁇ m (500 nm).
  • the first insulating layer was prepared by changing the film thickness by changing the sputtering conditions of SiON.
  • the SiON film has a uniform film density of 90% and a relative dielectric constant of 7.3.
  • the level position was within the range shown in Table 10.
  • the level positions shown in Table 10 are expressed as a range from the minimum value to the maximum value obtained when the same thing is measured three times. Thereby, a semiconductor solid battery having the structure shown in Table 10 was produced.
  • Example 53 to 60 For the semiconductor solid state batteries according to Examples 46 to 52, the second insulating layer and the third insulating layer shown in Table 11 were provided.
  • the second insulating layer and the third insulating layer were SiON layers, and the film density was 90% and the relative dielectric constant was 7.3.
  • the electrode layer was unified with Au / Ti as the negative electrode on the TiO 2 layer side, and ITO as the positive electrode on the NiO layer side.
  • Comparative Example 1 A semiconductor solid state battery was produced using a thin film in which a metal oxide semiconductor material and an insulating material were mixed as follows. A coating solution prepared by mixing and stirring fatty acid titanium and silicone oil in a solvent was spin-coated to form a charge layer (1 ⁇ m). Dried and heated 30 minutes at 350 ° C. After the give the TiO 2 and the silicone mixed film of. Furthermore, ultraviolet irradiation with a wavelength of 254 nm and an intensity of 20 mW / cm 2 was performed for about 40 minutes to introduce trap levels. A block layer NiO (150 nm) was formed on the charge layer. ITO was used for both positive and negative electrodes, and the area of the charge layer and block layer was 4 cm 2 . Thus, a semiconductor solid battery as Comparative Example 1 was produced.
  • the semiconductor solid batteries according to Examples 47 to 51 and 53 to 60 have improved energy density and suppressed voltage drop as compared with Comparative Example 1. Further, by introducing the deep trap level, energy density 3.12Wh / kg or more, reach the 2.4 ⁇ Wh / cm 2, it was possible to suppress the voltage drop down to 0.35 V. Compared with Examples 1 to 45, the energy density of ⁇ Wh / kg obtained by unifying the area of the power storage unit at 4 cm 2 could be improved. Regarding the energy density in units of Wh / kg, the maximum performance value is inferior to that of Examples 1 to 45. This is considered to be due to the difference in film density due to the difference in the used semiconductor material and insulating layer material.
  • FIG. 8 shows a discharge curve when the voltage drop in Example 49 was measured.
  • the horizontal axis indicates time and the vertical axis indicates the battery voltage.
  • the time when discharge was started that is, the time when the connection of the battery was switched from the connection with the voltage source (constant voltage of 1.5 V) to the connection with the constant load resistance (0.9 M ⁇ ) was set to zero.
  • the battery voltage rapidly drops from 1.5 to 1.01 V at the start of discharge (time: 0 sec).
  • the amount of voltage drop is represented as voltage drop D.
  • Example 61 to 67 As a P-type semiconductor, a P-type ⁇ -FeSi 2 layer in which the composition ratio of Fe / Si was controlled was prepared. Further, an N-type TiO 2 layer was prepared as an N-type semiconductor. In addition, an HfO 2 layer was prepared as the first insulating layer.
  • the N-type TiO 2 layer was prepared by changing the O deficiency amount, the level position, and the grain boundary amount. Part of the N-type TiO 2 layer was heat treated in a vacuum atmosphere to provide a level due to O defects. The thickness of the N-type TiO 2 layer was unified to 0.5 ⁇ m (500 nm).
  • the first insulating layer was prepared by changing the film thickness by changing the sputtering conditions of HfO 2 .
  • the film density of the HfO 2 film was unified to 95%, and the relative dielectric constant was unified to 25.0.
  • the solid semiconductor batteries according to Examples 62 to 66 have improved energy density and suppressed voltage drop. Moreover, by introducing the trap level into a deep level, the energy density reached 2.09 Wh / kg and 2.04 ⁇ Wh / cm 2 , and the voltage drop could be suppressed to 0.33V.
  • Example 68 to 74 P-type a-Si: H was prepared as a P-type semiconductor. Further, an N-type TiO 2 layer was prepared as an N-type semiconductor. In addition, an HfO 2 layer was prepared as the first insulating layer.
  • the P-type a-Si: H layer was formed by plasma CVD using diborane (B 2 H 6 ) gas, and a layer with different impurity doping amount, level position, and grain boundary amount was prepared.
  • the thicknesses of the P-type a-Si: H layer and the N-type TiO 2 layer were unified to 0.5 ⁇ m (500 nm).
  • N-type TiO 2 layer a level due to O defects was provided in the TiO 2 semiconductor as follows.
  • oxygen vacancies were provided by annealing after film formation.
  • Examples 70-74 by laser treatment of the surface of the N-type TiO 2 layer, provided levels by O defect only in the vicinity of the surface layer.
  • the first insulating layer was prepared by changing the film thickness by changing the sputtering conditions of SiO 2 .
  • the film density of the HfO 2 film was unified to 95% and the relative dielectric constant was 25.
  • the semiconductor solid batteries according to Examples 69 to 73 have improved energy density and suppressed voltage drop. Further, by introducing the trap level into a deep level, the energy density reached 5.74 Wh / kg, 2.88 ⁇ Wh / cm 2 , and the voltage drop could be suppressed to 0.37V.
  • Example 75 A semiconductor solid state battery in which the N-type semiconductor layer of Example 4 was replaced with the N-type semiconductor layer of Example 49 was produced as Example 75. Further, a semiconductor solid battery in which the P-type semiconductor layer of Example 4 was replaced with the P-type semiconductor layer of Example 49 was produced as Example 76.
  • the semiconductor solid batteries according to Examples 75 and 76 have improved energy density and suppressed voltage drop.
  • the energy density improvement and the voltage drop suppression could also be confirmed by deepening the trap level position of only one of the N-type semiconductor layer and the P-type semiconductor layer.
  • the characteristics were improved by controlling the first insulating layer, the second insulating layer, and the third insulating layer. Even if the materials of the N-type semiconductor and the P-type semiconductor are changed, the characteristics are improved by introducing the trap level.
  • an N-type semiconductor, a P-type semiconductor, and a first insulating layer are included, and the first insulating layer is provided between the N-type semiconductor and the P-type semiconductor.
  • a solid state semiconductor battery is provided. This semiconductor solid battery has a high energy density and a small voltage drop.

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Abstract

Ｎ型半導体とＰ型半導体の間に第一の絶縁層を設けたことを特徴とする半導体固体電池。また、第一の絶縁層は膜厚が３ｎｍ以上３０μｍ以下、かつ比誘電率は１０以下であることが好ましい。また、第一の絶縁層は膜密度がバルク体の６０％以上であることが好ましい。また、半導体層は捕獲電位を導入することが好ましい。半導体固体電池であれば電解液の液漏れの発生を無くすことができる。

Description

半導体固体電池
　後述する実施形態は、半導体固体電池に関する。
　近年、電気機器の普及、省エネの観点から電気を効率的に活用することが求められている。これに伴い、電気を充放電できる二次電池の開発が進められている。二次電池としては、Ｌｉイオン二次電池、鉛蓄電池、ニッケル水素蓄電池など様々なものが開発されている。例えば、特開２００１－３３８６４９（特許文献１）にはＬｉ複合酸化物を正極活物質に使ったＬｉイオン二次電池が開示されている。Ｌｉイオン二次電池は、小型化も可能であることから電気機器の電池として活用されている。
　一方、Ｌｉイオン二次電池は、電解液を介してＬｉイオンを出し入れする構造である。そのため、電解液を必須とした電池である。鉛蓄電池やニッケル水素蓄電池も同様に電解液を必須とした電池である。電解液が漏れると火災や爆発の原因となる。このため、Ｌｉイオン二次電池では、液漏れを起こさないように密閉構造をとっている。しかしながら、長期使用による劣化、電気機器の使い方、使用環境によって液漏れが発生してしまうといった問題が生じていた。
　このような液漏れによる不具合を無くすために半導体固体電池の開発が進められている。半導体固体電池はエネルギー準位に電子を捕獲し充電を行うものである。全固体の二次電池とすることができるため、電解液を使う必要がない。
　半導体固体電池としては、特開２０１４－１５４２２３（特許文献２）が例示される。
特開２００１－３３８６４９号公報 特開２０１４－１５４２２３号公報
　特許文献２の半導体固体電池は、充電層としての金属酸化物半導体と絶縁材料とを混合した薄膜を形成し、複数の電極の対を設けた構造となっている。特許文献２では、この構造により、出力電圧や放電容量の設計自由度の改善を図っている。
　しかしながら、更なる改善の要望があった。実施形態はこのような問題を解決するためのものであり、出力電圧や放電容量を改善した半導体固体電池を提供するためのものである。
　実施形態にかかる半導体固体電池は、Ｎ型半導体とＰ型半導体の間に第一の絶縁層を設けたことを特徴とするものである。
図１は、実施形態にかかる半導体固体電池の模式図である。 図２は、実施形態にかかる他の半導体固体電池の模式図である。 図３は、実施形態にかかる一例の半導体固体電池の電子と正孔の移動を示す模式図である。 図４は、Ｎ型半導体層の準位位置を表す概念図である。 図５は、Ｐ型半導体層の準位位置を表す概念図である。 図６は、実施形態にかかる他の例の半導体固体電池の電子と正孔の移動を示す模式図である。 図７は、実施形態にかかるさらに他の例の半導体固体電池の電子と正孔の移動を示す模式図である。 図８は、実施例４９の半導体固体電池の放電曲線を示すグラフである。
　実施形態にかかる半導体固体電池は、Ｎ型半導体とＰ型半導体の間に第一の絶縁層を設けたことを特徴とするものである。図１に実施形態にかかる半導体固体電池の模式図を示した。図中、１は半導体固体電池、２は第一の絶縁層、３はＮ型半導体、４はＰ型半導体、５は電極（Ｎ型側電極）、６は電極（Ｐ型側電極）、である。
　まず、Ｎ型半導体３とＰ型半導体４の間に第一の絶縁層２を設けている。第一の絶縁層２を設けることにより、Ｎ型半導体３およびＰ型半導体４にある電子と正孔が再結合することを抑制することができる。電子と正孔の再結合を抑制することにより自己放電が抑制される。これにより、蓄電容量を大きくすることができる。
　第一の絶縁層２の厚さは３ｎｍ以上３０μｍ以下であることが好ましい。第一の絶縁層２の膜厚が３ｎｍ未満では絶縁層が薄すぎるため電子・正孔の再結合抑制効果が不十分である。一方、３０μｍを越えて厚いと、体積や重量が増大し、エネルギー密度（容量）や出力密度の低下につながる。このため、第一の絶縁層２の厚さは３ｎｍ以上３０μｍ以下、さらには１０ｎｍ以上１μｍ以下が好ましい。
　また、第一の絶縁層２の比誘電率は、５０以下が好ましく、３０以下、さらには１０以下が好ましい。比誘電率は、物質の誘電率を真空の誘電率で割った値を示す。比誘電率εｒ＝物質の誘電率ε／真空の誘電率ε０で表される。比誘電率が５０を超えると電圧による分極が大きすぎ、大量の電子・正孔が絶縁層表面に吸着することで、瞬時に充電が完了してしまうため、電池容量が低下してしまう。このため第一の絶縁層の比誘電率は５０以下が好ましく、３０以下がより好ましい。比誘電率は、１０以下がさらに好ましく、それよりもさらには５以下が好ましい。なお、比誘電率の下限は２以上が好ましい。比誘電率が２未満では分極が小さいため、充電時に電子・正孔を引き寄せる力が弱くなり過ぎ、電子・正孔の半導体層への注入量が不十分となる恐れがある。
　比誘電率は、材料により固有の値である。しかしながら、膜密度などといった材料の状態で比誘電率は変化する。膜密度が低下するほど誘電損失が大きくなり、比誘電率は低下する傾向にある。したがって、膜密度を向上させることで、比誘電率を理論値に近づけることができる。理論的には、膜密度が真密度に到達すれば、その材料の理論値の比誘電率が得られる。ここでいう真密度とは、物質の真実の状態の密度を意味する。詳細には、ある物体の真密度は、その物体の表面や内部に含まれている気孔や空隙などを除いた体積、即ち物体そのものの体積によって、その物体の質量を割った値に等しい。
　膜密度を向上させ、真密度に近づけるためには、成膜中の基板加熱や、膜形成後の熱処理により結晶化を促進する方法が有効である。例えば、Si3N4膜をスパッタ法で成膜する場合は、成膜中に基板を200℃～400℃で加熱することが好ましい。
　電子・正孔の再結合抑制効果を十分得るには絶縁層の厚さと比誘電率を制御することが好ましい。また、これにより電池のコンデンサー化を防ぐことができる。コンデンサー化が進むとエネルギー密度が低くなる恐れがある。
　このため第一の絶縁層２は、厚さ３ｎｍ以上３０μｍ以下かつ比誘電率５０以下が好ましく、３０以下、さらには１０以下がより好ましい。第一の絶縁層２は、さらには厚さ１０ｎｍ以上１μｍ以下かつ比誘電率３０以下が好ましく、５以下がより好ましい。この範囲にすることにより、半導体層への蓄電容量を高めることができるため、半導体固体電池のエネルギー密度を向上させることができる。
　また、第一の絶縁層の膜厚は断面の拡大写真で測定することができる。拡大写真としてはＳＥＭ写真またはＴＥＭ写真が挙げられる。５０００倍以上に拡大することが好ましい。
　また、比誘電率の測定は共振器法が挙げられる。共振器法は、空洞共振器などの共振器を用い、微小な被測定対象による共振の変化を基にして測定する方法である。共振器法は多層膜のまま測定できる方法である。
　また、多層膜の膜厚が１００ｎｍ以上の場合は、摂動方式の空洞共振器法が有効である。また、試験環境の温度は常温（２５±２℃）で行うものとする。また、１００ｎｍ未満の多層膜の場合は容量－電圧測定（Ｃ－Ｖ測定）が有効である。
　また、第一の絶縁層は、金属酸化物、金属窒化物、絶縁性樹脂から選ばれる１種または２種以上が好ましい。金属酸化物は、珪素、アルミニウム、タンタル、ニッケル、銅、鉄から選ばれる１種または２種以上の酸化物（複合酸化物含む）が好ましい。また、金属窒化物は、珪素、アルミニウムから選ばれる１種または２種以上の窒化物（複合窒化物含む）が好ましい。また、金属酸窒化物であってもよい。また、絶縁性樹脂であってもよい。
　また、金属酸化物膜または金属窒化物膜は、ＣＶＤ法、スパッタ法、溶射法など様々な成膜方法を適用することができる。また、成膜雰囲気を酸素含有雰囲気にして酸化物膜にすることも有効である。同様に、成膜雰囲気を窒素含有雰囲気にして窒化物膜にしてもよい。また、必要に応じ、熱処理を加えても良いものとする。
　また、第一の絶縁層は膜密度がバルク体の６０％以上であることが好ましい。膜密度は、絶縁層を構成する物質の充填率であり、空孔の割合を示すものである。膜密度が大きいほど空孔が少ないことになる。膜密度が６０％以上であると、第一の絶縁層による電子・正孔の再結合抑制効果を得易くなる。膜密度が高いほど、その効果を得易くなる。そのため、膜密度はバルク体の６０％以上、さらには８０％以上１００％以下が好ましい。また、膜密度が低いと電流リークが発生し易くなる恐れがある。
　ここでいう膜密度とは、上述した真密度に対する膜密度の比と同義である。つまり、第一の絶縁層は膜密度が真密度の６０％以上であることが好ましい。例えば、膜密度がバルク体の１００％である絶縁層は、真密度の状態にある。このような絶縁層には、空孔などが含まれていない。
　以下に、真密度の具体的な値を例示する。真密度は、ＳｉＯ２の場合、三方晶系のα-石英であれば２．６５ｇ／ｃｍ３、六方晶系のβ-石英であれば２．５３ｇ／ｃｍ３である。Ａｌ２Ｏ３の場合、真密度は、菱面体系のα-Ａｌ２Ｏ３であれば４．０ｇ／ｃｍ３、六方晶系のβ-Ａｌ２Ｏ３であれば３．３ｇ／ｃｍ３、立方晶系のγ-Ａｌ２Ｏ３であれば３．６ｇ／ｃｍ３である。ＳｉＯＮの場合、真密度は、斜方晶であれば２．８ｇ／ｃｍ３、正方晶であれば３．９ｇ／ｃｍ３、単斜晶であれば４．１ｇ／ｃｍ３である。また、真密度は、六方晶系のＳｉ３Ｎ４であれば３．４４ｇ／ｃｍ３、六方晶系のＡｌＮであれば３．２ｇ／ｃｍ３、立方晶系のＡｌＮであれば４．１ｇ／ｃｍ３、単斜晶のＨｆＯ２であれば９．６８ｇ／ｃｍ３である。
　また、真密度の６０％以上であれば、比誘電率はおおむね以下の値となる。
ＳｉＯ２の場合３．０～５．０、Ａｌ２Ｏ３の場合７.０～１０.０、ＳｉＯＮの場合５．０～９．０、Ｓｉ３Ｎ４の場合６．５～９．０、ＡｌＮの場合７．５～１０．５、ＨｆＯ２の場合２２.０～２６.０、シリコーン樹脂の場合２．０～４．０。
　なお、第一の絶縁層の膜密度の測定方法は、任意の断面を拡大写真にとり、画像解析により膜を構成する材料と空孔を見分けるものとする。
　また、Ｘ線反射率法（ＸＲＲ）により膜密度や膜厚を測定する方法も有効である。試料の表面粗さＲａが数ｎｍ以下の平坦である場合、ＸＲＲが好ましい。反射率強度を測定すると、Ｘ線の干渉により、散乱角（2θ）に対して反射率強度が振動する。測定データを各層の膜厚、膜密度、表面・界面粗さをパラメータとし、フィッティングを行う。フィッティングの理論式としては、Ｐａｒｒａｔｔの多層膜モデルにＮｅｖｏｔ－Ｃｒｏｃｅのラフネスの式を組み合わせたものを用いるものとする。ＴＥＭ、ＳＥＭにより予め膜厚等の値を調べることにより、それをフィッティングパラメータとして用いることで膜密度などをより正確に測定することができる。
　また、Ｎ型半導体およびＰ型半導体は、少なくとも一方が金属シリサイド、金属酸化物、アモルファスシリコン、多結晶シリコン、結晶シリコン、単結晶シリコンからなる群より選ばれる１種からなることが好ましい。
　Ｎ型半導体およびＰ型半導体の両方がこれらの材料から選択される１種から、単独で形成されていることがより好ましい。Ｎ型半導体およびＰ型半導体の材料は、同じであってもよく、異なっていてもよい。上記の材料の中でも、Ｎ型半導体の材料およびＰ型半導体の材料を金属シリサイド及び金属酸化物の何れかとすることがより好ましい。
　Ｎ型半導体３は電子をキャリアとする。また、Ｐ型半導体４は正孔をキャリアとする。Ｎ型半導体３、第一の絶縁層２、Ｐ型半導体４の積層構造をとることにより、蓄電後の電子・正孔の再結合を抑制することができる。電子・正孔の再結合を抑制すると、自己放電を抑制できるので半導体固体電池の高容量化を成し得ることができる。
　また、高容量化のためには、半導体層の電子また正孔の量を適正化する必要がある。金属シリサイド、金属酸化物、アモルファスシリコン、多結晶シリコン、結晶シリコン、単結晶シリコンは、キャリアとなる電子また正孔の量を制御し易い。また、Ｎ型半導体３とＰ型半導体４は不純物ドープや欠損導入によりキャリアの量を制御可能である。
　また、金属シリサイドは、バリウムシリサイド（ＢａＳｉ２）、鉄シリサイド（ＦｅＳｉ２）、マグネシウムシリサイド（ＭｇＳｉ２）、マンガンシリサイド（ＭｎＳｉ１．７）、ゲルマニウムシリサイド（ＳｉＧｅ）、ニッケルシリサイド（ＮｉＳｉ２）から選ばれる１種が好ましい。また、金属酸化物は、酸化タングステン（ＷＯ３）、酸化モリブデン（ＭｏＯ２、ＭｏＯ３）、酸化チタン（ＴｉＯ２）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）、酸化銅（Ｃｕ２Ｏ）、酸化カドミウム（ＣｄＯ）、酸化アルミニウム（Ａｌ２Ｏ３）から選ばれる１種が好ましい。
　また、Ｎ型半導体またはＰ型半導体は、電子または正孔の捕獲準位を多数導入していることが好ましい。捕獲準位とは、電子または正孔を捕獲するエネルギー準位のことであり、トラップ準位とも呼ぶ。また、捕獲準位は１０１７ｃｍ－３～１０２２ｃｍ－３の範囲内であることが好ましく、１０１８ｃｍ－３～１０２２ｃｍ－３の範囲内であることがより好ましい。捕獲準位としては、不純物準位、欠陥準位がある。不純物準位は不純物のドープにより元素を置換することにより得られる準位である。不純物のドープ量を調整することにより制御できる。また、欠陥準位は元素の欠損により生じる準位である。金属酸化物であれば酸素欠損や金属欠損を設けることにより得られる準位である。
　金属シリサイドであれば不純物ドープや組成ずれを設けることにより、欠陥準位を得られる。また、アモルファスシリコン、多結晶シリコン、結晶シリコン、単結晶シリコンは、粒界にキャリアをトラップすることができる。これにより、トラップ準位（捕獲準位）を導入することができる。
　上記のように、不純物ドープ、欠損（欠陥）、粒界による電子・正孔の捕獲準位を導入することができる。また、これらは１種であってもよいし、２種以上を組合せてもよい。
　なお、Ｎ型半導体におけるキャリアは電子であるため、Ｎ型半導体に導入される捕獲準位は、電子の捕獲準位である。同様に、Ｐ型半導体におけるキャリアは正孔であるため、Ｐ型半導体に導入される捕獲準位は、正孔の捕獲準位である。Ｎ型半導体およびＰ型半導体の何れか一方に捕獲準位が導入されていてもよい。或いは、Ｎ型半導体とＰ型半導体の両方に捕獲準位が導入されていてもよい。
　また、半導体の伝導機構としては、ホッピング伝導とバンド伝導がある。ホッピング伝導は、半導体において、電子がほとんど局在的状態にあり、それらの間を次々に飛躍（ホッピング）することによって電気伝導が担われている状態を示す。ホッピング伝導では、電子の平均自由工程は原子間距離（不純物伝導では不純物原子間距離）の程度により、電気伝導率は自由電子的な場合よりもはるかに小さく、長い平均自由工程を有する自由電子と対照的な挙動を示す。飛躍（ホッピング）過程は原子の熱振動によって助けられる。また、「電子がほとんど局在的状態にある」とは、伝導帯（コンダクションバンド）に存在する電子が伝導帯のエネルギー極小点の付近に存在する状態を示す。
　一方、バンド伝導は、半導体において、電子（または正孔）が比較的広い範囲（幅広いバンド領域）で電気伝導が担われている状態を示す。電子（または正孔）は、半導体が化学量論組成からずれることによって生じるものである。
　金属シリサイドまたは金属酸化物からなる半導体は、不純物ドープや欠陥導入により、準位量（位置）や伝導機構を制御することができる。
　例えば、金属シリサイドでは不純物ドープにより、不純物準位を導入できる。不純物準位導入により、ホッピング伝導が支配的になり、トラップ準位にキャリアを溜めやすくなる。
　また、金属酸化物は酸素欠損を設けることにより、欠陥準位を導入できる。欠陥準位導入により、欠陥を介したホッピング伝導が支配的になり、トラップ準位にキャリアを溜めやすくなる。
　上記のように金属シリサイドまたは金属酸化物からなる半導体は、不純物準位または欠陥準位を導入することによりホッピング伝導が支配的になる。言い換えれば、ホッピング伝導特性を示すものは、トラップ準位にキャリアを溜めやすい状態となっているといえる。
　また、金属シリサイドまたは金属酸化物からなる半導体はホッピング伝導特性が支配的になると抵抗率の温度依存性が低下する。縦軸に抵抗率、横軸に１０００／Ｔ、Ｔは温度（Ｋ：ケルビン）を取ったとき、ホッピング伝導特性が支配的になると、グラフの傾斜が緩やかになる。一方、バンド伝導が支配的になると、グラフの傾斜は大きくなる。言い換えると、抵抗率と１０００／Ｔのグラフを作成したときのグラフの傾斜角度で、ホッピング伝導とバンド伝導のどちらが支配的かを判断することが出来る。特に、１０００／Ｔが２．８～４．０の範囲のグラフの傾斜を比較するものとする。
　また、金属シリサイドは、縦軸に抵抗率、横軸に１／Ｔをとったときに、ホッピング伝導特性を示すとほぼ直線状またはほぼ放物線状の挙動を示す。ここでＴはケルビン温度である。
　前述のようにＷＯ３などの金属酸化物は酸素欠損によりホッピング伝導を示す。また、ＢａＳｉ２などの金属シリサイドは不純物ドープによりホッピング伝導を示す。ホッピング伝導特性を示すことにより、捕獲準位（トラップ準位）にキャリアを溜めやすい状態に出来る。
　ホッピング伝導には、主にNNH（Nearest Neighbor Hopping：最近接ホッピング伝導）、Mott-type VRH（Mott-type Variable-Range Hopping：モット型可変領域ホッピング伝導）、Shklovskii-type VRH（Shklovskii-type Variable-Range Hopping：シクロフスキー型可変領域ホッピング伝導）が挙げられる。例えば、WO3は酸素欠損により、NNH伝導特性を示す。一方、BaSi２では特定の不純物（例えば、Ga, Al, Ag, Cuなど）をドープすることでVRH伝導を示す。VRH伝導を示すと、その特徴であるlnρ∝T１/２や、Shklovskii型VRH伝導の特徴であるlnρ∝T１/４の関係式（ここでρ(Ω・cm)は抵抗率、Tは抵抗測定時の温度を示す）を満たすようになる。
　ここで金属シリサイドまたは金属酸化物からなる半導体はホッピング伝導特性が支配的になると、不純物ドープがない（アンドープ）金属シリサイドや、酸素欠損がない金属酸化物に比べて、抵抗率が大幅に低下する。ホッピング伝導特性を支配的にすることにより、抵抗率を大幅に低下させることができる。
　また、酸化タングステン粉末（ＷＯ３）の常温での抵抗率は１０３Ω・ｃｍ以上である。ホッピング伝導特性を支配的にすることにより、抵抗率を大幅に低下させることができる。半導体の抵抗率が下がることにより内部抵抗を低下させることができる。内部抵抗を低下させることにより、出力密度を増加させることができる。これにより電池の急速充放電性が向上する。
　Ｎ型半導体層において、バンドギャップを１００としたとき５０以上９０以下の範囲に準位が形成されていることが好ましい。一例として、図４にＮ型酸化物半導体層の準位位置の概念図を示した。図４中、Ｅｃは伝導帯の底（伝導帯と禁止帯の境目）、Ｅｖは価電子帯の頂上（禁止帯と価電子帯の境目）である。ＥｃとＥｖの幅（Ｅｃ―Ｅｖ）がバンドギャップとなる。バンドギャップにおける準位の位置は、Ｅｃを１００としてカウントし、Ｅｖを０としてカウントする。図４では、バンドギャップの幅をＧ１００と表し、このバンドギャップＧ１００を１００としたときに５０に該当する準位位置をＥ５０、９０に該当する準位位置をＥ９０と表す。
　バンドギャップの幅を１００としたとき、準位の位置は５０以上９０以下の範囲にあることが好ましい。つまり、図示する準位位置Ｅ５０と準位位置Ｅ９０との間に準位があることが好ましい。準位が準位位置Ｅ９０より高い範囲にあると、Ｎ型酸化物半導体層（または金属シリサイド半導体層）の伝導帯近くに準位があることになる。伝導帯近くに準位があると電子が第１の絶縁層近傍に直ぐに集まってしまうため、界面キャリア集中が生じてしまう。準位を５０以上９０以下の範囲にするということは、準位をやや深いところに設けていることになる。これにより、直ぐに界面キャリア集中が発生するのを防ぐことができる。これにより、容量低下を抑制できる。また、準位の位置が準位位置Ｅ５０より低いと準位が深すぎて電子の取出しが困難となる恐れがある。電子の取出しが困難となると、電池容量が低下する。
　また、一例として、図５にＰ型酸化物半導体層の準位位置の概念図を示した。図５中、Ｅｃは伝導帯の底（伝導帯と禁止帯の境目）、Ｅｖは価電子帯の頂上（禁止帯と価電子帯の境目）である。ＥｃとＥｖの幅（Ｅｃ―Ｅｖ）がバンドギャップとなる。Ｐ型半導体層において、バンドギャップを１００としたとき１０以上５０以下の範囲に準位が形成されていることが好ましい。バンドギャップにおける準位の位置は、Ｅｃを１００としてカウントし、Ｅｖを０としてカウントする。図５では、バンドギャップの幅をＧ１００と表し、このバンドギャップＧ１００が１００としたときに１０に該当する準位位置をＥ１０、５０に該当する準位位置をＥ５０と表す。
　バンドギャップの幅を１００としたとき、準位の位置は１０以上５０以下であることが好ましい。つまり、図示する準位位置Ｅ１０と準位位置Ｅ５０との間に準位があることが好ましい。準位位置Ｅ１０未満の価電子帯近くの位置に準位があると、正孔（ホール）が第１の絶縁層近傍に直ぐに集まってしまうため、界面キャリア集中が生じてしまう。準位を１０以上５０以下にするということは、準位をやや深いところに設けていることになる。これにより、直ぐに界面キャリア集中が発生するのを防ぐことができる。これにより、容量低下を抑制できる。また、準位の位置が準位位置Ｅ５０より高いと準位が深すぎて正孔の取出しが困難となる恐れがある。正孔の取出しが困難となると、電池容量が低下する。
　Ｎ型半導体層が酸化物半導体または金属シリサイド半導体であり、且つ該半導体におけるバンドギャップの幅を１００としたとき５０以上９０以下の範囲に準位が形成されていることがさらに好ましい。同様に、Ｐ型半導体層が酸化物半導体または金属シリサイド半導体であり、且つ該半導体におけるバンドギャップの幅を１００としたとき１０以上５０以下の範囲に準位が形成されていることがさらに好ましい。
　また、酸化物半導体の準位位置を制御する方法としては、酸素や金属の欠損を設けることが好ましい。酸素や金属の欠損は、例えば、成膜中の条件を制御することによって設けることができる。また、成膜後の熱処理でも欠損導入は可能である。他に、電子線や紫外線の照射により欠損を形成させることも可能である。欠損を導入する方法の詳細は、後述する。
　また、金属シリサイド半導体の準位位置を制御する方法としては、元素比やドープ元素を制御する方法が挙げられる。元素比の制御は、金属シリサイドを構成する金属とシリコンの原子比によるものである。金属シリサイドをＭＳｉｎで表し、ここでＭは金属、ｎは価数で表すと、ＢａＳｉ２はＭ＝Ｂａ、ｎ＝２となる。バリウムシリサイドは、ＢａＳｉ２が安定となる。
　バリウムシリサイド層は、全体または部分的に組成ずれを有するように形成することが好ましい。ＢａＳｉ２ではｎ＝２が安定である。これをｎ＝１．５以上２．５以下の範囲でｎ＝２とならない部分を形成することが有効である。また、金属シリサイド層の組成ずれは、成膜工程の成膜レート（ｎｍ／ｓｅｃ）を変えることにより形成することができる。
　酸化物半導体または金属シリサイドの準位の位置の測定は、単膜から、準位の深さを求める測定手法とバンドギャップを求める測定手法を組み合わせることが有効である。ここで、準位深さとは、Ｎ型半導体であれば伝導帯下端と準位位置のエネルギー差を意味する。また、Ｐ型半導体であれば、準位深さとは、価電子帯上端から準位位置までのエネルギー差を意味する。
　準位深さを求める測定手法には、例えば、抵抗率の温度依存性から活性化エネルギーを求める方法、及び深い準位過渡分光法（DLTS）を用いる方法が挙げられる。
　抵抗率の温度依存性から活性化エネルギーを求める方法では、測定温度Ｔ（ケルビン）における抵抗値を測定する。単膜にオーミック電極を成膜し、抵抗率を測定する。横軸を１／Ｔ、縦軸を抵抗値とし、グラフの傾きから活性化エネルギーを求める。ここで例えばＮ型半導体の場合、下記式をフィッティングすることで、準位の深さに相当する活性化エネルギーEaを求めることができる。Ｐ型半導体でも同様の方法で、準位深さを求めることができる。
Figure JPOXMLDOC01-appb-M000001
 ρ(T) ：薄膜の抵抗率
Nd ：伝導帯のキャリア密度、No ：最近接ホッピング伝導帯のキャリア密度
μb ：伝導帯のキャリア移動度、 μh ：最近接ホッピング伝導帯のキャリア移動度
Ea ：準位と伝導帯下端のエネルギー差、ｑ：電気素量、
ε ：準位での近接キャリアトラップ間の電子の平均活性化エネルギー。
　また、深い準位の場合は、深い準位過渡分光法（DLTS）を用いることができる。この手法では、単膜にショットキー接合の金属電極を成膜し、ショットキーダイオードを作る必要がある。このダイオードに逆方向の電圧を印加して空乏層を広げ、印加した電圧を変化させた際の静電容量の応答をシグナルとして得ることで、準位深さを測定することができる。
　バンドギャップ中の準位位置を特定するためには、上記の方法で準位深さを求める他に、バンドギャップ自体の測定を行う必要がある。バンドギャップの測定方法としては、分光光度計での吸光度の測定が挙げられる。単膜の透過スペクトルを測定し、横軸の波長をeVに、縦軸の透過率を√αhv（α：吸収係数、h：プランク定数、v：光速度）に変換する。変換後のスペクトルにおいて、吸収が立ち上がる部分に直線をフィッティングする。この直線がベースラインと交わるところのeV値がバンドギャップに相当する。また他の手法としてはPAS（光音響測定法）を用いる方法もある。
　以上により求めたバンドギャップと準位深さを組合せて、準位位置を特定することができる。
　前述のバリウムシリサイド、鉄シリサイド、ニッケルシリサイド、酸化タングステン、酸化モリブデンは欠陥準位導入により、トラップ準位にキャリアを溜めやすい半導体である。また、金属シリサイドはＰ型半導体に適している。また、金属酸化物はＮ型半導体に適している。
　また、アモルファスシリコン、多結晶シリコン、結晶シリコン、単結晶シリコンは、粒界にキャリアをトラップすることができる。これにより、トラップ準位（捕獲準位）を導入することができる。
　上記のように、不純物ドープ、欠損、粒界による電子・正孔の捕獲準位を導入することができる。また、これらは１種であってもよいし、２種以上を組合せてもよい。
　また、金属シリサイドへの不純物ドープ量は、１０１７ｃｍ－３～１０２２ｃｍ－３の範囲内が好ましく、１０１８ｃｍ－３～１０２２ｃｍ－３の範囲内がより好ましい。また、アモルファスシリコン、多結晶シリコン、結晶シリコン、単結晶シリコンへの不純物ドープ量は、１０１７ｃｍ－３～１０２２ｃｍ－３の範囲内が好ましく、１０１８ｃｍ－３～１０２２ｃｍ－３の範囲内がより好ましい。また、ドープする不純物は、Ａｇ、Ａｌ、Ｃｕ、Ｇａ、Ｉｎ、Ｓｂなど様々なものが挙げられる。また、Ａｇ、Ａｌ、Ｃｕ、Ｇａから選ばれる１種または２種以上の不純物は金属シリサイドに捕獲準位を導入するために好適な元素である。ＩｎまたはＳｂは表面準位までしか導入できない恐れがある。
　なお、不純物ドープ量の測定はＳＩＭＳ（二次イオン質量分析法）により分析することができる。また、不純物ドープ量を変えた標準試料を複数作製し、検量線を作成する方法も有効である。また、事前にＸＰＳ（Ｘ線光電分光法）などにより、不純物元素を特定してから、ＳＩＭＳを行うことも有効である。
　また、酸素欠損は１０１７ｃｍ－３～１０２２ｃｍ－３の範囲内が好ましく、１０１８ｃｍ－３～１０２２ｃｍ－３の範囲内がより好ましい。
　ここで酸素欠損とは、半導体を構成する材料の結晶格子において、結晶格子を構成する酸素原子の一部が存在しない状態を示す。キャリア密度とは、キャリアとなる電子またはホール（正孔）の存在量を示すものである。Ｐ型半導体ではキャリアはホール、Ｎ型半導体ではキャリアは電子となる。キャリア密度は、状態密度とフェルミディラック分布関数の積で求められる。
　酸素欠損は結晶格子の酸素原子の欠落量を示す一方、キャリア密度は電子（またはホール）の存在量を示している。酸素欠陥とキャリア密度は、それぞれ異なるパラメータである。ホッピング伝導を示すと、酸素欠陥に伴う格子ひずみと伝導電子とでポーラロンを形成する。ポーラロンにより伝導機構を生じさせている。そのため、ホッピング伝導特性を示すことにより、酸素欠損量とキャリア密度とをほぼ同じ値にすることができる。
　このため、ホッピング伝導が支配的となる半導体の場合、キャリア密度を測定すれば欠損量を求めることが出来る。また、キャリア密度はＳＭＭまたはＳＣＭにて測定することができる。ＳＭＭは、走査型マイクロ波顕微鏡法（Ｓｃａｎｎｉｎｇ　Ｍｉｃｒｏｗａｖｅ　Ｍｉｃｒｏｓｃｏｐｙ）のことである。また、ＳＣＭは、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ　Ｃａｐａｃｉｔａｎｃｅ　Ｍｉｃｒｏｓｃｏｐｙ）のことである。
　また、不純物ドープ量の測定は、所定の不純物量をドープした標準試料を用いて変調信号（ｄＣ／ｄＶ）やマイクロ波反射率の強度を比較する方法がよい。このとき、予めドープ量を変えた標準試料を複数作製し、検量線を作成しておくことが有効である。また、不純物ドープ材を事前にＸＰＳなどで特定しておくことも有効である。また、ＳＭＭまたはＳＣＭで測定する場合は、試料表面を鏡面研磨（表面粗さＲａ０．１μｍ以下）にしてから行うものとする。
　また、深い準位の場合は、深い準位過渡分光法（DLTS）を用いることで直接準位量を測定することができる。ショットキーダイオードに逆方向の電圧を印加して空乏層を広げ、印加した電圧を変化させた際の静電容量の応答をシグナルとして得る。例えば、ＴｉＯ２やＮｉＯは化学量論比（ＴｉＯ２ではＯ／Ｔｉ比が２、ＮｉＯではＯ／Ｎｉ比が１）では絶縁性が高い。一方で、抵抗率が減少している場合、ＴｉＯ２では酸素欠損が、ＮｉＯではＮｉ欠損が導入されていると判断できる。こうして、準位量を測定することができる。
　また、粒界の量は結晶サイズを調整することで制御できる。平均結晶粒径は、５０ｎｍ以上１０００ｎｍ以下の範囲であることが好ましい。平均結晶粒径が５０ｎｍ未満では、粒界が多くなりすぎて、電子・正孔が移動時に妨害され、電気抵抗が非常に大きくなる。電気抵抗が高いと放電時の電圧ドロップが大きくなり、電池容量や動作電圧が低下する。また、電子・正孔が移動時にトラップされすぎて、移動度は低下すると考えられる。移動度の低下は出力密度の低下につながる。また、平均結晶粒径が１０００ｎｍ（１μｍ）を超えると、粒界トラップ効果が小さいため電池容量（エネルギー密度）の向上効果が小さい。エネルギー密度と出力密度を両立し、さらに動作電圧を増大させるためには平均結晶粒径を５０ｎｍ以上１０００ｎｍ以下の範囲にすることが好ましい。
　また、粒界の存在比率は、半導体の結晶サイズによって決まる。半導体の結晶サイズは、ＳＥＭまたはＴＥＭによる拡大写真によって確認することができる。粒界によるトラップ準位の導入は結晶質の半導体に有効である。そのため、金属シリサイド、金属酸化物、アモルファスシリコン、結晶シリコン、多結晶シリコン、単結晶シリコンの中で結晶質の半導体に適用できる。
　また、Ｎ型半導体３とＰ型半導体４の厚さは特に限定されるものではないが０．１μｍ以上２００μｍ以下が好ましい。
　半導体の厚みが０．１μｍ（１００ｎｍ）未満と薄いとキャリアの発生量が少ないためエネルギー密度、即ち重量や面積あたりの電気容量を高くすることが困難となる恐れがある。また、２００μｍを超えて厚いと、キャリアの移動距離が長くなるため内部抵抗が増大し、放電時の電圧ドロップが大きくなる可能性がある。また、急速充放電特性が低下する恐れがある。なお、電気容量に関してはエネルギー密度（Ｗｈ／ｋｇ）で示される。また、急速充放電特性は、出力密度（Ｗ／ｋｇ）で示されることがある。
　また、Ｎ型半導体３には電極５が設けられている。電極５はＮ型側電極と呼ぶ。また、Ｐ型半導体４には電極６が設けられている。電極６はＰ型側電極と呼ぶ。図１ではＮ型半導体３およびＰ型半導体４の端面にそれぞれ電極を設けている。電極の形成位置は端面に限られるものではなく、側面部であっても良い。また、電極５は一つであってもよいし、複数個設けても良い。同様に、電極６も一つであってもよいし、複数個設けても良い。
　また、電極５および電極６は、銅、アルミニウムなどの導電性のよい金属材料が好ましい。また、ＩＴＯ（Indium-doped Tin Oxide）などの透明電極であってもよい。
　また、Ｎ型半導体と電極の間に第二の絶縁層またはＰ型半導体と電極の間に第三の絶縁層のいずれか一方または両方を設けた構造が好ましい。図２に第二の絶縁層および第三の絶縁層を設けた構造を示した。図中、１は半導体固体電池、２は第一の絶縁層、３はＮ型半導体、４はＰ型半導体、５は電極（Ｎ型側電極）、６は電極（Ｐ型側電極）、７は第二の絶縁層、８は第三の絶縁層、である。
　図２では、第二の絶縁層７と第三の絶縁層８の両方を設けた構造を例示したが、どちらか一方であってもよい。つまり、図示する構造のようにＮ型半導体３と電極５との間に第二の絶縁層７を設けると共に、Ｐ型半導体４と電極６との間に第三の絶縁層８を設けてもよい。一方で、Ｎ型半導体３と電極５との間に第二の絶縁層７を設け、第三の絶縁層８を省略してもよい。あるいは、Ｐ型半導体４と電極６との間に第三の絶縁層８を設け、第二の絶縁層７を省略してもよい。
　第二の絶縁層７および第三の絶縁層８を設けると、それぞれトンネル効果を得ることが出来る。トンネル効果を得ることにより、高容量化を得ることができる。第二の絶縁層７がないと、Ｎ型半導体３に蓄電されたキャリアが電極５に流れ易くなり電気が溜まり難い。同様に、第三の絶縁層８がないと、Ｐ型半導体４に蓄電されたキャリアが電極６に流れ易くなり電気が溜まり難い。
　また、第二の絶縁層７または第三の絶縁層８は、少なくとも一方が膜厚３０ｎｍ以下、比誘電率５０以下であることが好ましい。比誘電率が３０以下、さらには１０以下であることがより好ましい。膜厚が３０ｎｍを超えて厚いと抵抗体となってしまい電気が取り出し難くなる。同様に、比誘電率が５０を超えて大きいとこれらの絶縁層にキャリアが多く集中してしまい、半導体層にキャリアを多く蓄積できなくなる恐れがある。
　このため、第二の絶縁層７または第三の絶縁層８は膜厚３０ｎｍ以下、さらには１０ｎｍ以下が好ましい。また、膜厚の下限値は特に限定されるものではないが３ｎｍ以上であることが好ましい。膜厚が３ｎｍ未満と薄いとトンネル効果が不十分となり、キャリアが消失し易くなる。また、比誘電率は、５０以下が好ましく、３０以下がさらに好ましい。より好ましくは、比誘電率は１０以下、さらには５以下が好ましい。また、比誘電率の下限値は特に限定されるものではないが２以上が好ましい。比誘電率が２未満ではトンネル効果が不十分となる恐れがある。
　また、第二の絶縁層７または第三の絶縁層８の材質は、少なくとも一方が金属酸化物、金属窒化物、絶縁性樹脂から選ばれる１種または２種以上が好ましい。金属酸化物は、珪素、アルミニウム、タンタル、ニッケル、銅、鉄から選ばれる１種または２種以上の酸化物（複合酸化物含む）が好ましい。また、金属窒化物は、珪素、アルミニウムから選ばれる１種または２種以上の窒化物（複合窒化物含む）が好ましい。また、金属酸窒化物であってもよい。また、絶縁性樹脂であってもよい。
　次に動作の説明をする。図３にキャリア（電子または正孔）の動きの概略を示した。図３中、１は半導体固体電池、２は第一の絶縁層、３はＮ型半導体、４はＰ型半導体、５は電極（Ｎ型側電極）、６は電極（Ｐ型側電極）、７は第二の絶縁層、８は第三の絶縁層、９は電子、１０は正孔、１１は電源、である。また、図３は、半導体固体電池のバンドの概念図であり、縦方向はエネルギー準位、横方向は距離を示す。
　電源１１から電気が流れると、Ｎ型半導体３には電子９、Ｐ型半導体４には正孔１０が発生する。キャリアとなる電子９および正孔１０が溜まる。キャリアを溜めることにより蓄電状態となる。第一の絶縁層２を設けることにより、蓄電後の電子・正孔の再結合が抑制される。再結合を抑制することにより、自己放電を抑制できるので高容量化することができる。
　図３において、半導体層（Ｎ型半導体３およびＰ型半導体４）の実線の上側は伝導帯下端、実線の下側は価電子帯上端を示す。また、電子９または正孔１０が直線状に並んだ箇所（点線で表示）はフェルミ準位を示す。
　充電時は、伝導帯を動く電子が捕獲準位にトラップ、価電子帯を動く正孔が捕獲準位にトラップされるようになる。また、前述のように半導体にホッピング伝導を導入することにより、捕獲準位（不純物準位、欠陥準位）を介してキャリア（電子、正孔）が伝導できる。このため、伝導帯や価電子帯に電子や正孔を再励起させる必要がなく、内部抵抗を小さくできる。このため出力密度が向上する。これにより、急速充放電特性を得ることができる。
　また、他の半導体電池に見られる絶縁被覆した半導体微粒子を塗布した膜では絶縁被膜により放電時のキャリアの移動が阻害され、内部抵抗が非常に高くなる。これに対し、実施形態にかかる半導体固体電池では、半導体単層を用いることや、各々の半導体単層に深い捕獲準位を導入することにより、キャリアを多く蓄積できる。そのため、放電時のキャリア移動の阻害が少なくなり、内部抵抗を低減させることができる。内部抵抗を低減することで、電圧ドロップを０．５Ｖさらには０．３Ｖ以下に抑制することができる。これは電池の動作電圧増大に繋がる。
　捕獲準位が浅い位置にある例の概略を図６に示す。ここでは、半導体のバンドギャップを１００としたとき、Ｎ型半導体３では９１以上１００以下、Ｐ型半導体４では０以上９以下の範囲の位置に準位がある例を示す。図６に示すように、浅い準位が形成されていることで、中央絶縁体（第一の絶縁層２）へキャリア（電子または正孔）が集中する。
　捕獲準位が深い位置にある、より好ましい例の概略を図７に示す。ここでは、半導体のバンドギャップを１００としたとき、Ｎ型半導体３では５０以上９０以下、Ｐ型半導体４では１０以上５０以下の範囲の位置に準位がある例を示す。図７に示すように、深い準位が形成されていることで、中央絶縁体へのキャリア集中が抑制される。Ｎ型とＰ型の半導体層単層にキャリアを多く蓄積できるようになり、高容量化することができる。以上により高容量化することで、例えば、エネルギー密度を２μＷｈ／ｃｍ２以上、さらには３μＷｈ／ｃｍ２以上とすることができる。
　以上のような半導体固体電池であれば、高いエネルギー密度と高い動作電圧を有する半導体固体二次電池を提供することができる。また、従来のＬｉイオン二次電池のように電解液を使用しないで済むので液漏れの不具合が発生しない。
　次に製造方法について説明する。実施形態にかかる半導体固体電池は上記構成を有していれば、その製造方法については限定されるものではないが、効率的に得るための方法として次のものが挙げられる。
　基板上に、電極を成膜する。次に、必要に応じ、第二の絶縁層（または第三の絶縁層）を成膜する。
　次に、Ｎ型半導体（またはＰ型半導体）を成膜する。その次に、第一の絶縁層、Ｐ型半導体（またはＮ型半導体）、第三の絶縁層（または第二の絶縁層）、電極を成膜していく。なお、Ｎ型半導体とＰ型半導体は、どちらを先に成膜しても良い。
　また、成膜方法は、化学気相成長法（Chemical Layer Deposition；ＣＶＤ法）、スパッタ法、溶媒に分散させた微粒子の塗布など様々な成膜方法を適用することができる。また、成膜工程では、必要に応じ、基板を加熱してもよいものとする。また、Ａｒ雰囲気、真空雰囲気など適宜調整するものとする。
　また、酸化膜または窒化膜を形成する場合は、原子層堆積法（Atomic Layer Deposition；ＡＬＤ法）、熱酸化法（酸化雰囲気中での熱処理）、熱窒化法（窒化雰囲気中での熱処理）などを用いても良い。
　アモルファスシリコンを用いる場合は、スパッタリング法、真空蒸着法、化学気相成長法（CVD法）などの成膜方法を用いることができる。多結晶シリコン、結晶シリコンについては、上記手法に加え、成膜中の基板加熱、成膜後の熱処理などの手法によりアモルファスシリコンを結晶化させる必要がある。例えば、アモルファスシリコン薄膜を成膜した後、窒素等の不活性雰囲気で、かつ６００℃以上の温度で一定時間熱処理を行うと、多結晶シリコン、結晶シリコンを得ることができる。結晶粒径は、熱処理温度や熱処理時間によって制御可能である。
　また、半導体層の成膜工程にて、不純物ドープを行うときは、不純物元素を同時蒸着する方法が有効である。同時蒸着の割合を調整することにより、不純物ドープ量、つまりは不純物準位量を制御することができる。
　また、不純物のドープは、成膜中のガス導入、異なる蒸着源を用いた同時成膜によって不純物をドープできる。例えば、ＣＶＤ法の場合は、Ｎ型層の成膜にはモノシランにリンの水素化合物であるフォスフィン（ＰＨ３）をガスとして混合することが好ましい。Ｐ型層の成膜には硼素（ボロン）の水素化合物であるジボラン（Ｂ２Ｈ６）などをガスとして混合することが好ましい。
　金属シリサイドからなる半導体層とする場合は、先に説明したとおり元素比やドープ元素を制御することで準位位置を制御できる。また、成膜工程の成膜レートを変えることにより、金属シリサイドの組成ずれを形成することができる。
　酸素や金属の欠損を設ける方法には、例えば、真空成膜などの成膜中の酸素分圧制御、成膜後の膜の熱処理（大気雰囲気でのアニール、酸化雰囲気ガスによるアニールなど）、電子線・紫外線照射などが挙げられる。
　ここで成膜中の酸素制御では、成膜装置への導入ガスを不活性ガスと酸素の混合ガスにし、酸素分圧を制御することが好ましい。例えば、成膜中の酸素分圧制御では、出力０．３ｋＷ以上のＲＦスパッタ時に、基板加熱温度を１５０℃以上２８０℃以下、Ｏ２とＡｒのガス流量比Ｏ２/Ａｒを０．０５以上とすることが好ましい。出力は０．５ｋＷ以上１．０ｋＷ以下の範囲内が好ましい。また、基板加熱温度は１８０℃以上２４０℃以下の範囲内が好ましい。また、ガス流量比Ｏ２/Ａｒは０．０９以上０．２０以下の範囲内が好ましい。
　また、Ｏ２ガス流量は８ｓｃｃｍ以上が好ましい。また、Ａｒガス流量は１００ｓｃｃｍ以上が好ましい。例えば、ＮｉＯ層の場合は、スパッタ中の酸素ガスが過剰となることでＮｉ金属が欠損し、Ｎｉ1-xＯの金属欠損膜が得られる。また、ＲＦスパッタの出力や基板加熱温度が上記範囲であれば、金属と酸素の反応を促進することができる。
　具体例として、スパッタリング法でのＴｉＯ２成膜（ＤＣスパッタリング、基板加熱２００℃、出力１．０ｋＷ）やＮｉＯ成膜（ＲＦスパッタリング、基板加熱２００℃、出力０．６ｋＷ）の場合、Ｏ２とＡｒのガス流量比Ｏ２/Ａｒを０/１２０以上２０/１２０以下の範囲内で変化させると、抵抗率が１０１Ω・ｃｍ以上１０７Ω・ｃｍ以下の間で変化する。ＴｉＯ２やＮｉＯは化学量論比（ＴｉＯ２ではＯ／Ｔｉ比が２、ＮｉＯではＯ／Ｎｉ比が１）では絶縁性が高いが、抵抗率が減少する場合、ＴｉＯ２では酸素欠損が、ＮｉＯではＮｉ欠損が導入されていることを示している。このように酸素量（酸素分圧）により、膜内の欠損を導入することが可能である。
　成膜後の熱処理による欠損導入には、例えば、次の方法がある。例えば、成膜後の薄膜に対して、還元ガス雰囲気、または酸化ガス雰囲気や真空雰囲気で熱処理を実施すると、酸素不足により酸素欠損が導入され、または酸素過剰により金属欠損が導入される。例えば、バンドギャップ約３．２ｅＶのＴｉＯ２薄膜に対して、超高真空で加熱処理をすると、伝導帯下端から０．８ｅＶから１．０ｅＶ下の位置に酸素欠損による欠損準位を形成することができる。他の例として、酸素と窒素の混合ガス中で６００℃以上の温度で熱処理することで、金属欠損を設ける方法も挙げられる。
　また、酸素欠損を設ける場合は、半導体層形成後に還元雰囲気中で熱処理する方法が効果的である。また、金属酸化物半導体層の場合は、水素と窒素の混合ガス中で６００℃以上の温度で熱処理することが好ましい。また、金属酸化物半導体層の場合は、必要に応じ成膜後にネッキング焼成を行うものとする。また、ネッキング焼成を還元雰囲気で行い、ネッキングと酸素欠損を設ける工程を一つにしてもよい。
　電子線照射などの電子線・紫外線照射による欠損形成は、膜表層から数nmから数100nm程度という膜表面近傍に欠損を多く作るという特徴をもつ。例えば、ＴｉＯ２に電子線を照射すると膜表面付近の内核正孔が励起し、Ｏ元素が正に帯電する。その結果Ｔｉ元素と反発し、Ｏ元素が抜け出し酸素欠損が生じる。このようなＴｉＯ２への電子線照射では、バンドギャップ約３．２ｅＶのＴｉＯ２薄膜に対して、伝導帯下端から１．２ｅＶから１．４ｅＶ下の位置に欠損準位を形成することができる。
　また、酸素欠損を設ける場合は、金属酸化物粉を還元雰囲気中で熱処理した後、蒸着工程を行っても良い。
　また、粒界の量を調整するには、成膜時の加熱、成膜レート、後工程の熱処理などを制御することが好ましい。これらを制御することにより、平均結晶粒径を制御することが出来る。
　（実施例）
　（実施例１～７）
　Ｐ型半導体として、Ｐ型ＢａＳｉ２層を用意した。また、Ｎ型半導体としてＮ型ＷＯ３層を用意した。また、第一の絶縁層としてＳｉＯ２層を用意した。
　また、Ｐ型ＢａＳｉ２層には、不純物ドープ量や粒界量を変えたものを用意した。また、Ｐ型ＢａＳｉ２層の厚さは０．５μｍ（５００ｎｍ）に統一した。また、Ｎ型ＷＯ３層は酸素欠損量や粒界量を変えたものを用意した。また、Ｎ型ＷＯ３層の厚さは０．５μｍ（５００ｎｍ）に統一した。これにより、捕獲準位の導入を調整した。
　また、第一の絶縁層は、ＳｉＯ２のスパッタ条件を変えることにより、膜厚を変えたものを用意した。なお、ＳｉＯ２膜の膜密度は９５％、比誘電率は３．８に統一した。ここでいう膜密度は、真密度に対する膜密度である。つまり、実施例１～７では、第一の絶縁層の膜密度をＳｉＯ２の真密度の９５％に統一した。
　半導体層、絶縁層の面積は全て４cm2に統一した。捕獲準位の位置については、バンドギャップの幅（Ｅｃ－Ｅｖ）を１００としたとき、より詳細には、伝導帯の底Ｅｃを１００とし価電子帯の頂点Ｅｖを０としたときの位置が、Ｐ型半導体では１～３に統一、Ｎ型半導体では９７～９９に統一されるようにした。ここに示す準位の位置は、先に説明した方法により同じものを３回測定したときに得られる最小値～最大値の範囲として表記したものである。
　また、電極としてＡｌ電極を設けた。これにより表１に示した構造を有する半導体固体電池を作製した。
Figure JPOXMLDOC01-appb-T000002
　（実施例８～実施例１５）
　実施例２～実施例５にかかる半導体固体電池に対し、表２に示す第二の絶縁層および第三の絶縁層を設けた。第二の絶縁層および第三の絶縁層は、ＳｉＯ２層とし、膜密度９５％、比誘電率３．８に統一した。また、電極層はＡｌ層で統一した。
　これにより、実施例８～１５にかかる半導体固体電池を作製した。
Figure JPOXMLDOC01-appb-T000003
　実施例１～１５にかかる半導体固体電池に対して、エネルギー密度と電圧ドロップを測定した。
　エネルギー密度を測定するため、充放電装置を用いて一定電流で電圧２．０Ｖまで充電を行い、連続して一定電流で０Ｖまでの放電を実施した。放電時の電気容量から半導体固体電池の容量（mAh）を求めた。
　半導体固体電池について得られた容量と平均放電電圧(V)との積を算出し、さらに蓄電部の重量で除すことでWh/kgで表されるエネルギー密度を求めた。ここで、蓄電部の重量とは、基板（半導体層の成膜時に用いた基板）および電極層を除く半導体層と絶縁層の合計重量を表す。
　また半導体固体電池の容量(mAh)と平均放電電圧(V)の積を算出し、さらに蓄電部の面積４ｃｍ２で除すことでμWh/cm2で表されるエネルギー密度を求めた。ここで、蓄電部の面積とは、基板および電極層を除く半導体層と絶縁層の平均面積を表す。
　電圧ドロップの測定は、次のように実施した。先ず、電圧源で1.5 Vの定電圧を50秒間電池に印加することで充電を行った。その直後、回路上のスイッチ切替え等により、電圧源との接続を切断し、代わりに定負荷抵抗0.9 MΩを電池に直列に接続した。電圧計により電池電圧をモニタして、定負荷抵抗0.9 MΩ接続直後の電圧ドロップ(V)を測定した。
　その結果を表３に示す。
Figure JPOXMLDOC01-appb-T000004
　表から分かる通り、実施例にかかる半導体固体電池はエネルギー密度が向上し、電圧ドロップが抑制された。また、捕獲準位量や結晶子サイズを制御することにより、エネルギー密度が１．９１Ｗｈ／ｋｇ、１．２５μWh/cm2に到達し、電圧ドロップを０．４７Ｖとすることができた。また、第二の絶縁層および第三の絶縁層を設けることにより、エネルギー密度が２．３９Ｗｈ／ｋｇ、１.６３μWh/cm2にまでなった。
　（実施例１６～２２）
　Ｐ型半導体として、Ｐ型ＢａＳｉ２層を用意した。また、Ｎ型半導体としてＮ型ＢａＳｉ２層を用意した。また、第一の絶縁層としてＳｉ３Ｎ４層を用意した。
　また、Ｐ型ＢａＳｉ２層およびＮ型ＢａＳｉ２層は、不純物ドープ量や粒界量を変えたものを用意した。また、Ｐ型ＢａＳｉ２層およびＮ型ＢａＳｉ２層の厚さは０．５μｍ（５００ｎｍ）に統一した。これにより、捕獲準位の導入を調整した。
　また、第一の絶縁層は、Ｓｉ３Ｎ４のスパッタ条件を変えることにより、膜厚を変えたものを用意した。なお、Ｓｉ３Ｎ４膜の膜密度は９３％、比誘電率は７．５に統一した。
　半導体層、絶縁層の面積は全て４cm2に統一した。準位位置については、Ｐ型半導体は１～３、Ｎ型半導体は９７～９９に統一した。
　また、電極としてＡｌ電極を設けた。これにより表４に示した構造を有する半導体固体電池を作製した。
Figure JPOXMLDOC01-appb-T000005
　（実施例２３～実施例３０）
　実施例１７～実施例２０にかかる半導体固体電池に対し、表５に示す第二の絶縁層および第三の絶縁層を設けた。第二の絶縁層および第三の絶縁層は、Ｓｉ３Ｎ４層とし、膜密度９３％、比誘電率７．５に統一した。また、電極層はＡｌ層で統一した。
　これにより、実施例２３～３０にかかる半導体固体電池を作製した。
Figure JPOXMLDOC01-appb-T000006
　実施例１６～３０にかかる半導体固体電池に対して、エネルギー密度と電圧ドロップを測定した。測定方法は実施例１と同じ方法とした。その結果を表６に示した。
Figure JPOXMLDOC01-appb-T000007
　表から分かる通り、実施例にかかる半導体固体電池はエネルギー密度が向上し、電圧ドロップが抑制された。また、捕獲準位量や結晶子サイズを制御することにより、エネルギー密度が３．０７Ｗｈ／ｋｇ、１．０４μWh/cm2にまで到達し、電圧ドロップを０．４６V以下とすることができた。また、第二の絶縁層および第三の絶縁層を設けることにより、エネルギー密度が３．７８Ｗｈ／ｋｇ、１．３０μWh/cm2にまでなった。
　（実施例３１～３７）
　Ｐ型半導体として、Ｐｏｌｙ－Ｓｉ（多結晶シリコン）を用意した。また、Ｎ型半導体としてＮ型ＢａＳｉ２層を用意した。また、第一の絶縁層としてＳｉＯ２層を用意した。
　また、Ｐ型Ｐｏｌｙ－Ｓｉ層およびＮ型ＢａＳｉ２層は、不純物ドープ量や粒界量を変えたものを用意した。また、Ｐ型Ｐｏｌｙ－Ｓｉ層およびＮ型ＢａＳｉ２層の厚さは０．５μｍ（５００ｎｍ）に統一した。これにより、捕獲準位の導入を調整した。
　また、第一の絶縁層は、ＳｉＯ２のスパッタ条件を変えることにより、膜厚を変えたものを用意した。なお、ＳｉＯ２膜の膜密度は９５％、比誘電率は３．８に統一した。
　半導体層、絶縁層の面積は全て４cm2に統一した。準位位置については、Ｐ型半導体は１～３、Ｎ型半導体は９７～９９に統一した。
　また、電極としてＡｌ電極を設けた。これにより表７に示した構造を有する半導体固体電池を作製した。
Figure JPOXMLDOC01-appb-T000008
　（実施例３８～実施例４５）
　実施例３２～実施例３５にかかる半導体固体電池に対し、表８に示す第二の絶縁層および第三の絶縁層を設けた。第二の絶縁層および第三の絶縁層は、ＳｉＯ２層とし、膜密度９５％、比誘電率３．８に統一した。また、電極層はＡｌ層で統一した。
　これにより、実施例３８～４５にかかる半導体固体電池を作製した。
Figure JPOXMLDOC01-appb-T000009
　実施例３１～４５にかかる半導体固体電池に対して、エネルギー密度と電圧ドロップを測定した。測定方法は実施例１と同じ方法とした。その結果を表９に示した。
Figure JPOXMLDOC01-appb-T000010
　表から分かる通り、実施例にかかる半導体固体電池はエネルギー密度が向上し、電圧ドロップが抑制された。また、捕獲準位量や結晶子サイズを制御することにより、エネルギー密度が４．７１Ｗｈ／ｋｇ、１．４６μWh/cm2に達し、電圧ドロップを０．５０Vとすることができた。また、第二の絶縁層および第三の絶縁層を設けることにより、エネルギー密度が６．１７Ｗｈ／ｋｇ、１.７６μWh/cm2にまでなった。
　また、Ｎ型半導体およびＰ型半導体の材質を変更した場合でも、捕獲準位を導入することにより、特性が向上した。
　（実施例４６～５２）
　Ｐ型半導体として、Ｎｉ欠損を導入したＰ型ＮｉＯ層を用意した。また、Ｎ型半導体としてＯ欠損を導入したＮ型ＴｉＯ２層を用意した。また、第一の絶縁層としてＳｉＯＮ層を用意した。
　また、Ｐ型ＮｉＯ層には、Ｎｉ欠損量、準位位置、粒界量を変えたものを用意した。Ｎｉ欠損量および準位位置については、一部のＰ型ＮｉＯ層の成膜中の酸素分圧を制御することにより、Ｎｉ欠陥による準位を設けた。また、Ｐ型ＮｉＯ層の厚さは０．５μｍ（５００ｎｍ）に統一した。また、Ｎ型ＴｉＯ２層はＯ欠損量、準位位置、粒界量を変えたものを用意した。Ｏ欠損および準位位置については、一部のＮ型ＴｉＯ２層の成膜中の酸素分圧を制御することにより、Ｏ欠陥による準位を設けた。また、Ｎ型ＴｉＯ２層の厚さは０．５μｍ（５００ｎｍ）に統一した。
　また、第一の絶縁層は、ＳｉＯＮのスパッタ条件を変えることにより、膜厚を変えたものを用意した。なお、ＳｉＯＮ膜の膜密度は９０％、比誘電率は７．３に統一した。
　また、ＴｉＯ２層側の負電極としてＡｕ/Ｔｉを用い、ＮｉＯ層側の正電極としてＩＴＯを用いた。半導体層、絶縁層の面積は全て４cm2に統一した。準位位置については、表１０に示す範囲となるようにした。表１０に示す準位の位置は、同じものを３回測定したときに得られる最小値～最大値の範囲として表記したものである。これにより表１０に示した構造を有する半導体固体電池を作製した。
Figure JPOXMLDOC01-appb-T000011
　（実施例５３～実施例６０）
　実施例４６～実施例５２にかかる半導体固体電池に対し、表１１に示す第二の絶縁層および第三の絶縁層を設けた。第二の絶縁層および第三の絶縁層は、ＳｉＯＮ層とし、膜密度９０％、比誘電率７．３に統一した。また、電極層はＴｉＯ２層側の負電極としてＡｕ/Ｔｉ、ＮｉＯ層側の正電極としてＩＴＯで統一した。
　これにより、実施例５３～６０にかかる半導体固体電池を作製した。
Figure JPOXMLDOC01-appb-T000012
　（比較例１）
　次のようにして、金属酸化物半導体材料と絶縁材料を混合した薄膜を用いて、半導体固体電池を作製した。脂肪酸チタンとシリコーンオイルを溶媒に混合して撹拌し作製した塗布液をスピンコートし、充電層（１μm）を形成した。乾燥した後に３５０℃で３０分加熱し、ＴｉＯ２とシリコーンの混合膜を得た。さらに、波長２５４nm、強度２０ｍＷ/cm2の紫外線照射を約４０分間行い、捕獲準位を導入した。充電層の上部にブロック層ＮｉＯ(１５０nm)を成膜した。正負電極共にＩＴＯを使用し、充電層やブロック層の面積は４cm2とした。こうして、比較例１としての半導体固体電池を作製した。
　実施例４６～６０と比較例１にかかる半導体固体電池に対して、エネルギー密度と電圧ドロップを測定した。測定方法は実施例１と同じ方法とした。その結果を表１２に示した。
Figure JPOXMLDOC01-appb-T000013
　表から分かる通り、実施例４７～５１、５３～６０にかかる半導体固体電池は比較例１と比べてエネルギー密度が向上し、電圧ドロップを抑制できた。また、深い捕獲準位を導入することにより、エネルギー密度が３．１２Wh/kg以上、２．４μWh/cm2にまで到達し、電圧ドロップを0.35Vにまで抑えることができた。実施例１～４５と比べても、蓄電部の面積を４ｃｍ２で統一させて求めたμWh/kgのエネルギー密度を向上させることができた。Wh/kg単位のエネルギー密度については、実施例１～４５と比べると最大性能値が劣るものもある。これは、用いた半導体材料、絶縁層材料の違いから膜密度に差が生じたためと考えられる。
　また、図８に実施例４９における電圧ドロップを測定した際の放電曲線を示した。放電曲線を示す図８のグラフでは、横軸が時間を示し、縦軸が電池電圧を示す。横軸に示す時間では、放電開始時、つまり電池の接続を電圧源（1.5 Vの定電圧）との接続から定負荷抵抗（0.9 MΩ）との接続へ切替えた時点をゼロとした。図８が示すとおり、放電開始時（時間：0 sec）に電池電圧が1.5 Vから1.01 Vに急速に低下する。電圧の低下量を電圧ドロップＤと表す。
　図８から分かる通り、電圧ドロップＤが抑制されると、放電開始直後からの動作電圧を高くすることができる。これは電池容量を高くすることにも繋がる。また、実施例５３～６０が示すとおり、第二の絶縁層および第三の絶縁層を設けることにより、エネルギー密度が３．９９Wh/kg、３.１２μWh/cm2にまで達した。
　（実施例６１～６７）
　Ｐ型半導体として、Fe/Siの組成比を制御したＰ型β-FeSi2層を用意した。また、Ｎ型半導体としてＮ型ＴｉＯ２層を用意した。また、第一の絶縁層としてＨｆＯ２層を用意した。
　Ｐ型β-FeSi2層には、ＦｅターゲットとＳｉターゲットを用いた共蒸着により形成した。また、共蒸着はFe : Si = 1 : 2、またはFe : Si = 1 : 2.25と蒸着レートを調整し、フォーミングガス中で、８００℃、５分間の熱処理を行った。これによりFe/Si組成比、準位位置、粒界量を変えたものを用意した。また、Ｐ型β-FeSi2層の厚さは０．５μｍ（５００ｎｍ）に統一した。
　Ｎ型ＴｉＯ２層はＯ欠損量、準位位置、粒界量を変えたものを用意した。Ｎ型ＴｉＯ２層は一部、真空雰囲気中で熱処理することにより、Ｏ欠陥による準位を設けた。また、Ｎ型ＴｉＯ２層の厚さは０．５μｍ（５００ｎｍ）に統一した。
　また、第一の絶縁層は、ＨｆＯ２のスパッタ条件を変えることにより、膜厚を変えたものを用意した。なお、ＨｆＯ２膜の膜密度は９５％、比誘電率は２５.０に統一した。
　また、ＴｉＯ２層側の負電極としてＡｕ/Ｔｉを用い、β-FeSi2層側の正電極としてＩＴＯを用いた。半導体層、絶縁層の面積は全て４cm2に統一した。準位位置については、表１３に示す範囲となるようにした。これにより表１３に示した構造を有する半導体固体電池を作製した。
Figure JPOXMLDOC01-appb-T000014
　実施例６１～６７にかかる半導体固体電池に対して、エネルギー密度と電圧ドロップを測定した。測定方法は実施例１と同じ方法とした。その結果を表１４に示した。
Figure JPOXMLDOC01-appb-T000015
　表から分かる通り、実施例６２～６６にかかる半導体固体電池はエネルギー密度が向上し、電圧ドロップが抑制された。また、捕獲準位を深い準位に導入することにより、エネルギー密度が２．０９Wh/kg、２．０４μWh/cm2にまで到達し、電圧ドロップを０．３３Vにまで抑えることができた。
　（実施例６８～７４）
　Ｐ型半導体として、Ｐ型ａ－Ｓｉ：Ｈを用意した。また、Ｎ型半導体としてＮ型ＴｉＯ２層を用意した。また、第一の絶縁層としてＨｆＯ２層を用意した。
　また、Ｐ型ａ－Ｓｉ：Ｈ層はジボラン（Ｂ２Ｈ６）ガスを用いたプラズマＣＶＤ法により成膜し、不純物ドープ量、準位位置、粒界量を変えたものを用意した。また、Ｐ型ａ－Ｓｉ：Ｈ層およびＮ型ＴｉＯ２層の厚さは０．５μｍ（５００ｎｍ）に統一した。
　Ｎ型ＴｉＯ２層は、次のようにしてＴｉＯ２半導体にＯ欠陥による準位を設けた。実施例６８及び６９では、成膜後のアニールにより酸素欠損を設けた。実施例７０～７４では、Ｎ型ＴｉＯ２層の表面をレーザ処理することにより、表層付近にのみＯ欠陥による準位を設けた。
　また、第一の絶縁層は、ＳｉＯ２のスパッタ条件を変えることにより、膜厚を変えたものを用意した。なお、ＨｆＯ２膜の膜密度は９５％、比誘電率は２５に統一した。
　また、ＴｉＯ２層側の負電極としてＡｕ/Ｔｉを用い、ａ－Ｓｉ：Ｈ層側の正電極としてＩＴＯを用いた。半導体層、絶縁層の面積は全て４cm2に統一した。準位位置については、表１５及び表１６に示す範囲となるようにした。これにより表１５、１６に示した構造を有する半導体固体電池を作製した。
Figure JPOXMLDOC01-appb-T000016
Figure JPOXMLDOC01-appb-T000017
　実施例６８～７４にかかる半導体固体電池に対して、エネルギー密度と電圧ドロップを測定した。測定方法は実施例１と同じ方法とした。その結果を表１７に示した。
Figure JPOXMLDOC01-appb-T000018
　表から分かる通り、実施例６９～７３にかかる半導体固体電池はエネルギー密度が向上し、電圧ドロップが抑制された。また、捕獲準位を深い準位に導入することにより、エネルギー密度が５．７４Wh/kg、２．８８μWh/cm2に達し、電圧ドロップを０．３７Vまで抑えることができた。
　（実施例７５及び７６）
　実施例４のＮ型半導体層を実施例４９のＮ型半導体層に置き換えた半導体固体電池を実施例７５として作製した。また、実施例４のＰ型半導体層を実施例４９のＰ型半導体層に置き換えた半導体固体電池を実施例７６として作製した。
　実施例７５及び７６にかかる半導体固体電池に対して、エネルギー密度と電圧ドロップを測定した。測定方法は実施例１と同じ方法とした。その結果を表１８に示した。
Figure JPOXMLDOC01-appb-T000019
　表から分かる通り、実施例７５及び７６にかかる半導体固体電池はエネルギー密度が向上し、電圧ドロップが抑制された。Ｎ型半導体層およびＰ型半導体層のいずれかの一層のみ捕獲準位位置を深くすることでもエネルギー密度向上、電圧ドロップ抑制を確認することができた。
　また、第一の絶縁層、第二の絶縁層、第三の絶縁層を制御することによって特性が向上した。また、Ｎ型半導体およびＰ型半導体の材質を変えたとしても捕獲準位を導入することにより、特性が向上した。
　以上に説明した少なくとも１つの実施形態及び実施例によると、Ｎ型半導体とＰ型半導体と第一の絶縁層とを含み、第一の絶縁層がＮ型半導体とＰ型半導体との間に設けられている半導体固体電池が提供される。この半導体固体電池は、高いエネルギー密度を有しており、且つ電圧ドロップが少ない。
　以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

Claims (12)

  1. 　Ｎ型半導体とＰ型半導体との間に第一の絶縁層を設けた半導体固体電池。
  2. 　前記第一の絶縁層は膜厚が３ｎｍ以上３０μｍ以下、かつ比誘電率が５０以下である請求項１記載の半導体固体電池。
  3. 　前記第一の絶縁層の比誘電率が１０以下である請求項２に記載の半導体固体電池。
  4. 　前記第一の絶縁層は膜密度が真密度の６０％以上である請求項１ないし請求項３のいずれか１項に記載の半導体固体電池。
  5. 　前記Ｎ型半導体および前記Ｐ型半導体の少なくとも一方は、金属シリサイド、金属酸化物、アモルファスシリコン、結晶シリコン、多結晶シリコン、単結晶シリコンからなる群より選ばれる１種からなる請求項１ないし請求項４のいずれか１項に記載の半導体固体電池。
  6. 　前記Ｎ型半導体または前記Ｐ型半導体は、電子または正孔の捕獲準位を導入している請求項１ないし請求項５のいずれか１項に記載の半導体固体電池。
  7. 　前記Ｎ型半導体は、前記Ｎ型半導体におけるバンドギャップを１００としたとき、５０以上９０以下の範囲に前記電子の捕獲準位が導入されている請求項６に記載の半導体固体電池。
  8. 　前記Ｐ型半導体は、前記Ｐ型半導体におけるバンドギャップを１００としたとき、１０以上５０以下の範囲に前記正孔の捕獲準位が導入されている請求項６又は７に記載の半導体固体電池。
  9. 　前記Ｎ型半導体および前記Ｐ型半導体にそれぞれ電極が設けられている請求項１ないし請求項８のいずれか１項に記載の半導体固体電池。
  10. 　前記Ｎ型半導体と前記電極との間に第二の絶縁層が設けられている、または前記Ｐ型半導体と前記電極との間に第三の絶縁層が設けられている、または前記Ｎ型半導体と前記電極との間に前記第二の絶縁層が設けられていると共に前記Ｐ型半導体と前記電極との間に前記第三の絶縁層とのが設けられている請求項９記載の半導体固体電池。
  11. 　前記第二の絶縁層および前記第三の絶縁層の少なくとも一方は膜厚が３０ｎｍ以下、かつ比誘電率が５０以下である請求項１０に記載の半導体固体電池。
  12. 　前記第二の絶縁層および前記第三の絶縁層の少なくとも一方の比誘電率が１０以下である請求項１１に記載の半導体固体電池。
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