KR20190076013A - 반도체 고체 전지 - Google Patents

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슈이치 사이토
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가부시끼가이샤 도시바
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Abstract

N형 반도체와 P형 반도체의 사이에 제1 절연층을 마련한 것을 특징으로 하는 반도체 고체 전지이다. 또한, 제1 절연층은 막 두께가 3nm 이상 30㎛ 이하, 또한 비유전율은 10 이하인 것이 바람직하다. 또한, 제1 절연층은 막 밀도가 벌크체의 60％ 이상인 것이 바람직하다. 또한, 반도체층은 포획 전위를 도입하는 것이 바람직하다. 반도체 고체 전지라면 전해액의 누액 발생을 없앨 수 있다.

Description

반도체 고체 전지
후술하는 실시 형태는 반도체 고체 전지에 관한 것이다.
근년, 전기 기기의 보급, 에너지 절약의 관점에서 전기를 효율적으로 활용할 것이 요구되고 있다. 이에 수반하여, 전기를 충방전할 수 있는 이차 전지의 개발이 진행되고 있다. 이차 전지로서는, Li 이온 이차 전지, 납 축전지, 니켈 수소 축전지 등 여러 가지의 것이 개발되어 있다. 예를 들어, 일본 특허 공개 제2001-338649호(특허문헌 1)에는 Li 복합 산화물을 정극 활물질로 사용한 Li 이온 이차 전지가 개시되어 있다. Li 이온 이차 전지는, 소형화도 가능하다는 점에서 전기 기기의 전지로서 활용되고 있다.
한편, Li 이온 이차 전지는, 전해액을 통하여 Li 이온을 출납하는 구조이다. 그 때문에, 전해액을 필수로 한 전지이다. 납 축전지나 니켈 수소 축전지도 마찬가지로 전해액을 필수로 한 전지이다. 전해액이 누설되면 화재나 폭발의 원인이 된다. 이 때문에, Li 이온 이차 전지에서는, 누액을 일으키지 않도록 밀폐 구조를 취하고 있다. 그러나, 장기 사용에 의한 열화, 전기 기기의 사용 방법, 사용 환경에 따라 누액이 발생해 버린다고 하는 문제가 발생하였다.
이러한 누액에 의한 문제를 없애기 위해 반도체 고체 전지의 개발이 진행되고 있다. 반도체 고체 전지는 에너지 준위로 전자를 포획하여 충전을 행하는 것이다. 전고체의 이차 전지로 할 수 있기 때문에, 전해액을 사용할 필요가 없다.
반도체 고체 전지로서는, 일본 특허 공개 제2014-154223호(특허문헌 2)가 예시된다.
일본 특허 공개 제2001-338649호 공보 일본 특허 공개 제2014-154223호 공보
특허문헌 2의 반도체 고체 전지는, 충전층으로서의 금속 산화물 반도체와 절연 재료를 혼합한 박막을 형성하고, 복수의 전극의 쌍을 마련한 구조로 되어 있다. 특허문헌 2에서는, 이 구조에 의해, 출력 전압이나 방전 용량의 설계 자유도의 개선을 도모하고 있다.
그러나, 한층 더한 개선의 요망이 있었다. 실시 형태는 이러한 문제를 해결하기 위한 것이며, 출력 전압이나 방전 용량을 개선한 반도체 고체 전지를 제공하기 위한 것이다.
실시 형태에 관한 반도체 고체 전지는, N형 반도체와 P형 반도체의 사이에 제1 절연층을 마련한 것을 특징으로 하는 것이다.
도 1은, 실시 형태에 관한 반도체 고체 전지의 모식도이다.
도 2는, 실시 형태에 관한 다른 반도체 고체 전지의 모식도이다.
도 3은, 실시 형태에 관한 일례의 반도체 고체 전지의 전자와 정공의 이동을 도시하는 모식도이다.
도 4는, N형 반도체층의 준위 위치를 도시하는 개념도이다.
도 5는, P형 반도체층의 준위 위치를 도시하는 개념도이다.
도 6은, 실시 형태에 관한 다른 예의 반도체 고체 전지의 전자와 정공의 이동을 도시하는 모식도이다.
도 7은, 실시 형태에 관한 또 다른 예의 반도체 고체 전지의 전자와 정공의 이동을 도시하는 모식도이다.
도 8은, 실시예 49의 반도체 고체 전지의 방전 곡선을 도시하는 그래프이다.
실시 형태에 관한 반도체 고체 전지는, N형 반도체와 P형 반도체의 사이에 제1 절연층을 마련한 것을 특징으로 하는 것이다. 도 1에 실시 형태에 관한 반도체 고체 전지의 모식도를 도시하였다. 도면 중, 도면 부호 1은 반도체 고체 전지, 2는 제1 절연층, 3은 N형 반도체, 4는 P형 반도체, 5는 전극(N형측 전극), 6은 전극(P형측 전극)이다.
우선, N형 반도체(3)와 P형 반도체(4)의 사이에 제1 절연층(2)을 마련하고 있다. 제1 절연층(2)을 마련함으로써, N형 반도체(3) 및 P형 반도체(4)에 있는 전자와 정공이 재결합하는 것을 억제할 수 있다. 전자와 정공의 재결합을 억제함으로써 자기 방전이 억제된다. 이에 의해, 축전 용량을 크게 할 수 있다.
제1 절연층(2)의 두께는 3nm 이상 30㎛ 이하인 것이 바람직하다. 제1 절연층(2)의 막 두께가 3nm 미만이면, 절연층이 지나치게 얇기 때문에 전자ㆍ정공의 재결합 억제 효과가 불충분하다. 한편, 30㎛를 초과하여 두꺼우면, 체적이나 중량이 증대되어, 에너지 밀도(용량)나 출력 밀도의 저하로 이어진다. 이 때문에, 제1 절연층(2)의 두께는 3nm 이상 30㎛ 이하, 나아가 10nm 이상 1㎛ 이하가 바람직하다.
또한, 제1 절연층(2)의 비유전율은, 50 이하가 바람직하고, 30 이하, 나아가 10 이하가 바람직하다. 비유전율은, 물질의 유전율을 진공의 유전율로 나눈 값을 나타낸다. 비유전율 εr=물질의 유전율 ε/진공의 유전율 ε0으로 표현된다. 비유전율이 50을 초과하면 전압에 의한 분극이 지나치게 커서, 대량의 전자ㆍ정공이 절연층 표면에 흡착됨으로써, 순시에 충전이 완료되어 버리기 때문에, 전지 용량이 저하되어 버린다. 이 때문에 제1 절연층의 비유전율은 50 이하가 바람직하고, 30 이하가 보다 바람직하다. 비유전율은, 10 이하가 더욱 바람직하고, 그보다 5 이하가 더 바람직하다. 또한, 비유전율의 하한은 2 이상이 바람직하다. 비유전율이 2 미만이면 분극이 작기 때문에, 충전 시에 전자ㆍ정공을 끌어 당기는 힘이 지나치게 약해져, 전자ㆍ정공의 반도체층에 대한 주입량이 불충분해질 우려가 있다.
비유전율은, 재료에 따라 고유의 값이다. 그러나, 막 밀도 등과 같은 재료의 상태에서 비유전율은 변화한다. 막 밀도가 저하될수록 유전 손실이 커지고, 비유전율은 저하되는 경향이 있다. 따라서, 막 밀도를 향상시킴으로써, 비유전율을 이론값에 접근시킬 수 있다. 이론적으로는, 막 밀도가 진밀도에 도달하면, 그 재료의 이론값의 비유전율이 얻어진다. 여기서 말하는 진밀도란, 물질의 진실의 상태의 밀도를 의미한다. 상세하게는, 어떤 물체의 진밀도는, 그 물체의 표면이나 내부에 포함되어 있는 기공이나 공극 등을 제외한 체적, 즉 물체 그 자체의 체적에 의해, 그 물체의 질량을 나눈 값과 동등하다.
막 밀도를 향상시켜, 진밀도에 접근시키기 위해서는, 성막 중의 기판 가열이나, 막 형성 후의 열처리에 의해 결정화를 촉진하는 방법이 유효하다. 예를 들어, Si3N4막을 스퍼터링법으로 성막하는 경우에는, 성막 중에 기판을 200℃ 내지 400℃로 가열하는 것이 바람직하다.
전자ㆍ정공의 재결합 억제 효과를 충분히 얻기 위해서는 절연층의 두께와 비유전율을 제어하는 것이 바람직하다. 또한, 이에 의해 전지의 콘덴서화를 방지할 수 있다. 콘덴서화가 진행되면 에너지 밀도가 낮아질 우려가 있다.
이 때문에 제1 절연층(2)은, 두께 3nm 이상 30㎛ 이하, 또한 비유전율 50 이하가 바람직하고, 30 이하, 나아가 10 이하가 보다 바람직하다. 제1 절연층(2)은, 나아가 두께 10nm 이상 1㎛ 이하, 또한 비유전율 30 이하가 바람직하고, 5 이하가 보다 바람직하다. 이 범위로 함으로써, 반도체층에 대한 축전 용량을 높일 수 있기 때문에, 반도체 고체 전지의 에너지 밀도를 향상시킬 수 있다.
또한, 제1 절연층의 막 두께는 단면의 확대 사진으로 측정할 수 있다. 확대 사진으로서는 SEM 사진 또는 TEM 사진을 들 수 있다. 5000배 이상으로 확대하는 것이 바람직하다.
또한, 비유전율의 측정은 공진기법을 들 수 있다. 공진기법은, 공동 공진기 등의 공진기를 사용하여, 미소한 피측정 대상에 의한 공진의 변화를 기초로 하여 측정하는 방법이다. 공진기법은 다층막인 채 그대로 측정할 수 있는 방법이다.
또한, 다층막의 막 두께가 100nm 이상인 경우에는, 섭동 방식의 공동 공진기법이 유효하다. 또한, 시험 환경의 온도는 상온(25±2℃)에서 행하기로 한다. 또한, 100nm 미만의 다층막인 경우에는 용량-전압 측정(C-V 측정)이 유효하다.
또한, 제1 절연층은, 금속 산화물, 금속 질화물, 절연성 수지로부터 선택되는 1종 또는 2종 이상이 바람직하다. 금속 산화물은, 규소, 알루미늄, 탄탈륨, 니켈, 구리, 철로부터 선택되는 1종 또는 2종 이상의 산화물(복합 산화물을 포함함)이 바람직하다. 또한, 금속 질화물은, 규소, 알루미늄으로부터 선택되는 1종 또는 2종 이상의 질화물(복합 질화물을 포함함)이 바람직하다. 또한, 금속 산질화물이어도 된다. 또한, 절연성 수지여도 된다.
또한, 금속 산화물막 또는 금속 질화물막은, CVD법, 스퍼터링법, 용사법 등 여러 가지 성막 방법을 적용할 수 있다. 또한, 성막 분위기를 산소 함유 분위기로 하여 산화물막으로 하는 것도 유효하다. 마찬가지로, 성막 분위기를 질소 함유 분위기로 하여 질화물막으로 해도 된다. 또한, 필요에 따라, 열처리를 가해도 되는 것으로 한다.
또한, 제1 절연층은 막 밀도가 벌크체의 60％ 이상인 것이 바람직하다. 막 밀도는, 절연층을 구성하는 물질의 충전율이며, 공공의 비율을 나타내는 것이다. 막 밀도가 클수록 공공이 적어지게 된다. 막 밀도가 60％ 이상이면, 제1 절연층에 의한 전자ㆍ정공의 재결합 억제 효과를 얻기 쉬워진다. 막 밀도가 높을수록, 그 효과를 얻기 쉬워진다. 그 때문에, 막 밀도는 벌크체의 60％ 이상, 나아가 80％ 이상 100％ 이하가 바람직하다. 또한, 막 밀도가 낮으면 전류 누설이 발생하기 쉬워질 우려가 있다.
여기서 말하는 막 밀도란, 상술한 진밀도에 대한 막 밀도의 비와 동의이다. 즉, 제1 절연층은 막 밀도가 진밀도의 60％ 이상인 것이 바람직하다. 예를 들어, 막 밀도가 벌크체의 100％인 절연층은, 진밀도의 상태에 있다. 이러한 절연층에는 공공 등이 포함되어 있지 않다.
이하에, 진밀도의 구체적인 값을 예시한다. 진밀도는, SiO2의 경우, 삼방정계의 α-석영이면 2.65g/㎤, 육방정계의 β-석영이면 2.53g/㎤이다. Al2O3의 경우, 진밀도는, 능면체계의 α-Al2O3이면 4.0g/㎤, 육방정계의 β-Al2O3이면 3.3g/㎤, 입방정계의 γ-Al2O3이면 3.6g/㎤이다. SiON의 경우, 진밀도는, 사방정이면 2.8g/㎤, 정방정이면 3.9g/㎤, 단사정이면 4.1g/㎤이다. 또한, 진밀도는, 육방정계의 Si3N4이면 3.44g/㎤, 육방정계의 AlN이면 3.2g/㎤, 입방정계의 AlN이면 4.1g/㎤, 단사정의 HfO2이면 9.68g/㎤이다.
또한, 진밀도의 60％ 이상이면, 비유전율은 대략적으로 이하의 값으로 된다.
SiO2의 경우 3.0 내지 5.0, Al2O3의 경우 7.0 내지 10.0, SiON의 경우 5.0 내지 9.0, Si3N4의 경우 6.5 내지 9.0, AlN의 경우 7.5 내지 10.5, HfO2의 경우 22.0 내지 26.0, 실리콘 수지의 경우 2.0 내지 4.0.
또한, 제1 절연층의 막 밀도의 측정 방법은, 임의의 단면을 확대 사진으로 취하여, 화상 해석에 의해 막을 구성하는 재료와 공공을 분별하기로 한다.
또한, X선 반사율법(XRR)에 의해 막 밀도나 막 두께를 측정하는 방법도 유효하다. 시료의 표면 조도 Ra가 수nm 이하의 평탄인 경우, XRR이 바람직하다. 반사율 강도를 측정하면, X선의 간섭에 의해, 산란각(2θ)에 대하여 반사율 강도가 진동된다. 측정 데이터를 각 층의 막 두께, 막 밀도, 표면ㆍ계면 조도를 파라미터로 하여, 피팅을 행한다. 피팅의 이론식으로서는, Parratt의 다층막 모델에 Nevot-Croce의 조도의 식을 조합한 것을 사용하기로 한다. TEM, SEM에 의해 미리 막 두께 등의 값을 조사함으로써, 그것을 피팅 파라미터로서 사용함으로써 막 밀도 등을 보다 정확하게 측정할 수 있다.
또한, N형 반도체 및 P형 반도체는, 적어도 한쪽이 금속 실리사이드, 금속 산화물, 아몰퍼스 실리콘, 다결정 실리콘, 결정 실리콘, 단결정 실리콘으로 이루어지는 군으로부터 선택되는 1종을 포함하는 것이 바람직하다.
N형 반도체 및 P형 반도체의 양쪽이 이들 재료로부터 선택되는 1종으로, 단독으로 형성되어 있는 것이 보다 바람직하다. N형 반도체 및 P형 반도체의 재료는 동일해도 되고, 상이해도 된다. 상기 재료 중에서도, N형 반도체의 재료 및 P형 반도체의 재료를 금속 실리사이드 및 금속 산화물 중 어느 것으로 하는 것이 보다 바람직하다.
N형 반도체(3)는 전자를 캐리어로 한다. 또한, P형 반도체(4)는 정공을 캐리어로 한다. N형 반도체(3), 제1 절연층(2), P형 반도체(4)의 적층 구조를 취함으로써, 축전 후의 전자ㆍ정공의 재결합을 억제할 수 있다. 전자ㆍ정공의 재결합을 억제하면, 자기 방전을 억제할 수 있으므로 반도체 고체 전지의 고용량화를 이룰 수 있다.
또한, 고용량화를 위해서는, 반도체층의 전자 또한 정공의 양을 적정화할 필요가 있다. 금속 실리사이드, 금속 산화물, 아몰퍼스 실리콘, 다결정 실리콘, 결정 실리콘, 단결정 실리콘은, 캐리어로 되는 전자 또한 정공의 양을 제어하기 쉽다. 또한, N형 반도체(3)와 P형 반도체(4)는 불순물 도프나 결손 도입에 의해 캐리어의 양을 제어 가능하다.
또한, 금속 실리사이드는, 바륨실리사이드(BaSi2), 철실리사이드(FeSi2), 마그네슘실리사이드(MgSi2), 망간실리사이드(MnSi1.7), 게르마늄실리사이드(SiGe), 니켈실리사이드(NiSi2)로부터 선택되는 1종이 바람직하다. 또한, 금속 산화물은, 산화텅스텐(WO3), 산화몰리브덴(MoO2, MoO3), 산화티타늄(TiO2), 산화주석(SnO2), 산화아연(ZnO), 산화니켈(NiO), 산화구리(Cu2O), 산화카드뮴(CdO), 산화알루미늄(Al2O3)으로부터 선택되는 1종이 바람직하다.
또한, N형 반도체 또는 P형 반도체는, 전자 또는 정공의 포획 준위를 다수 도입한 것이 바람직하다. 포획 준위란, 전자 또는 정공을 포획하는 에너지 준위를 말하며, 트랩 준위라고도 칭한다. 또한, 포획 준위는 1017cm-3 내지 1022cm-3의 범위 내인 것이 바람직하고, 1018㎝-3 내지 1022cm-3의 범위 내인 것이 보다 바람직하다. 포획 준위로서는 불순물 준위, 결함 준위가 있다. 불순물 준위는 불순물의 도프에 의해 원소를 치환함으로써 얻어지는 준위이다. 불순물의 도프양을 조정함으로써 제어할 수 있다. 또한, 결함 준위는 원소의 결손에 의해 생기는 준위이다. 금속 산화물이면 산소 결손이나 금속 결손을 마련함으로써 얻어지는 준위이다.
금속 실리사이드라면 불순물 도프나 조성 어긋남을 마련함으로써, 결함 준위가 얻어진다. 또한, 아몰퍼스 실리콘, 다결정 실리콘, 결정 실리콘, 단결정 실리콘은, 입계에 캐리어를 트랩할 수 있다. 이에 의해, 트랩 준위(포획 준위)를 도입할 수 있다.
상기한 바와 같이 불순물 도프, 결손(결함), 입계에 의한 전자ㆍ정공의 포획 준위를 도입할 수 있다. 또한, 이들은 1종이어도 되고, 2종 이상을 조합해도 된다.
또한, N형 반도체에 있어서의 캐리어는 전자이기 때문에, N형 반도체에 도입되는 포획 준위는, 전자의 포획 준위이다. 마찬가지로, P형 반도체에 있어서의 캐리어는 정공이기 때문에, P형 반도체에 도입되는 포획 준위는, 정공의 포획 준위이다. N형 반도체 및 P형 반도체 중 어느 한쪽에 포획 준위가 도입되어 있어도 된다. 혹은, N형 반도체와 P형 반도체의 양쪽에 포획 준위가 도입되어 있어도 된다.
또한, 반도체의 전도 기구로서는, 호핑 전도와 밴드 전도가 있다. 호핑 전도는, 반도체에 있어서, 전자가 대부분 국재적 상태에 있어, 그들 사이를 차례로 비약(호핑)함으로써 전기 전도가 담당되고 있는 상태를 나타낸다. 호핑 전도에서는, 전자의 평균 자유 공정은 원자간 거리(불순물 전도에서는 불순물 원자간 거리)의 정도에 따라, 전기 전도율은 자유 전자적인 경우보다 훨씬 작고, 긴 평균 자유 공정을 갖는 자유 전자와 대조적인 거동을 나타낸다. 비약(호핑) 과정은 원자의 열진동에 의해 보조된다. 또한, 「전자가 대부분 국재적 상태에 있는」이란, 전도대(컨덕션밴드)에 존재하는 전자가 전도대의 에너지 극소점의 부근에 존재하는 상태를 나타낸다.
한편, 밴드 전도는, 반도체에 있어서, 전자(또는 정공)가 비교적 넓은 범위(폭넓은 밴드 영역)에서 전기 전도가 담당되고 있는 상태를 나타낸다. 전자(또는 정공)는, 반도체가 화학량론 조성으로부터 어긋남으로써 생기는 것이다.
금속 실리사이드 또는 금속 산화물을 포함하는 반도체는, 불순물 도프나 결함 도입에 의해, 준위량(위치)이나 전도 기구를 제어할 수 있다.
예를 들어, 금속 실리사이드에서는 불순물 도프에 의해, 불순물 준위를 도입할 수 있다. 불순물 준위 도입에 의해, 호핑 전도가 지배적으로 되고, 트랩 준위로 캐리어를 저류시키기 쉬워진다.
또한, 금속 산화물은 산소 결손을 마련함으로써, 결함 준위를 도입할 수 있다. 결함 준위 도입에 의해, 결함을 통한 호핑 전도가 지배적으로 되고, 트랩 준위로 캐리어를 저류시키기 쉬워진다.
상기와 같이 금속 실리사이드 또는 금속 산화물을 포함하는 반도체는, 불순물 준위 또는 결함 준위를 도입함으로써 호핑 전도가 지배적으로 된다. 바꾸어 말하면, 호핑 전도 특성을 나타내는 것은, 트랩 준위로 캐리어를 저류시키기 쉬운 상태로 되어 있다고 할 수 있다.
또한, 금속 실리사이드 또는 금속 산화물을 포함하는 반도체는 호핑 전도 특성이 지배적으로 되면 저항률의 온도 의존성이 저하된다. 종축에 저항률, 횡축에 1000/T, T는 온도(K: 켈빈)를 취하였을 때, 호핑 전도 특성이 지배적으로 되면, 그래프의 경사가 완만해진다. 한편, 밴드 전도가 지배적으로 되면, 그래프의 경사는 커진다. 바꾸어 말하면, 저항률과 1000/T의 그래프를 작성하였을 때의 그래프의 경사 각도로, 호핑 전도와 밴드 전도 중 어느 쪽이 지배적인지를 판단할 수 있다. 특히, 1000/T이 2.8 내지 4.0의 범위인 그래프의 경사를 비교하기로 한다.
또한, 금속 실리사이드는, 종축에 저항률, 횡축에 1/T을 취하였을 때, 호핑 전도 특성을 나타내면 거의 직선형 또는 거의 포물선형의 거동을 나타낸다. 여기서 T는 켈빈 온도이다.
전술한 바와 같이 WO3 등의 금속 산화물은 산소 결손에 의해 호핑 전도를 나타낸다. 또한, BaSi2 등의 금속 실리사이드는 불순물 도프에 의해 호핑 전도를 나타낸다. 호핑 전도 특성을 나타냄으로써, 포획 준위(트랩 준위)로 캐리어를 저류시키기 쉬운 상태로 할 수 있다.
호핑 전도에는, 주로 NNH(Nearest Neighbor Hopping: 최근접 호핑 전도), Mott-type VRH(Mott-type Variable-Range Hopping: 모트형 가변 영역 호핑 전도), Shklovskii-type VRH(Shklovskii-type Variable-Range Hopping: 시클로프스키형 가변 영역 호핑 전도)를 들 수 있다. 예를 들어, WO3은 산소 결손에 의해, NNH 전도 특성을 나타낸다. 한편, BaSi2에서는 특정 불순물(예를 들어, Ga, Al, Ag, Cu 등)을 도프함으로써 VRH 전도를 나타낸다. VRH 전도를 나타내면, 그 특징인 lnρ∝T1/2이나, Shklovskii형 VRH 전도의 특징인 lnρ∝T1/4의 관계식(여기서 ρ(Ωㆍ㎝)는 저항률, T는 저항 측정 시의 온도를 나타냄)을 만족하게 된다.
여기서 금속 실리사이드 또는 금속 산화물을 포함하는 반도체는 호핑 전도 특성이 지배적으로 되면, 불순물 도프가 없는(언도프) 금속 실리사이드나, 산소 결손이 없는 금속 산화물에 비하여, 저항률이 대폭 저하된다. 호핑 전도 특성을 지배적으로 함으로써, 저항률을 대폭 저하시킬 수 있다.
또한, 산화텅스텐 분말(WO3)의 상온에서의 저항률은 103Ωㆍ㎝ 이상이다. 호핑 전도 특성을 지배적으로 함으로써, 저항률을 대폭 저하시킬 수 있다. 반도체의 저항률이 내려감으로써 내부 저항을 저하시킬 수 있다. 내부 저항을 저하시킴으로써, 출력 밀도를 증가시킬 수 있다. 이에 의해 전지의 급속 충방전성이 향상된다.
N형 반도체층에 있어서, 밴드 갭을 100이라고 하였을 때 50 이상 90 이하의 범위에 준위가 형성되어 있는 것이 바람직하다. 일례로서, 도 4에 N형 산화물 반도체층의 준위 위치의 개념도를 도시하였다. 도 4 중, Ec는 전도대의 바닥(전도대와 금지대의 경계선), Ev는 가전자대의 정상(금지대와 가전자대의 경계선)이다. Ec와 Ev의 폭(Ec-Ev)이 밴드 갭으로 된다. 밴드 갭에 있어서의 준위의 위치는, Ec를 100으로서 카운트하고, Ev를 0으로서 카운트한다. 도 4에서는, 밴드 갭의 폭을 G100이라고 나타내고, 이 밴드 갭 G100을 100이라고 하였을 때 50에 해당하는 준위 위치를 E50, 90에 해당하는 준위 위치를 E90이라고 나타낸다.
밴드 갭의 폭을 100이라고 하였을 때, 준위의 위치는 50 이상 90 이하의 범위에 있는 것이 바람직하다. 즉, 도시하는 준위 위치 E50과 준위 위치 E90의 사이에 준위가 있는 것이 바람직하다. 준위가 준위 위치 E90보다 높은 범위에 있으면, N형 산화물 반도체층(또는 금속 실리사이드 반도체층)의 전도대 근처에 준위가 있게 된다. 전도대 근처에 준위가 있으면 전자가 제1 절연층 근방에 즉시 모여 버리기 때문에, 계면 캐리어 집중이 생겨 버린다. 준위를 50 이상 90 이하의 범위로 한다고 하는 것은, 준위를 약간 깊은 곳에 마련하게 된다. 이에 의해, 즉시 계면 캐리어 집중이 발생하는 것을 방지할 수 있다. 이에 의해, 용량 저하를 억제할 수 있다. 또한, 준위의 위치가 준위 위치 E50보다 낮으면 준위가 지나치게 깊어 전자의 취출이 곤란해질 우려가 있다. 전자의 취출이 곤란해지면, 전지 용량이 저하된다.
또한, 일례로서, 도 5에 P형 산화물 반도체층의 준위 위치의 개념도를 도시하였다. 도 5 중, Ec는 전도대의 바닥(전도대와 금지대의 경계선), Ev는 가전자대의 정상(금지대와 가전자대의 경계선)이다. Ec와 Ev의 폭(Ec-Ev)이 밴드 갭으로 된다. P형 반도체층에 있어서, 밴드 갭을 100이라고 하였을 때 10 이상 50 이하의 범위에 준위가 형성되어 있는 것이 바람직하다. 밴드 갭에 있어서의 준위의 위치는, Ec를 100으로서 카운트하고, Ev를 0으로서 카운트한다. 도 5에서는, 밴드 갭의 폭을 G100이라고 나타내고, 이 밴드 갭 G100이 100이라고 하였을 때 10에 해당하는 준위 위치를 E10, 50에 해당하는 준위 위치를 E50이라고 나타낸다.
밴드 갭의 폭을 100이라고 하였을 때, 준위의 위치는 10 이상 50 이하인 것이 바람직하다. 즉, 도시하는 준위 위치 E10과 준위 위치 E50의 사이에 준위가 있는 것이 바람직하다. 준위 위치 E10 미만의 가전자대 근처의 위치에 준위가 있으면, 정공(홀)이 제1 절연층 근방에 즉시 모여 버리기 때문에, 계면 캐리어 집중이 생겨 버린다. 준위를 10 이상 50 이하로 한다고 하는 것은, 준위를 약간 깊은 곳에 마련하게 된다. 이에 의해, 즉시 계면 캐리어 집중이 발생하는 것을 방지할 수 있다. 이에 의해, 용량 저하를 억제할 수 있다. 또한, 준위의 위치가 준위 위치 E50보다 높으면 준위가 지나치게 깊어 정공의 취출이 곤란해질 우려가 있다. 정공의 취출이 곤란해지면, 전지 용량이 저하된다.
N형 반도체층이 산화물 반도체 또는 금속 실리사이드 반도체이며, 또한 해당 반도체에 있어서의 밴드 갭의 폭을 100이라고 하였을 때 50 이상 90 이하의 범위에 준위가 형성되어 있는 것이 더욱 바람직하다. 마찬가지로, P형 반도체층이 산화물 반도체 또는 금속 실리사이드 반도체이며, 또한 해당 반도체에 있어서의 밴드 갭의 폭을 100이라고 하였을 때 10 이상 50 이하의 범위에 준위가 형성되어 있는 것이 더욱 바람직하다.
또한, 산화물 반도체의 준위 위치를 제어하는 방법으로서는, 산소나 금속의 결손을 마련하는 것이 바람직하다. 산소나 금속의 결손은, 예를 들어 성막 중의 조건을 제어함으로써 마련할 수 있다. 또한, 성막 후의 열처리로도 결손 도입은 가능하다. 그 밖에, 전자선이나 자외선의 조사에 의해 결손을 형성시키는 것도 가능하다. 결손을 도입하는 방법의 상세는, 후술한다.
또한, 금속 실리사이드 반도체의 준위 위치를 제어하는 방법으로서는, 원소비나 도프 원소를 제어하는 방법을 들 수 있다. 원소비의 제어는, 금속 실리사이드를 구성하는 금속과 실리콘의 원자비에 의한 것이다. 금속 실리사이드를 MSin이라고 나타내고, 여기서 M은 금속, n은 가수라고 나타내면, BaSi2는 M=Ba, n=2로 된다. 바륨실리사이드는, BaSi2가 안정하게 된다.
바륨실리사이드층은, 전체 또는 부분적으로 조성 어긋남을 갖도록 형성하는 것이 바람직하다. BaSi2에서는 n=2가 안정하다. 이것을 n=1.5 이상 2.5 이하의 범위에서 n=2로 되지 않는 부분을 형성하는 것이 유효하다. 또한, 금속 실리사이드층의 조성 어긋남은, 성막 공정의 성막 레이트(nm/sec)를 바꿈으로써 형성할 수 있다.
산화물 반도체 또는 금속 실리사이드의 준위의 위치의 측정은, 단막으로부터, 준위의 깊이를 구하는 측정 방법과 밴드 갭을 구하는 측정 방법을 조합하는 것이 유효하다. 여기서, 준위 깊이란, N형 반도체라면 전도대 하단과 준위 위치의 에너지차를 의미한다. 또한, P형 반도체라면, 준위 깊이란, 가전자대 상단에서부터 준위 위치까지의 에너지차를 의미한다.
준위 깊이를 구하는 측정 방법에는, 예를 들어 저항률의 온도 의존성으로부터 활성화 에너지를 구하는 방법, 및 깊은 준위 과도 분광법(DLTS)을 이용하는 방법을 들 수 있다.
저항률의 온도 의존성으로부터 활성화 에너지를 구하는 방법에서는, 측정 온도 T(켈빈)에 있어서의 저항값을 측정한다. 단막에 오믹 전극을 성막하여, 저항률을 측정한다. 횡축을 1/T, 종축을 저항값으로 하고, 그래프의 기울기로부터 활성화 에너지를 구한다. 여기서 예를 들어 N형 반도체의 경우, 하기 식을 피팅함으로써, 준위의 깊이에 상당하는 활성화 에너지 Ea를 구할 수 있다. P형 반도체에서도 마찬가지의 방법으로, 준위 깊이를 구할 수 있다.
Figure pct00001
ρ(T): 박막의 저항률
Nd: 전도대의 캐리어 밀도, No: 최근접 호핑 전도대의 캐리어 밀도
μb: 전도대의 캐리어 이동도, μh: 최근접 호핑 전도대의 캐리어 이동도
Ea: 준위와 전도대 하단의 에너지차, q: 전기소량
ε: 준위에서의 근접 캐리어 트랩간의 전자의 평균 활성화 에너지.
또한, 깊은 준위의 경우에는, 깊은 준위 과도 분광법(DLTS)을 이용할 수 있다. 이 방법에서는, 단막에 쇼트키 접합의 금속 전극을 성막하여, 쇼트키 다이오드를 만들 필요가 있다. 이 다이오드에 역방향의 전압을 인가하여 공핍층을 확장하고, 인가한 전압을 변화시켰을 때의 정전 용량의 응답을 시그널로서 얻음으로써, 준위 깊이를 측정할 수 있다.
밴드 갭 중의 준위 위치를 특정하기 위해서는, 상기 방법으로 준위 깊이를 구하는 것 외에, 밴드 갭 자체의 측정을 행할 필요가 있다. 밴드 갭의 측정 방법으로서는, 분광 광도계에서의 흡광도의 측정을 들 수 있다. 단막의 투과 스펙트럼을 측정하고, 횡축의 파장을 eV로, 종축의 투과율을 √αhv(α: 흡수 계수, h: 플랑크 상수, v: 광속도)로 변환한다. 변환 후의 스펙트럼에 있어서, 흡수가 상승하는 부분에 직선을 피팅한다. 이 직선이 베이스 라인과 교차하는 곳의 eV값이 밴드 갭에 상당한다. 또한, 다른 방법으로서는 PAS(광음향 측정법)를 이용하는 방법도 있다.
이상에 의해 구한 밴드 갭과 준위 깊이를 조합하여, 준위 위치를 특정할 수 있다.
전술한 바륨실리사이드, 철실리사이드, 니켈실리사이드, 산화텅스텐, 산화몰리브덴은 결함 준위 도입에 의해, 트랩 준위로 캐리어를 저류시키기 쉬운 반도체이다. 또한, 금속 실리사이드는 P형 반도체에 적합하다. 또한, 금속 산화물은 N형 반도체에 적합하다.
또한, 아몰퍼스 실리콘, 다결정 실리콘, 결정 실리콘, 단결정 실리콘은, 입계에 캐리어를 트랩할 수 있다. 이에 의해, 트랩 준위(포획 준위)를 도입할 수 있다.
상기한 바와 같이, 불순물 도프, 결손, 입계에 의한 전자ㆍ정공의 포획 준위를 도입할 수 있다. 또한, 이들은 1종이어도 되고, 2종 이상을 조합해도 된다.
또한, 금속 실리사이드에 대한 불순물 도프양은, 1017㎝-3 내지 1022cm-3의 범위 내가 바람직하고, 1018㎝-3 내지 1022cm-3의 범위 내가 보다 바람직하다. 또한, 아몰퍼스 실리콘, 다결정 실리콘, 결정 실리콘, 단결정 실리콘에 대한 불순물 도프양은, 1017㎝-3 내지 1022cm-3의 범위 내가 바람직하고, 1018㎝-3 내지 1022cm-3의 범위 내가 보다 바람직하다. 또한, 도프하는 불순물은, Ag, Al, Cu, Ga, In, Sb 등 여러 가지의 것을 들 수 있다. 또한, Ag, Al, Cu, Ga로부터 선택되는 1종 또는 2종 이상의 불순물은 금속 실리사이드에 포획 준위를 도입하기 위해 적합한 원소이다. In 또는 Sb는 표면 준위까지밖에 도입하지 못할 우려가 있다.
또한, 불순물 도프양의 측정은 SIMS(2차 이온 질량 분석법)에 의해 분석할 수 있다. 또한, 불순물 도프양을 바꾼 표준 시료를 복수 제작하고, 검량선을 작성하는 방법도 유효하다. 또한, 사전에 XPS(X선 광전 분광법) 등에 의해, 불순물 원소를 특정하고 나서, SIMS를 행하는 것도 유효하다.
또한, 산소 결손은 1017cm-3 내지 1022cm-3의 범위 내가 바람직하고, 1018㎝-3 내지 1022cm-3의 범위 내가 보다 바람직하다.
여기서 산소 결손이란, 반도체를 구성하는 재료의 결정 격자에 있어서, 결정 격자를 구성하는 산소 원자의 일부가 존재하지 않는 상태를 나타낸다. 캐리어 밀도란, 캐리어로 되는 전자 또는 홀(정공)의 존재량을 나타내는 것이다. P형 반도체에서는 캐리어는 홀, N형 반도체에서는 캐리어는 전자로 된다. 캐리어 밀도는, 상태 밀도와 페르미-디락 분포 함수의 곱으로 구해진다.
산소 결손은 결정 격자의 산소 원자의 결락량을 나타내는 한편, 캐리어 밀도는 전자(또는 홀)의 존재량을 나타내고 있다. 산소 결함과 캐리어 밀도는, 각각 상이한 파라미터이다. 호핑 전도를 나타내면, 산소 결함에 수반하는 격자 변형과 전도 전자로 폴라론을 형성한다. 폴라론에 의해 전도 기구를 발생시키고 있다. 그 때문에, 호핑 전도 특성을 나타냄으로써, 산소 결손량과 캐리어 밀도를 거의 동일한 값으로 할 수 있다.
이 때문에, 호핑 전도가 지배적으로 되는 반도체의 경우, 캐리어 밀도를 측정하면 결손량을 구할 수 있다. 또한, 캐리어 밀도는 SMM 또는 SCM으로 측정할 수 있다. SMM은, 주사형 마이크로파 현미경법(Scanning Microwave Microscopy)을 말한다. 또한, SCM은, 주사형 정전 용량 현미경법(Scanning Capacitance Microscopy)을 말한다.
또한, 불순물 도프양의 측정은, 소정의 불순물량을 도프한 표준 시료를 사용하여 변조 신호(dC/dV)나 마이크로파 반사율의 강도를 비교하는 방법이 좋다. 이때, 미리 도프양을 바꾼 표준 시료를 복수 제작하고, 검량선을 작성해 두는 것이 유효하다. 또한, 불순물 도프재를 사전에 XPS 등으로 특정해 두는 것도 유효하다. 또한, SMM 또는 SCM으로 측정하는 경우에는, 시료 표면을 경면 연마(표면 조도 Ra 0.1㎛ 이하)하고 나서 행하기로 한다.
또한, 깊은 준위의 경우에는, 깊은 준위 과도 분광법(DLTS)을 이용함으로써 직접 준위량을 측정할 수 있다. 쇼트키 다이오드에 역방향의 전압을 인가하여 공핍층을 확장하고, 인가한 전압을 변화시켰을 때의 정전 용량의 응답을 시그널로서 얻는다. 예를 들어, TiO2나 NiO는 화학량론비(TiO2에서는 O/Ti비가 2, NiO에서는 O/Ni비가 1)에서는 절연성이 높다. 한편, 저항률이 감소되어 있는 경우, TiO2에서는 산소 결손이, NiO에서는 Ni 결손이 도입되어 있다고 판단할 수 있다. 이와 같이 하여, 준위량을 측정할 수 있다.
또한, 입계의 양은 결정 사이즈를 조정함으로써 제어할 수 있다. 평균 결정립 직경은, 50nm 이상 1000nm 이하의 범위인 것이 바람직하다. 평균 결정립 직경이 50nm 미만이면, 입계가 지나치게 많아져, 전자ㆍ정공 이동 시에 방해가 되어, 전기 저항이 매우 커진다. 전기 저항이 높으면 방전 시의 전압 드롭이 커져, 전지 용량이나 동작 전압이 저하된다. 또한, 전자ㆍ정공이 이동 시에 지나치게 트랩되어, 이동도는 저하된다고 생각된다. 이동도의 저하는 출력 밀도의 저하로 이어진다. 또한, 평균 결정립 직경이 1000nm(1㎛)를 초과하면, 입계 트랩 효과가 작기 때문에 전지 용량(에너지 밀도)의 향상 효과가 작다. 에너지 밀도와 출력 밀도를 양립하고, 또한 동작 전압을 증대시키기 위해서는 평균 결정립 직경을 50nm 이상 1000nm 이하의 범위로 하는 것이 바람직하다.
또한, 입계의 존재 비율은, 반도체의 결정 사이즈에 의해 결정된다. 반도체의 결정 사이즈는, SEM 또는 TEM에 의한 확대 사진에 의해 확인할 수 있다. 입계에 의한 트랩 준위의 도입은 결정질의 반도체에 유효하다. 그 때문에, 금속 실리사이드, 금속 산화물, 아몰퍼스 실리콘, 결정 실리콘, 다결정 실리콘, 단결정 실리콘 중에서 결정질의 반도체에 적용할 수 있다.
또한, N형 반도체(3)와 P형 반도체(4)의 두께는 특별히 한정되는 것은 아니지만, 0.1㎛ 이상 200㎛ 이하가 바람직하다.
반도체의 두께가 0.1㎛(100nm) 미만으로 얇으면, 캐리어의 발생량이 적기 때문에 에너지 밀도, 즉 중량이나 면적당 전기 용량을 높이기가 곤란해질 우려가 있다. 또한, 200㎛를 초과하여 두꺼우면, 캐리어의 이동 거리가 길어지기 때문에 내부 저항이 증대되고, 방전 시의 전압 드롭이 커질 가능성이 있다. 또한, 급속 충방전 특성이 저하될 우려가 있다. 또한, 전기 용량에 관해서는 에너지 밀도(Wh/kg)로 나타난다. 또한, 급속 충방전 특성은, 출력 밀도(W/kg)로 나타나는 경우가 있다.
또한, N형 반도체(3)에는 전극(5)이 마련되어 있다. 전극(5)은 N형측 전극이라고 칭한다. 또한, P형 반도체(4)에는 전극(6)이 마련되어 있다. 전극(6)은 P형측 전극이라고 칭한다. 도 1에서는 N형 반도체(3) 및 P형 반도체(4)의 단부면에 각각 전극을 마련하고 있다. 전극의 형성 위치는 단부면에 한정되는 것은 아니며, 측면부여도 된다. 또한, 전극(5)은 1개여도 되고, 복수개 마련해도 된다. 마찬가지로, 전극(6)도 1개여도 되고, 복수개 마련해도 된다.
또한, 전극(5) 및 전극(6)은, 구리, 알루미늄 등의 도전성이 좋은 금속 재료가 바람직하다. 또한, ITO(Indium-doped Tin Oxide) 등의 투명 전극이어도 된다.
또한, N형 반도체와 전극의 사이에 제2 절연층 또는 P형 반도체와 전극의 사이에 제3 절연층 중 어느 한쪽 또는 양쪽을 마련한 구조가 바람직하다. 도 2에 제2 절연층 및 제3 절연층을 마련한 구조를 도시하였다. 도면 중, 도면 부호 1은 반도체 고체 전지, 2는 제1 절연층, 3은 N형 반도체, 4는 P형 반도체, 5는 전극(N형측 전극), 6은 전극(P형측 전극), 7은 제2 절연층, 8은 제3 절연층이다.
도 2에서는, 제2 절연층(7)과 제3 절연층(8)의 양쪽을 마련한 구조를 예시하였지만, 어느 한쪽이어도 된다. 즉, 도시하는 구조와 같이 N형 반도체(3)와 전극(5)의 사이에 제2 절연층(7)을 마련함과 함께, P형 반도체(4)와 전극(6)의 사이에 제3 절연층(8)을 마련해도 된다. 한편, N형 반도체(3)와 전극(5)의 사이에 제2 절연층(7)을 마련하고, 제3 절연층(8)을 생략해도 된다. 혹은, P형 반도체(4)와 전극(6)의 사이에 제3 절연층(8)을 마련하고, 제2 절연층(7)을 생략해도 된다.
제2 절연층(7) 및 제3 절연층(8)을 마련하면, 각각 터널 효과를 얻을 수 있다. 터널 효과를 얻음으로써, 고용량화를 얻을 수 있다. 제2 절연층(7)이 없으면, N형 반도체(3)에 축전된 캐리어가 전극(5)으로 흐르기 쉬워져 전기가 모이기 어렵다. 마찬가지로, 제3 절연층(8)이 없으면, P형 반도체(4)에 축전된 캐리어가 전극(6)으로 흐르기 쉬워져 전기가 모이기 어렵다.
또한, 제2 절연층(7) 또는 제3 절연층(8)은, 적어도 한쪽이 막 두께 30nm 이하, 비유전율 50 이하인 것이 바람직하다. 비유전율이 30 이하, 나아가 10 이하인 것이 보다 바람직하다. 막 두께가 30nm를 초과하여 두꺼우면 저항체로 되어 버려 전기를 취출하기 어려워진다. 마찬가지로, 비유전율이 50을 초과하여 크면 이들 절연층에 캐리어가 많이 집중해 버려, 반도체층에 캐리어를 많이 축적하지 못할 우려가 있다.
이 때문에, 제2 절연층(7) 또는 제3 절연층(8)은 막 두께 30nm 이하, 나아가 10nm 이하가 바람직하다. 또한, 막 두께의 하한값은 특별히 한정되는 것은 아니지만, 3nm 이상인 것이 바람직하다. 막 두께가 3nm 미만으로 얇으면 터널 효과가 불충분해지고, 캐리어가 소실되기 쉬워진다. 또한, 비유전율은, 50 이하가 바람직하고, 30 이하가 더욱 바람직하다. 보다 바람직하게는, 비유전율은 10 이하, 나아가 5 이하가 바람직하다. 또한, 비유전율의 하한값은 특별히 한정되는 것은 아니지만, 2 이상이 바람직하다. 비유전율이 2 미만이면 터널 효과가 불충분해질 우려가 있다.
또한, 제2 절연층(7) 또는 제3 절연층(8)의 재질은, 적어도 한쪽이 금속 산화물, 금속 질화물, 절연성 수지로부터 선택되는 1종 또는 2종 이상이 바람직하다. 금속 산화물은, 규소, 알루미늄, 탄탈륨, 니켈, 구리, 철로부터 선택되는 1종 또는 2종 이상의 산화물(복합 산화물을 포함함)이 바람직하다. 또한, 금속 질화물은, 규소, 알루미늄으로부터 선택되는 1종 또는 2종 이상의 질화물(복합 질화물을 포함함)이 바람직하다. 또한, 금속 산질화물이어도 된다. 또한, 절연성 수지여도 된다.
다음으로 동작의 설명을 한다. 도 3에 캐리어(전자 또는 정공)의 움직임의 개략을 도시하였다. 도 3 중, 도면 부호 1은 반도체 고체 전지, 2는 제1 절연층, 3은 N형 반도체, 4는 P형 반도체, 5는 전극(N형측 전극), 6은 전극(P형측 전극), 7은 제2 절연층, 8은 제3 절연층, 9는 전자, 10은 정공, 11은 전원이다. 또한, 도 3은, 반도체 고체 전지의 밴드의 개념도이며, 종방향은 에너지 준위, 횡방향은 거리를 나타낸다.
전원(11)으로부터 전기가 흐르면, N형 반도체(3)에는 전자(9), P형 반도체(4)에는 정공(10)이 발생한다. 캐리어로 되는 전자(9) 및 정공(10)이 모인다. 캐리어를 저류함으로써 축전 상태로 된다. 제1 절연층(2)을 마련함으로써, 축전 후의 전자ㆍ정공의 재결합이 억제된다. 재결합을 억제함으로써, 자기 방전을 억제할 수 있으므로 고용량화할 수 있다.
도 3에 있어서, 반도체층(N형 반도체(3) 및 P형 반도체(4))의 실선의 상측은 전도대 하단, 실선의 하측은 가전자대 상단을 나타낸다. 또한, 전자(9) 또는 정공(10)이 직선형으로 배열된 개소(점선으로 표시)는 페르미 준위를 나타낸다.
충전 시에는, 전도대를 움직이는 전자가 포획 준위로 트랩, 가전자대를 움직이는 정공이 포획 준위로 트랩되게 된다. 또한, 전술한 바와 같이 반도체에 호핑 전도를 도입함으로써, 포획 준위(불순물 준위, 결함 준위)를 통하여 캐리어(전자, 정공)를 전도할 수 있다. 이 때문에, 전도대나 가전자대에 전자나 정공을 재여기시킬 필요가 없고, 내부 저항을 작게 할 수 있다. 이 때문에 출력 밀도가 향상된다. 이에 의해, 급속 충방전 특성을 얻을 수 있다.
또한, 다른 반도체 전지에 보이는 절연 피복된 반도체 미립자를 도포한 막에서는 절연 피막에 의해 방전 시의 캐리어의 이동이 저해되어, 내부 저항이 매우 높아진다. 이에 비해, 실시 형태에 관한 반도체 고체 전지에서는, 반도체 단층을 사용하거나, 각각의 반도체 단층에 깊은 포획 준위를 도입함으로써, 캐리어를 많이 축적할 수 있다. 그 때문에, 방전 시의 캐리어 이동의 저해가 적어져, 내부 저항을 저감시킬 수 있다. 내부 저항을 저감시킴으로써, 전압 드롭을 0.5V, 나아가 0.3V 이하로 억제할 수 있다. 이것은 전지의 동작 전압 증대로 이어진다.
포획 준위가 얕은 위치에 있는 예의 개략을 도 6에 도시한다. 여기서는, 반도체의 밴드 갭을 100이라고 하였을 때, N형 반도체(3)에서는 91 이상 100 이하, P형 반도체(4)에서는 0 이상 9 이하의 범위의 위치에 준위가 있는 예를 도시한다. 도 6에 도시하는 바와 같이, 얕은 준위가 형성되어 있음으로써, 중앙 절연체(제1 절연층(2))로 캐리어(전자 또는 정공)가 집중된다.
포획 준위가 깊은 위치에 있는, 보다 바람직한 예의 개략을 도 7에 도시한다. 여기서는, 반도체의 밴드 갭을 100이라고 하였을 때, N형 반도체(3)에서는 50 이상 90 이하, P형 반도체(4)에서는 10 이상 50 이하의 범위의 위치에 준위가 있는 예를 도시한다. 도 7에 도시하는 바와 같이, 깊은 준위가 형성되어 있음으로써, 중앙 절연체에 대한 캐리어 집중이 억제된다. N형과 P형의 반도체층 단층에 캐리어를 많이 축적할 수 있게 되어, 고용량화할 수 있다. 이상에 의해 고용량화함으로써, 예를 들어 에너지 밀도를 2μWh/㎠ 이상, 나아가 3μWh/㎠ 이상으로 할 수 있다.
이상과 같은 반도체 고체 전지라면, 높은 에너지 밀도와 높은 동작 전압을 갖는 반도체 고체 이차 전지를 제공할 수 있다. 또한, 종래의 Li 이온 이차 전지와 같이 전해액을 사용하지 않아도 되므로 누액의 문제가 발생하지 않는다.
다음으로 제조 방법에 대하여 설명한다. 실시 형태에 관한 반도체 고체 전지는 상기 구성을 갖고 있으면, 그 제조 방법에 대해서는 한정되는 것은 아니지만, 효율적으로 얻기 위한 방법으로서 다음의 것을 들 수 있다.
기판 상에, 전극을 성막한다. 이어서, 필요에 따라, 제2 절연층(또는 제3 절연층)을 성막한다.
이어서, N형 반도체(또는 P형 반도체)를 성막한다. 그 다음에, 제1 절연층, P형 반도체(또는 N형 반도체), 제3 절연층(또는 제2 절연층), 전극을 성막해 간다. 또한, N형 반도체와 P형 반도체는, 어느 쪽을 먼저 성막해도 된다.
또한, 성막 방법은, 화학 기상 성장법(Chemical Layer Deposition; CVD법), 스퍼터링법, 용매에 분산시킨 미립자의 도포 등 여러 가지 성막 방법을 적용할 수 있다. 또한, 성막 공정에서는, 필요에 따라, 기판을 가열해도 되는 것으로 한다. 또한, Ar 분위기, 진공 분위기 등 적절하게 조정하기로 한다.
또한, 산화막 또는 질화막을 형성하는 경우에는, 원자층 퇴적법(Atomic Layer Deposition; ALD법), 열산화법(산화 분위기 중에서의 열처리), 열질화법(질화 분위기 중에서의 열처리) 등을 사용해도 된다.
아몰퍼스 실리콘을 사용하는 경우에는, 스퍼터링법, 진공 증착법, 화학 기상 성장법(CVD법) 등의 성막 방법을 사용할 수 있다. 다결정 실리콘, 결정 실리콘에 대해서는, 상기 방법에 추가하여, 성막 중의 기판 가열, 성막 후의 열처리 등의 방법에 의해 아몰퍼스 실리콘을 결정화시킬 필요가 있다. 예를 들어, 아몰퍼스 실리콘 박막을 성막한 후, 질소 등의 불활성 분위기에서, 또한 600℃ 이상의 온도에서 일정 시간 열처리를 행하면, 다결정 실리콘, 결정 실리콘을 얻을 수 있다. 결정립 직경은, 열처리 온도나 열처리 시간에 의해 제어 가능하다.
또한, 반도체층의 성막 공정에서, 불순물 도프를 행할 때에는, 불순물 원소를 동시 증착하는 방법이 유효하다. 동시 증착의 비율을 조정함으로써, 불순물 도프양, 결국은 불순물 준위량을 제어할 수 있다.
또한, 불순물의 도프는, 성막 중의 가스 도입, 상이한 증착원을 사용한 동시 성막에 의해 불순물을 도프할 수 있다. 예를 들어, CVD법의 경우에는, N형층의 성막에는 모노실란에 인의 수소 화합물인 포스핀(PH3)을 가스로서 혼합하는 것이 바람직하다. P형층의 성막에는 붕소(보론)의 수소 화합물인 디보란(B2H6) 등을 가스로서 혼합하는 것이 바람직하다.
금속 실리사이드를 포함하는 반도체층으로 하는 경우에는, 앞서 설명한 바와 같이 원소비나 도프 원소를 제어함으로써 준위 위치를 제어할 수 있다. 또한, 성막 공정의 성막 레이트를 바꿈으로써, 금속 실리사이드의 조성 어긋남을 형성할 수 있다.
산소나 금속의 결손을 마련하는 방법에는, 예를 들어 진공 성막 등의 성막 중의 산소 분압 제어, 성막 후의 막의 열처리(대기 분위기에서의 어닐, 산화 분위기 가스에 의한 어닐링 등), 전자선ㆍ자외선 조사 등을 들 수 있다.
여기서 성막 중의 산소 제어에서는, 성막 장치에 대한 도입 가스를 불활성 가스와 산소의 혼합 가스로 하여, 산소 분압을 제어하는 것이 바람직하다. 예를 들어, 성막 중의 산소 분압 제어에서는, 출력 0.3kW 이상의 RF 스퍼터링 시에, 기판 가열 온도를 150℃ 이상 280℃ 이하, O2와 Ar의 가스 유량비 O2/Ar을 0.05 이상으로 하는 것이 바람직하다. 출력은 0.5kW 이상 1.0kW 이하의 범위 내가 바람직하다. 또한, 기판 가열 온도는 180℃ 이상 240℃ 이하의 범위 내가 바람직하다. 또한, 가스 유량비 O2/Ar은 0.09 이상 0.20 이하의 범위 내가 바람직하다.
또한, O2 가스 유량은 8sccm 이상이 바람직하다. 또한, Ar 가스 유량은 100sccm 이상이 바람직하다. 예를 들어, NiO층의 경우에는, 스퍼터링 중의 산소 가스가 과잉으로 됨으로써 Ni 금속이 결손되고, Ni1-xO의 금속 결손막이 얻어진다. 또한, RF 스퍼터링의 출력이나 기판 가열 온도가 상기 범위이면, 금속과 산소의 반응을 촉진시킬 수 있다.
구체예로서, 스퍼터링법에서의 TiO2 성막(DC 스퍼터링, 기판 가열 200℃, 출력 1.0kW)이나 NiO 성막(RF 스퍼터링, 기판 가열 200℃, 출력 0.6kW)의 경우, O2와 Ar의 가스 유량비 O2/Ar을 0/120 이상 20/120 이하의 범위 내에서 변화시키면, 저항률이 101Ωㆍ㎝ 이상 107Ωㆍ㎝ 이하의 사이에서 변화한다. TiO2나 NiO는 화학량론비(TiO2에서는 O/Ti비가 2, NiO에서는 O/Ni비가 1)에서는 절연성이 높지만, 저항률이 감소하는 경우, TiO2에서는 산소 결손이, NiO에서는 Ni 결손이 도입되어 있음을 나타내고 있다. 이와 같이 산소량(산소 분압)에 의해, 막 내의 결손을 도입하는 것이 가능하다.
성막 후의 열처리에 의한 결손 도입에는, 예를 들어 다음의 방법이 있다. 예를 들어, 성막 후의 박막에 대하여, 환원 가스 분위기, 또는 산화 가스 분위기나 진공 분위기에서 열처리를 실시하면, 산소 부족에 의해 산소 결손이 도입되거나, 또는 산소 과잉에 의해 금속 결손이 도입된다. 예를 들어, 밴드 갭 약 3.2eV의 TiO2 박막에 대하여, 초고진공에서 가열 처리를 행하면, 전도대 하단으로부터 0.8eV에서 1.0eV 밑의 위치에 산소 결손에 의한 결손 준위를 형성할 수 있다. 다른 예로서, 산소와 질소의 혼합 가스 중에서 600℃ 이상의 온도에서 열처리함으로써, 금속 결손을 마련하는 방법도 들 수 있다.
또한, 산소 결손을 마련하는 경우에는, 반도체층 형성 후에 환원 분위기 중에서 열처리하는 방법이 효과적이다. 또한, 금속 산화물 반도체층의 경우에는, 수소와 질소의 혼합 가스 중에서 600℃ 이상의 온도에서 열처리하는 것이 바람직하다. 또한, 금속 산화물 반도체층의 경우에는, 필요에 따라 성막 후에 네킹 소성을 행하기로 한다. 또한, 네킹 소성을 환원 분위기에서 행하고, 네킹과 산소 결손을 마련하는 공정을 하나로 해도 된다.
전자선 조사 등의 전자선ㆍ자외선 조사에 의한 결손 형성은, 막 표층으로부터 수nm 내지 수백nm 정도라고 하는 막 표면 근방에 결손을 많이 만든다는 특징을 갖는다. 예를 들어, TiO2에 전자선을 조사하면 막 표면 부근의 내핵 정공이 여기하여, O 원소가 양으로 대전된다. 그 결과 Ti 원소와 반발하여, O 원소가 빠져 나가 산소 결손이 생긴다. 이러한 TiO2에 대한 전자선 조사에서는, 밴드 갭 약 3.2eV의 TiO2 박막에 대하여, 전도대 하단으로부터 1.2eV에서 1.4eV 밑의 위치에 결손 준위를 형성할 수 있다.
또한, 산소 결손을 마련하는 경우에는, 금속 산화물분을 환원 분위기 중에서 열처리한 후, 증착 공정을 행해도 된다.
또한, 입계의 양을 조정하기 위해서는, 성막 시의 가열, 성막 레이트, 후속 공정의 열처리 등을 제어하는 것이 바람직하다. 이들을 제어함으로써, 평균 결정립 직경을 제어할 수 있다.
(실시예)
(실시예 1 내지 7)
P형 반도체로서 P형 BaSi2층을 준비하였다. 또한, N형 반도체로서 N형 WO3층을 준비하였다. 또한, 제1 절연층으로서 SiO2층을 준비하였다.
또한, P형 BaSi2층에는, 불순물 도프양이나 입계량을 바꾼 것을 준비하였다. 또한, P형 BaSi2층의 두께는 0.5㎛(500nm)로 통일하였다. 또한, N형 WO3층은 산소 결손량이나 입계량을 바꾼 것을 준비하였다. 또한, N형 WO3층의 두께는 0.5㎛(500nm)로 통일하였다. 이에 의해, 포획 준위의 도입을 조정하였다.
또한, 제1 절연층은, SiO2의 스퍼터링 조건을 바꿈으로써, 막 두께를 바꾼 것을 준비하였다. 또한, SiO2막의 막 밀도는 95％, 비유전율은 3.8로 통일하였다. 여기서 말하는 막 밀도는, 진밀도에 대한 막 밀도이다. 즉, 실시예 1 내지 7에서는, 제1 절연층의 막 밀도를 SiO2의 진밀도의 95％로 통일하였다.
반도체층, 절연층의 면적은 모두 4㎠로 통일하였다. 포획 준위의 위치에 대해서는, 밴드 갭의 폭(Ec-Ev)을 100이라고 하였을 때, 보다 상세하게는, 전도대의 바닥 Ec를 100이라고 하고 가전자대의 정점 Ev를 0이라고 하였을 때의 위치가, P형 반도체에서는 1 내지 3으로 통일, N형 반도체에서는 97 내지 99로 통일되도록 하였다. 여기에 나타내는 준위의 위치는, 앞서 설명한 방법에 의해 동일한 것을 3회 측정하였을 때 얻어지는 최솟값 내지 최댓값의 범위로서 표기한 것이다.
또한, 전극으로서 Al 전극을 마련하였다. 이에 의해 표 1에 나타낸 구조를 갖는 반도체 고체 전지를 제작하였다.
Figure pct00002
(실시예 8 내지 실시예 15)
실시예 2 내지 실시예 5에 관한 반도체 고체 전지에 대하여, 표 2에 나타내는 제2 절연층 및 제3 절연층을 마련하였다. 제2 절연층 및 제3 절연층은, SiO2층으로 하고, 막 밀도 95％, 비유전율 3.8로 통일하였다. 또한, 전극층은 Al층으로 통일하였다.
이에 의해, 실시예 8 내지 15에 관한 반도체 고체 전지를 제작하였다.
Figure pct00003
실시예 1 내지 15에 관한 반도체 고체 전지에 대하여, 에너지 밀도와 전압 드롭을 측정하였다.
에너지 밀도를 측정하기 위해, 충방전 장치를 사용하여 일정 전류로 전압 2.0V까지 충전을 행하고, 연속해서 일정 전류로 0V까지의 방전을 실시하였다. 방전 시의 전기 용량으로부터 반도체 고체 전지의 용량(mAh)을 구하였다.
반도체 고체 전지에 대하여 얻어진 용량과 평균 방전 전압(V)의 곱을 산출하고, 또한 축전부의 중량으로 나눔으로써 Wh/kg로 표시되는 에너지 밀도를 구하였다. 여기서, 축전부의 중량이란, 기판(반도체층의 성막 시에 사용한 기판) 및 전극층을 제외한 반도체층과 절연층의 합계 중량을 나타낸다.
또한, 반도체 고체 전지의 용량(mAh)과 평균 방전 전압(V)의 곱을 산출하고, 또한 축전부의 면적 4㎠로 나눔으로써 μWh/㎠로 표시되는 에너지 밀도를 구하였다. 여기서, 축전부의 면적이란, 기판 및 전극층을 제외한 반도체층과 절연층의 평균 면적을 나타낸다.
전압 드롭의 측정은, 다음과 같이 실시하였다. 우선, 전압원으로 1.5V의 정전압을 50초간 전지에 인가함으로써 충전을 행하였다. 그 직후, 회로 상의 스위치 전환 등에 의해, 전압원과의 접속을 절단하고, 그 대신에 정부하 저항 0.9MΩ을 전지에 직렬로 접속하였다. 전압계에 의해 전지 전압을 모니터하여, 정부하 저항 0.9MΩ 접속 직후의 전압 드롭(V)을 측정하였다.
그 결과를 표 3에 나타낸다.
Figure pct00004
표로부터 알 수 있는 바와 같이, 실시예에 관한 반도체 고체 전지는 에너지 밀도가 향상되고, 전압 드롭이 억제되었다. 또한, 포획 준위량이나 결정자 크기를 제어함으로써, 에너지 밀도가 1.91Wh/kg, 1.25μWh/㎠에 도달하고, 전압 드롭을 0.47V로 할 수 있었다. 또한, 제2 절연층 및 제3 절연층을 마련함으로써, 에너지 밀도가 2.39Wh/kg, 1.63μWh/㎠로까지 되었다.
(실시예 16 내지 22)
P형 반도체로서 P형 BaSi2층을 준비하였다. 또한, N형 반도체로서 N형 BaSi2층을 준비하였다. 또한, 제1 절연층으로서 Si3N4층을 준비하였다.
또한, P형 BaSi2층 및 N형 BaSi2층은, 불순물 도프양이나 입계량을 바꾼 것을 준비하였다. 또한, P형 BaSi2층 및 N형 BaSi2층의 두께는 0.5㎛(500nm)로 통일하였다. 이에 의해, 포획 준위의 도입을 조정하였다.
또한, 제1 절연층은, Si3N4의 스퍼터링 조건을 바꿈으로써, 막 두께를 바꾼 것을 준비하였다. 또한, Si3N4막의 막 밀도는 93％, 비유전율은 7.5로 통일하였다.
반도체층, 절연층의 면적은 모두 4㎠로 통일하였다. 준위 위치에 대해서는, P형 반도체는 1 내지 3, N형 반도체는 97 내지 99로 통일하였다.
또한, 전극으로서 Al 전극을 마련하였다. 이에 의해 표 4에 나타낸 구조를 갖는 반도체 고체 전지를 제작하였다.
Figure pct00005
(실시예 23 내지 실시예 30)
실시예 17 내지 실시예 20에 관한 반도체 고체 전지에 대하여, 표 5에 나타내는 제2 절연층 및 제3 절연층을 마련하였다. 제2 절연층 및 제3 절연층은, Si3N4층으로 하고, 막 밀도 93％, 비유전율 7.5로 통일하였다. 또한, 전극층은 Al층으로 통일하였다.
이에 의해, 실시예 23 내지 30에 관한 반도체 고체 전지를 제작하였다.
Figure pct00006
실시예 16 내지 30에 관한 반도체 고체 전지에 대하여, 에너지 밀도와 전압 드롭을 측정하였다. 측정 방법은 실시예 1과 동일한 방법으로 하였다. 그 결과를 표 6에 나타내었다.
Figure pct00007
표로부터 알 수 있는 바와 같이, 실시예에 관한 반도체 고체 전지는 에너지 밀도가 향상되고, 전압 드롭이 억제되었다. 또한, 포획 준위량이나 결정자 크기를 제어함으로써, 에너지 밀도가 3.07Wh/kg, 1.04μWh/㎠로까지 도달하고, 전압 드롭을 0.46V 이하로 할 수 있었다. 또한, 제2 절연층 및 제3 절연층을 마련함으로써, 에너지 밀도가 3.78Wh/kg, 1.30μWh/㎠로까지 되었다.
(실시예 31 내지 37)
P형 반도체로서 Poly-Si(다결정 실리콘)를 준비하였다. 또한, N형 반도체로서 N형 BaSi2층을 준비하였다. 또한, 제1 절연층으로서 SiO2층을 준비하였다.
또한, P형 Poly-Si층 및 N형 BaSi2층은, 불순물 도프양이나 입계량을 바꾼 것을 준비하였다. 또한, P형 Poly-Si층 및 N형 BaSi2층의 두께는 0.5㎛(500nm)로 통일하였다. 이에 의해, 포획 준위의 도입을 조정하였다.
또한, 제1 절연층은, SiO2의 스퍼터링 조건을 바꿈으로써, 막 두께를 바꾼 것을 준비하였다. 또한, SiO2막의 막 밀도는 95％, 비유전율은 3.8로 통일하였다.
반도체층, 절연층의 면적은 모두 4㎠로 통일하였다. 준위 위치에 대해서는, P형 반도체는 1 내지 3, N형 반도체는 97 내지 99로 통일하였다.
또한, 전극으로서 Al 전극을 마련하였다. 이에 의해 표 7에 나타낸 구조를 갖는 반도체 고체 전지를 제작하였다.
Figure pct00008
(실시예 38 내지 실시예 45)
실시예 32 내지 실시예 35에 관한 반도체 고체 전지에 대하여, 표 8에 나타내는 제2 절연층 및 제3 절연층을 마련하였다. 제2 절연층 및 제3 절연층은, SiO2층으로 하고, 막 밀도 95％, 비유전율 3.8로 통일하였다. 또한, 전극층은 Al층으로 통일하였다.
이에 의해, 실시예 38 내지 45에 관한 반도체 고체 전지를 제작하였다.
Figure pct00009
실시예 31 내지 45에 관한 반도체 고체 전지에 대하여, 에너지 밀도와 전압 드롭을 측정하였다. 측정 방법은 실시예 1과 동일한 방법으로 하였다. 그 결과를 표 9에 나타내었다.
Figure pct00010
표로부터 알 수 있는 바와 같이, 실시예에 관한 반도체 고체 전지는 에너지 밀도가 향상되고, 전압 드롭이 억제되었다. 또한, 포획 준위량이나 결정자 크기를 제어함으로써, 에너지 밀도가 4.71Wh/kg, 1.46μWh/㎠에 달하고, 전압 드롭을 0.50V로 할 수 있었다. 또한, 제2 절연층 및 제3 절연층을 마련함으로써, 에너지 밀도가 6.17Wh/kg, 1.76μWh/㎠로까지 되었다.
또한, N형 반도체 및 P형 반도체의 재질을 변경한 경우에도, 포획 준위를 도입함으로써, 특성이 향상되었다.
(실시예 46 내지 52)
P형 반도체로서 Ni 결손을 도입한 P형 NiO층을 준비하였다. 또한, N형 반도체로서 O 결손을 도입한 N형 TiO2층을 준비하였다. 또한, 제1 절연층으로서 SiON층을 준비하였다.
또한, P형 NiO층에는, Ni 결손량, 준위 위치, 입계량을 바꾼 것을 준비하였다. Ni 결손량 및 준위 위치에 대해서는, 일부의 P형 NiO층의 성막 중의 산소 분압을 제어함으로써, Ni 결함에 의한 준위를 마련하였다. 또한, P형 NiO층의 두께는 0.5㎛(500nm)로 통일하였다. 또한, N형 TiO2층은 O 결손량, 준위 위치, 입계량을 바꾼 것을 준비하였다. O 결손 및 준위 위치에 대해서는, 일부의 N형 TiO2층의 성막 중의 산소 분압을 제어함으로써, O 결함에 의한 준위를 마련하였다. 또한, N형 TiO2층의 두께는 0.5㎛(500nm)로 통일하였다.
또한, 제1 절연층은, SiON의 스퍼터링 조건을 바꿈으로써, 막 두께를 바꾼 것을 준비하였다. 또한, SiON막의 막 밀도는 90％, 비유전율은 7.3으로 통일하였다.
또한, TiO2층측의 부전극으로서 Au/Ti를 사용하고, NiO층측의 정전극으로서 ITO를 사용하였다. 반도체층, 절연층의 면적은 모두 4㎠로 통일하였다. 준위 위치에 대해서는, 표 10에 나타내는 범위로 되도록 하였다. 표 10에 나타내는 준위의 위치는, 동일한 것을 3회 측정하였을 때 얻어지는 최솟값 내지 최댓값의 범위로서 표기한 것이다. 이에 의해 표 10에 나타낸 구조를 갖는 반도체 고체 전지를 제작하였다.
Figure pct00011
(실시예 53 내지 실시예 60)
실시예 46 내지 실시예 52에 관한 반도체 고체 전지에 대하여, 표 11에 나타내는 제2 절연층 및 제3 절연층을 마련하였다. 제2 절연층 및 제3 절연층은, SiON층으로 하고, 막 밀도 90％, 비유전율 7.3으로 통일하였다. 또한, 전극층은 TiO2층측의 부전극으로서 Au/Ti, NiO층측의 정전극으로서 ITO로 통일하였다.
이에 의해, 실시예 53 내지 60에 관한 반도체 고체 전지를 제작하였다.
Figure pct00012
(비교예 1)
다음과 같이 하여, 금속 산화물 반도체 재료와 절연 재료를 혼합한 박막을 사용하여, 반도체 고체 전지를 제작하였다. 지방산 티타늄과 실리콘 오일을 용매에 혼합하고 교반하여 제작한 도포액을 스핀 코트하여, 충전층(1㎛)을 형성하였다. 건조한 후에 350℃에서 30분 가열하고, TiO2와 실리콘의 혼합막을 얻었다. 또한, 파장 254nm, 강도 20mW/㎠의 자외선 조사를 약 40분간 행하고, 포획 준위를 도입하였다. 충전층의 상부에 블록층 NiO(150nm)를 성막하였다. 정부 전극 모두에 ITO를 사용하고, 충전층이나 블록층의 면적은 4㎠로 하였다. 이와 같이 하여, 비교예 1로서의 반도체 고체 전지를 제작하였다.
실시예 46 내지 60과 비교예 1에 관한 반도체 고체 전지에 대하여, 에너지 밀도와 전압 드롭을 측정하였다. 측정 방법은 실시예 1과 동일한 방법으로 하였다. 그 결과를 표 12에 나타내었다.
Figure pct00013
표로부터 알 수 있는 바와 같이, 실시예 47 내지 51, 53 내지 60에 관한 반도체 고체 전지는 비교예 1과 비교하여 에너지 밀도가 향상되고, 전압 드롭을 억제할 수 있었다. 또한, 깊은 포획 준위를 도입함으로써, 에너지 밀도가 3.12Wh/kg 이상, 2.4μWh/㎠로까지 도달하고, 전압 드롭을 0.35V로까지 억제할 수 있었다. 실시예 1 내지 45와 비교해도, 축전부의 면적을 4㎠로 통일시켜 구한 μWh/kg의 에너지 밀도를 향상시킬 수 있었다. Wh/kg 단위의 에너지 밀도에 대해서는, 실시예 1 내지 45와 비교하면 최대 성능값이 떨어지는 것도 있다. 이것은, 사용한 반도체 재료, 절연층 재료의 차이로부터 막 밀도에 차가 생겼기 때문이라고 생각된다.
또한, 도 8에 실시예 49에 있어서의 전압 드롭을 측정하였을 때의 방전 곡선을 도시하였다. 방전 곡선을 도시하는 도 8의 그래프에서는, 횡축이 시간을 나타내고, 종축이 전지 전압을 나타낸다. 횡축에 나타내는 시간에서는, 방전 개시 시, 즉 전지의 접속을 전압원(1.5V의 정전압)과의 접속으로부터 정부하 저항(0.9MΩ)과의 접속으로 전환한 시점을 제로로 하였다. 도 8에 도시하는 바와 같이, 방전 개시 시(시간: 0sec)에 전지 전압이 1.5V로부터 1.01V로 급속하게 저하된다. 전압의 저하량을 전압 드롭 D라고 나타낸다.
도 8로부터 알 수 있는 바와 같이, 전압 드롭 D가 억제되면, 방전 개시 직후부터의 동작 전압을 높일 수 있다. 이것은 전지 용량을 높게 하는 것으로도 이어진다. 또한, 실시예 53 내지 60에 나타내는 바와 같이, 제2 절연층 및 제3 절연층을 마련함으로써, 에너지 밀도가 3.99Wh/kg, 3.12μWh/㎠로까지 달하였다.
(실시예 61 내지 67)
P형 반도체로서 Fe/Si의 조성비를 제어한 P형 β-FeSi2층을 준비하였다. 또한, N형 반도체로서 N형 TiO2층을 준비하였다. 또한, 제1 절연층으로서 HfO2층을 준비하였다.
P형 β-FeSi2층은, Fe 타깃과 Si 타깃을 사용한 공증착에 의해 형성하였다. 또한, 공증착은 Fe:Si=1:2 또는 Fe:Si=1:2.25로 증착 레이트를 조정하고, 포밍 가스 중에서, 800℃, 5분간의 열처리를 행하였다. 이에 의해 Fe/Si 조성비, 준위 위치, 입계량을 바꾼 것을 준비하였다. 또한, P형 β-FeSi2층의 두께는 0.5㎛(500nm)로 통일하였다.
N형 TiO2층은 O 결손량, 준위 위치, 입계량을 바꾼 것을 준비하였다. N형 TiO2층은 일부, 진공 분위기 중에서 열처리함으로써, O 결함에 의한 준위를 마련하였다. 또한, N형 TiO2층의 두께는 0.5㎛(500nm)로 통일하였다.
또한, 제1 절연층은, HfO2의 스퍼터링 조건을 바꿈으로써, 막 두께를 바꾼 것을 준비하였다. 또한, HfO2막의 막 밀도는 95％, 비유전율은 25.0으로 통일하였다.
또한, TiO2층측의 부전극으로서 Au/Ti를 사용하고, β-FeSi2층측의 정전극으로서 ITO를 사용하였다. 반도체층, 절연층의 면적은 모두 4㎠로 통일하였다. 준위 위치에 대해서는, 표 13에 나타내는 범위로 되도록 하였다. 이에 의해 표 13에 나타낸 구조를 갖는 반도체 고체 전지를 제작하였다.
Figure pct00014
실시예 61 내지 67에 관한 반도체 고체 전지에 대하여, 에너지 밀도와 전압 드롭을 측정하였다. 측정 방법은 실시예 1과 동일한 방법으로 하였다. 그 결과를 표 14에 나타내었다.
Figure pct00015
표로부터 알 수 있는 바와 같이, 실시예 62 내지 66에 관한 반도체 고체 전지는 에너지 밀도가 향상되고, 전압 드롭이 억제되었다. 또한, 포획 준위를 깊은 준위로 도입함으로써, 에너지 밀도가 2.09Wh/kg, 2.04μWh/㎠로까지 도달하고, 전압 드롭을 0.33V로까지 억제할 수 있었다.
(실시예 68 내지 74)
P형 반도체로서 P형 a-Si:H를 준비하였다. 또한, N형 반도체로서 N형 TiO2층을 준비하였다. 또한, 제1 절연층으로서 HfO2층을 준비하였다.
또한, P형 a-Si:H층은 디보란(B2H6) 가스를 사용한 플라스마 CVD법에 의해 성막하고, 불순물 도프양, 준위 위치, 입계량을 바꾼 것을 준비하였다. 또한, P형 a-Si:H층 및 N형 TiO2층의 두께는 0.5㎛(500nm)로 통일하였다.
N형 TiO2층은, 다음과 같이 하여 TiO2 반도체에 O 결함에 의한 준위를 마련하였다. 실시예 68 및 69에서는, 성막 후의 어닐링에 의해 산소 결손을 마련하였다. 실시예 70 내지 74에서는, N형 TiO2층의 표면을 레이저 처리함으로써, 표층 부근에만 O 결함에 의한 준위를 마련하였다.
또한, 제1 절연층은, SiO2의 스퍼터링 조건을 바꿈으로써, 막 두께를 바꾼 것을 준비하였다. 또한, HfO2막의 막 밀도는 95％, 비유전율은 25로 통일하였다.
또한, TiO2층측의 부전극으로서 Au/Ti를 사용하고, a-Si:H층측의 정전극으로서 ITO를 사용하였다. 반도체층, 절연층의 면적은 모두 4㎠로 통일하였다. 준위 위치에 대해서는, 표 15 및 표 16에 나타내는 범위로 되도록 하였다. 이에 의해 표 15, 16에 나타낸 구조를 갖는 반도체 고체 전지를 제작하였다.
Figure pct00016
Figure pct00017
실시예 68 내지 74에 관한 반도체 고체 전지에 대하여, 에너지 밀도와 전압 드롭을 측정하였다. 측정 방법은 실시예 1과 동일한 방법으로 하였다. 그 결과를 표 17에 나타내었다.
Figure pct00018
표로부터 알 수 있는 바와 같이, 실시예 69 내지 73에 관한 반도체 고체 전지는 에너지 밀도가 향상되고, 전압 드롭이 억제되었다. 또한, 포획 준위를 깊은 준위로 도입함으로써, 에너지 밀도가 5.74Wh/kg, 2.88μWh/㎠에 달하고, 전압 드롭을 0.37V까지 억제할 수 있었다.
(실시예 75 및 76)
실시예 4의 N형 반도체층을 실시예 49의 N형 반도체층으로 치환한 반도체 고체 전지를 실시예 75로서 제작하였다. 또한, 실시예 4의 P형 반도체층을 실시예 49의 P형 반도체층으로 치환한 반도체 고체 전지를 실시예 76으로서 제작하였다.
실시예 75 및 76에 관한 반도체 고체 전지에 대하여, 에너지 밀도와 전압 드롭을 측정하였다. 측정 방법은 실시예 1과 동일한 방법으로 하였다. 그 결과를 표 18에 나타내었다.
Figure pct00019
표로부터 알 수 있는 바와 같이, 실시예 75 및 76에 관한 반도체 고체 전지는 에너지 밀도가 향상되고, 전압 드롭이 억제되었다. N형 반도체층 및 P형 반도체층 중 어느 한층만 포획 준위 위치를 깊게 함으로써도 에너지 밀도 향상, 전압 드롭 억제를 확인할 수 있었다.
또한, 제1 절연층, 제2 절연층, 제3 절연층을 제어함으로써 특성이 향상되었다. 또한, N형 반도체 및 P형 반도체의 재질을 바꾸었다고 해도 포획 준위를 도입함으로써, 특성이 향상되었다.
이상에 설명한 적어도 하나의 실시 형태 및 실시예에 따르면, N형 반도체와 P형 반도체와 제1 절연층을 포함하고, 제1 절연층이 N형 반도체와 P형 반도체의 사이에 마련되어 있는 반도체 고체 전지가 제공된다. 이 반도체 고체 전지는, 높은 에너지 밀도를 갖고 있으며, 또한 전압 드롭이 적다.
이상, 본 발명의 몇 개의 실시 형태를 예시하였지만, 이들 실시 형태는, 예로서 제시한 것이지, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경 등을 행할 수 있다. 이들 실시 형태나 그의 변형예는, 발명의 범위나 요지에 포함됨과 함께, 특허청구범위에 기재된 발명과 그의 균등의 범위에 포함된다. 또한, 상술한 각 실시 형태는, 서로 조합하여 실시할 수 있다.

Claims (12)

  1. N형 반도체와 P형 반도체의 사이에 제1 절연층을 마련한, 반도체 고체 전지.
  2. 제1항에 있어서,
    상기 제1 절연층은 막 두께가 3nm 이상 30㎛ 이하, 또한 비유전율이 50 이하인, 반도체 고체 전지.
  3. 제2항에 있어서,
    상기 제1 절연층의 비유전율이 10 이하인, 반도체 고체 전지.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 절연층은 막 밀도가 진밀도의 60％ 이상인, 반도체 고체 전지.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 N형 반도체 및 상기 P형 반도체 중 적어도 한쪽은, 금속 실리사이드, 금속 산화물, 아몰퍼스 실리콘, 결정 실리콘, 다결정 실리콘, 단결정 실리콘으로 이루어지는 군으로부터 선택되는 1종을 포함하는, 반도체 고체 전지.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 N형 반도체 또는 상기 P형 반도체는, 전자 또는 정공의 포획 준위를 도입하고 있는, 반도체 고체 전지.
  7. 제6항에 있어서,
    상기 N형 반도체는, 상기 N형 반도체에 있어서의 밴드 갭을 100이라고 하였을 때, 50 이상 90 이하의 범위에 상기 전자의 포획 준위가 도입되어 있는, 반도체 고체 전지.
  8. 제6항 또는 제7항에 있어서,
    상기 P형 반도체는, 상기 P형 반도체에 있어서의 밴드 갭을 100이라고 하였을 때, 10 이상 50 이하의 범위에 상기 정공의 포획 준위가 도입되어 있는, 반도체 고체 전지.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 N형 반도체 및 상기 P형 반도체에 각각 전극이 마련되어 있는, 반도체 고체 전지.
  10. 제9항에 있어서,
    상기 N형 반도체와 상기 전극의 사이에 제2 절연층이 마련되어 있거나, 또는 상기 P형 반도체와 상기 전극의 사이에 제3 절연층이 마련되어 있거나, 또는 상기 N형 반도체와 상기 전극의 사이에 상기 제2 절연층이 마련되어 있음과 함께 상기 P형 반도체와 상기 전극의 사이에 상기 제3 절연층이 마련되어 있는, 반도체 고체 전지.
  11. 제10항에 있어서,
    상기 제2 절연층 및 상기 제3 절연층 중 적어도 한쪽은 막 두께가 30nm 이하, 또한 비유전율이 50 이하인, 반도체 고체 전지.
  12. 제11항에 있어서,
    상기 제2 절연층 및 상기 제3 절연층 중 적어도 한쪽의 비유전율이 10 이하인, 반도체 고체 전지.
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