JP2021097151A - 半導体固体電池 - Google Patents

Abstract

【課題】 エネルギー密度を向上させた半導体固体電池を提供する。【解決手段】 Ｎ型半導体層とＰ型半導体層の間に絶縁層を具備した半導体固体電池において、Ｐ型半導体層と絶縁層の界面のＰ型半導体層には突起部を具備していることを特徴とする。また、Ｐ型半導体層の突起部は断面構造において底辺部の長さが平均１０ｎｍ以上１００nm以下であることが好ましい。また、Ｐ型半導体層の突起部は断面構造において高さの平均が１０ｎｍ以上１００ｎｍ以下であることが好ましい。【選択図】 図１

Description

実施形態は、半導体固体電池に関する。

近年、電気機器の普及、省エネの観点から電気を効率的に活用することが求められている。これに伴い、電気を充放電できる二次電池の開発が進められている。二次電池としては、Ｌｉイオン二次電池、鉛蓄電池、ニッケル水素蓄電池など様々なものが開発されている。例えば、特開２００１−３３８６４９（特許文献１）にはＬｉ複合酸化物を正極活物質に使ったＬｉイオン二次電池が開示されている。Ｌｉイオン二次電池は、小型化も可能であることから電器機器の電池として活用されている。
一方、Ｌｉイオン二次電池は、電解液を介してＬｉイオンを出し入れする構造である。そのため、電解液を必須とした電池である。鉛蓄電池やニッケル水素蓄電池も同様に電解液を必須とした電池である。電解液が漏れると火災や爆発の原因となる。このため、Ｌｉイオン二次電池では、液漏れを起こさないように密閉構造をとっている。しかしながら、長期使用による劣化、電器機器の使い方、使用環境によって液漏れが発生してしまうといった問題が生じていた。
このような液漏れによる不具合を無くすために半導体固体電池の開発が進められている。半導体固体電池はエネルギー準位に電子を捕獲し充電を行うものである。全固体の二次電池とすることができるため、電解液を使う必要がない。
半導体固体電池としては、国際公開第２０１８／１１７２３５号公報（特許文献２）が例示される。

特開２００１−３３８６４９号公報 国際公開第２０１８／１１７２３５号公報

特許文献２の半導体固体電池は、Ｎ型半導体層、絶縁層、Ｐ型半導体層の３層構造を有している。特許文献２の半導体固体電池では、Ｎ型半導体層に電子の捕獲準位の導入、Ｐ型半導体層に正孔の捕獲準位の導入を行っている。これにより、特許文献２では、電圧ドロップの抑制ができている。その一方で、容量の向上には限界があった。
本発明は、このような問題に対処するためのものであり、高容量化が可能な半導体固体電池を提供するためのものである。

実施形態にかかる半導体固体電池は、Ｎ型半導体層とＰ型半導体層の間に絶縁層を具備した半導体固体電池において、Ｐ型半導体層と絶縁層の界面のＰ型半導体層には突起部を具備していることを特徴とするものである。

Ｐ型半導体層と絶縁層の界面のＰ型半導体層に突起部を具備させることにより、容量を向上させることができる半導体固体電池を提供するものである。

実施形態にかかる半導体固体電池の一例を示す図。 Ｐ型半導体層と絶縁層の界面の一例を示す図。 突起部の一例を示す図。

実施形態にかかる半導体固体電池は、Ｎ型半導体層とＰ型半導体層の間に絶縁層を具備した半導体固体電池において、Ｐ型半導体層と絶縁層の界面のＰ型半導体層には突起部を具備していることを特徴とするものである。
図１に、実施形態にかかる半導体固体電池の一例を示した。また、図２には、Ｐ型半導体層と絶縁層の界面の一例を示した。図中、１は半導体固体電池、２はＮ型半導体層、３はＰ型半導体層、４は絶縁層、５は表側電極、６は裏側電極、７は基板、８は突起部、である。
Ｎ型半導体層２、絶縁層４およびＰ型半導体層３の３層構造を有している。また、Ｎ型半導体層２には表側電極５が設けられている。また、Ｐ型半導体層３には裏側電極６が設けられている。また、裏側電極６は基板７上に設けられている。図１では、Ｎ型半導体層２を表側にしたが、Ｎ型とＰ型の積層順は逆であってもよい。

また、Ｐ型半導体層と絶縁層の界面のＰ型半導体層には突起部を具備していることを特徴としている。図２に例示したように、Ｐ型半導体層３には突起部８が設けられている。突起部８はＰ型半導体でできている。
Ｐ型半導体層３に突起部８を設けることにより、電池の容量を上げることができる。これは、突起部８が存在することにより電界集中が生じるためである。突起部８が存在することにより、突起部８からホール注入が生じ易くなるためである。突起部８から注入されたホールはＮ型半導体層２と絶縁層４の界面に集まっていく。これにより電界集中が起きる。
また、Ｐ型半導体層の突起部は断面構造において底辺部の長さが平均１０ｎｍ以上１００nm以下であることが好ましい。また、Ｐ型半導体層の突起部は断面構造において高さの平均が１０ｎｍ以上１００ｎｍ以下であることが好ましい。

図３に突起部の一例を示した。図中、Ｗは突起部の底辺部の長さ、Ｔは突起部の高さ、である。絶縁層４とＰ型半導体層３の積層構造を厚さ方向に断面を観察するものとする。断面観察は、ＴＥＭ（透過型電子顕微鏡）を用いるものとする。ＴＥＭにて、２０００００倍の拡大写真を撮影する。拡大写真に写るＰ型半導体層３上にある突起部８の幅を突起部の底辺部の幅Ｗとする。また、突起部８の底辺部から垂直に伸ばした長さを突起部８の高さＴとする。
底辺部の幅Wが１０ｎｍ以上かつ高さＴが１０ｎｍ以上のものを突起部８としてカウントする。幅Ｗおよび高さＴが１０ｎｍ未満と小さいものは突起部としての効果が不十分であるためである。幅Ｗおよび高さＴが１０ｎｍ以上の突起部８を任意の１０個の平均値を、突起部８の底辺部の幅Ｗ、高さＴとする。

また、Ｐ型半導体層３の突起部８は断面構造において底辺部の長さＷの平均が１０ｎｍ以上１００nm以下であることが好ましい。突起部８の底辺部の長さＷの平均が１０ｎｍ未満であると、突起部を設ける効果は不足する可能性がある。また、底辺部の長さＷの平均が１００ｎｍを超えると、Ｐ型半導体層３と絶縁層４の間に空隙が形成されてしまう可能性がある。空隙が出来てしまうと、絶縁破壊が起きてしまう。このため、突起部８の底辺部の長さＷの平均は１０ｎｍ以上１００ｎｍ以下、さらには２０ｎｍ以上８０ｎｍ以下が好ましい。

また、Ｐ型半導体層３の突起部８は断面構造において高さＴの平均は１０ｎｍ以上１００ｎｍ以下であることが好ましい。突起部８の底辺部から垂直に伸ばした長さが突起部８の高さＴとなる。突起部８の高さＴの平均が１０ｎｍ未満であると、突起部を設ける効果は不足する可能性がある。また、底辺部の高さＴの平均が１００ｎｍを超えると、Ｐ型半導体層３と絶縁層４の間に空隙が形成されてしまう可能性がある。このため、突起部８の底辺部の高さＴの平均は１０ｎｍ以上１００ｎｍ以下、さらには２０ｎｍ以上８０ｎｍ以下が好ましい。

また、Ｐ型半導体層３と絶縁層４の界面のＰ型半導体層３の算術平均粗さＳａは０．５ｎｍ以上５ｎｍ以下であることが好ましい。また、Ｐ型半導体層３と絶縁層４の界面のＰ型半導体層３の最大高さＳｚは１０ｎｍ以上１００ｎｍ以下であることが好ましい。
算術平均粗さＳａは、算術平均粗さＲａを面に拡張したものである。最大高さＳｚは、最大高さＲｚを面に拡張したものである。ＳａおよびＳｚの測定はＩＳＯ２５１７８に準じて行うものとする。測定面積は２μｍ×２μｍとする。
算術平均粗さＳａおよび最大高さＳｚは、凹凸を面でとらえたパラメータである。前述の突起部８の底辺部の長さＷおよび高さＴは、突起部８を二次元でとらえたものである。それに対し、ＳａおよびＳｚは、凹凸を３次元でとらえたものである。３次元でとらえるため、突起部８同士の隙間の凹凸も考慮した値となる。
Ｐ型半導体層３の算術平均粗さＳａは０．５ｎｍ以上５ｎｍ以下であるということは、突起部８がある個所とない箇所が存在していることを示している。つまり、突起部８の間隔で存在することを示している。Ｓａが０．５ｎｍ未満では、突起部８の数が少ない可能性がある。突起部８の数が少ないと、突起部８を設ける効果が不十分となる可能性がある。また、Ｓａが５ｎｍを超えると、突起部８の数が多すぎる可能性がある。突起部８が部分的に密集すると、Ｐ型半導体層３と絶縁層４の界面に空隙ができる可能性がある。このため、Ｓａは０．５ｎｍ以上５ｎｍ以下、さらには１ｎｍ以上３ｎｍ以下が好ましい。

また、Ｓｚの範囲１０ｎｍ以上１００ｎｍ以下は、突起部８の高さＴの範囲と同じである。このことは、突起部８同士の間に大きな凹部がないことを示している。大きな凹部が存在すると、Ｐ型半導体層３と絶縁層４の界面に空隙が出来易くなる。このため、Ｓｚは１０ｎｍ以上１００ｎｍ以下、さらには２０ｎｍ以上８０ｎｍ以下が好ましい。また、Ｓｚと突起部８の高さＴの差異が２０ｎｍ以下であることが好ましい。Ｓｚと突起部高さＴの差が小さいということは、突起部８同士の間に大きな凹部がないことを示している。なお、Ｓｚと高さＴは、どちらが大きくてもよい。つまり、｜Ｓｚ−突起部高さＴ｜≦２０ｎｍ、であることを示している。
ＳａおよびＳｚの測定は、原子間力顕微鏡のＡＦＭ像を用いるものとする。ＡＦＭ像を用いて、ＩＳＯ２５１７８に準じて行うものとする。なお、ＡＦＭ像を得られないときは、突起部８の高さＴ方向に、任意の断面を５か所のＴＥＭ写真を撮影する。ＴＥＭ写真からＳａおよびＳｚを求めてもよいものとする。

また、突起部は界面の長さ１μｍあたり、１個以上存在することが好ましい。また、突起部は界面の長さ１μｍあたり、３０個以下存在することが好ましい。突起部８が存在することにより、電界集中を発生させることができる。その一方で、突起部８は界面に空隙を生じさせる原因となる。そのため、存在個数を安定させることが好ましい。界面の長さ１μｍあたりの個数を１個以上３０個以下にすることにより、界面における電界集中の均質化を図ることができる。電界集中の均質化を図ることができ、さらに容量を向上させることができる。

また、突起部８は断面構造が三角形状であることが好ましい。断面構造が三角形状になることにより、ホールが放出し易くなる。断面構造が三角形状であるということは、先端に行くに従って細くなった形状を有している。突起部８の先端が細くなることにより、界面に空隙が形成され難くなる。このため、断面構造が三角形状とは先端が細くなっている形状を示す。先端が細くなっていれば、側面は直線状に限らず、曲面（砲弾型）形状になっていてもよい。断面構造は、前述のＴＥＭ写真を用いて観察するものとする。

また、Ｎ型半導体層またはＰ型半導体層の少なくとも一方は、金属酸化物、金属シリサイド、アモルファスシリコン、多結晶シリコン、結晶シリコン、単結晶シリコンのいずれか１種であることが好ましい。
Ｎ型半導体およびＰ型半導体の両方がこれらの材料から選択される１種から、単独で形成されていることがより好ましい。Ｎ型半導体およびＰ型半導体の材料は、同じであってもよく、異なっていてもよい。上記の材料の中でも、Ｎ型半導体の材料およびＰ型半導体の材料を金属シリサイド及び金属酸化物の何れかとすることがより好ましい。

Ｎ型半導体３は電子をキャリアとする。また、Ｐ型半導体４は正孔をキャリアとする。Ｎ型半導体３、第一の絶縁層２、Ｐ型半導体４の積層構造をとることにより、蓄電後の電子・正孔の再結合を抑制することができる。電子・正孔の再結合を抑制すると、自己放電を抑制できるので半導体固体電池の高容量化を成し得ることができる。
また、高容量化のためには、半導体層の電子また正孔の量を適正化する必要がある。金属シリサイド、金属酸化物、アモルファスシリコン、多結晶シリコン、結晶シリコン、単結晶シリコンは、キャリアとなる電子また正孔の量を制御し易い。また、Ｎ型半導体３とＰ型半導体４は不純物ドープや欠損導入によりキャリアの量を制御可能である。
また、金属シリサイドは、バリウムシリサイド（ＢａＳｉ_２）、鉄シリサイド（ＦｅＳｉ_２）、マグネシウムシリサイド（ＭｇＳｉ_２）、マンガンシリサイド（ＭｎＳｉ_１．７）、ゲルマニウムシリサイド（ＳｉＧｅ）、ニッケルシリサイド（ＮｉＳｉ_２）から選ばれる１種が好ましい。また、金属酸化物は、酸化タングステン（ＷＯ_３）、酸化モリブデン（ＭｏＯ_２、ＭｏＯ_３）、酸化チタン（ＴｉＯ_２）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）、酸化銅（Ｃｕ_２Ｏ）、酸化カドミウム（ＣｄＯ）、酸化アルミニウム（Ａｌ_２Ｏ_３）から選ばれる１種が好ましい。

また、Ｎ型半導体またはＰ型半導体は、電子または正孔の捕獲準位を多数導入していることが好ましい。捕獲準位とは、電子または正孔を捕獲するエネルギー準位のことであり、トラップ準位とも呼ぶ。また、捕獲準位は１０^１７ｃｍ^−３〜１０^２２ｃｍ^−３の範囲内であることが好ましく、１０^１８ｃｍ^−３〜１０^２２ｃｍ^−３の範囲内であることがより好ましい。捕獲準位としては、不純物準位、欠陥準位がある。不純物準位は不純物のドープにより元素を置換することにより得られる準位である。不純物のドープ量を調整することにより制御できる。また、欠陥準位は元素の欠損により生じる準位である。金属酸化物であれば酸素欠損や金属欠損を設けることにより得られる準位である。
金属シリサイドであれば不純物ドープや組成ずれを設けることにより、欠陥準位を得られる。また、アモルファスシリコン、多結晶シリコン、結晶シリコン、単結晶シリコンは、粒界にキャリアをトラップすることができる。これにより、トラップ準位（捕獲準位）を導入することができる。

上記のように、不純物ドープ、欠損（欠陥）、粒界による電子・正孔の捕獲準位を導入することができる。また、これらは１種であってもよいし、２種以上を組合せてもよい。
なお、Ｎ型半導体におけるキャリアは電子であるため、Ｎ型半導体に導入される捕獲準位は、電子の捕獲準位である。同様に、Ｐ型半導体におけるキャリアは正孔であるため、Ｐ型半導体に導入される捕獲準位は、正孔の捕獲準位である。Ｎ型半導体およびＰ型半導体の何れか一方に捕獲準位が導入されていてもよい。或いは、Ｎ型半導体とＰ型半導体の両方に捕獲準位が導入されていてもよい。
また、Ｐ型半導体層３は金属酸化物からなることが好ましい。金属酸化物は、後述するようにスパッタ条件を制御することにより突起部のサイズを調整し易いためである。

また、Ｎ型半導体層２またはＰ型半導体層３は厚さが０．１μｍ以上であることが好ましい。厚さが０．１μｍ未満（１００ｎｍ未満）であると、キャリアの発生量が少ないため、エネルギー密度の向上が困難となる可能性がある。また、Ｎ型半導体層２またはＰ型半導体層３は厚さの上限は特に限定されるものではないが、２００μｍ以下が好ましい。２００μｍを超えて厚いと、キャリアの移動距離が長くなり内部抵抗が増大する可能性がある。このため、Ｎ型半導体層２またはＰ型半導体層３の厚さは０．１μｍ以上２００μｍ以下が好ましい。

また、絶縁層は、金属酸化物、金属窒化物、絶縁性樹脂から選ばれる１種または２種以上が好ましい。金属酸化物は、珪素、アルミニウム、タンタル、ニッケル、銅、鉄から選ばれる１種または２種以上の酸化物（複合酸化物含む）が好ましい。また、金属窒化物は、珪素、アルミニウムから選ばれる１種または２種以上の窒化物（複合窒化物含む）が好ましい。また、金属酸窒化物であってもよい。また、絶縁性樹脂であってもよい。
また、絶縁層４は３０μｍ以下であることが好ましい。絶縁層４が３０μｍを超えて厚いと、体積が増大し、エネルギー密度の低下につながる可能性がある。また、絶縁層の下限値は特に限定されるものではないが、３０ｎｍ以上であることが好ましい。絶縁層の厚さが１０ｎｍ未満であると、突起部８が絶縁層４を突き抜けてしまう可能性がある。このため、絶縁層４は突起部８の高さＴの最大値よりも３倍以上厚いことが好ましい。

また、表側電極５と裏側電極６は、金（Ａｕ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）などの導電性のよい金属材料が好ましい。また、ＩＴＯ（Ｉｎｄｉｕｍ−ｄｏｐｅｄ Ｔｉｎ Ｏｘｉｄｅ）などの透明電極材料であってもよい。また、これらの材料を組合わせた多層構造であってもよい。
また、表側電極５はＮ型半導体層２表面の全部または一部に設けることができる。また、裏側電極６はＰ型半導体層４表面の全部または一部に設けることができる。また、Ｎ型半導体層２表面に設けた電極を表面電極５としたが、Ｎ型とＰ型は逆であってもよい。基板７に近い方の半導体層に設けられた電極を裏側電極６、基板７に遠い方の半導体層に設けられた電極を表側電極５とする。
また、基板７は、絶縁性基板を用いるものとする。絶縁性基板としては、ガラス基板、セラミックス基板、樹脂基板などが挙げられる。

以上のような半導体固体電池では、P型半導体層３と絶縁層４の界面において、P型半導体層３に突起部８を具備している。突起部８を具備することにより、突起部８に電解集中を発生させることができる。これにより、正孔注入が可能となり、半導体固体電池の高容量化を成しえることができる。高容量化した半導体固体電池は、エネルギー密度が２．０Ｗｈ／ｋｇ以上にすることができる。また、Ｎ型半導体層／絶縁層／Ｐ型半導体層を同じ材料および厚さで作製した半導体固体電池では、突起部を設けることにより、エネルギー密度を１．２倍以上にすることができる。

次に、半導体固体電池の製造方法について説明する。実施形態にかかる半導体固体電池は上記構成を有していれば、その製造方法については特に限定されるものではないが、歩留まり良く得るための方法として次のものが挙げられる。

製造工程は図１の半導体固体電池を例にとって説明する。
まず、基板７を用意する。基板７は絶縁性基板である。絶縁性基板としては、ガラス基板、セラミックス基板、樹脂基板が挙げられる。また、基板は電極材料と反応しないものが好ましい。また、成膜プロセス中に変形や変質しないものが好ましい。このような観点からすると、ガラス基板またはセラミックス基板が好ましい。

基板７に裏側電極６を設ける工程を行う。裏側電極６は、金（Ａｕ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）などの導電性のよい金属材料が好ましい。また、ＩＴＯ（Ｉｎｄｉｕｍ−ｄｏｐｅｄ Ｔｉｎ Ｏｘｉｄｅ）などの透明電極材料であってもよい。また、これらの材料を組合わせた多層構造であってもよい。スパッタ法などの成膜プロセスにより電極を設けるものとする。

次に、Ｐ型半導体層３を成膜プロセスを用いて形成する。
成膜プロセスは、化学気相成長法（Chemical Layer Deposition；ＣＶＤ法）、スパッタ法、溶媒に分散させた微粒子の塗布など様々な成膜方法を適用することができる。また、成膜工程では、必要に応じ、基板を加熱してもよいものとする。また、Ａｒ雰囲気、真空雰囲気など適宜調整するものとする。
また、酸化膜または窒化膜を形成する場合は、原子層堆積法（Atomic Layer Deposition；ＡＬＤ法）、熱酸化法（酸化雰囲気中での熱処理）、熱窒化法（窒化雰囲気中での熱処理）などを用いても良い。
アモルファスシリコンを用いる場合は、スパッタリング法、真空蒸着法、化学気相成長法（CVD法）などの成膜方法を用いることができる。多結晶シリコン、結晶シリコンについては、上記手法に加え、成膜中の基板加熱、成膜後の熱処理などの手法によりアモルファスシリコンを結晶化させる必要がある。例えば、アモルファスシリコン薄膜を成膜した後、窒素等の不活性雰囲気で、かつ６００℃以上の温度で一定時間熱処理を行うと、多結晶シリコン、結晶シリコンを得ることができる。結晶粒径は、熱処理温度や熱処理時間によって制御可能である。

また、半導体層の成膜工程にて、不純物ドープを行うときは、不純物元素を同時蒸着する方法が有効である。同時蒸着の割合を調整することにより、不純物ドープ量、つまりは不純物準位量を制御することができる。
また、不純物のドープは、成膜中のガス導入、異なる蒸着源を用いた同時成膜によって不純物をドープできる。例えば、ＣＶＤ法の場合は、Ｎ型層の成膜にはモノシランにリンの水素化合物であるフォスフィン（ＰＨ_３）をガスとして混合することが好ましい。Ｐ型層の成膜には硼素（ボロン）の水素化合物であるジボラン（Ｂ_２Ｈ_６）などをガスとして混合することが好ましい。
金属シリサイドからなる半導体層とする場合は、先に説明したとおり元素比やドープ元素を制御することで準位位置を制御できる。また、成膜工程の成膜レートを変えることにより、金属シリサイドの組成ずれを形成することができる。
酸素や金属の欠損を設ける方法には、例えば、真空成膜などの成膜中の酸素分圧制御、成膜後の膜の熱処理（大気雰囲気でのアニール、酸化雰囲気ガスによるアニールなど）、電子線・紫外線照射などが挙げられる。

ここで成膜中の酸素制御では、成膜装置への導入ガスを不活性ガスと酸素の混合ガスにし、酸素分圧を制御することが好ましい。例えば、成膜中の酸素分圧制御では、出力０．３ｋＷ以上のＲＦスパッタ時に、基板加熱温度を１５０℃以上２８０℃以下、Ｏ_２とＡｒのガス流量比Ｏ_２／Ａｒを０．０５以上とすることが好ましい。出力は０．５ｋＷ以上１．０ｋＷ以下の範囲内が好ましい。また、基板加熱温度は１８０℃以上２４０℃以下の範囲内が好ましい。また、ガス流量比Ｏ_２／Ａｒは０．０９以上０．２０以下の範囲内が好ましい。
また、Ｏ_２ガス流量は８ｓｃｃｍ以上が好ましい。また、Ａｒガス流量は１００ｓｃｃｍ以上が好ましい。例えば、ＮｉＯ層の場合は、スパッタ中の酸素ガスが過剰となることでＮｉ金属が欠損し、Ｎｉ_1-xＯの金属欠損膜が得られる。また、ＲＦスパッタの出力や基板加熱温度が上記範囲であれば、金属と酸素の反応を促進することができる。

また、Ｐ型半導体層３の算術平均粗さＳａを０．５ｎｍ以上５ｎｍ以下になるように成膜することが好ましい。また、Ｐ型半導体層３の最大高さＳｚが１０ｎｍ以上１００ｎｍ以下になるように成膜することが好ましい。また、成膜後のＰ型半導体層３のＳａおよびＳｚの両方が前述の範囲内であることが好ましい。
また、Ｐ型半導体層３のＳａおよびＳｚの制御には、Ｐ型半導体層３を構成する成分の融点に合わせた基板温度を制御することが好ましい。また、成膜中のアルゴンガスの分圧を制御することが好ましい。
スパッタリング法により得られる膜の構造変化のモデルとしてＴｈｏｒｎｔｏｎのゾーンモデルがある。このゾーンモデルでは基板温度が一定のときに緻密な膜となっている。同様に、圧力が一定のときは、基板温度が高い方が緻密な膜が得られている。突起部８を有するＰ型半導体層３を製造するためには、ＴｈｏｒｎｔｏｎのゾーンモデルのＺＯＮＥ−Ｉの領域でスパッタリングすることが有効である。緻密なスパッタ膜を得るにはＺＯＮＥ−Ｔの領域でスパッタしている。ＺＯＮＥ−Ｉの領域でスパッタすることにより、隙間の広い柱状構造を有する膜を製造することができる。

ＺＯＮＥ−Ｉにするには、Ｐ型半導体層３を構成する成分の融点に合わせた基板温度、成膜中のアルゴンガスの分圧を制御することが好ましい。Ｐ型半導体層３を構成する成分の融点をＴｍ、成膜中の基板温度をＴｓ、成膜中のアルゴンガスの分圧をＰ_Ａｒ、成膜中の雰囲気圧力をＰとする。Ｔｈｏｒｎｔｏｎのゾーンモデルは、縦軸はＰ_Ａｒ／Ｐ、横軸はＴｓ／Ｔｍによりゾーンを求めることができる。
例えば、Ｐ型半導体層３としてＮｉＯ（酸化ニッケル）を用いるときを使って説明する。ＮｉＯの融点Ｔｍは１９８４℃となる。Ｔｍは酸素欠損の有無を考慮する必要は無く、構成成分の代表値（理論値）を適用するものとする。成膜中の雰囲気の圧力Ｐ＝１Ｐａ、成膜中のアルゴンガスの分圧Ｐ_Ａｒを０．４Ｐａとすると、Ｐ_Ａｒ／Ｐ＝０．４となる。このとき、ＺＯＮＥ−Ｉの範囲内にするには、Ｔｓ／Ｔｍ≦０．１１であることが必要である。つまり、成膜中の基板温度Ｔｓを２１８℃以下にする必要がある。なお、Ｔｓ／Ｔｍの下限値は特に限定されるものではないが、０．０５以上が好ましい。Ｔｓ／Ｔｍが小さいと、酸素欠損を設ける工程と同一行程で行うことが難しくなる。
ＺＯＮＥ−Ｉの範囲内になるように、Ｔｓ、Ｔｍ、Ｐ_Ａｒ、Ｐを調製することにより、突起部を有するＰ型半導体層を製造することができる。また、Ｐ型半導体層３は初期段階をＺＯＮＥ−Ｔの条件で成膜したのち、ＺＯＮＥ−Ｉの条件で成膜する方法を行ってもよい。
また、前述のように、成膜中のガス流量比Ｏ_２/Ａｒなどを調製することにより、酸素欠損を有し、かつ突起部を有するＰ型半導体層を製造することができる。また、ここではＰ型半導体層３としてＮｉＯを使ったものを例示したが他の材料を用いる場合は、その材料の融点に合わせて条件を変えることができる。

次に、絶縁層４を形成する工程を行うものとする。絶縁層４は、金属酸化物、金属窒化物、絶縁性樹脂から選ばれる１種または２種以上が好ましい。また、絶縁層４についても成膜プロセスを用いて形成するものとする。成膜プロセスとしては、スパッタ法やＣＶＤ法などが挙げられる。

次に、Ｎ型半導体層２を設ける工程を行うものとする。Ｎ型半導体層２を設ける工程は、Ｐ型半導体層３と同じ成膜プロセスが適用できる。また、Ｐ型半導体のキャリアはホール（正孔）となる。また、Ｎ型半導体のキャリアは電子となる。Ｎ型となるように、成膜プロセスを適用するものとする。
次に、表側電極５を設ける工程を行う。表側電極５を設ける工程は、裏側電極６と同様の成膜プロセスを適用することができる。

以上の工程により、半導体固体電池を作製することができる。また、必要に応じ、半導体固体電池を樹脂モールドしたり、ケースに収納したりするものとする。

（実施例）
（実施例１〜５、比較例１〜２）
Ｐ型半導体層としてＮｉＯ、絶縁層としてＳｉＯＮ、Ｎ型半導体層としてＴｉＯ_２の３層構造を有する半導体固体電池を用意した。各層はスパッタリング法により作製した。ＮｉＯ層は厚さ０．３μｍ、ＳｉＯＮ層は厚さ０．３μｍ、ＴｉＯ_２層は厚さ０．３μｍに統一した。また、半導体層および絶縁層の面積は４ｃｍ^２に統一した。
また、スパッタリング工程は、ガラス基板上にＩＴＯ電極を設け、その上にＮｉＯ層を設けた。ＮｉＯ層は、高純度Ｎｉスパッタリングターゲットを用いて、酸素含有雰囲気中でスパッタして成膜したものである。なお、実施例にかかるものはＴｈｏｒｎｔｏｎのゾーンモデルのＺＯＮＥ−Ｉを満たす条件とした。また、比較例１および比較例２はＺＯＮＥ−Ｔを満たす条件とした。なお、実施例および比較例にかかるＮｉＯ層はＮｉ欠損量を５×１０^１８ｃｍ^−３とした。
次に、ＳｉＯＮ層を設けた。次に、高純度Ｔｉスパッタリングターゲットを用いてＴｉＯ_２層を設けた。ＴｉＯ_２層は酸素欠損量５×１０^１８ｃｍ^−３とした。ＴｉＯ_２層上にＡｕ／Ｔｉ電極層を設けた。この工程により、実施例および比較例にかかる半導体固体電池を作製した。
また、ＮｉＯ層を形成するスパッタ条件は表１に示した通りである。また、ＮｉＯ層を形成後、ＡＦＭ像を撮影し、Ｐ型半導体層の算術平均粗さＳａ、最大高さＳｚを測定した。

次に、各半導体固体電池の任意の断面をＴＥＭ観察し、突起部について観察した。ＴＥＭ観察は、２０００００倍の拡大写真を用いた。拡大写真に写る突起の中で底辺部の幅Ｗが１０ｎｍ以上かつ高さＴが１０ｎｍ以上のものを突起部としてカウントした。突起部１０個の平均値を幅Ｗの平均値、高さＴの平均値とした。また、界面の長さ１μｍあたりの突起部の個数を求めた。なお、比較例１および比較例２は幅Wおよび高さＴが１０ｎｍ以上の突起部が観察されなかった。このため、比較例は幅Ｗおよび高さＴが２ｎｍ以上１０ｎｍ未満のものをカウントした。その結果を表2に示す。

表から分かる通り、実施例にかかる半導体固体電池はＰ型半導体層と絶縁層の界面に突起部が観察された。それに対し、比較例のものは幅Ｗおよび高さＴが小さな突起部が観察された。
次に、実施例および比較例にかかる半導体固体電池のエネルギー密度を測定した。エネルギー密度を測定するために、充放電装置を用いて５０μAの一定電流で６０秒間の充電を行い、連続して５μAの一定電流で０Ｖまでの放電を実施した。放電時の電気容量から半導体固体電池の容量（ｍＡｈ）を求めた。半導体固体電池について得られた容量と平均放電電圧（Ｖ）との積を算出し、さらに蓄電部の重量で除すことでエネルギー密度（Ｗｈ／ｋｇ）を求めた。ここで、蓄電部の重量とは、基板および電極を除く、Ｎ型半導体層／絶縁層／Ｐ型半導体層の３層構造の重量である。
その結果を表３に示す。

表から分かる通り、実施例にかかる半導体固体電池はエネルギー密度が向上した。同じ材料、同じ厚さで構成された比較例１および比較例２と比べてエネルギー密度が向上していることから、突起部を設ける効果が得られていることが分かる。また、突起部のサイズや個数をを制御することにより、エネルギー密度が向上することが分かった。

以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１…半導体固体電池
２…Ｎ型半導体層
３…Ｐ型半導体層
４…絶縁層
５…表側電極
６…裏側電極
７…基板
８…突起部
Ｔ…突起部の高さ
Ｗ…突起部の底辺長さ

Claims (10)

1. Ｎ型半導体層とＰ型半導体層の間に絶縁層を具備した半導体固体電池において、Ｐ型半導体層と絶縁層の界面のＰ型半導体層には突起部を具備していることを特徴とする半導体固体電池。
2. Ｐ型半導体層の突起部は断面構造において底辺部の長さが平均１０ｎｍ以上１００nm以下であることを特徴とする請求項１記載の半導体固体電池。
3. Ｐ型半導体層の突起部は断面構造において高さの平均が１０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１ないし請求項２のいずれか１項に記載の半導体固体電池。
4. Ｐ型半導体層と絶縁層の界面のＰ型半導体層の算術平均粗さＳａは０．５ｎｍ以上５ｎｍ以下であることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体固体電池。
5. Ｐ型半導体層と絶縁層の界面のＰ型半導体層の最大高さＳｚは１０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体固体電池。
6. 突起部は断面構造が三角形状であることを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体固体電池。
7. 突起部は界面の長さ１μｍあたり、１個以上存在することを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体固体電池。
8. 突起部は界面の長さ１μｍあたり、３０個以下存在することを特徴とする請求項１ないし請求項７のいずれか１項に記載の半導体固体電池。
9. Ｎ型半導体層またはＰ型半導体層の少なくとも一方は、金属酸化物、金属シリサイド、アモルファスシリコン、多結晶シリコン、結晶シリコン、単結晶シリコンのいずれか１種であることを特徴とする請求項１ないし請求項８のいずれか１項に記載の半導体固体電池。
10. Ｎ型半導体層またはＰ型半導体層は厚さが０．１μｍ以上であることを特徴とする請求項１ないし請求項９のいずれか１項に記載の半導体固体電池。

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