WO2018056232A1 - 光電変換素子及び固体撮像装置 - Google Patents

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Definitions

  • the present invention relates to a photoelectric conversion element and a solid-state imaging device in which a plurality of photoelectric conversion elements are arranged as unit pixels, and more particularly to a wide dynamic range photoelectric conversion element and a solid-state imaging device.
  • the signal charge accumulated in the accumulation unit via one MOS transistor has a sensitivity 10 times that of the signal charge accumulated in the accumulation unit via the other MOS transistor,
  • the dynamic range can be increased.
  • a high-sensitivity imaging device having a high-speed response capable of imaging a fast-moving object and a wider dynamic range.
  • the present invention provides a high-sensitivity photoelectric conversion element having a simple structure, a wide dynamic range, and high-speed response characteristics capable of imaging a fast-moving object, and a unit of the photoelectric conversion element.
  • An object is to provide a solid-state imaging device in which unit pixels are periodically arranged as pixels.
  • a second charge accumulation region of the second conductivity type transferring a first signal charge from the surface buried region to the first charge accumulation region in a first time, and in a second time shorter than the first time Transfer second signal charge from surface buried region to second charge storage region It is summarized in that a photoelectric conversion element is repeated a plurality of times in one frame.
  • the second aspect of the present invention is: (a) a first conductivity type substrate region; and (b) a second conductivity type surface embedding selectively buried above the substrate region and forming a photodiode with the substrate region. And (c) a first charge accumulation of a second conductivity type that accumulates a first signal charge generated by a photodiode embedded in the vicinity of the surface buried region above the base region and transferred from the surface buried region (D) a second charge of the second conductivity type that stores the second signal charge generated by the photodiode embedded in the base region and transferred from the surface buried region, spaced apart from the first charge storage region A plurality of unit pixels each having an accumulation region are arranged, and in each of the unit pixels, the first signal charge is transferred from the surface buried region to the first charge accumulation region at a first time, and the first signal charge is shorter than the first time. Second charge accumulation region from surface buried region in 2 hours And summarized in that a solid-state imaging device are repeated a plurality of times
  • a high-sensitivity photoelectric conversion element having a high-speed response characteristic that has a simple structure, a wide dynamic range, and a fast moving object that can be imaged, and a unit pixel as a unit pixel. It is possible to provide a solid-state imaging device in which pixels are periodically arranged.
  • FIG. 1 is a schematic plan view illustrating an outline of a layout on a semiconductor chip of a solid-state imaging device according to a first embodiment of the present invention. It is a typical top view (top view) explaining the outline of the photoelectric conversion element concerning a 1st embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating an outline of the photoelectric conversion element according to the first embodiment viewed from a cross section taken along a dashed line in G 0 -G 1 -G 2 -G 3 -G 4 of FIG.
  • FIG. 3 is a schematic cross-sectional view illustrating an outline of the photoelectric conversion element according to the first embodiment viewed from a cross section taken along the alternate long and short dash line of H 0 -H 1 -H 2 -H 3 -H 4 in FIG.
  • FIG. 5A is a diagram illustrating the waveform of the first signal charge driving pulse applied to the first select gate electrode of the photoelectric conversion element according to the first embodiment
  • FIG. 6 is a diagram for explaining a waveform of a second signal charge driving pulse applied to the second selection gate electrode of the photoelectric conversion element according to the first embodiment for explaining the relationship with FIG.
  • FIG. 5C is a timing chart of the output of the first charge accumulation region of the photoelectric conversion element according to the first embodiment for explaining the relationship with FIG.
  • FIG. 5A and FIG. These are the timing charts of the output of the 2nd charge storage area
  • 6 is a timing chart illustrating a method for reading signal charges in first and second charge storage regions of the photoelectric conversion element according to the first embodiment.
  • FIG. 7A is a diagram for explaining a signal charge reading method according to the first comparative example
  • FIG. 7B is a second comparative example for explaining the relationship with FIG. 7A.
  • FIG. 7C illustrates a signal charge reading method according to a third comparative example for explaining the relationship with FIG. 7A and FIG. 7B.
  • FIG. 7D is a diagram for explaining the signal charge reading method of the photoelectric conversion element according to the first embodiment for explaining the relationship with FIG. 7A to FIG. 7C. It is. It is a typical top view (top view) explaining the outline of the photoelectric conversion element which concerns on the modification of 1st Embodiment. It is a typical top view (top view) explaining the outline of the photoelectric conversion element which concerns on the 2nd Embodiment of this invention.
  • FIG. 10A is a schematic diagram for explaining an outline of the photoelectric conversion element according to the second embodiment viewed from a cross section taken along the alternate long and short dash line of G 0 -G 1 -G 2 -G 3 -G 4 in FIG. FIG.
  • FIG. 10B is a corresponding depletion potential distribution when 3.3 V is applied to the selection gate electrode
  • FIG. 10C is an application of ⁇ 1 V to the selection gate electrode. This is a corresponding depletion potential distribution. It is the elements on larger scale of the area
  • FIG. 13A is a schematic diagram for explaining an outline of the photoelectric conversion element according to the second embodiment viewed from a cross section taken along a dashed line of H 0 -H 1 -H 2 -H 3 -H 4 in FIG. FIG.
  • FIG. 13B is a corresponding depletion potential distribution when 3.3 V is applied to the selection gate electrode
  • FIG. 13C is a case where ⁇ 1 V is applied to the selection gate electrode. This is a corresponding depletion potential distribution.
  • FIG. 14A shows the corresponding three-dimensional depletion potential distribution when ⁇ 1V is applied to the selection gate electrode
  • FIG. 14B shows the correspondence when 3.3V is applied to the selection gate electrode. This is a three-dimensional depletion potential distribution.
  • FIG. 15A is a diagram illustrating the waveform of a signal charge driving pulse applied to the selection gate electrode of the photoelectric conversion element according to the second embodiment
  • FIG. 15B is a diagram illustrating FIG. FIG.
  • FIG. 15C is a timing chart of the output of the first charge storage region of the photoelectric conversion element according to the second embodiment
  • FIG. 15C is a second diagram illustrating the relationship with FIG. It is a timing chart of the output of the 2nd charge storage area
  • the regions, members, components, etc. which are defined as the “first conductivity type” or “second conductivity type” and defined as the conductivity type, are all made of semiconductor.
  • the conductivity type is selected in the reverse relationship, and the first conductivity type is n-type.
  • the second conductivity type may be p-type.
  • the solid-state imaging device (two-dimensional image sensor) according to the first embodiment of the present invention includes a pixel array unit (X 11 to X 1m ; X 21 to X 2m ;...; X n1 to It is integrated X nm) and the peripheral circuit portion (104,105,106,107,108) on the same semiconductor chip.
  • a horizontal shift register 106 is provided along the pixel rows X 11 to X 1m ; X 21 to X 2m ;... X n1 to X nm on the lower side of the pixel array section.
  • a timing generation circuit 104 is connected to the vertical shift register (vertical driver circuit) 105 and the horizontal shift register 106.
  • FIG. 7 is a diagram illustrating an example of a planar structure of a pixel that functions as a pixel circuit within each of the pixels X 11 to X 1m ; X 21 to X 2m ;... X n1 to X nm of the solid-state imaging device according to the first embodiment. It is shown in 2.
  • a surface-embedded region 33 a that functions as a light-receiving cathode region (charge generation region) is shown as a rectangular region.
  • the surface buried region 33a is a second conductivity type (n-type) surface buried region 33a surrounded by the first conductivity type (p-type) base region 32 (see FIGS. 3 and 4).
  • the pixel receives an optical signal incident through the aperture portion of the light shielding plate 51, and photoelectrically converts the optical signal into a first signal charge and a second signal charge other than the first signal charge.
  • the “first signal charge” is a signal charge whose transfer is controlled by the first selection gate electrode 16 constituting the first path selection mechanism shown in FIG. 2, and the “second signal charge” is the second path selection. This is a signal charge whose transfer is controlled by the second selection gate electrode 14 constituting the mechanism. Details of the definitions of “first signal charge” and “second signal charge” will be described later with reference to FIG.
  • the pixel X ij in the pixel array unit is sequentially scanned by the timing generation circuit 104, the horizontal shift register 106, and the vertical shift register (vertical driver circuit) 105 shown in FIG. 1, to the first signal charge and the second signal charge of the pixel signal. Sorting and accumulation, reading after sorting and accumulation, and electronic shutter operation are executed. That is, in the solid-state imaging device according to the first embodiment of the present invention, the first signal charge driving pulse SG1 for driving the first selection gate electrode 16 and the second driving for the second selection gate electrode 14 in one frame.
  • the signal charge drive pulse SG2 multiple times complementary, pixel X 11 ⁇ X 1 m of the pixel array unit; transmitting from X n1 ⁇ X nm in the vertical shift register 105; X 21 ⁇ X 2m; .
  • the first signal charge is accumulated in the first charge accumulation region (first charge accumulation diode) SD1 shown in FIG. 2 by the first signal charge drive pulse SG1, and the second signal charge is changed by the second signal charge drive pulse SG2.
  • the charge is accumulated in the two charge accumulation region (second charge accumulation diode) SD2.
  • the pixel array section is scanned in the vertical direction in units of pixel rows X 11 to X 1m ; X 21 to X 2m ;...
  • the pixel signals read from the vertical signal lines B 1 , B 2 , B 3 ,..., B j ,..., B m are correlated with the correlated double sampling circuits CDS 1 , CDS 2 , CDS 3 , .., Noise is canceled in CDS m , and AD conversion is performed in analog / digital conversion circuits ADC 1 , ADC 2 , ADC 3 ,..., ADC m of signal processing circuit 108 and then output to horizontal shift register 106. Is done.
  • Correlated double sampling circuit CDS1 includes an input capacitor C1 is one electrode to the vertical signal line B 1 is connected, the integral capacitor C2 having one electrode connected to the other electrode of the input capacitor C1, the input capacitance C1 And a differential amplifier 109 having one input terminal connected to the other electrode. The other input terminal of the differential amplifier 109 is grounded. The other electrode of the integration capacitor C ⁇ b> 2 is connected to the output terminal of the differential amplifier 109. In the differential amplifier 109, a switch S1 capable of short-circuiting one input terminal and the output terminal of the differential amplifier 109 is connected in parallel to the differential amplifier 109.
  • the correlated double sampling circuits CDS 2 , CDS 3 ,..., CDS m have the same configuration as the correlated double sampling circuit CDS 1 shown in FIG.
  • a first selection gate electrode 16 and a second selection gate electrode 14 having an insulated gate structure are arranged on the lower left side of the surface buried region 33a on the planar pattern shown in FIG.
  • a two-path selection mechanism is configured.
  • a voltage applied to the first selection gate electrode 16 induces a charge transfer channel on the surface of the semiconductor region 32 (see FIG. 3) defining a charge transfer path immediately below the first selection gate electrode 16, so that the pixel
  • the generated first signal charge is transferred downward when viewed in the plane pattern shown in FIG.
  • a pixel is generated by inducing a charge transfer channel on the surface of a semiconductor region 32 (see FIG. 3) that defines a charge transfer path immediately below the second select gate electrode 14 by a voltage applied to the second select gate electrode 14.
  • the second signal charge is transferred in the left direction when viewed in the plane pattern shown in FIG.
  • the second conductivity type (n-type) overlaps the lower left region of the surface buried region 33 a and is adjacent to the first selection gate electrode 16 and the second selection gate electrode 14.
  • a guide area (internal guide area) 35a is arranged.
  • the guide region 35a has a function of guiding the first signal charge and the second signal charge from the surface buried region 33a to the first selection gate electrode 16 and the second selection gate electrode 14 that respectively constitute a path selection mechanism.
  • the first charge storage region (charge storage diode) SD1 for temporarily storing the first signal charge transferred by the first select gate electrode 16 has a polygonal shape (in FIG. 2).
  • first selection gate electrode 16 are arranged below the first selection gate electrode 16 as a stepped decagon having four steps.
  • a first transfer gate electrode 12 adjacent to the first charge accumulation region SD1 and a second opposite to the first charge accumulation region SD1 via the first transfer gate electrode 12 are provided.
  • a first charge readout region 61 of a conductivity type (n + type) is arranged.
  • first charge readout region 61 On the further left side of the first charge readout region 61, there is provided a reset gate electrode 13 and a reset drain region 62 of the second conductivity type (n + type) facing the first charge readout region 61 via the reset gate electrode 13. Is arranged.
  • the first charge readout region 61, the reset gate electrode 13, and the reset drain region 62 form a MOS transistor that serves as a reset transistor. All the control signals R are set to the high (H) level for the respective reset gate electrodes 13, the charges accumulated in the first charge reading region 61 are discharged to the reset drain region 62, respectively, and the first charge reading region 61 is reset. To do.
  • a second charge storage region (charge storage diode) SD2 for storing the second signal charge transferred by the second select gate electrode 14 is formed on the left side of the second select gate electrode 14 with a polygon (4 in FIG. 2). It is arranged as a stepped tetragon having stepped steps).
  • a second transfer gate electrode 15 adjacent to the second charge accumulation region SD2 and the second charge accumulation region SD2 via the first transfer gate electrode 15 are provided.
  • Opposing second charge type (n + type) second charge readout regions 63 are arranged.
  • Figure 3 is a G 0 -G 1 -G 2 -G 3 is a cross-sectional structure viewed from a cross-section along the dashed line of -G 4, p + -type semiconductor substrate 31 of the pixel shown in FIG. 2, A p-type base region 32 disposed on the semiconductor substrate 31 by epitaxial growth, an n-type surface buried region 33a selectively buried in a part of the upper portion of the base region 32, and a surface buried region 33a An n-type guide region 35a selectively embedded in a part of the upper portion is shown.
  • FIG. 3 illustrates the case where an epitaxial growth substrate in which a p-type substrate region 32 epitaxially grown on the semiconductor substrate 31 is used as the “first conductivity type substrate region”, but instead of using an epitaxial growth substrate.
  • a semiconductor substrate of the first conductivity type may be employed as the “first conductivity type substrate region”.
  • the surface embedded region 33a is embedded in the upper portion of the base region 32 and functions as a light receiving cathode region (charge generation region).
  • the surface buried region 33a and a part of the base region 32 directly below the surface buried region 33a constitute a photodiode PD.
  • a part of the substrate region 32 located immediately below the surface buried region 33a functions as a “light receiving anode region (charge generation region)”.
  • Carriers (electrons) generated in the light receiving anode region are injected into a part of the surface buried region 33 a immediately above the base region 32.
  • a p + type pinning layer 38 is disposed on the surface buried region 33a.
  • the p + -type pinning layer 38 is a layer that suppresses the generation of carriers on the surface in the dark, and is used as a preferable layer for reducing dark current. In applications (applications) where dark current is not a problem, the p + -type pinning layer 38 may be omitted from the structure.
  • the n-type first well region 34a is spaced apart from the surface buried region 33a and the guide region 35a, and has a polygonal shape as shown in FIG. It arrange
  • An n-type first potential gradient forming region 33b is arranged in a part of the upper portion of the first well region 34a corresponding to the polygonal (right-angled octagonal) planar pattern of FIG. 2, and the first potential gradient forming region 33b.
  • An n-type first external guide region 35b is arranged on the upper portion of the polygonal pattern so as to overlap the polygonal plane pattern.
  • a p-type first embedded accumulation region 36a is arranged corresponding to a polygonal plane pattern.
  • a first charge accumulation region SD1 is configured by an overlapping region of the first well region 34a, the first potential gradient forming region 33b, and the first external guide region 35b.
  • a first charge reading region 61 and a reset drain region 62 that constitute a reset transistor are disposed in a part of the upper portion of the base region 32.
  • the gate insulating film 11 is disposed on the p + type pinning layer 38 and the base region 32.
  • the gate insulating film 11 is preferably a silicon oxide film (SiO 2 film), but an insulating gate structure of an insulated gate transistor (MIS transistor) using various insulating films other than the silicon oxide film (SiO 2 film). May be made.
  • MIS transistor insulated gate transistor
  • an ONO film composed of a three-layered film of silicon oxide film (SiO 2 film) / silicon nitride film (Si 3 N 4 film) / silicon oxide film (SiO 2 film) may be used.
  • At least one element of strontium (Sr), aluminum (Al), magnesium (Mg), yttrium (Y), hafnium (Hf), zirconium (Zr), tantalum (Ta), and bismuth (Bi) is contained.
  • An oxide containing, silicon nitride containing these elements, or the like can be used as the gate insulating film 11.
  • the first selection gate electrode 16 for transferring the first signal charge from the surface buried region 33a to the first charge accumulation region SD1 is disposed on the gate insulating film 11 on the right side of the first charge accumulation region SD1.
  • a first transfer gate electrode 12 for transferring the first signal charge from the first charge accumulation region SD1 to the first charge readout region 61 is disposed on the gate insulating film 11 on the left side of the first charge accumulation region SD1.
  • a reset gate electrode 13 is disposed on the gate insulating film 11 on the base region 32 on the left side of the first transfer gate electrode 12 so as to be separated from the first transfer gate electrode 12.
  • the gate electrode 13 and the reset drain region 62 constitute a reset transistor.
  • the first charge readout region 61 is connected to a gate electrode of a signal readout transistor (amplification transistor) MAi constituting the voltage readout buffer amplifier 71.
  • the drain electrode of the signal readout transistor (amplification transistor) MAi is connected to the power supply VDD, and the source electrode is connected to the drain electrode of the pixel selection switching transistor MSi.
  • the source electrode of the switching transistor MSi for pixel selection is connected to a vertical signal line B j, the selection control signal S is a vertical shift register of the horizontal line to the gate electrode (vertical driver circuit) 105 (see FIG. 1.) Given.
  • the selection control signal S When the selection control signal S is set to a high (H) level, the switching transistor MSi is turned on, and a current corresponding to the potential of the first charge accumulation region SD1 amplified by the signal read transistor (amplification transistor) MAi is a vertical signal. Flows on line Bj .
  • the impurity density of the base region 32 serving as the charge generation region is lower than the impurity density of the semiconductor substrate 31. That is, the semiconductor substrate 31 has an impurity density of about 4 ⁇ 10 17 cm ⁇ 3 or more and about 1 ⁇ 10 19 cm ⁇ 3 or less, and the base region 32 serving as a charge generation region has an impurity density of about 6 ⁇ 10 11 cm ⁇ 3 or more. About 2 ⁇ 10 16 cm ⁇ 3 or less is preferable.
  • the semiconductor substrate 31 is a silicon (Si) substrate having an impurity density of about 4 ⁇ 10 17 cm ⁇ 3 or more and about 5 ⁇ 10 18 cm ⁇ 3 or less, and the base region 32 is an impurity density of about 1 ⁇ 10 12 cm ⁇ 3 or more. If the Si epitaxial growth layer 32 is about 2 ⁇ 10 15 cm ⁇ 3 or less, a normal CMOS process can be adopted.
  • the Si substrate 31 having an impurity density of about 8 ⁇ 10 17 cm ⁇ 3 or more and about 3 ⁇ 10 18 cm ⁇ 3 or less, an impurity density of about 1 ⁇ 10 13 cm ⁇ 3 or more, 1.5 ⁇ 10
  • a Si epitaxial growth layer 32 of about 15 cm ⁇ 3 or less is preferable because it is easily available on the market.
  • the thickness of the Si epitaxial growth layer 32 may be about 4 ⁇ m to 20 ⁇ m, preferably about 6 ⁇ m to 10 ⁇ m.
  • the surface embedded region 33a employs an impurity density value of about 1 ⁇ 10 15 cm ⁇ 3 or more and about 1 ⁇ 10 17 cm ⁇ 3 or less, typically about 5 ⁇ 10 16 cm ⁇ 3.
  • the thickness can be about 0.1 ⁇ m to 3 ⁇ m, preferably about 0.5 ⁇ m to 1.5 ⁇ m.
  • FIG. 4 shows a cross-sectional structure of the pixel as viewed from the cross section along the one-dot chain line of H 0 -H 1 -H 2 -H 3 -H 4 shown in FIG.
  • the n-type second well region 34b is arranged corresponding to the polygonal planar pattern of FIG. 2 so as to be separated from the surface buried region 33a and the guide region 35a.
  • An n-type second potential gradient forming region 33c is arranged in a part of the upper portion of the second well region 34b corresponding to the polygonal plane pattern of FIG.
  • a second outer guide region 35c of the mold is arranged so as to overlap with a polygonal plane pattern.
  • a p-type second embedded accumulation region 36b is arranged corresponding to a polygonal plane pattern.
  • a second charge accumulation region SD2 is configured by an overlapping region of the second well region 34b, the second potential gradient forming region 33c, and the second external guide region 35c.
  • An n-type second charge readout region 63 is disposed on the upper left side of the second well region 34b so as to be separated from the second potential gradient forming region 33c and the second external guide region 35c.
  • the voltage reading buffer amplifier 71 is connected to the second charge reading region 63 by connecting to the first charge reading region 61 through a metal wiring, and the first charge storage region SD1 is connected to the first charge storage region SD1.
  • the second signal charge accumulated in the second charge accumulation region SD2 is read out in time series independently of reading out the accumulated first signal charge.
  • the voltage read buffer amplifier 71 is shared and read in time series.
  • another voltage read buffer amplifier different from the voltage read buffer amplifier 71 is connected to the second charge read region 63, and The second signal charge accumulated in the second charge accumulation region SD2 may be read out simultaneously with the reading of the first signal charge accumulated in the first charge accumulation region SD1.
  • the second selection gate electrode 14 for transferring the second signal charge from the surface buried region 33a to the second charge accumulation region SD2 is disposed. Furthermore, on the gate insulating film 11 on the left side of the second charge accumulation region SD2, a second transfer gate electrode 15 for transferring the second signal charge from the second charge accumulation region SD2 to the second charge readout region 63 is disposed. Yes.
  • FIGS. 5A to 5D show the time in one frame.
  • the vertical axis in FIG. 5A indicates a change in the voltage of the first signal charge drive pulse SG1 applied to the first selection gate electrode 16, and the vertical axis in FIG. Shows a change in the voltage of the second signal charge drive pulse SG2 applied to.
  • the vertical axis in FIG. 5C indicates the accumulated charge amount of the first signal charge accumulated in the first charge accumulation region SD1, and the vertical axis in FIG. 5B is accumulated in the second charge accumulation region SD2. The accumulated charge amount of the second signal charge.
  • the first signal charge driving pulse SG1 and the complementary first signal charge driving pulse SG1 having the phases different from each other with respect to the first selection gate electrode 16 and the second selection gate electrode 14, respectively.
  • the two-signal charge driving pulse SG2 By applying the two-signal charge driving pulse SG2, the first signal charge and the second signal charge are alternately distributed to the first charge accumulation region SD1 and the second charge accumulation region SD2.
  • the first selection gate electrode 16 is turned on by the first signal charge drive pulse SG1, and the first charge accumulation is performed.
  • the first signal charge is transferred to the region SD1, and the first signal charge is stored in the first charge storage region SD1 as shown in FIG.
  • the second signal charge drive pulse SG2 turns off the second selection gate electrode 14 in a complementary manner to the first selection gate electrode 16, and the second charge storage region SD2
  • the second signal charge is not transferred to, and the second signal charge accumulated in the second charge accumulation region SD2 is constant as shown in FIG. 5C.
  • the first select gate electrode 16 is turned off by the first signal charge driving pulse SG1, The first signal charge is not transferred to the first charge accumulation region SD1, and as shown in FIG. 5D, the first signal charge accumulated in the first charge accumulation region SD1 is constant.
  • the second selection gate electrode 14 is turned on in a complementary manner to the first selection gate electrode 16 by the second signal charge drive pulse SG2, and the second charge storage region SD2 As shown in FIG. 5C, the second signal charge is stored in the second charge storage region SD2.
  • the first signal charge can be defined as the signal charge accumulated in the first charge accumulation region SD1 by the long time exposure shown in FIG.
  • the “second signal charge” is a signal charge other than the first signal charge among the signal charges generated by the photoelectric conversion by the photodiode PD, and the second signal charge is generated by the short-time exposure shown in FIG. It can be defined as a signal charge accumulated in the charge accumulation region SD2.
  • Complementary combinations of the long exposure at time t0 to t1 and the short exposure at time t1 to t2 are time t2 to t3 and time t3 to t4, time t4 to t5, time t5 to t6, and time t6 in one frame. ... T7 and times t7 to t8 are repeated alternately and periodically.
  • FIG. 5 illustrates the case where the complementary combination of long exposure and short exposure is repeated four times, the complementary combination of long exposure and short exposure may be repeated at least twice, You may repeat 5 times or more.
  • the first signal charge and the second signal charge accumulated in the first charge accumulation region SD1 and the second charge accumulation region SD2 are read out in time series.
  • the control signal TX1 (i) is applied to the first transfer gate electrode 12, and the first signal charge is transferred from the first charge accumulation region SD1 to the first charge readout region 61.
  • the potential of the first charge readout region 61 changes, and a high-sensitivity signal from which the fixed pattern noise and reset noise of the pixel Xij are removed appears at the output of the differential amplifier 109.
  • the correlated double sampling circuits CDS 1 , CDS 2 , CDS 3 ,..., CDS of the noise cancellation circuit 107 shown in FIG. 1 while maintaining the vertical selection signal S (i) at a high level (Si “1”).
  • the AD conversion circuits ADC 1 , ADC 2 , ADC 3 ,..., ADC m of the signal processing circuit 108 are read out during the first half of the period of the horizontal readout period 1H (i) of the i-th row.
  • the pixel output corresponding to the signal charge is AD converted and a digital signal SD1 (i) is output.
  • the control signal TX2 (i) is applied to the first transfer gate electrode 15, and the second signal charge is transferred from the second charge accumulation region SD2 to the second charge readout region 63.
  • the potential of the second charge readout region 63 changes, and the low-sensitivity signal from which the fixed pattern noise of the pixel Xij and the reset noise are removed appears at the output of the differential amplifier 109.
  • the AD conversion circuits ADC 1 , ADC 2 , ADC 3 ,..., ADC m of the signal processing circuit 108 are read out in the second half period of the horizontal readout period 1H (i) of the i-th row.
  • the pixel output corresponding to the signal charge is AD converted and a digital signal SD2 (i) is output.
  • one frame period is divided into a long exposure period L and a short exposure period S, and the accumulated signal of the long exposure period L and the short signal are reduced.
  • the sampling window of the short exposure period S becomes smaller than the frame period, and the interval of the short exposure period S is separated by about one frame period.
  • one frame period is divided into a long exposure period L, a short exposure period S1, and an ultrashort exposure period S2, and a long exposure period L and a short exposure period S1.
  • the sampling window of the short exposure period S1 and the ultrashort exposure period S2 becomes smaller than the frame period, and the interval between the short exposure period S1 and the ultrashort exposure period S2 is almost the same.
  • unnatural motion distortion occurs in imaging a fast-moving object because it is separated by one frame period.
  • the first signal charge is accumulated in the first charge accumulation region SD1 in the long exposure period L
  • the accumulation of the second signal charge in the second charge accumulation region SD2 in the short exposure period S is repeated a plurality of times within one frame.
  • a high dynamic range can be obtained by combining the signals of the first charge storage region SD1 and the second charge storage region SD2 having different sensitivities (for example, about 400: 1).
  • the two selection mechanisms including the first selection gate electrode 16 and the second selection gate electrode 14 are provided, and the first selection gate electrode 16 and the second selection gate electrode 14 are provided.
  • the gate electrode 14 selectively distributes the first signal charge and the second signal charge to the first charge storage region SD1 and the second charge storage region SD2 a plurality of times within one frame.
  • the first charge accumulation region SD1 and the second charge accumulation region SD2 are time-divided, and the long exposure period L and the short exposure period S are alternately and repeatedly repeated a plurality of times, and have two sensitivities.
  • the photoelectric conversion element according to the modification of the first embodiment of the present invention is replaced with the first selection gate electrode 16 and the second selection gate electrode 14 of the photoelectric conversion element according to the first embodiment shown in FIG. 8, a first path selection mechanism (first electric field control electrode pair) (16a, 16b) and a second path selection mechanism (second electric field control) each composed of a pair of electric field control electrodes.
  • the point provided with an electrode pair (14a, 14b) is different from the photoelectric conversion element according to the first embodiment.
  • the electric field control electrode (gate electrode) is not disposed immediately above the charge transfer path (channel) through which the first signal charge of the first path selection mechanism (16a, 16b) moves.
  • the electric field control electrode (gate electrode) is not disposed immediately above the charge transfer path (channel) through which the second signal charge moves in the second path selection mechanism (14a, 14b). That is, there is no channel in the semiconductor region immediately below the gate electrode (electric field control electrode) constituting the insulated gate structure of the first path selection mechanism (16a, 16b) and the second path selection mechanism (14a, 14b). .
  • a channel is not provided in the semiconductor region immediately below the electric field control electrode constituting the first path selection mechanism (16a, 16b) and the second path selection mechanism (14a, 14b), and between the pair of electric field control electrodes.
  • a channel is set in the charge transfer path (charge transfer direction) defined in FIG. In such a configuration, for each charge transfer path, the potential and electric field of the charge transfer path (channel) are controlled by an electrostatic induction effect caused by electric lines of force extending in a direction (lateral direction) orthogonal to the charge transfer path.
  • each of the first path selection mechanism (16a, 16b) and the second path selection mechanism (14a, 14b) are not arranged immediately above the charge transfer path, The surface potential is not controlled in the vertical direction (vertical direction or depth direction) immediately under the gate electrode as in the gate structure.
  • each of the first path selection mechanism (16a, 16b) and the second path selection mechanism (14a, 14b) The electric potential (potential) of the charge transfer path is controlled by the electrostatic induction effect exerted by the electric lines of force extending in the direction according to Gauss's law.
  • the photoelectric conversion element according to the modification of the first embodiment shown in FIG. 8 includes two elements, a first path selection mechanism (16a, 16b) and a second path selection mechanism (14a, 14b) using a lateral electric field.
  • a route selection mechanism is provided. Therefore, similarly to the timing charts shown in FIGS. 5A to 5D, the first route selection mechanism (16a, 16b) and the second route selection mechanism (14a, 14b) have one frame.
  • the first signal charge is transferred to the first charge storage region SD1 and the second signal charge is selectively transferred to the second charge storage region SD2 by using the electrostatic induction effect caused by the lateral electric field. be able to.
  • the long exposure period L and the short exposure period S are alternately and repeatedly repeated a plurality of times by time-sharing within one frame, and each of the first signal charge and the second signal charge is changed within one frame. It is possible to repeatedly select and accumulate in the first charge accumulation region SD1 and the second charge accumulation region SD2 a plurality of times, and to read out each of the first signal charge and the second signal charge in time series. Therefore, even with the photoelectric conversion element according to the modification of the first embodiment shown in FIG. 8 and the solid-state imaging device using the photoelectric conversion element, the motion distortion with respect to the object moving at high speed is small and the wide dynamic range image is obtained. It is possible to obtain an effect similar to that of the structure shown in FIGS.
  • the overall configuration of the solid-state imaging device (two-dimensional image sensor) according to the second embodiment of the present invention is roughly the same as the configuration shown in FIG.
  • An example of a planar structure of a pixel functioning as a pixel circuit within each of the pixels X 11 to X 1m ; X 21 to X 2m ;..; X n1 to X nm of the solid-state imaging device according to the second embodiment 9 shows.
  • a surface-embedded region 33 a that functions as a light-receiving cathode region (charge generation region) is shown as a rectangular region.
  • the surface buried region 33a is an n type surface buried region 33a selectively buried above the p type substrate region 32.
  • the pixel receives an optical signal incident through the opening of the light shielding plate 51, and converts the optical signal into a first signal charge and a second signal charge.
  • a selection gate electrode 14 having an insulated gate structure is disposed on the left side of the lower left portion of the rectangular region of the surface buried region 33a so as to function as a path selection mechanism (second path selection mechanism).
  • the side path selection mechanism (first path selection mechanism) is not provided with a selection gate electrode that constitutes a normal insulated gate structure. That is, the photoelectric conversion element according to the second embodiment of the present invention has two path selection mechanisms, but only one of the path selection mechanisms is the periphery of the vertical shift register (vertical driver circuit) 105 illustrated in FIG.
  • a select gate electrode 14 is driven by the circuit. For this reason, not only the layout in the pixel but also the layout on the semiconductor chip such as the wiring for driving the selection gate electrode is simplified.
  • the selection gate electrode 14 constituting the second path selection mechanism which is a direct drive type path selection mechanism, is directly driven by the signal charge driving pulse SG from the peripheral circuit and is generated by the surface buried region 33a.
  • the two signal charges are transferred to the second charge accumulation region SD2 and accumulated in the second charge accumulation region SD2.
  • the first route selection mechanism is induced by the electrostatic induction effect from the second route selection mechanism, and the change in the potential in the charge transfer route constituting the first route selection mechanism is induced, so that the surface buried region
  • This is an indirect drive type path selection mechanism that indirectly controls the movement of the first signal charge generated by 33a (the potential change in the charge movement path will be described later with reference to FIGS. 10 to 13). Therefore, the first path selection mechanism apparently automatically drives the first signal charge from the surface buried region 33a toward the first charge accumulation region SD1 at a specific timing without being driven by the peripheral circuit. Is a route selection mechanism for forwarding to
  • the surface buried region 33a is located on the right side of the selection gate electrode 14 via the charge transfer path defined by the relatively narrow widths W1 and W2 and below the charge transfer path. It has a rectangular bowl shape with a rectangular area with a large width.
  • the first charge storage region SD1 has a polygonal shape (a right-angled decagon in FIG. 9), and has four steps in a staircase pattern. Thus, it is superimposed on the pattern of the surface embedded region 33a.
  • the n-type guide region extends from the lower left to the lower right of the upper right rectangular region of the surface embedded region 33a and overlaps the lower rectangular region of the surface embedded region 33a.
  • the region 35a is arranged in a complicated polygonal shape (17-gon in FIG. 9).
  • the guide region 35a has a function of guiding the first signal charge from the surface buried region 33a toward the first charge accumulation region SD1 and guiding the second signal charge toward the second charge accumulation region SD2.
  • the guide region 35a has a rectangular shape of the surface-embedded region 33a from the lower-left corner of the upper-right rectangular region of the surface-embedded region 33a to the upper-right end of the polygon along the G0-G1 direction (diagonal direction). Projects toward the center of the area.
  • the first transfer gate electrode 12 adjacent to the first charge storage region SD1 and the first charge gate electrode 12 facing the first charge storage region SD1 via the first transfer gate electrode 12 are provided.
  • a charge readout region 61 is arranged.
  • a reset gate electrode 13 and a reset drain region 62 facing the first charge reading region 61 via the reset gate electrode 13 are arranged.
  • the first charge readout region 61, the reset gate electrode 13, and the reset drain region 62 form a MOS transistor that serves as a reset transistor. All the control signals R are set to the high (H) level for the respective reset gate electrodes 13, the charges accumulated in the first charge reading region 61 are discharged to the reset drain region 62, respectively, and the first charge reading region 61 is reset. To do.
  • the second charge accumulation region SD2 for accumulating the second signal charge transferred by the selection gate electrode 14 is arranged on the left side of the selection gate electrode 14.
  • a second transfer gate electrode 15 adjacent to the second charge accumulation region SD2 and the second charge gate region SD2 facing the second charge accumulation region SD2 via the first transfer gate electrode 15 are provided.
  • a charge readout region 63 is arranged.
  • Figure 10 (a) but is a cross-sectional structure of the pixel as viewed from the G 0 -G 1 -G 2 -G 3 cross-section along the dashed line of -G 4 of the pixel shown in FIG. 9, p + -type semiconductor A substrate 31, a p-type base region 32 disposed on the semiconductor substrate 31, an n-type surface buried region 33a buried in a part of the upper portion of the base region 32, and an upper portion of the surface buried region 33a An n-type guide region 35a embedded in a part of FIG.
  • the surface-embedded region 33a is a light-receiving cathode region, which is defined by an opening (aperture portion) of the light shielding plate 51 indicated by a two-dot chain line in FIG. It functions as a (charge generation region).
  • a photodiode PD is constituted by the surface buried region 33a and a partial region of the base region 32 that functions as a light receiving anode region directly below the surface buried region 33a. Carriers (electrons) generated in the charge generation region (light-receiving anode region) are injected into a part of the surface buried region 33 a immediately above the base region 32.
  • the surface embedding region 33a and the guide region 35a are directed downward from the surface embedding region 33a that defines the periphery of the opening (aperture portion) indicated by a two-dot chain line on the upper right side of FIG. Stretched.
  • the surface buried region 33 a and the guide region 35 a extend from the right side to the left side, and the left end overlaps the upper part of the n-type first well region 34 a. ing.
  • the p + -type pinning layer 38 is disposed on the surface buried region 33a. However, in applications (applications) where dark current is not a problem, the p + -type pinning layer 38 may be omitted from the structure. I do not care.
  • an n-type first well region 34a is arranged above the base region 32 so as to partially overlap the surface buried region 33a and the guide region 35a. Yes.
  • a p-type first buried accumulation region 36a is arranged corresponding to the planar pattern of the first well region 34a.
  • a first charge accumulation region SD1 is configured by an overlapping region of the first well region 34a, the surface buried region 33a, and the guide region 35a.
  • a first charge readout region 61 and a reset drain region 62 constituting a reset transistor are arranged on the left side of the first charge storage diode SD1 and above the base region 32 shown on the left side of FIG. .
  • the gate insulating film 11 is disposed on the p + type pinning layer 38 and the base region 32.
  • the first transfer gate electrode 12 that transfers the first signal charge from the first charge accumulation region SD1 to the first charge readout region 61 is disposed.
  • a reset gate electrode 13 is disposed on the gate insulating film 11 on the base region 32 on the left side of the first well region 34a.
  • the first charge readout region 61, the reset gate electrode 13 and the reset drain region 62 A reset transistor is configured.
  • a voltage reading buffer amplifier similar to the voltage reading buffer amplifier 71 shown in FIG.
  • FIG. 13A shows the cross-sectional structure of the pixel viewed from the cross section along the one-dot chain line of H 0 -H 1 -H 2 -H 3 -H 4 shown in FIG.
  • an n-type second well region 34b is disposed so as to be separated from the surface buried region 33a and the guide region 35a.
  • An n-type potential gradient forming region 33b is disposed at a part of the upper portion of the second well region 34b, and an n-type external guide region 35b is disposed above the potential gradient forming region 33b.
  • a p-type second embedded accumulation region 36b is arranged corresponding to the planar pattern of the second well region 34b.
  • a second charge accumulation region SD2 is configured by an overlapping region of the second well region 34b, the potential gradient forming region 33b, and the external guide region 35b.
  • An n-type second charge readout region 63 is disposed in a part of the upper portion of the second well region 34b so as to be separated from the potential gradient forming region 33b and the external guide region 35b.
  • the second charge readout region 63 is connected to a voltage readout buffer amplifier similar to the voltage readout buffer amplifier 71 shown in FIG.
  • the second signal charge accumulated in the second charge accumulation region SD2 is read out in time series independently of the reading of the first signal charge accumulated in SD1.
  • a gate electrode 14 is disposed. Further, on the gate insulating film 11 located between the second charge storage region SD2 and the second charge readout region 63 on the planar pattern, which is the position on the left end side of FIG. A second transfer gate electrode 15 for transferring the second signal charge from SD2 to the second charge readout region 63 is disposed.
  • the voltage applied to the selection gate electrode 14 constituting the second path selection mechanism shown in FIG. 9 and FIG. 10A is applied from the surface buried region 33a to the first.
  • the first signal charge generated by the surface buried area 33a is converted into the first charge accumulation area SD1.
  • the second path selection mechanism suppresses the transfer of the second signal charge to the second charge accumulation region SD2, and also the surface buried region 33a.
  • the potential barrier in the movement path of the first path selection mechanism from the first charge accumulation area SD1 to the first charge accumulation area SD1 is eliminated, and transfer of the first signal charge to the first charge accumulation area SD1 is allowed.
  • the magnitude of the influence of the potential on the second path selection mechanism side on the depletion potential of the movement path on the first path selection mechanism side is the plane of the pixel (photoelectric conversion element) of the solid-state imaging device according to the second embodiment. It depends on the structure of the pattern and the impurity density. For this reason, since a desired potential barrier is not always generated in the movement path of the first path selection mechanism, a signal charge flows through both the first charge accumulation area SD1 and the second charge accumulation area SD2 simultaneously. The “talk” problem may occur. In the following, the dimensions of critical parts for reducing crosstalk between the first charge storage region SD1 and the second charge storage region SD2 will be described.
  • the dimension of the critical part of the pixel (photoelectric conversion element) of the solid-state imaging device according to the second embodiment is changed parametrically, and the height of the potential barrier with respect to the first charge accumulation region SD1 and the formation of the potential barrier in the transfer path
  • the result of analyzing the presence / absence or the like by device simulation will be described with reference to FIGS.
  • the width W1 of the movement path from the end of the selection gate electrode 14 to the end of the guide area 35a shown in FIG. 9 is 0.7 ⁇ m, and is lower than the area having the width W1 of the movement path.
  • the width W2 of the region was defined as 0.9 ⁇ m.
  • the height H1 on the planar pattern up to the lower side is defined as “path length H1”, and the path length H1 is changed to 0.6 ⁇ m, 1.0 ⁇ m, and 1.3 ⁇ m.
  • FIG. 11 shows a partially enlarged view of a region B surrounded by a circle in FIG. 10 (c), and FIG.
  • FIG. 12 shows a partially enlarged view of a region A surrounded by a circle in FIG. 10 (b).
  • the potential barrier is lowered immediately below the selection gate electrode 14 as shown in FIG.
  • a potential barrier is not formed in the charge transfer path of the path selection mechanism and the movement of the first signal charge is allowed. Is formed in the charge transfer path of the first path selection mechanism.
  • the selection gate electrode 14 is turned off by the signal charge driving pulse SG, a potential barrier is formed immediately below the selection gate electrode 14 as shown in FIG.
  • the path length H1 0.6 ⁇ m, 1.0 ⁇ m, 1 In any case of 3 ⁇ m, no potential barrier is formed in the charge transfer path of the first path selection mechanism, and the movement of the first signal charge is allowed.
  • the path length H1 1.3 ⁇ m
  • a change in the height of the potential barrier can be induced in the charge transfer path of the first path selection mechanism by the on / off control of the selection gate electrode 14 on the second path selection mechanism side.
  • the first signal charge and the second signal charge can be selectively distributed to the first charge accumulation region SD1 and the second charge accumulation region SD2.
  • the potential barrier of the charge transfer path of the first path selection mechanism is secured, and the charge transfer path of the first path selection mechanism is
  • the height of the potential barrier from the surface buried region 33a along the first charge accumulation region SD1 can be indirectly controlled by the signal charge driving pulse SG applied to the second path selection mechanism side.
  • a select gate electrode 14 (denoted as “SG”) corresponding to the depletion potential distribution shown in FIGS.
  • FIGS. 14A and 14B the first charge storage region SD1, and the second The positional relationship of charge storage area
  • region SD2 is shown typically.
  • the X and Y coordinates in FIGS. 14A and 14B correspond to the vertical direction and the horizontal direction in FIG. 9, respectively.
  • FIGS. 15A to 15C indicate time in one frame.
  • the vertical axis in FIG. 15A indicates the change in the voltage of the signal charge driving pulse SG applied to the selection gate electrode 14 on the second path selection mechanism side
  • the vertical axis in FIG. 15B indicates the first charge.
  • the accumulated charge amount of the first signal charge accumulated in the accumulation region SD1 is shown
  • the vertical axis of FIG. 15C shows the accumulated charge amount of the second signal charge accumulated in the second charge accumulation region SD2.
  • the first signal charge is accumulated in the first charge accumulation region SD1 by the long exposure from time t0 to t1
  • the second signal charge is accumulated in the second charge accumulation region SD2 by the short exposure from time t1 to t2.
  • This complementary combination of long exposure and short exposure is alternately performed at time t2 to t3 and time t3 to t4, time t4 to t5 and time t5 to t6, time t6 to t7 and time t7 to t8 in one frame. Repeat periodically.
  • FIGS. 15A to 15C illustrate the operation of repeating the complementary combination of the long exposure and the short exposure four times, but the complementary operation of the long exposure and the short exposure is illustrated.
  • the combination may be repeated at least twice, repeated three times, or repeated five or more times. Further, as will be described later as a photoelectric conversion element according to the first modification of the second embodiment, once the movement of the target object is slow and motion distortion does not become a problem, it is once in one frame.
  • the repetition mode of is also acceptable.
  • the driving method according to the second embodiment of the present invention is a method in which the long exposure period L and the short exposure period S shown in FIG. 7D are repeated a plurality of times within one frame.
  • the first signal charge and the second signal charge having two different sensitivity curves are repeatedly generated.
  • By accumulating and reading out it is possible to achieve both ultra-high sensitivity and a wide dynamic range, and to acquire images with small motion distortion even for subjects with large movements. It is suitable for an apparatus that is used when the imaging target is high-speed and the light illuminance changes drastically.
  • one of the first charge accumulation region SD1 and the second charge accumulation region SD2 is set as a virtual selection gate electrode on the first charge accumulation region SD1 side, and the first charge accumulation region SD1 and the first charge accumulation region SD1 and Since the first signal charge and the second signal charge can be respectively distributed to the second charge accumulation region SD2, the structure of the photoelectric conversion element used as the pixel and the pattern of the surface wiring such as the drive signal line when the pixel is arranged It can be simplified, and an individual imaging device with higher integration density can be provided.
  • the case where the driving method of repeating the long exposure period L and the short exposure period S shown in FIG. can also be applied to a conventional driving method. That is, as shown in FIG. 7B, a dual is repeated for each frame, a long exposure section L in which the selection gate electrode 14 is turned on and a short exposure section S in which the selection gate electrode 14 is turned off. Sampling may be performed. Further, as shown in FIG. 7C, a reading method in which one frame is divided into a long exposure period L, a short exposure period S1, and an ultrashort exposure period S2 by controlling the selection gate electrode 14. May be adopted.
  • the photoelectric conversion element according to the second modification of the second embodiment of the present invention is as shown in FIG. 16 instead of the selection gate electrode 14 of the photoelectric conversion element according to the second embodiment shown in FIG.
  • the photoelectric conversion element according to the second embodiment is different from the photoelectric conversion element according to the second embodiment in that a second path selection mechanism (electric field control electrode pair) (14a, 14b) configured by a pair of electric field control electrodes is provided.
  • the electric field control electrode (gate electrode) is not disposed immediately above the charge transfer path (channel) through which the second signal charge of the second path selection mechanism (14a, 14b) moves. That is, there is no channel immediately below the gate electrode that constitutes the insulated gate structure of the second path selection mechanism (14a, 14b). A channel is not provided immediately below the second path selection mechanism (14a, 14b), but a channel is set in a charge transfer path (charge transfer direction) defined between a pair of electric field control electrodes.
  • the charge transfer path (by the electrostatic induction effect due to the electric lines of force extending in the direction (lateral direction) orthogonal to the charge transfer path with respect to the charge transfer path of the second path selection mechanism (14a, 14b). Channel) potential and electric field are controlled.
  • the surface potential is set in the vertical direction (vertical direction or depth) just below the gate electrode like the gate structure of the conventional MOS transistor. It is not controlled in the direction).
  • the photoelectric conversion element according to the second modification of the second embodiment of the present invention shown in FIG. 16 in the second path selection mechanism (14a, 14b), electric lines of force extending in the lateral direction according to Gauss's law are generated.
  • the electric potential (potential) of the charge transfer path is controlled by the electrostatic induction effect.
  • the photoelectric conversion element according to the second modification example of the second embodiment illustrated in FIG. Although a selection gate electrode that constitutes a normal insulated gate structure is not arranged, the second path selection mechanism (14a, 14b) includes a path selection mechanism using a lateral electric field, and includes two path selection mechanisms. Is configured. As described in the second embodiment, when the second path selection mechanism (14a, 14b) is turned on by the lateral electric field, the first path selection mechanism side is turned off, and the second path is selected. When the selection mechanism (14a, 14b) is turned off by the lateral electric field, the first path selection mechanism side is turned on.
  • the drive electric field is applied only to the second path selection mechanism (14a, 14b), and the first signal charge is changed to the first within one frame.
  • the second signal charge can be selectively distributed and transferred to the charge storage region SD1 a plurality of times to the second charge storage region SD2.
  • the long exposure period L and the short exposure period S are alternately and repeatedly repeated a plurality of times by time-sharing within one frame, and each of the first signal charge and the second signal charge is changed within one frame. It is possible to select and accumulate and read out the first charge accumulation region SD1 and the second charge accumulation region SD2 repeatedly and repeatedly. Therefore, the photoelectric conversion element according to the second modification of the second embodiment shown in FIG. 16 can also obtain a small dynamic distortion and a wide dynamic range image with respect to an object that moves at high speed. It is possible to realize the same effect as the structure shown in (1) with a simple structure.
  • the first conductivity type is p-type and the second conductivity type is n-type.
  • the first conductivity type is n-type and the second conductivity type is p-type, It can be easily understood that the same effect can be obtained by reversing the electrical polarity.
  • the first signal charge and the second signal charge that are transported and accumulated in the photoelectric conversion element are electrons, and in the potential diagram, The depth direction) is the positive direction of the potential (potential).
  • the charge to be processed is a hole, so the potential barrier and potential in the photoelectric conversion element In the potential shape indicating the valley, the potential well, and the like, the lower direction (depth direction) of the figure is expressed as a negative direction of the potential.
  • the semiconductor material constituting the charge transfer path of the present invention is not limited to silicon (Si).
  • Si silicon
  • an insulated gate structure as described in the second embodiment of the present invention is used.
  • the structure of the non-path selection mechanism can avoid the influence of interface defects and interface states, so that photoelectric conversion elements and solids using various compound semiconductors such as III-V group compound semiconductors and II-VI group compound semiconductors can be used. It is effective for an imaging device. Therefore, the structure and technical idea of the photoelectric conversion element and the solid-state imaging device described as examples in the first and second embodiments are important techniques for the compound semiconductor.
  • noise cancellation circuit 108 ... signal processing circuit 109 ... differential amplifier Bj ... vertical signal line C1 ... input capacitance C2 ... integration capacitance MSi ... switching transistors CDS 1 to CDS m ... correlated double sampling circuits ADC 1 to ADC m ... AD converter circuit PD ... photodiodes SD1 and SD2 ... charge storage region (charge storage diode) Xij : Pixel

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Abstract

構造が簡単でダイナミックレンジが広く、且つ高速・高感度な光電変換素子及び固体撮像装置を提供する。第１導電型の基体領域と、基体領域の上部に選択的に埋め込まれ、基体領域とフォトダイオード（ＰＤ）をなす第２導電型の表面埋込領域（３３ａ）と、基体領域の上部に埋め込まれ、表面埋込領域（３３ａ）から転送されたフォトダイオード（ＰＤ）が生成した第１信号電荷を蓄積する第２導電型の第１電荷蓄積領域（ＳＤ１）と、基体領域に埋め込まれ、表面埋込領域（３３ａ）から転送されたフォトダイオード（ＰＤ）が生成した第２信号電荷を蓄積する第２導電型の第２電荷蓄積領域（ＳＤ２）とを備え、第１の時間で表面埋込領域（３３ａ）から第１電荷蓄積領域（ＳＤ１）へ第１信号電荷を転送し、第１の時間よりも短い第２の時間で表面埋込領域（３３ａ）から第２電荷蓄積領域（ＳＤ２）へ第２信号電荷を転送することを１フレーム中で複数回繰り返す。

Description

光電変換素子及び固体撮像装置
　本発明は、光電変換素子、及びこの光電変換素子の複数個を単位画素として配列した固体撮像装置に係り、特に広ダイナミックレンジの光電変換素子及び固体撮像装置に関する。
　非常に明るい部分と暗い部分が同時に存在している場合でも、良好な撮像を可能とするためには、広いダイナミックレンジを有した固体撮像装置が必要である。従来、２つのＭＯＳトランジスタを有し、一方のＭＯＳトランジスタの電流増幅度を他方のＭＯＳトランジスタの電流増幅度の１０倍とした撮像装置が提案されている（特許文献１参照。）。
　特許文献１の装置では、一方のＭＯＳトランジスタを介して蓄積部に蓄積される信号電荷は、他方のＭＯＳトランジスタを介して蓄積部に蓄積される信号電荷の１０倍の感度を有することになり、ダイナミックレンジを上げることができる。しかしながら、近年の車載カメラや監視カメラ等の用途においては、動きの速い対象物の撮像が可能な高速なレスポンスと、更なる広いダイナミックレンジを有した高感度な撮像装置が要求されている。
特開２０１４－１６０８７８号公報
　上記問題点に鑑み、本発明は、構造が簡単でダイナミックレンジが広く、且つ動きの速い対象物の撮像が可能な高速なレスポンス特性を有した高感度な光電変換素子及びこの光電変換素子を単位画素として、単位画素を周期的に配列した固体撮像装置を提供することを目的とする。
　上記目的を達成するために、本発明の第１の態様は、（ａ）第１導電型の基体領域と、（ｂ）基体領域の上部に選択的に埋め込まれ、基体領域とフォトダイオードをなす第２導電型の表面埋込領域と、（ｃ）基体領域の上部の表面埋込領域の近傍に埋め込まれ、表面埋込領域から転送されたフォトダイオードが生成した第１信号電荷を蓄積する第２導電型の第１電荷蓄積領域と、（ｄ）第１電荷蓄積領域から離間して、基体領域に埋め込まれ、表面埋込領域から転送されたフォトダイオードが生成した第２信号電荷を蓄積する第２導電型の第２電荷蓄積領域とを備え、第１の時間で表面埋込領域から第１電荷蓄積領域へ第１信号電荷を転送し、第１の時間よりも短い第２の時間で表面埋込領域から第２電荷蓄積領域へ第２信号電荷を転送することを１フレーム中で複数回繰り返す光電変換素子であることを要旨とする。
　本発明の第２の態様は、（ａ）第１導電型の基体領域と、（ｂ）基体領域の上部に選択的に埋め込まれ、基体領域とフォトダイオードをなす第２導電型の表面埋込領域と、（ｃ）基体領域の上部の表面埋込領域の近傍に埋め込まれ、表面埋込領域から転送されたフォトダイオードが生成した第１信号電荷を蓄積する第２導電型の第１電荷蓄積領域と、（ｄ）第１電荷蓄積領域から離間して、基体領域に埋め込まれ、表面埋込領域から転送されたフォトダイオードが生成した第２信号電荷を蓄積する第２導電型の第２電荷蓄積領域とを備える単位画素を複数配列し、単位画素のそれぞれにおいて、第１の時間で表面埋込領域から第１電荷蓄積領域へ第１信号電荷を転送し、第１の時間よりも短い第２の時間で表面埋込領域から第２電荷蓄積領域へ第２信号電荷を転送することを１フレーム中で複数回繰り返す固体撮像装置であることを要旨とする。
　本発明によれば、構造が簡単でダイナミックレンジが広く、且つ動きの速い対象物の撮像が可能な高速なレスポンス特性を有した高感度な光電変換素子及びこの光電変換素子を単位画素として、単位画素を周期的に配列した固体撮像装置を提供することができる。
本発明の第１の実施形態に係る固体撮像装置の半導体チップ上のレイアウトの概略を説明する模式的な平面図である。 第１の実施形態に係る光電変換素子の概略を説明する模式的な平面図（上面図）である。 図２のＧ０－Ｇ１－Ｇ２－Ｇ３－Ｇ４の一点鎖線に沿った断面から見た第１の実施形態に係る光電変換素子の概略を説明する模式的な断面図である。 図２のＨ０－Ｈ１－Ｈ２－Ｈ３－Ｈ４の一点鎖線に沿った断面から見た第１の実施形態に係る光電変換素子の概略を説明する模式的な断面図である。 図５（ａ）は、第１の実施形態に係る光電変換素子の第１の選択ゲート電極に印加される第１信号電荷駆動パルスの波形を説明する図であり、図５（ｂ）は、図５（ａ）との関係を説明する第１の実施形態に係る光電変換素子の第２の選択ゲート電極に印加される第２信号電荷駆動パルスの波形を説明する図であり、図５（ｃ）は、図５（ａ）及び図５（ｂ）との関係を説明する第１の実施形態に係る光電変換素子の第１電荷蓄積領域の出力のタイミングチャートであり、図５（ｄ）は、図５（ａ）及び図５（ｂ）との関係を説明する第１の実施形態に係る光電変換素子の第２電荷蓄積領域の出力のタイミングチャートである。 第１の実施形態に係る光電変換素子の第１及び第２の電荷蓄積領域の信号電荷の読出方法を説明するタイミングチャートである。 図７（ａ）は、第１の比較例に係る信号電荷の読出方法を説明する図であり、図７（ｂ）は、図７（ａ）との関係を説明する第２の比較例に係る信号電荷の読出方法を説明する図であり、図７（ｃ）は、図７（ａ）及び図７（ｂ）との関係を説明する第３の比較例に係る信号電荷の読出方法を説明する図であり、図７（ｄ）は、図７（ａ）～図７（ｃ）との関係を説明する第１の実施形態に係る光電変換素子の信号電荷の読出方法を説明する図である。 第１の実施形態の変形例に係る光電変換素子の概略を説明する模式的な平面図（上面図）である。 本発明の第２の実施形態に係る光電変換素子の概略を説明する模式的な平面図（上面図）である。 図１０（ａ）は、図９のＧ０－Ｇ１－Ｇ２－Ｇ３－Ｇ４の一点鎖線に沿った断面から見た第２の実施形態に係る光電変換素子の概略を説明する模式的な断面図であり、図１０（ｂ）は、選択ゲート電極に３．３Ｖを印加したときの対応する空乏化電位分布であり、図１０（ｃ）は、選択ゲート電極に－１Ｖを印加したときの対応する空乏化電位分布である。 図１０（ｃ）の円で囲んだ領域Ｂの部分拡大図である。 図１０（ｂ）の円で囲んだ領域Ａの部分拡大図である。 図１３（ａ）は、図９のＨ０－Ｈ１－Ｈ２－Ｈ３－Ｈ４の一点鎖線に沿った断面から見た第２の実施形態に係る光電変換素子の概略を説明する模式的な断面図であり、図１３（ｂ）は、選択ゲート電極に３．３Ｖを印加したときの対応する空乏化電位分布であり、図１３（ｃ）は、選択ゲート電極に－１Ｖを印加したときの対応する空乏化電位分布である。 図１４（ａ）は、選択ゲート電極に－１Ｖを印加したときの対応する３次元の空乏化電位分布であり、図１４（ｂ）は、選択ゲート電極に３．３Ｖを印加したときの対応する３次元の空乏化電位分布である。 図１５（ａ）は、第２の実施形態に係る光電変換素子の選択ゲート電極に印加される信号電荷駆動パルスの波形を説明する図であり、図１５（ｂ）は、図１５（ａ）との関係を説明する第２の実施形態に係る光電変換素子の第１電荷蓄積領域の出力のタイミングチャートであり、図１５（ｃ）は、図１５（ａ）との関係を説明する第２の実施形態に係る光電変換素子の第２電荷蓄積領域の出力のタイミングチャートである。 本発明の第２の実施形態の変形例に係る光電変換素子の概略を説明する模式的な平面図（上面図）である。
　以下に本発明の第１及び第２の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　以下の第１及び第２の実施形態の説明で「第１導電型」、又は「第２導電型」として修飾して導電型を規定した領域、部材、構成要素等はすべて半導体を材料とする領域、部材、構成要素等である。そして、以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型がｎ型、第２導電型がｐ型としても構わない。第１導電型がｐ型、第２導電型がｎ型の場合は、信号電荷としての多数キャリアは電子となるが、第１導電型がｎ型、第２導電型がｐ型の場合は、信号電荷としての多数キャリアは正孔（ホール）となることは、勿論である。又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」は交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
　（第１の実施形態）
　本発明の第１の実施形態に係る固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ部（Ｘ１１～Ｘ１ｍ；Ｘ２１～Ｘ２ｍ；……；Ｘｎ１～Ｘｎｍ）と周辺回路部（１０４，１０５，１０６，１０７，１０８）とを同一の半導体チップ上に集積化している。画素アレイ部には、２次元マトリクス状に多数の画素Ｘｉｊ（ｉ＝１～ｎ；ｊ＝１～ｍ：ｍ，ｎはそれぞれ整数である。）が配列されており、方形状の撮像領域を構成している。そして、この画素アレイ部の下辺部には、画素行Ｘ１１～Ｘ１ｍ；Ｘ２１～Ｘ２ｍ；……；Ｘｎ１～Ｘｎｍ方向に沿って水平シフトレジスタ１０６が設けられ、画素アレイ部の左辺部には画素列Ｘ１１～Ｘｎ１；Ｘ１２～Ｘｎ２；……；Ｘ１ｊ～Ｘｎｊ；……；Ｘ１ｍ～Ｘｎｍ方向に沿って垂直シフトレジスタ（垂直ドライバ回路）１０５が設けられている。垂直シフトレジスタ（垂直ドライバ回路）１０５及び水平シフトレジスタ１０６には、タイミング発生回路１０４が接続されている。
　第１の実施形態に係る固体撮像装置のそれぞれの画素Ｘ１１～Ｘ１ｍ；Ｘ２１～Ｘ２ｍ；……；Ｘｎ１～Ｘｎｍ内の画素回路として機能する画素の平面構造の一例を、図２に示す。図２の右上側には、受光カソード領域（電荷生成領域）として機能する表面埋込領域３３ａが矩形状の領域として示されている。表面埋込領域３３ａは、第１導電型（ｐ型）の基体領域３２（図３及び図４参照。）に囲まれた第２導電型（ｎ型）の表面埋込領域３３ａである。表面埋込領域３３ａの領域に二点鎖線で示す開口部（アパーチャ部）を開口した遮光板５１があり、アパーチャ部以外の画素の領域は遮光板５１によってその上方を被覆され、光に対するシールドがなされている。画素は、遮光板５１のアパーチャ部を介して入射した光信号を受光し、この光信号を第１信号電荷と第１信号電荷以外の第２信号電荷に光電変換する。「第１信号電荷」は、図２に示した第１経路選択機構を構成する第１選択ゲート電極１６によって転送が制御される信号電荷であり、「第２信号電荷」は、第２経路選択機構を構成する第２選択ゲート電極１４によって転送が制御される信号電荷である。「第１信号電荷」と「第２信号電荷」の定義の詳細については図５のところで後ほど説明する。
　図１に示したタイミング発生回路１０４、水平シフトレジスタ１０６及び垂直シフトレジスタ（垂直ドライバ回路）１０５によって画素アレイ部内の画素Ｘｉｊが順次走査され、画素信号の第１信号電荷と第２信号電荷への振り分け蓄積、振り分け蓄積後の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施形態に係る固体撮像装置では、１フレーム内において、第１選択ゲート電極１６を駆動する第１信号電荷駆動パルスＳＧ１、第２選択ゲート電極１４を駆動する第２信号電荷駆動パルスＳＧ２を複数回相補的に、画素アレイ部の画素Ｘ１１～Ｘ１ｍ；Ｘ２１～Ｘ２ｍ；……；Ｘｎ１～Ｘｎｍに垂直シフトレジスタ１０５から送信する。第１信号電荷駆動パルスＳＧ１により第１信号電荷が図２に示した第１電荷蓄積領域（第１電荷蓄積ダイオード）ＳＤ１に蓄積され、第２信号電荷駆動パルスＳＧ２により、第２信号電荷が第２電荷蓄積領域（第２電荷蓄積ダイオード）ＳＤ２に蓄積される。この後、画素アレイ部を各画素行Ｘ１１～Ｘ１ｍ；Ｘ２１～Ｘ２ｍ；……；Ｘｎ１～Ｘｎｍ単位で垂直方向に走査することにより、各画素行Ｘ１１～Ｘ１ｍ；Ｘ２１～Ｘ２ｍ；……；Ｘｎ１～Ｘｎｍの画素信号を各画素列Ｘ１１～Ｘｎ１；Ｘ１２～Ｘｎ２；……；Ｘ１ｊ～Ｘｎｊ；……；Ｘ１ｍ～Ｘｎｍ毎に設けられた垂直信号線Ｂ１，Ｂ２，Ｂ３，…，Ｂｊ，…，Ｂｍによって画素信号を読み出す構成となっている。
　各垂直信号線Ｂ１，Ｂ２，Ｂ３，…，Ｂｊ，…，Ｂｍから読み出された画素信号は、ノイズキャンセル回路１０７の相関二重サンプリング回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３，……，ＣＤＳｍにおいてノイズがキャンセリングされ、更に信号処理回路１０８のアナログ・デジタル変換回路ＡＤＣ１，ＡＤＣ２，ＡＤＣ３，……，ＡＤＣｍにおいてＡＤ変換された後、水平シフトレジスタ１０６に出力される。相関二重サンプリング回路ＣＤＳ１は、垂直信号線Ｂ１に一方の電極が接続された入力容量Ｃ１と、入力容量Ｃ１の他方の電極に一方の電極が接続された積分容量Ｃ２と、入力容量Ｃ１の他方の電極に一方の入力端子が接続された差動アンプ１０９とを備える。差動アンプ１０９の他方の入力端子は接地されている。積分容量Ｃ２の他方の電極は、差動アンプ１０９の出力端子に接続されている。差動アンプ１０９には、差動アンプ１０９の一方の入力端子と出力端子間を短絡可能なスイッチＳ１が、差動アンプ１０９に並列に接続されている。図示を省略するが、相関二重サンプリング回路ＣＤＳ２，ＣＤＳ３，……，ＣＤＳｍも図１に示した相関二重サンプリング回路ＣＤＳ１と同様の構成を有する。
　図２に示す平面パターン上、表面埋込領域３３ａの左下側には、絶縁ゲート構造を有する第１選択ゲート電極１６及び第２選択ゲート電極１４が配置され、それぞれが第１経路選択機構及び第２経路選択機構を構成している。第１選択ゲート電極１６に印加する電圧により第１選択ゲート電極１６の直下に電荷移動経路を定義している半導体領域３２（図３参照。）の表面に電荷転送チャネルを誘起して、画素が生成した第１信号電荷を図２に示した平面パターンで見たときの下方向に転送する。第２選択ゲート電極１４に印加する電圧により第２選択ゲート電極１４の直下に電荷移動経路を定義する半導体領域３２（図３参照。）の表面に電荷転送チャネルを誘起して、画素が生成した第２信号電荷を図２に示した平面パターンで見たときの左方向に転送する。
　図２に示す平面パターン上、表面埋込領域３３ａの左下側の領域に重畳し、第１選択ゲート電極１６及び第２選択ゲート電極１４に隣接するように、第２導電型（ｎ型）のガイド領域（内部ガイド領域）３５ａが配置されている。ガイド領域３５ａは、表面埋込領域３３ａから、それぞれ経路選択機構を構成している第１選択ゲート電極１６及び第２選択ゲート電極１４へ第１信号電荷及び第２信号電荷をそれぞれ導く機能を有する。図２に示すように、第１選択ゲート電極１６により転送された第１信号電荷を一時的に蓄積する第１電荷蓄積領域（電荷蓄積ダイオード）ＳＤ１が、平面パターン上、多角形（図２においては、４段のステップを有する階段状１０角形）として第１選択ゲート電極１６の下側に配置されている。第１電荷蓄積領域ＳＤ１の左側には、第１電荷蓄積領域ＳＤ１に隣接した第１転送ゲート電極１２と、この第１転送ゲート電極１２を介して、第１電荷蓄積領域ＳＤ１に対向する第２導電型（ｎ＋型）の第１電荷読出領域６１が配置されている。
　第１電荷読出領域６１の更に左側には、リセットゲート電極１３と、このリセットゲート電極１３を介して、第１電荷読出領域６１に対向する第２導電型（ｎ＋型）のリセットドレイン領域６２が配置されている。第１電荷読出領域６１、リセットゲート電極１３及びリセットドレイン領域６２とでリセットトランジスタとなるＭＯＳトランジスタが形成されている。それぞれのリセットゲート電極１３に対し、制御信号Ｒをすべてハイ（Ｈ）レベルにして、第１電荷読出領域６１に蓄積された電荷をリセットドレイン領域６２にそれぞれ吐き出し、第１電荷読出領域６１をリセットする。
　一方、第２選択ゲート電極１４により転送された第２信号電荷を蓄積する第２電荷蓄積領域（電荷蓄積ダイオード）ＳＤ２が第２選択ゲート電極１４の左側に、多角形（図２においては、４段のステップを有する階段状１４角形）として配置されている。平面パターン上、第２電荷蓄積領域ＳＤ２の上側には、第２電荷蓄積領域ＳＤ２に隣接した第２転送ゲート電極１５と、この第１転送ゲート電極１５を介して、第２電荷蓄積領域ＳＤ２に対向する第２導電型（ｎ＋型）の第２電荷読出領域６３が配置されている。
　図３は、図２に示した画素のＧ０－Ｇ１－Ｇ２－Ｇ３－Ｇ４の一点鎖線に沿った断面から見た断面構造であるが、ｐ＋型の半導体基板３１と、半導体基板３１の上にエピタキシャル成長により配置されたｐ型の基体領域３２と、基体領域３２の上部の一部に選択的に埋め込まれたｎ型の表面埋込領域３３ａと、表面埋込領域３３ａの上部の一部に選択的に埋め込まれたｎ型のガイド領域３５ａが示されている。
　図３では「第１導電型の基体領域」としては、半導体基板３１の上にエピタキシャル成長されたｐ型の基体領域３２を形成したエピタキシャル成長基板を用いる場合を例示しているが、エピタキシャル成長基板を用いる代わりに、「第１導電型の基体領域」として第１導電型の半導体基板を採用してもよい。
　上述したように、表面埋込領域３３ａは、基体領域３２の上部に埋め込まれており、受光カソード領域（電荷生成領域）として機能する。この表面埋込領域３３ａと、表面埋込領域３３ａの直下の基体領域３２の一部とでフォトダイオードＰＤを構成している。表面埋込領域３３ａの直下に位置した基体領域３２の一部が「受光アノード領域（電荷生成領域）」として機能する。受光アノード領域で生成されたキャリア（電子）は、基体領域３２の直上の表面埋込領域３３ａの一部に注入される。
　表面埋込領域３３ａの上には、ｐ＋型ピニング層３８が配置されている。ｐ＋型ピニング層３８は、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。ダーク電流が問題とならない用途（応用）等では、構造上、ｐ＋型ピニング層３８を省略しても構わない。
　基体領域３２の上部の表面埋込領域３３ａ及びガイド領域３５ａの近傍には、表面埋込領域３３ａ及びガイド領域３５ａと離間して、ｎ型の第１ウェル領域３４ａが、図２の多角形の平面パターンに対応して配置されている。第１ウェル領域３４ａの上部の一部にはｎ型の第１電位勾配形成領域３３ｂが図２の多角形（直角８角形）の平面パターンに対応して配置され、第１電位勾配形成領域３３ｂの上部にはｎ型の第１外部ガイド領域３５ｂが多角形の平面パターンに重畳して配置されている。第１ウェル領域３４ａの底面にはｐ型の第１埋込蓄積領域３６ａが多角形の平面パターンに対応して配置されている。第１ウェル領域３４ａと第１電位勾配形成領域３３ｂと第１外部ガイド領域３５ｂとの重複領域で第１電荷蓄積領域ＳＤ１が構成されている。図３の左側に示すように、基体領域３２の上部の一部には、リセットトランジスタを構成する第１電荷読出領域６１とリセットドレイン領域６２が配置されている。
　ｐ＋型ピニング層３８及び基体領域３２の上にはゲート絶縁膜１１が配置されている。ゲート絶縁膜１１としては、シリコン酸化膜（ＳｉＯ２膜）が好適であるが、シリコン酸化膜（ＳｉＯ２膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしてもよい。例えば、シリコン酸化膜（ＳｉＯ２膜）／シリコン窒化膜（Ｓｉ３Ｎ４膜）／シリコン酸化膜（ＳｉＯ２膜）の３層積層膜からなるＯＮＯ膜でも良い。更には、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜１１として使用可能である。
　図３において、第１電荷蓄積領域ＳＤ１の右側のゲート絶縁膜１１上には、表面埋込領域３３ａから第１電荷蓄積領域ＳＤ１へ第１信号電荷を転送する第１選択ゲート電極１６が配置されている。又、第１電荷蓄積領域ＳＤ１の左側のゲート絶縁膜１１上には、第１電荷蓄積領域ＳＤ１から第１電荷読出領域６１へ第１信号電荷を転送する第１転送ゲート電極１２が配置されている。更に、第１転送ゲート電極１２の左側の基体領域３２上のゲート絶縁膜１１上には、第１転送ゲート電極１２から離間してリセットゲート電極１３が配置され、第１電荷読出領域６１、リセットゲート電極１３及びリセットドレイン領域６２とでリセットトランジスタを構成している。
　第１電荷読出領域６１には、電圧読出用バッファアンプ７１を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡｉのゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡｉのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＭＳｉのドレイン電極に接続されている。画素選択用のスイッチングトランジスタＭＳｉのソース電極は、垂直信号線Ｂｊに接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ（垂直ドライバ回路）１０５（図１参照。）から与えられる。選択用制御信号Ｓをハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＭＳｉが導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡｉで増幅された第１電荷蓄積領域ＳＤ１の電位に対応する電流が垂直信号線Ｂｊに流れる。
　図３に示した断面構造において、半導体基板３１の不純物密度よりも電荷生成領域となる基体領域３２の不純物密度の方が低い。即ち、半導体基板３１は、不純物密度４×１０１７ｃｍ－３程度以上、１×１０１９ｃｍ－３程度以下、電荷生成領域となる基体領域３２が不純物密度６×１０１１ｃｍ－３程度以上、２×１０１６ｃｍ－３程度以下程度が好ましい。特に、半導体基板３１を不純物密度４×１０１７ｃｍ－３程度以上、５×１０１８ｃｍ－３程度以下のシリコン（Ｓｉ）基板、基体領域３２を不純物密度１×１０１２ｃｍ－３程度以上、２×１０１５ｃｍ－３程度以下のＳｉエピタキシャル成長層３２とすれば、通常のＣＭＯＳプロセスが採用できる。
　工業的な意味からは、不純物密度８×１０１７ｃｍ－３程度以上、３×１０１８ｃｍ－３程度以下のＳｉ基板３１、不純物密度１×１０１３ｃｍ－３程度以上、１．５×１０１５ｃｍ－３程度以下のＳｉエピタキシャル成長層３２とすれば、市場での入手も容易で好ましい。Ｓｉエピタキシャル成長層３２の厚さは４μｍ～２０μｍ程度、好ましくは６μｍ～１０μｍ程度とすれば良い。表面埋込領域３３ａは、不純物密度１×１０１５ｃｍ－３程度以上、１×１０１７ｃｍ－３程度以下、代表的には、例えば５×１０１６ｃｍ－３程度の不純物密度の値が採用可能であり、その厚さは０．１μｍ～３μｍ程度、好ましくは０．５μｍ～１．５μｍ程度とすることが可能である。
　図４は、図２に示したＨ０－Ｈ１－Ｈ２－Ｈ３－Ｈ４の一点鎖線に沿った断面から見た画素の断面構造であるが、基体領域３２の上部の一部には、表面埋込領域３３ａ及びガイド領域３５ａと離間するように、ｎ型の第２ウェル領域３４ｂが、図２の多角形の平面パターンに対応して配置されている。第２ウェル領域３４ｂの上部の一部にはｎ型の第２電位勾配形成領域３３ｃが図２の多角形の平面パターンに対応して配置され、第２電位勾配形成領域３３ｃの上部にはｎ型の第２外部ガイド領域３５ｃが多角形の平面パターンに重畳して配置されている。第２ウェル領域３４ｂの底面には、ｐ型の第２埋込蓄積領域３６ｂが多角形の平面パターンに対応して配置されている。第２ウェル領域３４ｂと第２電位勾配形成領域３３ｃと第２外部ガイド領域３５ｃとの重複領域で、第２電荷蓄積領域ＳＤ２が構成されている。
　第２ウェル領域３４ｂの左側の上部には、第２電位勾配形成領域３３ｃ及び第２外部ガイド領域３５ｃと離間するように、ｎ型の第２電荷読出領域６３が配置されている。図２では図示を省略しているが、メタル配線で第１電荷読出領域６１と接続することによって第２電荷読出領域６３にも電圧読出用バッファアンプ７１を接続し、第１電荷蓄積領域ＳＤ１に蓄積された第１信号電荷の読み出しとは独立して時系列に、第２電荷蓄積領域ＳＤ２に蓄積された第２信号電荷を読み出す。ここでは電圧読出用バッファアンプ７１が共通で時系列に読み出す場合を例示したが、第２電荷読出領域６３には、電圧読出用バッファアンプ７１とは異なる他の電圧読出用バッファアンプを接続し、第１電荷蓄積領域ＳＤ１に蓄積された第１信号電荷の読み出しとは独立に同時に、第２電荷蓄積領域ＳＤ２に蓄積された第２信号電荷を読み出してもよい。
　第２電荷蓄積領域ＳＤ２の右側のゲート絶縁膜１１上には、表面埋込領域３３ａから第２電荷蓄積領域ＳＤ２へ第２信号電荷を転送する第２選択ゲート電極１４が配置されている。更に、第２電荷蓄積領域ＳＤ２の左側のゲート絶縁膜１１上には、第２電荷蓄積領域ＳＤ２から第２電荷読出領域６３へ第２信号電荷を転送する第２転送ゲート電極１５が配置されている。
　次に、図５（ａ）～図５（ｄ）のタイミングチャートを参照しながら、本発明の第１の実施形態に係る固体撮像装置における電荷転送動作の一例を説明する。図５（ａ）～図５（ｄ）の横軸は１フレーム内における時間を示す。図５（ａ）の縦軸は、第１選択ゲート電極１６に印加される第１信号電荷駆動パルスＳＧ１の電圧の変化を示し、図５（ｂ）の縦軸は、第２選択ゲート電極１４に印加される第２信号電荷駆動パルスＳＧ２の電圧の変化を示す。図５（ｃ）の縦軸は、第１電荷蓄積領域ＳＤ１に蓄積される第１信号電荷の蓄積電荷量を示し、図５（ｂ）の縦軸は、第２電荷蓄積領域ＳＤ２に蓄積される第２信号電荷の蓄積電荷量を示す。
　図５（ａ）及び図５（ｂ）に示すように、第１選択ゲート電極１６及び第２選択ゲート電極１４に対して、それぞれ互いに位相の異なる相補的な第１信号電荷駆動パルスＳＧ１及び第２信号電荷駆動パルスＳＧ２を印加することにより、第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２に第１信号電荷及び第２信号電荷を交互に振り分ける。具体的には、時刻ｔ０～ｔ１（第１の時間）において、図５（ａ）に示すように、第１信号電荷駆動パルスＳＧ１によって第１選択ゲート電極１６がオン状態となり、第１電荷蓄積領域ＳＤ１に第１信号電荷を転送し、図５（ｄ）に示すように第１電荷蓄積領域ＳＤ１に第１信号電荷が蓄積される。一方、図５（ｂ）に示すように、第２信号電荷駆動パルスＳＧ２によって、第２選択ゲート電極１４が、第１選択ゲート電極１６とは相補的にオフ状態となり、第２電荷蓄積領域ＳＤ２へは第２信号電荷が転送されず、図５（ｃ）に示すように第２電荷蓄積領域ＳＤ２に蓄積された第２信号電荷は一定である。
　時刻ｔ０～ｔ１よりも短時間の時刻ｔ１～ｔ２（第２の時間）において、図５（ａ）に示すように、第１信号電荷駆動パルスＳＧ１によって第１選択ゲート電極１６がオフ状態となり、第１電荷蓄積領域ＳＤ１へ第１信号電荷が転送されず、図５（ｄ）に示すように第１電荷蓄積領域ＳＤ１に蓄積された第１信号電荷は一定である。一方、図５（ｂ）に示すように、第２信号電荷駆動パルスＳＧ２によって、第２選択ゲート電極１４が、第１選択ゲート電極１６とは相補的にオン状態となり、第２電荷蓄積領域ＳＤ２に第２信号電荷を転送し、図５（ｃ）に示すように、第２電荷蓄積領域ＳＤ２に第２信号電荷が蓄積される。
　即ち、第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２にキャリア（光電子）を蓄積するデューティーを変えて、長時間露光により第１電荷蓄積領域ＳＤ１に第１信号電荷を蓄積し、短時間露光で第２電荷蓄積領域ＳＤ２に第２信号電荷を相補的に蓄積する。即ち、「第１信号電荷」とは、図５（ａ）に示した長時間露光により第１電荷蓄積領域ＳＤ１に蓄積される信号電荷と定義できる。一方、「第２信号電荷」とは、フォトダイオードＰＤが光電変換により生成した信号電荷の内、第１信号電荷以外の信号電荷であり、図５（ｂ）に示した短時間露光により第２電荷蓄積領域ＳＤ２に蓄積される信号電荷である、と定義できる。
　時刻ｔ０～ｔ１の長時間露光及び時刻ｔ１～ｔ２の短時間露光の相補的な組み合わせを、１フレーム内の時刻ｔ２～ｔ３と時刻ｔ３～ｔ４、時刻ｔ４～ｔ５と時刻ｔ５～ｔ６、時刻ｔ６～ｔ７と時刻ｔ７～ｔ８で交互且つ周期的に繰り返す。なお、図５では長時間露光及び短時間露光の相補的な組み合わせを４回繰り返す場合を例示しているが、長時間露光及び短時間露光の相補的な組み合わせを少なくとも２回繰り返してもよく、５回以上繰り返してもよい。１フレームの終了する時刻ｔ８において、第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２に蓄積された第１信号電荷及び第２信号電荷をそれぞれ時系列に読み出す。
　次に、図６のタイミングチャートを参照して、第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２に蓄積された第１信号電荷及び第２信号電荷の時系列の読み出し方法の一例を説明する。図６では、上から順に、第ｉ行目の画素行Ｘｉ１～Ｘｉｍへの垂直選択信号Ｓ（ｉ），リセット信号Ｒ（ｉ），第１転送ゲート電極１２に印加される制御信号ＴＸ１（ｉ），第２転送ゲート電極１５に印加される制御信号ＴＸ２（ｉ），画素Ｘｉｊの出力信号，相関二重サンプリング回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３，……，ＣＤＳｍ内のスイッチＳ１を制御する制御信号φＣＤＳ１，信号処理回路１０８のＡＤ変換回路ＡＤＣ１，ＡＤＣ２，ＡＤＣ３，……，ＡＤＣｍによるＡＤ変換後の出力値ＡＤＣの時間的変化をそれぞれ示している。
　先ず、第ｉ行目の水平読み出し期間１Ｈ（ｉ）において、リセット信号Ｒ（ｉ）をハイ（Ｈ）レベル（Ｒｉ＝“１”）にして、画素Ｘｉｊ内の第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２の電位をリセットする。更に、図１に示したノイズキャンセル回路１０７の相関二重サンプリング回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３，……，ＣＤＳｍにおいて、スイッチＳ１を導通状態（閉状態）（φＣＤＳ１＝“１”）とし、更に垂直選択信号Ｓ（ｉ）をハイレベル（Ｓｉ＝“１”）にすることにより、画素Ｘｉｊ内の第１電荷読出領域６１及び第２電荷読出領域６３のリセット状態の電位レベルを、垂直信号線Ｂｊを介して図１の入力容量Ｃ１にサンプルする。このとき、信号処理回路１０８のＡＤ変換回路ＡＤＣ１，ＡＤＣ２，ＡＤＣ３，……，ＡＤＣｍは、第（ｉ－１）行目の水平読み出し期間１Ｈ（ｉ－１）の後半１／２の期間において読み出された第２信号電荷に対応する画素出力をＡＤ変換し、デジタル信号ＳＤ２（ｉ－１）を出力する。
　その後、図１に示したノイズキャンセル回路１０７の相関二重サンプリング回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３，……，ＣＤＳｍにおいて、差動アンプ１０９を増幅モードにする（φＣＤＳ１＝“０”）。次いで、制御信号ＴＸ１（ｉ）を第１転送ゲート電極１２に印加し、第１電荷蓄積領域ＳＤ１から第１電荷読出領域６１へ第１信号電荷を転送する。その結果、第１電荷読出領域６１の電位が変化し、差動アンプ１０９の出力には、画素Ｘｉｊの固定パターンノイズと、リセットノイズが除去された高感度信号が現れる。
　再び、リセット信号Ｒ（ｉ）をハイ（Ｈ）レベル（Ｒｉ＝“１”）にして、画素Ｘｉｊ内の第１電荷読出領域６１及び第２電荷読出領域６３の電位をリセットする。垂直選択信号Ｓ（ｉ）をハイレベル（Ｓｉ＝“１”）に維持したまま、図１に示したノイズキャンセル回路１０７の相関二重サンプリング回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３，……，ＣＤＳｍにおいて、スイッチＳ１を導通状態（閉状態）（φＣＤＳ１＝“１”）とすることにより、画素Ｘｉｊ内の第１電荷読出領域６１及び第２電荷読出領域６３のリセット状態の電位レベルを、垂直信号線Ｂｊを介して図１の入力容量Ｃ１にサンプルする。信号処理回路１０８のＡＤ変換回路ＡＤＣ１，ＡＤＣ２，ＡＤＣ３，……，ＡＤＣｍは、第ｉ行目の水平読み出し期間１Ｈ（ｉ）の前半１／２の期間において読み出された第１信号電荷に対応する画素出力をＡＤ変換し、デジタル信号ＳＤ１（ｉ）を出力する。
　その後、図１に示したノイズキャンセル回路１０７の相関二重サンプリング回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３，……，ＣＤＳｍにおいて、スイッチＳ１を遮断状態とし、図１の差動アンプ１０９を増幅モードにする（φＣＤＳ１＝“０”）。次いで、制御信号ＴＸ２（ｉ）を第１転送ゲート電極１５に印加し、第２電荷蓄積領域ＳＤ２から第２電荷読出領域６３へ第２信号電荷を転送する。その結果、第２電荷読出領域６３の電位が変化し、差動アンプ１０９の出力には、画素Ｘｉｊの固定パターンノイズと、リセットノイズが除去された低感度信号が現れる。信号処理回路１０８のＡＤ変換回路ＡＤＣ１，ＡＤＣ２，ＡＤＣ３，……，ＡＤＣｍは、第ｉ行目の水平読み出し期間１Ｈ（ｉ）の後半１／２の期間において読み出された第２信号電荷に対応する画素出力をＡＤ変換し、デジタル信号ＳＤ２（ｉ）を出力する。
　ここで、図７（ａ）に示すように、従来のイメージセンサの通常の撮影方法では、１フレームの時間Ｎだけキャリア（光電子）を蓄積して読み出す。このような従来のイメージセンサの読出方法では、光照度が大きくなり１フレームの時間Ｎ内で表面埋込領域（受光カソード領域）が飽和してしまうと、白飛びが発生してしまい、それを防ごうと１フレーム内で蓄積時間Ｎを短くしてしまうと、低照度領域での信号が小さくなり、ノイズに埋もれてしまうため、黒つぶれが発生してしまう。
　また、図７（ｂ）に示すように、広いダイナミックレンジを実現するために１フレーム期間を長時間露光期間Ｌと短時間露光期間Ｓに分割して、長時間露光期間Ｌの蓄積信号と短時間露光期間Ｓの蓄積信号とを合成する手法がある。しかしながら、図７（ｂ）の手法では短時間露光期間Ｓのサンプリングウインドウがフレーム期間に比して小さくなり、短時間露光期間Ｓの間隔がほぼ１フレーム期間分隔たるため、動きの速い対象物の撮像で不自然な動き歪が生ずるという問題があった。
　また、図７（ｃ）に示すように、１フレーム期間を長時間露光期間Ｌ、短時間露光期間Ｓ１、超短時間露光期間Ｓ２に分割して、長時間露光期間Ｌ、短時間露光期間Ｓ１、超短時間露光期間Ｓ２の異なる信号をそれぞれ読み出して合成する手法がある。図７（ｃ）の手法でも、短時間露光期間Ｓ１及び超短時間露光期間Ｓ２のサンプリングウインドウがフレーム期間に比して小さくなり、短時間露光期間Ｓ１及び超短時間露光期間Ｓ２の間隔がほぼ１フレーム期間分隔たるため、動きの速い対象物の撮像で不自然な動き歪が生ずるという問題があった。
　これに対して、第１の実施形態に係る固体撮像装置によれば、図７（ｄ）に示すように、長時間露光期間Ｌにおいて第１電荷蓄積領域ＳＤ１に第１信号電荷を蓄積し、短時間露光期間Ｓにおいて第２電荷蓄積領域ＳＤ２に第２信号電荷を蓄積することを１フレーム内で複数回繰り返す。これにより、動きの速い対象物の撮像であっても、隣り合う短時間露光期間Ｓの間隔が図７（ｂ）及び図７（ｃ）と比較して小さいため、不自然な動き歪が減少すると共に、異なる感度（例えば４００：１程度）を持つ第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２の信号を合成することで高ダイナミックレンジが得られる。
　以上説明したように、本発明の第１の実施形態によれば、第１選択ゲート電極１６及び第２選択ゲート電極１４の２つの経路選択機構を備え、第１選択ゲート電極１６及び第２選択ゲート電極１４が第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２に第１信号電荷及び第２信号電荷を、それぞれ１フレーム内で複数回選択的に振り分ける。その際、第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２を用いて時分割して、長時間露光期間Ｌ及び短時間露光期間Ｓを交互に相補的に複数回繰り返し、２つの感度を持つ信号を１フレーム内で反復的に複数回蓄積して読み出すことで、高速に動く対象物に対する動き歪の小さい広ダイナミックレンジ画像を得ることができる。したがって、自動車のヘッドライトや監視カメラ等の撮像対象が高速であり、且つ光照度が急激に大きく変化する場合に用いられる装置に好適である。
　（第１の実施形態の変形例）
　本発明の第１の実施形態の変形例に係る光電変換素子は、図２に示した第１の実施形態に係る光電変換素子の第１選択ゲート電極１６及び第２選択ゲート電極１４の代わりに、図８に示すように、それぞれ１対の電界制御電極のペアによって構成された第１経路選択機構（第１電界制御電極ペア）（１６ａ，１６ｂ）及び第２経路選択機構（第２電界制御電極ペア）（１４ａ，１４ｂ）を備える点が、第１の実施形態に係る光電変換素子と異なる。
　図８から分かるように、第１経路選択機構（１６ａ，１６ｂ）の第１信号電荷が移動する電荷移動経路（チャネル）の直上には電界制御電極（ゲート電極）が配置されていない。同様に、第２経路選択機構（１４ａ，１４ｂ）の第２信号電荷が移動する電荷移動経路（チャネル）の直上には電界制御電極（ゲート電極）が配置されていない。即ち、第１経路選択機構（１６ａ，１６ｂ）及び第２経路選択機構（１４ａ，１４ｂ）の絶縁ゲート構造を構成しているゲート電極（電界制御電極）の直下の半導体領域にはチャネルが存在しない。第１経路選択機構（１６ａ，１６ｂ）及び第２経路選択機構（１４ａ，１４ｂ）を構成している電界制御電極の直下の半導体領域にチャネルを設けず、１対の電界制御電極のペアの間に定義される電荷移動経路（電荷転送方向）にチャネルが設定されている。このような構成において、それぞれの電荷移動経路に対し、電荷移動経路に直交する方向（横方向）に伸びる電気力線による静電誘導効果によって、電荷移動経路（チャネル）のポテンシャル及び電界が制御される。
　第１経路選択機構（１６ａ，１６ｂ）及び第２経路選択機構（１４ａ，１４ｂ）のそれぞれを構成している電界制御電極は、電荷移動経路の直上に配置されていないので、従来のＭＯＳトランジスタのゲート構造のようなゲート電極直下において、表面ポテンシャルを縦方向（垂直方向又は深さ方向）に制御するのではない。図８に示した本発明の第１の実施形態の変形例に係る光電変換素子においては、第１経路選択機構（１６ａ，１６ｂ）及び第２経路選択機構（１４ａ，１４ｂ）において、それぞれの横方向にガウスの法則に従って伸びる電気力線が及ぼす静電誘導効果により、電荷移動経路の電位（ポテンシャル）をそれぞれ制御する。横方向電界による静電誘導効果を用いることにより、電荷転送方向の長い距離にわたって電界がほぼ一定になるようにして、第１信号電荷及び第２信号電荷をそれぞれ転送する光電変換素子を実現できる。
　図８に示した第１の実施形態の変形例に係る光電変換素子は、横方向電界を用いた第１経路選択機構（１６ａ，１６ｂ）及び第２経路選択機構（１４ａ，１４ｂ）の２つの経路選択機構を備えている。このため、図５（ａ）～図５（ｄ）のタイミングチャートに示したのと同様に、第１経路選択機構（１６ａ，１６ｂ）及び第２経路選択機構（１４ａ，１４ｂ）が、１フレーム内で、横方向電界による静電誘導効果を用いて、第１信号電荷を第１電荷蓄積領域ＳＤ１に、第２信号電荷を第２電荷蓄積領域ＳＤ２に、複数回選択的に振り分けて転送することができる。その際、１フレーム内を時分割して、長時間露光期間Ｌ及び短時間露光期間Ｓを交互に相補的に複数回繰り返し、第１信号電荷及び第２信号電荷のそれぞれを、１フレーム内で反復的に複数回、第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２に選択して蓄積し、第１信号電荷及び第２信号電荷のそれぞれを時系列に読み出すことが可能である。よって、図８に示した第１の実施形態の変形例に係る光電変換素子及びこの光電変換素子を用いた固体撮像装置によっても、高速に動く対象物に対する動き歪の小さく、且つ広ダイナミックレンジ画像を得ることができるという図２～図４等に示した構造と同様な効果を奏することが可能である。
　（第２の実施形態）
　本発明の第２の実施形態に係る固体撮像装置（２次元イメージセンサ）の半導体チップ上の配置等の全体構成は、概略としては図１に示した構成と同様である。第２の実施形態に係る固体撮像装置のそれぞれの画素Ｘ１１～Ｘ１ｍ；Ｘ２１～Ｘ２ｍ；……；Ｘｎ１～Ｘｎｍ内の画素回路として機能する画素の平面構造の一例を、図９に示す。図９の右上側には、受光カソード領域（電荷生成領域）として機能する表面埋込領域３３ａが矩形状の領域として示されている。表面埋込領域３３ａは、ｐ型の基体領域３２の上部に選択的に埋め込まれたｎ型の表面埋込領域３３ａである。画素は、遮光板５１の開口部を介して入射した光信号を受光し、この光信号を第１信号電荷及び第２信号電荷に変換する。
　表面埋込領域３３ａの矩形状の領域の左下部分の左側には、経路選択機構（第２経路選択機構）として機能するように、絶縁ゲート構造の選択ゲート電極１４が配置されているが、下側の経路選択機構（第１経路選択機構）には、通常の絶縁ゲート構造を構成するような選択ゲート電極は配置されていない。即ち、本発明の第２の実施形態に係る光電変換素子は、２つの経路選択機構を有するが、一方の経路選択機構のみが図１に例示した垂直シフトレジスタ（垂直ドライバ回路）１０５等の周辺回路によって駆動される選択ゲート電極１４を有する。このため、画素内のレイアウトだけでなく、選択ゲート電極を駆動する配線等の半導体チップ上のレイアウトが簡略化されている。
　直接駆動型経路選択機構である第２経路選択機構を構成している選択ゲート電極１４は、周辺回路からの信号電荷駆動パルスＳＧによって直接的に駆動されて、表面埋込領域３３ａにより生成した第２信号電荷を第２電荷蓄積領域ＳＤ２に転送して、第２電荷蓄積領域ＳＤ２に蓄積する。これに対し第１経路選択機構は、第２経路選択機構からの静電誘導効果で、第１経路選択機構を構成している電荷移動経路内の電位の変化が誘導されて、表面埋込領域３３ａが生成した第１信号電荷の移動を、間接的に制御する間接駆動型経路選択機構である（電荷移動経路内の電位の変化については、図１０～図１３を用いて後述する。）。このため、第１経路選択機構は、周辺回路によって駆動されることなく、第１信号電荷を、特定のタイミングで、表面埋込領域３３ａから第１電荷蓄積領域ＳＤ１に向かって、見かけ上自動的に転送する経路選択機構である。
　図９に示した平面パターン上、表面埋込領域３３ａは、選択ゲート電極１４の右側を比較的細い幅Ｗ１，Ｗ２で規定される電荷移動経路を経由して、下側に電荷移動経路よりも太い幅となる矩形状の領域を有した、矩形瓢箪型をなしている。表面埋込領域３３ａの左下側の矩形状の領域の一部には、第１電荷蓄積領域ＳＤ１が多角形（図９においては直角１０角形）の形で、階段状に４段のステップを有して表面埋込領域３３ａのパターンに重畳している。又、表面埋込領域３３ａの右上の矩形領域の左下から下側に向かって延在し、表面埋込領域３３ａの下側の矩形の領域と重畳するように、ｎ型のガイド領域（貫通ガイド領域）３５ａが複雑な多角形（図９においては１７角形）の形状で配置されている。ガイド領域３５ａは、表面埋込領域３３ａから第１電荷蓄積領域ＳＤ１の方向へ第１信号電荷を導き、第２電荷蓄積領域ＳＤ２の方向へ第２信号電荷を導く機能を有する。ガイド領域３５ａは、表面埋込領域３３ａの右上の矩形状の領域の左下から、多角形の右上側の先端部が、Ｇ０―Ｇ１方向（対角線方向）に沿って表面埋込領域３３ａの矩形状の領域の中央部に向かい突出している。
　第１電荷蓄積領域ＳＤ１の左側には、第１電荷蓄積領域ＳＤ１に隣接した第１転送ゲート電極１２と、この第１転送ゲート電極１２を介して、第１電荷蓄積領域ＳＤ１に対向する第１電荷読出領域６１が配置されている。第１電荷読出領域６１の更に左側には、リセットゲート電極１３と、このリセットゲート電極１３を介して、第１電荷読出領域６１に対向するリセットドレイン領域６２が配置されている。第１電荷読出領域６１、リセットゲート電極１３及びリセットドレイン領域６２とでリセットトランジスタとなるＭＯＳトランジスタが形成されている。それぞれのリセットゲート電極１３に対し、制御信号Ｒをすべてハイ（Ｈ）レベルにして、第１電荷読出領域６１に蓄積された電荷をリセットドレイン領域６２にそれぞれ吐き出し、第１電荷読出領域６１をリセットする。
　一方、選択ゲート電極１４により転送された第２信号電荷を蓄積する第２電荷蓄積領域ＳＤ２が選択ゲート電極１４の左側に配置されている。第２電荷蓄積領域ＳＤ２の上側には、第２電荷蓄積領域ＳＤ２に隣接した第２転送ゲート電極１５と、この第１転送ゲート電極１５を介して、第２電荷蓄積領域ＳＤ２に対向する第２電荷読出領域６３が配置されている。
　図１０（ａ）は図９に示した画素のＧ０－Ｇ１－Ｇ２－Ｇ３－Ｇ４の一点鎖線に沿った断面から見た画素の断面構造であるが、ｐ＋型の半導体基板３１と、半導体基板３１の上に配置されたｐ型の基体領域３２と、基体領域３２の上部の一部に埋め込まれたｎ型の表面埋込領域３３ａと、表面埋込領域３３ａの上部の一部に埋め込まれたｎ型のガイド領域３５ａが示されている。
　表面埋込領域３３ａは、図９において二点鎖線で示す遮光板５１の開口部（アパーチャ部）に定義される、基体領域３２の上部の一部に埋め込まれた矩形状の領域が受光カソード領域（電荷生成領域）として機能する。表面埋込領域３３ａと、表面埋込領域３３ａの直下の受光アノード領域として機能する基体領域３２の一部の領域とでフォトダイオードＰＤを構成している。電荷生成領域（受光アノード領域）で生成されたキャリア（電子）は、基体領域３２の直上の表面埋込領域３３ａの一部に注入される。表面埋込領域３３ａ及びガイド領域３５ａは、図９の右上側に二点鎖線で示した開口部（アパーチャ部）の周辺を画定している表面埋込領域３３ａから、平面パターン上、下方に向かって延伸している。図９に対応して、図１０（ａ）では表面埋込領域３３ａ及びガイド領域３５ａは右側から左側に向かって延伸し、左側の端部がｎ型の第１ウェル領域３４ａの上部と重畳している。
　表面埋込領域３３ａの上には、ｐ＋型ピニング層３８が配置されているが、ダーク電流が問題とならない用途（応用）等では、構造上、ｐ＋型ピニング層３８を省略しても構わない。図１０（ａ）の左側に示すように、基体領域３２の上部には、表面埋込領域３３ａ及びガイド領域３５ａと一部が重複するように、ｎ型の第１ウェル領域３４ａが配置されている。第１ウェル領域３４ａの底面にはｐ型の第１埋込蓄積領域３６ａが第１ウェル領域３４ａの平面パターンに対応して配置されている。第１ウェル領域３４ａと表面埋込領域３３ａとガイド領域３５ａとの重複領域で第１電荷蓄積領域ＳＤ１を構成している。第１電荷蓄積ダイオードＳＤ１の左側となる、図１０（ａ）の左側に示した基体領域３２の上部には、リセットトランジスタを構成する第１電荷読出領域６１とリセットドレイン領域６２が配置されている。
　ｐ＋型ピニング層３８及び基体領域３２の上にはゲート絶縁膜１１が配置されている。第１ウェル領域３４ａの左側のゲート絶縁膜１１上には、第１電荷蓄積領域ＳＤ１から第１電荷読出領域６１へ第１信号電荷を転送する第１転送ゲート電極１２が配置されている。又、第１ウェル領域３４ａの左方となる基体領域３２上のゲート絶縁膜１１上にはリセットゲート電極１３が配置され、第１電荷読出領域６１、リセットゲート電極１３及びリセットドレイン領域６２とでリセットトランジスタを構成している。図１０（ａ）では図示を省略するが、第１電荷読出領域６１には、図３に示した電圧読出用バッファアンプ７１と同様の電圧読出用バッファアンプが接続されている。
　図１３（ａ）は、図９に示したＨ０－Ｈ１－Ｈ２－Ｈ３－Ｈ４の一点鎖線に沿った断面から見た画素の断面構造であるが、基体領域３２の上部の一部には、表面埋込領域３３ａ及びガイド領域３５ａと離間するように、ｎ型の第２ウェル領域３４ｂが配置されている。第２ウェル領域３４ｂの上部の一部にはｎ型の電位勾配形成領域３３ｂが配置され、電位勾配形成領域３３ｂの上部にはｎ型の外部ガイド領域３５ｂが配置されている。第２ウェル領域３４ｂの底面にはｐ型の第２埋込蓄積領域３６ｂが第２ウェル領域３４ｂの平面パターンに対応して配置されている。第２ウェル領域３４ｂと電位勾配形成領域３３ｂと外部ガイド領域３５ｂとの重複領域で第２電荷蓄積領域ＳＤ２を構成している。
　第２ウェル領域３４ｂの上部の一部には、電位勾配形成領域３３ｂ及び外部ガイド領域３５ｂと離間するように、ｎ型の第２電荷読出領域６３が配置されている。図１３（ａ）では図示を省略するが、第２電荷読出領域６３には、図４に示した電圧読出用バッファアンプ７１と同様の電圧読出用バッファアンプを接続して、第１電荷蓄積領域ＳＤ１に蓄積された第１信号電荷の読み出しとは独立して時系列に、第２電荷蓄積領域ＳＤ２に蓄積された第２信号電荷を読み出す。
　平面パターン上、表面埋込領域３３ａと第２電荷蓄積領域ＳＤ２の間に位置するゲート絶縁膜１１上には、表面埋込領域３３ａから第２電荷蓄積領域ＳＤ２へ第２信号電荷を転送する選択ゲート電極１４が配置されている。更に、図１３（ａ）の左端側の位置となる、平面パターン上、第２電荷蓄積領域ＳＤ２と第２電荷読出領域６３の間に位置するゲート絶縁膜１１上には、第２電荷蓄積領域ＳＤ２から第２電荷読出領域６３へ第２信号電荷を転送する第２転送ゲート電極１５が配置されている。
　本発明の第２の実施形態においては、図９及び図１０（ａ）に示した第２経路選択機構を構成している選択ゲート電極１４に印加する電圧が、表面埋込領域３３ａから第１電荷蓄積領域ＳＤ１までの、第１経路選択機構を構成している移動経路における空乏化電位の変化を誘導することにより、表面埋込領域３３ａにより生成した第１信号電荷を第１電荷蓄積領域ＳＤ１に見かけ上自動的に転送させる。即ち、第２経路選択機構としての選択ゲート電極１４がオン状態のときは、第２電荷蓄積領域ＳＤ２に第２信号電荷を転送するとともに、第１経路選択機構側においては、表面埋込領域３３ａから第１電荷蓄積領域ＳＤ１までの移動経路における電位障壁を見かけ上自動的に形成して第１電荷蓄積領域ＳＤ１への第１信号電荷の転送を抑制する。一方、第２経路選択機構である選択ゲート電極１４がオフ状態のときは、第２経路選択機構は第２電荷蓄積領域ＳＤ２への第２信号電荷の転送を抑制するとともに、表面埋込領域３３ａから第１電荷蓄積領域ＳＤ１までの第１経路選択機構の移動経路における電位障壁をなくして、第１電荷蓄積領域ＳＤ１への第１信号電荷の転送を許容する。
　第２経路選択機構側の電位が、第１経路選択機構側の移動経路の空乏化電位に与える影響の大きさは、第２の実施形態に係る固体撮像装置の画素（光電変換素子）の平面パターン等の構造や不純物密度に依存する。このため、常には、所望の電位障壁が第１経路選択機構の移動経路に生成されないので、第１電荷蓄積領域ＳＤ１、第２電荷蓄積領域ＳＤ２の両方に、同時に信号電荷が流れてしまう「クロストーク」の問題が発生する場合もある。以下においては、第１電荷蓄積領域ＳＤ１、第２電荷蓄積領域ＳＤ２の間のクロストークを低減するうえで、クリティカルな部分の寸法について説明する。
　第２の実施形態に係る固体撮像装置の画素（光電変換素子）のクリティカルな部分の寸法を、パラメトリックに変化させ、第１電荷蓄積領域ＳＤ１に対する電位障壁の高さ、転送路における電位障壁の形成の有無等をデバイスシミュレーションで解析した結果を図１０～図１３を用いて説明する。クリティカルな部分の寸法として、図９に示す選択ゲート電極１４の端部からガイド領域３５ａの端部までの移動経路の幅Ｗ１を０．７μｍ、移動経路の幅Ｗ１を有する領域よりも下側の領域の幅Ｗ２を０．９μｍと規定した。表面埋込領域３３ａの瓢箪の胴のくびれ部分となる箇所の長さ、即ち、図９において、下側の矩形状の表面埋込領域３３ａの上辺から、上側の矩形状の表面埋込領域３３ａの下辺までの平面パターン上の高さＨ１を「経路長Ｈ１」と定義し、経路長Ｈ１を０．６μｍ、１．０μｍ、１．３μｍと変化させた。
　図１０（ｂ）は、選択ゲート電極１４に信号電荷駆動パルスＳＧ＝３．３Ｖを印加して第２経路選択機構をオン状態としたときの図１０（ａ）に対応する断面に沿った第１経路選択機構の電荷移動経路の空乏化電位分布のシミュレーション結果を示し、図１０（ｃ）は、選択ゲート電極１４に信号電荷駆動パルスＳＧ＝－１Ｖを印加して第２経路選択機構をオフ状態としたときの図１０（ａ）に対応する断面に沿った第１経路選択機構の電荷移動経路の空乏化電位分布のシミュレーション結果を示す。図１１に、図１０（ｃ）の円で囲んだ領域Ｂの部分拡大図を示し、図１２に、図１０（ｂ）の円で囲んだ領域Ａの部分拡大図を示す。図１３（ｂ）は、選択ゲート電極１４に信号電荷駆動パルスＳＧ＝３．３Ｖを印加して第２経路選択機構をオン状態としたときの図１３（ａ）に対応する断面に沿った第２経路選択機構の電荷移動経路の空乏化電位分布のシミュレーション結果を示し、図１３（ｃ）は、選択ゲート電極１４に信号電荷駆動パルスＳＧ＝－１Ｖを印加して第２経路選択機構をオフ状態としたときの図１３（ａ）に対応する断面に沿った第２経路選択機構の電荷移動経路の空乏化電位分布のシミュレーション結果を示す。
　選択ゲート電極１４を信号電荷駆動パルスＳＧによってオン状態としたときに、図１３（ｂ）に示すように、選択ゲート電極１４直下では電位障壁が下がる。同時に、図１０（ｂ）及び図１２に示すように、表面埋込領域３３ａと第１電荷蓄積領域ＳＤ１の間のガイド領域３５ａの部分において、経路長Ｈ１＝０．６μｍの場合には第１経路選択機構の電荷移動経路に電位障壁が形成されず、第１信号電荷の移動を許容するが、経路長Ｈ１＝１．０μｍ，１．３μｍの場合には第１電荷蓄積領域ＳＤ１に対する１Ｖ以上の電位障壁が第１経路選択機構の電荷移動経路に形成される。
　一方、選択ゲート電極１４を信号電荷駆動パルスＳＧによってオフ状態としたときに、図１３（ｃ）に示すように、選択ゲート電極１４直下には電位障壁が形成される。同時に、図１０（ｃ）及び図１１に示すように、表面埋込領域３３ａと第１電荷蓄積領域ＳＤ１の間のガイド領域３５ａの部分において、経路長Ｈ１＝０．６μｍ、１．０μｍ、１．３μｍのいずれの場合も第１経路選択機構の電荷移動経路に電位障壁が形成されず、第１信号電荷の移動を許容する。
　したがって、経路長Ｈ１＝１．３μｍの場合には、第２経路選択機構側の選択ゲート電極１４のオンオフ制御により、第１経路選択機構の電荷移動経路に電位障壁の高さの変化を誘導でき、第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２に第１信号電荷及び第２信号電荷を選択的に振り分けることができる。このように、電荷移動経路中に定義される転送路の経路長Ｈ１を確保することで、第１経路選択機構の電荷移動経路の電位障壁が確保され、第１経路選択機構の電荷移動経路に沿った表面埋込領域３３ａから第１電荷蓄積領域ＳＤ１への電位障壁の高さを、第２経路選択機構側に印加する信号電荷駆動パルスＳＧによって、間接的に制御することができる。
　更に、図１４（ａ）に、選択ゲート電極１４に信号電荷駆動パルスＳＧ＝－１Ｖを印加して第２経路選択機構をオフ状態としたときの第１及び第２経路選択機構の電荷移動経路の空乏化電位分布の３次元シミュレーション結果を示し、図１４（ｂ）に、選択ゲート電極１４に信号電荷駆動パルスＳＧ＝３．３Ｖを印加して第２経路選択機構をオン状態としたときの第１及び第２経路選択機構の電荷移動経路の空乏化電位分布の３次元シミュレーション結果を示す。図１４（ａ）の右上に、図１４（ａ）及び図１４（ｂ）に示す空乏化電位分布に対応する選択ゲート電極１４（「ＳＧ」と表記）、第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２の位置関係を模式的に示す。図１４（ａ）及び図１４（ｂ）のＸ座標及びＹ座標は、図９の紙面上下方向及び紙面左右方向にそれぞれ対応する。
　図１４（ａ）に示すように、選択ゲート電極１４に信号電荷駆動パルスＳＧ＝－１Ｖを印加して第２経路選択機構をオフ状態としたときには、選択ゲート電極１４直下には電位障壁が形成されると同時に、第１経路選択機構の電荷移動経路に電位障壁が形成されず、第１信号電荷の移動を許容する。一方、図１４（ｂ）に示すように、選択ゲート電極１４に信号電荷駆動パルスＳＧ＝３．３Ｖを印加して第２経路選択機構をオン状態としたときには、選択ゲート電極１４直下では電位障壁が下がると同時に、第１経路選択機構の電荷移動経路には電位障壁が形成される。
　次に、図１５（ａ）～図１５（ｃ）のタイミングチャートを参照しながら、本発明の第２の実施形態に係る固体撮像装置における電荷転送動作の一例を説明する。図１５（ａ）～図１５（ｃ）の横軸は１フレーム内における時間を示す。図１５（ａ）の縦軸は、第２経路選択機構側の選択ゲート電極１４に印加される信号電荷駆動パルスＳＧの電圧の変化を示し、図１５（ｂ）の縦軸は、第１電荷蓄積領域ＳＤ１に蓄積される第１信号電荷の蓄積電荷量を示し、図１５（ｃ）の縦軸は、第２電荷蓄積領域ＳＤ２に蓄積される第２信号電荷の蓄積電荷量を示す。
　時刻ｔ０～ｔ１において、図１５（ａ）に示すように、第２経路選択機構側の選択ゲート電極１４が信号電荷駆動パルスＳＧによってオフ状態となると、第２電荷蓄積領域ＳＤ２への第２信号電荷の転送は抑制され、図１５（ｂ）に示すように第２電荷蓄積領域ＳＤ２に蓄積された第２信号電荷は一定である。一方、第１経路選択機構側の第１電荷蓄積領域ＳＤ１への第１信号電荷の転送は許容されて、図１５（ｃ）に示すように、第１電荷蓄積領域ＳＤ１に第１信号電荷が蓄積される。
　時刻ｔ０～ｔ１よりも短時間の時刻ｔ１～ｔ２において、図１５（ａ）に示すように、第２経路選択機構側の選択ゲート電極１４が信号電荷駆動パルスＳＧによってオン状態となると、第２電荷蓄積領域ＳＤ２に第２信号電荷が転送され、図１５（ｂ）に示すように、第２電荷蓄積領域ＳＤ２に第２信号電荷が蓄積される。一方、第１経路選択機構側の第１電荷蓄積領域ＳＤ１への第１信号電荷の転送は抑制され、図１５（ｃ）に示すように第１電荷蓄積領域ＳＤ１に蓄積された第１信号電荷は一定である。
　即ち、時刻ｔ０～ｔ１の長時間露光で第１電荷蓄積領域ＳＤ１に第１信号電荷を蓄積し、時刻ｔ１～ｔ２の短時間露光で第２電荷蓄積領域ＳＤ２に第２信号電荷を蓄積する。この長時間露光と短時間露光の相補的な組み合わせを１フレーム内の時刻ｔ２～ｔ３と時刻ｔ３～ｔ４、時刻ｔ４～ｔ５と時刻ｔ５～ｔ６、時刻ｔ６～ｔ７と時刻ｔ７～ｔ８で交互且つ周期的に繰り返す。なお、図１５（ａ）～図１５（ｃ）では、長時間露光と短時間露光の相補的な組み合わせを４回繰り返す動作を例示しているが、長時間露光と短時間露光の相補的な組み合わせは少なくとも２回繰り返してもよく、３回繰り返してもよく、５回以上繰り返してもよい。又、第２の実施形態の第１の変形例に係る光電変換素子として後述するように、対象物の動作が遅い場合で、動き歪が問題にならない状況であれば、１フレーム内に１回の繰り返しのモードも許容しうる。
　１フレームの終了する時刻ｔ８において、第１電荷蓄積領域ＳＤ１に蓄積された第１信号電荷と、第２電荷蓄積領域ＳＤ２に蓄積された第２信号電荷とを時系列で読み出す。即ち、本発明の第２の実施形態に係る駆動方法は、図７（ｄ）に示した長時間露光期間Ｌ及び短時間露光期間Ｓを１フレーム内で複数回繰り返す手法である。
　本発明の第２の実施形態によれば、第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２を用いて、異なる２つの感度曲線を持つ第１信号電荷と第２信号電荷を、反復的に蓄積して読み出すことで、超高感度と広ダイナミックレンジを両立し、さらに、動きの大きい被写体に対しても合成画像の動き歪が小さい画像を取得できるしたがって、自動車のヘッドライトや監視カメラ等の撮像対象が高速であり、且つ光照度が急激に大きく変化する場合に用いられる装置に好適である。
　更に、第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２のうち、一方の第１電荷蓄積領域ＳＤ１側を仮想的な選択ゲート電極とし、１つの選択ゲート電極１４により第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２へ第１信号電荷及び第２信号電荷をそれぞれ振り分けることができるので、画素として用いる光電変換素子の構造や、画素を配列したときの駆動信号線等の表面配線のパターンを簡略化でき、より高集積密度の個体撮像素子を提供できる。
　（第２の実施形態の第１の変形例）
　本発明の第２の実施形態においては、図７（ｄ）に示した長時間露光期間Ｌ及び短時間露光期間Ｓを複数回繰り返す駆動方法を採用する場合を例示したが、本発明の第２の実施形態に係る光電変換素子及び固体撮像装置を、従来の駆動方法に適用することもできる。即ち、図７（ｂ）に示すように、１フレーム毎に、選択ゲート電極１４のオン状態とした長時間露光区間Ｌと、選択ゲート電極１４をオフ状態とした短時間露光区間Ｓを繰り返すデュアルサンプリングを実施してもよい。更には、図７（ｃ）に示すように、選択ゲート電極１４を制御することにより、１フレーム中を長時間露光期間Ｌ、短時間露光期間Ｓ１、超短時間露光期間Ｓ２に分割する読出方法を採用してもよい。
　（第２の実施形態の第２変形例）
　本発明の第２の実施形態の第２変形例に係る光電変換素子は、図９に示した第２の実施形態に係る光電変換素子の選択ゲート電極１４の代わりに、図１６に示すように、１対の電界制御電極のペアによって構成された第２経路選択機構（電界制御電極ペア）（１４ａ，１４ｂ）を備える点が、第２の実施形態に係る光電変換素子と異なる。
　図１６から分かるように、第２経路選択機構（１４ａ，１４ｂ）の第２信号電荷が移動する電荷移動経路（チャネル）の直上には電界制御電極（ゲート電極）が配置されていない。即ち、第２経路選択機構（１４ａ，１４ｂ）の絶縁ゲート構造を構成しているゲート電極直下にはチャネルが存在しない。第２経路選択機構（１４ａ，１４ｂ）直下にチャネルを設けず、１対の電界制御電極のペアの間に定義される電荷移動経路（電荷転送方向）にチャネルが設定されている。このような構成において、第２経路選択機構（１４ａ，１４ｂ）の電荷移動経路に対し、電荷移動経路に直交する方向（横方向）に伸びる電気力線による静電誘導効果によって、電荷移動経路（チャネル）のポテンシャル及び電界が制御される。
　第２経路選択機構（１４ａ，１４ｂ）には、電荷移動経路の直上に配置されていないので、従来のＭＯＳトランジスタのゲート構造のようなゲート電極直下において、表面ポテンシャルを縦方向（垂直方向又は深さ方向）に制御するのではない。図１６に示した本発明の第２の実施形態の第２変形例に係る光電変換素子においては、第２経路選択機構（１４ａ，１４ｂ）において、横方向にガウスの法則に従って伸びる電気力線が及ぼす静電誘導効果により、電荷移動経路の電位（ポテンシャル）を制御する。横方向電界による静電誘導効果を用いることにより、電荷転送方向の長い距離にわたって電界がほぼ一定になるようにして、第２信号電荷を転送する光電変換素子を実現できる。
　図１６に示した第２の実施形態の第２変形例に係る光電変換素子は、図９に示した第２の実施形態に係る光電変換素子と同様に、第１経路選択機構側には、通常の絶縁ゲート構造を構成するような選択ゲート電極は配置されていないが、第２経路選択機構（１４ａ，１４ｂ）としては横方向電界を用いた経路選択機構を備えて、２つの経路選択機構を構成している。第２の実施形態で説明したのと同様に、第２経路選択機構（１４ａ，１４ｂ）が、横方向電界によりオン状態になったときは、第１経路選択機構側がオフ状態となり、第２経路選択機構（１４ａ，１４ｂ）が、横方向電界によりオフ状態になったときは、第１経路選択機構側がオン状態となる。
　このため、図１５のタイミングチャートに示したのと同様に、第２経路選択機構（１４ａ，１４ｂ）に対してのみ、駆動電界を印加して、１フレーム内で、第１信号電荷を第１電荷蓄積領域ＳＤ１に、第２信号電荷を第２電荷蓄積領域ＳＤ２に、複数回選択的に振り分けて転送することができる。その際、１フレーム内を時分割して、長時間露光期間Ｌ及び短時間露光期間Ｓを交互に相補的に複数回繰り返し、第１信号電荷及び第２信号電荷のそれぞれを、１フレーム内で反復的に複数回、第１電荷蓄積領域ＳＤ１及び第２電荷蓄積領域ＳＤ２に選択して蓄積し、読み出すことが可能である。よって、図１６に示した第２の実施形態の第２変形例に係る光電変換素子によっても、高速に動く対象物に対する動き歪の小さく、且つ広ダイナミックレンジ画像を得ることができるという図１３等に示した構造と同様な効果を、簡単な構造で実現することが可能である。
　（その他の実施形態）
　上記のように、本発明は本発明の第１及び第２の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　第１及び第２の実施形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。なお、第１及び第２の実施形態の説明では、光電変換素子内で輸送、蓄積等の処理がされる第１信号電荷や第２信号電荷を電子とし、ポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、光電変換素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向（深さ方向）が、電位の負方向として表現される。
　又、本発明の電荷移動経路等を構成する半導体材料はシリコン（Ｓｉ）に限定されるものではない。特に、化合物半導体の場合は化合物半導体の表面とゲート絶縁膜１１との界面における界面欠陥や界面準位が問題になるので、本発明の第２の実施形態で説明したような絶縁ゲート構造を用いない経路選択機構の構造は、界面欠陥や界面準位の影響を回避できるので、ＩＩＩ－Ｖ族間化合物半導体やＩＩ－ＶＩ族間化合物半導体等の種々の化合物半導体を用いた光電変換素子や固体撮像装置に有効である。よって、第１及び第２の実施形態で例示的に説明した光電変換素子や固体撮像装置の構造やその技術的思想は、化合物半導体に対して重要な技術となる。
　このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１１…ゲート絶縁膜
１２，１５…転送ゲート電極
１３…リセットゲート電極
１４，１６…選択ゲート電極
３１…半導体基板
３２…基体領域
３３ａ…表面埋込領域（受光カソード領域）
３３ｂ，３３ｃ…電位勾配形成領域
３４ａ，３４ｂ…ウェル領域
３５ａ…ガイド領域
３５ｂ，３５ｃ…外部ガイド領域
３６ａ，３６ｂ…埋込蓄積領域
３８…型ピニング層
５１…遮光板
６１，６３…電荷読出領域
６２…リセットドレイン領域
７１…電圧読出用バッファアンプ
１０４…タイミング発生回路
１０６…水平シフトレジスタ
１０７…ノイズキャンセル回路
１０８…信号処理回路
１０９…差動アンプ
Ｂｊ…垂直信号線
Ｃ１…入力容量
Ｃ２…積分容量
ＭＳｉ…スイッチングトランジスタ
ＣＤＳ１～ＣＤＳｍ…相関二重サンプリング回路
ＡＤＣ１～ＡＤＣｍ…ＡＤ変換回路
ＰＤ…フォトダイオード
ＳＤ１，ＳＤ２…電荷蓄積領域（電荷蓄積ダイオード）
Ｘｉｊ…画素

Claims (12)

  1. 　第１導電型の基体領域と、
    　前記基体領域の上部に選択的に埋め込まれ、前記基体領域とフォトダイオードをなす第２導電型の表面埋込領域と、
    　前記基体領域の上部の前記表面埋込領域の近傍に埋め込まれ、前記表面埋込領域から転送された前記フォトダイオードが生成した第１信号電荷を蓄積する第２導電型の第１電荷蓄積領域と、
    　前記第１電荷蓄積領域から離間して、前記基体領域に埋め込まれ、前記表面埋込領域から転送された前記フォトダイオードが生成した第２信号電荷を蓄積する第２導電型の第２電荷蓄積領域と、
    を備え、第１の時間で前記表面埋込領域から前記第１電荷蓄積領域へ前記第１信号電荷を転送し、前記第１の時間よりも短い第２の時間で前記表面埋込領域から前記第２電荷蓄積領域へ前記第２信号電荷を転送することを１フレーム中で複数回繰り返すことを特徴とする光電変換素子。
  2. 　前記表面埋込領域と前記第１電荷蓄積領域の間に、前記表面埋込領域から前記第１電荷蓄積領域への前記第１信号電荷の転送を制御する第１経路選択機構を更に備えることを特徴とする請求項１に記載の光電変換素子。
  3. 　前記表面埋込領域と前記第２電荷蓄積領域の間に、前記表面埋込領域から前記第２電荷蓄積領域への前記第２信号電荷の転送を制御する第２経路選択機構を更に備えることを特徴とする請求項２に記載の光電変換素子。
  4. 　前記第１経路選択機構は絶縁ゲート構造を有し、該絶縁ゲート構造を構成するゲート電極に印加する電圧で、前記第１経路選択機構に設定される電荷移動経路を転送される前記第１信号電荷の移動を制御することを特徴とする請求項２に記載の光電変換素子。
  5. 　前記第２経路選択機構は絶縁ゲート構造を有し、該絶縁ゲート構造を構成するゲート電極に印加する電圧で、前記第２経路選択機構に設定される電荷移動経路を転送される前記第２信号電荷の移動を制御することを特徴とする請求項３に記載の光電変換素子。
  6. 　前記第１経路選択機構に設定される電荷移動経路の空乏化電位の変化が、前記第２経路選択機構に設けられた前記ゲート電極に印加する電圧で誘導され、前記空乏化電位の変化によって、前記第１経路選択機構に設定される電荷移動経路を転送される前記第１信号電荷の移動が制御されることを特徴とする請求項５に記載の光電変換素子。
  7. 　第１導電型の基体領域と、
    　前記基体領域の上部に選択的に埋め込まれ、前記基体領域とフォトダイオードをなす第２導電型の表面埋込領域と、
    　前記基体領域の上部の前記表面埋込領域の近傍に埋め込まれ、前記表面埋込領域から転送された前記フォトダイオードが生成した第１信号電荷を蓄積する第２導電型の第１電荷蓄積領域と、
    　前記第１電荷蓄積領域から離間して、前記基体領域に埋め込まれ、前記表面埋込領域から転送された前記フォトダイオードが生成した第２信号電荷を蓄積する第２導電型の第２電荷蓄積領域と、
    を備える単位画素を複数配列し、前記単位画素のそれぞれにおいて、第１の時間で前記表面埋込領域から前記第１電荷蓄積領域へ前記第１信号電荷を転送し、前記第１の時間よりも短い第２の時間で前記表面埋込領域から前記第２電荷蓄積領域へ前記第２信号電荷を転送することを１フレーム中で複数回繰り返すことを特徴とする固体撮像装置。
  8. 　前記単位画素のそれぞれが、前記表面埋込領域と前記第１電荷蓄積領域の間に、前記表面埋込領域から前記第１電荷蓄積領域への前記第１信号電荷の転送を制御する第１経路選択機構を更に備えることを特徴とする請求項７に記載の固体撮像装置。
  9. 　前記単位画素のそれぞれが、前記表面埋込領域と前記第２電荷蓄積領域の間に、前記表面埋込領域から前記第２電荷蓄積領域への前記第２信号電荷の転送を制御する第２経路選択機構を更に備えることを特徴とする請求項８に記載の固体撮像装置。
  10. 　前記第１経路選択機構は絶縁ゲート構造を有し、該絶縁ゲート構造を構成するゲート電極に印加する電圧で、前記第１経路選択機構に設定される電荷移動経路を転送される前記第１信号電荷の移動を制御することを特徴とする請求項８に記載の固体撮像装置。
  11. 　前記第２経路選択機構は絶縁ゲート構造を有し、該絶縁ゲート構造を構成するゲート電極に印加する電圧で、前記第２経路選択機構に設定される電荷移動経路を転送される前記第２信号電荷の移動を制御することを特徴とする請求項９に記載の固体撮像装置。
  12. 　前記第１経路選択機構に設定される電荷移動経路の空乏化電位の変化が、前記第２経路選択機構に設けられた前記ゲート電極に印加する電圧で誘導され、前記空乏化電位の変化によって、前記第１経路選択機構に設定される電荷移動経路を転送される前記第１信号電荷の移動が制御されることを特徴とする請求項１１に記載の固体撮像装置。
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