WO2018047561A1 - 電力素子の駆動回路 - Google Patents

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    • H03K2217/0036—Means reducing energy consumption

Definitions

  • the present invention relates to a drive circuit for turning on / off a power element such as an IGBT, and more particularly to a drive circuit for a power element having a simple configuration with reduced switching loss of the power element.
  • FIG. 6 is a schematic configuration showing an example of a conventional drive circuit 1 that drives on / off a power element 2 made of an IGBT or the like.
  • This drive circuit 1 plays a role of turning on and off a drive signal applied to the gate of an IGBT (power element) 2 and controlling a main current flowing between the collector and emitter of the IGBT 2.
  • the supply current Ic to the load (RL) connected between the main power supply 3 and the IGBT 2 is controlled by turning on / off the IGBT 2.
  • the drive circuit 1 includes first and second semiconductor switch elements Q1, Q2 connected in series and interposed between a power supply terminal (Vcc) and a ground terminal (GND) of a power supply 4, Third and fourth semiconductor switch elements Q3 and Q4 connected in series and interposed between a power supply terminal (Vcc) and a ground terminal (GND) of the power supply 4 are provided in parallel.
  • the first and second semiconductor switch elements Q1 and Q2 are formed by connecting the series connection point (node P1) to the gate of the IGBT 2 through the gate resistor RG.
  • the third and fourth semiconductor switching elements Q3 and Q4 are obtained by connecting the series connection point (node P2) to the emitter of the IGBT2.
  • Each of the first to fourth semiconductor switching elements Q1, Q2, Q3, Q4 is made of, for example, a MOS-FET, and is turned on / off in association with each other under the control of the control circuit 5 to turn on the IGBT 2. -Configure a switch matrix circuit to drive off.
  • the control circuit 5 turns on / off each of the first to fourth semiconductor switch elements Q1, Q2, Q3, Q4 in association with each other in response to a control signal SG given from the outside. Plays the role of controlling off.
  • FIG. 7 shows the operation timing representing the state change of each part of the drive circuit 1 according to the control signal SG and the voltage change of the IGBT 2.
  • V (P1) is the voltage change at node P1
  • V (E) is the voltage change at the emitter (node P2) of IGBT2
  • V (G) is the voltage change at the gate of IGBT2
  • Vge is the gate of IGBT2. ⁇ Changes in emitter-to-emitter voltage are shown.
  • the drive circuit 1 drives the IGBT 2 on / off by positively or negatively biasing the gate-emitter voltage Vge of the IGBT 2 in accordance with the control signal SG. That is, the drive circuit 1 turns on the first and fourth semiconductor switch elements Q1 and Q4 and turns off the second and third semiconductor switch elements Q2 and Q3, thereby supplying the voltage of the node P1 to the power source. 4 is set to the power supply voltage Vcc, and the emitter of the IGBT 2 is grounded. Then, the drive circuit 1 turns on the IGBT 2 by applying the voltage of the node P1 (power supply voltage Vcc) to the gate of the IGBT 2 through the gate resistor RG.
  • Vcc power supply voltage
  • the drive circuit 1 turns off the first and fourth semiconductor switch elements Q1 and Q4 and turns on the second and third semiconductor switch elements Q2 and Q3, thereby grounding the node P1 and IGBT2. Is set to the power supply voltage Vcc of the power supply 4, and the drive circuit 1 grounds the gate of the IGBT2 through the gate resistor RG to turn off the IGBT2.
  • the drive circuit 1 configured in this way is as described in detail in Patent Document 1, for example.
  • the drive circuit 1 disclosed in Patent Document 1 can turn on and off the IGBT 2 by positively or negatively biasing the IGBT 2 using only the positive power supply voltage Vcc output from the power supply 4, It is excellent in that it is not necessary.
  • this conventional driving circuit 1 has a configuration in which the voltage V (P1) of the node P1 is applied to the gate of the IGBT 2 through the gate resistance RG, thereby charging and discharging the gate capacitance of the IGBT 2. For this reason, there is a problem that the switching loss is large when the IGBT 2 is turned on and turned off.
  • Patent Document 1 discloses that the timing at which the first to fourth semiconductor switching elements Q1, Q2, Q3, and Q4 are turned on and off is shifted to turn on and off the IGBT 2. It has been disclosed to reduce switching losses at times.
  • the first to fourth semiconductor switch elements Q1, Q2, Q3, and Q4 are shifted in on / off timing, there arises a new problem that the configuration of the control circuit 5 becomes complicated.
  • a gate resistor RG having a larger element area than the first to fourth semiconductor switch elements Q1, Q2, Q3, and Q4 is required. There is also a problem that the area increases.
  • the present invention has been made in consideration of such circumstances, and its purpose is to reduce switching loss at the time of turn-off of a power element made of, for example, an IGBT without using the gate resistance described above.
  • An object of the present invention is to provide a power element drive circuit having a simple configuration suitable for integration into an integrated circuit.
  • the power element drive circuit includes a power element that controls a main current flowing between the first main electrode and the second main electrode in accordance with a drive signal applied to the control electrode, for example, IGBT or N
  • a drive signal applied to the control electrode for example, IGBT or N
  • the type power MOS-FET is driven on and off.
  • the drive circuit for the power element basically includes: First and second semiconductor switch elements connected in series and interposed between a power supply terminal and a ground terminal, and having the series connection point connected to the control electrode of the power element, Third and fourth semiconductor switches connected in series and interposed between the power supply terminal and the ground terminal and having the series connection point connected to the second main electrode of the power element Elements, And a control circuit for controlling on / off of the power element by turning on / off the first to fourth semiconductor switch elements in association with each other in accordance with a control signal.
  • the power element drive circuit according to the present invention has a higher on-resistance than the second to fourth semiconductor switch elements as the first semiconductor switch element connected to the power supply terminal side. It is characterized by using large elements.
  • the power element is composed of, for example, an IGBT having the control electrode as a gate, the first main electrode as a collector, and the second main electrode as an emitter.
  • the power element includes an N-type power MOS-FET having the control electrode as a gate, the first main electrode as a source, and the second main electrode as a drain.
  • Each of the first to fourth semiconductor switch elements is composed of a MOS-FET that is turned on / off in accordance with a voltage applied to each gate from the control circuit.
  • the control circuit turns on the first and fourth semiconductor switch elements and turns off the second and third semiconductor switch elements in a normal operation in which the power element is driven on and off.
  • the first and fourth semiconductor switching elements are turned off, and the second and third semiconductor switching elements are turned on to turn off the power element.
  • the control circuit turns on the first and third semiconductor switch elements and turns off the second and fourth semiconductor switch elements at the time of short-circuit interruption for forcibly turning off the power element. Configured. Alternatively, the control circuit may turn on the second and fourth switch elements and turn off the first and third semiconductor switch elements at the time of short-circuit interruption for forcibly turning off the power element. Composed.
  • a MOS-FET having a narrow channel width is used as the first semiconductor switch element as compared with the second to fourth semiconductor switch elements realized as MOS-FETs having the same specifications.
  • a drive circuit for a power element in which the on-resistance of the first semiconductor switch element is higher than the on-resistances of the second to fourth semiconductor switch elements can be realized easily and inexpensively.
  • the power element drive circuit having the above configuration, when the first semiconductor switch element is turned on and the second semiconductor switch element is turned off to turn on the power element (IGBT), the on-resistance is large.
  • the gate capacitance of the power element (IGBT) is charged through the first semiconductor switch element. Further, when the first semiconductor switch element is turned off and the second semiconductor switch element is turned off to turn off the power element (IGBT), the power element is passed through the second semiconductor switch element having a small on-resistance.
  • the gate capacitance of (IGBT) is discharged.
  • FIG. 2 is a diagram illustrating a specific configuration example of a drive circuit illustrated in FIG. 1.
  • FIG. 4 is a diagram showing another configuration example of a control circuit in the drive circuit shown in FIG. 2.
  • FIG. 4 is a diagram showing still another configuration example of the control circuit in the drive circuit shown in FIG. 2.
  • FIG. 4 is a diagram illustrating another specific configuration example of the drive circuit illustrated in FIG. 1.
  • the schematic block diagram which shows an example of the drive circuit of the conventional power element.
  • the timing diagram which shows the on / off drive form of the power element by the drive circuit of the conventional power element.
  • FIG. 1 is a schematic configuration diagram showing an outline of a power element drive circuit 10 according to an embodiment of the present invention. The same parts as those of the conventional drive circuit 1 shown in FIG. It is.
  • the drive circuit 10 is connected in series and interposed between a power supply terminal (Vcc) and a ground terminal (GND), and the series connection point (node P1) is connected to the gate of the IGBT 2.
  • First and second semiconductor switch elements Q1 and Q2 are provided. Further, the drive circuit 10 is connected in series and interposed between the power supply terminal (Vcc) and the ground terminal (GND), and the series connection point (node P2) is connected to the emitter of the IGBT 2.
  • Third and fourth semiconductor switch elements Q3 and Q4 are provided.
  • Each of the first to fourth semiconductor switch elements Q1, Q2, Q3, Q4 is made of, for example, a MOS-FET.
  • the first semiconductor switch element Q1 among the first to fourth semiconductor switch elements Q1, Q2, Q3, Q4 is more on-resistance (conducting resistance) than the second to fourth semiconductor switch elements Q2, Q3, Q4.
  • MOS-FET with a large Ron is used.
  • the series circuit composed of the first and second semiconductor switch elements Q1 and Q2 and the series circuit composed of the third and fourth semiconductor switch elements Q3 and Q4 are arranged between the power supply terminal (Vcc) and the ground terminal (GND). Are provided in parallel to form a switch matrix circuit.
  • This switch matrix circuit drives the IGBT 2 on / off by turning on / off the first to fourth semiconductor switch elements Q1, Q2, Q3, Q4 in relation to each other under the control of the control circuit 5. To do.
  • the drive circuit 10 uses an element having a larger on-resistance than the second to fourth semiconductor switch elements Q2, Q3, Q4 as the first semiconductor switch element Q1 constituting the switch matrix circuit. It is characterized in that the gate resistance RG in the conventional drive circuit 1 shown in FIG. 6 is omitted. In other words, the configuration is such that the voltage of the node P1 in which the first and second semiconductor switch elements Q1 and Q2 are connected in series is directly applied to the gate of the IGBT 2 without going through the gate resistor RG.
  • a MOS-FET having a large on-resistance Ron is used as the first semiconductor switch element Q1.
  • MOS-FETs having a small on-resistance Ron are used as the second to fourth semiconductor switch elements Q2, Q3, and Q4. Therefore, here, the on-resistance of the first semiconductor switch element Q1 is indicated as Ron (L), and the on-resistances of the second to fourth semiconductor switch elements Q2, Q3, Q4 are indicated as Ron (S) [ ⁇ Ron (L)]. As shown.
  • the first to fourth semiconductor switching elements Q1, Q2, Q3, and Q4 are basically composed of switching MOS-FETs having the same current capacity and the same breakdown voltage.
  • the first semiconductor switch element Q1 having a particularly large on-resistance Ron is realized as a MOS-FET having a narrower channel width than the second to fourth semiconductor switch elements Q2, Q3, Q4, for example.
  • the drive circuit 10 configured in this manner basically turns on the first and fourth semiconductor switch elements Q1 and Q4 in the normal operation in which the IGBT 2 is driven on and off, and the second and third semiconductor switch elements Q1 and Q4, respectively.
  • the IGBT 2 is turned on by turning off the semiconductor switch elements Q2 and Q3, respectively.
  • the first and fourth semiconductor switch elements Q1 and Q4 are turned off, and the second and third semiconductor switch elements Q2 and Q3 are turned on to turn off the IGBT 2.
  • the control circuit 5 for turning on / off the first to fourth semiconductor switch elements Q1, Q2, Q3, and Q4 in association with each other is configured as shown in FIG. 2, for example.
  • the control circuit 5 includes a first inverter circuit 5a that generates a drive signal that inverts the control signal SG to turn on and off the first and fourth semiconductor switch elements Q1 and Q4.
  • the drive signal output from the first inverter circuit 5a is supplied with the power supply voltage Vcc of the power supply 4 or the ground potential (0 V) so as to turn the first and fourth semiconductor switch elements Q1 and Q4 on and off in opposition to each other. Takes two values.
  • control circuit 5 includes a second inverter circuit 5b that generates a drive signal for inverting the output of the first inverter circuit 5a to turn on and off the second and third semiconductor switch elements Q2 and Q3.
  • the drive signal output from the second inverter circuit 5b also takes the binary value of the power supply voltage Vcc of the power supply 4 or the ground potential (0V).
  • the first and second semiconductor switch elements Q1 and Q2 connected in series receive the outputs of the first and second inverter circuits 5a and 5b and are mutually contradictory. Turn on and off.
  • the third and fourth semiconductor switch elements Q3 and Q4 connected in series also receive the outputs of the first and second inverter circuits 5a and 5b and are turned on / off in a mutually contradictory manner.
  • the third and fourth semiconductor switch elements Q3 and Q4 are turned on and off in a complementary manner to the on and off of the first and second semiconductor switch elements Q1 and Q.
  • the on / off control of the first to fourth semiconductor switching elements Q1, Q2, Q3, and Q4 by the control circuit 5 controls the turn-on and turn-off of the IGBT 2, whereby the IGBT 2 is turned on / off. Driven off.
  • the first semiconductor switch element Q1 is turned on and the second semiconductor switch element Q1 is turned on.
  • the semiconductor switch element Q2 is turned off, the voltage V (P1) at the node P1 increases accordingly.
  • the third semiconductor switch element Q3 is turned off and the fourth semiconductor switch element Q4 is turned on. Accordingly, the emitter voltage V (E) of the IGBT 2 is set to the ground potential (0V).
  • the first semiconductor switch element Q1 when the first semiconductor switch element Q1 is turned off and the second semiconductor switch element Q2 is turned on, the voltage V (P1) of the node P1 is set to the ground potential (0V). At this time, the third semiconductor switch element Q3 is turned on and the fourth semiconductor switch element Q4 is turned off. Accordingly, the emitter voltage V (E) of the IGBT 2 is set to the power supply voltage Vcc. As a result, the gate-emitter voltage V (ge) of the IGBT 2 instantaneously becomes negative ( ⁇ Vcc), and the IGBT 2 is turned off.
  • the charges accumulated in the gate capacitance of the IGBT 2 are discharged through the second semiconductor switch element Q2. Then, the voltage applied to the gate of the IGBT 2 returns to the ground potential (0V) as the gate capacitance of the IGBT 2 is discharged, and then the first semiconductor switch element Q1 in the off state and the second semiconductor switch element in the on state. A voltage (0 V) of the node P1 determined by Q2 is applied to the gate of the IGBT2. Therefore, IGBT2 maintains an OFF state.
  • the gate capacitance of the IGBT 2 is charged via the first semiconductor switch element Q1 having a large on-resistance Ron. Can do. Further, when the IGBT 2 is turned off, the gate capacitance of the IGBT 2 can be instantaneously discharged through the second semiconductor switch element Q2 having a small on-resistance Ron. That is, the turn-on of the IGBT 2 can be delayed by the time required for charging the gate capacitance of the IGBT 2, and the gate capacitance of the IGBT 2 can be discharged instantly. As a result, since the gate resistance RG is not used, the switching loss when the IGBT 2 is turned off can be greatly reduced.
  • the protection operation of the IGBT 2 by this short-circuit interruption is achieved by turning on the first and third semiconductor switch elements Q1 and Q3, respectively, and turning off the second and fourth semiconductor switch elements Q2 and Q4, respectively.
  • a control circuit 5 is configured as shown in FIG. Accordingly, the on / off signals for the first to fourth semiconductor switch elements Q1, Q2, Q3, and Q4 may be switched.
  • the control circuit 5 shown in FIG. 3 includes four AND circuits 51a, 51b, 51c, 51d whose gates are opened in response to the short circuit detection signal CO. These AND circuits 51a, 51b, 51c, 51d are connected via the inverter circuit 52 when the short circuit detection signal CO is not applied, in other words, when the short circuit detection signal CO is at a low level (L) and the IGBT 2 is normally operated. Each is established.
  • the AND circuits 51a, 51b, 51c, and 51d supply the drive circuits 54a, 54b, 54c, and 54d with the control signal SC or a signal obtained by inverting the control signal SG via the inverter circuit 53, respectively.
  • These drive circuits 53a, 53b, 53c, and 53d generate output voltages necessary to turn on / off the first to fourth semiconductor switch elements Q1, Q2, Q3, and Q4, respectively.
  • the short circuit detection signal CO when the short circuit detection signal CO is applied, in other words, when the short circuit detection signal CO becomes the high level (H), the AND circuits 51a, 51b, 51c, 51d are closed. Then, the short circuit detection signal CO is supplied to the drive circuits 54a and 54c via the OR circuits 55a and 55c, respectively, and the short circuit detection signal CO inverted via the inverter circuit 52 is supplied to the drive circuit 54b via the AND circuits 51b and 51d. , 54d, respectively.
  • the first and third semiconductor switch elements Q1, Q3 are forcibly turned on, and at the same time, the second and fourth semiconductor switch elements Q2, Q4 are forcibly turned off, respectively.
  • the gate voltage V (G) of the IGBT 2 is set to the power supply voltage Vcc
  • the emitter voltage V (E) of the IGBT 2 is also set to the power supply voltage Vcc.
  • the gate-emitter voltage V (ge) of the IGBT 2 is forcibly set to 0 V
  • the IGBT 2 is forcibly set to OFF.
  • the first and third semiconductor switch elements Q1 and Q3 are turned on, and the voltages applied to the gate and emitter of the IGBT 2 are both set to the power supply voltage Vcc.
  • the gate-emitter voltage V (ge) of the IGBT 2 becomes a negative voltage, and the IGBT 2 is turned off.
  • the gate capacitance of the IGBT 2 is discharged through the first semiconductor switch element Q1. Since the gate-emitter voltage V (ge) of the IGBT 2 is maintained at 0V, the IGBT 2 maintains the off state.
  • the second and fourth semiconductor switch elements Q2 and Q4 can be forcibly turned on instead of the above-described forced on of the first and third semiconductor switch elements Q1 and Q3 in the short circuit interruption. is there.
  • the first and first semiconductor switch elements Q1, Q3 are forcibly turned off in conjunction with the second and fourth semiconductor switch elements Q2, Q4 being forcibly turned on.
  • the gate voltage V (G) of the IGBT 2 becomes the ground potential.
  • the emitter voltage V (E) of the IGBT 2 is also set to the ground potential (0V).
  • the gate-emitter voltage V (ge) of the IGBT 2 becomes 0 V, and the IGBT 2 is forcibly turned off.
  • the current Ic flowing through the load (RL) is cut off, and the IGBT 2 and the like are protected from the overcurrent accompanying the load short circuit.
  • the control circuit 5 is, for example, as shown in FIG. What is necessary is just to comprise.
  • the control circuit 5 shown in FIG. 4 gives the short circuit detection signal CO to the drive circuits 54a and 54c and is inverted through the inverter circuit 55 using the OR circuits 55b and 55d instead of the OR circuits 55a and 55c described above.
  • the short circuit detection signal CO is provided to the drive circuits 54b and 54d, respectively.
  • the second and fourth semiconductor switch elements Q2 and Q4 having a small on-resistance Ron are only turned on, the switching loss when the IGBT 2 is turned off can be further reduced. Can do.
  • the power consumption in the drive circuit 10 can be reduced by the amount that is not accompanied by charge / discharge through the gate resistance RG of the gate capacitance of the IGBT 2.
  • the manufacturing cost can be kept low.
  • P-type MOS-FETs are used as the first and third semiconductor switch elements Q1, Q3, and N-type MOS-FETs are used as the second and fourth semiconductor switch elements Q2, Q4.
  • An example was given.
  • N-type MOS-FETs for the first to fourth semiconductor switch elements Q1, Q2, Q3, and Q4.
  • a MOS-FET having a larger on-resistance Ron than the second to fourth semiconductor switch elements Q2, Q3, Q4 is used as the first semiconductor switch element Q1.
  • the ON operation conditions of the first and third semiconductor switch elements Q1 and Q3 made of N-type MOS-FET are the first and second P-type MOS-FETs in the drive circuit 10 shown in FIG. 3 is different from the on-operation conditions of the semiconductor switch elements Q1 and Q3. That is, the first and third semiconductor switch elements Q1 and Q3 use the voltages of the nodes P1 and P2 that change as the first to fourth semiconductor switch elements Q1, Q2, Q3, and Q4 are turned on / off as the reference potential. As an on / off operation.
  • the input and output of the inverter circuit 5c for inverting the control signal SG are connected to the first and third semiconductor switch elements Q1, Q3 via the level shift circuits 5d, 5e. What is necessary is just to comprise the control circuit 5 so that it may apply to each gate.
  • the first and second semiconductor switches are also used in the drive circuit 10 in which the switch matrix circuit is configured by using N-type MOS-FETs as the first to fourth semiconductor switch elements Q1, Q2, Q3, and Q4. Since the voltage at the node P1, which is the series connection point of the elements Q1, Q2, is directly applied to the gate of the IGBT 2, the same effects as those of the above-described embodiment can be obtained.
  • the present invention is not limited to the embodiment described above.
  • P-type MOS-FETs as the first to fourth semiconductor switch elements Q1, Q2, Q3, and Q4, respectively.
  • N-type MOS-FETs as the first and second semiconductor switch elements Q1 and Q2
  • P-type MOS-FETs as the third and fourth semiconductor switch elements Q3 and Q4.
  • the present invention can also be applied to the case where a power MOS-FET is driven as a power element.
  • bipolar transistors may be used as the first to fourth semiconductor switching elements Q1, Q2, Q3, and Q4.
  • control circuit 5 varies depending on the configuration of the switch matrix circuit and the on / off drive mode for the first to fourth semiconductor switch elements Q1, Q2, Q3, and Q4 constituting the switch matrix circuit. Is possible.
  • present invention can be variously modified and implemented without departing from the scope of the invention.

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Abstract

ＩＧＢＴのゲートに正バイアスまたは負バイアスを印加してＩＧＢＴをオン・オフ駆動する駆動回路において、ＩＧＢＴのターン・オフ時におけるスイッチング損失を低減する。直列に接続されて電源端子と接地端子との間に介装されると共に、その直列接続点をＩＧＢＴのゲートに接続して設けた第１および第２の半導体スイッチ素子と、直列に接続されて電源端子と接地端子との間に介装されると共に、その直列接続点をＩＧＢＴのエミッタに接続して設けた第３および第４の半導体スイッチ素子とを備える。更に制御信号に応じて第１～第４の半導体スイッチ素子のそれぞれを互いに関連させてオン・オフさせてＩＧＢＴのオン・オフを制御する制御回路を備える。特に第１の半導体スイッチ素子として第２～第４の半導体スイッチ素子よりもオン抵抗の大きい素子を用いる。

Description

電力素子の駆動回路
　本発明は、ＩＧＢＴ等の電力素子をオン・オフ駆動する駆動回路に係り、特に電力素子のスイッチング損失を低減した簡易な構成の電力素子の駆動回路に関する。
　図６は、ＩＧＢＴ等からなる電力素子２をオン・オフ駆動する従来の駆動回路１の一例を示す概略構成である。この駆動回路１は、ＩＧＢＴ（電力素子）２のゲートに印加する駆動信号をオン・オフし、該ＩＧＢＴ２のコレクタ・エミッタ間に流れる主電流を制御する役割を担う。このＩＧＢＴ２のオン・オフにより、主電源３とＩＧＢＴ２との間に接続された負荷（ＲＬ）に対する供給電流Ｉｃが制御される。
　概略的には駆動回路１は、直列に接続されて電源４の電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に介装された第１および第２の半導体スイッチ素子Ｑ１,Ｑ２と、直列に接続されて電源４の電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に介装された第３および第４の半導体スイッチ素子Ｑ３,Ｑ４とを並列に備える。第１および第２の半導体スイッチ素子Ｑ１,Ｑ２は、その直列接続点（ノードＰ１）をゲート抵抗ＲＧを介してＩＧＢＴ２のゲートに接続したものである。また第３および第４の半導体スイッチ素子Ｑ３,Ｑ４は、その直列接続点（ノードＰ２）をＩＧＢＴ２のエミッタに接続したものである。
　これらの第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のそれぞれは、例えばＭＯＳ-ＦＥＴからなり、制御回路５の制御の下で互いに関連してオン・オフすることでＩＧＢＴ２をオン・オフ駆動するスイッチ・マトリックス回路を構成する。尚、制御回路５は、外部から与えられる制御信号ＳＧに応じて第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のそれぞれを、互いに関連させてオン・オフさせてＩＧＢＴ２のオン・オフを制御する役割を担う。
　図７は、制御信号ＳＧに応じた駆動回路１の各部の状態変化と、ＩＧＢＴ２の電圧変化を表す動作タイミングを示している。尚、図７においてＶ(Ｐ１)はノードＰ１の電圧変化、Ｖ(Ｅ)はＩＧＢＴ２のエミッタ（ノードＰ２）の電圧変化、Ｖ(Ｇ)はＩＧＢＴ２のゲートの電圧変化、そしてＶgeはＩＧＢＴ２のゲート・エミッタ間電圧の変化をそれぞれ示している。
　図７に示すように駆動回路１は、制御信号ＳＧに応じてＩＧＢＴ２のゲート・エミッタ間電圧Ｖgeを正バイアスまたは負バイアスすることでＩＧＢＴ２をオン・オフ駆動する。即ち、駆動回路１は、第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をオンにすると共に、第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をオフにすることで、ノードＰ１の電圧を電源４の電源電圧Ｖccに設定し、ＩＧＢＴ２のエミッタを接地する。そして駆動回路１は、ゲート抵抗ＲＧを介してノードＰ１の電圧（電源電圧Ｖcc）をＩＧＢＴ２のゲートに加えることでＩＧＢＴ２をターン・オンさせる。
　また駆動回路１は、第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をオフにすると共に、第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をオンにすることで、ノードＰ１を接地し、ＩＧＢＴ２のエミッタの電圧を電源４の電源電圧Ｖccに設定する、そして駆動回路１は、ゲート抵抗ＲＧを介してＩＧＢＴ２のゲートを接地することでＩＧＢＴ２をターン・オフさせる。このように構成された駆動回路１については、例えば特許文献１に詳しく紹介される通りである。
特許第５０１１５８５号公報
　ところで特許文献１に開示される駆動回路１は、電源４が出力する正の電源電圧Ｖccだけを用いてＩＧＢＴ２を正バイアスまたは負バイアスしてＩＧＢＴ２をオン・オフすることができ、負の電源を必要としない点で優れている。しかしながらこの従来の駆動回路１は、ノードＰ１の電圧Ｖ(Ｐ１)をゲート抵抗ＲＧを介してＩＧＢＴ２のゲートに印加し、これによってＩＧＢＴ２のゲート容量を充放電する構成である。この為、ＩＧＢＴ２のターン・オン時、およびターン・オフ時におけるスイッチング損失が大きいと言う不具合がある。
　この点、特許文献１には、第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４をオン・オフするタイミングにずれを持たせることで、ＩＧＢＴ２のターン・オン時、およびターン・オフ時におけるスイッチング損失を軽減することが開示されている。しかしながら第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４をそれぞれオン・オフするタイミングにずれを持たせる場合には、制御回路５の構成が複雑化すると言う新たな問題が発生する。更には駆動回路１を集積回路化する場合、第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４に比較して素子面積の大きいゲート抵抗ＲＧが必要なので、駆動回路１の全体の回路面積が大型化すると言う不具合もある。
　本発明はこのような事情を考慮してなされたもので、その目的は、上述したゲート抵抗を用いることなく、例えばＩＧＢＴからなる電力素子のターン・オフ時におけるスイッチング損失を低減することのできる、集積回路化に適した簡易な構成の電力素子の駆動回路を提供することにある。
　本発明に係る電力素子の駆動回路は、制御電極に印加される駆動信号に応じて第１の主電極と第２の主電極との間に流れる主電流を制御する電力素子、例えばＩＧＢＴまたはＮ型のパワーＭＯＳ-ＦＥＴをオン・オフ駆動するものである。
　本発明に係る電力素子の駆動回路は、基本的には、
　直列に接続されて電源端子と接地端子との間に介装されると共に、その直列接続点を前記電力素子の制御電極に接続して設けた第１および第２の半導体スイッチ素子と、
　直列に接続されて前記電源端子と前記接地端子との間に介装されると共に、その直列接続点を前記電力素子の第２の主電極に接続して設けた第３および第４の半導体スイッチ素子と、
　制御信号に応じて前記第１～第４の半導体スイッチ素子のそれぞれを互いに関連させてオン・オフさせて前記電力素子のオン・オフを制御する制御回路と
を備えて構成される。
　特に上述した目的を達成するべく本発明に係る電力素子の駆動回路は、前記電源端子側に接続された前記第１の半導体スイッチ素子として前記第２～第４の半導体スイッチ素子よりもオン抵抗の大きい素子を用いたことを特徴としている。
　ちなみに前記電力素子は、例えば前記制御電極をゲート、前記第１の主電極をコレクタ、および前記第２の主電極をエミッタとするＩＧＢＴからなる。或いは前記電力素子は、前記制御電極をゲート、前記第１の主電極をソース、および前記第２の主電極をドレインとするＮ型のパワーＭＯＳ-ＦＥＴからなる。そして前記第１～第４の半導体スイッチ素子のそれぞれは、前記制御回路から各ゲートに印加される電圧に応じてオン・オフするＭＯＳ-ＦＥＴからなる。
　好ましくは前記制御回路は、前記電力素子をオン・オフ駆動する通常動作時には、前記第１および第４の半導体スイッチ素子をそれぞれオンすると共に、前記第２および第３の半導体スイッチ素子をそれぞれオフさせて前記電力素子をターン・オンさせ、
　更に前記第１および第４の半導体スイッチ素子をそれぞれオフすると共に、前記第２および第３の半導体スイッチ素子をそれぞれオンさせて前記電力素子をターン・オフさせるように構成される。
　また前記制御回路は、前記電力素子を強制的にオフさせる短絡遮断時には、前記第１および第３の半導体スイッチ素子をそれぞれオンさせると共に、前記第２および第４の半導体スイッチ素子をそれぞれオフさせるように構成される。或いは前記制御回路は、前記電力素子を強制的にオフさせる短絡遮断時には、前記第２および第４のスイッチ素子をそれぞれオンさせると共に、前記第１および第３の半導体スイッチ素子をそれぞれオフさせるように構成される。
　本発明によれば、例えば同じ仕様のＭＯＳ-ＦＥＴとして実現される第２～第４の半導体スイッチ素子に比較して、第１の半導体スイッチ素子としてチャネル幅の狭いＭＯＳ-ＦＥＴを用いるだけで、該第１の半導体スイッチ素子のオン抵抗を前記第２～第４の半導体スイッチ素子の各オン抵抗よりも高くした電力素子の駆動回路を簡易に、しかも安価に実現することができる。
　そして上記構成の電力素子の駆動回路によれば、前記電力素子（ＩＧＢＴ）をオンさせるべく前記第１の半導体スイッチ素子をオンすると共に前記第２の半導体スイッチ素子をオフすると、オン抵抗が大きい前記第１の半導体スイッチ素子を介して前記電力素子（ＩＧＢＴ）のゲート容量が充電される。また前記電力素子（ＩＧＢＴ）をオフさせるべく前記第１の半導体スイッチ素子をオフする共に前記第２の半導体スイッチ素子をオフすると、オン抵抗が小さい前記第２の半導体スイッチ素子を介して前記電力素子（ＩＧＢＴ）のゲート容量が放電される。
　この結果、図６に例示した従来の駆動回路におけるゲート抵抗を用いることなく、前記電力素子（ＩＧＢＴ）のターン・オフ時における該電力素子でのスイッチング損失を低減することが可能となる。しかも前記第１の半導体スイッチ素子のオン抵抗を小さくしたことに伴う第１の半導体スイッチ素子の素子面積の縮小化と、ゲート抵抗を省いたこととが相まって、駆動回路全体をコンパクトに形成することが可能となる。更には回路構成自体を簡素化してその製造コストの低価格を図ることが可能となる等の実用上多大なる効果が祖せられる。
本発明の一実施形態に係る電力素子の駆動回路の概要を示す概略構成図。 図１に示す駆動回路の具体的な構成例を示す図。 図２に示す駆動回路における制御回路の別の構成例を示す図。 図２に示す駆動回路における制御回路の更に別の構成例を示す図。 図１に示す駆動回路の別の具体的な構成例を示す図。 従来の電力素子の駆動回路の一例を示す概略構成図。 従来の電力素子の駆動回路による電力素子のオン・オフ駆動形態を示すタイミング図。
　以下、図面を参照して本発明に係る電力素子の駆動回路１０について説明する。
　図１は、本発明の一実施形態に係る電力素子の駆動回路１０の概要を示す概略構成図であり、図６に示した従来の駆動回路１と同一部分には同一符号を付して示してある。
　この駆動回路１０は、直列に接続されて電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に介装されると共に、その直列接続点（ノードＰ１）をＩＧＢＴ２のゲートに接続して設けた第１および第２の半導体スイッチ素子Ｑ１,Ｑ２を備える。更に駆動回路１０は、直列に接続されて電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に介装されると共に、その直列接続点（ノードＰ２）をＩＧＢＴ２のエミッタに接続して設けた第３および第４の半導体スイッチ素子Ｑ３,Ｑ４を備える。
　第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のそれぞれは、例えばＭＯＳ-ＦＥＴからなる。特に第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のうち第１の半導体スイッチ素子Ｑ１としては、第２～第４の半導体スイッチ素子Ｑ２,Ｑ３,Ｑ４よりもオン抵抗（導通抵抗）Ｒonの大きいＭＯＳ-ＦＥＴが用いられている。
　第１および第２の半導体スイッチ素子Ｑ１,Ｑ２からなる直列回路と、第３および第４の半導体スイッチ素子Ｑ３,Ｑ４からなる直列回路は、電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に並列に設けられてスイッチ・マトリックス回路を構成する。このスイッチ・マトリックス回路は、制御回路５の制御の下で第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のそれぞれを互いに関連してオン・オフすることでＩＧＢＴ２をオン・オフ駆動する。
　即ち、本発明に係る駆動回路１０は、スイッチ・マトリックス回路を構成する第１の半導体スイッチ素子Ｑ１として第２～第４の半導体スイッチ素子Ｑ２,Ｑ３,Ｑ４よりもオン抵抗の大きい素子を用い、図６に示した従来の駆動回路１におけるゲート抵抗ＲＧを省いたことを特徴としている。換言すれば第１および第２の半導体スイッチ素子Ｑ１,Ｑ２を直列に接続したノードＰ１の電圧を、ゲート抵抗ＲＧを介することなくＩＧＢＴ２のゲートに直接印加するように構成したことを特徴としている。
　具体的には、例えば図２に示すように第１の半導体スイッチ素子Ｑ１としては、オン抵抗Ｒonの大きいＭＯＳ-ＦＥＴが用いられる。また第２～第４の半導体スイッチ素子Ｑ２,Ｑ３,Ｑ４としては、オン抵抗Ｒonの小さいＭＯＳ-ＦＥＴがそれぞれ用いられる。従ってここでは第１の半導体スイッチ素子Ｑ１のオン抵抗をＲon(Ｌ)として示し、第２～第４の半導体スイッチ素子Ｑ２,Ｑ３,Ｑ４のオン抵抗をＲon(Ｓ)［＜Ｒon(Ｌ)］として示す。
　ちなみに第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４は、基本的には互いに同じスイッチ特性を有する同一の電流容量で、且つ同一の耐圧を有するスイッチング用のＭＯＳ-ＦＥＴからなる。しかしここでは、特にオン抵抗Ｒonの大きい第１の半導体スイッチ素子Ｑ１は、例えば第２～第４の半導体スイッチ素子Ｑ２,Ｑ３,Ｑ４に比較してチャネル幅の狭いＭＯＳ-ＦＥＴとして実現される。
　このように構成された駆動回路１０は、基本的にはＩＧＢＴ２をオン・オフ駆動する通常動作時には、第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をそれぞれオンすると共に、第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をそれぞれオフさせることでＩＧＢＴ２をターン・オンさせる。また第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をそれぞれオフすると共に、第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をそれぞれオンさせることでＩＧＢＴ２をターン・オフさせる。
　このようにして第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４を互いに関連させてオン・オフする制御回路５は、例えば図２に示すように構成される。具体的には制御回路５は、制御信号ＳＧを反転させて第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をオン・オフする駆動信号を生成する第１のインバータ回路５ａを備える。この第１のインバータ回路５ａが出力する駆動信号は、第１および第４の半導体スイッチ素子Ｑ１,Ｑ４を互いに相反させてオン・オフするべく、電源４の電源電圧Ｖccまたは接地電位（０Ｖ）の２値をとる。
　更に制御回路５は、第１のインバータ回路５ａの出力を反転して第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をオン・オフする駆動信号を生成する第２のインバータ回路５ｂを備える。この第２のインバータ回路５ｂが出力する駆動信号もまた、電源４の電源電圧Ｖccまたは接地電位（０Ｖ）の２値をとる。
　このように構成された制御回路５によれば、直列に接続された第１および第２の半導体スイッチ素子Ｑ１,Ｑ２は、第１および第２のインバータ回路５ａ,５ｂの出力を受けて互いに相反してオン・オフする。また直列に接続された第３および第４の半導体スイッチ素子Ｑ３,Ｑ４もまた、第１および第２のインバータ回路５ａ,５ｂの出力を受けて互いに相反してオン・オフする。特に第３および第４の半導体スイッチ素子Ｑ３,Ｑ４は、第１および第２の半導体スイッチ素子Ｑ１,Ｑのオン・オフとは相補的にオン・オフする。そして制御回路５による第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４の互いに関連したオン・オフ制御により、ＩＧＢＴ２のターン・オンおよびターン・オフが制御され、これによってＩＧＢＴ２がオン・オフ駆動される。
　上述した如く制御回路５の制御の下でオン・オフされる第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４によれば、第１の半導体スイッチ素子Ｑ１がオンすると共に第２の半導体スイッチ素子Ｑ２がオフすると、これに伴ってノードＰ１の電圧Ｖ(Ｐ１)が高くなる。このとき第３の半導体スイッチ素子Ｑ３がオフし、また第４の半導体スイッチ素子Ｑ４がオンするので、これに伴ってＩＧＢＴ２のエミッタの電圧Ｖ(Ｅ)が接地電位（０Ｖ）に設定される。
　するとＩＧＢＴ２のゲートには第１の半導体スイッチ素子Ｑ１のオン抵抗Ｒon(Ｌ)を介して電流が流れ込み、ＩＧＢＴ２のゲート容量が充電される。そしてＩＧＢＴ２のゲート容量の充電に伴って該ＩＧＢＴ２のゲートに加わる電圧が高くなり、ゲート電圧がＩＧＢＴ２の閾値電圧を超えると、これによってＩＧＢＴ２がターン・オンする。
　一方、第１の半導体スイッチ素子Ｑ１がオフすると共に第２の半導体スイッチ素子Ｑ２がオンすると、ノードＰ１の電圧Ｖ(Ｐ１)が接地電位（０Ｖ）に設定される。またこの時、第３の半導体スイッチ素子Ｑ３がオンし、第４の半導体スイッチ素子Ｑ４がオフするので、これに伴ってＩＧＢＴ２のエミッタの電圧Ｖ(Ｅ)が電源電圧Ｖccに設定される。この結果、ＩＧＢＴ２のゲート・エミッタ間電圧Ｖ(ge)が瞬時的に負（－Ｖcc）となり、ＩＧＢＴ２がターン・オフする。
　またこのとき、ＩＧＢＴ２のゲート容量に蓄積されていた電荷は、第２の半導体スイッチ素子Ｑ２を介して放電される。そしてＩＧＢＴ２のゲート容量の放電に伴って該ＩＧＢＴ２のゲートに加わる電圧が接地電位（０Ｖ）に戻り、その後、オフ状態にある第１の半導体スイッチ素子Ｑ１とオン状態にある第２の半導体スイッチ素子Ｑ２とによって定まるノードＰ１の電圧（０Ｖ）がＩＧＢＴ２のゲートに加えられる。従ってＩＧＢＴ２はオフ状態を維持する。
　従って上述した如く構成された駆動回路１０によれば、通常動作時においてＩＧＢＴ２をターン・オンさせる際にはオン抵抗Ｒonの大きい第１の半導体スイッチ素子Ｑ１を介してＩＧＢＴ２のゲート容量を充電することができる。またＩＧＢＴ２をターン・オフさせる際にはオン抵抗Ｒonの小さい第２の半導体スイッチ素子Ｑ２を介してＩＧＢＴ２のゲート容量を瞬時に放電させることができる。即ち、ＩＧＢＴ２のゲート容量の充電に要する時間でＩＧＢＴ２のターン・オンを遅らせることができ、またＩＧＢＴ２のゲート容量を瞬時に放電させることができる。この結果、ゲート抵抗ＲＧを用いない分、ＩＧＢＴ２のターン・オフ時におけるスイッチング損失を大幅に低減することができる。
　ところでＩＧＢＴ２を介して電流Ｉcが供給される負荷側において短絡が検出された場合には、ＩＧＢＴ２を強制的にオフさせて過大な短絡電流からＩＧＢＴ２や負荷（ＲＬ）を保護し、更には駆動回路１,１０を保護することが行われる。
　この短絡遮断によるＩＧＢＴ２の保護動作は、例えば第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をそれぞれオンすると共に、第２および第４の半導体スイッチ素子Ｑ２,Ｑ４をそれぞれオフにすることによって達せられる。具体的には短絡遮断検出時に第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をそれぞれ強制的にオンする場合には、例えば図３に示すように制御回路５を構成し、短絡検出信号ＣＯに応じて第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４に対するオン・オフ信号を切り替えるようにすれば良い。
　この図３に示す制御回路５は、短絡検出信号ＣＯに応じてゲートが開成される４つのアンド回路５１ａ,５１ｂ,５１ｃ,５１ｄを備える。これらアンド回路５１ａ,５１ｂ,５１ｃ,５１ｄは、短絡検出信号ＣＯが印加されないとき、換言すれば短絡検出信号ＣＯがローレベル（Ｌ）であり、ＩＧＢＴ２を通常動作させるとき、インバータ回路５２を介してそれぞれ開成される。そしてアンド回路５１ａ,５１ｂ,５１ｃ,５１ｄは、制御信号ＳＣまたはインバータ回路５３を介して制御信号ＳＧを反転した信号を、ドライブ回路５４ａ,５４ｂ,５４ｃ,５４ｄにそれぞれ与える。尚、これらのドライブ回路５３ａ,５３ｂ,５３ｃ,５３ｄは、第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４をそれぞれオン・オフするに必要な出力電圧を生成するものである。
　これに対して短絡検出信号ＣＯが印加されたとき、換言すれば短絡検出信号ＣＯがハイレベル（Ｈ）になった時、アンド回路５１ａ,５１ｂ,５１ｃ,５１ｄがそれぞれ閉じられる。そして短絡検出信号ＣＯがオア回路５５ａ,５５ｃを介してドライブ回路５４ａ,５４ｃにそれぞれ与られると共に、インバータ回路５２を介して反転された短絡検出信号ＣＯがアンド回路５１ｂ,５１ｄを介してドライブ回路５４ｂ,５４ｄにそれぞれ与られる。
　従って短絡検出信号ＣＯが与えられたときには第１および第３の半導体スイッチ素子Ｑ１,Ｑ３がそれぞれ強制的にオンされ、同時に第２および第４の半導体スイッチ素子Ｑ２,Ｑ４がそれぞれ強制的にオフされる。この結果、ＩＧＢＴ２のゲート電圧Ｖ(Ｇ)が電源電圧Ｖccに設定されると共に、該ＩＧＢＴ２のエミッタ電圧Ｖ(Ｅ)もまた電源電圧Ｖccに設定される。するとＩＧＢＴ２のゲート・エミッタ間電圧Ｖ(ge)が強制的に０Ｖに設定されて該ＩＧＢＴ２が強制的にオフに設定される。そしてＩＧＢＴ２の強制的なオフに伴って負荷（ＲＬ）に流れる電流Ｉcが遮断され、負荷短絡に伴う過電流からＩＧＢＴ２等が保護される。
　このように構成された駆動回路１０によれば、第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をそれぞれオンし、ＩＧＢＴ２のゲートおよびエミッタに加わる電圧を共に電源電圧Ｖccに設定するだけである。この際、ＩＧＢＴ２のゲート容量の充電に要する時間、ＩＧＢＴ２のゲート・エミッタ間電圧Ｖ(ge)が負電圧となり、ＩＧＢＴ２がターン・オフする。そしてＩＧＢＴ２のターン・オフに伴ってＩＧＢＴ２のゲート容量が第１の半導体スイッチ素子Ｑ１を介して放電される。そしてＩＧＢＴ２のゲート・エミッタ間電圧Ｖ(ge)が０Ｖに保たれるので、ＩＧＢＴ２はオフ状態を維持する。
　従って短絡遮断検出時に第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をそれぞれ強制的にオンする場合であっても、従来のようにゲート抵抗ＲＧを介するＩＧＢＴ２のゲート容量の充放電がないので、ＩＧＢＴ２のターン・オフ時におけるスイッチング損失を低減することができる。従って駆動回路１０での消費電力を小さくすることができる。
　尚、短絡遮断における上述した第１および第３の半導体スイッチ素子Ｑ１,Ｑ３の強制的なオンに代えて、第２および第４の半導体スイッチ素子Ｑ２,Ｑ４を強制的にオンすることも可能である。この場合、第２および第４の半導体スイッチ素子Ｑ２,Ｑ４の強制的にオンに連動させて第１および第１の半導体スイッチ素子Ｑ１,Ｑ３を強制的にオフすることは言うまでもない。
　このようにして第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をオフにし、同時に第２および第４の半導体スイッチ素子Ｑ２,Ｑ４をオンにすれば、ＩＧＢＴ２のゲート電圧Ｖ(Ｇ)が接地電位（０Ｖ）に設定されると共に、該ＩＧＢＴ２のエミッタ電圧Ｖ(Ｅ)もまた接地電位（０Ｖ）に設定される。この結果、ＩＧＢＴ２のゲート・エミッタ間電圧Ｖ(ge)が０Ｖとなり、該ＩＧＢＴ２が強制的にオフとなる。そしてＩＧＢＴ２の強制的なオフに伴って負荷（ＲＬ）に流れる電流Ｉcが遮断され、負荷短絡に伴う過電流からＩＧＢＴ２等が保護される。
　尚、短絡検出信号ＣＯが与えられたときに上述した如く第２および第４の半導体スイッチ素子Ｑ２,Ｑ４をそれぞれ強制的にオンする場合には、制御回路５を、例えば図４に示すように構成すれば良い。図４に示す制御回路５は、短絡検出信号ＣＯをドライブ回路５４ａ,５４ｃに与えると共に、前述したオア回路５５ａ,５５ｃに代わるオア回路５５ｂ,５５ｄを用いて、インバータ回路５５を介して反転された短絡検出信号ＣＯをドライブ回路５４ｂ,５４ｄにそれぞれ与えるように構成される。
　このように構成された駆動回路１０によれば、オン抵抗Ｒonが小さい第２および第４の半導体スイッチ素子Ｑ２,Ｑ４をオンするだけなので、ＩＧＢＴ２のターン・オフ時におけるスイッチング損失を更に小さくすることができる。そしてＩＧＢＴ２のゲート容量のゲート抵抗ＲＧを介する充放電を伴うことがない分、駆動回路１０での消費電力を小さくすることができる。
　しかも従来の制御回路１において用いられていたゲート抵抗ＲＧを省いた上で第１の半導体スイッチ素子Ｑ１の小型化を図ることができる。従って駆動回路１０を集積回路化する上でチップ面積を小さくすることができる。また半導体チップ上にＭＯＳ-ＦＥＴ等と並べてゲート抵抗ＲＧを形成する必要がないので、その製造コストを低く抑えることが可能となる等の効果が奏せられる。
　ところで上述した説明においては、第１および第３の半導体スイッチ素子Ｑ１,Ｑ３としてＰ型のＭＯＳ-ＦＥＴを用い、第２および第４の半導体スイッチ素子Ｑ２,Ｑ４としてＮ型のＭＯＳ-ＦＥＴを用いた例について示した。しかし図５に例示するように、第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のそれぞれにＮ型のＭＯＳ-ＦＥＴを用いてスイッチ・マトリックス回路を構成することも可能である。この場合においても第１の半導体スイッチ素子Ｑ１として、第２～第４の半導体スイッチ素子Ｑ２,Ｑ３,Ｑ４よりもオン抵抗Ｒonの大きいＭＯＳ-ＦＥＴを用いることは言うまでもない。
　この場合、Ｎ型のＭＯＳ-ＦＥＴからなる第１および第３の半導体スイッチ素子Ｑ１,Ｑ３のオン動作条件が、図２に示した駆動回路１０におけるＰ型のＭＯＳ-ＦＥＴからなる第１および第３の半導体スイッチ素子Ｑ１,Ｑ３のオン動作条件とは異なる。即ち、第１および第３の半導体スイッチ素子Ｑ１,Ｑ３は、第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のオン・オフに伴って変化するノードＰ１,Ｐ２の電圧を基準電位としてオン・オフ動作する。
　従ってこの場合には、図５に示すように制御信号ＳＧを反転するインバータ回路５ｃの入力と出力とをレベルシフト回路５ｄ,５ｅを介して第１および第３の半導体スイッチ素子Ｑ１,Ｑ３の各ゲートにそれぞれ印加するように制御回路５を構成すれば良い。このように第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４としてＮ型のＭＯＳ-ＦＥＴを用いてスイッチ・マトリックス回路を構成した駆動回路１０においても、第１および第２の半導体スイッチ素子Ｑ１,Ｑ２の直列接続点であるノードＰ１の電圧をＩＧＢＴ２のゲートに直接印加するので、前述した実施形態と同様な効果が奏せられる。
　尚、本発明は上述した実施形態に限定されるものではない。例えば特に図示しないが第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４としてＰ型のＭＯＳ-ＦＥＴをそれぞれ用いることも勿論可能である。また第１および第２の半導体スイッチ素子Ｑ１,Ｑ２としてＮ型のＭＯＳ-ＦＥＴを用い、第３および第４の半導体スイッチ素子Ｑ３,Ｑ４としてＰ型のＭＯＳ-ＦＥＴを用いることも勿論可能である。
　また第１の半導体スイッチ素子Ｑ１のオン抵抗Ｒonについては、ＩＧＢＴ２を確実にターン・オンさせるに必要な時間に亘ってＩＧＢＴ２のゲート容量を充電し得る値として設定すれば十分である。また前述したように電力素子としてパワーＭＯＳ-ＦＥＴを駆動する場合にも本発明を適用可能なことは勿論である。更には第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４としてバイポーラ・トランジスタを用いても良いことは言うまでもない。
　また制御回路５の構成についてスイッチ・マトリックス回路の構成や、スイッチ・マトリックス回路を構成する第１～第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４に対するオン・オフ駆動形態等に応じて種々変化可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
　１,１０　駆動回路
　２　電力素子（ＩＧＢＴ）
　３　主電源
　４　電源（Ｖcc）
　５　制御回路（ＣＯＮＴ）
　Ｑ１　第１のスイッチ素子（ＭＯＳ-ＦＥＴ）
　Ｑ２　第２のスイッチ素子（ＭＯＳ-ＦＥＴ）
　Ｑ３　第３のスイッチ素子（ＭＯＳ-ＦＥＴ）
　Ｑ３　第４のスイッチ素子（ＭＯＳ-ＦＥＴ）
　ＲＧ　ゲート抵抗

Claims (6)

  1. 　制御電極に印加される駆動信号に応じて第１の主電極と第２の主電極との間に流れる主電流を制御する電力素子をオン・オフ駆動する駆動回路であって、
    　直列に接続されて電源端子と接地端子との間に介装されると共に、その直列接続点を前記電力素子の制御電極に接続して設けた第１および第２の半導体スイッチ素子と、
    　直列に接続されて前記電源端子と前記接地端子との間に介装されると共に、その直列接続点を前記電力素子の第２の主電極に接続して設けた第３および第４の半導体スイッチ素子と、
    　制御信号に応じて前記第１～第４の半導体スイッチ素子のそれぞれを互いに関連させてオン・オフさせて前記電力素子のオン・オフを制御する制御回路と
    を具備し、
    　前記電源端子側に接続された前記第１の半導体スイッチ素子として前記第２～第４の半導体スイッチ素子よりもオン抵抗の大きい素子を用いることを特徴とする電力素子の駆動回路。
  2. 　前記電力素子は、前記制御電極をゲート、前記第１の主電極をコレクタ、および前記第２の主電極をエミッタとするＩＧＢＴであって、
    　前記第１～第４の半導体スイッチ素子のそれぞれは、前記制御回路から各ゲートに印加される電圧に応じてオン・オフするＭＯＳ-ＦＥＴである請求項１に記載の電力素子の駆動回路。
  3. 　前記電力素子は、前記制御電極をゲート、前記第１の主電極をソース、および前記第２の主電極をドレインとするＮ型のパワーＭＯＳ-ＦＥＴであって、
    　前記第１～第４の半導体スイッチ素子のそれぞれは、前記制御回路から各ゲートに印加される電圧に応じてオン・オフするＭＯＳ-ＦＥＴである請求項１に記載の電力素子の駆動回路。
  4. 　前記制御回路は、前記電力素子をオン・オフ駆動する通常動作時には、前記第１および第４の半導体スイッチ素子をそれぞれオンすると共に、前記第２および第３の半導体スイッチ素子をそれぞれオフさせて前記電力素子をターン・オンさせ、
    　前記第１および第４の半導体スイッチ素子をそれぞれオフすると共に、前記第２および第３の半導体スイッチ素子をそれぞれオンさせて前記電力素子をターン・オフさせるものである請求項１に記載の電力素子の駆動回路。
  5. 　前記制御回路は、前記電力素子を強制的にオフさせる短絡遮断時には、前記第１および第３の半導体スイッチ素子をそれぞれオンさせると共に、前記第２および第４の半導体スイッチ素子をそれぞれオフさせるものである請求項１に記載の電力素子の駆動回路。
  6. 　前記制御回路は、前記電力素子を強制的にオフさせる短絡遮断時には、前記第２および第４のスイッチ素子をそれぞれオンさせると共に、前記第１および第３の半導体スイッチ素子をそれぞれオフさせるものである請求項１に記載の電力素子の駆動回路。
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