WO2018042907A1 - 表示装置及び電子機器 - Google Patents

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display device
gate
light emitting
drive
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究 三浦
直史 豊村
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ソニーセミコンダクタソリューションズ株式会社
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    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing

Definitions

  • the present disclosure relates to a display device and an electronic apparatus having the display device.
  • an organic EL display device using an organic EL element using electroluminescence of organic material (hereinafter referred to as “EL”) as a light emitting portion.
  • the organic EL display device has a characteristic that power consumption is low because the organic EL element constituting the light-emitting portion is a self-luminous element.
  • the organic EL element has a structure in which an organic layer formed by laminating an organic hole transport layer and an organic light emitting layer is provided between a first electrode and a second electrode. In the organic EL display device, a color gradation is obtained by controlling the value of a current passed through the organic EL element.
  • a drive circuit including a plurality of transistors and capacitive elements is provided for each pixel.
  • the organic EL element is driven by this drive circuit.
  • characteristics such as a threshold voltage and mobility of a driving transistor for driving an organic EL element vary due to a process variation or the like. And, if the transistor characteristics of the driving transistor are different for each pixel, the current value flowing through the driving transistor varies from pixel to pixel, so even if the same voltage is applied between the pixels on the gate electrode of the driving transistor, The light emission luminance of the organic EL element varies between pixels. As a result, the uniformity (uniformity) of the display screen is impaired. For this reason, in the organic EL display device, processing (operation) for correcting variation in characteristics of the drive transistor is performed (for example, see Patent Document 1).
  • the interval between pixels becomes narrower, or in an ultra-small display device called a micro display, the parasitic capacitance generated between adjacent wirings cannot be ignored. That is, there is a problem that display quality is deteriorated due to parasitic capacitance generated between adjacent wirings, and more specifically, display unevenness is caused by coupling noise due to parasitic capacitance.
  • the present disclosure provides a display device capable of suppressing display unevenness due to coupling due to parasitic capacitance by reducing parasitic capacitance between adjacent wirings, and an electronic apparatus having the display device. Objective.
  • a display device of the present disclosure includes the display device having the above structure.
  • the switching transistor is connected to the anode electrode of the light emitting portion, so that the potential variation of the gate wiring adversely affects the light emitting operation of the light emitting portion.
  • the gate wiring of the switching transistor is formed in a wiring layer different from the gate wiring of the other transistors, so that the wiring spacing between the gate wirings of both transistors is formed in the same wiring layer. It becomes wider than the case.
  • the parasitic capacitance generated between adjacent wirings can be reduced as compared with the case where both wirings are formed in the same wiring layer. Therefore, the parasitic capacitance from the gate wiring of another transistor to the gate wiring of the switching transistor can be reduced. The influence of coupling can be suppressed.
  • the parasitic capacitance between adjacent wirings can be reduced, display unevenness due to coupling due to parasitic capacitance from other gate wirings with respect to the gate wiring of the switching transistor can be suppressed.
  • FIG. 1 is a system configuration diagram illustrating an outline of a configuration of an active matrix organic EL display device according to the present disclosure.
  • FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of a pixel (pixel circuit) in the active matrix organic EL display device of the present disclosure.
  • FIG. 3 is a timing waveform diagram for explaining the basic operation of the active matrix organic EL display device.
  • 4A is a plan view showing a gate wiring structure according to a conventional example, and FIG. 4B is a cross-sectional view taken along line AA in FIG. 4A.
  • 5A is a plan view illustrating the gate wiring structure according to the first embodiment, and FIG. 5B is a cross-sectional view taken along line BB in FIG. 5A.
  • FIG. 6A is a plan view illustrating a gate wiring structure according to the second embodiment, and FIG. 6B is a cross-sectional view taken along the line CC of FIG. 6A.
  • FIG. 7A is a plan view showing the gate wiring structure according to the third embodiment, and FIG. 7B is a cross-sectional view taken along the line DD in FIG. 7A.
  • FIGS. 8A and 8B are a front view and a rear view of a digital still camera of interchangeable lens type single-lens reflex type.
  • FIG. 9 is an external view of a head mounted display.
  • Example 1 Example in which the gate wiring of the switching transistor is formed in a wiring layer different from the gate wiring of other transistors
  • Example 2 (Modification of Example 1: Example of forming power supply wiring on the upper layer of the gate wiring of a switching transistor) 2-4-4.
  • Example 3 (Modification of Example 2: Example of forming power supply wiring under the gate wiring of a switching transistor) 3.
  • Modification 4 4. Electronic device of the present disclosure 4-1. Specific example 1 (example of a digital still camera) 4-2.
  • Example 2 example of head mounted display) 5). Configurations that can be taken by the present disclosure
  • the switching transistor can be configured to make the light emitting unit in a non-light emitting state by controlling the potential of the anode electrode of the light emitting unit.
  • a power supply wiring having a fixed potential may be formed in an upper layer or a lower layer of the gate wiring of the switching transistor.
  • the other transistor is a writing transistor that writes a video signal to the gate electrode of the driving transistor that drives the light emitting unit. can do.
  • the pixel can have a configuration in which processing for correcting variation in characteristics of the driving transistor is performed during a non-light-emitting period of the light-emitting portion in which the switching transistor is in a conductive state.
  • the substrate on which the pixels are two-dimensionally arranged can be a semiconductor substrate.
  • a light emission part it can be set as the structure which consists of an organic electroluminescent element.
  • the display device is an active matrix display device that controls an electric current flowing through an electro-optic element by an active element provided in the same pixel circuit as the electro-optic element, for example, an insulated gate field effect transistor.
  • an insulated gate field effect transistor include a MOS (Metal Oxide Semiconductor) transistor and a TFT (Thin Film Transistor).
  • an active matrix organic EL display in which an organic EL element, which is a current-driven electro-optical element whose emission luminance changes according to the value of a current flowing through the device, is used as a light emitting portion (light emitting element) of a pixel circuit.
  • the apparatus will be described as an example.
  • the “pixel circuit” may be simply referred to as “pixel”.
  • FIG. 1 is a system configuration diagram illustrating an outline of a configuration of an active matrix organic EL display device according to the present disclosure.
  • the organic EL display device 10 includes a pixel array unit 30 in which a plurality of pixels 20 including organic EL elements are two-dimensionally arranged in a matrix, and a periphery of the pixel array unit 30. And a peripheral circuit portion to be arranged.
  • the peripheral circuit unit includes, for example, a writing scanning unit 40, a first driving scanning unit 50A, a second driving scanning unit 50B, a signal output unit 60, and the like mounted on the same display panel 70 as the pixel array unit 30.
  • Each pixel 20 of the pixel array unit 30 is driven. It is also possible to adopt a configuration in which some or all of the writing scanning unit 40, the first driving scanning unit 50A, the second driving scanning unit 50B, and the signal output unit 60 are provided outside the display panel 70.
  • the organic EL display device 10 can be configured for monochrome (black and white) display or can be configured for color display.
  • one pixel (unit pixel / pixel) serving as a unit for forming a color image is composed of a plurality of sub-pixels (sub-pixels).
  • each of the sub-pixels corresponds to the pixel 20 in FIG.
  • one pixel includes, for example, a sub-pixel that emits red (Red) light, a sub-pixel that emits green (G) light, and blue (Blue).
  • one pixel is not limited to a combination of RGB three primary color subpixels, and one pixel may be configured by adding one or more color subpixels to the three primary color subpixels. Is possible. More specifically, for example, one pixel is formed by adding a sub-pixel that emits white (W) light to improve luminance, or at least emits complementary color light to expand the color reproduction range. It is also possible to configure one pixel by adding one subpixel.
  • W white
  • the pixel array unit 30 includes a scanning line 31 (31 1 to 31 m ) and a first drive line 32 along the row direction (the arrangement direction of the pixels in the pixel row) with respect to the arrangement of the pixels 20 in the m rows and the n columns.
  • (32 1 to 32 m ) and second drive lines 33 (33 1 to 33 m ) are wired for each pixel row.
  • signal lines 34 (34 1 to 34 n ) are wired for each pixel column along the column direction (pixel arrangement direction of the pixels in the pixel column) with respect to the arrangement of the pixels 20 in the m rows and the n columns.
  • the scanning lines 31 1 to 31 m are connected to the output ends of the corresponding rows of the writing scanning unit 40, respectively.
  • the first drive lines 32 1 to 32 m are connected to the output ends of the corresponding rows of the first drive scanning unit 50A, respectively.
  • the second drive lines 33 1 to 33 m are connected to the output ends of the corresponding rows of the second drive scanning unit 50B, respectively.
  • the signal lines 34 1 to 34 n are connected to the output ends of the corresponding columns of the signal output unit 60, respectively.
  • the write scanning unit 40 is configured by a shift register circuit or the like.
  • the writing scanning unit 40 writes the writing scanning signal WS (WS 1 to WS m ) to the scanning lines 31 (31 1 to 31 m ) when writing the signal voltage of the video signal to each pixel 20 of the pixel array unit 30. Is sequentially supplied, so that each pixel 20 of the pixel array unit 30 is sequentially scanned row by row, so-called line sequential scanning is performed.
  • the first drive scanning unit 50A is configured by a shift register circuit or the like, like the write scanning unit 40.
  • the first drive scanning unit 50A supplies the light emission control signal DS (DS 1 to DS m ) to the first drive lines 32 (32 1 to 32 m ) in synchronization with the line sequential scanning by the writing scanning unit 40.
  • the light emission / non-light emission (quenching) of the pixel 20 is controlled.
  • the second drive scanning unit 50B is configured by a shift register circuit or the like.
  • the second drive scanning unit 50B supplies drive signals AZ (AZ 1 to AZ m ) to the second drive lines 33 (33 1 to 33 m ) in synchronization with the line sequential scanning by the writing scanning unit 40.
  • control is performed so that the pixel 20 does not emit light during the non-emission period.
  • the signal output unit 60 includes a signal voltage V sig and a reference voltage V ofs of a video signal corresponding to luminance information supplied from a signal supply source (not shown) (hereinafter may be simply referred to as “signal voltage”). And are selectively output.
  • the reference voltage V ofs is a voltage corresponding to a reference voltage of the signal voltage V sig of the video signal (for example, a voltage corresponding to the black level of the video signal) or a voltage in the vicinity thereof.
  • the reference voltage V ofs is used as an initialization voltage when performing a correction operation described later.
  • the signal voltage V sig / reference voltage V ofs alternatively output from the signal output unit 60 is written and scanned with respect to each pixel 20 of the pixel array unit 30 via the signal line 34 (34 1 to 34 n ). Writing is performed in units of pixel rows selected by line sequential scanning by the unit 40. In other words, the signal output unit 60 adopts a line sequential writing driving form in which the signal voltage V sig is written in units of pixel rows.
  • FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of a pixel (pixel circuit) in the active matrix organic EL display device 10 of the present disclosure.
  • the light emitting portion of the pixel 20 is composed of an organic EL element 21.
  • the organic EL element 21 is an example of a current-driven electro-optical element whose emission luminance changes according to the value of current flowing through the device.
  • the pixel 20 includes an organic EL element 21 and a drive circuit that drives the organic EL element 21 by causing a current to flow through the organic EL element 21.
  • the organic EL element 21 has a cathode electrode connected to a common power supply line 35 wired in common to all the pixels 20.
  • the drive circuit for driving the organic EL element 21 includes a drive transistor 22, a write transistor (sampling transistor) 23, a light emission control transistor 24, a switching transistor 25, a storage capacitor 26, and an auxiliary capacitor 27, and 4Tr (transistor) / 2C. (Capacitance element).
  • the pixel (pixel circuit) 20 is formed not on an insulator such as a glass substrate but on a semiconductor such as silicon. That is, the substrate on which the pixels 20 are two-dimensionally arranged is a semiconductor substrate.
  • the drive transistor 22 is a p-channel transistor.
  • the writing transistor 23, the light emission control transistor 24, and the switching transistor 25 are also configured to use p-channel transistors as in the driving transistor 22. Accordingly, the drive transistor 22, the write transistor 23, the light emission control transistor 24, and the switching transistor 25 have a four-terminal configuration of source / gate / drain / back gate rather than a three-terminal configuration of source / gate / drain. ing.
  • the power supply voltage V ccp on the high potential side is applied to the back gate of each transistor.
  • the gate electrodes of the writing transistor 23, the light emission control transistor 24, and the switching transistor 25 are connected to the scanning line 31, the first driving line 32, and the second driving line 33 formed along the row direction of the pixel array. They are connected in units of pixel rows. Therefore, the scanning line 31, the first drive line 32, and the second drive line 33 can be referred to as the gate wirings of the light emission control transistor 24 and the switching transistor 25.
  • the write transistor 23 writes the signal voltage V sig supplied from the signal output unit 60 through the signal line 34 to the gate electrode of the drive transistor 22.
  • the light emission control transistor 24 is connected between the node of the power supply voltage V ccp and the source electrode of the drive transistor 22 and controls light emission / non-light emission of the organic EL element 21 under the drive by the light emission control signal DS. .
  • the switching transistor 25 is connected between the anode electrode of the organic EL element 21 and the low-potential-side power supply voltage V ss (for example, ground potential), and is driven by the drive signal AZ.
  • V ss for example, ground potential
  • the organic EL element 21 is brought into a non-light emitting state by controlling the potential of the anode electrode. More specifically, the switching transistor 25 becomes conductive in response to the drive signal AZ, thereby applying the low-potential-side power supply voltage V ss to the anode electrode of the organic EL element 21. Control is performed so that the organic EL element 21 does not emit light during the non-light emitting period.
  • the holding capacitor 26 is connected between the gate electrode and the source electrode of the driving transistor 22 and holds the signal voltage V sig written by sampling by the writing transistor 23.
  • the driving transistor 22 drives the organic EL element 21 by causing a driving current corresponding to the holding voltage of the holding capacitor 26 to flow through the organic EL element 21.
  • the auxiliary capacitor 27 is connected between the source electrode of the drive transistor 22 and a node of a fixed potential (for example, a node of the power supply voltage V ccp on the high potential side). The auxiliary capacitor 27 suppresses the fluctuation of the source voltage of the driving transistor 22 when the signal voltage V sig is written, and the gate-source voltage V gs of the driving transistor 22 is changed to the threshold voltage V th of the driving transistor 22. Make the action.
  • the light emission control signal DS the write scanning signal WS, the drive signal AZ, the potential V ofs / V sig of the signal line 34, the source voltage V s of the drive transistor 22, and the gate voltage V g are shown. Each change is shown.
  • the writing transistor 23, the light emission control transistor 24, and the switching transistor 25 are p-channel transistors, the low level state of the writing scanning signal WS, the light emission control signal DS, and the drive signal AZ becomes an active state. The high level state becomes the inactive state. Then, the writing transistor 23, the light emission control transistor 24, and the switching transistor 25 become conductive when the write scanning signal WS, the light emission control signal DS, and the drive signal AZ are active, and become nonconductive when they are inactive. .
  • the write scan signal WS transitions from a high level to a low level, so that the write transistor 23 becomes conductive.
  • the reference voltage V ofs is being output from the signal output unit 60 to the signal line 34. Therefore, since the reference voltage V ofs is written to the gate electrode of the drive transistor 22 by sampling by the write transistor 23, the gate voltage V g of the drive transistor 22 becomes the reference voltage V ofs .
  • the source voltage V s of the drive transistor 22 is the high potential side power supply voltage V ccp .
  • the gate-source voltage V gs of the drive transistor 22 needs to be larger than the threshold voltage V th of the drive transistor 22. Therefore, each voltage value is set so that
  • the initialization operation in which the gate voltage V g of the drive transistor 22 is set to the reference voltage V ofs and the source voltage V s of the drive transistor 22 is set to the power supply voltage V ccp is the next threshold value correction operation.
  • This is a preparatory operation (threshold correction preparation). Therefore, the reference voltage V ofs and the power supply voltage V ccp are the initialization voltages of the gate voltage V g and the source voltage V s of the driving transistor 22.
  • the source electrode of the drive transistor 22 enters a floating state, and the gate voltage of the drive transistor 22
  • the threshold correction operation is started in a state where V g is maintained at the reference voltage V ofs . That is, the source voltage V s of the drive transistor 22 starts to decrease (decrease) toward the voltage (V g ⁇ V th ) obtained by subtracting the threshold voltage V th from the gate voltage V g of the drive transistor 22.
  • the initial voltage V ofs of the gate voltage V g of the drive transistor 22 is used as a reference, and a voltage obtained by subtracting the threshold voltage V th of the drive transistor 22 from the initial voltage V ofs (V g ⁇
  • the operation of changing the source voltage V s of the drive transistor 22 toward V th ) is the threshold value correction operation.
  • the gate-source voltage V gs of the drive transistor 22 eventually converges to the threshold voltage V th of the drive transistor 22.
  • a voltage corresponding to the threshold voltage V th is held in the holding capacitor 26.
  • the threshold correction period ends. Thereafter, at time t 4 , the signal voltage V sig of the video signal is output from the signal output unit 60 to the signal line 34, and the potential of the signal line 34 is switched from the reference voltage V ofs to the signal voltage V sig .
  • the write scan signal WS transitions from a high level to a low level, whereby the write transistor 23 becomes conductive, and the signal voltage V sig is sampled and written into the pixel 20.
  • the gate voltage V g of the drive transistor 22 becomes the signal voltage V sig .
  • the auxiliary capacitor 27 connected between the source electrode of the driving transistor 22 and the node of the power supply voltage V ccp changes the source voltage V s of the driving transistor 22. The action which suppresses is made. Then, when the drive transistor 22 is driven by the signal voltage V sig of the video signal, the threshold voltage V th of the drive transistor 22 is canceled with a voltage corresponding to the threshold voltage V th held in the holding capacitor 25.
  • the gate-source voltage V gs of the drive transistor 22 opens (increases) in accordance with the signal voltage V sig , but the source voltage V s of the drive transistor 22 is still in a floating state. Therefore, the charge stored in the storage capacitor 26 is discharged according to the characteristics of the drive transistor 22. At this time, charging of the equivalent capacitance Cel of the organic EL element 21 is started by the current flowing through the drive transistor 22.
  • the source voltage V s of the drive transistor 22 gradually decreases with time. At this time, the pixel-to-pixel variation in the threshold voltage V th of the drive transistor 22 has already been canceled, and the drain-source current I ds of the drive transistor 22 depends on the mobility ⁇ of the drive transistor 22. Note that the mobility ⁇ of the drive transistor 22 is the mobility of the semiconductor thin film constituting the channel of the drive transistor 22.
  • the decrease in the source voltage V s of the drive transistor 22 acts to discharge the charge stored in the storage capacitor 26.
  • a negative feedback is applied to the storage capacitor 26 for the fall amount (change amount) of the source voltage V s of the drive transistor 22. Accordingly, the amount of decrease in the source voltage V s of the drive transistor 22 becomes a feedback amount of negative feedback.
  • This cancellation operation is a mobility correction operation (mobility correction process) for correcting the variation in mobility ⁇ of the drive transistor 22 for each pixel.
  • the write scan signal WS transitions from a low level to a high level, and the write transistor 23 is turned off, so that the signal write & mobility correction period ends.
  • the emission control signal DS makes a transition from the high level to the low level, the light emission control transistor 24 is turned on. As a result, a current is supplied from the node of the power supply voltage V ccp to the drive transistor 22 through the light emission control transistor 24.
  • the gate electrode of the drive transistor 22 is electrically disconnected from the signal line 34 and is in a floating state.
  • the storage capacitor 26 is connected between the gate and the source of the driving transistor 22, thereby interlocking with the variation of the source voltage V s of the driving transistor 22.
  • the gate voltage V g also varies.
  • the source voltage V s and the gate voltage V g of the driving transistor 22 rise while holding the gate-source voltage V gs held in the holding capacitor 26. Then, the source voltage V s of the driving transistor 22 rises to the light emission voltage V oled of the organic EL element 21 corresponding to the saturation current of the transistor.
  • the operation in which the gate voltage V g of the drive transistor 22 varies in conjunction with the variation in the source voltage V s is a bootstrap operation.
  • the gate-source voltage V gs held in the holding capacitor 26, that is, the voltage across the holding capacitor 26 is held, and the gate voltage V g and the source voltage V of the driving transistor 22 are held. This is an operation in which s varies.
  • the anode voltage V ano of the organic EL element 21 increases according to the current I ds .
  • the anode voltage V ano of the organic EL element 21 exceeds the threshold voltage V thEL of the organic EL element 21, to begin driving current flows to the organic EL element 21, the organic EL element 21 starts emitting light.
  • the second drive scanning unit 50B sets the drive signal AZ to an active state (a low level state) during a period from time t 0 before time t 1 to time t 8 after time t 7. .
  • a period from time t 0 to time t 8 is a non-light emitting period of the organic EL element 21. Since the drive signal AZ becomes active during the non-light emitting period, the switching transistor 25 becomes conductive in response to this.
  • the switching transistor 25 When the switching transistor 25 becomes conductive, the low-potential-side power supply voltage V ss is applied to the anode electrode of the organic EL element 21 (the drain electrode of the drive transistor 22) via the switching transistor 25. Thereby, in the non-light-emission period of the organic EL element 21, the switching transistor 25 can be controlled so that the organic EL element 21 does not emit light.
  • the drive signal AZ is in an active state in one horizontal period (1H) in which threshold correction and signal writing are performed, but the drive signal AZ is in an inactive state during the subsequent light emission period.
  • the gate-source voltage V gs When the gate-source voltage V gs is larger than the threshold voltage V th , a current flows through the drive transistor 22. Then, the anode voltage V ano of the organic EL element 21 temporarily exceeds the threshold voltage V thel of the organic EL element 21 from the threshold correction preparation period to a part of the threshold correction period. As a result, a current flows from the drive transistor 22 to the organic EL element 21, so that the organic EL element 21 has a constant luminance every frame regardless of the gradation of the signal voltage V sig in spite of the non-light emitting period. Emits light. As a result, the contrast of the display panel 70 is reduced.
  • the display panel 70 can have higher contrast than the pixel configuration without the switching transistor 25.
  • threshold correction In the series of basic circuit operations described above, threshold correction, video signal signal voltage V sig writing (signal writing), and mobility correction operations (processing) are performed, for example, in one horizontal period (1H). Executed. More specifically, in one horizontal period, during the period t 0 -t 8 during which the drive signal AZ is in an active state (low level state) and the switching transistor 25 is in a conductive state, that is, in the non-light emitting period of the organic EL element 21. Executed.
  • the gate wirings of the writing transistor 23, the light emission control transistor 24, and the switching transistor 25, that is, the scanning line 31, the first driving line 32, and the second driving line 33. are formed along the row direction of the pixel array, as described above.
  • the interval between the pixels 20 becomes narrower.
  • the interval between the pixels 20 is narrower than that of a general display for monitor use. As described above, when the interval between the pixels 20 is narrowed, the parasitic capacitance formed along the row direction of the pixel array and generated between the adjacent gate wirings cannot be ignored.
  • FIG. 4A shows a plan view of the gate wiring structure of the write transistor 23, the light emission control transistor 24, and the switching transistor 25 according to the conventional example
  • FIG. 4B shows a cross-sectional view along the line AA in FIG. 4A. .
  • the first drive line 32 that is the gate wiring of the light emission control transistor 24 on one side
  • the scanning line 31 that is the gate wiring of the writing transistor 23 and the gate wiring of the switching transistor 25 on the other side.
  • Two drive lines 33 are formed along the row direction.
  • the first drive line 32, the scanning line 31, and the second drive line 33 are all formed in the first wiring layer, that is, the same wiring layer.
  • the gate electrode 24 G of the light emission control transistor 24 is connected to the first drive line 32 by a contact 24 C.
  • a gate electrode 23 G of the write transistor 23 is connected to the scanning line 31 by a contact 23 C.
  • the gate electrode 25 G of the switching transistor 25 is connected to the second drive line 33 by a contact 25 C.
  • the switching transistor 25 having the second drive line 33 as a gate wiring is connected to the anode electrode of the organic EL element 21 (see FIG. 2). Accordingly, when the potential of the second drive line 33 varies due to coupling due to the parasitic capacitance C 1 during the potential variation of the scanning line 31 that is the adjacent gate wiring, the potential variation of the second drive line 33 is changed to the organic EL element. 21 may adversely affect the light emitting operation 21 and cause display unevenness.
  • the first embodiment is an example in which the gate wiring of the switching transistor 25 is formed in a wiring layer different from the gate wiring of other transistors.
  • FIG. 5A shows a plan view of the gate wiring structure of the write transistor 23, the light emission control transistor 24, and the switching transistor 25 according to the first embodiment, and
  • FIG. 5B shows a cross-sectional view along the line BB in FIG. 5A. Show.
  • the second drive line 33 that is the gate wiring of the switching transistor 25 is formed in the first wiring layer
  • the scanning line 31 that is the gate wiring of each of the write transistor 23 and the light emission control transistor 24 is formed in the second wiring layer.
  • the gate electrode 24 G of the light emission control transistor 24 is connected to the first drive line 32 formed in the second wiring layer by the contact 24 C via the island-shaped relay electrode 41 formed in the first wiring layer. It is connected.
  • the gate electrode 23 G of the write transistor 23 is connected to the scanning line 31 formed in the second wiring layer by the contact 23 C via the island-shaped relay electrode 4142 formed in the first wiring layer. ing.
  • the gate wiring structure in which both the scanning line 31 and the first driving line 32 are formed in the second wiring layer is illustrated, but at least the scanning line 31 adjacent to the second driving line 33 is formed in the second wiring layer. Any gate wiring structure may be used. Alternatively, a gate wiring structure in which the second driving line 33 is formed in the second wiring layer and the scanning line 31 or the scanning line 31 and the first driving line 32 are formed in the first wiring layer may be employed.
  • the second drive line 33 which is the gate wiring of the switching transistor 25, in a wiring layer different from the adjacent scanning line 31, the wiring interval between the second driving line 33 and the scanning line 31 is increased. As compared with the case where both gate wirings are formed in the same wiring layer, it becomes wider. Therefore, the parasitic capacitance C 2 generated between the second drive line 33 and the scanning line 31 can be reduced compared to the parasitic capacitance C 1 when both gate lines are formed in the same wiring layer.
  • the second embodiment is a modification of the first embodiment, and is an example in which a power supply wiring having a fixed potential is formed above the second drive line 33 that is a gate wiring of the switching transistor 25.
  • FIG. 6A shows a plan view of the gate wiring structure of the write transistor 23, the light emission control transistor 24, and the switching transistor 25 according to the second embodiment, and
  • FIG. 6B shows a cross-sectional view along the line CC in FIG. 6A. Show.
  • the second driving line 33 that is the gate wiring of the switching transistor 25 is formed in a wiring layer different from the adjacent scanning line 31, and then the upper layer of the second driving line 33 (this example). Then, the power supply wiring 36 of the power supply voltage V ccp is formed in the second wiring layer). As a result, a parasitic capacitance C 3 is formed between the second drive line 33 and the power supply wiring 36 in the upper layer.
  • the influence of the coupling due to the parasitic capacitance C 2 from the scanning line 31 to the second drive line 33 can be suppressed.
  • the potential of the second drive line 33 can be further stabilized by the action of the parasitic capacitance C 3 .
  • the potential of the second drive line 33 can be hardly affected by other gate wirings, and thus display unevenness due to the fluctuation of the potential of the second drive line 33 can be suppressed.
  • the third embodiment is a modification of the third embodiment, and is an example in which a power supply wiring having a fixed potential is formed below the second drive line 33 that is the gate wiring of the switching transistor 25.
  • FIG. 7A shows a plan view of the gate wiring structure of the write transistor 23, the light emission control transistor 24, and the switching transistor 25 according to the third embodiment, and
  • FIG. 7B shows a cross-sectional view along the line DD in FIG. 7A. Show.
  • the second drive line 33 which is the gate wiring of the switching transistor 25 is formed in a wiring layer different from the adjacent scanning line 31 and then the lower layer of the second drive line 33 (this example) Then, the power supply wiring 36 of the power supply voltage V ccp is formed in the first wiring layer). As a result, a parasitic capacitance C 3 is formed between the second drive line 33 and the power supply wiring 36 below it.
  • the same operation and effect as in the second embodiment can be obtained. That is, in the same manner as in the first embodiment, the influence of coupling due to the parasitic capacitance C 2 on the second drive line 33 from the scanning line 31 can be suppressed, and in addition, the second drive is performed by the action of the parasitic capacitance C 3.
  • the potential of the line 33 can be further stabilized. As a result, the potential of the second drive line 33 can be hardly affected by other gate wirings, and thus display unevenness due to the fluctuation of the potential of the second drive line 33 can be suppressed.
  • the technique of this indication was demonstrated based on a desirable example, the technique of this indication is not limited to the example concerned.
  • the configurations and structures of the display devices described in the above embodiments are examples, and can be changed as appropriate.
  • the gate wiring (scanning line 31) of the writing transistor 23 is exemplified as the gate wiring of the other transistor, but the present invention is not limited to this.
  • the gate wiring (first drive line 32) of the light emission control transistor 24 can be a gate wiring of another transistor.
  • the display device of the present disclosure described above is a display unit (display device) of an electronic device in any field that displays a video signal input to the electronic device or a video signal generated in the electronic device as an image or a video.
  • the electronic device include a television set, a notebook personal computer, a digital still camera, a mobile terminal device such as a mobile phone, a head mounted display, and the like. However, it is not restricted to these.
  • the following effects can be obtained by using the display device of the present disclosure as the display unit in electronic devices of various fields. That is, according to the display device of the present disclosure, it is possible to suppress display unevenness due to the fluctuation of the potential of the gate wiring of the switching transistor 25. Therefore, the display quality of the display image can be improved by using the display device of the present disclosure as a display unit (display device) of an electronic device.
  • the display device of the present disclosure also includes a module-shaped one with a sealed configuration.
  • a display module formed by attaching a facing portion such as transparent glass to the pixel array portion is applicable.
  • the display module may be provided with a circuit unit for inputting / outputting signals from the outside to the pixel array unit, a flexible printed circuit (FPC), and the like.
  • FPC flexible printed circuit
  • a digital still camera and a head mounted display will be exemplified as specific examples of the electronic apparatus using the display device of the present disclosure.
  • the specific example illustrated here is only an example, and is not limited thereto.
  • FIG. 8A and 8B are external views of a single-lens reflex digital still camera with interchangeable lenses.
  • FIG. 8A shows a front view thereof
  • FIG. 8B shows a rear view thereof.
  • the interchangeable-lens single-lens reflex digital still camera has, for example, an interchangeable photographic lens unit (interchangeable lens) 112 on the front right side of the camera body (camera body) 111, and a photographer holds on the front left side.
  • the grip part 113 is provided.
  • a monitor 114 is provided at the approximate center of the back of the camera body 111.
  • An electronic viewfinder (eyepiece window) 115 is provided on the upper part of the monitor 114. The photographer can look at the electronic viewfinder 115 and visually determine the optical image of the subject guided from the photographing lens unit 112 to determine the composition.
  • the display device of the present disclosure can be used as the electronic viewfinder 115. That is, the interchangeable lens single-lens reflex type digital still camera according to this example is manufactured by using the display device of the present disclosure as the electronic viewfinder 115.
  • FIG. 9 is an external view of a head mounted display.
  • the head-mounted display has, for example, ear hooks 212 for wearing on the user's head on both sides of the glasses-shaped display unit 211.
  • the display device of the present disclosure can be used as the display unit 211. That is, the head mounted display according to the present example is manufactured by using the display device of the present disclosure as the display unit 211.
  • Pixels including a light emitting portion and a plurality of transistors are two-dimensionally arranged in a matrix, and gate wirings of the plurality of transistors are formed along the row direction of the pixel array, Among the plurality of transistors, the gate wiring of the switching transistor connected to the anode electrode of the light emitting unit is formed in a wiring layer different from the gate wiring of the other transistors.
  • Display device. [2] The switching transistor controls the potential of the anode electrode of the light emitting unit to bring the light emitting unit into a non-light emitting state.
  • a power supply wiring having a fixed potential is formed in an upper layer or a lower layer of the gate wiring of the switching transistor.
  • the other transistor is a write transistor that writes a video signal to the gate electrode of the drive transistor that drives the light emitting unit.
  • the substrate on which the pixels are two-dimensionally arranged is a semiconductor substrate.
  • the light emitting unit is composed of an organic electroluminescence element.
  • the display device according to any one of [1] to [6].
  • Pixels including a light emitting portion and a plurality of transistors are two-dimensionally arranged in a matrix, and gate wirings of the plurality of transistors are formed along the row direction of the pixel array, Among the plurality of transistors, the gate wiring of the switching transistor connected to the anode electrode of the light emitting unit is formed in a wiring layer different from the gate wiring of the other transistors.
  • An electronic device having a display device.
  • DESCRIPTION OF SYMBOLS 10 ... Organic EL display device, 20 ... Pixel (pixel circuit), 21 ... Organic EL element, 22 ... Drive transistor, 23 ... Write transistor, 24 ... Light emission control transistor, 25 ... Switching transistor, 26 ... Retention capacitor, 27 ... Auxiliary capacitor, 30 ... Pixel array part, 31 (31 1 to 31 m ) ... Scanning line, 32 (32 1 to 32 m ) ... First drive line, 33 (33 1 to 33 m ) ... Second drive line, 34 (34 1 to 34 n ) ... Signal line, 35 ... Common power supply line, 36 ... Power wiring, 40... Writing scanning unit, 50 A... First driving scanning unit, 50 B... Second driving scanning unit, 60.

Abstract

発光部及び複数のトランジスタを含む画素が行列状に２次元配置され、複数のトランジスタのゲート配線が画素配列の行方向に沿って形成されて成る表示装置、あるいは、当該表示装置を有する電子機器において、複数のトランジスタのうち、発光部のアノード電極に接続されたスイッチングトランジスタのゲート配線を、他のトランジスタのゲート配線と異なる配線層に形成する。

Description

表示装置及び電子機器
　本開示は、表示装置及び当該表示装置を有する電子機器に関する。
　表示装置の一つとして、有機材料のエレクトロルミネッセンス（以下、「ＥＬ」と記述する）を利用した有機ＥＬ素子を発光部として用いた有機ＥＬ表示装置がある。有機ＥＬ表示装置は、発光部を構成する有機ＥＬ素子が自発光素子であるため、消費電力が低いという特性を有している。有機ＥＬ素子は、第１の電極と第２の電極との間に、有機正孔輸送層や有機発光層が積層されて成る有機層を設けた構造となっている。そして、有機ＥＬ表示装置では、有機ＥＬ素子に流す電流値をコントロールすることによって発色の階調を得ている。
　有機ＥＬ素子を発光部として用いた有機ＥＬ表示装置のうち、アクティブマトリックス型の有機ＥＬ表示装置においては、画素毎に複数のトランジスタや容量素子から成る駆動回路（画素回路）が設けられており、この駆動回路によって有機ＥＬ素子の駆動が行われている。
　有機ＥＬ表示装置では、プロセス変動等により、有機ＥＬ素子を駆動する駆動トランジスタの閾値電圧や移動度などの特性に画素毎にバラツキが生じる。そして、駆動トランジスタのトランジスタ特性が画素毎に異なると、画素毎に駆動トランジスタに流れる電流値に画素毎にバラツキが生じるために、駆動トランジスタのゲート電極に画素間で同じ電圧を印加しても、有機ＥＬ素子の発光輝度に画素間でバラツキが生じる。その結果、表示画面のユニフォーミティ（一様性）が損なわれる。そのため、有機ＥＬ表示装置では、駆動トランジスタの特性のバラツキを補正するための処理（動作）が行われている（例えば、特許文献１参照）。
特開２００８－３３１９３号公報
　ところで、高精細化に伴って画素間の間隔が狭くなったり、あるいは、マイクロディスプレイと呼称される超小型の表示装置では、隣接する配線間に生ずる寄生容量が無視できなくなってくる。すなわち、隣接する配線間に生ずる寄生容量が原因で表示品質の低下を招く、より具体的には、寄生容量によるカップリングノイズ等によって表示ムラが生じるという問題がある。
　そこで、本開示は、隣接する配線間の寄生容量を低減することによって、寄生容量によるカップリングに起因する表示ムラを抑制することができる表示装置及び当該表示装置を有する電子機器を提供することを目的とする。
　上記の目的を達成するための本開示の表示装置は、
　発光部及び複数のトランジスタを含む画素が行列状に２次元配置され、複数のトランジスタのゲート配線が画素配列の行方向に沿って形成されており、
　複数のトランジスタのうち、発光部のアノード電極に接続されたスイッチングトランジスタのゲート配線は、他のトランジスタのゲート配線と異なる配線層に形成されている、
　ことを特徴とする。また、上記の目的を達成するための本開示の電子機器は、上記の構成の表示装置を有することを特徴とする。
　上記の構成の表示装置又は当該表示装置を有する電子機器において、スイッチングトランジスタは、発光部のアノード電極に接続されていることで、そのゲート配線の電位変動が発光部の発光動作に悪影響を及ぼす。ここで、スイッチングトランジスタのゲート配線が、他のトランジスタのゲート配線と異なる配線層に形成されていることで、両トランジスタのゲート配線間の配線間隔が、両配線が同じ配線層に形成されている場合に比べて広くなる。これにより、隣接する配線間に生ずる寄生容量を、両配線が同じ配線層に形成されている場合に比べて低減できるため、他のトランジスタのゲート配線からの、スイッチングトランジスタのゲート配線に対する寄生容量によるカップリングの影響を抑えることができる。
　本開示によれば、隣接する配線間の寄生容量を低減できるため、スイッチングトランジスタのゲート配線に対する他のゲート配線からの寄生容量によるカップリングに起因する表示ムラを抑制することができる。
　尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
図１は、本開示のアクティブマトリックス型有機ＥＬ表示装置の構成の概略を示すシステム構成図である。 図２は、本開示のアクティブマトリックス型有機ＥＬ表示装置における画素（画素回路）の回路構成の一例を示す回路図である。 図３は、アクティブマトリックス型有機ＥＬ表示装置の基本的な動作の説明に供するタイミング波形図である。 図４Ａは、従来例に係るゲート配線構造を示す平面図であり、図４Ｂは、図４ＡのＡ－Ａ線に沿った矢視断面図である。 図５Ａは、実施例１に係るゲート配線構造を示す平面図であり、図５Ｂは、図５ＡのＢ－Ｂ線に沿った矢視断面図である。 図６Ａは、実施例２に係るゲート配線構造を示す平面図であり、図６Ｂは、図６ＡのＣ－Ｃ線に沿った矢視断面図である。 図７Ａは、実施例３に係るゲート配線構造を示す平面図であり、図７Ｂは、図７ＡのＤ－Ｄ線に沿った矢視断面図である。 図８Ａ及び図８Ｂは、レンズ交換式一眼レフレックスタイプのデジタルスチルカメラの正面図及び背面図である。 図９は、ヘッドマウントディスプレイの外観図である。
　以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の表示装置及び電子機器、全般に関する説明
２．アクティブマトリックス型有機ＥＬ表示装置
　２－１．システム構成
　２－２．画素回路
　２－３．基本的な回路動作
　２－４．配線間の寄生容量
　　２－４－１．隣接するゲート配線を同じ配線層に形成した例
　　２－４－２．実施例１（スイッチングトランジスタのゲート配線を、他のトランジスタのゲート配線と異なる配線層に形成する例）
　　２－４－３．実施例２（実施例１の変形例：スイッチングトランジスタのゲート配線の上層に電源配線を形成する例）
　　２－４－４．実施例３（実施例２の変形例：スイッチングトランジスタのゲート配線の下層に電源配線を形成する例）
３．変形例
４．本開示の電子機器
　４－１．具体例１（デジタルスチルカメラの例）
　４－２．具体例２（ヘッドマウントディスプレイの例）
５．本開示がとることができる構成
＜本開示の表示装置及び電子機器、全般に関する説明＞
　本開示の表示装置及び電子機器にあっては、スイッチングトランジスタについて、発光部のアノード電極の電位を制御することによって発光部を非発光状態にする構成とすることができる。
　上述した好ましい構成を含む本開示の表示装置及び電子機器にあっては、スイッチングトランジスタのゲート配線の上層又は下層には、固定電位の電源配線が形成されている構成とすることができる。
　更に、上述した好ましい構成を含む本開示の表示装置及び電子機器にあっては、他のトランジスタについて、発光部を駆動する駆動トランジスタのゲート電極に対して、映像信号を書き込む書込みトランジスタである構成とすることができる。また、画素では、スイッチングトランジスタが導通状態となる発光部の非発光期間に、駆動トランジスタの特性のバラツキを補正するための処理が行われる構成とすることができる。
　更に、上述した好ましい構成を含む本開示の表示装置及び電子機器にあっては、画素が２次元配置される基板について、半導体基板である構成とすることができる。また、発光部について、有機エレクトロルミネッセンス素子から成る構成とすることができる。
＜アクティブマトリックス型表示装置＞
　本開示の表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素回路内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御するアクティブマトリックス型表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＭＯＳ(Metal Oxide Semiconductor)トランジスタやＴＦＴ（Thin Film Transistor；薄膜トランジスタ）を例示することができる。
　ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子を、画素回路の発光部（発光素子）として用いるアクティブマトリックス型有機ＥＬ表示装置を例に挙げて説明するものとする。以下では、「画素回路」を単に「画素」と記述する場合がある。
［システム構成］
　図１は、本開示のアクティブマトリックス型有機ＥＬ表示装置の構成の概略を示すシステム構成図である。図１に示すように、本開示の有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０が行列状に２次元配置されて成る画素アレイ部３０と、当該画素アレイ部３０の周辺に配置される周辺回路部とを有する構成となっている。周辺回路部は、例えば、画素アレイ部３０と同じ表示パネル７０上に搭載された書込み走査部４０、第１駆動走査部５０Ａ、第２駆動走査部５０Ｂ、及び、信号出力部６０等から成り、画素アレイ部３０の各画素２０を駆動する。尚、書込み走査部４０、第１駆動走査部５０Ａ、第２駆動走査部５０Ｂ、及び、信号出力部６０のいくつか、あるいは全部を表示パネル７０外に設ける構成を採ることも可能である。
　有機ＥＬ表示装置１０については、モノクロ（白黒）表示対応の構成とすることもできるし、カラー表示対応の構成とすることもできる。有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素／ピクセル）は複数の副画素（サブピクセル）から構成される。このとき、副画素の各々が図１の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ；Ｒ）光を発光する副画素、緑色（Ｇｒｅｅｎ；Ｇ）光を発光する副画素、青色（Ｂｌｕｅ；Ｂ）光を発光する副画素の３つの副画素から構成される。
　但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
　画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１（３１1～３１m）、第１駆動線３２（３２1～３２m）、及び、第２駆動線３３（３３1～３３m）が画素行毎に配線されている。更に、ｍ行ｎ列の画素２０の配列に対して、列方向（画素列の画素の配列方向）に沿って信号線３４（３４1～３４n）が画素列毎に配線されている。
　走査線３１1～３１mは、書込み走査部４０の対応する行の出力端にそれぞれ接続されている。第１駆動線３２1～３２mは、第１駆動走査部５０Ａの対応する行の出力端にそれぞれ接続されている。第２駆動線３３1～３３mは、第２駆動走査部５０Ｂの対応する行の出力端にそれぞれ接続されている。信号線３４1～３４nは、信号出力部６０の対応する列の出力端にそれぞれ接続されている。
　書込み走査部４０は、シフトレジスタ回路等によって構成されている。この書込み走査部４０は、画素アレイ部３０の各画素２０への映像信号の信号電圧の書込みに際して、走査線３１（３１1～３１m）に対して書込み走査信号ＷＳ（ＷＳ1～ＷＳm）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査する、所謂、線順次走査を行う。
　第１駆動走査部５０Ａは、書込み走査部４０と同様に、シフトレジスタ回路等によって構成されている。この第１駆動走査部５０Ａは、書込み走査部４０による線順次走査に同期して、第１駆動線３２（３２1～３２m）に対して発光制御信号ＤＳ（ＤＳ1～ＤＳm）を供給することによって画素２０の発光／非発光（消光）の制御を行う。
　第２駆動走査部５０Ｂは、書込み走査部４０と同様に、シフトレジスタ回路等によって構成されている。この第２駆動走査部５０Ｂは、書込み走査部４０による線順次走査に同期して、第２駆動線３３（３３1～３３m）に対して駆動信号ＡＺ（ＡＺ1～ＡＺm）を供給することによって非発光期間において画素２０を発光しないようにする制御を行う。
　信号出力部６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電圧Ｖofsとを選択的に出力する。ここで、基準電圧Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電圧（例えば、映像信号の黒レベルに相当する電圧）に相当する電圧、あるいは、その近傍の電圧である。基準電圧Ｖofsは、後述する補正動作を行う際に、初期化電圧として用いられる。
　信号出力部６０から択一的に出力される信号電圧Ｖsig／基準電圧Ｖofsは、信号線３４（３４1～３４n）を介して画素アレイ部３０の各画素２０に対して、書込み走査部４０による線順次走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力部６０は、信号電圧Ｖsigを画素行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
［画素回路］
　図２は、本開示のアクティブマトリックス型有機ＥＬ表示装置１０における画素（画素回路）の回路構成の一例を示す回路図である。画素２０の発光部は、有機ＥＬ素子２１から成る。有機ＥＬ素子２１は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子の一例である。
　図２に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線された共通電源線３５にカソード電極が接続されている。
　有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ（サンプリングトランジスタ）２３、発光制御トランジスタ２４、スイッチングトランジスタ２５、保持容量２６、及び、補助容量２７を有する、４Ｔｒ（トランジスタ）／２Ｃ（容量素子）の構成となっている。尚、本例にあっては、画素（画素回路）２０は、ガラス基板のような絶縁体上ではなく、シリコンのような半導体上に形成される。すなわち、画素２０が２次元配置される基板は、半導体基板である。そして、駆動トランジスタ２２は、ｐチャネル型のトランジスタから成る。
　また、本例にあっては、書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５についても、駆動トランジスタ２２と同様に、ｐチャネル型のトランジスタを用いる構成を採っている。従って、駆動トランジスタ２２、書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５は、ソース／ゲート／ドレインの３端子の構成ではなく、ソース／ゲート／ドレイン／バックゲートの４端子の構成となっている。各トランジスタのバックゲートには、高電位側の電源電圧Ｖccpが印加される。
　書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５の各ゲート電極は、画素配列の行方向に沿って形成されている走査線３１、第１駆動線３２、及び、第２駆動線３３に画素行単位で接続されている。従って、走査線３１、第１駆動線３２、及び、第２駆動線３３は、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５の各ゲート配線ということができる。
　上記の構成の画素２０において、書込みトランジスタ２３は、信号出力部６０から信号線３４を通して供給される信号電圧Ｖsigをサンプリングすることによって駆動トランジスタ２２のゲート電極に書き込む。発光制御トランジスタ２４は、電源電圧Ｖccpのノードと駆動トランジスタ２２のソース電極との間に接続されており、発光制御信号ＤＳによる駆動の下に、有機ＥＬ素子２１の発光／非発光を制御する。
　スイッチングトランジスタ２５は、有機ＥＬ素子２１のアノード電極と低電位側の電源電圧Ｖss（例えば、接地電位）との間に接続されており、駆動信号ＡＺによる駆動の下に、有機ＥＬ素子２１のアノード電極の電位を制御することによって有機ＥＬ素子２１を非発光状態にする。より具体的には、スイッチングトランジスタ２５は、駆動信号ＡＺに応答して導通状態になることにより、有機ＥＬ素子２１のアノード電極に低電位側の電源電圧Ｖssを印加し、有機ＥＬ素子２１の非発光期間に有機ＥＬ素子２１が発光しないように制御する。
　保持容量２６は、駆動トランジスタ２２のゲート電極とソース電極との間に接続されており、書込みトランジスタ２３によるサンプリングによって書き込まれた信号電圧Ｖsigを保持する。駆動トランジスタ２２は、保持容量２６の保持電圧に応じた駆動電流を有機ＥＬ素子２１に流すことによって有機ＥＬ素子２１を駆動する。補助容量２７は、駆動トランジスタ２２のソース電極と、固定電位のノード（例えば、高電位側の電源電圧Ｖccpのノード）との間に接続されている。この補助容量２７は、信号電圧Ｖsigを書き込んだときに駆動トランジスタ２２のソース電圧の変動を抑制する作用、及び、駆動トランジスタ２２のゲート－ソース間電圧Ｖgsを駆動トランジスタ２２の閾値電圧Ｖthにする作用を為す。
［基本的な回路動作］
　ここで、上記の構成のアクティブマトリックス型有機ＥＬ表示装置１０の基本的な回路動作について、図３のタイミング波形図を用いて説明する。
　図３のタイミング波形図には、発光制御信号ＤＳ、書込み走査信号ＷＳ、駆動信号ＡＺ、信号線３４の電位Ｖofs／Ｖsig、及び、駆動トランジスタ２２のソース電圧Ｖs、ゲート電圧Ｖgのそれぞれの変化の様子を示している。
　尚、書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５がｐチャネル型のトランジスタであるため、書込み走査信号ＷＳ、発光制御信号ＤＳ、及び、駆動信号ＡＺの低レベルの状態がアクティブ状態となり、高レベルの状態が非アクティブ状態となる。そして、書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５は、書込み走査信号ＷＳ、発光制御信号ＤＳ、及び、駆動信号ＡＺのアクティブ状態で導通状態となり、非アクティブ状態で非導通状態となる。
　時刻ｔ1で、書込み走査信号ＷＳが高レベルから低レベルに遷移することで、書込みトランジスタ２３が導通状態になる。このとき、信号出力部６０から信号線３４に対して、基準電圧Ｖofsが出力されている状態にある。従って、基準電圧Ｖofsが書込みトランジスタ２３によるサンプリングによって駆動トランジスタ２２のゲート電極に書き込まれるため、駆動トランジスタ２２のゲート電圧Ｖgが基準電圧Ｖofsになる。
　また、時刻ｔ1では、発光制御信号ＤＳが低レベルの状態にあるため、発光制御トランジスタ２４が導通状態にある。従って、駆動トランジスタ２２のソース電圧Ｖsは、高電位側の電源電圧Ｖccpになっている。このとき、駆動トランジスタ２２のゲート－ソース間電圧Ｖgsは、Ｖgs＝Ｖofs－Ｖccpとなる。
　ここで、閾値補正動作（閾値補正処理）を行うには、駆動トランジスタ２２のゲート－ソース間電圧Ｖgsを、当該駆動トランジスタ２２の閾値電圧Ｖthよりも大きくしておく必要がある。そのため、｜Ｖgs｜＝｜Ｖofs－Ｖccp｜＞｜Ｖth｜となるように各電圧値が設定されることになる。
　このように、駆動トランジスタ２２のゲート電圧Ｖgを基準電圧Ｖofsに設定し、かつ、駆動トランジスタ２２のソース電圧Ｖsを電源電圧Ｖccpに設定する初期化動作が、次の閾値補正動作を行う前の準備（閾値補正準備）の動作である。従って、基準電圧Ｖofs及び電源電圧Ｖccpが、駆動トランジスタ２２のゲート電圧Ｖg及びソース電圧Ｖsの各初期化電圧ということになる。
　次に、時刻ｔ2で、発光制御信号ＤＳが低レベルから高レベルに遷移し、発光制御トランジスタ２４が非導通状態になると、駆動トランジスタ２２のソース電極がフローティング状態となり、駆動トランジスタ２２のゲート電圧Ｖgが基準電圧Ｖofsに保たれた状態で閾値補正動作が開始される。すなわち、駆動トランジスタ２２のゲート電圧Ｖgから閾値電圧Ｖthを減じた電圧（Ｖg－Ｖth）に向けて、駆動トランジスタ２２のソース電圧Ｖsが下降（低下）を開始する。
　基本的な動作にあっては、駆動トランジスタ２２のゲート電圧Ｖgの初期化電圧Ｖofsを基準とし、当該初期化電圧Ｖofsから駆動トランジスタ２２の閾値電圧Ｖthを減じた電圧（Ｖg－Ｖth）に向けて駆動トランジスタ２２のソース電圧Ｖsを変化させる動作が閾値補正動作となる。この閾値補正動作が進むと、やがて、駆動トランジスタ２２のゲート－ソース間電圧Ｖgsが、駆動トランジスタ２２の閾値電圧Ｖthに収束する。この閾値電圧Ｖthに相当する電圧は保持容量２６に保持される。
　そして、時刻ｔ3で、書込み走査信号ＷＳが低レベルから高レベルに遷移し、書込みトランジスタ２３が非導通状態になると、閾値補正期間が終了する。その後、時刻ｔ4で、信号出力部６０から信号線３４に映像信号の信号電圧Ｖsigが出力され、信号線３４の電位が基準電圧Ｖofsから信号電圧Ｖsigに切り替わる。
　次に、時刻ｔ5で、書込み走査信号ＷＳが高レベルから低レベルに遷移することで、書込みトランジスタ２３が導通状態になり、信号電圧Ｖsigをサンプリングして画素２０内に書き込む。この書込みトランジスタ２３による信号電圧Ｖsigの書込み動作により、駆動トランジスタ２２のゲート電圧Ｖgが信号電圧Ｖsigになる。
　この映像信号の信号電圧Ｖsigの書込みの際に、駆動トランジスタ２２のソース電極と電源電圧Ｖccpのノードとの間に接続されている補助容量２７は、駆動トランジスタ２２のソース電圧Ｖsの変動を抑える作用を為す。そして、映像信号の信号電圧Ｖsigによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖthが保持容量２５に保持された閾値電圧Ｖthに相当する電圧と相殺される。
　このとき、駆動トランジスタ２２のゲート－ソース間電圧Ｖgsが、信号電圧Ｖsigに応じて開く（大きくなる）が、駆動トランジスタ２２のソース電圧Ｖsは依然としてフローティング状態にある。そのため、保持容量２６の充電電荷は、駆動トランジスタ２２の特性に応じて放電される。そして、このとき駆動トランジスタ２２に流れる電流によって有機ＥＬ素子２１の等価容量Ｃelの充電が開始される。
　有機ＥＬ素子２１の等価容量Ｃelが充電されることにより、駆動トランジスタ２２のソース電圧Ｖsが時間が経過するにつれて徐々に下降していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン－ソース間電流Ｉdsは当該駆動トランジスタ２２の移動度μに依存したものとなる。尚、駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。
　ここで、駆動トランジスタ２２のソース電圧Ｖsの下降分は、保持容量２６の充電電荷を放電するように作用する。換言すれば、駆動トランジスタ２２のソース電圧Ｖsの下降分（変化量）は、保持容量２６に対して負帰還がかけられたことになる。従って、駆動トランジスタ２２のソース電圧Ｖsの下降分は負帰還の帰還量となる。
　このように、駆動トランジスタ２２に流れるドレイン－ソース間電流Ｉdsに応じた帰還量で保持容量２６に対して負帰還をかけることにより、駆動トランジスタ２２のドレイン－ソース間電流Ｉdsの移動度μに対する依存性を打ち消すことができる。この打ち消す動作（打ち消す処理）が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正動作（移動度補正処理）である。
　より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖin（＝Ｖsig－Ｖofs）が大きい程ドレイン－ソース間電流Ｉdsが大きくなるため、負帰還の帰還量の絶対値も大きくなる。従って、映像信号の信号振幅Ｖin、即ち、発光輝度レベルに応じた移動度補正処理が行われる。また、映像信号の信号振幅Ｖinを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量の絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。
　時刻ｔ6で、書込み走査信号ＷＳが低レベルから高レベルに遷移し、書込みトランジスタ２３が非導通状態になることで、信号書込み＆移動度補正期間が終了する。移動度補正を行った後、時刻ｔ7で、発光制御信号ＤＳが高レベルから低レベルに遷移することで、発光制御トランジスタ２４が導通状態になる。これにより、電源電圧Ｖccpのノードから発光制御トランジスタ２４を通して駆動トランジスタ２２に電流が供給される。
　このとき、書込みトランジスタ２３が非導通状態にあることで、駆動トランジスタ２２のゲート電極は信号線３４から電気的に切り離されてフローティング状態にある。ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート－ソース間に保持容量２６が接続されていることにより、駆動トランジスタ２２のソース電圧Ｖsの変動に連動してゲート電圧Ｖgも変動する。
　すなわち、駆動トランジスタ２２のソース電圧Ｖs及びゲート電圧Ｖgは、保持容量２６に保持されているゲート－ソース間電圧Ｖgsを保持したまま上昇する。そして、駆動トランジスタ２２のソース電圧Ｖsは、トランジスタの飽和電流に応じた有機ＥＬ素子２１の発光電圧Ｖoledまで上昇する。
　このように、駆動トランジスタ２２のゲート電圧Ｖgがソース電圧Ｖsの変動に連動して変動する動作がブートストラップ動作である。換言すれば、ブートストラップ動作は、保持容量２６に保持されたゲート－ソース間電圧Ｖgs、即ち、保持容量２６の両端間電圧を保持したまま、駆動トランジスタ２２のゲート電圧Ｖg及びソース電圧Ｖsが変動する動作である。
　そして、駆動トランジスタ２２のドレイン－ソース間電流Ｉdsが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉdsに応じて有機ＥＬ素子２１のアノード電圧Ｖanoが上昇する。やがて、有機ＥＬ素子２１のアノード電圧Ｖanoが有機ＥＬ素子２１の閾値電圧Ｖthelを超えると、有機ＥＬ素子２１に駆動電流が流れ始めるため、有機ＥＬ素子２１が発光を開始する。
　一方、第２駆動走査部５０Ｂは、時刻ｔ1よりも前の時刻ｔ0から、時刻ｔ7よりも後の時刻ｔ8までの期間で駆動信号ＡＺをアクティブ状態（低レベルの状態）とする。時刻ｔ0－時刻ｔ8の期間は、有機ＥＬ素子２１の非発光期間である。この非発光期間に駆動信号ＡＺがアクティブ状態となることで、これに応答してスイッチングトランジスタ２５が導通状態となる。
　スイッチングトランジスタ２５が導通状態になることで、当該スイッチングトランジスタ２５を介して、有機ＥＬ素子２１のアノード電極（駆動トランジスタ２２のドレイン電極）に低電位側の電源電圧Ｖssが印加される。これにより、有機ＥＬ素子２１の非発光期間において、スイッチングトランジスタ２５は、有機ＥＬ素子２１が発光しないように制御することができる。因みに、閾値補正及び信号書込みが行われる１水平期間（１Ｈ）では駆動信号ＡＺがアクティブ状態となるが、以降の発光期間中では駆動信号ＡＺが非アクティブ状態となる。
　ここで、スイッチングトランジスタ２５を持たない画素構成における、閾値補正準備期間から閾値補正期間（時刻ｔ1～時刻ｔ3）にかけての動作点に着目する。先述した動作説明から明らかなように、閾値補正動作を行うには、駆動トランジスタ２２のゲート－ソース間電圧Ｖgsを、当該駆動トランジスタ２２の閾値電圧Ｖthよりも大きくしておく必要がある。
　ゲート－ソース間電圧Ｖgsが閾値電圧Ｖthよりも大きいと、駆動トランジスタ２２に電流が流れる。すると、閾値補正準備期間から閾値補正期間の一部にかけて、一時的に有機ＥＬ素子２１のアノード電圧Ｖanoが当該有機ＥＬ素子２１の閾値電圧Ｖthelを超える。これにより、駆動トランジスタ２２から有機ＥＬ素子２１に電流が流れ込むことになるため、非発光期間であるにも拘わらず、信号電圧Ｖsigの階調に依らず毎フレーム、一定輝度で有機ＥＬ素子２１が発光する。その結果、表示パネル７０のコントラストの低下を招くことになる。
　これに対して、スイッチングトランジスタ２５を持つ画素構成では、上述したスイッチングトランジスタ２５の作用により、有機ＥＬ素子２１の非発光期間において、駆動トランジスタ２２に流れる電流が有機ＥＬ素子２１に流れ込まないようにすることができる。これにより、非発光期間において、有機ＥＬ素子２１が発光するのを抑制することができるため、スイッチングトランジスタ２５を持たない画素構成に比べて表示パネル７０の高コントラスト化を図ることができる。
　以上説明した一連の基本的な回路動作では、閾値補正、映像信号の信号電圧Ｖsigの書込み（信号書込み）、及び、移動度補正の各動作（処理）は、例えば１水平期間（１Ｈ）において実行される。より具体的には、１水平期間において、駆動信号ＡＺがアクティブ状態（低レベル状態）となり、スイッチングトランジスタ２５が導通状態となる期間ｔ0－ｔ8、即ち、有機ＥＬ素子２１の非発光期間に実行される。
［配線間の寄生容量］
　上述したアクティブマトリックス型有機ＥＬ表示装置１０において、書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５の各ゲート配線、即ち、走査線３１、第１駆動線３２、及び、第２駆動線３３は、先述したように、画素配列の行方向に沿って形成されている。
　ここで、高精細化に伴って多画素化が進むと、画素２０間の間隔が狭くなる。また、マイクロディスプレイ（超小型の表示装置）にあっては、当然のことながら、モニター用途の一般的なディスプレイに比べて画素２０間の間隔が狭い。このように、画素２０間の間隔が狭くなると、画素配列の行方向に沿って形成され、互いに隣接するゲート配線間に生ずる寄生容量が無視できなくなってくる。
（隣接するゲート配線を同じ配線層に形成した例）
　ここで、書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５の各ゲート配線を同じ配線層に形成した場合を従来例として考える。従来例に係る書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５のゲート配線構造の平面図を図４Ａに示し、図４ＡのＡ－Ａ線に沿った矢視断面図を図４Ｂに示す。
　駆動トランジスタ２２に関して、その一方側に発光制御トランジスタ２４のゲート配線である第１駆動線３２が、その他方側に書込みトランジスタ２３のゲート配線である走査線３１及びスイッチングトランジスタ２５のゲート配線である第２駆動線３３が、行方向に沿って形成されている。第１駆動線３２、走査線３１、及び、第２駆動線３３はいずれも第１配線層、即ち、同じ配線層に形成されている。
　第１駆動線３２には、発光制御トランジスタ２４のゲート電極２４Gがコンタクト２４Cによって接続されている。走査線３１には、書込みトランジスタ２３のゲート電極２３Gがコンタクト２３Cによって接続されている。第２駆動線３３には、スイッチングトランジスタ２５のゲート電極２５Gがコンタクト２５Cによって接続されている。
　上記のゲート配線構造において、走査線３１と第２駆動線３３とが、互いに隣接して行方向に沿って平行に形成されていることから、画素２０間の間隔が狭くなると、両ゲート配線間の寄生容量Ｃ1の容量値が大きくなる。ここで、第２駆動線３３をゲート配線とするスイッチングトランジスタ２５は、有機ＥＬ素子２１のアノード電極に接続されている（図２参照）。従って、第２駆動線３３の電位が、隣接するゲート配線である走査線３１の電位変動の際に、寄生容量Ｃ1によるカップリングによって変動すると、第２駆動線３３の電位変動が有機ＥＬ素子２１の発光動作に悪影響を及ぼし、表示ムラが生じる懸念がある。
（実施例１）
　実施例１は、スイッチングトランジスタ２５のゲート配線を、他のトランジスタのゲート配線と異なる配線層に形成する例である。実施例１に係る書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５のゲート配線構造の平面図を図５Ａに示し、図５ＡのＢ－Ｂ線に沿った矢視断面図を図５Ｂに示す。
　実施例１に係るゲート配線構造は、スイッチングトランジスタ２５のゲート配線である第２駆動線３３を第１配線層に形成し、書込みトランジスタ２３及び発光制御トランジスタ２４の各ゲート配線である走査線３１及び第１駆動線３２を第２配線層に形成した構成となっている。
　そして、第２配線層に形成された第１駆動線３２には、発光制御トランジスタ２４のゲート電極２４Gが、第１配線層に形成された島状の中継電極４１を介してコンタクト２４Cによって接続されている。同様に、第２配線層に形成された走査線３１には、書込みトランジスタ２３のゲート電極２３Gが、第１配線層に形成された島状の中継電極４１４２を介してコンタクト２３Cによって接続されている。
　尚、ここでは、走査線３１及び第１駆動線３２を共に第２配線層に形成するゲート配線構造を例示したが、少なくとも第２駆動線３３に隣接する走査線３１を第２配線層に形成するゲート配線構造であればよい。また、第２駆動線３３を第２配線層に形成し、走査線３１、又は、走査線３１及び第１駆動線３２を第１配線層に形成するゲート配線構造であってもよい。
　このように、スイッチングトランジスタ２５のゲート配線である第２駆動線３３を、隣接する走査線３１と異なる配線層に形成することで、第２駆動線３３と走査線３１との間の配線間隔が、両ゲート配線が同じ配線層に形成する場合に比べて広くなる。従って、第２駆動線３３と走査線３１との間に生ずる寄生容量Ｃ2を、両ゲート配線が同じ配線層に形成する場合の寄生容量Ｃ1に比べて低減できる。これにより、走査線３１の電位変動の際に、走査線３１からの第２駆動線３３に対する寄生容量Ｃ2によるカップリングの影響を抑えることができるため、カップリングノイズ等によって生じる第２駆動線３３の電位の揺れに起因する表示ムラを抑制することができる。
（実施例２）
　実施例２は、実施例１の変形例であり、スイッチングトランジスタ２５のゲート配線である第２駆動線３３の上層に固定電位の電源配線を形成する例である。実施例２に係る書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５のゲート配線構造の平面図を図６Ａに示し、図６ＡのＣ－Ｃ線に沿った矢視断面図を図６Ｂに示す。
　実施例２に係るゲート配線構造は、スイッチングトランジスタ２５のゲート配線である第２駆動線３３を、隣接する走査線３１と異なる配線層に形成した上で、第２駆動線３３の上層（本例では、第２配線層）に電源電圧Ｖccpの電源配線３６を形成した構成となっている。これにより、第２駆動線３３とその上層の電源配線３６との間に寄生容量Ｃ3が形成されることになる。
　この実施例２に係るゲート配線構造によれば、実施例１の場合と同様に、走査線３１からの第２駆動線３３に対する寄生容量Ｃ2によるカップリングの影響を抑えることができることに加えて、寄生容量Ｃ3の作用によって第２駆動線３３の電位をより安定化することができる。その結果、第２駆動線３３の電位が、他のゲート配線からの影響を受け難くすることができるため、第２駆動線３３の電位の揺れに起因する表示ムラを抑制することができる。
（実施例３）
　実施例３は、実施例３の変形例であり、スイッチングトランジスタ２５のゲート配線である第２駆動線３３の下層に固定電位の電源配線を形成する例である。実施例３に係る書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５のゲート配線構造の平面図を図７Ａに示し、図７ＡのＤ－Ｄ線に沿った矢視断面図を図７Ｂに示す。
　実施例３に係るゲート配線構造は、スイッチングトランジスタ２５のゲート配線である第２駆動線３３を、隣接する走査線３１と異なる配線層に形成した上で、第２駆動線３３の下層（本例では、第１配線層）に電源電圧Ｖccpの電源配線３６を形成した構成となっている。これにより、第２駆動線３３とその下層の電源配線３６との間に寄生容量Ｃ3が形成されることになる。
　この実施例３に係るゲート配線構造によっても、実施例２の場合と同様の作用、効果を得ることができる。すなわち、実施例１の場合と同様に、走査線３１からの第２駆動線３３に対する寄生容量Ｃ2によるカップリングの影響を抑えることができることに加えて、寄生容量Ｃ3の作用によって第２駆動線３３の電位をより安定化することができる。その結果、第２駆動線３３の電位が、他のゲート配線からの影響を受け難くすることができるため、第２駆動線３３の電位の揺れに起因する表示ムラを抑制することができる。
＜変形例＞
　以上、本開示の技術について、好ましい実施例に基づき説明したが、本開示の技術は当該実施例に限定されるものではない。上記の各実施例において説明した表示装置の構成、構造は例示であり、適宜、変更することができる。例えば、上記の各実施例では、他のトランジスタのゲート配線として書込みトランジスタ２３のゲート配線（走査線３１）を例示したが、これに限られるものではない。例えば、図２に示す画素回路にあっては、発光制御トランジスタ２４のゲート配線（第１の駆動線３２）を、他のトランジスタのゲート配線とすることができる。
＜本開示の電子機器＞
　以上説明した本開示の表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示する、あらゆる分野の電子機器の表示部（表示装置）として用いることができる。電子機器としては、テレビジョンセット、ノート型パーソナルコンピュータ、デジタルスチルカメラ、携帯電話機等の携帯端末装置、ヘッドマウントディスプレイ等を例示することができる。但し、これらに限られるものではない。
　このように、あらゆる分野の電子機器において、その表示部として本開示の表示装置を用いることにより、以下のような効果を得ることができる。すなわち、本開示の表示装置によれば、スイッチングトランジスタ２５のゲート配線の電位の揺れに起因する表示ムラを抑制することができる。従って、本開示の表示装置を、電子機器の表示部（表示装置）として用いることにより、表示画像の表示品質を向上できる。
　本開示の表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やフレキシブルプリントサーキット（ＦＰＣ）などが設けられていてもよい。以下に、本開示の表示装置を用いる電子機器の具体例として、デジタルスチルカメラ及びヘッドマウントディスプレイを例示する。但し、ここで例示する具体例は一例に過ぎず、これらに限られるものではない。
［具体例１］
　図８は、レンズ交換式一眼レフレックスタイプのデジタルスチルカメラの外観図であり、図８Ａにその正面図を示し、図８Ｂにその背面図を示す。レンズ交換式一眼レフレックスタイプのデジタルスチルカメラは、例えば、カメラ本体部（カメラボディ）１１１の正面右側に交換式の撮影レンズユニット（交換レンズ）１１２を有し、正面左側に撮影者が把持するためのグリップ部１１３を有している。
　そして、カメラ本体部１１１の背面略中央にはモニタ１１４が設けられている。モニタ１１４の上部には、電子ビューファインダ（接眼窓）１１５が設けられている。撮影者は、電子ビューファインダ１１５を覗くことによって、撮影レンズユニット１１２から導かれた被写体の光像を視認して構図決定を行うことが可能である。
　上記の構成のレンズ交換式一眼レフレックスタイプのデジタルスチルカメラにおいて、その電子ビューファインダ１１５として本開示の表示装置を用いることができる。すなわち、本例に係るレンズ交換式一眼レフレックスタイプのデジタルスチルカメラは、その電子ビューファインダ１１５として本開示の表示装置を用いることによって作製される。
［具体例２］
　図９は、ヘッドマウントディスプレイの外観図である。ヘッドマウントディスプレイは、例えば、眼鏡形の表示部２１１の両側に、使用者の頭部に装着するための耳掛け部２１２を有している。このヘッドマウントディスプレイにおいて、その表示部２１１として本開示の表示装置を用いることができる。すなわち、本例に係るヘッドマウントディスプレイは、その表示部２１１として本開示の表示装置を用いることによって作製される。
＜本開示がとることができる構成＞
　尚、本開示は、以下のような構成をとることもできる。
［１］発光部及び複数のトランジスタを含む画素が行列状に２次元配置され、複数のトランジスタのゲート配線が画素配列の行方向に沿って形成されており、
　複数のトランジスタのうち、発光部のアノード電極に接続されたスイッチングトランジスタのゲート配線は、他のトランジスタのゲート配線と異なる配線層に形成されている、
　表示装置。
［２］スイッチングトランジスタは、発光部のアノード電極の電位を制御することによって発光部を非発光状態にする、
　上記［１］に記載の表示装置。
［３］スイッチングトランジスタのゲート配線の上層又は下層には、固定電位の電源配線が形成されている、
　上記［１］又は［２］に記載の表示装置。
［４］他のトランジスタは、発光部を駆動する駆動トランジスタのゲート電極に対して、映像信号を書き込む書込みトランジスタである、
　上記［１］乃至［３］のいずれかに記載の表示装置。
［５］画素では、スイッチングトランジスタが導通状態となる発光部の非発光期間に、駆動トランジスタの特性のバラツキを補正するための処理が行われる、
　上記［４］に記載の表示装置。
［６］画素が２次元配置される基板は、半導体基板である、
　上記［１］乃至［５］のいずれかに記載の表示装置。
［７］発光部は、有機エレクトロルミネッセンス素子から構成されている、
　上記［１］乃至［６］のいずれかに記載の表示装置。
［８］発光部及び複数のトランジスタを含む画素が行列状に２次元配置され、複数のトランジスタのゲート配線が画素配列の行方向に沿って形成されており、
　複数のトランジスタのうち、発光部のアノード電極に接続されたスイッチングトランジスタのゲート配線は、他のトランジスタのゲート配線と異なる配線層に形成されている、
　表示装置を有する電子機器。
　１０・・・有機ＥＬ表示装置、２０・・・画素（画素回路）、２１・・・有機ＥＬ素子、２２・・・駆動トランジスタ、２３・・・書込みトランジスタ、２４・・・発光制御トランジスタ、２５・・・スイッチングトランジスタ、２６・・・保持容量、２７・・・補助容量、３０・・・画素アレイ部、３１（３１1～３１m）・・・走査線、３２（３２1～３２m）・・・第１駆動線、３３（３３1～３３m）・・・第２駆動線、３４（３４1～３４n）・・・信号線、３５・・・共通電源線、３６・・・電源配線、４０・・・書込み走査部、５０Ａ・・・第１駆動走査部、５０Ｂ・・・第２駆動走査部、６０・・・信号出力部、７０・・・表示パネル

Claims (8)

  1. 　発光部及び複数のトランジスタを含む画素が行列状に２次元配置され、複数のトランジスタのゲート配線が画素配列の行方向に沿って形成されており、
    　複数のトランジスタのうち、発光部のアノード電極に接続されたスイッチングトランジスタのゲート配線は、他のトランジスタのゲート配線と異なる配線層に形成されている、
    　表示装置。
  2. 　スイッチングトランジスタは、発光部のアノード電極の電位を制御することによって発光部を非発光状態にする、
    　請求項１に記載の表示装置。
  3. 　スイッチングトランジスタのゲート配線の上層又は下層には、固定電位の電源配線が形成されている、
    　請求項１に記載の表示装置。
  4. 　他のトランジスタは、発光部を駆動する駆動トランジスタのゲート電極に対して、映像信号を書き込む書込みトランジスタである、
    　請求項１に記載の表示装置。
  5. 　画素では、スイッチングトランジスタが導通状態となる発光部の非発光期間に、駆動トランジスタの特性のバラツキを補正するための処理が行われる、
    　請求項４に記載の表示装置。
  6. 　画素が２次元配置される基板は、半導体基板である、
    　請求項１に記載の表示装置。
  7. 　発光部は、有機エレクトロルミネッセンス素子から構成されている、
    　請求項１に記載の表示装置。
  8. 　発光部及び複数のトランジスタを含む画素が行列状に２次元配置され、複数のトランジスタのゲート配線が画素配列の行方向に沿って形成されており、
    　複数のトランジスタのうち、発光部のアノード電極に接続されたスイッチングトランジスタのゲート配線は、他のトランジスタのゲート配線と異なる配線層に形成されている、
    　表示装置を有する電子機器。
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