WO2018040327A1 - 面向SoC的片上TDDB退化监测及失效预警电路 - Google Patents

面向SoC的片上TDDB退化监测及失效预警电路 Download PDF

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WO2018040327A1
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陈义强
雷登云
恩云飞
方文啸
郝立超
黄云
侯波
陆裕东
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工业和信息化部电子第五研究所
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Definitions

  • the invention relates to the technical field of electronic system monitoring, in particular to an on-chip TDDB degradation monitoring and failure warning circuit for SoC.
  • SoC System-on-Chip
  • TDDB time dependent Dependent Dielectric Breakdown
  • the on-chip early warning method adds a vulnerable unit to the host circuit according to the circuit failure mechanism, so as to provide early warning before the host fails, to ensure the security of the main unit, and realize the real-time failure warning function for the host circuit. .
  • An existing TDDB failure warning circuit is composed of diodes D1 and D2, a startup bypass circuit, a stress voltage circuit and a capacitor C1.
  • the switch S2 is closed and the test capacitor Ctest is in an overvoltage state. If the test capacitor Ctest fails, the comparator outputs a low level, which in turn outputs an early warning signal, while the feedback loop control turns on S3 to turn off the charge pump.
  • the comparator output module is also under stress, causing the failure of the stress TDDB breakdown, which may lead to false alarms;
  • the TDDB failure warning circuit described above has a risk of poor early warning accuracy and cannot monitor the performance degradation process.
  • An on-chip TDDB degradation monitoring and failure warning circuit for SoC comprising: a sequential logic module, a control circuit module, a TDDB performance degradation digital conversion module, an output selection module, and a counter module; wherein the counter The module includes a counter A and a counter B; the TDDB performance degradation digital conversion module includes two sets of identical MOS tube circuits, a first MOS tube circuit and a second MOS tube circuit;
  • the sequential logic module includes X, Y, CP signal input terminals and Q1, Q0 output terminals, and outputs high and low level Q1 and Q0 signals to the control circuit module under the control of the input X signal, Y signal, and CP signal;
  • the control circuit module converts the Q1 and Q0 signals into a switch state control signal output to a TDDB performance degradation digital conversion module
  • the MOS transistor of the first MOS transistor circuit in the TDDB performance degradation digital conversion module is under the stress state of the power supply voltage, and the MOS transistor of the second MOS transistor circuit is in a non-stress state; the first MOS transistor circuit and the second MOS transistor The circuit outputs the first frequency value and the second frequency value to the output selection module under the control of the switch state control signal;
  • the output selection module outputs the first frequency value outputted by the TDDB performance degradation digital conversion module to the counter B for recording, or outputs the second frequency value to the counter A for recording;
  • the counter module determines a degradation amount of TDDB performance by comparing the first frequency value with the second frequency value.
  • the above-mentioned on-chip TDDB degradation monitoring and failure warning circuit for SoC, the MOS tube of the first MOS transistor circuit and the MOS tube of the second MOS transistor circuit are the same in the initial stage, because the MOS tube of the first MOS transistor circuit Long time under the power supply voltage VDD stress will cause TDDB degradation of the gate capacitance, and the MOS tube of the second MOS transistor circuit will not cause TDDB degradation without the supply voltage stress, so the second frequency value is smaller than the first frequency.
  • the value can accurately know the TDDB performance degradation characteristics by comparing the second frequency value and the first frequency value in the counter A and the counter B.
  • the circuit is especially suitable for SoC chips with high integration and high reliability requirements, and has a simple structure. The output can monitor the TDDB performance degradation process and can accurately predict the TDDB performance.
  • 1 is a structural block diagram of a conventional TDDB failure warning circuit
  • FIG. 2 is a structural block diagram of an on-chip TDDB degradation monitoring and failure warning circuit for SoC
  • FIG. 5 is a structural diagram of a TDDB performance degradation digital conversion circuit
  • Fig. 6 is a structural diagram of an output selection module circuit.
  • FIG. 2 is a structural block diagram of an on-chip TDDB degradation monitoring and failure warning circuit for an SoC according to the present invention, including:
  • the sequential logic module 100 includes X, Y, CP signal input terminals and Q1, Q0 output terminals, and outputs high and low level Q1 under the control of the input X signal, Y signal, CP (Clock Pulse) signal.
  • the Q0 signal is sent to the control circuit module 200;
  • the X signal and the Y signal may be high and low level signals, and the CP signal is a pulse signal;
  • the control circuit module 200 converts the Q1 and Q0 signals into a switch state control signal output to the TDDB performance degradation digital conversion module 300; Q1, Q0 may be high and low level signals;
  • the MOS transistor of the first MOS transistor circuit in the TDDB performance degradation digital conversion module 300 is under the stress state of the power supply voltage, and the MOS transistor of the second MOS transistor circuit is in a non-stress state; the first MOS transistor circuit and the second MOS The tube circuit outputs a first frequency value and a second frequency value to the output selection module 400 under the control of the switch state control signal;
  • the output selection module 400 outputs the first frequency value output by the TDDB performance degradation digital conversion module 300 to the counter B for recording, or outputs the second frequency value to the counter A for recording;
  • the counter module 500 determines the amount of degradation of the TDDB performance by comparing the first frequency value with the second frequency value.
  • the above-mentioned on-chip TDDB degradation monitoring and failure warning circuit for SoC, the MOS tube of the first MOS transistor circuit and the MOS tube of the second MOS transistor circuit are the same in the initial stage, because the MOS tube of the first MOS transistor circuit Long time under the power supply voltage VDD stress will cause TDDB degradation of the gate capacitance, and the MOS tube of the second MOS transistor circuit will not cause TDDB degradation without the supply voltage stress, so the second frequency value is smaller than the first frequency.
  • the value can accurately know the TDDB performance degradation characteristics by comparing the second frequency value and the first frequency value in the counter A and the counter B.
  • the circuit is especially suitable for SoC chips with high integration and high reliability requirements, and has a simple structure. The output can monitor the TDDB performance degradation process and can accurately predict the TDDB performance.
  • the Q1 and Q0 signals correspond to one of four states S0, S1, S2, and S3; wherein, when the output terminal Q1 is “0” and the output terminal Q0 is “0”, the corresponding In the S0 state, when the output terminal Q1 is "0" and the output terminal Q0 is “1”, it corresponds to the S1 state.
  • the output terminal Q1 is “1” and the output terminal Q0 is "0”
  • the corresponding state is the S2 state.
  • Q1 is "1” and the output terminal Q0 is "1"
  • FIG. 3 is a sequential logic module state transition diagram.
  • the sequential logic module 100 When the sequential logic module 100 outputs the S3 state, any input level is input at the input terminal X and the input terminal Y. Next, the sequential logic module 100 jumps to the output S2 state;
  • sequential logic module 100 has multiple implementations and may include any circuit that can implement the specified state transitions in the present invention.
  • FIG. 4 is a logic diagram of a control circuit module, and the control circuit module 200 includes:
  • the first input terminal 201, the second input terminal 202, the first inverter 203, the first AND gate 204, the second inverter 205, the third inverter 206, the first junction 207, and the second junction 208 Second door 209, third door 210, fourth door 211, fifth door 212, sixth door 216, seventh door 217, eighth door 218, ninth door 219, and 1 output terminal 220, second output terminal 221, third output terminal 222, fourth output terminal 223, fifth output terminal 224;
  • the input end of the first inverter 203 is connected to the first input terminal 201, and the output end is connected to the junction point 208;
  • One input end of the first AND gate 204 is connected to the first input terminal 201, the other input end is connected to the second input end 202, and the output end is connected to the input end of the third inverter 206;
  • the input end of the second inverter 205 is connected to the second input end 202, and the output end is connected to the first joint point 207;
  • One input end of the second AND gate 209 is connected to the first input end 201, and the other input end is connected to the first joint point 207;
  • One of the input ends of the third AND gate 210 is connected to the first junction 207, and the other input is connected to the output of the first inverter 203;
  • One of the input ends of the fourth AND gate 211 is connected to the second junction 208, and the other input is connected to the second input 202;
  • One of the input terminals of the fifth AND gate 212 is connected to the second input terminal 202, and the other input terminal is connected to the ground;
  • One of the input ends of the sixth AND gate 216 is connected to the output end of the second AND gate 209, and the other input end is connected to the fifth output end 224;
  • One input end of the seventh AND gate 217 is connected to the output end of the third AND gate 210, the other input end and the fifth output end 224;
  • the first input end of the eighth AND gate 218 is connected to the output end of the gate 211, the other input end and the fifth output end 224;
  • One of the inputs of the AND gate 219 is coupled to the output of the gate 212, and the other input is coupled to the fifth output 224.
  • FIG. 5 is a structural diagram of a TDDB performance degradation digital conversion circuit 300.
  • the TDDB performance degradation digital conversion module 300 includes:
  • the third switch 306, the ninth switch 318, and the fifteenth switch 330 are respectively connected to the first output terminal 220;
  • the first switch 303, the second switch 305, the seventh switch 315, the eighth switch 317, the thirteenth switch 327, and the fourteenth switch 329 are respectively connected to the second output terminal 221;
  • the fourth switch 308, the fifth switch 310, the tenth switch 320, the eleventh switch 322, the sixteenth switch 332, and the seventeenth switch 334 are respectively connected to the third output terminal 222;
  • the sixth switch 311, the twelfth switch 323, and the 18th switch 335 are respectively connected to the fourth output terminal 223;
  • the fifth output end 224 is connected to the third input end 301;
  • One of the input ends of the tenth AND gate 302 is connected to the third input terminal 301, the other input terminal is connected to the sixth output terminal 339, and the output end is connected to the first switch 303;
  • One end of the first switch 303 is connected to the output end of the tenth AND gate 302, and the other end is connected to the third joint 304;
  • the third switch 306 has one end connected to the power supply VDD and the other end connected to the third junction 304;
  • the second switch 305 has one end connected to the third joint 304 and the other end connected to the fifth joint 313;
  • the gate of the first NMOS transistor 307 is connected to the third junction 304, and the source and drain terminals of the first NMOS transistor 307 are connected to the ground;
  • One end of the fourth switch 308 is connected to the output end of the tenth AND gate 302, and the other end is connected to the fourth joint point 309;
  • the sixth switch 311 has one end connected to the power source VDD and the other end connected to the fourth junction point 309;
  • the fifth switch 310 has one end connected to the fourth junction 309 and the other end connected to the fifth junction 313;
  • the gate of the second NMOS transistor 312 is connected to the fourth junction 309, and the source and drain terminals of the second NMOS transistor 312 are connected to the ground;
  • the input end of the first inverter 314 is connected to the fifth junction 313, and the output end is connected to the seventh switch 315;
  • the seventh switch 315 has one end connected to the output end of the first inverter 314, and the other end is connected to the sixth junction point 316; the other end of the ninth switch 318 is connected to the power source VDD, and the other end is connected to the sixth junction point 316;
  • the eighth switch 317 has one end connected to the sixth joint 316 and the other end connected to the eighth joint 325;
  • the gate of the third NMOS transistor 319 is connected to the sixth junction 316, and the source and drain terminals of the third NMOS transistor 319 are connected to the ground;
  • the first switch 320 is connected at one end to the seventh junction 321 and at the other end to the output of the first inverter 314;
  • the 12th switch 323 has one end connected to the power source VDD and the other end connected to the 7th junction point 321;
  • the eleventh switch 322 has one end connected to the seventh joint point 321 and the other end connected to the eighth joint point 325;
  • the gate of the fourth NMOS transistor 324 is connected to the seventh junction point 321 , and the source and drain terminals of the fourth NMOS transistor 324 are connected to the ground;
  • the input end of the second inverter 326 is connected to the eighth junction 325, and the output end is connected to the thirteenth switch 327;
  • the 13th switch 327 has one end connected to the output end of the second inverter 326 and the other end connected to the 9th junction point 328;
  • the first switch 330 is connected to the power supply VDD at one end and to the ninth junction 328 at the other end;
  • the 14th switch 329 has one end connected to the 9th junction 328 and the other end connected to the 11th joint 337;
  • the gate of the fifth NMOS transistor 331 is connected to the ninth junction 328 and the source and drain terminals of the fifth NMOS transistor 331 are connected to the ground;
  • One end of the 16th switch 332 is connected to the output end of the second inverter 326, and the other end is connected to the 10th junction point 333;
  • the 18th switch 335 has one end connected to the power supply VDD and the other end connected to the 10th bonding point 333;
  • the 17th switch 334 has one end connected to the 10th joint 333 and the other end connected to the 11th joint point 337;
  • the gate of the sixth NMOS transistor 336 is connected to the tenth junction 333, and the source and drain terminals of the sixth NMOS transistor 336 are connected to the ground;
  • the input terminal of the third inverter 338 is connected to the eleventh junction 337, and the output terminal is connected to the sixth output terminal 339.
  • the number of inverters in the ring oscillator circuit of the TDDB performance degradation digital conversion module 300 of the above embodiment is three, and any other odd number of implementation forms may be used.
  • FIG. 6 is a structural diagram of an output selection module circuit, and the output selection module 400 includes:
  • the fourth input terminal 401 is connected to the sixth output terminal 339;
  • the fifth input terminal 402 is connected to the first input terminal 201;
  • the sixth input end 403 is connected to the second input end 202;
  • the seventh output terminal 410 is connected to the counter A and accesses the Q1 signal
  • the eighth output terminal 411 is connected to the counter B and accesses the Q0 signal
  • the input end of the fifth inverter 404 is connected to the fifth input terminal 402, and the input end of the sixth inverter 405 is connected to the sixth input terminal 403;
  • One of the input terminals of the 11th AND gate 406 is connected to the 6th input terminal 403, and the other end is connected to the output end of the 5th inverter 404;
  • One input end of the 12th AND gate 407 is connected to the output end of the 5th inverter 404, and the other input end is connected to the output end of the 6th inverter 405;
  • One of the input terminals of the 13th and the gates 408 is connected to the output end of the 11th AND gate 406, the other end is connected to the 4th input terminal 401, and the output end is connected to the 7th output terminal 410;
  • One of the input terminals of the 14th AND gate 409 is connected to the fourth input terminal 401, the other input terminal is connected to the output end of the 12th AND gate 407, and the output terminal is connected to the 8th output terminal 411.
  • the sequential logic module 100 switches between the S0, S1, S2, and S3 states under the input terminal X and the input terminal Y level control; and the Q1 and Q0 signals when the sequential logic module 100 is in the S2 state. Is "10";
  • the first input terminal 201 is at a high level "1", and the second input terminal 202 is at a low level "0";
  • the first output terminal 220 is at a high level "1", and controls the third switch 306, the ninth switch 318, and the fifteenth switch 330 to be turned on;
  • the second output terminal 221 is at a low level “0”, and controls the first switch 303, the second switch 305, the seventh switch 315, the eighth switch 317, the thirteenth switch 327, and the fourteenth switch 329 to be turned off;
  • the third output terminal 222 is at a low level “0”, and controls the fourth switch 308, the fifth switch 310, the tenth switch 320, the eleventh switch 322, the sixteenth switch 332, and the seventeenth switch 334 to be turned off;
  • the fourth output terminal 223 is at a low level “0”, and controls the sixth switch 311, the twelfth switch 323, and the 18th switch 335 to be turned off;
  • the fifth output terminal 224 is at a high level "1" and is connected to the third input terminal 301.
  • the gates of the first NMOS transistor 307 and the third NMOS transistor 319 of the fifth NMOS transistor 331 are in a VDD voltage stress state.
  • the Q1, Q0 signals are "00"
  • the first input terminal 201 is at a low level “0”, and the second input terminal 202 is at a low level “0”;
  • the first output terminal 220 is at a low level “0”, and the third switch 306, the ninth switch 318, and the fifteenth switch 330 are turned off;
  • the second output terminal 221 is at a high level "1", and controls the first switch 303, the second switch 305, the seventh switch 315, the eighth switch 317, the thirteenth switch 327, and the fourteenth switch 329 to be turned on;
  • the third output terminal 222 is at a low level “0”, and controls the fourth switch 308, the fifth switch 310, the tenth switch 320, the eleventh switch 322, the sixteenth switch 332, and the seventeenth switch 334 to be turned off;
  • the fourth output terminal 223 is at a low level “0”, and controls the sixth switch 311, the twelfth switch 323, and the 18th switch 335 to be turned off;
  • the fifth output terminal 224 is at a high level "1" and is connected to the third input terminal 301.
  • the TDDB performance degradation digital conversion module 300 is a circuit in which the first NMOS transistor 307 and the third NMOS transistor 319 are connected to the fifth NMOS transistor 331 and is in an oscillating state.
  • the sixth output terminal 339 outputs a periodic high and low level, and the oscillation frequency is the second frequency value.
  • the Q1, Q0 signals are "01"
  • the first input terminal 201 is at a first level “0”, and the second input terminal 202 is at a high level “1”;
  • the first output terminal 220 is at a low level “0”, and controls the third switch 306, the ninth switch 318, and the fifteenth switch 330 to be turned off;
  • the second output terminal 221 is at a low level of "0", and controls the first switch 303, the second switch 305, the second switch 305, and the seventh
  • the switch 315, the eighth switch 317, the thirteenth switch 327, and the fourteenth switch 329 are turned off;
  • the third output terminal 222 is at a high level "1", and controls the fourth switch 308, the fifth switch 310, the tenth switch 320, the eleventh switch 322, the sixteenth switch 332, and the seventeenth switch 334 to be turned on.
  • the fourth output terminal 223 is at a low level “0”, and controls the sixth switch 311, the twelfth switch 323, and the 18th switch 335 to be turned off;
  • the fifth output terminal 224 is at a high level "1" and is connected to the third input terminal 301.
  • the TDDB performance degradation digital conversion module 300 is a circuit in which the second NMOS transistor 312, the fourth NMOS transistor 324, and the sixth NMOS transistor 336 are connected, and is oscillating. In the state, the sixth output terminal 339 outputs a periodic high and low level, and the oscillation frequency is the first frequency value.
  • the TDDB performance degradation characteristic is known by comparing the second frequency value in counter A with the first frequency value in counter B.
  • the sequential logic module 100 outputs the specific digital signals Q1, Q0 under the control of the input signals X, Y, CP, that is, corresponding to one of the four states S0, S1, S2, S3.
  • the control circuit module 200 converts the input signals Q, Q0 into a switching state control signal in the TDDB performance degradation digital conversion module 300 to be in a stress state, a test output first frequency value, or a test output second frequency value.
  • the output selection module 400 outputs the first frequency value of the TDDB performance degradation digital conversion module 300 to the counter B in the counter module 500 according to the digital signals Q1, Q0, or outputs the second frequency value of the TDDB performance degradation digital conversion module 300 to In the counter A in the counter module 500, the degree of TDDB performance degradation can be known by comparing the second frequency value in the counter A with the first frequency value in the counter B, and the early warning is performed when the degradation amount reaches a certain threshold.
  • the first NMOS transistor 307, the third NMOS transistor 319, the fifth NMOS transistor 331 and the second NMOS transistor 312, the fourth NMOS transistor 324, and the sixth NMOS transistor 336 have the same frequency in the initial stage.
  • the gate capacitance TDDB is degraded, and the second NMOS transistor 312, the fourth NMOS transistor 324, and the sixth NMOS transistor 336 are not.
  • TDDB degradation does not occur with the supply voltage stress, and thus the degree of TDDB degradation can be detected by comparing the difference between the first frequency value and the second frequency value.

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Abstract

一种面向SoC的片上TDDB退化监测及失效预警电路，控制电路模块（200）将Q1、Q0信号转化为开关状态控制信号输出至TDDB性能退化数字转化模块（300）；TDDB性能退化数字转化模块（300）内的第一MOS管电路的MOS管处于电源电压的应力状态下，第二MOS管电路的MOS管处于非应力状态下；第一MOS管电路和第二MOS管电路在开关状态控制信号的控制下，分别输出第一频率值和第二频率值至输出选择模块（400）；输出选择模块（400）将TDDB性能退化数字转化模块（300）输出的第一频率值输出至计数器B中进行记录，或者将第二频率值输出至计数器A中进行记录；计数器模块（500）通过比较第一频率值与第二频率值确定TDDB性能的退化量，所述电路结构简单，输出可监测TDDB性能退化过程，能够对TDDB性能进行准确预警。

Description

面向SoC的片上TDDB退化监测及失效预警电路 技术领域
本发明涉及电子系统监测技术领域，特别是涉及一种面向SoC的片上TDDB退化监测及失效预警电路。
背景技术
随着复杂电子系统向微型化、高集成、多功能方向发展，片上系统(System-on-Chip，SoC)应运而生，在航空航天、轨道交通、核电等高可靠技术领域应用愈来愈广泛。然而，随着器件特征尺寸不断等比例缩小，栅氧化层的厚度不断变薄，电源电压却不宜降低，高电场强度下SoC中晶体管的栅氧化层可靠性成为一个突出问题。栅氧化层性能退化将引起器件阈值电压漂移、跨导下降、漏电流增加等，进一步可引起栅氧化层的击穿失效，这称为与时间相关的栅介质击穿(Time Dependent Dielectric Breakdown，TDDB)失效。因此，有效保障SoC芯片可靠性至关重要。
传统的可靠性模拟、工艺在线检测、可靠性试验与失效分析等离线可靠性评价方法，无法实时对器件寿命进行预测。基于预兆单元的在片预警方法，根据电路失效机理，在宿主电路中增加易损单元，使其先于宿主失效而提供预警，达到保证主单元安全的目的，实现对宿主电路的实时失效预警功能。
现有的一种TDDB失效预警电路，如图1所示，由二极管D1与D2、启动旁路电路、应力电压电路和电容C1组成电荷泵。初始状态下，开关S2闭合，测试电容Ctest处于过电压状态。如果测试电容Ctest失效，比较器输出低电平，进而输出预警信号，同时反馈回路控制打开S3，切断电荷泵。
然而，该电路存在如下缺陷：
(1)只适用于混合CMOS集成电路；
(2)比较器输出模块也处在应力之下，引起应力TDDB失效击穿，进而可能导致虚警发生；
(3)该电路输出只有由“0”跳变至“1”或“1”跳变至“0”的报警功能，而无法监测性能退化过程。
综上所述的TDDB失效预警电路，使用中存在预警准确性差风险，且无法监测性能退化过程。
发明内容
基于此，有必要针对上述的技术问题，提供一种面向SoC的片上TDDB退化监测及失效预警电路。
一种面向SoC的片上TDDB退化监测及失效预警电路，包括：时序逻辑模块、控制电路模块、TDDB性能退化数字转化模块、输出选择模块、计数器模块；其中，所述计数器 模块包括计数器A和计数器B；所述TDDB性能退化数字转化模块包括两组相同MOS管电路，第一MOS管电路和第二MOS管电路；
所述时序逻辑模块包括X、Y、CP信号输入端和Q1、Q0输出端，在输入的X信号、Y信号、CP信号的控制下，输出高低电平的Q1、Q0信号至控制电路模块；
所述控制电路模块将所述Q1、Q0信号转化为开关状态控制信号输出至TDDB性能退化数字转化模块；
所述TDDB性能退化数字转化模块内的第一MOS管电路的MOS管处于电源电压的应力状态下，第二MOS管电路的MOS管处于非应力状态下；第一MOS管电路和第二MOS管电路在所述开关状态控制信号的控制下，分别输出第一频率值和第二频率值至输出选择模块；
所述输出选择模块将TDDB性能退化数字转化模块输出的第一频率值输出至计数器B中进行记录，或者将第二频率值输出至计数器A中进行记录；
所述计数器模块通过比较第一频率值与第二频率值确定TDDB性能的退化量。
上述面向SoC的片上TDDB退化监测及失效预警电路，电路中第一MOS管电路的MOS管、第二MOS管电路的MOS管在初始阶段其大小是相同的，由于第一MOS管电路的MOS管长时间处于电源电压VDD应力作用下将会使栅极电容产生TDDB退化，而第二MOS管电路的MOS管未有电源电压应力作用则不会产生TDDB退化，因此第二频率值小于第一频率值，通过比较计数器A与计数器B中的第二频率值和第一频率值可准确获知TDDB性能退化特性。该电路特别适用于高集成、高可靠性要求的SoC芯片上，且结构简单，输出可监测TDDB性能退化过程，能够对TDDB性能进行准确预警。
附图说明
图1为现有的一种TDDB失效预警电路的结构框图；
图2是面向SoC的片上TDDB退化监测及失效预警电路的结构框图；
图3是时序逻辑模块状态转化图；
图4是控制电路模块逻辑关系图；
图5是TDDB性能退化数字转化电路的结构图；
图6是输出选择模块电路的结构图。
具体实施方式
下面结合附图阐述本发明的面向SoC的片上TDDB退化监测及失效预警电路的实施例。
参考图2所示，图2为本发明的面向SoC的片上TDDB退化监测及失效预警电路的结构框图，包括：
时序逻辑模块100、控制电路模块200、TDDB性能退化数字转化模块300、输出选择 模块400、计数器模块500；其中，所述计数器模块500包括计数器A和计数器B；所述TDDB性能退化数字转化模块300包括两组相同MOS管电路，第一MOS管电路和第二MOS管电路；
所述时序逻辑模块100包括X、Y、CP信号输入端和Q1、Q0输出端，在输入的X信号、Y信号、CP(Clock Pulse，时钟脉冲)信号的控制下，输出高低电平的Q1、Q0信号至控制电路模块200；X信号、Y信号可以是高低电平信号，CP信号是脉冲信号；
所述控制电路模块200将所述Q1、Q0信号转化为开关状态控制信号输出至TDDB性能退化数字转化模块300；Q1、Q0可以是高低电平信号；
所述TDDB性能退化数字转化模块300内的第一MOS管电路的MOS管处于电源电压的应力状态下，第二MOS管电路的MOS管处于非应力状态下；第一MOS管电路和第二MOS管电路在所述开关状态控制信号的控制下，分别输出第一频率值和第二频率值至输出选择模块400；
所述输出选择模块400将TDDB性能退化数字转化模块300输出的第一频率值输出至计数器B中进行记录，或者将第二频率值输出至计数器A中进行记录；
所述计数器模块500通过比较第一频率值与第二频率值确定TDDB性能的退化量。
上述面向SoC的片上TDDB退化监测及失效预警电路，电路中第一MOS管电路的MOS管、第二MOS管电路的MOS管在初始阶段其大小是相同的，由于第一MOS管电路的MOS管长时间处于电源电压VDD应力作用下将会使栅极电容产生TDDB退化，而第二MOS管电路的MOS管未有电源电压应力作用则不会产生TDDB退化，因此第二频率值小于第一频率值，通过比较计数器A与计数器B中的第二频率值和第一频率值可准确获知TDDB性能退化特性。该电路特别适用于高集成、高可靠性要求的SoC芯片上，且结构简单，输出可监测TDDB性能退化过程，能够对TDDB性能进行准确预警。
在一个实施例中，所述Q1、Q0信号对应S0、S1、S2、S3四种状态中的其中一种；其中，当输出端Q1为“0”、输出端Q0为“0”则对应为S0状态，当输出端Q1为“0”、输出端Q0为“1”则对应为S1状态，当输出端Q1为“1”、输出端Q0为“0”则对应为S2状态，当输出端Q1为“1”、输出端Q0为“1”则对应为S3状态。
在一个实施例中，在一个实施例中，参考图3所示，图3是时序逻辑模块状态转化图，当时序逻辑模块100输出S3状态时，在输入端X、输入端Y任意输入电平下，时序逻辑模块100跳转到输出S2状态；
当时序逻辑模块100处于S2状态，且输入端“XY”为“00”、“01”、“10”中的任何一种时，时序逻辑模块100继续处于S2状态；
当时序逻辑模块100输出S2状态，且输入端“XY”为“11”时，时序逻辑模块100从S2状态跳转到S0状态；
当时序逻辑模块100输出S0状态，且输入端“XY”为“01”时，时序逻辑模块100 继续处于S2状态；
当时序逻辑模块100输出S0状态，且输入端“XY”为“00”或“10”时，时序逻辑模块100从S0状态跳转到S2状态；
当时序逻辑模块100输出S0状态，且输入端“XY”为“11”时，时序逻辑模块100从S0状态跳转到S1状态；
当时序逻辑模块100输出S1状态，且输入端“XY”为“01”时，时序逻辑模块100继续输出S1状态；
当时序逻辑模块100输出S1状态，且输入端“XY”为“00”、“10”或“11”时，时序逻辑模块100从S1状态跳转到S2状态。
需要说明的是，时序逻辑模块100有多种实现方式，可以包括任何可实现本发明中指定状态跳转的电路。
在一个实施例中，参考图4所示，图4是控制电路模块逻辑关系图，所述控制电路模块200包括：
第1输入端201、第2输入端202、第1反相器203、第1与门204、第2反相器205、第3反相器206、第1接合点207、第2接合点208、第2与门209、第3与门210、第4与门211、第5与门212、第6与门216、第7与门217、第8与门218、第9与门219、第1输出端220、第2输出端221、第3输出端222、第4输出端223、第5输出端224；
第1反相器203的输入端与第1输入端201相连，输出端与接合点208相连；
第1与门204的其中一个输入端与第1输入端201相连，另一个输入端与第2输入端202相连，输出端与第3反相器206的输入端相连；
第2反相器205输入端与第2输入端202相连，输出端与第1接合点207相连；
第2与门209的其中一个输入端与第1输入端201相连，另一个输入端与第1接合点207相连；
第3与门210的其中一个输入端与第1接合点207相连，另一输入端与第1反相器203输出端相连；
第4与门211的其中一个输入端与第2接合点208相连，另一个输入端与第2输入端202相连；
第5与门212的其中一个输入端与第2输入端202相连，另一个输入端与地相连；
第6与门216的其中一个输入端与第2与门209的输出端相连，另一输入端与第5输出端224相连；
第7与门217的其中一个输入端与第3与门210的输出端相连，另一输入端与第5输出端224；
第8与门218的其中一个输入端与门211的输出端相连，另一输入端与第5输出端224；
与门219的其中一个输入端与门212输出端相连，另一输入端与第5输出端224相连。
在一个实施例中，参考图5所示，图5是TDDB性能退化数字转化电路的结构图，所述TDDB性能退化数字转化模块300包括：
第3输入端301、第10与门302；
第1开关303、第3接合点304、第2开关305、第3开关306、第1NMOS管307、第4开关308、第4接合点309、第5开关310、第6开关311、第2NMOS管312、第5接合点313、第1反相器314；
第7开关315、第6接合点316、第8开关317、第9开关318、第3NMOS管319、第10开关320、第7接合点321、第11开关322、第12开关323、第4NMOS管324、第8接合点325、第2反相器326；
第13开关327、第9接合点328、第14开关329、第15开关330、第5NMOS管331、第16开关332、第10接合点333、第17开关334、第18开关335、第6NMOS管336、第11接合点337、第3反相器338；
第6输出端339；
第3开关306、第9开关318、第15开关330分别与第1输出端220相连；
第1开关303、第2开关305、第7开关315、第8开关317、第13开关327、第14开关329分别与第2输出端221相连；
第4开关308第5开关310、第10开关320、第11开关322、第16开关332、第17开关334分别与第3输出端222相连；
第6开关311、第12开关323、第18开关335分别与第4输出端223相连；
第5输出端224与第3输入端301相连；
第10与门302的其中一个输入端连接第3输入端301，另一输入端与第6输出端339相连，输出端与第1开关303相连；
第1开关303一端与第10与门302的输出端相连，另一端与第3接合点304相连；
第3开关306一端与电源VDD相连，另一端与第3接合点304相连；
第2开关305一端与第3接合点304相连，另一端与第5接合点313相连；
第1NMOS管307的栅极与第3接合点304相连，第1NMOS管307的源漏端与地相连；
第4开关308一端与第10与门302的输出端相连，另一端与第4接合点309相连；
第6开关311一端与电源VDD相连，另一端与第4接合点309相连；
第5开关310一端与第4接合点309相连，另一端与第5接合点313相连；
第2NMOS管312的栅极与第4接合点309相连，第2NMOS管312的源漏端与地相连；
第1反相器314的输入端与第5接合点313相连，输出端与第7开关315相连；
第7开关315一端与第1反相器314的输出端相连，另一端与第6接合点316相连；第9开关318一端与电源VDD相连，另一端与第6接合点316相连；
第8开关317一端与第6接合点316相连，另一端与第8接合点325相连；
第3NMOS管319的栅极与第6接合点316相连，第3NMOS管319的源漏端与地相连；
第10开关320一端与第7接合点321相连，另一端与第1反相器314的输出端相连；
第12开关323一端与电源VDD相连，另一端与第7接合点321相连；
第11开关322一端与第7接合点321相连，另一端与第8接合点325相连；
第4NMOS管324的栅极与第7接合点321相连，第4NMOS管324的源漏端与地相连；
第2反相器326的输入端与第8接合点325相连，输出端与第13开关327相连；
第13开关327一端与第2反相器326的输出端相连，另一端与第9接合点328相连；
第15开关330一端与电源VDD相连，另一端与第9接合点328相连；
第14开关329一端与第9接合点328相连，另一端与第11接合点337相连；
第5NMOS管331的栅极与第9接合点328相连第5NMOS管331的源漏端与地相连；
第16开关332一端与第2反相器326的输出端相连，另一端与第10接合点333相连；
第18开关335一端与电源VDD相连，另一端与第10接合点333相连；
第17开关334一端与第10接合点333相连，另一端与第11接合点337相连；
第6NMOS管336的栅极与第10接合点333相连，第6NMOS管336的源漏端与地相连；
第3反相器338的输入端与第11接合点337相连，输出端与第6输出端339相连。
上述实施例的TDDB性能退化数字转化模块300的环形振荡电路中的反相器数目为3个，也可以采用其他任意奇数个的实现形式。
在一个实施例中，参考图6所示，图6是输出选择模块电路的结构图，所述输出选择模块400包括：
第4输入端401、第5输入端402、第6输入端403、第5反相器404、第6反相器405、第11与门406、第12与门407、第13与门408、第14与门409、第7输出端410、第8输出端411；
第4输入端401与第6输出端339相连；
第5输入端402与第1输入端201相连；
第6输入端403与第2输入端202相连；
第7输出端410与计数器A相连，接入Q1信号；
第8输出端411与计数器B相连，接入Q0信号；
第5反相器404的输入端与第5输入端402相连，第6反相器405的输入端与第6输入端403相连；
第11与门406的其中一输入端与第6输入端403相连，另一端与第5反相器404输出端相连；
第12与门407的其中一输入端与第5反相器404输出端相连，另一输入端与第6反相器405输出端相连；
第13与门408的其中一输入端与第11与门406输出端相连，另一端与第4输入端401相连，输出端与第7输出端410连接；
第14与门409的其中一输入端与第4输入端401相连，另一输入端与第12与门407输出端相连，输出端与第8输出端411连接。
在一个实施例中，时序逻辑模块100在输入端X与输入端Y电平控制下，在S0、S1、S2、S3状态之间转换；当时序逻辑模块100处于S2状态时，Q1、Q0信号为“10”；
第1输入端201为高电平“1”，第2输入端202为低电平“0”；
第1输出端220为高电平“1”，控制第3开关306、第9开关318、第15开关330导通；
第2输出端221为低电平“0”，控制第1开关303、第2开关305、第7开关315、第8开关317、第13开关327、第14开关329断开；
第3输出端222为低电平“0”，控制第4开关308第5开关310、第10开关320、第11开关322、第16开关332、第17开关334断开；
第4输出端223为低电平“0”，控制第6开关311、第12开关323、第18开关335断开；
第5输出端224为高电平“1”，与第3输入端301相连，第1NMOS管307、第3NMOS管319第5NMOS管331的栅极处于VDD电压应力状态。
在一个实施例中，当时序逻辑模块100处于S0状态时，Q1、Q0信号为“00”；
第1输入端201为低电平“0”，第2输入端202为低电平“0”；
第1输出端220为低电平“0”，第3开关306、第9开关318、第15开关330断开；
第2输出端221高电平“1”，控制第1开关303、第2开关305、第7开关315、第8开关317、第13开关327、第14开关329导通；
第3输出端222为低电平“0”，控制第4开关308第5开关310、第10开关320、第11开关322、第16开关332、第17开关334断开；
第4输出端223为低电平“0”，控制第6开关311、第12开关323、第18开关335断开；
第5输出端224为高电平“1”，与第3输入端301相连，TDDB性能退化数字转化模块300为连接有第1NMOS管307、第3NMOS管319第5NMOS管331的电路，处于振荡状态，第6输出端339输出周期性高低电平，其振荡频率为第二频率值。
在一个实施例中，当时序逻辑模块100处于S1状态时，Q1、Q0信号为“01”；
第1输入端201为第电平“0”，第2输入端202为高电平“1”；
第1输出端220为低电平“0”，控制第3开关306、第9开关318、第15开关330断开；
第2输出端221为低电平“0”，控制第1开关303、第2开关305第2开关305、第7 开关315、第8开关317、第13开关327、第14开关329断开；
第3输出端222为高电平“1”，控制第4开关308第5开关310、第10开关320、第11开关322、第16开关332、第17开关334导通，
第4输出端223为低电平“0”，控制第6开关311、第12开关323、第18开关335断开；
第5输出端224为高电平“1”，与第3输入端301相连，TDDB性能退化数字转化模块300为连接有第2NMOS管312、第4NMOS管324、第6NMOS管336的电路，处于振荡状态，第6输出端339输出周期性高低电平，其振荡频率为第一频率值。
在一个实施例中，通过比较计数器A中的第二频率值与计数器B中的第一频率值，可获知TDDB性能退化特性。
上述实施例的方案中，时序逻辑模块100在输入信号X、Y、CP的控制下输出特定数字信号Q1、Q0，即对应S0、S1、S2、S3四种状态中的其中一种。控制电路模块200将输入信号Q、Q0转化为TDDB性能退化数字转化模块300中开关状态控制信号，使其处于应力状态、测试输出第一频率值或者测试输出第二频率值。输出选择模块400根据数字信号Q1、Q0将TDDB性能退化数字转化模块300的第一频率值输出至计数器模块500中的计数器B中，或者将TDDB性能退化数字转化模块300的第二频率值输出至计数器模块500中的计数器A中，通过比较计数器A中的第二频率值与计数器B中的第一频率值则可获知TDDB性能退化程度，当退化量达到一定阈值时则进行预警。
由于电路中第1NMOS管307、第3NMOS管319第5NMOS管331与第2NMOS管312、第4NMOS管324、第6NMOS管336，在初始阶段其频率大小是相同的。但当第1NMOS管307、第3NMOS管319第5NMOS管331长时间处于电源电压VDD应力作用下将会使栅极电容产生TDDB退化，而第2NMOS管312、第4NMOS管324、第6NMOS管336未有电源电压应力作用则不会产生TDDB退化，由此，通过对比第一频率值和第二频率值的差异即可检测TDDB退化程度。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

  1. 一种面向SoC的片上TDDB退化监测及失效预警电路，其特征在于，包括：时序逻辑模块(100)、控制电路模块(200)、TDDB性能退化数字转化模块(300)、输出选择模块(400)、计数器模块(500)；其中，所述计数器模块(500)包括计数器A和计数器B；所述TDDB性能退化数字转化模块(300)包括两组相同MOS管电路，第一MOS管电路和第二MOS管电路；
    所述时序逻辑模块(100)包括X、Y、CP信号输入端和Q1、Q0输出端，在输入的X信号、Y信号、CP信号的控制下，输出高低电平的Q1、Q0信号至控制电路模块(200)；
    所述控制电路模块(200)将所述Q1、Q0信号转化为开关状态控制信号输出至TDDB性能退化数字转化模块(300)；
    所述TDDB性能退化数字转化模块(300)内的第一MOS管电路的MOS管处于电源电压的应力状态下，第二MOS管电路的MOS管处于非应力状态下；第一MOS管电路和第二MOS管电路在所述开关状态控制信号的控制下，分别输出第一频率值和第二频率值至输出选择模块(400)；
    所述输出选择模块(400)将TDDB性能退化数字转化模块(300)输出的第一频率值输出至计数器B中进行记录，或者将第二频率值输出至计数器A中进行记录；
    所述计数器模块(500)通过比较第一频率值与第二频率值确定TDDB性能的退化量。
  2. 根据权利要求1所述的面向SoC的片上TDDB退化监测及失效预警电路，其特征在于，所述Q1、Q0信号对应S0、S1、S2、S3四种状态中的其中一种；其中，当输出端Q1为“0”、输出端Q0为“0”则对应为S0状态，当输出端Q1为“0”、输出端Q0为“1”则对应为S1状态，当输出端Q1为“1”、输出端Q0为“0”则对应为S2状态，当输出端Q1为“1”、输出端Q0为“1”则对应为S3状态。
  3. 根据权利要求2所述的面向SoC的片上TDDB退化监测及失效预警电路，其特征在于，当时序逻辑模块(100)输出S3状态时，在输入端X、输入端Y任意输入电平下，时序逻辑模块(100)跳转到输出S2状态；
    当时序逻辑模块(100)处于S2状态，且输入端“XY”为“00”、“01”、“10”中的任何一种时，时序逻辑模块(100)继续处于S2状态；
    当时序逻辑模块(100)输出S2状态，且输入端“XY”为“11”时，时序逻辑模块(100)从S2状态跳转到S0状态；
    当时序逻辑模块(100)输出S0状态，且输入端“XY”为“01”时，时序逻辑模块(100)继续处于S2状态；
    当时序逻辑模块(100)输出S0状态，且输入端“XY”为“00”或“10”时，时序逻辑模块(100)从S0状态跳转到S2状态；
    当时序逻辑模块(100)输出S0状态，且输入端“XY”为“11”时，时序逻辑模块(100) 从S0状态跳转到S1状态；
    当时序逻辑模块(100)输出S1状态，且输入端“XY”为“01”时，时序逻辑模块(100)继续输出S1状态；
    当时序逻辑模块(100)输出S1状态，且输入端“XY”为“00”、“10”或“11”时，时序逻辑模块(100)从S1状态跳转到S2状态。
  4. 根据权利要求1所述的面向SoC的片上TDDB退化监测及失效预警电路，其特征在于，所述控制电路模块(200)包括：
    第1输入端(201)、第2输入端(202)、第1反相器(203)、第1与门(204)、第2反相器(205)、第3反相器(206)、第1接合点(207)、第2接合点(208)、第2与门(209)、第3与门(210)、第4与门(211)、第5与门(212)、第6与门(216)、第7与门(217)、第8与门(218)、第9与门(219)、第1输出端(220)、第2输出端(221)、第3输出端(222)、第4输出端(223)、第5输出端(224)；
    第1反相器(203)的输入端与第1输入端(201)相连，输出端与接合点208相连；
    第1与门(204)的其中一个输入端与第1输入端(201)相连，另一个输入端与第2输入端(202)相连，输出端与第3反相器(206)的输入端相连；
    第2反相器(205)输入端与第2输入端(202)相连，输出端与第1接合点(207)相连；
    第2与门(209)的其中一个输入端与第1输入端(201)相连，另一个输入端与第1接合点(207)相连；
    第3与门(210)的其中一个输入端与第1接合点(207)相连，另一输入端与第1反相器(203)输出端相连；
    第4与门(211)的其中一个输入端与第2接合点(208)相连，另一个输入端与第2输入端(202)相连；
    第5与门(212)的其中一个输入端与第2输入端(202)相连，另一个输入端与地相连；
    第6与门(216)的其中一个输入端与第2与门(209)的输出端相连，另一输入端与第5输出端(224)相连；
    第7与门(217)的其中一个输入端与第3与门(210)的输出端相连，另一输入端与第5输出端(224)；
    第8与门(218)的其中一个输入端与门(211)的输出端相连，另一输入端与第5输出端(224)；
    与门219的其中一个输入端与与门212输出端相连，另一输入端与第5输出端(224)相连。
  5. 根据权利要求1所述的面向SoC的片上TDDB退化监测及失效预警电路，其特征 在于，所述TDDB性能退化数字转化模块(300)包括：
    第3输入端(301)、第10与门(302)；
    第1开关(303)、第3接合点(304)、第2开关(305)、第3开关(306)、第1NMOS管(307)、第4开关(308)、第4接合点(309)、第5开关(310)、第6开关(311)、第2NMOS管(312)、第5接合点(313)、第1反相器(314)；
    第7开关(315)、第6接合点(316)、第8开关(317)、第9开关(318)、第3NMOS管(319)、第10开关(320)、第7接合点(321)、第11开关(322)、第12开关(323)、第4NMOS管(324)、第8接合点(325)、第2反相器(326)；
    第13开关(327)、第9接合点(328)、第14开关(329)、第15开关(330)、第5NMOS管(331)、第16开关(332)、第10接合点(333)、第17开关(334)、第18开关(335)、第6NMOS管(336)、第11接合点(337)、第3反相器(338)；
    第6输出端(339)；
    第3开关(306)、第9开关(318)、第15开关(330)分别与第1输出端(220)相连；
    第1开关(303)、第2开关(305)、第7开关(315)、第8开关(317)、第13开关(327)、第14开关(329)分别与第2输出端(221)相连；
    第4开关(308)第5开关(310)、第10开关(320)、第11开关(322)、第16开关(332)、第17开关(334)分别与第3输出端(222)相连；
    第6开关(311)、第12开关(323)、第18开关(335)分别与第4输出端(223)相连；
    第5输出端(224)与第3输入端(301)相连；
    第10与门(302)的其中一个输入端连接第3输入端(301)，另一输入端与第6输出端(339)相连，输出端与第1开关(303)相连；
    第1开关(303)一端与第10与门(302)的输出端相连，另一端与第3接合点(304)相连；
    第3开关(306)一端与电源VDD相连，另一端与第3接合点(304)相连；
    第2开关(305)一端与第3接合点(304)相连，另一端与第5接合点(313)相连；
    第1NMOS管(307)的栅极与第3接合点(304)相连，第1NMOS管(307)的源漏端与地相连；
    第4开关(308)一端与第10与门(302)的输出端相连，另一端与第4接合点(309)相连；
    第6开关(311)一端与电源VDD相连，另一端与第4接合点(309)相连；
    第5开关(310)一端与第4接合点(309)相连，另一端与第5接合点(313)相连；
    第2NMOS管(312)的栅极与第4接合点(309)相连，第2NMOS管(312)的源漏端与地相连；
    第1反相器(314)的输入端与第5接合点(313)相连，输出端与第7开关(315)相连；
    第7开关(315)一端与第1反相器(314)的输出端相连，另一端与第6接合点(316)相连；第9开关(318)一端与电源VDD相连，另一端与第6接合点(316)相连；
    第8开关(317)一端与第6接合点(316)相连，另一端与第8接合点(325)相连；
    第3NMOS管(319)的栅极与第6接合点(316)相连，第3NMOS管(319)的源漏端与地相连；
    第10开关(320)一端与第7接合点(321)相连，另一端与第1反相器(314)的输出端相连；
    第12开关(323)一端与电源VDD相连，另一端与第7接合点(321)相连；
    第11开关(322)一端与第7接合点(321)相连，另一端与第8接合点(325)相连；
    第4NMOS管(324)的栅极与第7接合点(321)相连，第4NMOS管(324)的源漏端与地相连；
    第2反相器(326)的输入端与第8接合点(325)相连，输出端与第13开关(327)相连；
    第13开关(327)一端与第2反相器(326)的输出端相连，另一端与第9接合点(328)相连；
    第15开关(330)一端与电源VDD相连，另一端与第9接合点(328)相连；
    第14开关(329)一端与第9接合点(328)相连，另一端与第11接合点(337)相连；
    第5NMOS管(331)的栅极与第9接合点(328)相连第5NMOS管(331)的源漏端与地相连；
    第16开关(332)一端与第2反相器(326)的输出端相连，另一端与第10接合点(333)相连；
    第18开关(335)一端与电源VDD相连，另一端与第10接合点(333)相连；
    第17开关(334)一端与第10接合点(333)相连，另一端与第11接合点(337)相连；
    第6NMOS管(336)的栅极与第10接合点(333)相连，第6NMOS管(336)的源漏端与地相连；
    第3反相器(338)的输入端与第11接合点(337)相连，输出端与第6输出端(339)相连。
  6. 根据权利要求1所述的面向SoC的片上TDDB退化监测及失效预警电路，其特征在于，所述输出选择模块(400)包括：
    第4输入端(401)、第5输入端(402)、第6输入端(403)、第5反相器(404)、第6反相器(405)、第11与门(406)、第12与门(407)、第13与门(408)、第14与门(409)、 第7输出端(410)、第8输出端(411)；
    第4输入端(401)与第6输出端(339)相连；
    第5输入端(402)与第1输入端(201)相连；
    第6输入端(403)与第2输入端(202)相连；
    第7输出端(410)与计数器A相连，接入Q1信号；
    第8输出端(411)与计数器B相连，接入Q0信号；
    第5反相器(404)的输入端与第5输入端(402)相连，第6反相器(405)的输入端与第6输入端(403)相连；
    第11与门(406)的其中一输入端与第6输入端(403)相连，另一端与第5反相器(404)输出端相连；
    第12与门(407)的其中一输入端与第5反相器(404)输出端相连，另一输入端与第6反相器(405)输出端相连；
    第13与门(408)的其中一输入端与第11与门(406)输出端相连，另一端与第4输入端(401)相连，输出端与第7输出端(410)连接；
    第14与门(409)的其中一输入端与第4输入端(401)相连，另一输入端与第12与门(407)输出端相连，输出端与第8输出端(411)连接。
  7. 根据权利要求1所述的面向SoC的片上TDDB退化监测及失效预警电路，其特征在于，时序逻辑模块(100)在输入端X与输入端Y电平控制下，在S0、S1、S2、S3状态之间转换；当时序逻辑模块(100)处于S2状态时，Q1、Q0信号为“10”；
    第1输入端(201)为高电平“1”，第2输入端(202)为低电平“0”；
    第1输出端(220)为高电平“1”，控制第3开关(306)、第9开关(318)、第15开关(330)导通；
    第2输出端(221)为低电平“0”，控制第1开关(303)、第2开关(305)、第7开关(315)、第8开关(317)、第13开关(327)、第14开关(329)断开；
    第3输出端(222)为低电平“0”，控制第4开关(308)第5开关(310)、第10开关(320)、第11开关(322)、第16开关(332)、第17开关(334)断开；
    第4输出端(223)为低电平“0”，控制第6开关(311)、第12开关(323)、第18开关(335)断开；
    第5输出端(224)为高电平“1”，与第3输入端(301)相连，第1NMOS管(307)、第3NMOS管(319)第5NMOS管(331)的栅极处于VDD电压应力状态。
  8. 根据权利要求1所述的面向SoC的片上TDDB退化监测及失效预警电路，其特征在于，当时序逻辑模块(100)处于S0状态时，Q1、Q0信号为“00”；
    第1输入端(201)为低电平“0”，第2输入端(202)为低电平“0”；
    第1输出端(220)为低电平“0”，第3开关(306)、第9开关(318)、第15开关(330) 断开；
    第2输出端(221)高电平“1”，控制第1开关(303)、第2开关(305)、第7开关(315)、第8开关(317)、第13开关(327)、第14开关(329)导通；
    第3输出端(222)为低电平“0”，控制第4开关(308)第5开关(310)、第10开关(320)、第11开关(322)、第16开关(332)、第17开关(334)断开；
    第4输出端(223)为低电平“0”，控制第6开关(311)、第12开关(323)、第18开关(335)断开；
    第5输出端(224)为高电平“1”，与第3输入端(301)相连，TDDB性能退化数字转化模块(300)为连接有第1NMOS管(307)、第3NMOS管(319)第5NMOS管(331)的电路，处于振荡状态，第6输出端(339)输出周期性高低电平，其振荡频率为第二频率值。
  9. 根据权利要求1所述的面向SoC的片上TDDB退化监测及失效预警电路，其特征在于，当时序逻辑模块(100)处于S1状态时，Q1、Q0信号为“01”；
    第1输入端(201)为低电平“0”，第2输入端(202)为高电平“1”；
    第1输出端(220)为低电平“0”，控制第3开关(306)、第9开关(318)、第15开关(330)断开；
    第2输出端(221)为低电平“0”，控制第1开关(303)、第2开关(305)、第7开关(315)、第8开关(317)、第13开关(327)、第14开关(329)断开；
    第3输出端(222)为高电平“1”，控制第4开关(308)第5开关(310)、第10开关(320)、第11开关(322)、第16开关(332)、第17开关(334)导通，
    第4输出端(223)为低电平“0”，控制第6开关(311)、第12开关(323)、第18开关(335)断开；
    第5输出端(224)为高电平“1”，与第3输入端(301)相连，TDDB性能退化数字转化模块(300)为连接有第2NMOS管(312)、第4NMOS管(324)、第6NMOS管(336)的电路，处于振荡状态，第6输出端(339)输出周期性高低电平，其振荡频率为第一频率值。
  10. 根据权利要求1所述的面向SoC的片上TDDB退化监测及失效预警电路，其特征在于，通过比较计数器A中的第二频率值与计数器B中的第一频率值，可获知TDDB性能退化特性。
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