WO2018020961A1 - 半導体装置の製造方法及び半導体装置の評価方法 - Google Patents

半導体装置の製造方法及び半導体装置の評価方法 Download PDF

Info

Publication number
WO2018020961A1
WO2018020961A1 PCT/JP2017/024362 JP2017024362W WO2018020961A1 WO 2018020961 A1 WO2018020961 A1 WO 2018020961A1 JP 2017024362 W JP2017024362 W JP 2017024362W WO 2018020961 A1 WO2018020961 A1 WO 2018020961A1
Authority
WO
WIPO (PCT)
Prior art keywords
fin structure
structure portion
semiconductor device
ion implantation
semiconductor
Prior art date
Application number
PCT/JP2017/024362
Other languages
English (en)
French (fr)
Inventor
剛 大槻
直 中杉
博 竹野
克佳 鈴木
Original Assignee
信越半導体株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 信越半導体株式会社 filed Critical 信越半導体株式会社
Priority to US16/318,223 priority Critical patent/US10886129B2/en
Priority to KR1020197001998A priority patent/KR102312816B1/ko
Priority to CN201780046457.8A priority patent/CN109564856B/zh
Publication of WO2018020961A1 publication Critical patent/WO2018020961A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本発明は、半導体シリコン基板上に、Ｆｉｎ構造部を形成し、該Ｆｉｎ構造部にイオン注入を行った後、半導体シリコン基板に回復熱処理を行い、Ｆｉｎ構造部のシリコンを再結晶化する半導体装置の製造方法であって、形成するＦｉｎ構造部の側壁に半導体シリコンの｛１１１｝面の端面が現れないようにＦｉｎ構造部を加工することを特徴とする半導体装置の製造方法である。これにより、Ｆｉｎ構造部にイオン注入し、回復熱処理を行う際、Ｆｉｎ構造部への欠陥導入を防ぐことができる半導体装置の製造方法が提供される。

Description

半導体装置の製造方法及び半導体装置の評価方法
　本発明は、半導体装置の製造方法及び評価方法に関し、特には、Ｆｉｎ構造を有する半導体装置の製造方法及びその半導体装置の製造方法で製造した半導体装置の評価方法に関する。
　イオン注入技術は各種トランジスタをはじめとする半導体部品の製造において非常に重要な手法である。しかし、これはドーパントとなる注入元素をイオン化して加速し、シリコンに注入する手法であるため、加速されたイオンによるシリコンへのダメージが発生する。このダメージ回避のために種々の手法が検討されているが、基本はダメージを受けたシリコンの結合（例えばアモルファス化したシリコン）を再構成し単結晶化するのに十分な高温で熱処理して回復させる手法である。
　シリコン基板に酸化膜を形成してリソグラフィー工程及びエッチング工程により窓開けを行い、ここにイオン注入にて拡散層を形成する工程で作製される従来の平面構造トランジスタでは、ダメージの回復、すなわち、イオン注入層の再結晶化が埋め込み構造の底部と側壁の両端から起こる。
　一方、先端品（先端デバイス）で採用されているＦｉｎ構造（柱状構造）では、イオン注入後の再結晶化がＦｉｎ構造の底部からのみ進むため、双晶などの欠陥が入ることがある（非特許文献１）。Ｆｉｎ構造では従来の埋め込み構造に比べて、イオン注入される領域が非常に小さいこと、及び、Ｆｉｎ構造へ均一にイオン注入するために、従来の埋め込み構造のようにウェーハ垂直方向からだけでなく、斜め方向からも注入を行うことなどの特徴がある。さらに、微細化構造で採用されることから、イオン注入ダメージの回復アニール（回復熱処理）が非常に短時間となる傾向がある。このことから示唆されるように、Ｆｉｎ構造では、イオン注入後のダメージ及び欠陥の回復が不十分になる可能性がある。
　また、非特許文献２には、シリコン面方位とＦｉｎの形成についての記載がある。ここで、面方位に着目する理由は、電子及び正孔の移動度を最適化するためであり、具体的な適応例が非特許文献２にまとめられている。しかしながら、面方位に注目している理由は、あくまでデバイス性能に影響する移動度に関係するためであり、イオン注入等のプロセスに起因した欠陥の発生及び制御については言及されていない。
Ｅｘｔ．　Ａｂｓ．　ｔｈｅ　１３ｔｈ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｗｏｒｋｓｈｏｐ　ｏｎ　Ｊｕｎｃｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ　２０１３，　ｐ２２ Ｅｄｉｔｅｄ　ｂｙ　Ｊ．　－Ｐ．　Ｃｏｌｉｎｇｅ，　"ＦｉｎＦＥＴｓ　ａｎｄ　Ｏｔｈｅｒ　Ｍｕｌｔｉ－Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒｓ"，　Ｓｐｒｉｎｇｅｒ　（２００８），　ｐ６１ Ｍ．　Ｔａｍｕｒａ　ａｎｄ　Ｍ．　Ｈｏｒｉｕｃｈｉ　：　"Ｌａｔｔｉｃｅ　Ｄｅｆｅｃｔｓ　ｉｎ　Ｈｉｇｈ－ｄｏｓｅ　Ａｓ　Ｉｍｐｌａｎｔａｔｉｏｎ　ｉｎｔｏ　Ｌｏｃａｌｉｚｅｄ　Ｓｉ　Ａｒｅａ"，　Ｊｐｎ．　Ｊ．　Ａｐｐｌ．，　Ｐｈｙｓ．，　２７，　２２０９－２２１７　（１９８８）．
　電子及び正孔の移動度が高いほど、素子としての性能は向上が期待できる。非特許文献２には、面方位と移動度の関係について言及されており、Ｆｉｎ形成角度（方向）を変えることで素子の性能を向上する方法について言及されている。ウェーハを回転させる（Ｆｉｎ構造の延在する方向の結晶方位を変える）ことにより、Ｆｉｎ構造部内の欠陥を回避する方法では、欠陥は回避できても、キャリアの移動度を考慮した場合に、この移動度が犠牲になる可能性がある。
　さらに、上記のウェーハを回転させる方法においては、図６に示すように、ウェーハを回転させても（Ｆｉｎ構造部の延在する方向を回転させても）Ｆｉｎ構造部の端部（四隅）には｛１１１｝面が存在し、欠陥存在率を低下させることはできても、完全になくすことは原理的に大変難しい。特に微細化が進むことで、Ｆｉｎ構造部の端部の欠陥の影響度合いが大きくなることが考えられる。なお、図６（ａ１）－（ａ４）は、Ｆｉｎ構造部の延在する方向がノッチ１１の方向に対して垂直の場合を示してあり、図６（ｂ１）－（ｂ３）はＦｉｎ構造部の延在する方向がノッチ１１の方向に対して４５°回転している場合を示している。ここで、図６（ａ１）及び（ｂ１）はノッチ１１の方向とＦｉｎ構造部（図ではＬ＆Ｓと表記）の延在する方向の関係を示す図である。また、図６（ａ２）、（ａ３）、（ａ４）、（ｂ２）及び（ｂ３）はＦｉｎ構造部に現れうる面方位を示す図である。
　本発明は、上記問題点に鑑みてなされたものであって、Ｆｉｎ構造部にイオン注入し、回復熱処理を行う際、Ｆｉｎ構造部への欠陥導入を抑制することができる半導体装置の製造方法を提供することを目的とする。また、本発明は、Ｆｉｎ構造部内のイオン注入欠陥の回復過程を正確に評価することができる半導体装置の評価方法を提供することを目的とする。
　上記目的を達成するために、本発明は、半導体シリコン基板上に、Ｆｉｎ構造部を形成し、該Ｆｉｎ構造部にイオン注入を行った後、前記半導体シリコン基板に回復熱処理を行い、前記Ｆｉｎ構造部のシリコンを再結晶化する半導体装置の製造方法であって、
　前記形成するＦｉｎ構造部の側壁に前記半導体シリコンの｛１１１｝面の端面が現れないように前記Ｆｉｎ構造部を加工することを特徴とする半導体装置の製造方法を提供する。
　このように、形成するＦｉｎ構造部の側壁に半導体シリコンの｛１１１｝面の端面が現れないようにＦｉｎ構造部を加工することで、Ｆｉｎ構造部内に生じるイオン注入後の残留ダメージによる欠陥を低減することができる。
　このとき、前記形成するＦｉｎ構造部の側壁と該形成するＦｉｎ構造部の底面のなす角度が、前記半導体シリコンの｛１１１｝面と前記形成するＦｉｎ構造部の底面のなす角度より小さくなるように前記Ｆｉｎ構造部を形成することが好ましい。
　半導体シリコンの｛１１１｝面と形成するＦｉｎ構造部の底面のなす角度は、使用する半導体シリコン基板の面方位から簡単に理論的に求めることができる。このような角度より小さい角度でＦｉｎ構造部の側壁と底面のなす角度を設定すれば、Ｆｉｎ構造部内に生じるイオン注入後の残留ダメージによる欠陥をより確実に低減することができる。
　また、前記半導体シリコン基板の主面の面方位を（１００）とし、前記形成するＦｉｎ構造部の側壁と該形成するＦｉｎ構造部の底面のなす角度を５４．７°未満にすることが好ましい。
　一般的に使用されている主面の面方位が（１００）の半導体シリコン基板において、このような角度でＦｉｎ構造部の側壁を形成すれば、Ｆｉｎ構造部内のイオン注入後の残留ダメージによる欠陥をより確実に低減することができる。
　また、上記目的を達成するために、本発明は、前記半導体装置の製造方法で製造した半導体装置の前記Ｆｉｎ構造部のイオン注入による欠陥を評価する方法であって、
　前記回復熱処理を５５０℃以上６５０℃以下の温度範囲で時間を変えて行い、該回復熱処理後に前記Ｆｉｎ構造部の断面をＴＥＭで観察することにより、前記再結晶化の進行過程におけるイオン注入による欠陥の評価を行うことを特徴とする半導体装置の評価方法を提供する。
　このような半導体装置の評価方法であれば、Ｆｉｎ構造部の結晶性回復の過程で回復速度のばらつきに起因する欠陥が生じないので、イオン注入欠陥の回復過程を正確に評価することが可能になる。
　本発明の半導体装置の製造方法によれば、先端デバイスで採用されるＦｉｎ構造において、イオン注入後の残留ダメージによる欠陥発生を防ぐことが可能になり、微細半導体プロセスの構築を実現することができる。また、本発明の半導体装置の評価方法によれば、イオン注入欠陥の回復過程を正確に評価することができる。
本発明の半導体装置の製造方法及び評価方法のフローを示す概略図である。 Ｌ＆Ｓとイオン注入の方向の関係を示す概略図である。 側壁角を５４°としたときの、回復熱処理後のＦｉｎ構造部の断面ＴＥＭ写真（図３（ｂ）は図３（ａ）の部分拡大像）である（実施例）。 イオン注入直後のＦｉｎ構造部の断面のＴＥＭ写真である。 側壁角を８５°としたときの、回復熱処理後のＦｉｎ構造部の断面ＴＥＭ写真（図５（ｂ）は図５（ａ）の部分拡大像）である（比較例）。 Ｆｉｎ構造での｛１１１｝面状態を示す模式図である。
　以下、本発明について、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
　本発明者らは、Ｆｉｎ構造端部に残留するイオン注入欠陥（半導体シリコン基板上に、Ｆｉｎ構造部を形成し、そのＦｉｎ構造部にイオン注入を行った後、半導体シリコン基板に回復熱処理を行い、Ｆｉｎ構造部のシリコンを再結晶化する際にＦｉｎ構造部の端部に残留する双晶をはじめとしたイオン注入欠陥）は、回復熱処理の過程で形成されたもので、Ｆｉｎ構造部における結晶性の回復速度の違いが原因になっていると推定した。ここで、Ｆｉｎ構造部はノッチが形成されている（１１０）方向を基準として、平行方向または垂直方向に延在するように形成されているのが一般的である。
　この面方位依存については、主面にＭＯＳ構造を形成したときの界面準位密度と関係があり、（１１１）面は界面準位が多くなり、チャネル移動度が低下する問題があり、（１００）ウェーハを採用してきた経緯がある（例えば、非特許文献２など）。この場合、回復熱処理におけるＦｉｎ構造部の再結晶化は＜１１１＞軸方向に成長する。
　この＜１１１＞軸方向の結晶性の回復は（１１１）面全体の結晶性が回復してから次の（１１１）面の結晶性が回復するファセット成長機構となる。このとき、Ｆｉｎ構造部の温度分布が不均一な熱環境では、（１１１）面全体の結晶性の回復が終了しない状態で次の（１１１）面の結晶性の回復が開始してしまい、結晶性が完全に回復しない状態で結晶成長（結晶性の回復）が進んでしまう。その結果、Ｆｉｎ構造部にイオン注入欠陥（イオン注入後の残留ダメージによる欠陥）が残留しやすくなると本発明者らは推定した。そして、Ｆｉｎ構造部において＜１１１＞軸方向に結晶成長をしないようにすれば、イオン注入欠陥の残留を防止することができることを見出し、本発明を完成させた。特には、（１００）ウェーハを使用した場合では、Ｆｉｎ構造部の側壁角（形成するＦｉｎ構造部の側壁と該形成するＦｉｎ構造部の底面のなす角度）を５４．７°未満とすることで、（１１１）面がＦｉｎ構造部内に生じるのを回避し、イオン注入欠陥の残留を防止することができる。
　次に、本発明の半導体装置の製造方法及び評価方法について、図１を参照して詳細に説明する。本発明の半導体装置の製造方法は、半導体シリコン基板上に、上に凸形状を有するＦｉｎ構造部を形成し（図１のＡ）、そのＦｉｎ構造部にイオン注入を行った（図１のＢ）後に、半導体シリコン基板に回復熱処理を行い（図１のＣ）、Ｆｉｎ構造部のシリコンを再結晶化する半導体装置の製造方法である。本発明は、図１のＡの工程において、形成するＦｉｎ構造部の側壁に半導体シリコンの｛１１１｝面の端面が現れないようにＦｉｎ構造部を加工する。このようにＦｉｎ構造部を加工することで、Ｆｉｎ構造部内に生じるイオン注入後の残留ダメージによる欠陥を低減することができる。すなわち、イオン注入によって注入領域がアモルファス化し、その後の回復熱処理において、アモルファス化したシリコンが単結晶化するときに、特に面密度の大きい（１１１）面の端面が側壁部に生じないようにすることで、再結晶化速度の違いによる欠陥形成を防ぐことが可能になる。
　また、工程Ａにおいて、形成するＦｉｎ構造部の側壁と該形成するＦｉｎ構造部の底面のなす角度が、半導体シリコンの｛１１１｝面と形成するＦｉｎ構造部の底面のなす角度より小さくなるようにＦｉｎ構造部を形成することが好ましい。半導体シリコンの｛１１１｝面と形成するＦｉｎ構造部の底面のなす角度は、使用する半導体シリコン基板の面方位から理論的に簡単に求めることができる。このような角度より小さい角度でＦｉｎ構造部の側壁と底面のなす角度を設定すれば、Ｆｉｎ構造部内に生じるイオン注入後の残留ダメージによる欠陥を確実に低減することができる。また、このようなＦｉｎ構造部は容易に形成できる。
　また、前記半導体シリコン基板の主面の面方位を（１００）とし、前記形成するＦｉｎ構造部の側壁と該形成するＦｉｎ構造部の底面のなす角度を５４．７°未満にすることが好ましい。一般的に使用されている主面の面方位が（１００）の半導体シリコン基板において、このような角度でＦｉｎ構造部の側壁を形成すれば、Ｆｉｎ構造部内のイオン注入後の残留ダメージによる欠陥をより確実に低減することができる。
　具体的には、以下の手順により、上述したＦｉｎ構造部の形成、イオン注入、及び回復熱処理を行うことができる。まず、主面が（１００）でノッチが（１１０）方向に形成されている半導体シリコン基板を用意し、フォトリソグラフィーを行った後に、ドライエッチングを行い、シリコン基板上にＦｉｎ構造部を形成する。この際に、Ｆｉｎ構造部の側壁に（１１１）面の端面が現れないように、側壁角を５４．７°未満となるように加工する。次に、このＦｉｎ構造にイオン注入を行うが、従来の正面（真上）からだけでなく、Ｆｉｎ構造の側壁へもドーパントを注入する必要があることから、鉛直方向から４５°傾けた角度からＦｉｎ構造の左右の側壁にもイオンを打ち込み、Ｆｉｎ構造全体にドーパントを注入する。その後、欠陥回復と活性化を兼ねたアニール（回復熱処理）を行う。通常のデバイスのアニールでは、ＦＬＡ（フラッシュランプアニール）のような数ミリ秒という短時間アニールや、ＲＴＡ（急速加熱・急速冷却熱処理）という数秒のアニールが行われる。このような熱処理を施しても、Ｆｉｎ構造の先端部をはじめＦｉｎ構造内には、側壁角が５４．７°以上であれば、イオン注入にて生じた欠陥が残留するが、Ｆｉｎ構造の側壁角を５４．７°未満とすると、Ｆｉｎ構造の先端部の欠陥の残留を防止することができる。
　イオン注入後は、Ｆｉｎ構造内のシリコンはアモルファスになり、これの再結晶化がイオン注入後のアニールで起こるが、Ｆｉｎ構造では再結晶化の種となる単結晶部がＦｉｎ構造の下部にしかなく、回復熱処理によるＦｉｎ構造部の再結晶化は下部の単結晶部分から進んでいく。このとき、Ｆｉｎ構造部の内部では再結晶化の速度が異なっていると考えられる（非特許文献３）。そのため、＜１１１＞軸方向に成長するとイオン注入欠陥が残留しやすくなる。
　これに対し、＜１１１＞軸方向に成長させなければ、Ｆｉｎ構造部の内部の再結晶化速度に違いがあったとしても、確実に再結晶化が進むので、イオン注入欠陥の残留を防止することができる。
　また、本発明の半導体装置の評価方法は、上述した半導体装置の製造方法で製造した半導体装置のＦｉｎ構造部のイオン注入による欠陥を評価する方法であり、回復熱処理を５５０℃以上６５０℃以下の温度範囲で時間を変えて行い、回復熱処理後にＦｉｎ構造部の断面をＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）で観察することにより（図１のＤ）、再結晶化の進行過程におけるイオン注入による欠陥の評価を行う評価方法である。このような半導体装置の評価方法であれば、Ｆｉｎ構造部の結晶性回復の過程で回復速度のばらつきに起因する欠陥が生じないので、イオン注入欠陥の回復過程を正確に評価することが可能になる。
　再結晶化の過程でＦｉｎ構造部に導入される双晶などの欠陥を評価するために、本発明の半導体装置の製造方法では、従来のシリコン基板への埋め込み拡散ではなく、シリコンのＦｉｎ構造へイオン注入を行い、それによりアモルファス化したシリコンを回復熱処理し、再結晶化を行い、その際に、本発明の半導体装置の製造方法を適用する。そして、製造された半導体装置を、５５０℃から６５０℃の温度範囲で時間を変えてアニールし、その後、ＴＥＭ観察を行えば、微細化した最先端プロセスを用いずとも、Ｆｉｎ端部の欠陥挙動を簡便に評価及び検討することが可能である。
　このとき、回復熱処理の温度が５５０℃未満では、再結晶化が進まなくなり、評価が困難になる。また、回復熱処理の温度が６５０℃を超えると、再結晶化の速度が速くなりすぎて、回復過程を詳細に観察することが困難になる。このように、欠陥挙動の検討のために、アモルファスシリコンが単結晶化する速度を抑える、すなわち、適度に低温でのアニールを行うことで、欠陥挙動をより詳細に調査検討することが可能になる。
　以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例）
　主面の面方位が（１００）で、抵抗率１０Ω・ｃｍのボロンドープした直径２００ｍｍのシリコン基板を準備した。まず、このシリコン基板にレジストを塗布し、フォトリソグラフィーを行った。このときのノッチ位置は（１１０）方向であり、Ｌ＆Ｓ（Ｆｉｎ構造のラインとスペースが交互にあるパターン）はそのまま（１１０）方向に形成した。フォトリソグラフィーにおいてはネガレジストを選択し、Ｌ＆Ｓが１．２μｍのパターンをシリコン基板の面内に形成した。このレジスト付きウェーハをドライエッチングにてエッチングし、硫酸過酸化水素混合液にてレジストを除去後、ＲＣＡ洗浄を実施した。このときのドライエッチング条件は、ＣＦ４ベースにして圧力３０００ｍＴｏｒｒ（４００Ｐａ）、３００Ｗの出力条件とした。
　このウェーハに加速電圧（加速エネルギー）を４５０ｋｅＶ、ドーズ量を１×１０１５ａｔｏｍｓ／ｃｍ２として、ＡｓをＬ＆Ｓの直上と左右の３方向から打ちこんだ。図２に、シリコン基板１０に形成したＬ＆Ｓとイオン注入の方向の関係を示した。ただし、図２では真上方向のイオン注入は表示を省略してある。
　このようにして作製した疑似的なＦｉｎ構造では、Ｆｉｎ構造部の側壁角が（１１１）面が露出する角度よりもわずかに小さい５４°となった。そして、このシリコン基板を１２００℃、１０秒、アニール雰囲気Ｎ２の条件で、ＲＴＡ装置を用いてアニールし、欠陥の回復状況を断面ＴＥＭにより観察した。その結果を図３（ａ）及び（ｂ）（図３（ｂ）は（ａ）の部分拡大像）に示す。図３（ａ）及び（ｂ）から、本発明の半導体装置の製造方法を適用した場合、Ｆｉｎ構造部には欠陥が存在していないことが分かった。なお、本実施例において、欠陥の評価を行ったのは疑似的なＦｉｎ構造であり、ＦｉｎＦＥＴそのものではないが、この疑似的なＦｉｎ構造について得られた結果は、実際のＦｉｎＦＥＴにおいても得られると考えられる。
（比較例）
　主面の面方位が（１００）で、抵抗率１０Ω・ｃｍのボロンドープした直径２００ｍｍのシリコン基板を準備した。まず、このシリコン基板にレジストを塗布し、フォトリソグラフィーを行った。このときのノッチ位置は（１１０）方向であり、Ｌ＆Ｓはそのまま（１１０）方向に形成した。フォトリソグラフィーにおいてはネガレジストを選択し、Ｌ＆Ｓが１．２μｍのパターンをシリコン基板の面内に形成した。このレジスト付きウェーハをドライエッチングにてエッチングし、硫酸過酸化水素混合液にてレジストを除去後、ＲＣＡ洗浄を実施した。このときのドライエッチング条件は、ＨＢｒとＣｌ２を１：１として、圧力１２００ｍＴｏｒｒ（１６０Ｐａ）、３００Ｗの出力条件とした。このウェーハに加速電圧（加速エネルギー）を４５０ｋｅＶ、ドーズ量を１×１０１５ａｔｏｍｓ／ｃｍ２としてＡｓをＬ＆Ｓの直上と左右の３方向から打ちこんだ。この構造の断面図を図４に示す。図４において、コントラストのついた濃い黒の部分が、Ａｓ注入によりシリコンがアモルファス化した部分である。
　このようにして作製した疑似的なＦｉｎ構造では、Ｆｉｎ構造部の側壁角が８５°となった。そして、このシリコン基板を１２００℃、１０秒、アニール雰囲気Ｎ２の条件で、ＲＴＡ装置を用いてアニールし、欠陥の回復状況を断面ＴＥＭにより観察した。その結果を図５（ａ）及び（ｂ）（図５（ｂ）は（ａ）の部分拡大像）に示す。比較例では、Ｆｉｎ構造部の端部に欠陥が残留している様子が観察された。
　以上のように、本発明の半導体装置の製造方法を適用した実施例では、回復熱処理を行った後にＦｉｎ構造部の内部に欠陥は観察されなかった。これに対し、比較例においては欠陥の残留が明瞭に観察された。これらの結果から、本発明の半導体装置の製造方法では、Ｆｉｎ構造部においてイオン注入後の残留ダメージによる欠陥発生を防ぐことができることを確認した。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (4)

  1. 　半導体シリコン基板上に、Ｆｉｎ構造部を形成し、該Ｆｉｎ構造部にイオン注入を行った後、前記半導体シリコン基板に回復熱処理を行い、前記Ｆｉｎ構造部のシリコンを再結晶化する半導体装置の製造方法であって、
    　前記形成するＦｉｎ構造部の側壁に前記半導体シリコンの｛１１１｝面の端面が現れないように前記Ｆｉｎ構造部を加工することを特徴とする半導体装置の製造方法。
  2. 　前記形成するＦｉｎ構造部の側壁と該形成するＦｉｎ構造部の底面のなす角度が、前記半導体シリコンの｛１１１｝面と前記形成するＦｉｎ構造部の底面のなす角度より小さくなるように前記Ｆｉｎ構造部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記半導体シリコン基板の主面の面方位を（１００）とし、前記形成するＦｉｎ構造部の側壁と該形成するＦｉｎ構造部の底面のなす角度を５４．７°未満にすることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 　請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法で製造した半導体装置の前記Ｆｉｎ構造部のイオン注入による欠陥を評価する方法であって、
    　前記回復熱処理を５５０℃以上６５０℃以下の温度範囲で時間を変えて行い、該回復熱処理後に前記Ｆｉｎ構造部の断面をＴＥＭで観察することにより、前記再結晶化の進行過程におけるイオン注入による欠陥の評価を行うことを特徴とする半導体装置の評価方法。
     
PCT/JP2017/024362 2016-07-26 2017-07-03 半導体装置の製造方法及び半導体装置の評価方法 WO2018020961A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US16/318,223 US10886129B2 (en) 2016-07-26 2017-07-03 Method for manufacturing semiconductor device and method for evaluating semiconductor device
KR1020197001998A KR102312816B1 (ko) 2016-07-26 2017-07-03 반도체 장치의 제조방법 및 반도체 장치의 평가방법
CN201780046457.8A CN109564856B (zh) 2016-07-26 2017-07-03 半导体装置的制造方法及半导体装置的评价方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016145979A JP6547702B2 (ja) 2016-07-26 2016-07-26 半導体装置の製造方法及び半導体装置の評価方法
JP2016-145979 2016-07-26

Publications (1)

Publication Number Publication Date
WO2018020961A1 true WO2018020961A1 (ja) 2018-02-01

Family

ID=61016004

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/024362 WO2018020961A1 (ja) 2016-07-26 2017-07-03 半導体装置の製造方法及び半導体装置の評価方法

Country Status (5)

Country Link
US (1) US10886129B2 (ja)
JP (1) JP6547702B2 (ja)
KR (1) KR102312816B1 (ja)
CN (1) CN109564856B (ja)
WO (1) WO2018020961A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11015017B2 (en) 2018-02-06 2021-05-25 Sumitomo Bakelite Co., Ltd. Resin composition for encapsulating semiconductor, semiconductor device, and method for producing resin composition for encapsulating semiconductor

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60145665A (ja) * 1984-01-09 1985-08-01 Sony Corp 薄膜トランジスタ
WO1997006564A1 (fr) * 1995-08-07 1997-02-20 Hitachi, Ltd. Dispositif a semiconducteur et procede de fabrication
JP2002158357A (ja) * 2000-11-16 2002-05-31 Sony Corp Ｓｏｉ型半導体装置及びその製造方法
JP2005236305A (ja) * 2004-02-20 2005-09-02 Samsung Electronics Co Ltd トリプルゲートトランジスタを有する半導体素子及びその製造方法
JP2006517060A (ja) * 2003-01-23 2006-07-13 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド トライゲート（ｔｒｉ−ｇａｔｅ）およびゲートアラウンドＭＯＳＦＥＴデバイス、およびこれらのＭＯＳＦＥＴデバイスを製造する方法
US7547637B2 (en) * 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
JP2013197342A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2014063897A (ja) * 2012-09-21 2014-04-10 Toshiba Corp 半導体装置の製造方法、アニール装置及びアニール方法
US20150024565A1 (en) * 2012-06-25 2015-01-22 Shigenobu Maeda Method of forming semiconductor device having embedded strain-inducing pattern
WO2016166930A1 (ja) * 2015-04-15 2016-10-20 信越半導体株式会社 半導体装置の製造方法及び半導体装置の評価方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2489597A1 (fr) * 1980-08-29 1982-03-05 Radiotechnique Compelec Cellule solaire a face photosensible rainuree
KR100585131B1 (ko) 2004-02-20 2006-06-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7291539B2 (en) * 2005-06-01 2007-11-06 International Business Machines Corporation Amorphization/templated recrystallization method for hybrid orientation substrates
US8223548B2 (en) * 2007-05-24 2012-07-17 National Institute Of Advanced Industrial Science And Technology Memory device with reduced programming voltage method of reduction of programming voltage and method of reading such memory device
US20110272763A1 (en) * 2009-02-12 2011-11-10 Yuichiro Sasaki Semiconductor device and method for fabricating the same
US9024368B1 (en) * 2013-11-14 2015-05-05 Globalfoundries Inc. Fin-type transistor structures with extended embedded stress elements and fabrication methods
US9412850B1 (en) * 2015-01-15 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of trimming fin structure

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60145665A (ja) * 1984-01-09 1985-08-01 Sony Corp 薄膜トランジスタ
WO1997006564A1 (fr) * 1995-08-07 1997-02-20 Hitachi, Ltd. Dispositif a semiconducteur et procede de fabrication
JP2002158357A (ja) * 2000-11-16 2002-05-31 Sony Corp Ｓｏｉ型半導体装置及びその製造方法
JP2006517060A (ja) * 2003-01-23 2006-07-13 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド トライゲート（ｔｒｉ−ｇａｔｅ）およびゲートアラウンドＭＯＳＦＥＴデバイス、およびこれらのＭＯＳＦＥＴデバイスを製造する方法
JP2005236305A (ja) * 2004-02-20 2005-09-02 Samsung Electronics Co Ltd トリプルゲートトランジスタを有する半導体素子及びその製造方法
US7547637B2 (en) * 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
JP2013197342A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 半導体装置および半導体装置の製造方法
US20150024565A1 (en) * 2012-06-25 2015-01-22 Shigenobu Maeda Method of forming semiconductor device having embedded strain-inducing pattern
JP2014063897A (ja) * 2012-09-21 2014-04-10 Toshiba Corp 半導体装置の製造方法、アニール装置及びアニール方法
WO2016166930A1 (ja) * 2015-04-15 2016-10-20 信越半導体株式会社 半導体装置の製造方法及び半導体装置の評価方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
MASAO TAMURA ET AL.: "Lattice Defects in High- Dose As Implantation into Localized Si Area", JAPANESE JOURNAL OF APPLIED PHYSICS, vol. 27, no. 12, December 1988 (1988-12-01), pages 2209 - 2217 *
TAKASHI MATSUKAWA ET AL.: "FinFET no Denryu Tachiagari Den'atsu no Baratsuki no Kaiseki: Kinzoku Gate Shigoto Kansu Baratsuki no Eikyo", DAI 74 KAI JSAP AUTUMN MEETING KOEN YOKOSHU, 2013, pages 13 - 150 *
TAKASHI MATSUKAWA ET AL.: "Hishoshitsu Kinzoku Gate ni yoru FinFET no Tokusei no Baratsuki Yokusei", DAI 60 KAI JSAP SPRING MEETING KOEN YOKOSHU, 2013, pages 13 - 175 *

Also Published As

Publication number Publication date
JP6547702B2 (ja) 2019-07-24
KR102312816B1 (ko) 2021-10-15
US20190267239A1 (en) 2019-08-29
CN109564856A (zh) 2019-04-02
JP2018018872A (ja) 2018-02-01
KR20190032378A (ko) 2019-03-27
CN109564856B (zh) 2023-04-18
US10886129B2 (en) 2021-01-05

Similar Documents

Publication Publication Date Title
TWI493630B (zh) 用於在相同晶片上形成具有各種摻雜之鰭式場效電晶體之方法及結構
US9349862B2 (en) Method of fabricating semiconductor devices
TWI475600B (zh) 鰭型場效電晶體裝置及多重閘極電晶體裝置的形成方法
US10096488B2 (en) FinFET semiconductor structures and methods of fabricating same
US9589811B2 (en) FinFET spacer etch with no fin recess and no gate-spacer pull-down
US20160155825A1 (en) Semiconductor device and method for manufacturing the same
JP2003347399A (ja) 半導体基板の製造方法
TWI763691B (zh) 半導體元件與半導體元件的製造方法
US8722482B2 (en) Strained silicon carbide channel for electron mobility of NMOS
TW201724217A (zh) 半導體結構與其製造方法
TWI596649B (zh) 在應變鬆弛緩衝層上方形成具應變之磊晶半導體材料的方法
JP6323383B2 (ja) 半導体装置の評価方法
JP2011165859A (ja) 半導体装置及びその製造方法
WO2018020961A1 (ja) 半導体装置の製造方法及び半導体装置の評価方法
JP2005268792A (ja) 半導体デバイス製造方法、半導体デバイス、および装置
US9117675B2 (en) Semiconductor device production method
US11424164B2 (en) Enhanced etch resistance for insulator layers implanted with low energy ions
US7632735B2 (en) Process for manufacturing silicon-on-insulator substrate
KR100617068B1 (ko) 반도체 소자의 제조방법
JP2010062503A (ja) Ｓｉｍｏｘウェーハの結晶欠陥の低減方法及びｓｉｍｏｘウェーハ
US20110212591A1 (en) Method for fabricating transistor of semiconductor device
JPH04293241A (ja) 半導体基板の製造方法
JPH07335847A (ja) 埋め込み酸化膜を有するシリコン基板の製造方法
JP2005268510A (ja) Ｓｏｉ基板の製造方法
JPH02202062A (ja) Ｍｏｓ型トランジスタの製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17833970

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20197001998

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17833970

Country of ref document: EP

Kind code of ref document: A1