JP6323383B2 - 半導体装置の評価方法 - Google Patents

Description

本発明は半導体装置の製造方法及び半導体装置の評価方法に関するものであり、より詳しくは半導体シリコン基板上にＦｉｎ構造を形成する工程を有する半導体装置の製造方法及び半導体装置の評価方法に関する。

イオン注入技術は各種トランジスタをはじめとする半導体部品の製造において非常に重要な手法である。しかし、ドーパントとなる注入元素をイオン化して加速し、シリコンに注入する手法であるため、加速されたイオンによるシリコンへのダメージが発生する。このダメージ回避のために種々の手法が検討されているが、基本はダメージを受けたシリコンの結合（例えばアモルファス化したシリコン）を再構成し単結晶化するのに十分な高温で熱処理して回復させる手法である。

シリコン基板に酸化膜を形成してリソグラフィー工程及びエッチング工程により窓開けを行い、ここにイオン注入にて拡散層を形成する工程で作製される従来の平面構造トランジスタでは、ダメージの回復、すなわち、イオン注入層の再結晶化が埋め込み底部と側壁の両方向から起こる。

一方、微細な先端デバイスで採用されているＦｉｎ構造では、イオン注入後の再結晶化がＦｉｎ底部からのみ進むため、双晶などの欠陥が入ることがある（非特許文献１）。Ｆｉｎ構造では従来の埋め込み構造のイオン注入領域に比べて、イオン注入される領域が非常に小さいこと、上に凸形状の柱状構造に均一にイオン注入するために、従来の埋め込み構造のように、ウェーハ垂直方向からだけでなく、斜め方向からも注入を行うなどの特徴がある。さらに、微細化構造で採用されることから、イオン注入ダメージの回復アニールは非常に短時間となる傾向がある。これらのことから示唆されるように、ＦｉｎＦＥＴ（ＦＥＴ；電界効果トランジスタ）の柱状構造ではイオン注入後のダメージ・欠陥回復が不十分になる可能性がある。

Ｅｘｔ． Ａｂｓ． ｔｈｅ １３ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ ｏｎ Ｊｕｎｃｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ，２０１３，ｐ．２２． Ｍ．Ｔａｍｕｒａ ａｎｄ Ｍ．Ｈｏｒｉｕｃｈｉ，"Ｌａｔｔｉｃｅ Ｄｅｆｅｃｔｓ ｉｎ Ｈｉｇｈ−ｄｏｓｅ Ａｓ Ｉｍｐｌａｎｔａｔｉｏｎ ｉｎｔｏ Ｌｏｃａｌｉｚｅｄ Ｓｉ Ａｒｅａ"，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，２７，ｐ．２２０９−２２１７，１９８８．

本発明は、上記問題点に鑑みてなされたものであって、半導体シリコン基板上にＦｉｎ構造部を形成し、そのＦｉｎ構造部にイオン注入し、半導体シリコン基板に回復熱処理を行った後に、Ｆｉｎ構造部にイオン注入による欠陥が残留しない半導体装置の製造方法を提供することを目的とする。また、本発明はＦｉｎ構造部のイオン注入による欠陥の評価を簡便に行うことができる半導体装置の評価方法を提供することを目的とする。

上記目的を達成するために、本発明は、半導体シリコン基板上に、上に凸形状を有するＦｉｎ構造部を形成し、該Ｆｉｎ構造部にイオン注入を行った後、前記半導体シリコン基板に回復熱処理を行い、前記Ｆｉｎ構造部のシリコンを再結晶化する工程を有する半導体装置の製造方法であって、
前記Ｆｉｎ構造部は少なくとも一方向に延在し、該Ｆｉｎ構造部が延在する方向と前記半導体シリコン基板の｛１１０｝方向とが異なる方向となるように前記Ｆｉｎ構造部を形成することを特徴とする半導体装置の製造方法を提供する。

このように、Ｆｉｎ構造部が延在する方向と半導体シリコン基板の｛１１０｝方向とが異なる方向となるようにＦｉｎ構造部を形成することにより、回復熱処理後にＦｉｎ構造部内にイオン注入による欠陥が残留するのを抑制することができる。

このとき、前記Ｆｉｎ構造部が延在する方向と前記半導体シリコン基板の｛１１０｝方向とのなす角度が１°以上となるように前記Ｆｉｎ構造部を形成することが好ましい。
このような角度となるようにＦｉｎ構造部を形成すれば、Ｆｉｎ構造部の内部に欠陥が残留することをより確実に防ぐことができる。

さらに、上記目的を達成するために、本発明では、半導体シリコン基板上に、上に凸形状を有するＦｉｎ構造部を形成し、該Ｆｉｎ構造部にイオン注入を行った後、前記半導体シリコン基板に回復熱処理を行い、前記Ｆｉｎ構造部のシリコンを再結晶化して、前記Ｆｉｎ構造部のイオン注入による欠陥を評価する方法であって、
前記Ｆｉｎ構造部は少なくとも一方向に延在し、該Ｆｉｎ構造部が延在する方向と前記半導体シリコン基板の｛１１０｝方向とが異なる方向となるように前記Ｆｉｎ構造部を形成し、
前記回復熱処理を時間を変えて実施し、前記Ｆｉｎ構造部の前記延在する方向に垂直方向の断面をＴＥＭで観察することにより、前記再結晶化の進行過程でのイオン注入による欠陥の評価を行うことを特徴とする半導体装置の評価方法を提供する。

このような半導体装置の評価方法であれば、微細化した最先端プロセスを用いなくともＦｉｎ構造部の欠陥の挙動を簡便に評価することができる。

このとき、前記回復熱処理を抵抗加熱式のバッチ式熱処理炉を用いた場合は熱処理温度を５５０℃以上６５０℃以下の温度範囲で行うことが好ましい。
このような温度範囲の抵抗加熱式のバッチ式熱処理炉による回復熱処理であれば、再結晶化する速度が極めて遅いので、結晶化の進行過程での欠陥の評価を正確かつ詳細に行うことができる。

このとき、前記回復熱処理をＲＴＡ熱処理炉を用いた場合は熱処理温度を８００℃以上１２００℃以下の温度範囲で行うことが好ましい。
このような温度範囲のＲＴＡ熱処理炉による回復熱処理であれば、回復熱処理を数十秒以下の短い時間で行えるので、Ｆｉｎ構造部の欠陥の挙動を簡便かつ短時間で評価することができる。

以上のように、本発明の半導体装置の製造方法によれば、先端デバイスで採用されるＦｉｎ構造において、イオン注入後の残留ダメージによる欠陥発生を防ぐことが可能になり、Ｆｉｎ構造を使用した先端デバイスを高品質で製造することができる。また、本発明の半導体装置の評価方法によれば、微細化した最先端プロセスを用いなくともＦｉｎ構造部のイオン注入による欠陥の挙動を簡便に評価することができる。

本発明の半導体装置の製造方法及び半導体装置の評価方法の工程フローを示す図である。 イオン注入直後のＦｉｎ構造部の断面のＴＥＭ写真（ａ）、及びイオン注入の方向を示す模式図（ｂ）である。 実施例のラインアンドスペースパターン（Ｆｉｎ構造部）と、ノッチの方向の関係を示す模式図である。 実施例１の回復熱処理温度６００℃、Ｆｉｎ構造部が延在する方向とシリコン基板の｛１１０｝方向とのなす角度が４５°、回復熱処理時間６０ｍｉｎのＦｉｎ構造部の断面のＴＥＭ写真（（ａ））である。（ｂ）は（ａ）の部分拡大写真である。 実施例１の回復熱処理温度６００℃、Ｆｉｎ構造部が延在する方向とシリコン基板の｛１１０｝方向とのなす角度が１°、回復熱処理時間６０ｍｉｎのＦｉｎ構造部の断面のＴＥＭ写真（（ａ））である。（ｂ）は（ａ）の部分拡大写真である。 実施例２の回復熱処理温度１２００℃、Ｆｉｎ構造部が延在する方向とシリコン基板の｛１１０｝方向とのなす角度が４５°、回復熱処理時間１０ｓｅｃのＦｉｎ構造部の断面のＴＥＭ写真（（ａ））である。（ｂ）は（ａ）の部分拡大写真である。 比較例におけるラインアンドスペースパターン（Ｆｉｎ構造部）と、ノッチの方向の関係を示す模式図である。 比較例における回復熱処理温度６００℃、Ｆｉｎ構造部が延在する方向とシリコン基板の｛１１０｝方向が同方向、回復熱処理時間１０ｍｉｎ（（ａ））、３０ｍｉｎ（（ｂ））、６０ｍｉｎ（（ｃ））のＦｉｎ構造部の断面のＴＥＭ写真である。（ｄ）は（ｃ）の部分拡大写真である。 比較例における回復熱処理温度１２００℃、Ｆｉｎ構造部が延在する方向とシリコン基板の｛１１０｝方向が同方向、回復熱処理時間１０ｓｅｃのＦｉｎ構造部の断面のＴＥＭ写真（（ａ））である。（ｂ）は（ａ）の部分拡大写真である。

以下、本発明をより詳細に説明する。
本発明者らはＦｉｎ構造部の端部に残留する双晶をはじめとしたイオン注入欠陥は回復熱処理の過程で形成されたもので、Ｆｉｎ構造部における結晶性の回復速度の違いが原因になっていると推定した。

一般にＦｉｎ構造を有するＦｉｎＦＥＴは、（１００）ウェーハでノッチが形成されている｛１１０｝方向を基準として平行方向または垂直方向に形成されている。これはＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造としたときの界面順位密度と関係があり、（１１１）面は界面準位が高くなり、チャンネル移動度が低下するためである。このため、ＭＯＳデバイスではこれまで（１００）ウェーハを採用してきた経緯がある。

この場合、回復熱処理におけるＦｉｎ構造部の再結晶化は＜１１１＞軸方向に成長する。この＜１１１＞軸方向の結晶性の回復は（１１１）面全体の結晶性が回復してから次の（１１１）面の結晶性が回復するファセット成長機構となる。このとき、Ｆｉｎ構造部の温度分布が不均一な熱環境では（１１１）面全体の結晶性の回復が終了しない状態で次の（１１１）面の結晶性の回復が開始してしまい、結晶性が完全に回復しない状態で結晶成長（結晶性の回復）が進んでしまう。その結果、Ｆｉｎ構造部にイオン注入欠陥が残留しやすくなると推定した。

そして、Ｆｉｎ構造部が＜１１１＞軸方向に結晶成長をしないように、Ｆｉｎ構造部が延在する方向を｛１１０｝方向からわずかにずらせば、Ｆｉｎ構造部の再結晶化の速度の違いが小さくなり、イオン注入欠陥の残留を防止することができることを本発明者らは見出し、本発明を完成させた。

以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。

最初に、本発明の半導体装置の製造方法について、図１及び図２を参照して説明する。
まず、シリコン基板を用意し、フォトリソグラフィー工程を行った後にドライエッチング工程を行い、シリコン基板上に上に凸の柱状の構造（Ｆｉｎ構造部）を形成する。このとき、シリコン基板の｛１１０｝方向とＦｉｎ構造部が延在する方向が異なる方向となるように、Ｆｉｎ構造部を形成する（図１の（ａ）工程）。ここで、｛１１０｝方向とは（１１０）面と等価な面群の方向を意味している。
尚、Ｆｉｎ構造部を形成する工程の前に他の工程を有していてもよい。

次に、この柱状構造にイオン注入を行うが、従来のイオン注入のように直上（垂直）方向からだけではなく、柱状構造の側壁へもドーパントを注入する必要があることから、垂直に対して傾けた角度から柱状構造の左右の側壁にもイオンを打ち込み、柱状構造全体にドーパントを注入する（図１の（ｂ）工程）。このとき、垂直に対して傾ける角度は特に限定されないが、例えば４５°とすることができる。また、注入するイオン種や注入エネルギーは特に限定されないが、例えばＡｓを４００ｋｅＶで直上と左右の三方向から注入することができる。

この傾けた角度からのイオン注入を図２に模式的に示した。図２（ａ）は柱状構造の断面のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真であり、イオン注入の方向を破線で示している。図２（ａ）において、コントラストのついた濃い黒の部分が、Ａｓ注入によりアモルファス化した部分である。図２（ｂ）はシリコン基板に形成された柱状パターン（ラインアンドスペース（Ｌ／Ｓ）パターン；ラインとスペースが交互にあるパターン）とイオン注入の方向を示す模式図である。但し、垂直方向のイオン注入は図２（ｂ）では省略してある。シリコン基板１０にはノッチ１１が形成されている。

その後、欠陥回復と活性化を兼ねた回復熱処理（アニール）を行う（図１の（ｃ）工程）。通常の先端デバイスの製造工程では、一般にＦＬＡ（フラッシュランプアニール）のような数ミリ秒という短時間アニールや、ＲＴＡ（急速加熱・急速冷却熱処理）という数秒のアニールが行われる。このような熱処理を施しても、柱状構造の上側先端部をはじめとする柱状構造内には、イオン注入にて生じた欠陥が残留する。それに対し、柱状構造の形成方向をシリコン基板の｛１１０｝方向から変更すると、柱状構造先端部の欠陥の残留がなくなることを本発明者らは見出した。

イオン注入後は、柱状構造部のシリコンはアモルファスになり、これの再結晶化がイオン注入後の回復熱処理で起こるが、柱状構造では再結晶化の種となる単結晶部が柱状構造部の下部にしかなく、回復熱処理による再結晶化は柱状構造下部の単結晶部分から進んでいく。このとき、柱状構造部の内部では再結晶化の速度が異なっていると考えられる（非特許文献２）。そのため、回復熱処理で結晶が＜１１１＞軸方向に成長するとイオン注入欠陥が残留しやすくなる。

これに対し、シリコン基板の｛１１０｝方向とＦｉｎ構造部が延在する方向が異なる方向とすることにより、＜１１１＞軸方向に結晶成長させなければ、柱状構造部の内部の再結晶化速度の違いが小さくなり、イオン注入欠陥の残留を防止することができる。

次に、本発明の半導体装置の評価方法について、図１及び図２を参照して説明する。
シリコン基板１０上に凸形状のＦｉｎ構造部を形成し（図１の工程（ａ））、垂直及び左右の三方向からイオン注入を行う（図１の工程（ｂ））。続いて、欠陥回復と活性化を兼ねた回復熱処理を行うが（図１の（ｃ）工程）、このとき回復熱処理の時間を変えたサンプルを作製する。回復熱処理の時間は熱処理の方式に依存するが、抵抗加熱式で多数枚を一度に処理可能なバッチ式の熱処理炉を使用した場合には、例えば３分から３時間とすることができる。また、ＲＴＡを用いた場合には、例えば１秒から３０秒とすることができる。

そして、作製したサンプルのＦｉｎ構造部が延在する方向に垂直方向の断面をＴＥＭにより観察することにより（図１の（ｄ）工程）、アモルファスシリコンの再結晶化の進行過程でのイオン注入による欠陥の評価を行うことができる。

ここで、回復熱処理を抵抗加熱式のバッチ式熱処理炉を用いた場合は熱処理温度を５５０℃以上６５０℃以下の温度範囲で行うことが好ましい。このように、アモルファスシリコンが単結晶化する速度を抑える、すなわち、低温でのアニールを行うことで、再結晶化が時間をかけてゆっくり進行するため、欠陥回復挙動をより正確に調査検討することが可能になる。

また、回復熱処理をＲＴＡ熱処理炉を用いた場合は熱処理温度を８００℃以上１２００℃以下の温度範囲で行うことが好ましい。このような温度範囲のＲＴＡ熱処理炉による回復熱処理であれば、回復熱処理を数十秒以下の短い時間で行えるので、Ｆｉｎ構造部の欠陥の挙動を簡便かつ短時間で評価することができる。

以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。

（実施例１）
抵抗率１０Ω・ｃｍのボロンをドープした直径２００ｍｍシリコン基板を材料として、まずこの基板にフォトレジストを塗布し、フォトリソグラフィー工程を実施した。そして、このシリコン基板のＬ／Ｓパターンの位置を通常の｛１１０｝方向から１°および４５°傾けたものを準備した。図３（ａ）及び（ｂ）はＬ／Ｓパターンの方向を｛１１０｝方向から１°及び４５°傾けたことを示す模式図である。図３（ｂ）では｛１１０｝方向に形成したノッチを４５°傾けてＬ／Ｓパターンを形成しているので、Ｆｉｎ構造部は｛１１０｝方向に対して４５°傾いている。

そして、フォトレジストとしてネガレジストを選択し、１．２μｍのＬ／Ｓパターンをシリコン基板（ウェーハ）面内に形成した。このレジスト付きウェーハをドライエッチングにてエッチングし、硫酸過酸化水素混合液にてレジストを除去後、ＲＣＡ洗浄を実施した。このときのドライエッチング条件は、ＨＢｒとＣｌ_２を１：１として、圧力を１２００ｍｍＴｏｒｒ、３００Ｗの出力条件とした。これらのＦｉｎ構造部を形成したウェーハに加速電圧（加速エネルギー）４５０ｋｅＶ、ドーズ量を１Ｅ１５ａｔｏｍｓ／ｃｍ^２としてＡｓをＬ／Ｓパターンの直上と左右の３方向から打ちこんだ。

このようにしてＦｉｎ構造部を作製したウェーハをアニールし、回復状況を断面ＴＥＭで観察した。アニールの雰囲気はＮ_２とした。アニール温度はアモルファスが再結晶化する際に欠陥が残留しやすい６００℃とし、時間はＦｉｎ構造部のアモルファスシリコンが単結晶化するのに十分な時間として６０分とした。その結果のＴＥＭ写真を図４及び図５に示す。図４は、シリコン基板の｛１１０｝方向とＦｉｎ構造部が延在する方向のなす角度が、４５°の場合であり、図５は１°の場合である。いずれの場合も、Ｆｉｎ構造部の先端には欠陥が残留していなかった。

（実施例２）
実施例１と同様に、抵抗率１０Ω・ｃｍのボロンをドープした直径２００ｍｍシリコン基板を材料として、フォトリソグラフィー工程を実施した。このシリコン基板のノッチ位置は通常の｛１１０｝方向であるが、フォトリソグラフィー工程時にノッチ位置を本来の位置から１°および４５°傾けて実施した。図３（ｂ）にノッチ位置を４５°傾けてＦｉｎ構造部（Ｌ／Ｓパターン）を形成した場合のシリコン基板１０、ノッチ１１、及びＬ／Ｓの関係の模式図を示す。

フォトレジストとしてネガレジストを選択し、１．２μｍＬ／Ｓパターンをウェーハ面内へ形成した。このレジスト付きウェーハを、実施例１と同条件でドライエッチングにてエッチングし、硫酸過酸化水素混合液にてレジストを除去後、ＲＣＡ洗浄を実施した。これらのウェーハに加速電圧（加速エネルギー）４５０ｋｅＶで、ドーズ量を１Ｅ１５ａｔｏｍｓ／ｃｍ^２としてＡｓをＬ／Ｓの直上と左右の３方向から打ちこんだ。

このようにしてＦｉｎ構造を作製したウェーハをアニールし、回復状況を断面ＴＥＭで観察した。アニールにはＲＴＡを使用し、アニール温度はアモルファスが再結晶化する際に欠陥が残留しやすい１２００℃とした。アニールの雰囲気はＮ_２とした。アニール時間はＦｉｎ構造部のアモルファスシリコンが単結晶化するのに十分な時間として１０ｓｅｃとした。その結果のＴＥＭ写真を図６に示す。図６は、ノッチ位置を４５°傾けた場合のＴＥＭ写真である。この場合も、Ｆｉｎ構造部の先端には欠陥が導入されていなかった。

（比較例１）
抵抗率１０Ω・ｃｍのボロンをドープした直径２００ｍｍのシリコン基板を材料として、これにフォトレジストを塗布し、フォトリソグラフィー工程を行った。このときのノッチ位置は｛１１０｝方向で、Ｌ／Ｓは図７に示すように、そのまま｛１１０｝方向に形成した。フォトレジストはネガレジストを使用し、１．２μｍＬ／Ｓパターンをウェーハ面内へ形成した。このレジスト付きウェーハをドライエッチングにてエッチングし、硫酸過酸化水素混合液にてレジストを除去後、ＲＣＡ洗浄を実施した。このときのドライエッチング条件はＨＢｒとＣｌ_２を１：１として、圧力１２００ｍｍＴｏｒｒ、３００Ｗの出力条件とした。これらのウェーハに加速電圧（加速エネルギー）４５０ｋｅＶ、ドーズ量を１Ｅ１５ａｔｏｍｓ／ｃｍ^２としてＡｓをＬ／Ｓの直上と左右の３方向から打ちこんだ。

このようにしてＦｉｎ構造部を作製したウェーハをアニールし回復状況を断面ＴＥＭで観察した。アニール温度はアモルファスシリコンが再結晶化する速度が極めて遅いと考えられるバッチ式熱処理炉による６００℃と、ＲＴＡを使った１２００℃の２つの条件とした。アニールの雰囲気はいずれもＮ_２とした。

図８に回復熱処理温度６００℃で時間を変えてアニールしたときの再結晶化の進行過程のＴＥＭ写真を示す。６００℃、１０分のアニールではＦｉｎ構造部のアモルファスシリコンは完全に再結晶化せず、アモルファス部（ＥＯＲ（Ｅｎｄ−ｏｆ−Ｒａｎｇｅ）欠陥）が残留していることが分かる（図８（ａ）参照）。６００℃、３０分のアニールでは、Ｆｉｎ構造部の先端部に一部アモルファス部が残留している（図８（ｂ）参照）。６００℃、６０分のアニールではＦｉｎ構造部内は単結晶化しアモルファス部は残っていないが、Ｆｉｎ構造部の先端部に欠陥が残留していることが分かる（図８（ｃ）参照）。更に、ＴＥＭサンプルを薄膜化し、高倍率で観察したところ、Ｆｉｎ構造部の先端部に双晶が確認された（図８（ｄ）参照）。面方位による成長方向の違いで、双晶が生じたのではないかと考えられる。

次に、ＲＴＡにて回復熱処理温度を１２００℃として、１０秒のアニールを行った結果を図９に示す。高温になることで、Ｆｉｎ構造部の先端部の欠陥量は６００℃の場合より少なくなったが、このような高温であっても、イオン注入により導入された欠陥が残留することが分かった。

以上のように、Ｆｉｎ構造部が延在する方向と半導体シリコン基板の｛１１０｝方向とが異なる場合は、回復熱処理後のＦｉｎ構造部にはイオン注入による欠陥は観察されなかった。これに対して、Ｆｉｎ構造部が延在する方向とシリコン基板の｛１１０｝方向とが同じ場合には、回復熱処理を十分実施してもＦｉｎ構造部の先端部のイオン注入による欠陥をなくすことはできなかった。

また、本発明の半導体装置の評価方法により、微細化した最先端プロセスを用いなくとも、Ｆｉｎ構造部のイオン注入による欠陥やアモルファス化したシリコンの再結晶化を簡便に評価することができた。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

１０…シリコン基板、 １１…ノッチ。

Claims (3)

1. 半導体シリコン基板上に、上に凸形状を有するＦｉｎ構造部を形成し、該Ｆｉｎ構造部にイオン注入を行った後、前記半導体シリコン基板に回復熱処理を行い、前記Ｆｉｎ構造部のシリコンを再結晶化して、前記Ｆｉｎ構造部のイオン注入による欠陥を評価する方法であって、
   前記Ｆｉｎ構造部は少なくとも一方向に延在し、該Ｆｉｎ構造部が延在する方向と前記半導体シリコン基板の｛１１０｝方向とが異なる方向となるように前記Ｆｉｎ構造部を形成し、
   前記回復熱処理を時間を変えて実施し、前記Ｆｉｎ構造部の前記延在する方向に垂直方向の断面をＴＥＭで観察することにより、前記再結晶化の進行過程でのイオン注入による欠陥の評価を行うことを特徴とする半導体装置の評価方法。
2. 前記回復熱処理を抵抗加熱式のバッチ式熱処理炉を用いた場合は熱処理温度を５５０℃以上６５０℃以下の温度範囲で行うことを特徴とする請求項１に記載の半導体装置の評価方法。
3. 前記回復熱処理をＲＴＡ熱処理炉を用いた場合は熱処理温度を８００℃以上１２００℃以下の温度範囲で行うことを特徴とする請求項１に記載の半導体装置の評価方法。

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