WO2017155284A1 - 반도체 소자, 표시패널 및 표시패널 제조방법 - Google Patents

반도체 소자, 표시패널 및 표시패널 제조방법 Download PDF

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    • H10H29/142—Two-dimensional arrangements, e.g. asymmetric LED layout

Definitions

  • the embodiment relates to a semiconductor device.
  • the embodiment also relates to a display panel and a display device including the semiconductor device.
  • the embodiment relates to a method for manufacturing a display panel including a semiconductor device.
  • LEDs Light emitting diodes
  • the light emitting device can emit light with high efficiency at low voltage, and is excellent in energy saving effect.
  • the light emitting device has been applied to various devices such as a light source, an electronic board, a display, and a home appliance of a liquid crystal display.
  • Such semiconductor devices may include light emitting devices, laser diodes, quantum dot devices, and the like.
  • a technology related to a micro-semiconductor device display device in which semiconductor devices such as light emitting devices are formed small in tens or hundreds of micrometers, the semiconductor devices are arranged as pixels of a display device, and each semiconductor device is driven to display an image. Is being studied.
  • the micro-semiconductor display device has advantages of better visibility and lower power consumption than conventional liquid crystal display devices or organic light emitting display devices. While improving the characteristics of the micro-semiconductor device display device, research is being conducted on ways to realize high resolution in a large display device, increase manufacturing yield, and reduce cost.
  • the embodiment can provide a semiconductor device, a display panel, and a display device including the same, which can improve light extraction efficiency, implement high resolution, increase manufacturing yield, and reduce cost.
  • the embodiment can provide a display panel manufacturing method which can improve light extraction efficiency, implement high resolution, increase manufacturing yield, and reduce cost.
  • a semiconductor device may include a light emitting structure including a p-type semiconductor layer, an active layer disposed below the p-type semiconductor layer, and an n-type semiconductor layer disposed below the active layer; Protective layers disposed on side and top surfaces of the light emitting structure; A p-type contact layer disposed on the p-type semiconductor layer; An n-type contact layer disposed below the n-type semiconductor layer; Wherein the width of the bottom surface of the n-type semiconductor layer is greater than the width of the bottom surface of the p-type semiconductor layer, and the width of the top surface of the n-type contact layer is the top of the n-type semiconductor layer. It is provided larger than the width of the surface, the angle formed between the lower surface of the n-type semiconductor layer and the side of the light emitting structure may be 30 degrees to 80 degrees.
  • a display panel may include a substrate; A semiconductor device disposed on the substrate, the semiconductor device including a p-type semiconductor layer, an active layer disposed below the p-type semiconductor layer, and an n-type semiconductor layer disposed below the active layer; Protective layers disposed on side and top surfaces of the light emitting structure; A p-type contact layer disposed on the p-type semiconductor layer; An n-type contact layer disposed below the n-type semiconductor layer; Wherein the width of the bottom surface of the n-type semiconductor layer is greater than the width of the bottom surface of the p-type semiconductor layer, and the width of the top surface of the n-type contact layer is the top of the n-type semiconductor layer. It is provided larger than the width of the surface, the angle formed between the lower surface of the n-type semiconductor layer and the side of the light emitting structure may be 30 degrees to 80 degrees.
  • a display panel manufacturing method may include forming a semiconductor layer on a growth substrate, the semiconductor layer including an n-type semiconductor layer, an active layer formed on the n-type semiconductor layer, and a p-type semiconductor layer formed on the active layer; Exposing the n-type semiconductor layer between the plurality of light emitting structures by performing an isolation process of separating the semiconductor layers into a plurality of light emitting structures; Forming protective layers on side and top surfaces of the separated plurality of light emitting structures; Forming a p-type contact layer in contact with the p-type semiconductor layer of the plurality of light emitting structures; Forming a sacrificial layer between side surfaces of the plurality of light emitting structures and on the p-type contact layer; Attaching a first temporary substrate on the sacrificial layer by using a bonding layer and separating the growth substrate; Etching the n-type semiconductor layer provided between the plurality of light emitting structures and exposing the sacrificial layer disposed between the plurality of light emitting structures
  • the semiconductor device the display panel, and the display device including the same, the light extraction efficiency is improved, high resolution is realized, manufacturing yield is increased, and cost is reduced.
  • the light extraction efficiency is improved, high resolution is realized, manufacturing yield is increased, and cost is reduced.
  • the display panel manufacturing method by manufacturing a semiconductor device in the form of a chip scale package, and forming a display panel using a transfer process of the semiconductor device in the chip scale package form, it is possible to increase the production yield and reduce cost There is an advantage.
  • FIG. 1 illustrates a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a disposition relationship between an active layer and a p-type contact layer applied to a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 3 is a diagram illustrating another example of a semiconductor device in accordance with an embodiment of the present invention.
  • FIG. 4 is a diagram illustrating still another example of a semiconductor device according to an embodiment of the present invention.
  • 5 to 17 illustrate a method of manufacturing a display panel according to an exemplary embodiment of the present invention.
  • FIG. 18 is a diagram illustrating a display device according to an exemplary embodiment of the present invention.
  • each layer (region), region, pattern, or structure is “on” or “under” the substrate, each layer (film), region, pad, or pattern.
  • “up” and “under” include both “directly” or “indirectly” formed through another layer. do.
  • the criteria for up / down or down / down each layer will be described with reference to the drawings.
  • FIG. 1 illustrates a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device may include a light emitting structure 10, as shown in FIG. 1.
  • the light emitting structure 10 may include a p-type semiconductor layer 11, an active layer 12, and an n-type semiconductor layer 13.
  • the active layer 12 may be disposed under the p-type semiconductor layer 11.
  • the n-type semiconductor layer 13 may be disposed under the active layer 12.
  • the light emitting structure 10 may have a wavelength band of light generated according to a material forming the active layer 12. The selection of the materials constituting the p-type semiconductor layer 11 and the n-type semiconductor layer 13 may vary according to the materials constituting the active layer 12.
  • the light emitting structure 10 may be implemented with a compound semiconductor.
  • the light emitting structure 10 may be implemented as, for example, a group II-VI or group III-V compound semiconductor.
  • the light emitting structure 10 may include at least two elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). Can be.
  • the active layer 12 In the active layer 12, electrons injected through the n-type semiconductor layer 13 and holes injected through the p-type semiconductor layer 11 meet each other, and an energy band according to a material forming the active layer 12 ( The layer emits light due to the band gap difference of energy band.
  • the active layer 12 may be formed of any one of a single well structure, a multiple well structure, a quantum dot structure, or a quantum line structure.
  • the active layer 12 may be implemented with a compound semiconductor.
  • the active layer 12 may be implemented as, for example, a group II-VI or group III-V compound semiconductor.
  • the active layer 12 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ of example It can be implemented with a semiconductor material having a composition formula of ⁇ y ⁇ 1, 0 ⁇ ⁇ x + y ⁇ ⁇ 1).
  • the active layer 12 may be implemented by stacking a plurality of well layers and a plurality of barrier layers.
  • the active layer 12 when the light of the red wavelength band is generated in the active layer 12, the active layer 12 is (Al x Ga 1 -x ) y In 1 - y P (0 ⁇ x ⁇ 1, 0 ⁇ It can be implemented with a semiconductor material having a composition formula of ⁇ y ⁇ ⁇ 1).
  • the active layer 12 may be selected from, for example, AlGaInP, AlInP, GaP, GaInP, or the like.
  • the active layer 12 When the active layer 12 is implemented in a multi-well structure, the active layer 12 may be implemented by stacking a plurality of well layers and a plurality of barrier layers.
  • the active layer 12 may be provided to a thickness of 0.3 micrometer or less.
  • the active layer 12 may be provided in a thickness of 0.1 to 0.3 micrometers more specifically.
  • the p-type semiconductor layer 11 may be implemented as a compound semiconductor.
  • the p-type semiconductor layer 11 may be implemented as, for example, a group II-VI compound semiconductor or a group III-V compound semiconductor.
  • the p-type semiconductor layer 11 when the light of a blue wavelength band, green wavelength band, or generated by the active layer 12, the p-type semiconductor layer 11 is for example In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ It can be implemented with a semiconductor material having a composition formula of ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the p-type semiconductor layer 11 is (Al x Ga 1 -x ) y In 1 - y P (0 ⁇ x ⁇ 1, It can be implemented with a semiconductor material having a composition formula of 0 ⁇ y ⁇ 1).
  • the p-type semiconductor layer 11 may be selected from, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like, and Mg, Zn, P-type dopants such as Ca, Sr, and Ba may be doped.
  • the p-type semiconductor layer 11 may be provided to a thickness of 1 micrometer or less.
  • the p-type semiconductor layer 11 may be provided in a thickness of 0.1 to 1 micrometer more specifically.
  • the n-type semiconductor layer 13 may be implemented as a compound semiconductor.
  • the n-type semiconductor layer 13 may be implemented as a group II-VI compound semiconductor or a group III-V compound semiconductor.
  • the n-type semiconductor layer 13 when the light of a blue wavelength band, green wavelength band, or generated by the active layer 12, the n-type semiconductor layer 13 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, It can be implemented with a semiconductor material having a composition formula of 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the n-type semiconductor layer 13 is (Al x Ga 1-x ) y In 1-y P (0 ⁇ x ⁇ 1, It may be implemented with a semiconductor material having a compositional formula of 0 ⁇ y ⁇ 1).
  • the n-type semiconductor layer 13 may have a value of 0.5 in the composition formula, and x may have a value of 0.5 to 0.8.
  • the n-type semiconductor layer 13 may be selected from, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like.
  • n-type dopant such as Sn, Se, Te, or the like may be doped.
  • the n-type semiconductor layer 13 may be provided to a thickness of 3 micrometers or less.
  • the n-type semiconductor layer 13 may be provided in a thickness of 0.1 to 3 micrometers more specifically.
  • the n-type semiconductor layer 13 may be thicker than the thickness of the p-type semiconductor layer 11.
  • the semiconductor device may include the protective layer 15, as shown in FIG. 1.
  • the protective layer 15 may be disposed on the side surface of the light emitting structure 10.
  • the protective layer 15 may be disposed on an upper surface of the light emitting structure 10. A portion of the upper surface of the p-type semiconductor layer 11 may be exposed through the protective layer 15.
  • the semiconductor device may include a p-type contact layer 17, as shown in FIG. 1.
  • the p-type contact layer 17 may be disposed on the light emitting structure 10.
  • the p-type contact layer 17 may be disposed on the p-type semiconductor layer 11.
  • the p-type contact layer 17 may be disposed in contact with an upper surface of the p-type semiconductor layer 11 exposed through the protective layer 15.
  • the semiconductor device may include an n-type contact layer 19, as shown in FIG. 1.
  • the n-type contact layer 19 may be disposed under the light emitting structure 10.
  • the n-type contact layer 19 may be disposed under the n-type semiconductor layer 13.
  • the n-type contact layer 19 may be disposed in contact with the bottom surface of the n-type semiconductor layer 13.
  • the width of the lower surface of the n-type semiconductor layer 13 may be provided larger than the width of the upper surface of the n-type semiconductor layer 13.
  • the width of the lower surface of the active layer 12 may be provided larger than the width of the upper surface of the active layer 12.
  • the width of the lower surface of the p-type semiconductor layer 11 may be provided larger than the width of the upper surface of the p-type semiconductor layer 11.
  • the width of the bottom surface of the n-type semiconductor layer 13 may be provided larger than the width of the bottom surface of the p-type semiconductor layer 11.
  • the width of the upper surface of the n-type semiconductor layer 13 may be provided larger than the width of the lower surface of the p-type semiconductor layer 11.
  • the light emitting structure 10 may be provided in a structure inclined from the lower surface of the light emitting structure 10 toward the upper surface of the light emitting structure (10). .
  • an angle a formed between the lower surface of the light emitting structure 10 and the side surface of the light emitting structure 10 may be provided to 30 degrees to 80 degrees.
  • An inclination angle formed between the lower surface of the light emitting structure 10 and the side surface of the light emitting structure 10 will be described later with reference to a manufacturing process.
  • the angle (a) formed between the lower surface of the light emitting structure 10 and the side surface of the light emitting structure 10 may be provided as a specific example 40 to 60 degrees.
  • An angle a formed between the lower surface of the n-type semiconductor layer 13 and the side surface of the light emitting structure 10 may be provided to 30 degrees to 80 degrees. More specifically, the angle (a) formed between the bottom surface of the n-type semiconductor layer 13 and the side surface of the light emitting structure 10 may be provided to 40 degrees to 60 degrees. An angle a formed between the lower surface of the n-type semiconductor layer 13 and the side surface of the n-type semiconductor layer 13 may be provided to 30 degrees to 80 degrees. More specifically, the angle (a) formed between the bottom surface of the n-type semiconductor layer 13 and the side surface of the n-type semiconductor layer 13 may be provided to 40 degrees to 60 degrees.
  • an angle (a) formed between the lower surface of the n-type semiconductor layer 13 and the side surface of the protective layer 15 may be provided to 30 degrees to 80 degrees. More specifically, the angle (a) formed between the lower surface of the n-type semiconductor layer 13 and the side surface of the protective layer 15 may be provided to 40 degrees to 60 degrees.
  • an angle a formed between the lower surface of the p-type semiconductor layer 11 and the side surface of the protective layer 15 may be provided to 30 degrees to 80 degrees. More specifically, an angle a formed between the lower surface of the p-type semiconductor layer 11 and the side surface of the protective layer 15 may be provided to 40 degrees to 60 degrees. An angle a formed between the bottom surface of the p-type semiconductor layer 11 and the side surface of the p-type semiconductor layer 11 may be provided to 30 degrees to 80 degrees. More specifically, the angle (a) formed between the bottom surface of the p-type semiconductor layer 11 and the side surface of the p-type semiconductor layer 11 may be provided to 40 degrees to 60 degrees.
  • the width of the upper surface of the n-type contact layer 19 may be provided at 70% or more than the width of the lower surface of the n-type semiconductor layer 13. This is to improve the amount of light that is emitted from the active layer 12 is reflected from the n-type contact layer 19 to the upper direction.
  • the width of the upper surface of the n-type contact layer 19 may be provided larger than the width of the upper surface of the n-type semiconductor layer 13.
  • the width of the upper surface of the n-type contact layer 19 may be provided to be equal to the width of the lower surface of the n-type semiconductor layer 13.
  • the width of the n-type contact layer 19 may be provided larger than the width of the p-type contact layer 17.
  • the width of the p-type contact layer 17 may be provided to be smaller than the width of the upper surface of the p-type semiconductor layer 11.
  • the width of the p-type contact layer 17 may be provided smaller than the width of the active layer 12.
  • the area of the p-type contact layer 17 may be provided to be smaller than 70% of the area of the active layer 12.
  • the area of the p-type contact layer is designed to be 80% or more of the active layer area, but in this embodiment, the p-type contact layer is used to improve the amount of light transmitted in the direction of the p-type contact layer 17.
  • the area of (17) is relatively small.
  • the area of the p-type contact layer 17 may be provided as 50% to 70% of the area of the active layer 12.
  • An area of the p-type contact layer 17 is 50% or more than an area of the active layer 12 so that power can be stably provided to the p-type semiconductor layer 11 through the p-type contact layer 17. It can be provided to be.
  • the area of the p-type contact layer 17 may be 70% or less than the area of the active layer 12 in order to improve the amount of light transmitted in the direction of the p-type contact layer 17.
  • the p-type contact layer 17 may include a first region and a second region. The second region of the p-type contact layer 17 may extend from the first region, and the first region and the second region may have different widths, lengths, areas, or shapes.
  • the protective layer 15 may include an insulator.
  • the protective layer 15 may include an oxide, a nitride, or an organic material.
  • at least one of the protective layer 15 may be selected from materials such as SiO 2 , SiN x , and Al 2 O 3 .
  • the protective layer 15 may be provided to a thickness of 1 micrometer or less. More specifically, the protective layer 15 may be provided, for example, in a thickness of 0.1 to 1 micrometer.
  • the p-type contact layer 17 may be formed of a material in ohmic contact with the p-type semiconductor layer 11.
  • the p-type contact layer 17 may include, for example, a transparent conductive oxide.
  • the p-type contact layer 17 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), aluminum zinc oxide (AZO), aluminum gallium zinc oxide (AGZO), indium zinc tin oxide (IZTO), or IAZO (IZO).
  • the p-type contact layer 17 may include at least one material selected from Pt, Ag, Ti.
  • the p-type contact layer 17 may for example be provided with a thickness of 0.5 micrometers or less. For example, more specifically, the p-type contact layer 17 may be provided in a thickness of 0.01 to 0.5 micrometers.
  • the n-type contact layer 19 may include a material in ohmic contact with the n-type semiconductor layer 13.
  • the n-type contact layer 19 may include a reflective material.
  • the n-type contact layer 19 may be provided, for example, in a thickness of 2 micrometers or less.
  • the n-type contact layer 19 may be provided in a thickness of 0.1 to 2 micrometers.
  • the n-type contact layer 19 may include an ohmic contact layer in contact with the n-type semiconductor layer 13, and a reflective layer disposed under the ohmic contact layer.
  • the n-type contact layer 19 may include a region in ohmic contact with the n-type semiconductor layer 13.
  • the n-type contact layer 19 includes at least one selected from Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe / Ni / Au, and the like. It may comprise a single layer or multiple layers.
  • the semiconductor device may further include a bonding layer 21 disposed under the n-type contact layer 19.
  • the bonding layer 21 may be connected to a conductive wire, a pad, or a conductive film for applying power to the n-type contact layer 19 from the outside.
  • the width of the bottom surface of the bonding layer 21 may be provided to be equal to the width of the bottom surface of the n-type contact layer 19.
  • the bonding layer 21 may be omitted, and a conductive wire, a pad, or a conductive film may be directly connected to the n-type contact layer 19.
  • the bonding layer 21 may include at least one selected from materials such as In, InAg, AuIn, and the like.
  • the bonding layer 21 may be provided, for example, in a thickness of 1 to 4 micrometers.
  • the light emitting structure may be provided in an inclined structure in which the width thereof becomes narrower from the lower direction to the upper direction, and the reflectivity is increased by increasing the width or area of the n-type contact layer disposed under the light emitting structure.
  • the semiconductor device described above may be implemented to emit light of various wavelength bands according to the selection of the active layer.
  • the semiconductor device may be implemented as, for example, a micro semiconductor device having a width and a length of 200 micrometers or less.
  • a display panel or a display device configuring one color pixel using a micrometer-sized blue semiconductor device, a green semiconductor device, and a red semiconductor device described above may be implemented.
  • the semiconductor device according to the embodiment may be applied to various fields requiring a light source.
  • the semiconductor device according to the embodiment may be applied to, for example, an electronic board, a large display device, a signage, or the like as a light source for realizing high resolution.
  • FIG. 3 is a diagram illustrating another example of a semiconductor device in accordance with an embodiment of the present invention.
  • the descriptions that overlap with the parts described with reference to FIGS. 1 and 2 may be omitted.
  • the semiconductor device may include a light emitting structure 10, as shown in FIG. 3.
  • the light emitting structure 10 may include a p-type semiconductor layer 11, an active layer 12, and an n-type semiconductor layer 13.
  • the active layer 12 may be disposed under the p-type semiconductor layer 11.
  • the n-type semiconductor layer 13 may be disposed under the active layer 12.
  • the semiconductor device may include a protective layer 15, as shown in FIG. 3.
  • the protective layer 15 may be disposed on the side surface of the light emitting structure 10.
  • the protective layer 15 may be disposed on an upper surface of the light emitting structure 10. A portion of the upper surface of the p-type semiconductor layer 11 may be exposed through the protective layer 15.
  • the semiconductor device may include a p-type contact layer 17, as shown in FIG. 3.
  • the p-type contact layer 17 may be disposed on the light emitting structure 10.
  • the p-type contact layer 17 may be disposed on the p-type semiconductor layer 11.
  • the p-type contact layer 17 may be disposed in contact with an upper surface of the p-type semiconductor layer 11 exposed through the protective layer 15.
  • the semiconductor device may include an n-type contact layer 119, as shown in FIG. 3.
  • the n-type contact layer 119 may be disposed under the light emitting structure 10.
  • the n-type contact layer 119 may be disposed under the n-type semiconductor layer 13.
  • the n-type contact layer 119 may be disposed in contact with the bottom surface of the n-type semiconductor layer 13.
  • the width of the lower surface of the n-type semiconductor layer 13 may be provided larger than the width of the upper surface of the n-type semiconductor layer 13.
  • the width of the lower surface of the active layer 12 may be provided larger than the width of the upper surface of the active layer 12.
  • the width of the lower surface of the p-type semiconductor layer 11 may be provided larger than the width of the upper surface of the p-type semiconductor layer 11.
  • the width of the bottom surface of the n-type semiconductor layer 13 may be provided larger than the width of the bottom surface of the p-type semiconductor layer 11.
  • the width of the upper surface of the n-type semiconductor layer 13 may be provided larger than the width of the lower surface of the p-type semiconductor layer 11.
  • the light emitting structure 10 may be provided in a structure inclined from the lower surface of the light emitting structure 10 toward the upper surface of the light emitting structure (10). .
  • an angle a formed between the lower surface of the light emitting structure 10 and the side surface of the light emitting structure 10 may be provided to 30 degrees to 80 degrees.
  • An inclination angle formed between the lower surface of the light emitting structure 10 and the side surface of the light emitting structure 10 will be described later with reference to a manufacturing process.
  • the angle (a) formed between the lower surface of the light emitting structure 10 and the side surface of the light emitting structure 10 may be provided as a specific example 40 to 60 degrees.
  • An angle a formed between the lower surface of the n-type semiconductor layer 13 and the side surface of the light emitting structure 10 may be provided to 30 degrees to 80 degrees. More specifically, the angle (a) formed between the bottom surface of the n-type semiconductor layer 13 and the side surface of the light emitting structure 10 may be provided to 40 degrees to 60 degrees. An angle a formed between the lower surface of the n-type semiconductor layer 13 and the side surface of the n-type semiconductor layer 13 may be provided to 30 degrees to 80 degrees. More specifically, the angle (a) formed between the bottom surface of the n-type semiconductor layer 13 and the side surface of the n-type semiconductor layer 13 may be provided to 40 degrees to 60 degrees.
  • an angle (a) formed between the lower surface of the n-type semiconductor layer 13 and the side surface of the protective layer 15 may be provided to 30 degrees to 80 degrees. More specifically, the angle (a) formed between the lower surface of the n-type semiconductor layer 13 and the side surface of the protective layer 15 may be provided to 40 degrees to 60 degrees.
  • an angle a formed between the lower surface of the p-type semiconductor layer 11 and the side surface of the protective layer 15 may be provided to 30 degrees to 80 degrees. More specifically, an angle a formed between the lower surface of the p-type semiconductor layer 11 and the side surface of the protective layer 15 may be provided to 40 degrees to 60 degrees. An angle a formed between the bottom surface of the p-type semiconductor layer 11 and the side surface of the p-type semiconductor layer 11 may be provided to 30 degrees to 80 degrees. More specifically, the angle (a) formed between the bottom surface of the p-type semiconductor layer 11 and the side surface of the p-type semiconductor layer 11 may be provided to 40 degrees to 60 degrees.
  • the width of the upper surface of the n-type contact layer 119 may be provided at 70% or more than the width of the lower surface of the n-type semiconductor layer 13. This is to improve the amount of light that is emitted from the active layer 12 is reflected from the n-type contact layer 119 and proceeds upward.
  • the width of the top surface of the n-type contact layer 119 may be provided larger than the width of the top surface of the n-type semiconductor layer 13.
  • the width of the upper surface of the n-type contact layer 119 may be provided larger than the width of the lower surface of the n-type semiconductor layer 13.
  • the width of the upper surface of the n-type contact layer 119 may be equal to the sum of the width of the lower surface of the n-type semiconductor layer 13 and the width of the lower surface of the protective layer 15.
  • the lower surface of the protective layer 15 may be disposed on the upper surface of the n-type contact layer 119.
  • the lower surface of the protective layer 15 may be provided in contact with the upper surface of the n-type contact layer 119. As such, by providing a large width or area of the n-type contact layer 119, it is possible to efficiently reflect the light generated in the active layer 12 in the upper direction of the n-type contact layer 119.
  • the width of the n-type contact layer 119 may be provided larger than the width of the p-type contact layer 17.
  • the width of the p-type contact layer 17 may be provided to be smaller than the width of the upper surface of the p-type semiconductor layer 11.
  • the width of the p-type contact layer 17 may be provided smaller than the width of the active layer 12.
  • the area of the p-type contact layer 17 may be provided to be smaller than 70% of the area of the active layer 12.
  • the area of the p-type contact layer is designed to be 80% or more of the active layer area, but in this embodiment, the p-type contact layer is used to improve the amount of light transmitted in the direction of the p-type contact layer 17.
  • the area of (17) is relatively small.
  • the area of the p-type contact layer 17 may be provided as 50% to 70% of the area of the active layer 12.
  • An area of the p-type contact layer 17 is 50% or more than an area of the active layer 12 so that power can be stably provided to the p-type semiconductor layer 11 through the p-type contact layer 17. It can be provided to be.
  • the area of the p-type contact layer 17 may be 70% or less than the area of the active layer 12 in order to improve the amount of light transmitted in the direction of the p-type contact layer 17.
  • the p-type contact layer 17 may include a first region and a second region. The second region of the p-type contact layer 17 may extend from the first region, and the first region and the second region may have different widths, lengths, areas, or shapes.
  • the protective layer 15 may include an insulator.
  • the protective layer 15 may include an oxide, a nitride, or an organic material.
  • at least one of the protective layer 15 may be selected from materials such as SiO 2 , SiN x , and Al 2 O 3 .
  • the p-type contact layer 17 may be formed of a material in ohmic contact with the p-type semiconductor layer 11.
  • the p-type contact layer 17 may include, for example, a transparent conductive oxide.
  • the p-type contact layer 17 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), aluminum zinc oxide (AZO), aluminum gallium zinc oxide (AGZO), indium zinc tin oxide (IZTO), or IAZO (IZO).
  • Indium Aluminum Zinc Oxide Indium Gallium Zinc Oxide (IGZO), Indium Gallium Tin Oxide (IGTO), Antimony Tin Oxide (ATO), Gallium Zinc Oxide (GZO), IZON (IZO Nitride), ZnO, IrOx, RuOx, NiO It may include at least one material selected from Pt, Ag, Ti.
  • the n-type contact layer 119 may include a material in ohmic contact with the n-type semiconductor layer 13.
  • the n-type contact layer 119 may include a reflective material.
  • the n-type contact layer 119 may include an ohmic contact layer contacting the n-type semiconductor layer 13, and a reflective layer disposed under the ohmic contact layer.
  • the n-type contact layer 119 may include a region in ohmic contact with the n-type semiconductor layer 13.
  • the n-type contact layer 119 includes at least one selected from Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe / Ni / Au, and the like. It may comprise a single layer or multiple layers.
  • the semiconductor device may further include a bonding layer 121 disposed under the n-type contact layer 119.
  • the bonding layer 121 may be connected to a conductive wire, a pad, or a conductive film for applying power to the n-type contact layer 119 from the outside.
  • the width of the bottom surface of the bonding layer 121 may be provided to be equal to the width of the bottom surface of the n-type contact layer 119.
  • the bonding layer 121 may be omitted, and a conductive wire, a pad, or a conductive film may be directly connected to the n-type contact layer 119.
  • the bonding layer 121 may include at least one selected from materials such as In, InAg, AuIn, and the like.
  • the light emitting structure may be provided in an inclined structure in which the width thereof becomes narrower from the lower direction to the upper direction, and the reflectivity is increased by increasing the width or area of the n-type contact layer disposed under the light emitting structure.
  • the semiconductor device described above may be implemented to emit light of various wavelength bands according to the selection of the active layer.
  • the semiconductor device may be implemented as, for example, a micro semiconductor device having a width and a length of 200 micrometers or less.
  • a display panel or a display device configuring one color pixel using a micrometer-sized blue semiconductor device, a green semiconductor device, and a red semiconductor device described above may be implemented.
  • the semiconductor device according to the embodiment may be applied to various fields requiring a light source.
  • the semiconductor device according to the embodiment may be applied to, for example, an electronic board, a large display device, a signage, or the like as a light source for realizing high resolution.
  • FIG. 4 is a diagram illustrating still another example of a semiconductor device according to an embodiment of the present invention.
  • the description of the semiconductor device according to the exemplary embodiment illustrated in FIG. 4 the description of the matters overlapping with those described with reference to FIGS. 1 to 3 may be omitted.
  • the semiconductor device may include a light emitting structure 10, as shown in FIG. 4.
  • the light emitting structure 10 may include a p-type semiconductor layer 11, an active layer 12, and an n-type semiconductor layer 13.
  • the active layer 12 may be disposed under the p-type semiconductor layer 11.
  • the n-type semiconductor layer 13 may be disposed under the active layer 12.
  • the semiconductor device according to the embodiment may include a protective layer 215, as shown in FIG. 4.
  • the protective layer 215 may be disposed on the side surface of the light emitting structure 10.
  • the protective layer 215 may be disposed on an upper surface of the light emitting structure 10. A portion of the upper surface of the p-type semiconductor layer 11 may be exposed through the protective layer 215.
  • the semiconductor device may include a p-type contact layer 17, as shown in FIG. 4.
  • the p-type contact layer 17 may be disposed on the light emitting structure 10.
  • the p-type contact layer 17 may be disposed on the p-type semiconductor layer 11.
  • the p-type contact layer 17 may be in contact with an upper surface of the p-type semiconductor layer 11 exposed through the protective layer 215.
  • the semiconductor device may include an n-type contact layer 219, as shown in FIG. 4.
  • the n-type contact layer 219 may be disposed under the light emitting structure 10.
  • the n-type contact layer 219 may be disposed under the n-type semiconductor layer 13.
  • the n-type contact layer 219 may be in contact with the bottom surface of the n-type semiconductor layer 13.
  • the n-type contact layer 219 may be provided on the side of the n-type semiconductor layer 13. For example, a first region of the n-type contact layer 219 is in contact with a lower surface of the n-type semiconductor layer 13, and a second region of the n-type contact layer 219 is formed of the n-type semiconductor layer ( It may be provided in contact with the side of 13).
  • the width of the lower surface of the n-type semiconductor layer 13 may be provided larger than the width of the upper surface of the n-type semiconductor layer 13.
  • the width of the lower surface of the active layer 12 may be provided larger than the width of the upper surface of the active layer 12.
  • the width of the lower surface of the p-type semiconductor layer 11 may be provided larger than the width of the upper surface of the p-type semiconductor layer 11.
  • the width of the bottom surface of the n-type semiconductor layer 13 may be provided larger than the width of the bottom surface of the p-type semiconductor layer 11.
  • the width of the upper surface of the n-type semiconductor layer 13 may be provided larger than the width of the lower surface of the p-type semiconductor layer 11.
  • the light emitting structure 10 may be provided in an inclined structure from the lower surface of the light emitting structure 10 toward the upper surface of the light emitting structure 10.
  • an angle a formed between the lower surface of the light emitting structure 10 and the side surface of the light emitting structure 10 may be provided to 30 degrees to 80 degrees.
  • An inclination angle formed between the lower surface of the light emitting structure 10 and the side surface of the light emitting structure 10 will be described later with reference to a manufacturing process.
  • the angle (a) formed between the lower surface of the light emitting structure 10 and the side surface of the light emitting structure 10 may be provided as a specific example 40 to 60 degrees.
  • An angle a formed between the lower surface of the n-type semiconductor layer 13 and the side surface of the light emitting structure 10 may be provided to 30 degrees to 80 degrees. More specifically, the angle (a) formed between the bottom surface of the n-type semiconductor layer 13 and the side surface of the light emitting structure 10 may be provided to 40 degrees to 60 degrees. An angle a formed between the lower surface of the n-type semiconductor layer 13 and the side surface of the n-type semiconductor layer 13 may be provided to 30 degrees to 80 degrees. More specifically, the angle (a) formed between the bottom surface of the n-type semiconductor layer 13 and the side surface of the n-type semiconductor layer 13 may be provided to 40 degrees to 60 degrees.
  • an angle a formed between the lower surface of the n-type semiconductor layer 13 and the side surface of the protective layer 215 may be provided to 30 degrees to 80 degrees. More specifically, the angle (a) formed between the lower surface of the n-type semiconductor layer 13 and the side surface of the protective layer 215 may be provided to 40 degrees to 60 degrees.
  • an angle a formed between the lower surface of the p-type semiconductor layer 11 and the side surface of the protective layer 215 may be provided to 30 degrees to 80 degrees. More specifically, the angle (a) formed between the lower surface of the p-type semiconductor layer 11 and the side surface of the protective layer 215 may be provided to 40 degrees to 60 degrees. An angle a formed between the bottom surface of the p-type semiconductor layer 11 and the side surface of the p-type semiconductor layer 11 may be provided to 30 degrees to 80 degrees. More specifically, the angle (a) formed between the bottom surface of the p-type semiconductor layer 11 and the side surface of the p-type semiconductor layer 11 may be provided to 40 degrees to 60 degrees.
  • the width of the upper surface of the n-type contact layer 219 may be provided at 70% or more than the width of the lower surface of the n-type semiconductor layer 13. This is to improve the amount of light that is emitted from the active layer 12 is reflected from the n-type contact layer 219 and proceeds upward.
  • the width of the upper surface of the n-type contact layer 219 may be provided larger than the width of the upper surface of the n-type semiconductor layer 13.
  • the width of the upper surface of the n-type contact layer 219 may be provided larger than the width of the lower surface of the n-type semiconductor layer 13.
  • the width of the upper surface of the n-type contact layer 219 may be provided to be equal to the sum of the width of the lower surface of the n-type semiconductor layer 13 and the width of the lower surface of the protective layer 215.
  • the lower surface of the protective layer 215 may be disposed on the upper surface of the n-type contact layer 219.
  • the lower surface of the protective layer 215 may be provided in contact with the upper surface of the n-type contact layer 219.
  • the width of the n-type contact layer 219 may be provided larger than the width of the p-type contact layer 17.
  • the width of the p-type contact layer 17 may be provided to be smaller than the width of the upper surface of the p-type semiconductor layer 11.
  • the width of the p-type contact layer 17 may be provided smaller than the width of the active layer 12.
  • the area of the p-type contact layer 17 may be provided to be smaller than 70% of the area of the active layer 12.
  • the area of the p-type contact layer is designed to be 80% or more of the active layer area, but in this embodiment, the p-type contact layer is used to improve the amount of light transmitted in the direction of the p-type contact layer 17.
  • the area of (17) is relatively small.
  • the area of the p-type contact layer 17 may be provided as 50% to 70% of the area of the active layer 12.
  • An area of the p-type contact layer 17 is 50% or more than an area of the active layer 12 so that power can be stably provided to the p-type semiconductor layer 11 through the p-type contact layer 17. It can be provided to be.
  • the area of the p-type contact layer 17 may be 70% or less than the area of the active layer 12 in order to improve the amount of light transmitted in the direction of the p-type contact layer 17.
  • the p-type contact layer 17 may include a first region and a second region. The second region of the p-type contact layer 17 may extend from the first region, and the first region and the second region may have different widths, lengths, areas, or shapes.
  • the protective layer 215 may include an insulator.
  • the protective layer 215 may include an oxide, a nitride, or an organic material.
  • at least one of the protective layer 215 may be selected from materials such as SiO 2 , SiN x , and Al 2 O 3 .
  • the p-type contact layer 17 may be formed of a material in ohmic contact with the p-type semiconductor layer 11.
  • the p-type contact layer 17 may include, for example, a transparent conductive oxide.
  • the p-type contact layer 17 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), aluminum zinc oxide (AZO), aluminum gallium zinc oxide (AGZO), indium zinc tin oxide (IZTO), or IAZO (IZO).
  • Indium Aluminum Zinc Oxide Indium Gallium Zinc Oxide (IGZO), Indium Gallium Tin Oxide (IGTO), Antimony Tin Oxide (ATO), Gallium Zinc Oxide (GZO), IZON (IZO Nitride), ZnO, IrOx, RuOx, NiO It may include at least one material selected from Pt, Ag, Ti.
  • the n-type contact layer 219 may include a material in ohmic contact with the n-type semiconductor layer 13.
  • the n-type contact layer 219 may include a reflective material.
  • the n-type contact layer 219 may include an ohmic contact layer contacting the n-type semiconductor layer 13 and a reflective layer disposed under the ohmic contact layer.
  • the n-type contact layer 219 may include a region in ohmic contact with the n-type semiconductor layer 13.
  • the n-type contact layer 219 includes at least one selected from Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe / Ni / Au, and the like. It may comprise a single layer or multiple layers.
  • the semiconductor device may further include a bonding layer 221 disposed under the n-type contact layer 219.
  • the bonding layer 221 may be connected to a conductive wire, a pad, or a conductive film for applying power to the n-type contact layer 219 from the outside.
  • the width of the bottom surface of the bonding layer 221 may be provided larger than the width of the bottom surface of the n-type contact layer 219.
  • the first region of the bonding layer 221 contacts the bottom surface of the n-type contact layer 219, and the second region of the bonding layer 221 contacts the side surface of the n-type contact layer 219. Can be provided.
  • an upper surface of the second region of the bonding layer 221 may be higher than a lower surface of the n-type semiconductor layer 13.
  • the bonding layer 221 may be omitted, and a conductive wire, a pad, or a conductive film may be directly connected to the n-type contact layer 219.
  • the bonding layer 221 may include at least one selected from materials such as In, InAg, AuIn, and the like.
  • the light emitting structure may be provided in an inclined structure in which the width thereof becomes narrower from the lower direction to the upper direction, and the reflectivity is increased by increasing the width or area of the n-type contact layer disposed under the light emitting structure.
  • the semiconductor device described above may be implemented to emit light of various wavelength bands according to the selection of the active layer.
  • the semiconductor device may be implemented as, for example, a micro semiconductor device having a width and a length of 200 micrometers or less.
  • a display panel or a display device configuring one color pixel using a micrometer-sized blue semiconductor device, a green semiconductor device, and a red semiconductor device described above may be implemented.
  • the semiconductor device according to the embodiment may be applied to various fields requiring a light source.
  • the semiconductor device according to the embodiment may be applied to, for example, an electronic board, a large display device, a signage, or the like as a light source for realizing high resolution.
  • FIGS. 5 through 17 illustrate a method of manufacturing a display panel according to an exemplary embodiment of the present invention.
  • an n-type semiconductor layer 51 on the growth substrate 50 first, an n-type semiconductor layer 51 on the growth substrate 50.
  • a semiconductor layer including the active layer 52 and the p-type semiconductor layer 53 may be formed.
  • the n-type semiconductor layer 51 may be grown on the growth substrate 50.
  • a buffer layer may be formed on the growth substrate 50, and the n-type semiconductor layer 51 may be grown on the buffer layer.
  • the active layer 52 may be grown on the n-type semiconductor layer 51, and the p-type semiconductor layer 53 may be grown on the active layer 52.
  • the semiconductor layer may be a plurality of light emitting structures separated through an isolation process.
  • the semiconductor layer may be implemented with a compound semiconductor.
  • the semiconductor layer may be implemented by, for example, a group II-VI or group III-V compound semiconductor.
  • the semiconductor layer may include at least two elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). .
  • the growth substrate 50 may include, for example, at least one of sapphire substrate (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge.
  • the light emitting structure may have a wavelength band of light generated according to a material constituting the active layer 52.
  • the selection of the materials constituting the p-type semiconductor layer 53 and the n-type semiconductor layer 51 may vary according to the materials constituting the active layer 52.
  • the active layer 52 may be implemented with a compound semiconductor.
  • the active layer 52 may be implemented as, for example, a group II-VI or group III-V compound semiconductor. If the light of the blue wavelength band or green wavelength band generated from the active layer 52, the active layer 52 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ of example It can be implemented with a semiconductor material having a composition formula of ⁇ y ⁇ 1, 0 ⁇ ⁇ x + y ⁇ ⁇ 1).
  • the active layer 52 when the light of the red wavelength band is generated in the active layer 52, the active layer 52 is (Al x Ga 1 -x ) y In 1 - y P (0 ⁇ x ⁇ 1, 0 ⁇ It can be implemented with a semiconductor material having a composition formula of ⁇ y ⁇ ⁇ 1).
  • the active layer 52 may be selected from, for example, AlGaInP, AlInP, GaP, GaInP, or the like.
  • the active layer 52 When the active layer 52 is implemented in a multi-well structure, the active layer 52 may be implemented by stacking a plurality of well layers and a plurality of barrier layers.
  • the active layer 52 may be provided, for example, in a thickness of 0.3 micrometer or less.
  • the active layer 52 may be provided in a thickness of 0.1 to 0.3 micrometers more specifically.
  • the p-type semiconductor layer 53 may be implemented as a compound semiconductor.
  • the p-type semiconductor layer 53 may be implemented by, for example, a group II-VI compound semiconductor or a group III-V compound semiconductor.
  • the p-type semiconductor layer 53 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ of example It can be implemented with a semiconductor material having a composition formula of ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the p-type semiconductor layer 53 is (Al x Ga 1 -x ) y In 1 - y P (0 ⁇ x ⁇ 1, It can be implemented with a semiconductor material having a composition formula of 0 ⁇ y ⁇ 1).
  • the p-type semiconductor layer 53 may be selected from, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like.
  • P-type dopants such as Ca, Sr, and Ba may be doped.
  • the p-type semiconductor layer 53 may be provided to a thickness of 1 micrometer or less.
  • the p-type semiconductor layer 53 may be provided in a thickness of 0.1 to 1 micrometers more specifically.
  • the n-type semiconductor layer 51 may be implemented as a compound semiconductor.
  • the n-type semiconductor layer 51 may be implemented as a group II-VI compound semiconductor or a group III-V compound semiconductor.
  • the n-type semiconductor layer 51 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, It can be implemented with a semiconductor material having a composition formula of 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the n-type semiconductor layer 51 is (Al x Ga 1-x ) y In 1-y P (0 ⁇ x ⁇ 1, It may be implemented with a semiconductor material having a compositional formula of 0 ⁇ y ⁇ 1).
  • the n-type semiconductor layer 51 may have a value of 0.5 in the composition formula, and x may have a value of 0.5 to 0.8.
  • the n-type semiconductor layer 51 may be selected from, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like.
  • n-type dopant such as Sn, Se, Te, or the like may be doped.
  • the n-type semiconductor layer 51 may be provided to a thickness of 3 micrometers or less.
  • the n-type semiconductor layer 51 may be provided in a thickness of 0.1 to 3 micrometers more specifically.
  • the thickness of the n-type semiconductor layer 51 may be provided thicker than the thickness of the p-type semiconductor layer 53.
  • an isolation process for separating the semiconductor layer into a plurality of light emitting structures may be performed, and the n-type semiconductor layer 51 may be exposed between the plurality of light emitting structures.
  • the p-type semiconductor layer 53 and the active layer 52 may be etched by the isolation process, and a portion of the n-type semiconductor layer 51 may be exposed.
  • Lower regions of the n-type semiconductor layer 51 forming a plurality of light emitting structures may be connected to each other.
  • the isolation process may be formed to provide a spacing of 3 micrometers or more between the plurality of light emitting structures.
  • the isolation process may be provided in an inclined structure in which the width thereof becomes narrower from the lower surface of the light emitting structure toward the upper surface of the light emitting structure.
  • An angle formed between the lower surface of the light emitting structure and the side surface of the light emitting structure may be provided at an acute angle.
  • an angle formed between the lower surface of the light emitting structure and the side surface of the light emitting structure may be provided to 30 degrees to 80 degrees.
  • An angle formed between the lower surface of the light emitting structure and the side surface of the light emitting structure may be provided as a specific example 40 to 60 degrees.
  • a protective layer 54 may be formed on side surfaces and upper surfaces of the separated plurality of light emitting structures.
  • the upper surface of the p-type semiconductor layer 53 may be exposed by the protective layer 54.
  • the protective layer 54 may be provided to prevent arching between neighboring light emitting structures.
  • the protective layer 54 may include an insulator.
  • the protective layer 54 may include an oxide, a nitride, or an organic material.
  • at least one of the protective layer 54 may be selected from materials such as SiO 2 , SiN x , and Al 2 O 3 .
  • the protective layer 54 may be provided to a thickness of 1 micrometer or less. More specifically, the protective layer 54 may be provided, for example, in a thickness of 0.1 to 1 micrometer.
  • a p-type contact layer 55 may be formed in contact with the p-type semiconductor layer 53 of the plurality of light emitting structures.
  • the p-type contact layer 55 may be disposed on the p-type semiconductor layer 53.
  • the p-type contact layer 55 may be disposed in contact with an upper surface of the p-type semiconductor layer 53 exposed through the protective layer 54.
  • the width of the p-type contact layer 55 may be provided smaller than the width of the upper surface of the p-type semiconductor layer 53.
  • the width of the p-type contact layer 55 may be provided smaller than the width of the active layer 52.
  • the area of the p-type contact layer 55 may be provided to be smaller than 70% of the area of the active layer 52.
  • the area of the p-type contact layer is designed to be 80% or more of the active layer area, but in the present embodiment, when applied to the display panel, the amount of light transmitted in the direction of the p-type contact layer 55 is determined. In order to improve, the area of the p-type contact layer 55 is relatively small.
  • an area of the p-type contact layer 55 may be provided as 50% to 70% of the area of the active layer 52.
  • An area of the p-type contact layer 55 is 50% or more than an area of the active layer 52 so that power can be stably provided to the p-type semiconductor layer 53 through the p-type contact layer 55. It can be provided to be.
  • the area of the p-type contact layer 55 may be 70% or less than the area of the active layer 52 in order to improve the amount of light transmitted in the direction of the p-type contact layer 55. .
  • the p-type contact layer 55 may be formed of a material in ohmic contact with the p-type semiconductor layer 53.
  • the p-type contact layer 55 may include, for example, a transparent conductive oxide.
  • the p-type contact layer 55 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), aluminum zinc oxide (AZO), aluminum gallium zinc oxide (AGZO), indium zinc tin oxide (IZTO), or IAZO (IZO).
  • the p-type contact layer 55 may be provided, for example, in a thickness of 0.5 micrometers or less. For example, more specifically, the p-type contact layer 55 may be provided in a thickness of 0.01 to 0.5 micrometers.
  • a sacrificial layer 56 may be formed between side surfaces of the plurality of light emitting structures and on the p-type contact layer 55.
  • the first temporary substrate 58 may be attached to the sacrificial layer 56 using the adhesive layer 57, and the growth substrate 50 may be separated.
  • the sacrificial layer 56 is provided to remove the first temporary substrate 58 later and may include at least one of materials such as GaN, ZnO, and ITO.
  • the sacrificial layer 56 may include a material decomposed by laser irradiation.
  • the adhesive layer 57 may include, for example, an organic material.
  • the growth substrate 50 may be separated by, for example, a laser lift off process. In addition, the growth substrate 50 may be separated through a chemical lift off, etching, or polishing process.
  • the n-type semiconductor layer 51 provided between the plurality of light emitting structures may be etched and the sacrificial layer 56 disposed between the plurality of light emitting structures may be exposed. That is, the n-type semiconductor layer 51 connected to the upper portion of the semiconductor layer is etched to allow the plurality of light emitting structures to be spaced apart from each other. Accordingly, the top surface of the sacrificial layer 56 may be exposed between the plurality of light emitting structures.
  • an n-type contact layer 59 in contact with an upper surface of the n-type semiconductor layer 51 may be formed.
  • the width of the bottom surface of the n-type contact layer 59 may be provided at 70% or more than the width of the bottom surface of the n-type semiconductor layer 51. This is to improve the amount of light emitted by the light emitted from the active layer 52 reflected by the n-type contact layer 59.
  • the width of the bottom surface of the n-type contact layer 59 may be provided larger than the width of the bottom surface of the n-type semiconductor layer 51.
  • the width of the lower surface of the n-type contact layer 59 may be provided larger than the width of the upper surface of the n-type semiconductor layer 51.
  • the width of the lower surface of the n-type contact layer 59 may be equal to the sum of the width of the upper surface of the n-type semiconductor layer 51 and the width of the upper surface of the protective layer 54.
  • the n-type contact layer 59 may include a material in ohmic contact with the n-type semiconductor layer 51.
  • the n-type contact layer 59 may include a reflective material.
  • the n-type contact layer 59 may be provided, for example, in a thickness of 2 micrometers or less.
  • the n-type contact layer 59 may be provided in a thickness of 0.1 to 2 micrometers.
  • the n-type contact layer 59 may include an ohmic contact layer contacting the n-type semiconductor layer 51, and a reflective layer disposed on the ohmic contact layer.
  • the n-type contact layer 59 may include a region in ohmic contact with the n-type semiconductor layer 51.
  • the n-type contact layer 59 includes at least one selected from Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe / Ni / Au, and the like. It may comprise a single layer or multiple layers.
  • the shape and arrangement of the n-type contact layer 59 illustrated in FIG. 11 correspond to the semiconductor device described with reference to FIG. 3, and correspond to the semiconductor device described with reference to FIGS. 1 and 4.
  • the manufacturing process may be modified and applied.
  • the bonding layers 21, 121, and 221 described with reference to FIGS. 1, 3, and 4 are not illustrated in FIG. 11, the bonding layers 21, 121, and 221 are n-type contact layers 59. It may be further formed on).
  • the sacrificial layer 56 disposed between the plurality of light emitting structures may be removed and the adhesive layer 57 may be exposed.
  • the n-type semiconductor layer 51, the active layer 52, the p-type semiconductor layer 53, the protective layer disposed on the side and the upper surface of the light emitting structure (each) 54), the p-type contact layer 55 disposed on the upper surface of the light emitting structure, and the n-type contact layer 59 disposed below the light emitting structure may be referred to as a semiconductor device as a whole.
  • a plurality of semiconductor devices may be disposed on the adhesive layer 57 at predetermined intervals. According to the embodiment, a semiconductor device in the form of a chip scale package can be manufactured through such a manufacturing process.
  • a portion of the plurality of light emitting structures may be separated from the first temporary substrate 58 and arranged on the second temporary substrate 62 at predetermined intervals. That is, the semiconductor device including the light emitting structure may be separated from the first temporary substrate 58 and arranged on the second temporary substrate 62 at small intervals.
  • a pickup substrate 60 may be disposed on the first temporary substrate 58 on which a plurality of semiconductor elements in a chip scale package form are arranged.
  • the pickup substrate 60 may be provided with a pickup protrusion 60a.
  • the pickup substrate 60 may include a plurality of pickup protrusions 60a.
  • the pick-up protrusion 60a may be arranged on the pick-up substrate 60 at predetermined intervals, and may be provided to be disposed on a semiconductor element to be picked up from among a plurality of semiconductor elements arranged on the first temporary substrate 58. have.
  • a first resin layer 61 may be provided on the pickup substrate 60 and the pickup protrusion 60a.
  • the first resin layer 61 may provide an adhesive force between the pickup protrusion 60a and the semiconductor element to be picked up.
  • the corresponding semiconductor elements arranged on the first temporary substrate 58 are provided to the plurality of pickup protrusions 50a. 1 is attached to the resin layer 61 can be separated from the first temporary substrate 58.
  • the first resin layer 61 may include an adhesive material exhibiting a change in adhesion force by heat or irradiation of a specific wavelength band light.
  • a change in adhesive force may occur due to a change in temperature of the first resin layer 61, and the adhesive force of the first resin layer 61 may be lowered in an environment of a specific temperature or more.
  • the first resin layer 61 may be below a specific temperature so that the adhesive force may be improved and the desired semiconductor element may be picked up.
  • the first resin layer 61 is above a certain temperature to weaken the adhesive force, and the semiconductor element is transferred from the pickup substrate 60 to the second temporary substrate 62. It can be easily moved to be arranged.
  • the first resin layer 61 may be changed in the adhesion force by irradiation of light of a specific wavelength band, the adhesion of the first resin layer 61 may be lowered by irradiation of light of a specific wavelength band. have.
  • the first resin layer 61 may be prevented from being irradiated with light of a specific wavelength band to improve adhesion and pick up a desired semiconductor device.
  • light of a specific wavelength band is irradiated onto the first resin layer 61 so as to weaken the adhesive force, and the semiconductor device is connected to the second temporary substrate from the pickup substrate 60. It can be made to be easily moved and disposed at (62).
  • the first resin layer 61 may include an adhesive material whose adhesive force is changed by light irradiation in an ultraviolet wavelength region.
  • the pick-up and arrangement are greatly influenced according to the surface state of the semiconductor element to be picked up.
  • some semiconductor devices may be separated from the vacuum chuck or the electrostatic chuck.
  • the semiconductor device needs to be picked up and disposed through a separate process for the region in which the separated semiconductor devices are to be aligned.
  • wear may occur on the head of the vacuum chuck or the electrostatic chuck, which may cause a problem of picking up the semiconductor device normally.
  • the semiconductor device since the semiconductor device is picked up using the elastic and adhesive resin layer, the semiconductor device can be accurately picked up regardless of the surface state of the semiconductor device. There is an advantage in that the semiconductor device can be accurately placed in the desired place by adjusting the adhesive force.
  • a plurality of semiconductor devices separated from the first temporary substrate 58 may be arranged and provided on the second temporary substrate 62.
  • a second resin layer 63 may be provided on the second temporary substrate 62, and a plurality of semiconductor elements may be arranged on the second resin layer 63.
  • a semiconductor device manufactured and picked up through a similar process as described with reference to FIGS. 5 through 13 may be further aligned and disposed on the second temporary substrate 62.
  • a plurality of semiconductor devices having different characteristics may be arranged in the second temporary substrate 62.
  • the plurality of semiconductor devices may have different emission wavelength bands, or may have different directivity angle characteristics, different luminance characteristics, or the like.
  • FIG. 15 illustrates a case where the blue semiconductor elements B1 and B2, the green semiconductor elements G1 and G2, and the red semiconductor elements R1 and R2 are arranged in alignment.
  • the blue semiconductor devices B1 and B2 may be manufactured and picked up and aligned with the second temporary substrate 62 through a similar process described with reference to FIGS. 5 to 13.
  • the green semiconductor devices G1 and G2 may be manufactured and picked up and aligned with the second temporary substrate 62 through a similar process described with reference to FIGS. 5 to 13.
  • the red semiconductor devices R1 and R2 may be manufactured and picked up and aligned with the second temporary substrate 62 through a similar process described with reference to FIGS. 5 to 13.
  • the semiconductor devices B1, B2, G1, G2, R1, and R2 arranged on the second temporary substrate 62 are collectively disposed on the panel 64. And the second temporary substrate 62 may be removed. Accordingly, the plurality of semiconductor elements B1, B2, G1, G2, R1, and R2 may be arranged in the panel 64. The plurality of semiconductor devices B1, B2, G1, G2, R1, and R2 may be electrically connected to terminals disposed on the panel 64. In addition, the semiconductor elements B1, B2, G1, G2, R1, and R2 may be provided with an anisotropic conductive film ACF 65 between the panels 64.
  • the anisotropic conductive film 65 may provide conductive properties electrically connected in one direction and insulation properties in another direction.
  • the anisotropic conductive film 65 may provide a conductive property electrically connected in a thickness direction, such that the plurality of semiconductor devices B1, B2, G1, G2, R1, and R2 are provided on the panel 64. It may be electrically connected to the terminal and driven.
  • the anisotropic conductive film 65 may provide an insulating property in a direction perpendicular to the thickness direction to prevent the electrical conduction between the plurality of semiconductor devices (B1, B2, G1, G2, R1, R2). .
  • the display panel according to the embodiment may be implemented through such a manufacturing process. Power may be applied to the n-type contact layer 59 of each semiconductor device through the panel 64 of the display panel. In addition, power may be applied to the p-type contact layer 55 through a separate circuit. As such, since the power is applied to the n-type contact layer 59 and the p-type contact layer 55, the degree of light emission of the semiconductor devices disposed on the display panel may be controlled.
  • FIG. 17 is a cross-sectional view of a portion of the display panel.
  • the display panel When viewed from a plane of the display panel, the display panel may be configured to have a predetermined horizontal length and a predetermined vertical length, and pixels suitable for resolution on the plane may be arranged in a horizontal / vertical direction. Can be.
  • the display panel manufacturing process described above may be variously modified and implemented within a range known in the art to which the present invention belongs, depending on the design.
  • an isolation process for the semiconductor layer is performed, and a p-type contact layer may be formed after the protective layer is formed, but after the p-type contact layer is formed.
  • the manufacturing process may be altered to form a protective layer.
  • the light emitting structure may be provided in an inclined structure that becomes narrower from the lower direction to the upper direction, and the reflectivity is increased by increasing the width or area of the n-type contact layer disposed under the light emitting structure.
  • the reflectivity is increased by increasing the width or area of the n-type contact layer disposed under the light emitting structure.
  • the semiconductor device described above may be implemented to emit light of various wavelength bands according to the selection of the active layer.
  • the semiconductor device may be implemented as, for example, a micro semiconductor device having a width and a length of 200 micrometers or less.
  • a display panel or a display device configuring one color pixel using a micrometer-sized blue semiconductor device, a green semiconductor device, and a red semiconductor device described above may be implemented.
  • the semiconductor device according to the embodiment may be applied to various fields requiring a light source.
  • the semiconductor device according to the embodiment may be applied to, for example, an electronic board, a large display device, a signage, or the like as a light source for realizing high resolution.
  • the display panel manufacturing method by manufacturing a semiconductor device in the form of a chip scale package, and forming a display panel using a transfer process of the semiconductor device in the chip scale package form, it is possible to increase the production yield and reduce cost There is an advantage.
  • FIG. 18 is a diagram illustrating a display device according to an exemplary embodiment of the present invention.
  • the display device may include a display panel 70 and a controller 75 including the semiconductor device described above.
  • the controller 75 may control light emission of the semiconductor device provided on the display panel 70.
  • the controller 75 may provide a desired image on the display panel 70 by controlling power applied to the n-type contact layer and the p-type contact layer of the semiconductor device provided on the display panel 70.
  • the semiconductor device the display panel, and the display device including the same, the light extraction efficiency is improved, high resolution is realized, manufacturing yield is increased, and cost is reduced.
  • the light extraction efficiency is improved, high resolution is realized, manufacturing yield is increased, and cost is reduced.
  • the display panel manufacturing method by manufacturing a semiconductor device in the form of a chip scale package, and forming a display panel using a transfer process of the semiconductor device in the chip scale package form, it is possible to increase the production yield and reduce cost There is an advantage.

Landscapes

  • Led Devices (AREA)
  • Engineering & Computer Science (AREA)
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Abstract

실시 예에 따른 반도체 소자는, p형 반도체층, p형 반도체층 아래에 배치된 활성층, 활성층 아래에 배치된 n형 반도체층을 포함하는 발광구조물; 발광구조물의 측면 및 상부 면에 배치된 보호층; p형 반도체층 위에 배치된 p형 접촉층; n형 반도체층 아래에 배치된 n형 접촉층; 을 포함하고, n형 반도체층의 하부 면의 폭이 p형 반도체층의 하부 면의 폭에 비해 더 크게 제공되고, n형 접촉층의 상부 면의 폭이 n형 반도체층의 상부 면의 폭에 비해 더 크게 제공되고, n형 반도체층의 하부 면과 발광구조물의 측면이 이루는 각도가 30도 내지 80도일 수 있다.

Description

반도체 소자, 표시패널 및 표시패널 제조방법
실시 예는 반도체 소자에 관한 것이다. 또한, 실시 예는 반도체 소자를 포함하는 표시패널 및 표시장치에 관한 것이다. 또한, 실시 예는 반도체 소자를 포함하는 표시패널 제조방법에 관한 것이다.
발광 소자(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 반도체 소자 중 하나이다. 발광 소자는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 발광 소자의 휘도 문제가 개선되면서, 발광 소자가 액정 표시 장치의 광원, 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 다양하게 적용되고 있다. 이러한 반도체 소자는 발광 소자, 레이저 다이오드, 양자 점 소자 등을 포함할 수 있다.
한편, 발광 소자와 같은 반도체 소자를 수십 또는 수백 마이크로 미터 크기로 작게 형성하여, 반도체 소자를 표시장치의 픽셀로 배치하고, 각 반도체 소자를 구동시켜 화상을 표시하는 마이크로 반도체 소자 표시장치에 관한 기술이 연구되고 있다. 이러한 마이크로 반도체 소자 표시장치는 기존의 액정표시장치나 유기발광표시장치 등에 비해 시인성이 우수하고 소비전력이 작은 장점이 있다. 이러한 마이크로 반도체 소자 표시장치의 특성을 향상시키면서 대형 표시장치에서 고해상도를 구현하며, 제조 수율을 높이고 원가를 절감할 수 있는 방안에 대한 연구가 진행되고 있다.
실시 예는 광 추출 효율이 향상되고, 고해상도를 구현하며, 제조 수율을 높이고 원가를 절감할 수 있는 반도체 소자, 이를 포함하는 표시패널 및 표시장치를 제공할 수 있다.
실시 예는, 광 추출 효율이 향상되고, 고해상도를 구현하며, 제조 수율을 높이고 원가를 절감할 수 있는 표시패널 제조방법을 제공할 수 있다.
실시 예에 따른 반도체 소자는, p형 반도체층, 상기 p형 반도체층 아래에 배치된 활성층, 상기 활성층 아래에 배치된 n형 반도체층을 포함하는 발광구조물; 상기 발광구조물의 측면 및 상부 면에 배치된 보호층; 상기 p형 반도체층 위에 배치된 p형 접촉층; 상기 n형 반도체층 아래에 배치된 n형 접촉층; 을 포함하고, 상기 n형 반도체층의 하부 면의 폭이 상기 p형 반도체층의 하부 면의 폭에 비해 더 크게 제공되고, 상기 n형 접촉층의 상부 면의 폭이 상기 n형 반도체층의 상부 면의 폭에 비해 더 크게 제공되고, 상기 n형 반도체층의 하부 면과 상기 발광구조물의 측면이 이루는 각도가 30도 내지 80도일 수 있다.
실시 예에 따른 표시패널은, 기판; 상기 기판 위에 배치된 반도체 소자를 포함하고, 상기 반도체 소자는 p형 반도체층, 상기 p형 반도체층 아래에 배치된 활성층, 상기 활성층 아래에 배치된 n형 반도체층을 포함하는 발광구조물; 상기 발광구조물의 측면 및 상부 면에 배치된 보호층; 상기 p형 반도체층 위에 배치된 p형 접촉층; 상기 n형 반도체층 아래에 배치된 n형 접촉층; 을 포함하고, 상기 n형 반도체층의 하부 면의 폭이 상기 p형 반도체층의 하부 면의 폭에 비해 더 크게 제공되고, 상기 n형 접촉층의 상부 면의 폭이 상기 n형 반도체층의 상부 면의 폭에 비해 더 크게 제공되고, 상기 n형 반도체층의 하부 면과 상기 발광구조물의 측면이 이루는 각도가 30도 내지 80도일 수 있다.
실시 예에 따른 표시패널 제조방법은, 성장기판 위에, n형 반도체층, 상기 n형 반도체층 위에 형성된 활성층, 상기 활성층 위에 형성된 p형 반도체층을 포함하는 반도체층을 형성하는 단계; 상기 반도체층을 복수 발광구조물로 분리하는 아이솔레이션 공정을 수행하여 상기 복수 발광구조물 사이에 상기 n형 반도체층을 노출시키는 단계; 상기 분리된 복수 발광구조물의 측면 및 상부 면에 보호층을 형성하는 단계; 상기 복수 발광구조물의 p형 반도체층에 접촉된 p형 접촉층을 형성하는 단계; 상기 복수 발광구조물의 측면 사이 및 상기 p형 접촉층 위에 희생층을 형성하는 단계; 상기 희생층 위에 본딩층을 이용하여 제1 임시기판을 부착시키고 상기 성장기판을 분리하는 단계; 상기 복수 발광구조물 사이에 제공된 상기 n형 반도체층을 식각하고 상기 복수 발광구조물 사이에 배치된 상기 희생층을 노출시키는 단계; 상기 n형 반도체층의 상부 면에 접촉된 n형 접촉층을 형성하는 단계; 상기 복수 발광구조물 사이에 배치된 상기 희생층을 제거하고 상기 본딩층을 노출시키는 단계; 상기 제1 임시기판으로부터 상기 복수 발광구조물의 일부를 분리시켜 제2 임시기판에 소정 간격으로 배열하는 단계; 상기 제2 임시기판에 배열된 상기 발광구조물을 패널에 일괄적으로 부착하고 상기 제2 임시기판을 제거하는 단계; 를 포함할 수 있다.
실시 예에 따른 반도체 소자, 이를 포함하는 표시패널 및 표시장치에 의하면, 광 추출 효율이 향상되고, 고해상도를 구현하며, 제조 수율을 높이고 원가를 절감할 수 있는 장점이 있다.
실시 예에 따른 표시패널 제조방법에 의하면, 광 추출 효율이 향상되고, 고해상도를 구현하며, 제조 수율을 높이고 원가를 절감할 수 있는 장점이 있다.
실시 예에 따른 표시패널 제조방법에 의하면, 칩 스케일 패키지 형태로 반도체 소자를 제조하고, 칩 스케일 페키지 형태의 반도체 소자를 트랜스퍼 공정을 이용하여 표시패널을 형성함으로써, 제조 수율을 높이고 원가를 절감할 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자에 적용된 활성층과 p형 접촉층의 배치 관계를 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 5 내지 도 17은 본 발명의 실시 예에 따른 표시패널 제조방법을 나타낸 도면이다.
도 18은 본 발명의 실시 예에 따른 표시장치를 나타낸 도면이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자, 표시패널, 표시장치 및 표시패널 제조방법에 대해 상세히 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 발광구조물(10)을 포함할 수 있다. 상기 발광구조물(10)은 p형 반도체층(11), 활성층(12), n형 반도체층(13)을 포함할 수 있다. 상기 활성층(12)은 상기 p형 반도체층(11) 아래에 배치될 수 있다. 상기 n형 반도체층(13)은 상기 활성층(12) 아래에 배치될 수 있다.
상기 발광구조물(10)은 상기 활성층(12)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(12)을 구성하는 물질에 따라 상기 p형 반도체층(11)과 상기 n형 반도체층(13)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(10)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(10)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(10)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(12)은 상기 n형 반도체층(13)을 통해서 주입되는 전자와 상기 p형 반도체층(11)을 통해서 주입되는 정공이 서로 만나서, 상기 활성층(12)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(12)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(12)은 화합물 반도체로 구현될 수 있다. 상기 활성층(12)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(12)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(12)이 다중 우물 구조로 구현된 경우, 상기 활성층(12)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(12)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(12)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다. 상기 활성층(12)이 다중 우물 구조로 구현된 경우, 상기 활성층(12)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 상기 활성층(12)은 예로서 0.3 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 상기 활성층(12)은 좀 더 구체적으로 0.1 내지 0.3 마이크로 미터의 두께로 제공될 수 있다.
상기 p형 반도체층(11)은 화합물 반도체로 구현될 수 있다. 상기 p형 반도체층(11)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 p형 반도체층(11)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 p형 반도체층(11)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 p형 반도체층(11)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다. 상기 p형 반도체층(11)은 예로서 1 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 상기 p형 반도체층(11)은 좀 더 구체적으로 0.1 내지 1 마이크로 미터의 두께로 제공될 수 있다.
상기 n형 반도체층(13)은 화합물 반도체로 구현될 수 있다. 상기 n형 반도체층(13)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 n형 반도체층(13)은 InxAlyGa1 -x- yN (0≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 n형 반도체층(13)은 (AlxGa1-x)yIn1-yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 n형 반도체층(13)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 n형 반도체층(13)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다. 상기 n형 반도체층(13)은 예로서 3 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 상기 n형 반도체층(13)은 좀 더 구체적으로 0.1 내지 3 마이크로 미터의 두께로 제공될 수 있다. 상기 n형 반도체층(13)의 두께가 상기 p형 반도체층(11)의 두께에 비하여 더 두껍게 제공될 수 있다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 보호층(15)을 포함할 수 있다. 상기 보호층(15)은 상기 발광구조물(10)의 측면에 배치될 수 있다. 상기 보호층(15)은 상기 발광구조물(10)의 상부 면에 배치될 수 있다. 상기 보호층(15)을 통하여 상기 p형 반도체층(11)의 상부 면 일부가 노출될 수 있다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, p형 접촉층(17)을 포함할 수 있다. 상기 p형 접촉층(17)은 상기 발광구조물(10) 위에 배치될 수 있다. 상기 p형 접촉층(17)은 상기 p형 반도체층(11) 위에 배치될 수 있다. 상기 p형 접촉층(17)은 상기 보호층(15)을 통하여 노출된 상기 p형 반도체층(11)의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, n형 접촉층(19)을 포함할 수 있다. 상기 n형 접촉층(19)은 상기 발광구조물(10) 아래에 배치될 수 있다. 상기 n형 접촉층(19)은 상기 n형 반도체층(13) 아래에 배치될 수 있다. 상기 n형 접촉층(19)은 상기 n형 반도체층(13) 하부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 n형 반도체층(13)의 하부 면의 폭이 상기 n형 반도체층(13)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 활성층(12)의 하부 면의 폭이 상기 활성층(12)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 p형 반도체층(11)의 하부 면의 폭이 상기 p형 반도체층(11)의 상부 면의 폭에 비해 더 크게 제공될 수 있다.
상기 n형 반도체층(13)의 하부 면의 폭이 상기 p형 반도체층(11)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 n형 반도체층(13)의 상부 면의 폭이 상기 p형 반도체층(11)의 하부 면의 폭에 비해 더 크게 제공될 수 있다.
실시 예에 따른 상기 발광구조물(10)은, 도 1에 도시된 바와 같이, 상기 발광구조물(10)의 하부 면으로부터 상기 발광구조물(10)의 상부 면 방향으로 가면서 경사진 구조로 제공될 수 있다. 예로서, 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 경사 각도에 대해서는 추후 제조 공정을 설명하면서 부연 설명하도록 한다. 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)는 구체적인 예로서 40도 내지 60도로 제공될 수도 있다.
상기 n형 반도체층(13)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다. 상기 n형 반도체층(13)의 하부 면과 상기 n형 반도체층(13)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 n형 반도체층(13)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
다른 표현으로서, 상기 n형 반도체층(13)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
한편, 상기 p형 반도체층(11)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 p형 반도체층(11)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다. 상기 p형 반도체층(11)의 하부 면과 상기 p형 반도체층(11)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 p형 반도체층(11)의 하부 면과 상기 p형 반도체층(11)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
실시 예에 의하면, 상기 n형 접촉층(19)의 상부 면의 폭이 상기 n형 반도체층(13)의 하부 면의 폭에 비해 70% 이상으로 제공될 수 있다. 이는 상기 활성층(12)에서 발광되는 빛이 상기 n형 접촉층(19)에서 반사되어 상부 방향으로 진행되는 빛의 광량을 향상시키기 위한 것이다. 예로서, 도 1에 도시된 바와 같이, 상기 n형 접촉층(19)의 상부 면의 폭이 상기 n형 반도체층(13)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 또한, 상기 n형 접촉층(19)의 상부 면의 폭은 상기 n형 반도체층(13)의 하부 면의 폭과 같게 제공될 수 있다.
실시 예에 의하면, 상기 n형 접촉층(19)의 폭이 상기 p형 접촉층(17)의 폭에 비해 더 크게 제공될 수 있다. 상기 p형 접촉층(17)의 폭은 상기 p형 반도체층(11)의 상부 면의 폭에 비해 더 작게 제공될 수 있다. 상기 p형 접촉층(17)의 폭은 상기 활성층(12)의 폭에 비해 더 작게 제공될 수 있다. 예로서, 실시 예에 의하면, 도 2에 도시된 바와 같이, 상기 p형 접촉층(17)의 면적은 상기 활성층(12) 면적의 70% 보다 작게 제공될 수 있다. 일반적인 발광소자의 경우, p형 접촉층의 면적이 활성층 면적의 80% 이상이 되도록 설계 되지만, 본 실시 예에서는 상기 p형 접촉층(17) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(17)의 면적을 상대적으로 작게 구현하였다. 예로서, 상기 p형 접촉층(17)의 면적은 상기 활성층(12)의 면적에 비해 50% 내지 70%로 제공될 수 있다. 상기 p형 접촉층(17)을 통하여 상기 p형 반도체층(11)에 전원이 안정적으로 제공될 수 있도록 상기 p형 접촉층(17)의 면적이 상기 활성층(12)의 면적에 비해 50% 이상이 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(17) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(17)의 면적이 상기 활성층(12)의 면적에 비해 70% 이하가 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(17)은 제1 영역과 제2 영역을 포함할 수 있다. 상기 p형 접촉층(17)의 제2 영역은 제1 영역으로부터 연장되어 배치될 수 있으며, 상기 제1 영역과 상기 제2 영역은 서로 다른 폭, 길이, 면적, 또는 형상을 가질 수 있다.
상기 보호층(15)의 형성 방법 및 기능에 대해서는 추후 제조공정을 설명하면서 부연하여 설명될 것이지만, 상기 보호층(15)은 이웃하는 발광구조물 간의 아칭(arching) 방지를 위하여 제공될 수 있다. 상기 보호층(15)은 절연물을 포함할 수 있다. 상기 보호층(15)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 보호층(15)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 예로서, 실시 예에 의하면 상기 보호층(15)은 1 마이크로 미터 이하의 두께로 제공될 수 있다. 좀 더 구체적으로, 상기 보호층(15)은 예로서 0.1 내지 1 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 의하면, 상기 p형 접촉층(17)은 상기 p형 반도체층(11)과 오믹 접촉되는 물질로 구현될 수 있다. 상기 p형 접촉층(17)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 상기 p형 접촉층(17)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 p형 접촉층(17)은 예로서 0.5 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 좀 더 구체적으로 상기 p형 접촉층(17)은 0.01 내지 0.5 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 의하면, 상기 n형 접촉층(19)은 상기 n형 반도체층(13)과 오믹 접촉하는 물질을 포함할 수 있다. 또한, 상기 n형 접촉층(19)은 반사 물질을 포함할 수 있다. 상기 n형 접촉층(19)은 예로서 2 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 좀 더 구체적으로 상기 n형 접촉층(19)은 0.1 내지 2 마이크로 미터의 두께로 제공될 수 있다. 상기 n형 접촉층(19)은 상기 n형 반도체층(13)에 접촉된 오믹 접촉층과, 상기 오믹 접촉층 아래에 배치된 반사층을 포함할 수 있다. 상기 n형 접촉층(19)은 상기 n형 반도체층(13)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 n형 접촉층(19)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 반도체 소자는 상기 n형 접촉층(19) 아래에 배치된 본딩층(21)을 더 포함할 수 있다. 상기 본딩층(21)에는 외부로부터 상기 n형 접촉층(19)에 전원을 인가하는 도선, 패드, 또는 도전성 필름 등이 연결될 수 있다. 예로서, 상기 본딩층(21)의 하부 면의 폭은 상기 n형 접촉층(19)의 하부 면의 폭과 같게 제공될 수 있다. 한편, 실시 예에 의하면, 상기 본딩층(21)은 생략될 수 있으며, 외부로부터 전원을 인가하는 도선, 패드, 또는 도전성 필름 등이 상기 n형 접촉층(19)에 직접 연결될 수도 있다. 상기 본딩층(21)은 예로서 In, InAg, AuIn 등의 물질 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 본딩층(21)은 예로서 1 내지 4 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 따른 반도체 소자에 의하면, 발광구조물의 하부 방향에서 상부 방향으로 가면서 폭이 좁아지는 경사진 구조로 제공될 수 있으며, 발광구조물 하부에 배치된 n형 접촉층의 폭 또는 면적을 크게 하여 반사도를 높이고, 발광구조물 상부에 배치된 p형 접촉층의 폭 또는 면적을 작게 하여 투과도를 높임으로서, 활성층에서 생성된 빛이 발광구조물의 상부 방향으로 효율적으로 추출될 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 상기 반도체 소자는 예로서 200 마이크로 미터 이하의 폭 및 길이를 갖는 마이크로 반도체 소자로 구현될 수 있다. 예로서, 이상에서 설명된 마이크로 미터 크기의 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다. 도 3에 도시된 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 및 도 2를 참조하여 설명된 부분과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자는, 도 3에 도시된 바와 같이, 발광구조물(10)을 포함할 수 있다. 상기 발광구조물(10)은 p형 반도체층(11), 활성층(12), n형 반도체층(13)을 포함할 수 있다. 상기 활성층(12)은 상기 p형 반도체층(11) 아래에 배치될 수 있다. 상기 n형 반도체층(13)은 상기 활성층(12) 아래에 배치될 수 있다.
실시 예에 따른 반도체 소자는, 도 3에 도시된 바와 같이, 보호층(15)을 포함할 수 있다. 상기 보호층(15)은 상기 발광구조물(10)의 측면에 배치될 수 있다. 상기 보호층(15)은 상기 발광구조물(10)의 상부 면에 배치될 수 있다. 상기 보호층(15)을 통하여 상기 p형 반도체층(11)의 상부 면 일부가 노출될 수 있다.
실시 예에 따른 반도체 소자는, 도 3에 도시된 바와 같이, p형 접촉층(17)을 포함할 수 있다. 상기 p형 접촉층(17)은 상기 발광구조물(10) 위에 배치될 수 있다. 상기 p형 접촉층(17)은 상기 p형 반도체층(11) 위에 배치될 수 있다. 상기 p형 접촉층(17)은 상기 보호층(15)을 통하여 노출된 상기 p형 반도체층(11)의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자는, 도 3에 도시된 바와 같이, n형 접촉층(119)을 포함할 수 있다. 상기 n형 접촉층(119)은 상기 발광구조물(10) 아래에 배치될 수 있다. 상기 n형 접촉층(119)은 상기 n형 반도체층(13) 아래에 배치될 수 있다. 상기 n형 접촉층(119)은 상기 n형 반도체층(13) 하부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 n형 반도체층(13)의 하부 면의 폭이 상기 n형 반도체층(13)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 활성층(12)의 하부 면의 폭이 상기 활성층(12)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 p형 반도체층(11)의 하부 면의 폭이 상기 p형 반도체층(11)의 상부 면의 폭에 비해 더 크게 제공될 수 있다.
상기 n형 반도체층(13)의 하부 면의 폭이 상기 p형 반도체층(11)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 n형 반도체층(13)의 상부 면의 폭이 상기 p형 반도체층(11)의 하부 면의 폭에 비해 더 크게 제공될 수 있다.
실시 예에 따른 상기 발광구조물(10)은, 도 3에 도시된 바와 같이, 상기 발광구조물(10)의 하부 면으로부터 상기 발광구조물(10)의 상부 면 방향으로 가면서 경사진 구조로 제공될 수 있다. 예로서, 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 경사 각도에 대해서는 추후 제조 공정을 설명하면서 부연 설명하도록 한다. 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)는 구체적인 예로서 40도 내지 60도로 제공될 수도 있다.
상기 n형 반도체층(13)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다. 상기 n형 반도체층(13)의 하부 면과 상기 n형 반도체층(13)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 n형 반도체층(13)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
다른 표현으로서, 상기 n형 반도체층(13)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
한편, 상기 p형 반도체층(11)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 p형 반도체층(11)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다. 상기 p형 반도체층(11)의 하부 면과 상기 p형 반도체층(11)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 p형 반도체층(11)의 하부 면과 상기 p형 반도체층(11)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
실시 예에 의하면, 상기 n형 접촉층(119)의 상부 면의 폭이 상기 n형 반도체층(13)의 하부 면의 폭에 비해 70% 이상으로 제공될 수 있다. 이는 상기 활성층(12)에서 발광되는 빛이 상기 n형 접촉층(119)에서 반사되어 상부 방향으로 진행되는 빛의 광량을 향상시키기 위한 것이다. 예로서, 도 3에 도시된 바와 같이, 상기 n형 접촉층(119)의 상부 면의 폭이 상기 n형 반도체층(13)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 또한, 상기 n형 접촉층(119)의 상부 면의 폭은 상기 n형 반도체층(13)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 n형 접촉층(119)의 상부 면의 폭이 상기 n형 반도체층(13)의 하부 면의 폭과 상기 보호층(15)의 하부 면의 폭을 합한 크기와 같게 제공될 수 있다. 상기 보호층(15)의 하부 면이 상기 n형 접촉층(119)의 상부 면 위에 배치될 수 있다. 상기 보호층(15)의 하부 면이 상기 n형 접촉층(119)의 상부 면 위에 접촉되어 제공될 수 있다. 이와 같이, 상기 n형 접촉층(119)의 폭 또는 면적을 크게 제공함으로써, 상기 활성층(12)에서 생성되는 빛을 상기 n형 접촉층(119)의 상부 방향으로 효율적으로 반사시킬 수 있게 된다.
실시 예에 의하면, 상기 n형 접촉층(119)의 폭이 상기 p형 접촉층(17)의 폭에 비해 더 크게 제공될 수 있다. 상기 p형 접촉층(17)의 폭은 상기 p형 반도체층(11)의 상부 면의 폭에 비해 더 작게 제공될 수 있다. 상기 p형 접촉층(17)의 폭은 상기 활성층(12)의 폭에 비해 더 작게 제공될 수 있다. 예로서, 실시 예에 의하면, 도 2에 도시된 바와 같이, 상기 p형 접촉층(17)의 면적은 상기 활성층(12) 면적의 70% 보다 작게 제공될 수 있다. 일반적인 발광소자의 경우, p형 접촉층의 면적이 활성층 면적의 80% 이상이 되도록 설계 되지만, 본 실시 예에서는 상기 p형 접촉층(17) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(17)의 면적을 상대적으로 작게 구현하였다. 예로서, 상기 p형 접촉층(17)의 면적은 상기 활성층(12)의 면적에 비해 50% 내지 70%로 제공될 수 있다. 상기 p형 접촉층(17)을 통하여 상기 p형 반도체층(11)에 전원이 안정적으로 제공될 수 있도록 상기 p형 접촉층(17)의 면적이 상기 활성층(12)의 면적에 비해 50% 이상이 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(17) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(17)의 면적이 상기 활성층(12)의 면적에 비해 70% 이하가 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(17)은 제1 영역과 제2 영역을 포함할 수 있다. 상기 p형 접촉층(17)의 제2 영역은 제1 영역으로부터 연장되어 배치될 수 있으며, 상기 제1 영역과 상기 제2 영역은 서로 다른 폭, 길이, 면적, 또는 형상을 가질 수 있다.
상기 보호층(15)의 형성 방법 및 기능에 대해서는 추후 제조공정을 설명하면서 부연하여 설명될 것이지만, 상기 보호층(15)은 이웃하는 발광구조물 간의 아칭(arching) 방지를 위하여 제공될 수 있다. 상기 보호층(15)은 절연물을 포함할 수 있다. 상기 보호층(15)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 보호층(15)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
실시 예에 의하면, 상기 p형 접촉층(17)은 상기 p형 반도체층(11)과 오믹 접촉되는 물질로 구현될 수 있다. 상기 p형 접촉층(17)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 상기 p형 접촉층(17)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 의하면, 상기 n형 접촉층(119)은 상기 n형 반도체층(13)과 오믹 접촉하는 물질을 포함할 수 있다. 또한, 상기 n형 접촉층(119)은 반사 물질을 포함할 수 있다. 상기 n형 접촉층(119)은 상기 n형 반도체층(13)에 접촉된 오믹 접촉층과, 상기 오믹 접촉층 아래에 배치된 반사층을 포함할 수 있다. 상기 n형 접촉층(119)은 상기 n형 반도체층(13)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 n형 접촉층(119)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 반도체 소자는 상기 n형 접촉층(119) 아래에 배치된 본딩층(121)을 더 포함할 수 있다. 상기 본딩층(121)에는 외부로부터 상기 n형 접촉층(119)에 전원을 인가하는 도선, 패드, 또는 도전성 필름 등이 연결될 수 있다. 예로서, 상기 본딩층(121)의 하부 면의 폭은 상기 n형 접촉층(119)의 하부 면의 폭과 같게 제공될 수 있다. 한편, 실시 예에 의하면, 상기 본딩층(121)은 생략될 수 있으며, 외부로부터 전원을 인가하는 도선, 패드, 또는 도전성 필름 등이 상기 n형 접촉층(119)에 직접 연결될 수도 있다. 상기 본딩층(121)은 예로서 In, InAg, AuIn 등의 물질 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자에 의하면, 발광구조물의 하부 방향에서 상부 방향으로 가면서 폭이 좁아지는 경사진 구조로 제공될 수 있으며, 발광구조물 하부에 배치된 n형 접촉층의 폭 또는 면적을 크게 하여 반사도를 높이고, 발광구조물 상부에 배치된 p형 접촉층의 폭 또는 면적을 작게 하여 투과도를 높임으로서, 활성층에서 생성된 빛이 발광구조물의 상부 방향으로 효율적으로 추출될 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 상기 반도체 소자는 예로서 200 마이크로 미터 이하의 폭 및 길이를 갖는 마이크로 반도체 소자로 구현될 수 있다. 예로서, 이상에서 설명된 마이크로 미터 크기의 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다. 도 4에 도시된 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 3을 참조하여 설명된 부분과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자는, 도 4에 도시된 바와 같이, 발광구조물(10)을 포함할 수 있다. 상기 발광구조물(10)은 p형 반도체층(11), 활성층(12), n형 반도체층(13)을 포함할 수 있다. 상기 활성층(12)은 상기 p형 반도체층(11) 아래에 배치될 수 있다. 상기 n형 반도체층(13)은 상기 활성층(12) 아래에 배치될 수 있다.
실시 예에 따른 반도체 소자는, 도 4에 도시된 바와 같이, 보호층(215)을 포함할 수 있다. 상기 보호층(215)은 상기 발광구조물(10)의 측면에 배치될 수 있다. 상기 보호층(215)은 상기 발광구조물(10)의 상부 면에 배치될 수 있다. 상기 보호층(215)을 통하여 상기 p형 반도체층(11)의 상부 면 일부가 노출될 수 있다.
실시 예에 따른 반도체 소자는, 도 4에 도시된 바와 같이, p형 접촉층(17)을 포함할 수 있다. 상기 p형 접촉층(17)은 상기 발광구조물(10) 위에 배치될 수 있다. 상기 p형 접촉층(17)은 상기 p형 반도체층(11) 위에 배치될 수 있다. 상기 p형 접촉층(17)은 상기 보호층(215)을 통하여 노출된 상기 p형 반도체층(11)의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자는, 도 4에 도시된 바와 같이, n형 접촉층(219)을 포함할 수 있다. 상기 n형 접촉층(219)은 상기 발광구조물(10) 아래에 배치될 수 있다. 상기 n형 접촉층(219)은 상기 n형 반도체층(13) 아래에 배치될 수 있다. 상기 n형 접촉층(219)은 상기 n형 반도체층(13) 하부 면에 접촉되어 배치될 수 있다. 상기 n형 접촉층(219)은 상기 n형 반도체층(13)의 측면에 제공될 수 있다. 예로서, 상기 n형 접촉층(219)의 제1 영역은 상기 n형 반도체층(13)의 하부 면에 접촉되고, 상기 n형 접촉층(219)의 제2 영역은 상기 n형 반도체층(13)의 측면에 접촉되어 제공될 수 있다.
실시 예에 의하면, 상기 n형 반도체층(13)의 하부 면의 폭이 상기 n형 반도체층(13)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 활성층(12)의 하부 면의 폭이 상기 활성층(12)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 p형 반도체층(11)의 하부 면의 폭이 상기 p형 반도체층(11)의 상부 면의 폭에 비해 더 크게 제공될 수 있다.
상기 n형 반도체층(13)의 하부 면의 폭이 상기 p형 반도체층(11)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 n형 반도체층(13)의 상부 면의 폭이 상기 p형 반도체층(11)의 하부 면의 폭에 비해 더 크게 제공될 수 있다.
실시 예에 따른 상기 발광구조물(10)은, 도 4에 도시된 바와 같이, 상기 발광구조물(10)의 하부 면으로부터 상기 발광구조물(10)의 상부 면 방향으로 가면서 경사진 구조로 제공될 수 있다. 예로서, 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 경사 각도에 대해서는 추후 제조 공정을 설명하면서 부연 설명하도록 한다. 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)는 구체적인 예로서 40도 내지 60도로 제공될 수도 있다.
상기 n형 반도체층(13)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다. 상기 n형 반도체층(13)의 하부 면과 상기 n형 반도체층(13)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 n형 반도체층(13)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
다른 표현으로서, 상기 n형 반도체층(13)의 하부 면과 상기 보호층(215)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 보호층(215)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
한편, 상기 p형 반도체층(11)의 하부 면과 상기 보호층(215)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 p형 반도체층(11)의 하부 면과 상기 보호층(215)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다. 상기 p형 반도체층(11)의 하부 면과 상기 p형 반도체층(11)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 p형 반도체층(11)의 하부 면과 상기 p형 반도체층(11)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
실시 예에 의하면, 상기 n형 접촉층(219)의 상부 면의 폭이 상기 n형 반도체층(13)의 하부 면의 폭에 비해 70% 이상으로 제공될 수 있다. 이는 상기 활성층(12)에서 발광되는 빛이 상기 n형 접촉층(219)에서 반사되어 상부 방향으로 진행되는 빛의 광량을 향상시키기 위한 것이다. 예로서, 도 4에 도시된 바와 같이, 상기 n형 접촉층(219)의 상부 면의 폭이 상기 n형 반도체층(13)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 또한, 상기 n형 접촉층(219)의 상부 면의 폭은 상기 n형 반도체층(13)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 n형 접촉층(219)의 상부 면의 폭이 상기 n형 반도체층(13)의 하부 면의 폭과 상기 보호층(215)의 하부 면의 폭을 합한 크기와 같게 제공될 수 있다. 상기 보호층(215)의 하부 면이 상기 n형 접촉층(219)의 상부 면 위에 배치될 수 있다. 상기 보호층(215)의 하부 면이 상기 n형 접촉층(219)의 상부 면 위에 접촉되어 제공될 수 있다. 이와 같이, 상기 n형 접촉층(219)의 폭 또는 면적을 크게 제공함으로써, 상기 활성층(12)에서 생성되는 빛을 상기 n형 접촉층(219)의 상부 방향으로 효율적으로 반사시킬 수 있게 된다.
실시 예에 의하면, 상기 n형 접촉층(219)의 폭이 상기 p형 접촉층(17)의 폭에 비해 더 크게 제공될 수 있다. 상기 p형 접촉층(17)의 폭은 상기 p형 반도체층(11)의 상부 면의 폭에 비해 더 작게 제공될 수 있다. 상기 p형 접촉층(17)의 폭은 상기 활성층(12)의 폭에 비해 더 작게 제공될 수 있다. 예로서, 실시 예에 의하면, 도 2에 도시된 바와 같이, 상기 p형 접촉층(17)의 면적은 상기 활성층(12) 면적의 70% 보다 작게 제공될 수 있다. 일반적인 발광소자의 경우, p형 접촉층의 면적이 활성층 면적의 80% 이상이 되도록 설계 되지만, 본 실시 예에서는 상기 p형 접촉층(17) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(17)의 면적을 상대적으로 작게 구현하였다. 예로서, 상기 p형 접촉층(17)의 면적은 상기 활성층(12)의 면적에 비해 50% 내지 70%로 제공될 수 있다. 상기 p형 접촉층(17)을 통하여 상기 p형 반도체층(11)에 전원이 안정적으로 제공될 수 있도록 상기 p형 접촉층(17)의 면적이 상기 활성층(12)의 면적에 비해 50% 이상이 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(17) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(17)의 면적이 상기 활성층(12)의 면적에 비해 70% 이하가 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(17)은 제1 영역과 제2 영역을 포함할 수 있다. 상기 p형 접촉층(17)의 제2 영역은 제1 영역으로부터 연장되어 배치될 수 있으며, 상기 제1 영역과 상기 제2 영역은 서로 다른 폭, 길이, 면적, 또는 형상을 가질 수 있다.
상기 보호층(215)의 형성 방법 및 기능에 대해서는 추후 제조공정을 설명하면서 부연하여 설명될 것이지만, 상기 보호층(215)은 이웃하는 발광구조물 간의 아칭(arching) 방지를 위하여 제공될 수 있다. 상기 보호층(215)은 절연물을 포함할 수 있다. 상기 보호층(215)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 보호층(215)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
실시 예에 의하면, 상기 p형 접촉층(17)은 상기 p형 반도체층(11)과 오믹 접촉되는 물질로 구현될 수 있다. 상기 p형 접촉층(17)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 상기 p형 접촉층(17)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 의하면, 상기 n형 접촉층(219)은 상기 n형 반도체층(13)과 오믹 접촉하는 물질을 포함할 수 있다. 또한, 상기 n형 접촉층(219)은 반사 물질을 포함할 수 있다. 상기 n형 접촉층(219)은 상기 n형 반도체층(13)에 접촉된 오믹 접촉층과, 상기 오믹 접촉층 아래에 배치된 반사층을 포함할 수 있다. 상기 n형 접촉층(219)은 상기 n형 반도체층(13)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 n형 접촉층(219)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 반도체 소자는 상기 n형 접촉층(219) 아래에 배치된 본딩층(221)을 더 포함할 수 있다. 상기 본딩층(221)에는 외부로부터 상기 n형 접촉층(219)에 전원을 인가하는 도선, 패드, 또는 도전성 필름 등이 연결될 수 있다. 예로서, 상기 본딩층(221)의 하부 면의 폭은 상기 n형 접촉층(219)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 본딩층(221)의 제1 영역이 상기 n형 접촉층(219)의 하부 면에 접촉되고, 상기 본딩층(221)의 제2 영역이 상기 n형 접촉층(219)의 측면에 접촉되어 제공될 수 있다. 예로서, 상기 본딩층(221)의 제2 영역의 상부 면이 상기 n형 반도체층(13)의 하부 면에 비해 더 높게 배치될 수 있다. 한편, 실시 예에 의하면, 상기 본딩층(221)은 생략될 수 있으며, 외부로부터 전원을 인가하는 도선, 패드, 또는 도전성 필름 등이 상기 n형 접촉층(219)에 직접 연결될 수도 있다. 상기 본딩층(221)은 예로서 In, InAg, AuIn 등의 물질 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자에 의하면, 발광구조물의 하부 방향에서 상부 방향으로 가면서 폭이 좁아지는 경사진 구조로 제공될 수 있으며, 발광구조물 하부에 배치된 n형 접촉층의 폭 또는 면적을 크게 하여 반사도를 높이고, 발광구조물 상부에 배치된 p형 접촉층의 폭 또는 면적을 작게 하여 투과도를 높임으로서, 활성층에서 생성된 빛이 발광구조물의 상부 방향으로 효율적으로 추출될 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 상기 반도체 소자는 예로서 200 마이크로 미터 이하의 폭 및 길이를 갖는 마이크로 반도체 소자로 구현될 수 있다. 예로서, 이상에서 설명된 마이크로 미터 크기의 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다.
그러면, 도 5 내지 도 17을 참조하여 실시 예에 따른 반도체 소자가 적용된 표시패널 제조방법을 설명하기로 한다. 도 5 내지 도 17은 본 발명의 실시 예에 따른 표시패널 제조방법을 나타낸 도면이다.
실시 예에 따른 표시패널 제조방법에 의하면, 도 5에 도시된 바와 같이, 먼저 성장기판(50) 위에 n형 반도체층(51). 활성층(52), p형 반도체층(53)을 포함하는 반도체층이 형성될 수 있다.
예로서, 상기 성장기판(50) 위에 상기 n형 반도체층(51)이 성장될 수 있다. 실시 예에 의하면, 상기 성장기판(50) 위에 버퍼층이 형성되고, 상기 버퍼층 위에 상기 n형 반도체층(51)이 성장될 수도 있다. 이어서, 상기 n형 반도체층(51) 위에 상기 활성층(52)이 성장되고, 상기 활성층(52) 위에 상기 p형 반도체층(53)이 성장될 수 있다. 상기 반도체층은 추후 아이솔레이션 공정을 통하여 분리된 복수의 발광구조물이 될 수 있다. 상기 반도체층은 화합물 반도체로 구현될 수 있다. 상기 반도체층은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 반도체층은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 성장기판(50)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 포함할 수 있다.
상기 발광구조물은 상기 활성층(52)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(52)을 구성하는 물질에 따라 상기 p형 반도체층(53)과 상기 n형 반도체층(51)을 구성하는 물질의 선택이 변화될 수 있다.
상기 활성층(52)은 화합물 반도체로 구현될 수 있다. 상기 활성층(52)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다. 상기 활성층(52)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(52)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(52)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(52)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(52)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다. 상기 활성층(52)이 다중 우물 구조로 구현된 경우, 상기 활성층(52)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 상기 활성층(52)은 예로서 0.3 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 상기 활성층(52)은 좀 더 구체적으로 0.1 내지 0.3 마이크로 미터의 두께로 제공될 수 있다.
상기 p형 반도체층(53)은 화합물 반도체로 구현될 수 있다. 상기 p형 반도체층(53)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(52)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 p형 반도체층(53)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(52)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 p형 반도체층(53)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 p형 반도체층(53)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다. 상기 p형 반도체층(53)은 예로서 1 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 상기 p형 반도체층(53)은 좀 더 구체적으로 0.1 내지 1 마이크로 미터의 두께로 제공될 수 있다.
상기 n형 반도체층(51)은 화합물 반도체로 구현될 수 있다. 상기 n형 반도체층(51)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(52)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 n형 반도체층(51)은 InxAlyGa1 -x- yN (0≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(52)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 n형 반도체층(51)은 (AlxGa1-x)yIn1-yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 n형 반도체층(51)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 n형 반도체층(51)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다. 상기 n형 반도체층(51)은 예로서 3 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 상기 n형 반도체층(51)은 좀 더 구체적으로 0.1 내지 3 마이크로 미터의 두께로 제공될 수 있다. 상기 n형 반도체층(51)의 두께가 상기 p형 반도체층(53)의 두께에 비하여 더 두껍게 제공될 수 있다.
다음으로, 도 6에 도시된 바와 같이, 상기 반도체층을 복수 발광구조물로 분리하는 아이솔레이션 공정이 수행되고 상기 복수 발광구조물 사이에 상기 n형 반도체층(51)이 노출될 수 있다. 상기 아이솔레이션 공정에 의하여 상기 p형 반도체층(53)과 상기 활성층(52)이 식각되고 상기 n형 반도체층(51)의 일부 영역이 노출될 수 있다. 복수의 발광구조물을 이루는 상기 n형 반도체층(51)의 하부 영역은 서로 연결될 수 있다. 예로서, 상기 아이솔레이션 공정을 통하여 상기 복수 발광구조물들 간에 3 마이크로 미터 이상의 간격이 제공되도록 형성될 수 있다.
상기 아이솔레이션 공정을 통하여, 도 1을 참조하여 설명된 바와 같이, 상기 발광구조물의 하부 면으로부터 상기 발광구조물의 상부 면 방향으로 가면서 폭이 좁아지는 경사진 구조로 제공될 수 있다. 상기 발광구조물의 하부 면과 상기 발광구조물의 측면이 이루는 각도가 예각으로 제공될 수 있다. 예로서, 상기 발광구조물의 하부 면과 상기 발광구조물의 측면이 이루는 각도가 30도 내지 80도로 제공될 수 있다. 상기 발광구조물의 하부 면과 상기 발광구조물의 측면이 이루는 각도는 구체적인 예로서 40도 내지 60도로 제공될 수도 있다.
그리고, 도 7에 도시된 바와 같이, 상기 분리된 복수 발광구조물의 측면 및 상부 면에 보호층(54)이 형성될 수 있다. 상기 보호층(54)에 의하여 상기 p형 반도체층(53)의 상부 면이 노출될 수 있다. 상기 보호층(54)은 이웃하는 발광구조물 간의 아칭(arching) 방지를 위하여 제공될 수 있다. 상기 보호층(54)은 절연물을 포함할 수 있다. 상기 보호층(54)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 보호층(54)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 예로서, 실시 예에 의하면 상기 보호층(54)은 1 마이크로 미터 이하의 두께로 제공될 수 있다. 좀 더 구체적으로, 상기 보호층(54)은 예로서 0.1 내지 1 마이크로 미터의 두께로 제공될 수 있다.
이어서, 도 8에 도시된 바와 같이, 상기 복수 발광구조물의 상기 p형 반도체층(53)에 접촉된 p형 접촉층(55)이 형성될 수 있다. 상기 p형 접촉층(55)은 상기 p형 반도체층(53) 위에 배치될 수 있다. 상기 p형 접촉층(55)은 상기 보호층(54)을 통하여 노출된 상기 p형 반도체층(53)의 상부 면에 접촉되어 배치될 수 있다.
상기 p형 접촉층(55)의 폭은 상기 p형 반도체층(53)의 상부 면의 폭에 비해 더 작게 제공될 수 있다. 상기 p형 접촉층(55)의 폭은 상기 활성층(52)의 폭에 비해 더 작게 제공될 수 있다. 예로서, 실시 예에 의하면, 도 2를 참조하여 설명된 바와 같이, 상기 p형 접촉층(55)의 면적은 상기 활성층(52) 면적의 70% 보다 작게 제공될 수 있다. 일반적인 발광소자의 경우, p형 접촉층의 면적이 활성층 면적의 80% 이상이 되도록 설계 되지만, 본 실시 예에서는 표시패널에 적용되는 경우에, 상기 p형 접촉층(55) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(55)의 면적을 상대적으로 작게 구현하였다. 예로서, 상기 p형 접촉층(55)의 면적은 상기 활성층(52)의 면적에 비해 50% 내지 70%로 제공될 수 있다. 상기 p형 접촉층(55)을 통하여 상기 p형 반도체층(53)에 전원이 안정적으로 제공될 수 있도록 상기 p형 접촉층(55)의 면적이 상기 활성층(52)의 면적에 비해 50% 이상이 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(55) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(55)의 면적이 상기 활성층(52)의 면적에 비해 70% 이하가 될 수 있도록 제공될 수 있다.
실시 예에 의하면, 상기 p형 접촉층(55)은 상기 p형 반도체층(53)과 오믹 접촉되는 물질로 구현될 수 있다. 상기 p형 접촉층(55)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 상기 p형 접촉층(55)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 p형 접촉층(55)은 예로서 0.5 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 좀 더 구체적으로 상기 p형 접촉층(55)은 0.01 내지 0.5 마이크로 미터의 두께로 제공될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 상기 복수 발광구조물의 측면 사이 및 상기 p형 접촉층(55) 위에 희생층(56)이 형성될 수 있다. 또한, 상기 희생층(56) 위에 접착층(57)을 이용하여 제1 임시기판(58)이 부착되고 상기 성장기판(50)이 분리될 수 있다.
상기 희생층(56)은 추후 상기 제1 임시기판(58)을 제거하기 위하여 제공된 것으로서 GaN, ZnO, ITO 등의 물질 중에서 적어도 하나를 포함할 수 있다. 예로서, 상기 희생층(56)은 레이저 조사에 의하여 분해되는 물질을 포함할 수 있다. 상기 접착층(57)은 예로서 유기물을 포함할 수 있다. 상기 성장기판(50)은 예로서 레이저 리프트 오프 공정을 통하여 분리될 수 있다. 또한, 상기 성장기판(50)은 화학적 리프트 오프, 식각, 또는 연마 공정을 통하여 분리될 수도 있다.
그리고, 도 10에 도시된 바와 같이, 상기 복수 발광구조물 사이에 제공된 상기 n형 반도체층(51)을 식각하고 상기 복수 발광구조물 사이에 배치된 상기 희생층(56)이 노출될 수 있다. 즉, 반도체층 상부에 연결된 상기 n형 반도체층(51)이 식각되어 상기 복수의 발광구조물들이 서로 이격되어 배치될 수 있게 된다. 이에 따라, 상기 희생층(56)의 상부 면이 상기 복수의 발광구조물 사이에 노출될 수 있게 된다.
다음으로, 도 11에 도시된 바와 같이, 상기 n형 반도체층(51)의 상부 면에 접촉된 n형 접촉층(59)이 형성될 수 있다. 실시 예에 의하면, 상기 n형 접촉층(59)의 하부 면의 폭이 상기 n형 반도체층(51)의 하부 면의 폭에 비해 70% 이상으로 제공될 수 있다. 이는 상기 활성층(52)에서 발광되는 빛이 상기 n형 접촉층(59)에서 반사되어 진행되는 빛의 광량을 향상시키기 위한 것이다. 예로서, 상기 n형 접촉층(59)의 하부 면의 폭이 상기 n형 반도체층(51)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 또한, 상기 n형 접촉층(59)의 하부 면의 폭은 상기 n형 반도체층(51)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 n형 접촉층(59)의 하부 면의 폭이 상기 n형 반도체층(51)의 상부 면의 폭과 상기 보호층(54)의 상부 면의 폭을 합한 크기와 같게 제공될 수 있다. 이와 같이, 상기 n형 접촉층(59)의 폭 또는 면적을 크게 제공함으로써, 상기 활성층(52)에서 생성되는 빛을 상기 n형 접촉층(59)에서 효율적으로 반사시킬 수 있게 된다.
실시 예에 의하면, 상기 n형 접촉층(59)은 상기 n형 반도체층(51)과 오믹 접촉하는 물질을 포함할 수 있다. 또한, 상기 n형 접촉층(59)은 반사 물질을 포함할 수 있다. 상기 n형 접촉층(59)은 예로서 2 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 좀 더 구체적으로 상기 n형 접촉층(59)은 0.1 내지 2 마이크로 미터의 두께로 제공될 수 있다. 상기 n형 접촉층(59)은 상기 n형 반도체층(51)에 접촉된 오믹 접촉층과, 상기 오믹 접촉층 위에 배치된 반사층을 포함할 수 있다. 상기 n형 접촉층(59)은 상기 n형 반도체층(51)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 n형 접촉층(59)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
참고로, 도 11에 도시된 n형 접촉층(59)의 형상 및 배치 구조는 도 3을 참조하여 설명된 반도체 소자에 대응되는 것으로서, 도 1 및 도 4를 참조하여 설명된 반도체 소자에 대응되도록 제조 공정이 변형되어 적용될 수도 있다. 또한, 도 11에는 도 1, 도 3, 도 4를 참조하여 설명된 본딩층(21, 121, 221)이 도시되지 않았는데, 상기 본딩층(21, 121, 221)이 상기 n형 접촉층(59) 위에 추가로 형성될 수도 있다.
이어서, 도 12에 도시된 바와 같이, 상기 복수 발광구조물 사이에 배치된 상기 희생층(56)이 제거되고 상기 접착층(57)이 노출될 수 있다. 실시 예에 의하면, 각각의 발광구조물을 이루는 상기 n형 반도체층(51), 상기 활성층(52), 상기 p형 반도체층(53), 상기 발광구조물의 측면 및 상부 면에 배치된 상기 보호층(54), 상기 발광구조물의 상부 면에 배치된 p형 접촉층(55), 상기 발광구조물의 아래에 배치된 상기 n형 접촉층(59)을 전체적으로 반도체 소자라 칭할 수 있다. 복수의 반도체 소자는 상기 접착층(57) 위에 소정 간격으로 배치될 수 있다. 실시 예에 의하면 이와 같은 제조 공정을 통하여 칩 스케일 패키지 형태의 반도체 소자가 제조될 수 있게 된다.
그리고, 도 13 내지 도 15에 도시된 바와 같이, 상기 제1 임시기판(58)으로부터 상기 복수 발광구조물의 일부가 분리되어 제2 임시기판(62)에 소정 간격으로 배열될 수 있다. 즉, 상기 제1 임시기판(58)으로부터 상기 발광구조물을 포함하는 반도체 소자가 분리되어 상기 제2 임시기판(62)에 소장 간격으로 배열될 수 있다.
실시 예에 의하면, 도 13에 도시된 바와 같이, 칩 스케일 패키지 형태의 복수의 반도체 소자가 정렬되어 배치된 상기 제1 임시기판(58) 위에 픽업기판(60)이 배치될 수 있다. 상기 픽업기판(60)에는 픽업돌기(60a)가 제공될 수 있다, 상기 픽업기판(60)은 복수의 픽업돌기(60a)를 포함할 수 있다. 상기 픽업돌기(60a)는 상기 픽업기판(60)에 소정 간격으로 배열될 수 있으며, 상기 제1 임시기판(58)에 배열된 복수의 반도체 소자 중에서 픽업하려는 반도체 소자 위에 배치될 수 있도록 제공될 수 있다. 상기 픽업기판(60) 및 상기 픽업돌기(60a)에 제1 수지층(61)이 제공될 수 있다. 상기 제1 수지층(61)은 상기 픽업돌기(60a)와 상기 픽업하려는 반도체 소자 간에 접착력을 제공할 수 있다. 상기 픽업기판(60)과 상기 제1 임시기판(58) 간의 접착 및 분리에 의하여, 상기 제1 임시기판(58)에 배열된 대응되는 반도체 소자가 상기 복수의 픽업돌기(50a)에 제공된 상기 제1 수지층(61)에 부착되어 상기 제1 임시기판(58)으로부터 분리될 수 있게 된다. 한편, 실시 예에 의하면, 상기 제1 수지층(61)은 열 또는 특정 파장 대역 빛의 조사에 의하여 접착력의 변화가 나타나는 접착성 물질을 포함할 수 있다.
예로서, 상기 제1 수지층(61)이 온도의 변화에 의하여 접착력의 변화가 발생될 수 있으며, 특정 온도 이상의 환경에서 상기 제1 수지층(61)의 접착력이 낮아질 수 있다. 이런 경우, 도 13을 참조하여 설명된 픽업 과정에서는 상기 제1 수지층(61)이 특정 온도 이하에 있도록 하여 접착력을 향상시키고 원하는 반도체 소자를 픽업할 수 있도록 조절할 수 있다. 그리고, 도 14를 참조하여 설명된 배치 과정에서는 상기 제1 수지층(61)이 특정 온도 이상에 있도록 하여 접착력을 약화시키고 해당 반도체 소자가 상기 픽업기판(60)으로부터 상기 제2 임시기판(62)에 용이하게 이동되어 배치될 수 있도록 할 수 있다.
예로서, 상기 제1 수지층(61)이 특정 파장 대역 빛의 조사에 의하여 접착력의 변화가 발생될 수 있으며, 특정 파장 대역 빛의 조사에 의하여 상기 제1 수지층(61)의 접착력이 낮아질 수 있다. 이런 경우, 도 13을 참조하여 설명된 픽업 과정에서는 상기 제1 수지층(61)에 특정 파장 대역의 빛이 조사되는 것을 방지하여 접착력을 향상시키고 원하는 반도체 소자를 픽업할 수 있도록 조절할 수 있다. 그리고, 도 14를 참조하여 설명된 배치 과정에서는 상기 제1 수지층(61)에 특정 파장 대역의 빛이 조사되도록 하여 접착력을 약화시키고 해당 반도체 소자가 상기 픽업기판(60)으로부터 상기 제2 임시기판(62)에 용이하게 이동되어 배치될 수 있도록 할 수 있다. 예로서, 상기 제1 수지층(61)이 자외선 파장 영역의 빛 조사에 의하여 접착력이 변화되는 접착성 물질을 포함할 수 있다.
한편, 반도체 소자를 픽업 및 배치하기 위하여 진공 척(chuck) 또는 정전기 척(chuck)을 이용하여 트랜스퍼 공정을 수행하는 경우에는, 픽업되는 반도체 소자의 표면 상태에 따라 픽업 및 배치가 영향을 많이 받게 되고, 일괄적으로 픽업 및 배치되는 과정에서 일부 반도체 소자가 진공 척 또는 정전기 척으로부터 이탈되는 현상이 발생될 수도 있다. 트랜스퍼 공정에서 일부 반도체 소자가 진공 척 또는 정전기 척으로부터 이탈되는 경우, 이탈된 반도체 소자가 정렬되어야 하는 영역에 대해 별도 공정을 통해 반도체 소자를 픽업 및 배치 시켜야 하므로 제조 시간이 많이 걸리게 되는 단점이 있다. 또한, 제조 공정이 진행됨에 따라 진공 척 또는 정전기 척의 헤드(head)에 마모가 발생될 수 있으며, 이에 따라 반도체 소자를 정상적으로 픽업하는데 문제가 발생될 수 있다.
이에 반하여, 이상에서 설명된 실시 예에 의하면, 탄력성 및 접착성이 있는 수지층을 이용하여 소정 반도체 소자를 픽업하므로 반도체 소자의 표면 상태에 무관하게 해당 반도체 소자를 정확하게 픽업할 수 있으며, 수지층의 접착력을 조절하여 원하는 장소에 반도체 소자를 정확하게 배치시킬 수 있는 장점이 있다.
실시 예에 의하면, 도 14에 도시된 바와 같이, 상기 제1 임시기판(58)으로부터 분리된 복수의 반도체 소자가 제2 임시기판(62) 위에 정렬되어 제공될 수 있게 된다. 상기 제2 임시기판(62) 위에 제2 수지층(63)이 제공될 수 있으며, 상기 제2 수지층(63) 위에 복수의 반도체 소자가 정렬되어 배치될 수 있다.
한편, 도 15에 도시된 바와 같이, 도 5 내지 도 13을 참조하여 설명된 바와 유사한 과정을 통하여 제조되고 픽업된 반도체 소자가 상기 제2 임시기판(62)에 추가로 정렬되어 배치될 수 있다. 상기 제2 임시기판(62)에는 서로 다른 특성을 갖는 복수의 반도체 소자가 정렬되어 배치될 수 있다. 예로서, 복수의 반도체 소자는 서로 다른 발광파장대역을 가질 수도 있고, 서로 다른 지향각 특성, 또는 서로 다른 휘도 특성 등을 가질 수도 있다.
실시 예에 의하면, 도 15에는 청색 반도체 소자(B1, B2), 녹색 반도체 소자(G1, G2), 적색 반도체 소자(R1, R2)가 정렬되어 배치된 경우를 나타낸 것이다. 예를 들어, 도 5 내지 도 13을 참조하여 설명된 유사 과정을 통하여 청색 반도체 소자(B1, B2)가 제조 및 픽업되어 상기 제2 임시기판(62)에 정렬되어 배치될 수 있다. 또한, 도 5 내지 도 13을 참조하여 설명된 유사 과정을 통하여 녹색 반도체 소자(G1, G2)가 제조 및 픽업되어 상기 제2 임시기판(62)에 정렬되어 배치될 수 있다. 그리고, 도 5 내지 도 13을 참조하여 설명된 유사 과정을 통하여 적색 반도체 소자(R1, R2)가 제조 및 픽업되어 상기 제2 임시기판(62)에 정렬되어 배치될 수 있다.
다음으로, 도 16 및 도 17에 도시된 바와 같이, 상기 제2 임시기판(62)에 배열된 상기 반도체 소자들(B1, B2, G1, G2, R1, R2)이 패널(64)에 일괄적으로 부착되고 상기 제2 임시기판(62)이 제거될 수 있다. 이에 따라, 상기 패널(64)에 상기 복수의 반도체 소자(B1, B2, G1, G2, R1, R2)가 정렬되어 배치될 수 있게 된다. 상기 복수의 반도체 소자(B1, B2, G1, G2, R1, R2)는 상기 패널(64)에 배치된 단자에 전기적으로 연결될 수 있다. 또한, 상기 복수의 반도체 소자(B1, B2, G1, G2, R1, R2)는 상기 패널(64) 사이에 이방 도전성 필름(ACF, 65)이 제공될 수도 있다.
상기 이방 도전성 필름(65)은 일 방향으로는 전기적으로 연결된 도전 특성을 제공하고 다른 방향으로는 절연 특성을 제공할 수 있다. 예로서, 상기 이방 도전성 필름(65)은 두께 방향으로 전기적으로 연결된 도전 특성을 제공하여, 상기 복수의 반도체 소자들(B1, B2, G1, G2, R1, R2)이 상기 패널(64)에 제공된 단자와 전기적으로 연결되어 구동되게 할 수 있다. 또한, 상기 이방 도전성 필름(65)은 두께 방향에 수직한 방향으로 절연 특성을 제공하여 상기 복수의 반도체 소자(B1, B2, G1, G2, R1, R2) 간에 전기적으로 도통되는 것을 방지할 수 있다.
이와 같은 제조공정을 통하여 실시 예에 따른 표시패널이 구현될 수 있다. 상기 표시패널의 패널(64)을 통하여 각 반도체 소자의 n형 접촉층(59)에 전원이 인가될 수 있다. 또한, 상기 p형 접촉층(55)에 별도 회로를 통해 전원이 인가될 수 있다. 이와 같이 상기 n형 접촉층(59) 및 상기 p형 접촉층(55)에 전원이 인가될 수 있도록 구현됨으로써 표시패널에 배치된 상기 반도체 소자들의 발광 정도가 제어될 수 있게 된다.
도 17에는 상기 복수의 반도체 소자(B1, B2, G1, G2, R1, R2)만이 개시되었으나, 반도체 소자는 표시패널에서 구현하려는 해상도에 맞추어 정렬되어 배치될 수 있다. 가령, 상기 B1, G1, R1의 반도체 소자가 하나의 픽셀을 이룰 수 있으며, 상기 B2, G2, R2의 반도체 소자가 다른 하나의 픽셀을 이룰 수 있다. 도 17은 표시패널의 일부 단면을 나타낸 것으로서, 표시패널의 평면 상에서 본다면, 표시패널은 소정 가로 길이 및 소정 세로 길이로 구성될 것이고, 평면 상에서 해상도에 맞는 픽셀이 가로/세로 방향으로 정렬되어 배치될 수 있다.
한편, 이상에서 설명된 표시패널 제조 공정은 설계에 따라 본 발명이 속한 기술분야에서 알려진 범위 내에서 다양하게 변형되어 실시될 수도 있다. 예를 들어, 상기 도 7 및 도 8을 참조하여 설명된 바와 같이, 반도체층에 대한 아이솔레이션 공정이 수행되고, 보호층이 형성된 후 p형 접촉층이 형성될 수도 있지만, p형 접촉층이 형성된 후에 보호층이 형성되도록 제조 공정이 변경될 수도 있다.
실시 예에 따른 반도체 소자에 의하면, 발광구조물의 하부 방향에서 상부 방향으로 가면서 폭이 좁아지는 경사진 구조로 제공될 수 있으며, 발광구조물 하부에 배치된 n형 접촉층의 폭 또는 면적을 크게 하여 반사도를 높이고, 발광구조물 상부에 배치된 p형 접촉층의 폭 또는 면적을 작게 하여 투과도를 높임으로서, 활성층에서 생성된 빛이 발광구조물의 상부 방향으로 효율적으로 추출될 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 상기 반도체 소자는 예로서 200 마이크로 미터 이하의 폭 및 길이를 갖는 마이크로 반도체 소자로 구현될 수 있다. 예로서, 이상에서 설명된 마이크로 미터 크기의 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다.
실시 예에 따른 표시패널 제조방법에 의하면, 칩 스케일 패키지 형태로 반도체 소자를 제조하고, 칩 스케일 페키지 형태의 반도체 소자를 트랜스퍼 공정을 이용하여 표시패널을 형성함으로써, 제조 수율을 높이고 원가를 절감할 수 있는 장점이 있다.
도 18은 본 발명의 실시 예에 따른 표시장치를 나타낸 도면이다.
실시 예에 따른 표시장치는 도 18에 도시된 바와 같이, 이상에서 설명된 반도체 소자를 포함하는 표시패널(70)과 제어부(75)를 포함할 수 있다. 상기 제어부(75)는 상기 표시패널(70)에 제공된 반도체 소자의 발광을 제어할 수 있다. 상기 제어부(75)는 상기 표시패널(70)에 제공된 반도체 소자의 n형 접촉층 및 p형 접촉층에 인가되는 전원을 제어함으로써 상기 표시패널(70)에서 원하는 영상을 제공할 수 있게 된다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시 예에 따른 반도체 소자, 이를 포함하는 표시패널 및 표시장치에 의하면, 광 추출 효율이 향상되고, 고해상도를 구현하며, 제조 수율을 높이고 원가를 절감할 수 있는 장점이 있다.
실시 예에 따른 표시패널 제조방법에 의하면, 광 추출 효율이 향상되고, 고해상도를 구현하며, 제조 수율을 높이고 원가를 절감할 수 있는 장점이 있다.
실시 예에 따른 표시패널 제조방법에 의하면, 칩 스케일 패키지 형태로 반도체 소자를 제조하고, 칩 스케일 페키지 형태의 반도체 소자를 트랜스퍼 공정을 이용하여 표시패널을 형성함으로써, 제조 수율을 높이고 원가를 절감할 수 있는 장점이 있다.

Claims (10)

  1. p형 반도체층, 상기 p형 반도체층 아래에 배치된 활성층, 상기 활성층 아래에 배치된 n형 반도체층을 포함하는 발광구조물;
    상기 발광구조물의 측면 및 상부 면에 배치된 보호층;
    상기 p형 반도체층 위에 배치된 p형 접촉층;
    상기 n형 반도체층 아래에 배치된 n형 접촉층;
    을 포함하고,
    상기 n형 반도체층의 하부 면의 폭이 상기 p형 반도체층의 하부 면의 폭에 비해 더 크게 제공되고,
    상기 n형 접촉층의 상부 면의 폭이 상기 n형 반도체층의 상부 면의 폭에 비해 더 크게 제공되고,
    상기 n형 반도체층의 하부 면과 상기 발광구조물의 측면이 이루는 각도가 30도 내지 80도인 반도체 소자.
  2. 제1항에 있어서,
    상기 n형 접촉층의 상부 면의 폭이 상기 n형 반도체층의 하부 면의 폭에 비해 70% 이상인 반도체 소자.
  3. 제1항에 있어서,
    상기 n형 접촉층이 상부 면의 폭이 상기 n형 반도체층의 하부 면의 폭과 같거나 더 큰 반도체 소자.
  4. 제1항에 있어서,
    상기 보호층의 하부 면이 상기 n형 접촉층의 상부 면에 접촉되어 배치된 반도체 소자.
  5. 제1항에 있어서,
    상기 p형 접촉층의 면적은 상기 활성층의 면적에 비해 50% 내지 70%인 반도체 소자.
  6. 제1항에 있어서,
    상기 n형 접촉층의 제1 영역은 상기 n형 반도체층의 하부 면에 접촉되고, 상기 n형 접촉층의 제2 영역은 상기 n형 반도체층의 측면에 접촉된 반도체 소자.
  7. 제1항에 있어서,
    상기 n형 접촉층 아래에 배치된 본딩층을 더 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 본딩층의 제1 영역이 상기 n형 접촉층의 하부 면에 접촉되고, 상기 본딩층의 제2 영역이 상기 n형 접촉층의 측면에 접촉된 반도체 소자.
  9. 기판;
    상기 기판 위에 배치되며, 제1항 내지 제8항 중의 어느 한 항에 기재된 반도체 소자; 를 포함하는 표시패널.
  10. 성장기판 위에, n형 반도체층, 상기 n형 반도체층 위에 형성된 활성층, 상기 활성층 위에 형성된 p형 반도체층을 포함하는 반도체층을 형성하는 단계;
    상기 반도체층을 복수 발광구조물로 분리하는 아이솔레이션 공정을 수행하여 상기 복수 발광구조물 사이에 상기 n형 반도체층을 노출시키는 단계;
    상기 분리된 복수 발광구조물의 측면 및 상부 면에 보호층을 형성하는 단계;
    상기 복수 발광구조물의 p형 반도체층에 접촉된 p형 접촉층을 형성하는 단계;
    상기 복수 발광구조물의 측면 사이 및 상기 p형 접촉층 위에 희생층을 형성하는 단계;
    상기 희생층 위에 접착층을 이용하여 제1 임시기판을 부착시키고 상기 성장기판을 분리하는 단계;
    상기 복수 발광구조물 사이에 제공된 상기 n형 반도체층을 식각하고 상기 복수 발광구조물 사이에 배치된 상기 희생층을 노출시키는 단계;
    상기 n형 반도체층의 상부 면에 접촉된 n형 접촉층을 형성하는 단계;
    상기 복수 발광구조물 사이에 배치된 상기 희생층을 제거하고 상기 접착층을 노출시키는 단계;
    상기 제1 임시기판으로부터 상기 복수 발광구조물의 일부를 분리시켜 제2 임시기판에 소정 간격으로 배열하는 단계;
    상기 제2 임시기판에 배열된 상기 발광구조물을 패널에 일괄적으로 부착하고 상기 제2 임시기판을 제거하는 단계;
    를 포함하는 표시패널 제조방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102769519B1 (ko) * 2018-02-14 2025-02-17 에피스타 코포레이션 발광 장치, 그 제조 방법 및 디스플레이 모듈
DE102018111227A1 (de) * 2018-05-09 2019-11-14 Osram Opto Semiconductors Gmbh Verfahren zum Durchtrennen eines epitaktisch gewachsenen Halbleiterkörpers und Halbleiterchip
WO2020055061A1 (ko) * 2018-09-10 2020-03-19 주식회사 세미콘라이트 반도체 발광소자 및 이의 제조방법
KR102089499B1 (ko) * 2018-09-10 2020-03-16 주식회사 세미콘라이트 반도체 발광소자 및 이의 제조방법
KR102087728B1 (ko) * 2018-11-27 2020-03-11 주식회사 세미콘라이트 반도체 발광소자 및 이의 제조방법
KR102275367B1 (ko) * 2019-08-21 2021-07-13 주식회사 에스엘바이오닉스 반도체 발광소자 및 이의 제조방법
KR102859780B1 (ko) * 2019-12-10 2025-09-15 삼성디스플레이 주식회사 발광 소자 및 이를 포함하는 표시 장치
KR102828048B1 (ko) * 2020-02-13 2025-07-03 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법
KR102925282B1 (ko) * 2020-10-06 2026-02-09 삼성디스플레이 주식회사 발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치
US11894489B2 (en) * 2021-03-16 2024-02-06 Epistar Corporation Semiconductor device, semiconductor component and display panel including the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060125079A (ko) * 2005-06-01 2006-12-06 삼성전기주식회사 수직구조 질화갈륨계 발광다이오드 소자 및 그 제조방법
KR20090015514A (ko) * 2007-08-09 2009-02-12 엘지이노텍 주식회사 반도체 발광소자
KR20090118623A (ko) * 2008-05-14 2009-11-18 삼성전기주식회사 수직구조 반도체 발광소자 및 그 제조방법
KR101000311B1 (ko) * 2010-07-27 2010-12-13 (주)더리즈 반도체 발광소자 및 그 제조방법
KR20120108411A (ko) * 2011-03-24 2012-10-05 엘지이노텍 주식회사 발광소자

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716646B1 (ko) 2005-11-04 2007-05-09 서울옵토디바이스주식회사 경사진 광 방출면을 갖는 발광소자 및 그것을 제조하는방법
KR100986353B1 (ko) 2009-12-09 2010-10-08 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR101081135B1 (ko) * 2010-03-15 2011-11-07 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR101886153B1 (ko) * 2011-12-26 2018-09-11 엘지이노텍 주식회사 발광소자
US9627572B2 (en) * 2012-04-25 2017-04-18 Kyocera Corporation Light receiving and emitting element module and sensor device using same
US9768345B2 (en) * 2013-12-20 2017-09-19 Apple Inc. LED with current injection confinement trench

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060125079A (ko) * 2005-06-01 2006-12-06 삼성전기주식회사 수직구조 질화갈륨계 발광다이오드 소자 및 그 제조방법
KR20090015514A (ko) * 2007-08-09 2009-02-12 엘지이노텍 주식회사 반도체 발광소자
KR20090118623A (ko) * 2008-05-14 2009-11-18 삼성전기주식회사 수직구조 반도체 발광소자 및 그 제조방법
KR101000311B1 (ko) * 2010-07-27 2010-12-13 (주)더리즈 반도체 발광소자 및 그 제조방법
KR20120108411A (ko) * 2011-03-24 2012-10-05 엘지이노텍 주식회사 발광소자

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