KR20170104829A - 반도체 소자, 표시패널, 표시장치 및 표시패널 제조방법 - Google Patents

반도체 소자, 표시패널, 표시장치 및 표시패널 제조방법 Download PDF

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Abstract

실시 예에 따른 반도체 소자는, p형 반도체층, p형 반도체층 아래에 배치된 활성층, 활성층 아래에 배치된 n형 반도체층을 포함하는 발광구조물; 발광구조물의 측면 및 상부 면에 배치된 보호층; p형 반도체층 위에 배치된 p형 접촉층; n형 반도체층 아래에 배치된 n형 접촉층; 을 포함하고, n형 반도체층의 하부 면의 폭이 p형 반도체층의 하부 면의 폭에 비해 더 크게 제공되고, n형 접촉층의 상부 면의 폭이 n형 반도체층의 상부 면의 폭에 비해 더 크게 제공되고, n형 반도체층의 하부 면과 발광구조물의 측면이 이루는 각도가 30도 내지 80도일 수 있다.

Description

반도체 소자, 표시패널, 표시장치 및 표시패널 제조방법 {SEMICONDUCTOR DEVICE, DISPLAY PANEL, DISPLAY DEVICE, METHOD OF FABRICATING DISPLAY PANEL}
실시 예는 반도체 소자에 관한 것이다. 또한, 실시 예는 반도체 소자를 포함하는 표시패널 및 표시장치에 관한 것이다. 또한, 실시 예는 반도체 소자를 포함하는 표시패널 제조방법에 관한 것이다.
발광 소자(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 반도체 소자 중 하나이다. 발광 소자는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 발광 소자의 휘도 문제가 개선되면서, 발광 소자가 액정 표시 장치의 광원, 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 다양하게 적용되고 있다. 이러한 반도체 소자는 발광 소자, 레이저 다이오드, 양자 점 소자 등을 포함할 수 있다.
한편, 발광 소자와 같은 반도체 소자를 수십 또는 수백 마이크로 미터 크기로 작게 형성하여, 반도체 소자를 표시장치의 픽셀로 배치하고, 각 반도체 소자를 구동시켜 화상을 표시하는 마이크로 반도체 소자 표시장치에 관한 기술이 연구되고 있다. 이러한 마이크로 반도체 소자 표시장치는 기존의 액정표시장치나 유기발광표시장치 등에 비해 시인성이 우수하고 소비전력이 작은 장점이 있다. 이러한 마이크로 반도체 소자 표시장치의 특성을 향상시키면서 대형 표시장치에서 고해상도를 구현하며, 제조 수율을 높이고 원가를 절감할 수 있는 방안에 대한 연구가 진행되고 있다.
실시 예는 광 추출 효율이 향상되고, 고해상도를 구현하며, 제조 수율을 높이고 원가를 절감할 수 있는 반도체 소자, 이를 포함하는 표시패널 및 표시장치를 제공할 수 있다.
실시 예는, 광 추출 효율이 향상되고, 고해상도를 구현하며, 제조 수율을 높이고 원가를 절감할 수 있는 표시패널 제조방법을 제공할 수 있다.
실시 예에 따른 반도체 소자는, p형 반도체층, 상기 p형 반도체층 아래에 배치된 활성층, 상기 활성층 아래에 배치된 n형 반도체층을 포함하는 발광구조물; 상기 발광구조물의 측면 및 상부 면에 배치된 보호층; 상기 p형 반도체층 위에 배치된 p형 접촉층; 상기 n형 반도체층 아래에 배치된 n형 접촉층; 을 포함하고, 상기 n형 반도체층의 하부 면의 폭이 상기 p형 반도체층의 하부 면의 폭에 비해 더 크게 제공되고, 상기 n형 접촉층의 상부 면의 폭이 상기 n형 반도체층의 상부 면의 폭에 비해 더 크게 제공되고, 상기 n형 반도체층의 하부 면과 상기 발광구조물의 측면이 이루는 각도가 30도 내지 80도일 수 있다.
실시 예에 따른 표시패널은, 기판; 상기 기판 위에 배치된 반도체 소자를 포함하고, 상기 반도체 소자는 p형 반도체층, 상기 p형 반도체층 아래에 배치된 활성층, 상기 활성층 아래에 배치된 n형 반도체층을 포함하는 발광구조물; 상기 발광구조물의 측면 및 상부 면에 배치된 보호층; 상기 p형 반도체층 위에 배치된 p형 접촉층; 상기 n형 반도체층 아래에 배치된 n형 접촉층; 을 포함하고, 상기 n형 반도체층의 하부 면의 폭이 상기 p형 반도체층의 하부 면의 폭에 비해 더 크게 제공되고, 상기 n형 접촉층의 상부 면의 폭이 상기 n형 반도체층의 상부 면의 폭에 비해 더 크게 제공되고, 상기 n형 반도체층의 하부 면과 상기 발광구조물의 측면이 이루는 각도가 30도 내지 80도일 수 있다.
실시 예에 따른 표시장치는, 기판; 상기 기판 위에 배치된 반도체 소자; 상기 반도체 소자의 발광을 제어하는 제어부를 포함하고, 상기 반도체 소자는 p형 반도체층, 상기 p형 반도체층 아래에 배치된 활성층, 상기 활성층 아래에 배치된 n형 반도체층을 포함하는 발광구조물; 상기 발광구조물의 측면 및 상부 면에 배치된 보호층; 상기 p형 반도체층 위에 배치된 p형 접촉층; 상기 n형 반도체층 아래에 배치된 n형 접촉층; 을 포함하고, 상기 n형 반도체층의 하부 면의 폭이 상기 p형 반도체층의 하부 면의 폭에 비해 더 크게 제공되고, 상기 n형 접촉층의 상부 면의 폭이 상기 n형 반도체층의 상부 면의 폭에 비해 더 크게 제공되고, 상기 n형 반도체층의 하부 면과 상기 발광구조물의 측면이 이루는 각도가 30도 내지 80도일 수 있다.
실시 예에 따른 표시패널 제조방법은, 성장기판 위에, n형 반도체층, 상기 n형 반도체층 위에 형성된 활성층, 상기 활성층 위에 형성된 p형 반도체층을 포함하는 반도체층을 형성하는 단계; 상기 반도체층을 복수 발광구조물로 분리하는 아이솔레이션 공정을 수행하여 상기 복수 발광구조물 사이에 상기 n형 반도체층을 노출시키는 단계; 상기 분리된 복수 발광구조물의 측면 및 상부 면에 보호층을 형성하는 단계; 상기 복수 발광구조물의 p형 반도체층에 접촉된 p형 접촉층을 형성하는 단계; 상기 복수 발광구조물의 측면 사이 및 상기 p형 접촉층 위에 희생층을 형성하는 단계; 상기 희생층 위에 본딩층을 이용하여 제1 임시기판을 부착시키고 상기 성장기판을 분리하는 단계; 상기 복수 발광구조물 사이에 제공된 상기 n형 반도체층을 식각하고 상기 복수 발광구조물 사이에 배치된 상기 희생층을 노출시키는 단계; 상기 n형 반도체층의 상부 면에 접촉된 n형 접촉층을 형성하는 단계; 상기 복수 발광구조물 사이에 배치된 상기 희생층을 제거하고 상기 본딩층을 노출시키는 단계; 상기 제1 임시기판으로부터 상기 복수 발광구조물의 일부를 분리시켜 제2 임시기판에 소정 간격으로 배열하는 단계; 상기 제2 임시기판에 배열된 상기 발광구조물을 패널에 일괄적으로 부착하고 상기 제2 임시기판을 제거하는 단계; 를 포함할 수 있다.
실시 예에 따른 반도체 소자, 이를 포함하는 표시패널 및 표시장치에 의하면, 광 추출 효율이 향상되고, 고해상도를 구현하며, 제조 수율을 높이고 원가를 절감할 수 있는 장점이 있다.
실시 예에 따른 표시패널 제조방법에 의하면, 광 추출 효율이 향상되고, 고해상도를 구현하며, 제조 수율을 높이고 원가를 절감할 수 있는 장점이 있다.
실시 예에 따른 표시패널 제조방법에 의하면, 칩 스케일 패키지 형태로 반도체 소자를 제조하고, 칩 스케일 페키지 형태의 반도체 소자를 트랜스퍼 공정을 이용하여 표시패널을 형성함으로써, 제조 수율을 높이고 원가를 절감할 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자에 적용된 활성층과 p형 접촉층의 배치 관계를 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 5 내지 도 17은 본 발명의 실시 예에 따른 표시패널 제조방법을 나타낸 도면이다.
도 18은 본 발명의 실시 예에 따른 표시장치를 나타낸 도면이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자, 표시패널, 표시장치 및 표시패널 제조방법에 대해 상세히 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 발광구조물(10)을 포함할 수 있다. 상기 발광구조물(10)은 p형 반도체층(11), 활성층(12), n형 반도체층(13)을 포함할 수 있다. 상기 활성층(12)은 상기 p형 반도체층(11) 아래에 배치될 수 있다. 상기 n형 반도체층(13)은 상기 활성층(12) 아래에 배치될 수 있다.
상기 발광구조물(10)은 상기 활성층(12)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(12)을 구성하는 물질에 따라 상기 p형 반도체층(11)과 상기 n형 반도체층(13)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(10)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(10)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(10)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(12)은 상기 n형 반도체층(13)을 통해서 주입되는 전자와 상기 p형 반도체층(11)을 통해서 주입되는 정공이 서로 만나서, 상기 활성층(12)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(12)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(12)은 화합물 반도체로 구현될 수 있다. 상기 활성층(12)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(12)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(12)이 다중 우물 구조로 구현된 경우, 상기 활성층(12)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(12)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(12)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다. 상기 활성층(12)이 다중 우물 구조로 구현된 경우, 상기 활성층(12)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 상기 활성층(12)은 예로서 0.3 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 상기 활성층(12)은 좀 더 구체적으로 0.1 내지 0.3 마이크로 미터의 두께로 제공될 수 있다.
상기 p형 반도체층(11)은 화합물 반도체로 구현될 수 있다. 상기 p형 반도체층(11)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 p형 반도체층(11)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 p형 반도체층(11)은 (AlxGa1 -x)yIn1 -yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 p형 반도체층(11)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다. 상기 p형 반도체층(11)은 예로서 1 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 상기 p형 반도체층(11)은 좀 더 구체적으로 0.1 내지 1 마이크로 미터의 두께로 제공될 수 있다.
상기 n형 반도체층(13)은 화합물 반도체로 구현될 수 있다. 상기 n형 반도체층(13)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 n형 반도체층(13)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 n형 반도체층(13)은 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 n형 반도체층(13)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 n형 반도체층(13)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다. 상기 n형 반도체층(13)은 예로서 3 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 상기 n형 반도체층(13)은 좀 더 구체적으로 0.1 내지 3 마이크로 미터의 두께로 제공될 수 있다. 상기 n형 반도체층(13)의 두께가 상기 p형 반도체층(11)의 두께에 비하여 더 두껍게 제공될 수 있다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 보호층(15)을 포함할 수 있다. 상기 보호층(15)은 상기 발광구조물(10)의 측면에 배치될 수 있다. 상기 보호층(15)은 상기 발광구조물(10)의 상부 면에 배치될 수 있다. 상기 보호층(15)을 통하여 상기 p형 반도체층(11)의 상부 면 일부가 노출될 수 있다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, p형 접촉층(17)을 포함할 수 있다. 상기 p형 접촉층(17)은 상기 발광구조물(10) 위에 배치될 수 있다. 상기 p형 접촉층(17)은 상기 p형 반도체층(11) 위에 배치될 수 있다. 상기 p형 접촉층(17)은 상기 보호층(15)을 통하여 노출된 상기 p형 반도체층(11)의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, n형 접촉층(19)을 포함할 수 있다. 상기 n형 접촉층(19)은 상기 발광구조물(10) 아래에 배치될 수 있다. 상기 n형 접촉층(19)은 상기 n형 반도체층(13) 아래에 배치될 수 있다. 상기 n형 접촉층(19)은 상기 n형 반도체층(13) 하부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 n형 반도체층(13)의 하부 면의 폭이 상기 n형 반도체층(13)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 활성층(12)의 하부 면의 폭이 상기 활성층(12)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 p형 반도체층(11)의 하부 면의 폭이 상기 p형 반도체층(11)의 상부 면의 폭에 비해 더 크게 제공될 수 있다.
상기 n형 반도체층(13)의 하부 면의 폭이 상기 p형 반도체층(11)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 n형 반도체층(13)의 상부 면의 폭이 상기 p형 반도체층(11)의 하부 면의 폭에 비해 더 크게 제공될 수 있다.
실시 예에 따른 상기 발광구조물(10)은, 도 1에 도시된 바와 같이, 상기 발광구조물(10)의 하부 면으로부터 상기 발광구조물(10)의 상부 면 방향으로 가면서 경사진 구조로 제공될 수 있다. 예로서, 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 경사 각도에 대해서는 추후 제조 공정을 설명하면서 부연 설명하도록 한다. 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)는 구체적인 예로서 40도 내지 60도로 제공될 수도 있다.
상기 n형 반도체층(13)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다. 상기 n형 반도체층(13)의 하부 면과 상기 n형 반도체층(13)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 n형 반도체층(13)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
다른 표현으로서, 상기 n형 반도체층(13)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
한편, 상기 p형 반도체층(11)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 p형 반도체층(11)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다. 상기 p형 반도체층(11)의 하부 면과 상기 p형 반도체층(11)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 p형 반도체층(11)의 하부 면과 상기 p형 반도체층(11)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
실시 예에 의하면, 상기 n형 접촉층(19)의 상부 면의 폭이 상기 n형 반도체층(13)의 하부 면의 폭에 비해 70% 이상으로 제공될 수 있다. 이는 상기 활성층(12)에서 발광되는 빛이 상기 n형 접촉층(19)에서 반사되어 상부 방향으로 진행되는 빛의 광량을 향상시키기 위한 것이다. 예로서, 도 1에 도시된 바와 같이, 상기 n형 접촉층(19)의 상부 면의 폭이 상기 n형 반도체층(13)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 또한, 상기 n형 접촉층(19)의 상부 면의 폭은 상기 n형 반도체층(13)의 하부 면의 폭과 같게 제공될 수 있다.
실시 예에 의하면, 상기 n형 접촉층(19)의 폭이 상기 p형 접촉층(17)의 폭에 비해 더 크게 제공될 수 있다. 상기 p형 접촉층(17)의 폭은 상기 p형 반도체층(11)의 상부 면의 폭에 비해 더 작게 제공될 수 있다. 상기 p형 접촉층(17)의 폭은 상기 활성층(12)의 폭에 비해 더 작게 제공될 수 있다. 예로서, 실시 예에 의하면, 도 2에 도시된 바와 같이, 상기 p형 접촉층(17)의 면적은 상기 활성층(12) 면적의 70% 보다 작게 제공될 수 있다. 일반적인 발광소자의 경우, p형 접촉층의 면적이 활성층 면적의 80% 이상이 되도록 설계 되지만, 본 실시 예에서는 상기 p형 접촉층(17) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(17)의 면적을 상대적으로 작게 구현하였다. 예로서, 상기 p형 접촉층(17)의 면적은 상기 활성층(12)의 면적에 비해 50% 내지 70%로 제공될 수 있다. 상기 p형 접촉층(17)을 통하여 상기 p형 반도체층(11)에 전원이 안정적으로 제공될 수 있도록 상기 p형 접촉층(17)의 면적이 상기 활성층(12)의 면적에 비해 50% 이상이 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(17) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(17)의 면적이 상기 활성층(12)의 면적에 비해 70% 이하가 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(17)은 제1 영역과 제2 영역을 포함할 수 있다. 상기 p형 접촉층(17)의 제2 영역은 제1 영역으로부터 연장되어 배치될 수 있으며, 상기 제1 영역과 상기 제2 영역은 서로 다른 폭, 길이, 면적, 또는 형상을 가질 수 있다.
상기 보호층(15)의 형성 방법 및 기능에 대해서는 추후 제조공정을 설명하면서 부연하여 설명될 것이지만, 상기 보호층(15)은 이웃하는 발광구조물 간의 아칭(arching) 방지를 위하여 제공될 수 있다. 상기 보호층(15)은 절연물을 포함할 수 있다. 상기 보호층(15)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 보호층(15)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 예로서, 실시 예에 의하면 상기 보호층(15)은 1 마이크로 미터 이하의 두께로 제공될 수 있다. 좀 더 구체적으로, 상기 보호층(15)은 예로서 0.1 내지 1 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 의하면, 상기 p형 접촉층(17)은 상기 p형 반도체층(11)과 오믹 접촉되는 물질로 구현될 수 있다. 상기 p형 접촉층(17)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 상기 p형 접촉층(17)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 p형 접촉층(17)은 예로서 0.5 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 좀 더 구체적으로 상기 p형 접촉층(17)은 0.01 내지 0.5 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 의하면, 상기 n형 접촉층(19)은 상기 n형 반도체층(13)과 오믹 접촉하는 물질을 포함할 수 있다. 또한, 상기 n형 접촉층(19)은 반사 물질을 포함할 수 있다. 상기 n형 접촉층(19)은 예로서 2 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 좀 더 구체적으로 상기 n형 접촉층(19)은 0.1 내지 2 마이크로 미터의 두께로 제공될 수 있다. 상기 n형 접촉층(19)은 상기 n형 반도체층(13)에 접촉된 오믹 접촉층과, 상기 오믹 접촉층 아래에 배치된 반사층을 포함할 수 있다. 상기 n형 접촉층(19)은 상기 n형 반도체층(13)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 n형 접촉층(19)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 반도체 소자는 상기 n형 접촉층(19) 아래에 배치된 본딩층(21)을 더 포함할 수 있다. 상기 본딩층(21)에는 외부로부터 상기 n형 접촉층(19)에 전원을 인가하는 도선, 패드, 또는 도전성 필름 등이 연결될 수 있다. 예로서, 상기 본딩층(21)의 하부 면의 폭은 상기 n형 접촉층(19)의 하부 면의 폭과 같게 제공될 수 있다. 한편, 실시 예에 의하면, 상기 본딩층(21)은 생략될 수 있으며, 외부로부터 전원을 인가하는 도선, 패드, 또는 도전성 필름 등이 상기 n형 접촉층(19)에 직접 연결될 수도 있다. 상기 본딩층(21)은 예로서 In, InAg, AuIn 등의 물질 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 본딩층(21)은 예로서 1 내지 4 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 따른 반도체 소자에 의하면, 발광구조물의 하부 방향에서 상부 방향으로 가면서 폭이 좁아지는 경사진 구조로 제공될 수 있으며, 발광구조물 하부에 배치된 n형 접촉층의 폭 또는 면적을 크게 하여 반사도를 높이고, 발광구조물 상부에 배치된 p형 접촉층의 폭 또는 면적을 작게 하여 투과도를 높임으로서, 활성층에서 생성된 빛이 발광구조물의 상부 방향으로 효율적으로 추출될 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 상기 반도체 소자는 예로서 200 마이크로 미터 이하의 폭 및 길이를 갖는 마이크로 반도체 소자로 구현될 수 있다. 예로서, 이상에서 설명된 마이크로 미터 크기의 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다. 도 3에 도시된 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 및 도 2를 참조하여 설명된 부분과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자는, 도 3에 도시된 바와 같이, 발광구조물(10)을 포함할 수 있다. 상기 발광구조물(10)은 p형 반도체층(11), 활성층(12), n형 반도체층(13)을 포함할 수 있다. 상기 활성층(12)은 상기 p형 반도체층(11) 아래에 배치될 수 있다. 상기 n형 반도체층(13)은 상기 활성층(12) 아래에 배치될 수 있다.
실시 예에 따른 반도체 소자는, 도 3에 도시된 바와 같이, 보호층(15)을 포함할 수 있다. 상기 보호층(15)은 상기 발광구조물(10)의 측면에 배치될 수 있다. 상기 보호층(15)은 상기 발광구조물(10)의 상부 면에 배치될 수 있다. 상기 보호층(15)을 통하여 상기 p형 반도체층(11)의 상부 면 일부가 노출될 수 있다.
실시 예에 따른 반도체 소자는, 도 3에 도시된 바와 같이, p형 접촉층(17)을 포함할 수 있다. 상기 p형 접촉층(17)은 상기 발광구조물(10) 위에 배치될 수 있다. 상기 p형 접촉층(17)은 상기 p형 반도체층(11) 위에 배치될 수 있다. 상기 p형 접촉층(17)은 상기 보호층(15)을 통하여 노출된 상기 p형 반도체층(11)의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자는, 도 3에 도시된 바와 같이, n형 접촉층(119)을 포함할 수 있다. 상기 n형 접촉층(119)은 상기 발광구조물(10) 아래에 배치될 수 있다. 상기 n형 접촉층(119)은 상기 n형 반도체층(13) 아래에 배치될 수 있다. 상기 n형 접촉층(119)은 상기 n형 반도체층(13) 하부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 n형 반도체층(13)의 하부 면의 폭이 상기 n형 반도체층(13)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 활성층(12)의 하부 면의 폭이 상기 활성층(12)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 p형 반도체층(11)의 하부 면의 폭이 상기 p형 반도체층(11)의 상부 면의 폭에 비해 더 크게 제공될 수 있다.
상기 n형 반도체층(13)의 하부 면의 폭이 상기 p형 반도체층(11)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 n형 반도체층(13)의 상부 면의 폭이 상기 p형 반도체층(11)의 하부 면의 폭에 비해 더 크게 제공될 수 있다.
실시 예에 따른 상기 발광구조물(10)은, 도 3에 도시된 바와 같이, 상기 발광구조물(10)의 하부 면으로부터 상기 발광구조물(10)의 상부 면 방향으로 가면서 경사진 구조로 제공될 수 있다. 예로서, 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 경사 각도에 대해서는 추후 제조 공정을 설명하면서 부연 설명하도록 한다. 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)는 구체적인 예로서 40도 내지 60도로 제공될 수도 있다.
상기 n형 반도체층(13)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다. 상기 n형 반도체층(13)의 하부 면과 상기 n형 반도체층(13)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 n형 반도체층(13)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
다른 표현으로서, 상기 n형 반도체층(13)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
한편, 상기 p형 반도체층(11)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 p형 반도체층(11)의 하부 면과 상기 보호층(15)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다. 상기 p형 반도체층(11)의 하부 면과 상기 p형 반도체층(11)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 p형 반도체층(11)의 하부 면과 상기 p형 반도체층(11)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
실시 예에 의하면, 상기 n형 접촉층(119)의 상부 면의 폭이 상기 n형 반도체층(13)의 하부 면의 폭에 비해 70% 이상으로 제공될 수 있다. 이는 상기 활성층(12)에서 발광되는 빛이 상기 n형 접촉층(119)에서 반사되어 상부 방향으로 진행되는 빛의 광량을 향상시키기 위한 것이다. 예로서, 도 3에 도시된 바와 같이, 상기 n형 접촉층(119)의 상부 면의 폭이 상기 n형 반도체층(13)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 또한, 상기 n형 접촉층(119)의 상부 면의 폭은 상기 n형 반도체층(13)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 n형 접촉층(119)의 상부 면의 폭이 상기 n형 반도체층(13)의 하부 면의 폭과 상기 보호층(15)의 하부 면의 폭을 합한 크기와 같게 제공될 수 있다. 상기 보호층(15)의 하부 면이 상기 n형 접촉층(119)의 상부 면 위에 배치될 수 있다. 상기 보호층(15)의 하부 면이 상기 n형 접촉층(119)의 상부 면 위에 접촉되어 제공될 수 있다. 이와 같이, 상기 n형 접촉층(119)의 폭 또는 면적을 크게 제공함으로써, 상기 활성층(12)에서 생성되는 빛을 상기 n형 접촉층(119)의 상부 방향으로 효율적으로 반사시킬 수 있게 된다.
실시 예에 의하면, 상기 n형 접촉층(119)의 폭이 상기 p형 접촉층(17)의 폭에 비해 더 크게 제공될 수 있다. 상기 p형 접촉층(17)의 폭은 상기 p형 반도체층(11)의 상부 면의 폭에 비해 더 작게 제공될 수 있다. 상기 p형 접촉층(17)의 폭은 상기 활성층(12)의 폭에 비해 더 작게 제공될 수 있다. 예로서, 실시 예에 의하면, 도 2에 도시된 바와 같이, 상기 p형 접촉층(17)의 면적은 상기 활성층(12) 면적의 70% 보다 작게 제공될 수 있다. 일반적인 발광소자의 경우, p형 접촉층의 면적이 활성층 면적의 80% 이상이 되도록 설계 되지만, 본 실시 예에서는 상기 p형 접촉층(17) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(17)의 면적을 상대적으로 작게 구현하였다. 예로서, 상기 p형 접촉층(17)의 면적은 상기 활성층(12)의 면적에 비해 50% 내지 70%로 제공될 수 있다. 상기 p형 접촉층(17)을 통하여 상기 p형 반도체층(11)에 전원이 안정적으로 제공될 수 있도록 상기 p형 접촉층(17)의 면적이 상기 활성층(12)의 면적에 비해 50% 이상이 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(17) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(17)의 면적이 상기 활성층(12)의 면적에 비해 70% 이하가 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(17)은 제1 영역과 제2 영역을 포함할 수 있다. 상기 p형 접촉층(17)의 제2 영역은 제1 영역으로부터 연장되어 배치될 수 있으며, 상기 제1 영역과 상기 제2 영역은 서로 다른 폭, 길이, 면적, 또는 형상을 가질 수 있다.
상기 보호층(15)의 형성 방법 및 기능에 대해서는 추후 제조공정을 설명하면서 부연하여 설명될 것이지만, 상기 보호층(15)은 이웃하는 발광구조물 간의 아칭(arching) 방지를 위하여 제공될 수 있다. 상기 보호층(15)은 절연물을 포함할 수 있다. 상기 보호층(15)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 보호층(15)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
실시 예에 의하면, 상기 p형 접촉층(17)은 상기 p형 반도체층(11)과 오믹 접촉되는 물질로 구현될 수 있다. 상기 p형 접촉층(17)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 상기 p형 접촉층(17)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 의하면, 상기 n형 접촉층(119)은 상기 n형 반도체층(13)과 오믹 접촉하는 물질을 포함할 수 있다. 또한, 상기 n형 접촉층(119)은 반사 물질을 포함할 수 있다. 상기 n형 접촉층(119)은 상기 n형 반도체층(13)에 접촉된 오믹 접촉층과, 상기 오믹 접촉층 아래에 배치된 반사층을 포함할 수 있다. 상기 n형 접촉층(119)은 상기 n형 반도체층(13)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 n형 접촉층(119)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 반도체 소자는 상기 n형 접촉층(119) 아래에 배치된 본딩층(121)을 더 포함할 수 있다. 상기 본딩층(121)에는 외부로부터 상기 n형 접촉층(119)에 전원을 인가하는 도선, 패드, 또는 도전성 필름 등이 연결될 수 있다. 예로서, 상기 본딩층(121)의 하부 면의 폭은 상기 n형 접촉층(119)의 하부 면의 폭과 같게 제공될 수 있다. 한편, 실시 예에 의하면, 상기 본딩층(121)은 생략될 수 있으며, 외부로부터 전원을 인가하는 도선, 패드, 또는 도전성 필름 등이 상기 n형 접촉층(119)에 직접 연결될 수도 있다. 상기 본딩층(121)은 예로서 In, InAg, AuIn 등의 물질 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자에 의하면, 발광구조물의 하부 방향에서 상부 방향으로 가면서 폭이 좁아지는 경사진 구조로 제공될 수 있으며, 발광구조물 하부에 배치된 n형 접촉층의 폭 또는 면적을 크게 하여 반사도를 높이고, 발광구조물 상부에 배치된 p형 접촉층의 폭 또는 면적을 작게 하여 투과도를 높임으로서, 활성층에서 생성된 빛이 발광구조물의 상부 방향으로 효율적으로 추출될 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 상기 반도체 소자는 예로서 200 마이크로 미터 이하의 폭 및 길이를 갖는 마이크로 반도체 소자로 구현될 수 있다. 예로서, 이상에서 설명된 마이크로 미터 크기의 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다. 도 4에 도시된 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 3을 참조하여 설명된 부분과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자는, 도 4에 도시된 바와 같이, 발광구조물(10)을 포함할 수 있다. 상기 발광구조물(10)은 p형 반도체층(11), 활성층(12), n형 반도체층(13)을 포함할 수 있다. 상기 활성층(12)은 상기 p형 반도체층(11) 아래에 배치될 수 있다. 상기 n형 반도체층(13)은 상기 활성층(12) 아래에 배치될 수 있다.
실시 예에 따른 반도체 소자는, 도 4에 도시된 바와 같이, 보호층(215)을 포함할 수 있다. 상기 보호층(215)은 상기 발광구조물(10)의 측면에 배치될 수 있다. 상기 보호층(215)은 상기 발광구조물(10)의 상부 면에 배치될 수 있다. 상기 보호층(215)을 통하여 상기 p형 반도체층(11)의 상부 면 일부가 노출될 수 있다.
실시 예에 따른 반도체 소자는, 도 4에 도시된 바와 같이, p형 접촉층(17)을 포함할 수 있다. 상기 p형 접촉층(17)은 상기 발광구조물(10) 위에 배치될 수 있다. 상기 p형 접촉층(17)은 상기 p형 반도체층(11) 위에 배치될 수 있다. 상기 p형 접촉층(17)은 상기 보호층(215)을 통하여 노출된 상기 p형 반도체층(11)의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자는, 도 4에 도시된 바와 같이, n형 접촉층(219)을 포함할 수 있다. 상기 n형 접촉층(219)은 상기 발광구조물(10) 아래에 배치될 수 있다. 상기 n형 접촉층(219)은 상기 n형 반도체층(13) 아래에 배치될 수 있다. 상기 n형 접촉층(219)은 상기 n형 반도체층(13) 하부 면에 접촉되어 배치될 수 있다. 상기 n형 접촉층(219)은 상기 n형 반도체층(13)의 측면에 제공될 수 있다. 예로서, 상기 n형 접촉층(219)의 제1 영역은 상기 n형 반도체층(13)의 하부 면에 접촉되고, 상기 n형 접촉층(219)의 제2 영역은 상기 n형 반도체층(13)의 측면에 접촉되어 제공될 수 있다.
실시 예에 의하면, 상기 n형 반도체층(13)의 하부 면의 폭이 상기 n형 반도체층(13)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 활성층(12)의 하부 면의 폭이 상기 활성층(12)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 p형 반도체층(11)의 하부 면의 폭이 상기 p형 반도체층(11)의 상부 면의 폭에 비해 더 크게 제공될 수 있다.
상기 n형 반도체층(13)의 하부 면의 폭이 상기 p형 반도체층(11)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 n형 반도체층(13)의 상부 면의 폭이 상기 p형 반도체층(11)의 하부 면의 폭에 비해 더 크게 제공될 수 있다.
실시 예에 따른 상기 발광구조물(10)은, 도 4에 도시된 바와 같이, 상기 발광구조물(10)의 하부 면으로부터 상기 발광구조물(10)의 상부 면 방향으로 가면서 경사진 구조로 제공될 수 있다. 예로서, 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 경사 각도에 대해서는 추후 제조 공정을 설명하면서 부연 설명하도록 한다. 상기 발광구조물(10)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)는 구체적인 예로서 40도 내지 60도로 제공될 수도 있다.
상기 n형 반도체층(13)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 발광구조물(10)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다. 상기 n형 반도체층(13)의 하부 면과 상기 n형 반도체층(13)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 n형 반도체층(13)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
다른 표현으로서, 상기 n형 반도체층(13)의 하부 면과 상기 보호층(215)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 n형 반도체층(13)의 하부 면과 상기 보호층(215)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
한편, 상기 p형 반도체층(11)의 하부 면과 상기 보호층(215)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 p형 반도체층(11)의 하부 면과 상기 보호층(215)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다. 상기 p형 반도체층(11)의 하부 면과 상기 p형 반도체층(11)의 측면이 이루는 각도(a)가 30도 내지 80도로 제공될 수 있다. 더 구체적으로, 상기 p형 반도체층(11)의 하부 면과 상기 p형 반도체층(11)의 측면이 이루는 각도(a)가 40도 내지 60도로 제공될 수 있다.
실시 예에 의하면, 상기 n형 접촉층(219)의 상부 면의 폭이 상기 n형 반도체층(13)의 하부 면의 폭에 비해 70% 이상으로 제공될 수 있다. 이는 상기 활성층(12)에서 발광되는 빛이 상기 n형 접촉층(219)에서 반사되어 상부 방향으로 진행되는 빛의 광량을 향상시키기 위한 것이다. 예로서, 도 4에 도시된 바와 같이, 상기 n형 접촉층(219)의 상부 면의 폭이 상기 n형 반도체층(13)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 또한, 상기 n형 접촉층(219)의 상부 면의 폭은 상기 n형 반도체층(13)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 n형 접촉층(219)의 상부 면의 폭이 상기 n형 반도체층(13)의 하부 면의 폭과 상기 보호층(215)의 하부 면의 폭을 합한 크기와 같게 제공될 수 있다. 상기 보호층(215)의 하부 면이 상기 n형 접촉층(219)의 상부 면 위에 배치될 수 있다. 상기 보호층(215)의 하부 면이 상기 n형 접촉층(219)의 상부 면 위에 접촉되어 제공될 수 있다. 이와 같이, 상기 n형 접촉층(219)의 폭 또는 면적을 크게 제공함으로써, 상기 활성층(12)에서 생성되는 빛을 상기 n형 접촉층(219)의 상부 방향으로 효율적으로 반사시킬 수 있게 된다.
실시 예에 의하면, 상기 n형 접촉층(219)의 폭이 상기 p형 접촉층(17)의 폭에 비해 더 크게 제공될 수 있다. 상기 p형 접촉층(17)의 폭은 상기 p형 반도체층(11)의 상부 면의 폭에 비해 더 작게 제공될 수 있다. 상기 p형 접촉층(17)의 폭은 상기 활성층(12)의 폭에 비해 더 작게 제공될 수 있다. 예로서, 실시 예에 의하면, 도 2에 도시된 바와 같이, 상기 p형 접촉층(17)의 면적은 상기 활성층(12) 면적의 70% 보다 작게 제공될 수 있다. 일반적인 발광소자의 경우, p형 접촉층의 면적이 활성층 면적의 80% 이상이 되도록 설계 되지만, 본 실시 예에서는 상기 p형 접촉층(17) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(17)의 면적을 상대적으로 작게 구현하였다. 예로서, 상기 p형 접촉층(17)의 면적은 상기 활성층(12)의 면적에 비해 50% 내지 70%로 제공될 수 있다. 상기 p형 접촉층(17)을 통하여 상기 p형 반도체층(11)에 전원이 안정적으로 제공될 수 있도록 상기 p형 접촉층(17)의 면적이 상기 활성층(12)의 면적에 비해 50% 이상이 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(17) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(17)의 면적이 상기 활성층(12)의 면적에 비해 70% 이하가 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(17)은 제1 영역과 제2 영역을 포함할 수 있다. 상기 p형 접촉층(17)의 제2 영역은 제1 영역으로부터 연장되어 배치될 수 있으며, 상기 제1 영역과 상기 제2 영역은 서로 다른 폭, 길이, 면적, 또는 형상을 가질 수 있다.
상기 보호층(215)의 형성 방법 및 기능에 대해서는 추후 제조공정을 설명하면서 부연하여 설명될 것이지만, 상기 보호층(215)은 이웃하는 발광구조물 간의 아칭(arching) 방지를 위하여 제공될 수 있다. 상기 보호층(215)은 절연물을 포함할 수 있다. 상기 보호층(215)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 보호층(215)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
실시 예에 의하면, 상기 p형 접촉층(17)은 상기 p형 반도체층(11)과 오믹 접촉되는 물질로 구현될 수 있다. 상기 p형 접촉층(17)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 상기 p형 접촉층(17)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 의하면, 상기 n형 접촉층(219)은 상기 n형 반도체층(13)과 오믹 접촉하는 물질을 포함할 수 있다. 또한, 상기 n형 접촉층(219)은 반사 물질을 포함할 수 있다. 상기 n형 접촉층(219)은 상기 n형 반도체층(13)에 접촉된 오믹 접촉층과, 상기 오믹 접촉층 아래에 배치된 반사층을 포함할 수 있다. 상기 n형 접촉층(219)은 상기 n형 반도체층(13)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 n형 접촉층(219)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 반도체 소자는 상기 n형 접촉층(219) 아래에 배치된 본딩층(221)을 더 포함할 수 있다. 상기 본딩층(221)에는 외부로부터 상기 n형 접촉층(219)에 전원을 인가하는 도선, 패드, 또는 도전성 필름 등이 연결될 수 있다. 예로서, 상기 본딩층(221)의 하부 면의 폭은 상기 n형 접촉층(219)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 본딩층(221)의 제1 영역이 상기 n형 접촉층(219)의 하부 면에 접촉되고, 상기 본딩층(221)의 제2 영역이 상기 n형 접촉층(219)의 측면에 접촉되어 제공될 수 있다. 예로서, 상기 본딩층(221)의 제2 영역의 상부 면이 상기 n형 반도체층(13)의 하부 면에 비해 더 높게 배치될 수 있다. 한편, 실시 예에 의하면, 상기 본딩층(221)은 생략될 수 있으며, 외부로부터 전원을 인가하는 도선, 패드, 또는 도전성 필름 등이 상기 n형 접촉층(219)에 직접 연결될 수도 있다. 상기 본딩층(221)은 예로서 In, InAg, AuIn 등의 물질 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자에 의하면, 발광구조물의 하부 방향에서 상부 방향으로 가면서 폭이 좁아지는 경사진 구조로 제공될 수 있으며, 발광구조물 하부에 배치된 n형 접촉층의 폭 또는 면적을 크게 하여 반사도를 높이고, 발광구조물 상부에 배치된 p형 접촉층의 폭 또는 면적을 작게 하여 투과도를 높임으로서, 활성층에서 생성된 빛이 발광구조물의 상부 방향으로 효율적으로 추출될 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 상기 반도체 소자는 예로서 200 마이크로 미터 이하의 폭 및 길이를 갖는 마이크로 반도체 소자로 구현될 수 있다. 예로서, 이상에서 설명된 마이크로 미터 크기의 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다.
그러면, 도 5 내지 도 17을 참조하여 실시 예에 따른 반도체 소자가 적용된 표시패널 제조방법을 설명하기로 한다. 도 5 내지 도 17은 본 발명의 실시 예에 따른 표시패널 제조방법을 나타낸 도면이다.
실시 예에 따른 표시패널 제조방법에 의하면, 도 5에 도시된 바와 같이, 먼저 성장기판(50) 위에 n형 반도체층(51). 활성층(52), p형 반도체층(53)을 포함하는 반도체층이 형성될 수 있다.
예로서, 상기 성장기판(50) 위에 상기 n형 반도체층(51)이 성장될 수 있다. 실시 예에 의하면, 상기 성장기판(50) 위에 버퍼층이 형성되고, 상기 버퍼층 위에 상기 n형 반도체층(51)이 성장될 수도 있다. 이어서, 상기 n형 반도체층(51) 위에 상기 활성층(52)이 성장되고, 상기 활성층(52) 위에 상기 p형 반도체층(53)이 성장될 수 있다. 상기 반도체층은 추후 아이솔레이션 공정을 통하여 분리된 복수의 발광구조물이 될 수 있다. 상기 반도체층은 화합물 반도체로 구현될 수 있다. 상기 반도체층은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 반도체층은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 성장기판(50)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 포함할 수 있다.
상기 발광구조물은 상기 활성층(52)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(52)을 구성하는 물질에 따라 상기 p형 반도체층(53)과 상기 n형 반도체층(51)을 구성하는 물질의 선택이 변화될 수 있다.
상기 활성층(52)은 화합물 반도체로 구현될 수 있다. 상기 활성층(52)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다. 상기 활성층(52)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(52)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(52)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(52)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(52)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다. 상기 활성층(52)이 다중 우물 구조로 구현된 경우, 상기 활성층(52)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 상기 활성층(52)은 예로서 0.3 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 상기 활성층(52)은 좀 더 구체적으로 0.1 내지 0.3 마이크로 미터의 두께로 제공될 수 있다.
상기 p형 반도체층(53)은 화합물 반도체로 구현될 수 있다. 상기 p형 반도체층(53)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(52)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 p형 반도체층(53)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(52)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 p형 반도체층(53)은 (AlxGa1 -x)yIn1 -yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 p형 반도체층(53)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다. 상기 p형 반도체층(53)은 예로서 1 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 상기 p형 반도체층(53)은 좀 더 구체적으로 0.1 내지 1 마이크로 미터의 두께로 제공될 수 있다.
상기 n형 반도체층(51)은 화합물 반도체로 구현될 수 있다. 상기 n형 반도체층(51)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(52)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 n형 반도체층(51)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(52)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 n형 반도체층(51)은 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 n형 반도체층(51)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 n형 반도체층(51)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다. 상기 n형 반도체층(51)은 예로서 3 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 상기 n형 반도체층(51)은 좀 더 구체적으로 0.1 내지 3 마이크로 미터의 두께로 제공될 수 있다. 상기 n형 반도체층(51)의 두께가 상기 p형 반도체층(53)의 두께에 비하여 더 두껍게 제공될 수 있다.
다음으로, 도 6에 도시된 바와 같이, 상기 반도체층을 복수 발광구조물로 분리하는 아이솔레이션 공정이 수행되고 상기 복수 발광구조물 사이에 상기 n형 반도체층(51)이 노출될 수 있다. 상기 아이솔레이션 공정에 의하여 상기 p형 반도체층(53)과 상기 활성층(52)이 식각되고 상기 n형 반도체층(51)의 일부 영역이 노출될 수 있다. 복수의 발광구조물을 이루는 상기 n형 반도체층(51)의 하부 영역은 서로 연결될 수 있다. 예로서, 상기 아이솔레이션 공정을 통하여 상기 복수 발광구조물들 간에 3 마이크로 미터 이상의 간격이 제공되도록 형성될 수 있다.
상기 아이솔레이션 공정을 통하여, 도 1을 참조하여 설명된 바와 같이, 상기 발광구조물의 하부 면으로부터 상기 발광구조물의 상부 면 방향으로 가면서 폭이 좁아지는 경사진 구조로 제공될 수 있다. 상기 발광구조물의 하부 면과 상기 발광구조물의 측면이 이루는 각도가 예각으로 제공될 수 있다. 예로서, 상기 발광구조물의 하부 면과 상기 발광구조물의 측면이 이루는 각도가 30도 내지 80도로 제공될 수 있다. 상기 발광구조물의 하부 면과 상기 발광구조물의 측면이 이루는 각도는 구체적인 예로서 40도 내지 60도로 제공될 수도 있다.
그리고, 도 7에 도시된 바와 같이, 상기 분리된 복수 발광구조물의 측면 및 상부 면에 보호층(54)이 형성될 수 있다. 상기 보호층(54)에 의하여 상기 p형 반도체층(53)의 상부 면이 노출될 수 있다. 상기 보호층(54)은 이웃하는 발광구조물 간의 아칭(arching) 방지를 위하여 제공될 수 있다. 상기 보호층(54)은 절연물을 포함할 수 있다. 상기 보호층(54)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 보호층(54)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 예로서, 실시 예에 의하면 상기 보호층(54)은 1 마이크로 미터 이하의 두께로 제공될 수 있다. 좀 더 구체적으로, 상기 보호층(54)은 예로서 0.1 내지 1 마이크로 미터의 두께로 제공될 수 있다.
이어서, 도 8에 도시된 바와 같이, 상기 복수 발광구조물의 상기 p형 반도체층(53)에 접촉된 p형 접촉층(55)이 형성될 수 있다. 상기 p형 접촉층(55)은 상기 p형 반도체층(53) 위에 배치될 수 있다. 상기 p형 접촉층(55)은 상기 보호층(54)을 통하여 노출된 상기 p형 반도체층(53)의 상부 면에 접촉되어 배치될 수 있다.
상기 p형 접촉층(55)의 폭은 상기 p형 반도체층(53)의 상부 면의 폭에 비해 더 작게 제공될 수 있다. 상기 p형 접촉층(55)의 폭은 상기 활성층(52)의 폭에 비해 더 작게 제공될 수 있다. 예로서, 실시 예에 의하면, 도 2를 참조하여 설명된 바와 같이, 상기 p형 접촉층(55)의 면적은 상기 활성층(52) 면적의 70% 보다 작게 제공될 수 있다. 일반적인 발광소자의 경우, p형 접촉층의 면적이 활성층 면적의 80% 이상이 되도록 설계 되지만, 본 실시 예에서는 표시패널에 적용되는 경우에, 상기 p형 접촉층(55) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(55)의 면적을 상대적으로 작게 구현하였다. 예로서, 상기 p형 접촉층(55)의 면적은 상기 활성층(52)의 면적에 비해 50% 내지 70%로 제공될 수 있다. 상기 p형 접촉층(55)을 통하여 상기 p형 반도체층(53)에 전원이 안정적으로 제공될 수 있도록 상기 p형 접촉층(55)의 면적이 상기 활성층(52)의 면적에 비해 50% 이상이 될 수 있도록 제공될 수 있다. 또한, 상기 p형 접촉층(55) 방향으로 투과되는 광량을 향상시키기 위하여 상기 p형 접촉층(55)의 면적이 상기 활성층(52)의 면적에 비해 70% 이하가 될 수 있도록 제공될 수 있다.
실시 예에 의하면, 상기 p형 접촉층(55)은 상기 p형 반도체층(53)과 오믹 접촉되는 물질로 구현될 수 있다. 상기 p형 접촉층(55)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 상기 p형 접촉층(55)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 p형 접촉층(55)은 예로서 0.5 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 좀 더 구체적으로 상기 p형 접촉층(55)은 0.01 내지 0.5 마이크로 미터의 두께로 제공될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 상기 복수 발광구조물의 측면 사이 및 상기 p형 접촉층(55) 위에 희생층(56)이 형성될 수 있다. 또한, 상기 희생층(56) 위에 접착층(57)을 이용하여 제1 임시기판(58)이 부착되고 상기 성장기판(50)이 분리될 수 있다.
상기 희생층(56)은 추후 상기 제1 임시기판(58)을 제거하기 위하여 제공된 것으로서 GaN, ZnO, ITO 등의 물질 중에서 적어도 하나를 포함할 수 있다. 예로서, 상기 희생층(56)은 레이저 조사에 의하여 분해되는 물질을 포함할 수 있다. 상기 접착층(57)은 예로서 유기물을 포함할 수 있다. 상기 성장기판(50)은 예로서 레이저 리프트 오프 공정을 통하여 분리될 수 있다. 또한, 상기 성장기판(50)은 화학적 리프트 오프, 식각, 또는 연마 공정을 통하여 분리될 수도 있다.
그리고, 도 10에 도시된 바와 같이, 상기 복수 발광구조물 사이에 제공된 상기 n형 반도체층(51)을 식각하고 상기 복수 발광구조물 사이에 배치된 상기 희생층(56)이 노출될 수 있다. 즉, 반도체층 상부에 연결된 상기 n형 반도체층(51)이 식각되어 상기 복수의 발광구조물들이 서로 이격되어 배치될 수 있게 된다. 이에 따라, 상기 희생층(56)의 상부 면이 상기 복수의 발광구조물 사이에 노출될 수 있게 된다.
다음으로, 도 11에 도시된 바와 같이, 상기 n형 반도체층(51)의 상부 면에 접촉된 n형 접촉층(59)이 형성될 수 있다. 실시 예에 의하면, 상기 n형 접촉층(59)의 하부 면의 폭이 상기 n형 반도체층(51)의 하부 면의 폭에 비해 70% 이상으로 제공될 수 있다. 이는 상기 활성층(52)에서 발광되는 빛이 상기 n형 접촉층(59)에서 반사되어 진행되는 빛의 광량을 향상시키기 위한 것이다. 예로서, 상기 n형 접촉층(59)의 하부 면의 폭이 상기 n형 반도체층(51)의 하부 면의 폭에 비해 더 크게 제공될 수 있다. 또한, 상기 n형 접촉층(59)의 하부 면의 폭은 상기 n형 반도체층(51)의 상부 면의 폭에 비해 더 크게 제공될 수 있다. 상기 n형 접촉층(59)의 하부 면의 폭이 상기 n형 반도체층(51)의 상부 면의 폭과 상기 보호층(54)의 상부 면의 폭을 합한 크기와 같게 제공될 수 있다. 이와 같이, 상기 n형 접촉층(59)의 폭 또는 면적을 크게 제공함으로써, 상기 활성층(52)에서 생성되는 빛을 상기 n형 접촉층(59)에서 효율적으로 반사시킬 수 있게 된다.
실시 예에 의하면, 상기 n형 접촉층(59)은 상기 n형 반도체층(51)과 오믹 접촉하는 물질을 포함할 수 있다. 또한, 상기 n형 접촉층(59)은 반사 물질을 포함할 수 있다. 상기 n형 접촉층(59)은 예로서 2 마이크로 미터 이하의 두께로 제공될 수 있다. 예컨대, 좀 더 구체적으로 상기 n형 접촉층(59)은 0.1 내지 2 마이크로 미터의 두께로 제공될 수 있다. 상기 n형 접촉층(59)은 상기 n형 반도체층(51)에 접촉된 오믹 접촉층과, 상기 오믹 접촉층 위에 배치된 반사층을 포함할 수 있다. 상기 n형 접촉층(59)은 상기 n형 반도체층(51)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 n형 접촉층(59)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
참고로, 도 11에 도시된 n형 접촉층(59)의 형상 및 배치 구조는 도 3을 참조하여 설명된 반도체 소자에 대응되는 것으로서, 도 1 및 도 4를 참조하여 설명된 반도체 소자에 대응되도록 제조 공정이 변형되어 적용될 수도 있다. 또한, 도 11에는 도 1, 도 3, 도 4를 참조하여 설명된 본딩층(21, 121, 221)이 도시되지 않았는데, 상기 본딩층(21, 121, 221)이 상기 n형 접촉층(59) 위에 추가로 형성될 수도 있다.
이어서, 도 12에 도시된 바와 같이, 상기 복수 발광구조물 사이에 배치된 상기 희생층(56)이 제거되고 상기 접착층(57)이 노출될 수 있다. 실시 예에 의하면, 각각의 발광구조물을 이루는 상기 n형 반도체층(51), 상기 활성층(52), 상기 p형 반도체층(53), 상기 발광구조물의 측면 및 상부 면에 배치된 상기 보호층(54), 상기 발광구조물의 상부 면에 배치된 p형 접촉층(55), 상기 발광구조물의 아래에 배치된 상기 n형 접촉층(59)을 전체적으로 반도체 소자라 칭할 수 있다. 복수의 반도체 소자는 상기 접착층(57) 위에 소정 간격으로 배치될 수 있다. 실시 예에 의하면 이와 같은 제조 공정을 통하여 칩 스케일 패키지 형태의 반도체 소자가 제조될 수 있게 된다.
그리고, 도 13 내지 도 15에 도시된 바와 같이, 상기 제1 임시기판(58)으로부터 상기 복수 발광구조물의 일부가 분리되어 제2 임시기판(62)에 소정 간격으로 배열될 수 있다. 즉, 상기 제1 임시기판(58)으로부터 상기 발광구조물을 포함하는 반도체 소자가 분리되어 상기 제2 임시기판(62)에 소장 간격으로 배열될 수 있다.
실시 예에 의하면, 도 13에 도시된 바와 같이, 칩 스케일 패키지 형태의 복수의 반도체 소자가 정렬되어 배치된 상기 제1 임시기판(58) 위에 픽업기판(60)이 배치될 수 있다. 상기 픽업기판(60)에는 픽업돌기(60a)가 제공될 수 있다, 상기 픽업기판(60)은 복수의 픽업돌기(60a)를 포함할 수 있다. 상기 픽업돌기(60a)는 상기 픽업기판(60)에 소정 간격으로 배열될 수 있으며, 상기 제1 임시기판(58)에 배열된 복수의 반도체 소자 중에서 픽업하려는 반도체 소자 위에 배치될 수 있도록 제공될 수 있다. 상기 픽업기판(60) 및 상기 픽업돌기(60a)에 제1 수지층(61)이 제공될 수 있다. 상기 제1 수지층(61)은 상기 픽업돌기(60a)와 상기 픽업하려는 반도체 소자 간에 접착력을 제공할 수 있다. 상기 픽업기판(60)과 상기 제1 임시기판(58) 간의 접착 및 분리에 의하여, 상기 제1 임시기판(58)에 배열된 대응되는 반도체 소자가 상기 복수의 픽업돌기(50a)에 제공된 상기 제1 수지층(61)에 부착되어 상기 제1 임시기판(58)으로부터 분리될 수 있게 된다. 한편, 실시 예에 의하면, 상기 제1 수지층(61)은 열 또는 특정 파장 대역 빛의 조사에 의하여 접착력의 변화가 나타나는 접착성 물질을 포함할 수 있다.
예로서, 상기 제1 수지층(61)이 온도의 변화에 의하여 접착력의 변화가 발생될 수 있으며, 특정 온도 이상의 환경에서 상기 제1 수지층(61)의 접착력이 낮아질 수 있다. 이런 경우, 도 13을 참조하여 설명된 픽업 과정에서는 상기 제1 수지층(61)이 특정 온도 이하에 있도록 하여 접착력을 향상시키고 원하는 반도체 소자를 픽업할 수 있도록 조절할 수 있다. 그리고, 도 14를 참조하여 설명된 배치 과정에서는 상기 제1 수지층(61)이 특정 온도 이상에 있도록 하여 접착력을 약화시키고 해당 반도체 소자가 상기 픽업기판(60)으로부터 상기 제2 임시기판(62)에 용이하게 이동되어 배치될 수 있도록 할 수 있다.
예로서, 상기 제1 수지층(61)이 특정 파장 대역 빛의 조사에 의하여 접착력의 변화가 발생될 수 있으며, 특정 파장 대역 빛의 조사에 의하여 상기 제1 수지층(61)의 접착력이 낮아질 수 있다. 이런 경우, 도 13을 참조하여 설명된 픽업 과정에서는 상기 제1 수지층(61)에 특정 파장 대역의 빛이 조사되는 것을 방지하여 접착력을 향상시키고 원하는 반도체 소자를 픽업할 수 있도록 조절할 수 있다. 그리고, 도 14를 참조하여 설명된 배치 과정에서는 상기 제1 수지층(61)에 특정 파장 대역의 빛이 조사되도록 하여 접착력을 약화시키고 해당 반도체 소자가 상기 픽업기판(60)으로부터 상기 제2 임시기판(62)에 용이하게 이동되어 배치될 수 있도록 할 수 있다. 예로서, 상기 제1 수지층(61)이 자외선 파장 영역의 빛 조사에 의하여 접착력이 변화되는 접착성 물질을 포함할 수 있다.
한편, 반도체 소자를 픽업 및 배치하기 위하여 진공 척(chuck) 또는 정전기 척(chuck)을 이용하여 트랜스퍼 공정을 수행하는 경우에는, 픽업되는 반도체 소자의 표면 상태에 따라 픽업 및 배치가 영향을 많이 받게 되고, 일괄적으로 픽업 및 배치되는 과정에서 일부 반도체 소자가 진공 척 또는 정전기 척으로부터 이탈되는 현상이 발생될 수도 있다. 트랜스퍼 공정에서 일부 반도체 소자가 진공 척 또는 정전기 척으로부터 이탈되는 경우, 이탈된 반도체 소자가 정렬되어야 하는 영역에 대해 별도 공정을 통해 반도체 소자를 픽업 및 배치 시켜야 하므로 제조 시간이 많이 걸리게 되는 단점이 있다. 또한, 제조 공정이 진행됨에 따라 진공 척 또는 정전기 척의 헤드(head)에 마모가 발생될 수 있으며, 이에 따라 반도체 소자를 정상적으로 픽업하는데 문제가 발생될 수 있다.
이에 반하여, 이상에서 설명된 실시 예에 의하면, 탄력성 및 접착성이 있는 수지층을 이용하여 소정 반도체 소자를 픽업하므로 반도체 소자의 표면 상태에 무관하게 해당 반도체 소자를 정확하게 픽업할 수 있으며, 수지층의 접착력을 조절하여 원하는 장소에 반도체 소자를 정확하게 배치시킬 수 있는 장점이 있다.
실시 예에 의하면, 도 14에 도시된 바와 같이, 상기 제1 임시기판(58)으로부터 분리된 복수의 반도체 소자가 제2 임시기판(62) 위에 정렬되어 제공될 수 있게 된다. 상기 제2 임시기판(62) 위에 제2 수지층(63)이 제공될 수 있으며, 상기 제2 수지층(63) 위에 복수의 반도체 소자가 정렬되어 배치될 수 있다.
한편, 도 15에 도시된 바와 같이, 도 5 내지 도 13을 참조하여 설명된 바와 유사한 과정을 통하여 제조되고 픽업된 반도체 소자가 상기 제2 임시기판(62)에 추가로 정렬되어 배치될 수 있다. 상기 제2 임시기판(62)에는 서로 다른 특성을 갖는 복수의 반도체 소자가 정렬되어 배치될 수 있다. 예로서, 복수의 반도체 소자는 서로 다른 발광파장대역을 가질 수도 있고, 서로 다른 지향각 특성, 또는 서로 다른 휘도 특성 등을 가질 수도 있다.
실시 예에 의하면, 도 15에는 청색 반도체 소자(B1, B2), 녹색 반도체 소자(G1, G2), 적색 반도체 소자(R1, R2)가 정렬되어 배치된 경우를 나타낸 것이다. 예를 들어, 도 5 내지 도 13을 참조하여 설명된 유사 과정을 통하여 청색 반도체 소자(B1, B2)가 제조 및 픽업되어 상기 제2 임시기판(62)에 정렬되어 배치될 수 있다. 또한, 도 5 내지 도 13을 참조하여 설명된 유사 과정을 통하여 녹색 반도체 소자(G1, G2)가 제조 및 픽업되어 상기 제2 임시기판(62)에 정렬되어 배치될 수 있다. 그리고, 도 5 내지 도 13을 참조하여 설명된 유사 과정을 통하여 적색 반도체 소자(R1, R2)가 제조 및 픽업되어 상기 제2 임시기판(62)에 정렬되어 배치될 수 있다.
다음으로, 도 16 및 도 17에 도시된 바와 같이, 상기 제2 임시기판(62)에 배열된 상기 반도체 소자들(B1, B2, G1, G2, R1, R2)이 패널(64)에 일괄적으로 부착되고 상기 제2 임시기판(62)이 제거될 수 있다. 이에 따라, 상기 패널(64)에 상기 복수의 반도체 소자(B1, B2, G1, G2, R1, R2)가 정렬되어 배치될 수 있게 된다. 상기 복수의 반도체 소자(B1, B2, G1, G2, R1, R2)는 상기 패널(64)에 배치된 단자에 전기적으로 연결될 수 있다. 또한, 상기 복수의 반도체 소자(B1, B2, G1, G2, R1, R2)는 상기 패널(64) 사이에 이방 도전성 필름(ACF, 65)이 제공될 수도 있다.
상기 이방 도전성 필름(65)은 일 방향으로는 전기적으로 연결된 도전 특성을 제공하고 다른 방향으로는 절연 특성을 제공할 수 있다. 예로서, 상기 이방 도전성 필름(65)은 두께 방향으로 전기적으로 연결된 도전 특성을 제공하여, 상기 복수의 반도체 소자들(B1, B2, G1, G2, R1, R2)이 상기 패널(64)에 제공된 단자와 전기적으로 연결되어 구동되게 할 수 있다. 또한, 상기 이방 도전성 필름(65)은 두께 방향에 수직한 방향으로 절연 특성을 제공하여 상기 복수의 반도체 소자(B1, B2, G1, G2, R1, R2) 간에 전기적으로 도통되는 것을 방지할 수 있다.
이와 같은 제조공정을 통하여 실시 예에 따른 표시패널이 구현될 수 있다. 상기 표시패널의 패널(64)을 통하여 각 반도체 소자의 n형 접촉층(59)에 전원이 인가될 수 있다. 또한, 상기 p형 접촉층(55)에 별도 회로를 통해 전원이 인가될 수 있다. 이와 같이 상기 n형 접촉층(59) 및 상기 p형 접촉층(55)에 전원이 인가될 수 있도록 구현됨으로써 표시패널에 배치된 상기 반도체 소자들의 발광 정도가 제어될 수 있게 된다.
도 17에는 상기 복수의 반도체 소자(B1, B2, G1, G2, R1, R2)만이 개시되었으나, 반도체 소자는 표시패널에서 구현하려는 해상도에 맞추어 정렬되어 배치될 수 있다. 가령, 상기 B1, G1, R1의 반도체 소자가 하나의 픽셀을 이룰 수 있으며, 상기 B2, G2, R2의 반도체 소자가 다른 하나의 픽셀을 이룰 수 있다. 도 17은 표시패널의 일부 단면을 나타낸 것으로서, 표시패널의 평면 상에서 본다면, 표시패널은 소정 가로 길이 및 소정 세로 길이로 구성될 것이고, 평면 상에서 해상도에 맞는 픽셀이 가로/세로 방향으로 정렬되어 배치될 수 있다.
한편, 이상에서 설명된 표시패널 제조 공정은 설계에 따라 본 발명이 속한 기술분야에서 알려진 범위 내에서 다양하게 변형되어 실시될 수도 있다. 예를 들어, 상기 도 7 및 도 8을 참조하여 설명된 바와 같이, 반도체층에 대한 아이솔레이션 공정이 수행되고, 보호층이 형성된 후 p형 접촉층이 형성될 수도 있지만, p형 접촉층이 형성된 후에 보호층이 형성되도록 제조 공정이 변경될 수도 있다.
실시 예에 따른 반도체 소자에 의하면, 발광구조물의 하부 방향에서 상부 방향으로 가면서 폭이 좁아지는 경사진 구조로 제공될 수 있으며, 발광구조물 하부에 배치된 n형 접촉층의 폭 또는 면적을 크게 하여 반사도를 높이고, 발광구조물 상부에 배치된 p형 접촉층의 폭 또는 면적을 작게 하여 투과도를 높임으로서, 활성층에서 생성된 빛이 발광구조물의 상부 방향으로 효율적으로 추출될 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 상기 반도체 소자는 예로서 200 마이크로 미터 이하의 폭 및 길이를 갖는 마이크로 반도체 소자로 구현될 수 있다. 예로서, 이상에서 설명된 마이크로 미터 크기의 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다.
실시 예에 따른 표시패널 제조방법에 의하면, 칩 스케일 패키지 형태로 반도체 소자를 제조하고, 칩 스케일 페키지 형태의 반도체 소자를 트랜스퍼 공정을 이용하여 표시패널을 형성함으로써, 제조 수율을 높이고 원가를 절감할 수 있는 장점이 있다.
도 18은 본 발명의 실시 예에 따른 표시장치를 나타낸 도면이다.
실시 예에 따른 표시장치는 도 18에 도시된 바와 같이, 이상에서 설명된 반도체 소자를 포함하는 표시패널(70)과 제어부(75)를 포함할 수 있다. 상기 제어부(75)는 상기 표시패널(70)에 제공된 반도체 소자의 발광을 제어할 수 있다. 상기 제어부(75)는 상기 표시패널(70)에 제공된 반도체 소자의 n형 접촉층 및 p형 접촉층에 인가되는 전원을 제어함으로써 상기 표시패널(70)에서 원하는 영상을 제공할 수 있게 된다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10 발광구조물 11 p형 반도체층
12 활성층 13 n형 반도체층
15 보호층 17 p형 접촉층
19, 119, 219 n형 접촉층 21, 121, 221 본딩층
50 성장기판 51 n형 반도체층
52 활성층 53 p형 반도체층
54 보호층 55 p형 접촉층
56 희생층 57 접착층
58 제1 임시기판 59 n형 접촉층
60 픽업기판 61 제1 수지층
62 제2 임시기판 63 제2 수지층
64 패널 65 이방성 도전 필름
70 표시패널 75 제어부

Claims (20)

  1. p형 반도체층, 상기 p형 반도체층 아래에 배치된 활성층, 상기 활성층 아래에 배치된 n형 반도체층을 포함하는 발광구조물;
    상기 발광구조물의 측면 및 상부 면에 배치된 보호층;
    상기 p형 반도체층 위에 배치된 p형 접촉층;
    상기 n형 반도체층 아래에 배치된 n형 접촉층;
    을 포함하고,
    상기 n형 반도체층의 하부 면의 폭이 상기 p형 반도체층의 하부 면의 폭에 비해 더 크게 제공되고,
    상기 n형 접촉층의 상부 면의 폭이 상기 n형 반도체층의 상부 면의 폭에 비해 더 크게 제공되고,
    상기 n형 반도체층의 하부 면과 상기 발광구조물의 측면이 이루는 각도가 30도 내지 80도인 반도체 소자.
  2. 제1항에 있어서,
    상기 n형 반도체층의 하부 면과 상기 발광구조물의 측면이 이루는 각도가 40도 내지 60도인 반도체 소자.
  3. 제1항에 있어서,
    상기 n형 반도체층의 하부 면과 상기 보호층의 측면이 이루는 각도가 30도 내지 80도인 반도체 소자.
  4. 제1항에 있어서,
    상기 n형 반도체층의 하부 면과 상기 보호층의 측면이 이루는 각도가 40도 내지 60도인 반도체 소자.
  5. 제1항에 있어서,
    상기 n형 접촉층의 상부 면의 폭이 상기 n형 반도체층의 하부 면의 폭에 비해 70% 이상인 반도체 소자.
  6. 제1항에 있어서,
    상기 n형 접촉층이 상부 면의 폭이 상기 n형 반도체층의 하부 면의 폭과 같은 반도체 소자.
  7. 제1항에 있어서,
    상기 n형 접촉층의 상부 면의 폭이 상기 n형 반도체층의 하부 면의 폭에 비해 더 큰 반도체 소자.
  8. 제1항에 있어서,
    상기 보호층의 하부 면이 상기 n형 접촉층의 상부 면에 접촉되어 배치된 반도체 소자.
  9. 제1항에 있어서,
    상기 p형 접촉층의 면적은 상기 활성층의 면적에 비해 50% 내지 70%인 반도체 소자.
  10. 제1항에 있어서,
    상기 n형 접촉층의 폭이 상기 p형 접촉층의 폭에 비해 더 큰 반도체 소자.
  11. 제1항에 있어서,
    상기 n형 접촉층의 제1 영역은 상기 n형 반도체층의 하부 면에 접촉되고, 상기 n형 접촉층의 제2 영역은 상기 n형 반도체층의 측면에 접촉된 반도체 소자.
  12. 제1항에 있어서,
    상기 n형 접촉층 아래에 배치된 본딩층을 더 포함하는 반도체 소자.
  13. 제12항에 있어서,
    상기 본딩층의 하부 면의 폭이 상기 n형 접촉층의 하부 면의 폭과 같은 반도체 소자.
  14. 제12항에 있어서,
    상기 본딩층의 하부 면의 폭이 상기 n형 접촉층의 하부 면의 폭에 비해 더 큰 반도체 소자.
  15. 제12항에 있어서,
    상기 본딩층의 제1 영역이 상기 n형 접촉층의 하부 면에 접촉되고, 상기 본딩층의 제2 영역이 상기 n형 접촉층의 측면에 접촉된 반도체 소자.
  16. 제15항에 있어서,
    상기 본딩층의 제2 영역의 상부 면이 상기 n형 반도체층의 하부 면에 비해 더 높게 배치된 반도체 소자.
  17. 기판;
    상기 기판 위에 배치되며, 제1항 내지 제16항 중의 어느 한 항에 기재된 반도체 소자; 를 포함하는 표시패널.
  18. 제17항에 있어서,
    상기 기판과 상기 반도체 소자 사이에 배치된 이방성 도전 필름을 더 포함하는 표시패널.
  19. 기판;
    상기 기판 위에 배치되며, 제1항 내지 제16항 중의 어느 한 항에 기재된 반도체 소자;
    상기 반도체 소자의 발광을 제어하는 제어부;
    를 포함하는 표시장치.
  20. 성장기판 위에, n형 반도체층, 상기 n형 반도체층 위에 형성된 활성층, 상기 활성층 위에 형성된 p형 반도체층을 포함하는 반도체층을 형성하는 단계;
    상기 반도체층을 복수 발광구조물로 분리하는 아이솔레이션 공정을 수행하여 상기 복수 발광구조물 사이에 상기 n형 반도체층을 노출시키는 단계;
    상기 분리된 복수 발광구조물의 측면 및 상부 면에 보호층을 형성하는 단계;
    상기 복수 발광구조물의 p형 반도체층에 접촉된 p형 접촉층을 형성하는 단계;
    상기 복수 발광구조물의 측면 사이 및 상기 p형 접촉층 위에 희생층을 형성하는 단계;
    상기 희생층 위에 접착층을 이용하여 제1 임시기판을 부착시키고 상기 성장기판을 분리하는 단계;
    상기 복수 발광구조물 사이에 제공된 상기 n형 반도체층을 식각하고 상기 복수 발광구조물 사이에 배치된 상기 희생층을 노출시키는 단계;
    상기 n형 반도체층의 상부 면에 접촉된 n형 접촉층을 형성하는 단계;
    상기 복수 발광구조물 사이에 배치된 상기 희생층을 제거하고 상기 접착층을 노출시키는 단계;
    상기 제1 임시기판으로부터 상기 복수 발광구조물의 일부를 분리시켜 제2 임시기판에 소정 간격으로 배열하는 단계;
    상기 제2 임시기판에 배열된 상기 발광구조물을 패널에 일괄적으로 부착하고 상기 제2 임시기판을 제거하는 단계;
    를 포함하는 표시패널 제조방법.
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