KR20220046066A - 발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치 - Google Patents

발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치 Download PDF

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KR20220046066A
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electrode
layer
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김동욱
김세훈
고효진
곽동훈
김영일
김지윤
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Abstract

본 발명의 일 실시예에 의하면, 일 단에 대응하는 제1 면 및 타 단에 대응하는 제2 면을 포함하는 발광 소자로서, 상기 제2 면에 비해 상기 제1 면에 인접하고, 제1 타입의 반도체를 포함하는, 제1 반도체층; 상기 제1 면에 비해 상기 제2 면에 인접하고, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는, 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 을 포함하고, 상기 제1 면의 면적은 상기 제2 면의 면적보다 크고, 상기 제1 면과 상기 제2 면 사이의 거리는, 상기 제1 면에 의해 정의되는 소정의 길이보다 짧은, 발광 소자가 제공될 수 있다.

Description

발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치{LIGHT EMITTING DIODE, MANUFACTURING METHOD FOR LIGHT EMITTING DIODE, AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 과제는, 발광 효율이 증가되고, 발광 소자에 대한 쇼트(shortage) 결함이 방지되며, 잉크젯 공정 효율이 개선된 발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 일 단에 대응하는 제1 면 및 타 단에 대응하는 제2 면을 포함하는 발광 소자로서, 상기 제2 면에 비해 상기 제1 면에 인접하고, 제1 타입의 반도체를 포함하는, 제1 반도체층; 상기 제1 면에 비해 상기 제2 면에 인접하고, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는, 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 을 포함하고, 상기 제1 면의 면적은 상기 제2 면의 면적보다 크고, 상기 제1 면과 상기 제2 면 사이의 거리는, 상기 제1 면에 의해 정의되는 소정의 길이보다 짧은, 발광 소자가 제공될 수 있다.
상기 제1 면 및 상기 제2 면은 각각 원 형상 또는 n-각형 형상(n은 3 이상의 정수)을 가지는, 발광 소자가 제공될 수 있다.
상기 발광 소자는, 원뿔대 및 각뿔대 중 어느 하나인, 발광 소자가 제공될 수 있다.
상기 제1 면 및 상기 제2 면은 각각 원 형상을 가지고, 상기 소정의 길이는 상기 제1 면의 지름인, 발광 소자가 제공될 수 있다.
상기 제1 면과 상기 제2 면 사이의 거리는 상기 제1 면의 지름의 0.9배 이하인, 발광 소자가 제공될 수 있다.
상기 제1 면 및 상기 제2 면은 n-각형(n은 3 이상의 정수)의 형상을 가지고, 상기 소정의 길이는 상기 제1 면의 가장 긴 변의 길이인, 발광 소자가 제공될 수 있다.
상기 제1 면 및 상기 제2 면은 n-각형(n은 3 이상의 정수)의 형상을 가지고, 상기 소정의 길이(
Figure pat00001
)는 아래와 같은 수학식에 의해 정의되는, 발광 소자가 제공될 수 있다.
수학식:
Figure pat00002
(
Figure pat00003
는 상기 제1 면에 대한 내접원의 지름이고,
Figure pat00004
는 상기 제1 면에 대한 외접원의 지름)
상기 발광 소자의 체적은 3
Figure pat00005
이하인, 발광 소자가 제공될 수 있다.
상기 발광 소자의 모선(generating line)과 상기 제1 면은 소정의 사잇각을 가지고, 상기 소정의 사잇각은 60도보다 작은, 발광 소자가 제공될 수 있다.
상기 발광 소자의 측면에 배열된 면 중 어느 하나와 상기 제1 면은 소정의 사잇각을 가지고, 상기 소정의 사잇각은 60도보다 작은, 발광 소자가 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 적층 기판을 준비하는 단계; 상기 적층 기판 상에 희생층을 형성하는 단계; 상기 희생층 상에 제1 타입의 반도체를 포함하는 제1 반도체층을 위치시키는 단계; 상기 제1 반도체층 상에 활성층을 위치시키는 단계; 상기 활성층 상에 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층을 위치시키는 단계; 및 상기 제2 반도체층으로부터 상기 제1 반도체층을 향하는 방향으로, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 적어도 일부를 제거하는 식각 공정을 수행하는 단계; 를 포함하고, 상기 식각 공정을 수행하는 단계에서, 상기 식각 공정은 식각 깊이가 깊어질수록 식각되는 영역의 면적이 좁아지도록 수행되는, 발광 소자의 제조 방법이 제공될 수 있다.
상기 식각 공정을 수행하는 단계에서는, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층이 순차적으로 적층된 발광 적층 패턴이 형성되는, 발광 소자의 제조 방법이 제공될 수 있다.
상기 발광 적층 패턴을 상기 적층 기판 및 상기 희생층으로부터 분리하는 단계; 를 더 포함하고, 상기 분리하는 단계 이후, 원뿔대 혹은 각뿔대 중 어느 하나의 형상을 가지는 발광 소자가 획득되는, 발광 소자의 제조 방법이 제공될 수 있다.
상기 발광 소자는, 일 면이 제1 지름을 가지고, 타 면이 상기 제1 지름보다 큰 제2 지름을 가지는, 원뿔대 형상을 가지고, 상기 일 면과 상기 타 면 사이의 거리는 상기 제2 지름보다 작은 발광 소자의 제조 방법이 제공될 수 있다.
상기 발광 소자는, 일 면이 제1 면적을 가지는 n-각형(n은 3 이상의 정수)의 형상을 가지고, 타 면이 상기 제1 면적보다 큰 제2 면적을 가지는 n-각형의 형상을 가지고, 상기 일 면과 상기 타 면 사이의 거리(
Figure pat00006
)는, 아래와 같은 수학식을 만족하는, 발광 소자의 제조 방법이 제공될 수 있다.
수학식:
Figure pat00007
, (
Figure pat00008
는 상기 타 면에 대한 내접원의 지름이고,
Figure pat00009
는 상기 타 면의에 대한 외접원의 지름)
상기 식각 공정은 반응성 이온 에칭(RIE; Reactive Ion Etching), 반응성 이온 빔 에칭(RIBE; Reactive Ion Beam Etching), 유도 결합 플라즈마 반응성 이온 에칭(ICP-RIE; Inductively Coupled Plasma Reactive Ion Etching) 중 어느 하나인, 발광 소자의 제조 방법이 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 기판; 일 단에 대응하는 제1 면 및 타 단에 대응하는 제2 면을 포함하고, 상기 제2 면에 비해 상기 제1 면에 인접하고 제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 면에 비해 상기 제2 면에 인접하고 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자; 상기 기판 상에 형성되고, 상기 발광 소자와 상기 제2 면을 통해 전기적으로 연결된 제1 전극; 및 상기 기판 상에 형성되고, 상기 발광 소자와 상기 제1 면을 통해 전기적으로 연결된 제2 전극; 을 포함하고, 상기 제1 면의 면적은 상기 제2 면의 면적보다 크고, 상기 제1 면과 상기 제2 면 사이의 거리는, 상기 제1 면에 의해 정의되는 소정의 길이보다 짧고, 상기 제1 전극은 상기 기판과 상기 제2 전극 사이에 위치하되, 상기 제1 면은 상기 제2 전극의 적어도 일부와 물리적으로 접촉하고, 상기 제1 면보다 면적이 작은 상기 제2 면은 상기 제1 전극의 적어도 일부와 물리적으로 접촉하는, 표시 장치가 제공될 수 있다.
상기 제1 전극과 상기 제2 면이 서로 접촉하는 면적은, 상기 제2 전극과 상기 제1 면이 서로 접촉하는 면적보다 작은, 표시 장치가 제공될 수 있다.
상기 제1 전극과 상기 제2 전극 사이에는 제1 방향을 따라 흐르는 전기적 신호가 획득될 수 있고, 상기 제1 방향은 상기 기판의 주면에 수직인, 표시 장치가 제공될 수 있다.
상기 제1 전극의 극성은 상기 제1 반도체층의 상기 제1 타입의 극성에 대응되고, 상기 제2 전극의 극성은 상기 제2 반도체층의 상기 제2 타입의 극성에 대응되는, 표시 장치가 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 발광 효율이 증가되고, 발광 소자에 대한 쇼트(shortage) 결함이 방지되며, 잉크젯 공정 효율이 개선된 발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치가 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4는 또 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 5 내지 도 14는 실시예에 따른 발광 소자의 제조 방법의 공정 단계별 단면도이다.
도 15는 실시예에 따른 발광 소자를 포함하는 표시 장치를 나타내는 평면도이다.
도 16은 도 15의 Ⅰ~Ⅰ’에 따른 단면도이다.
도 17은 실시예에 따른 발광 소자가 전극 구성 상에 배열되는 모습을 개략적으로 나타낸 도면이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
본 발명은 발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치에 관한 것이다.
이하에서는, 도 1 내지 도 17을 참조하여, 실시예에 따른 발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치에 관하여 서술한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 3 및 도 4는 또 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
먼저 도 1 내지 도 4를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13), 제1 반도체층(11)과 제2 반도체층(13) 사이에 개재된 활성층(12), 및 전극층(16)을 포함할 수 있다. 발광 소자(LD)는 높이(H) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 전극층(16)을 포함할 수 있다.
발광 소자(LD)의 제1 단부(EP1)에 인접한 위치에는 제1 반도체층(11) 및 제2 반도체층(13) 중 어느 하나가 배치되고, 발광 소자(LD)의 제2 단부(EP2)에 인접한 위치에는 제1 반도체층(11) 및 제2 반도체층(13) 중 나머지 하나가 배치될 수 있다.
이하에서는 설명의 편의를 위하여, 제1 반도체층(11)이 배열되는 발광 소자(LD)의 일 단에 대응되는 영역을 제1 단부(EP1)로 정의하고, 제2 반도체층(13)이 배열되는 발광 소자(LD)의 타 단에 대응되는 영역을 제2 단부(EP2)로 정의한다. 그리고 이하에서는 설명의 편의를 위하여, 제1 단부(EP1)에 대응되는 면을 발광 소자(LD)의 제1 면(S1)으로 정의하고, 제2 단부(EP2)에 대응되는 면을 발광 소자(LD)의 제2 면(S2)으로 정의한다.
발광 소자(LD)는 나노 스케일(nanometer scale) 내지 마이크로 스케일(micrometer scale)의 크기를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치(일 예로, 표시 장치 등)의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제2 면(S2)에 비해 제1 면(S1)에 인접하여 배치될 수 있다. 제1 반도체층(11)은 제1 도전형(혹은 타입)의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 도전형(혹은 타입)의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 제1 면(S1)에 비해 제2 면(S2)에 인접할 수 있다. 예를 들어, 제2 반도체층(13)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
이하에서는, 편의상 제1 반도체층(11)이 P형 반도체를 포함하고, 제2 반도체층(13)이 N형 반도체를 포함하는 실시예를 기준으로 서술한다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 활성층(12)으로부터 광이 제공될 수 있고, 발광 소자(LD)가 발광하게 될 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
발광 소자(LD)는 표면에 제공된 절연막(14)을 더 포함할 수 있다. 절연막(14)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 반도체층(11) 및 제2 반도체층(13) 각각의 일 영역, 전극층(16)의 일 영역을 더 둘러쌀 수 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 일 예에 따르면, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(14)은 생략될 수도 있다.
절연막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 도전성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명과 효율을 향상시킬 수 있다. 또한, 발광 소자(LD)들이 복수개로 구비되어 서로 인접하여 배치되는 경우, 절연막(14)은 발광 소자(LD)들의 사이에서 발생할 수 있는 단락을 방지할 수 있다.
전극층(16)은 제2 반도체층(13) 상에 형성될 수 있다. 전극층(16)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예에 따르면, 전극층(16)은 Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 중 적어도 어느 하나를 포함할 수 있다.
발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)는 서로 상이한 극성을 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1) 혹은 제2 단부(EP2) 중 적어도 어느 하나는 절연막(14)에 의해 노출될 수 있고, 발광 소자(LD)의 제1 단부(EP1) 및/또는 제2 단부(EP2)는 외부 구성과 전기적으로 연결될 수 있다.
발광 소자(LD)의 체적은 3
Figure pat00010
이하일 수 있다. 혹은 발광 소자(LD)의 체적은 2
Figure pat00011
이하일 수 있다. 실시예에 따른 발광 소자(LD)는 그 체적이 미리 정해진 수치 이하를 가지도록 제조되어, 발광 소자(LD)가 잉크(도 17의 'INK' 참조)에 포함되어 잉크젯 공정이 수행될 때, 발광 소자(LD)는 잉크(INK)의 용매(도 17의 'SLV' 참조) 내에 안정적으로 분산되어 제공될 수 있다.
발광 소자(LD)는, 제1 면(S1)과 제2 면(S2)이 각각 소정의 다각형 형상을 가질 수 있다. 일 실시예에 따른 발광 소자(LD)의 윗면과 아랫면은 원 형상 혹은 타원 형상을 가질 수 있다. 또 다른 실시예에 따른 발광 소자(LD)의 윗면은 n-각형(n은 3보다 큰 정수)이고 발광 소자(LD)의 아랫면은 상기 윗면과 닮은꼴인 n-각형일 수 있다. 이 때, 발광 소자(LD)의 윗면과 아랫면의 형상은, 직사각형, 정사각형, 정삼각형, 정오각형, 정팔각형일 수 있으나 상술된 예시에 한정되지 않는다.
발광 소자(LD)는 소정의 형상을 가지되, 발광 소자(LD)의 윗면의 면적과 발광 소자(LD)의 아랫면의 면적은 서로 상이할 수 있다. 발광 소자(LD)의 제1 면(S1)의 면적과 발광 소자(LD)의 제2 면(S2)의 면적은 서로 상이할 수 있다. 발광 소자(LD)의 단면의 면적은 높이(H) 방향을 따라서 상이할 수 있다.
예를 들어 도 1 및 도 2를 참조하면, 일 실시예에 따른 발광 소자(LD)의 제1 면(S1)과 발광 소자(LD)의 제2 면(S2)은 서로 다른 면적을 가지는 원 형상을 가질 수 있다. 도 3 및 도 4를 참조하면 또 다른 실시예에 따른 발광 소자(LD)의 제1 면(S1)과 제2 면(S2)은 서로 다른 면적을 가지는 직사각형 형상을 가질 수 있다.
제2 면(S2)의 면적은 제1 면(S1)의 면적보다 작을 수 있다. 예를 들어, 도 1 및 도 2를 참조하면, 제2 면(S2)의 직경은 제2 지름(D2)으로 제1 면(S1)의 직경인 제1 지름(D1)보다 작을 수 있고, 이에 따라 제2 면(S2)의 원 면적은 제1 면(S1)의 원 면적보다 작을 수 있다.
혹은 또 다른 실시예에 의하면 도 3 및 도 4를 참조할 때, 제1 면(S1)의 면적은 제1-1 길이(L1-1)와 제1-2 길이(L1-2)의 곱으로 정의되는 제1 직사각 면적이고, 발광 소자(LD)의 제2 면(S2)의 면적은 제2-1 길이(L2-1)와 제2-2 길이(L2-2)의 곱으로 정의 되는 제2 직사각 면적이며, 상기 제2 직사각 면적은 상기 제1 직사각 면적보다 작을 수 있다.
발광 소자(LD)의 제1 면(S1)과 제2 면(S2) 각각의 면적이 상이하여, 발광 소자(LD)는 원뿔대(truncated cone) 형상 혹은 각뿔대 형상을 가질 수 있다. 도 3 및 도 4에서, 발광 소자(LD)의 형상은 사각뿔대인 것을 기준으로 도시되었으나, 이에 한정되지 않고 발광 소자(LD)는 삼각뿔대, 오각뿔대, 육각뿔대, 팔각뿔대 등 다양한 각뿔대 형상을 가질 수 있다.
발광 소자(LD)의 높이(H)는 발광 소자(LD)의 제1 면(S1)에 의해 정의되는 길이보다 작을 수 있다. 이 때, 발광 소자(LD)의 높이(H)는 제1 면(S1)과 제2 면(S2) 사이의 거리로 정의될 수 있다. 발광 소자(LD)의 높이는 1
Figure pat00012
내지 2
Figure pat00013
일 수 있다.
예를 들어 도 1 및 도 2를 참조하면, 발광 소자(LD)가 원뿔대 형상을 가지는 경우 발광 소자(LD)의 높이(H)는 제1 지름(D1)보다 작은 값을 가질 수 있다. 혹은 발광 소자(LD)의 높이(H)는 제1 지름(D1)의 0.9배 이하일 수 있다.
혹은 도 3 및 도 4를 참조하여 발광 소자(LD)가 밑면 및 아랫면이 다각형인 각뿔대 형상을 가지는 경우, 발광 소자(LD)의 높이(H)는 발광 소자(LD)의 제1 면(S1)의 일 변의 길이보다 작을 수 있다. 예를 들어, 발광 소자(LD)의 높이(H)는 제1-1 길이(L1-1) 혹은 제1-2 길이(L1-2)보다 작을 수 있다. 혹은 발광 소자(LD)의 높이(H)는 제1 면(S1)의 가장 긴 변의 길이 이하일 수 있다. 혹은 발광 소자(LD)의 높이(H)는 아래와 같은 수학식을 만족시킬 수 있다.
수학식: 높이(H) ≤
Figure pat00014
, (
Figure pat00015
는 발광 소자(LD)의 제1 면(S1)에 대한 내접원의 지름이고,
Figure pat00016
는 발광 소자(LD)의 제1 면(S1)에 대한 외접원의 지름으로 정의됨)
발광 소자(LD)의 측면에 의해 정의되는 선(혹은 면)과 발광 소자(LD)의 제1 면(S1)은 소정의 사잇각을 가질 수 있다. 상기 소정의 사잇각은 60도 이하일 수 있다. 상기 소정의 사잇각은 바람직하게는, 45도 이하일 수 있다. 혹은 상기 소정의 사잇각은 30도 이하일 수 있다.
예를 들어, 도 2를 참조하면 발광 소자(LD)의 모선(GL, generating line)과 제1 면(S1)은 제1 각도(
Figure pat00017
)의 사잇각을 가질 수 있다. 이 때, 제1 각도(
Figure pat00018
)는 60도 이하일 수 있다. 제1 각도(
Figure pat00019
)는 바람직하게는, 45도 이하일 수 있고, 혹은 30도 이하일 수 있다.
또 다른 예시로서 도 4를 참조하면, 발광 소자(LD)의 측면에 배열된 면 중 어느 하나와 제2 면(S2)은 제2 각도(
Figure pat00020
)의 사잇각을 가질 수 있다. 이 때, 제2 각도(
Figure pat00021
)는 60도 이하일 수 있다. 제2 각도(
Figure pat00022
)는 바람직하게는, 45도 이하일 수 있고, 혹은 30도 이하일 수 있다.
발광 소자(LD)의 구조적 특징과 관련하여 발생되는 예시적인 기술적 효과는 도 17을 참조하여 후술하도록 한다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 발광 소자(LD)를 배치하고, 발광 소자(LD)를 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
이하에서는 도 5 내지 도 14를 참조하여, 실시예에 따른 발광 소자의 제조 방법에 관하여 상세하게 서술한다.
도 5 내지 도 14는 실시예에 따른 발광 소자의 제조 방법의 공정 단계별 단면도이다.
도 5를 참조하면, 적층 기판(1)이 준비되고, 적층 기판(1) 상에 희생층(3)이 형성될 수 있다.
적층 기판(1)은 대상 물질을 적층하기 위한 베이스 판일 수 있다. 적층 기판(1)은 소정의 물질에 대한 에피택셜 성장(epitaxial growth)을 위한 웨이퍼(wafer)일 수 있다. 일 예에 따르면, 적층 기판(1)은 사파이어(sapphire) 기판, GaAs 기판, Ga 기판, InP 기판 중 어느 하나일 수 있으나 이에 한정되지 않는다. 예를 들어, 특정 재료가 발광 소자(LD)를 제조하기 위한 선택비를 만족하고, 소정의 물질에 대한 에피택셜 성장이 원활하게 발생될 수 있는 경우, 상기 특정 재료는 적층 기판(1)의 재료로 선택될 수 있다. 적층 기판(1)의 표면은 평활할 수 있다. 적층 기판(1)의 형상은 직사각형을 포함한 다각형 형상 혹은 원형 형상일 수 있으나 이에 한정되지 않는다.
희생층(3)은 적층 기판(1) 상에 제공될 수 있다. 희생층(3)은 발광 소자(LD)를 제조하는 중, 발광 소자(LD)와 적층 기판(1)을 물리적으로 이격시킬 수 있다. 희생층(3)은 GaAs, AlAs, 혹은 AlGaAs 중 어느 하나를 포함할 수 있다. 희생층(3)은 유기 금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor-phase Deposition), 분자선 에피택시법(MBE; Molecular Beam Epitaxy), 기상 에피택시법(VPE; Vapor Phase Epitaxy), 및 액상 에피택시법(LPE; Liquid Phase Epitaxy) 중 어느 하나의 방법에 의해 형성될 수 있다. 다만 발광 소자(LD)의 제조 공정에 대한 선택에 따라 적층 기판(1) 상에 희생층(3)을 형성하는 단계가 생략될 수 있다.
도 6을 참조하면, 희생층(3) 상에 제1 반도체층(11)이 형성될 수 있다. 제1 반도체층(11)은 희생층(3)과 유사하게 에피택셜 성장에 의해 형성될 수 있고, 희생층(3)에 대한 형성 방법으로 예시적으로 열거한 방법 중 어느 하나에 의해 형성될 수 있다. 도면에 도시되지 않았으나, 희생층(3)과 제1 반도체층(11) 사이에는 제1 반도체층(11)의 결정성 향상을 위한 추가의 반도체 레이어가 구비될 수 있다.
도 7을 참조하면, 제1 반도체층(11) 상에 활성층(12)을 형성할 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 가지는 광을 방출할 수 있다.
도 8을 참조하면, 활성층(12) 상에 제2 반도체층(13)을 형성할 수 있다. 제2 반도체층(13)은 제1 반도체층(11)과 서로 적어도 상이한 타입의 반도체층으로 구성될 수 있다. 결국 활성층(12)은 서로 다른 극성을 가지는 제1 반도체층(11)과 제2 반도체층(13) 사이에 위치하여, 발광 소자(LD)의 양단에 소정의 전압 이상의 전기적 정보가 제공되면, 활성층(12)에서 광이 발산될 수 있다.
도 9를 참조하면, 제2 반도체층(13) 상에 전극층(16)이 형성될 수 있다. 전극층(16)은 도 1 내지 도 4를 참조하여 상술하여 예시적으로 열거된 물질 중 어느 하나를 포함할 수 있다. 전극층(16)은 활성층(12)에서 출력되어 발광 소자(LD)의 외부로 방출되는 광의 손실을 최소화할 수 있고, 제2 반도체층(13)으로 전류 퍼짐(spreading) 효과를 향상시키기 위해 인듐 주석 산화물(ITO)과 같은 투명한 금속 산화물을 포함할 수 있다.
상술한 바와 같이, 적층 기판(1) 및 희생층(3) 상에 순차적으로 적층된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 전극층(16)은 발광 적층 구조(5)로 구성될 수 있다.
도 10을 참조하면, 발광 적층 구조(5)를 적층 방향으로 식각하여 발광 적층 패턴(10)이 형성될 수 있다. 발광 적층 패턴(10)은, 상기 적층 방향으로 식각되어 제거된 범위에 대응되고, 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 전극층(16)이 순차적으로 배열된 구조를 의미할 수 있다. 이 때, 상기 적층 방향은 적층 기판(1)의 주면에 수직인 방향을 의미할 수 있다.
발광 적층 패턴(10)을 형성하기 위해, 발광 적층 구조(5)의 전면에 마스크(미도시)를 배치하고, 식각 공정을 진행하여 나노 스케일 혹은 마이크로 스케일 간격의 패터닝이 수행될 수 있다. 발광 적층 구조(5)에 대한 상기 식각 공정을 진행하기 위해, 평면 상에서 볼 때, 원형, 타원형, 혹은 n-각형(n은 3 이상의 정수) 중 적어도 어느 하나가 주기적으로 배열된 식각 마스크 패턴을 형성할 수 있다. 이 때, 형성되는 원형 패턴 각각의 원의 지름은 0.5
Figure pat00023
내지 2.0
Figure pat00024
일 수 있다. 혹은 형성되는 n-각형 패턴 각각의 형상의 각 변의 길이는 0.5
Figure pat00025
내지 2.5
Figure pat00026
일 수 있다. 이후 형성된 식각 마스크 패턴을 이용하여 발광 적층 구조(5)를 상기 적층 방향을 따라 식각할 수 있고, 상기 식각 공정이 수행되면, 발광 적층 패턴(10)이 제공될 수 있다. 이 때, 식각되어 제거된 깊이는 1
Figure pat00027
내지 2
Figure pat00028
일 수 있고, 결국 발광 적층 패턴(10)의 높이는 1
Figure pat00029
내지 2
Figure pat00030
일 수 있다. 상기 식각 공정이 수행되면, 발광 적층 구조(5)의 적어도 일부가 제거되어 홈 영역(21)이 제공될 수 있고, 제1 반도체층(11)의 적어도 일부는 홈 영역(21)에서 외부로 노출될 수 있다.
도 1 내지 도 4를 참조하여 상술한 바와 같이, 실시예에 따른 발광 소자(LD)는, 윗면과 아랫면의 면적이 서로 상이할 수 있다. 이를 위해, 식각 공정이 수행되는 발광 적층 구조(5)에 대하여, 식각 깊이가 깊어질수록 식각되는 영역의 면적이 좁아지도록 공정을 수행한다. 즉 주기적인 패턴을 가지는 식각 마스크 패턴을 기초로 식각 공정을 수행하되, 식각되는 깊이가 깊어질수록 식각되는 면이 기울어지도록 할 수 있다. 결국 발광 적층 패턴(10)은 적층 기판(1)에 인접할수록 넓은 단면적을 가질 수 있다. 예를 들어, 적층 기판(1)의 주면에 평행한 면에 대한 발광 적층 패턴(10) 내 제1 반도체층(11)의 단면적은, 적층 기판(1)의 주면에 평행한 면에 대한 발광 적층 패턴(10) 내 제2 반도체층(13)의 단면적보다 클 수 있다.
발광 적층 패턴(10)을 형성하기 위한 식각 공정에는 건식 식각법이 적용될 수 있다. 일 예에 따르면, 상기 건식 식각법은 반응성 이온 에칭(RIE; Reactive Ion Etching), 반응성 이온 빔 에칭(RIBE; Reactive Ion Beam Etching), 유도 결합 플라즈마 반응성 이온 에칭(ICP-RIE; Inductively Coupled Plasma Reactive Ion Etching) 중 어느 하나일 수 있으나, 이에 한정되지 않는다. 상기 건식 식각법은 습식 식각법과는 달리, 일방성 식각 구현에 용이하여, 발광 적층 패턴(10)을 형성하기에 적합할 수 있다.
발광 적층 패턴(10)을 형성하기 위한 식각 공정 후, 발광 적층 패턴(10) 상에 남은 잔여물(미도시)은 통상의 제거 방법에 의해 제거될 수 있다. 상기 잔여물은 마스크 공정 시 필요한 식각 마스크, 절연 물질 등일 수 있다.
또한, 실시 형태에 따라, 발광 적층 패턴(10)을 형성하기 위한 식각 공정 후, 발광 적층 패턴(10)의 손상된 표면을 제거하는 공정이 수행될 수 있다. 예를 들어, 발광 적층 패턴(10)의 손상된 표면의 적어도 일부를 제거하는 습식 식각 공정이 수행될 수 있다. 이 때, 상기 습식 식각 공정은 KOH 용액 상에서 5분 내지 20분 동안 수행될 수 있다. 발광 적층 패턴(10)의 손상된 표면에 대한 습식 식각 공정을 수행하여, 발광 적층 패턴(10)의 표면에 형성된 불순물이 제거될 수 있다.
도 11을 참조하면, 외부로 노출된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 전극층(16) 상에 절연막(14)을 형성할 수 있다. 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 전극층(16)을 커버하여, 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 전극층(16)이 외부로 노출되지 않도록 할 수 있다. 도 11에는, 전극층(16)의 제2 반도체층(13)과 접하지 않는 타 면 상에 절연막(14)이 형성되지 않는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 절연막(14)이 전극층(16)의 상기 타 면 상에 형성된 이후 별도 공정이 수행되어 제거될 수 있다.
절연막(14)은 발광 적층 패턴(10) 상에 절연 물질을 도포하여 제공될 수 있으나, 이에 한정되지 않는다. 일 예에 따르면, 절연막(14)은 원자층 증착(ALD; Atomic Layer Deposition) 방법, 졸-겔 공정(sol-gel process), 혹은 화학적 증착 방법(일 예로, 플라즈마 화학 기상 증착법(PECVD; Plasma Enhanced Chemical Vapor Deposition))을 이용하여 형성될 수 있다. 절연막(14)의 두께는 10nm 내지 200nm일 수 있다. 혹은 절연막(14)의 두께는 30nm 내지 150nm일 수 있다.
도면에 도시되지 않았으나, 절연막(14) 상에 절연 레이어가 더 제공될 수 있다. 일 예에 따르면 상기 절연 레이어는, 절연막(14)을 참조하여 예시적으로 열거된 물질 중 적어도 어느 하나를 포함할 수 있다. 상기 절연 레이어는 절연막(14)과 마찬가지로, 원자층 증착 방법, 졸-겔 공정, 혹은 화학적 증착 방법을 통해 형성될 수 있다. 상기 절연 레이어의 두께는 10nm 내지 200nm일 수 있다. 혹은 상기 절연 레이어의 두께는 30nm 내지 150nm일 수 있다.
도 12를 참조하면, 발광 적층 패턴(10) 상에 결합층(19)을 연결할 수 있다. 도면에 도시되지 않았으나, 발광 적층 패턴(10) 상에 제1 금속을 코팅하고, 발광 적층 패턴(10)과 연결하고자 하는 결합층(19)의 일 면 상에 제2 금속을 코팅할 수 있다. 그리고 소정의 온도 및 압력 조건 하에서 상기 제1 금속과 상기 제2 금속 간 결합이 형성되어, 결합층(19)과 발광 적층 패턴(10)이 결합될 수 있다. 일 실시 형태에 따르면, 상기 제1 금속과 상기 제2 금속가 결합되는 공정은, 300℃ 내지 400℃의 온도 조건 및 1
Figure pat00031
내지 5
Figure pat00032
의 압력 조건 하에서 진행될수 있다. 상기 제1 금속은 금(Au) 혹은 주석(Sn)일 수 있으나, 이에 한정되지 않고, 단일 금속 혹은 복수의 금속이 교번하여 배열된 금속 물질일 수 있다. 예를 들어, 상기 제1 금속은, 금(An), 주석(Sn), 금(Au)이 교번하여 배열된 금속 물질일 수 있다. 이 때, 상기 제1 금속의 An에 관한 층은 500nm의 두께를 가지고, 상기 제1 금속의 Sn에 관한 층은 1000nm의 두께를 가질 수 있다. 상기 제2 금속은 열전도성이 우수한 물질을 포함할 수 있다. 예를 들어 상기 제2 금속은 몰리브덴(Mo), 구리-그라파이트(Cu-Graphite), 및 알루미늄 질화물(AIN; Aluminum Nitride ceramics) 중 어느 하나를 포함할 수 있다.
도 13을 참조하면, 발광 적층 패턴(10)이 적층 기판(1) 및 희생층(3)으로부터 분리될 수 있다. 일 예에 따르면, 발광 적층 패턴(10)은 레이저 리프트 오프(LLO; Laser Lift-Off) 혹은 화학적 리프트 오프(CLO; Chemical Lift-Off) 방식에 의해 분리될 수 있다. 이 때, 물리적으로 분리되는 공정은 발광 적층 패턴(10)과 희생층(3) 사이에 위치하는 제1 반도체층(11)에 대하여 수행될 수 있다. 발광 적층 패턴(10)이 분리되면, 발광 적층 패턴(10)에 포함되지 않은 제1 반도체층(11)의 적어도 일부가 희생층(3) 상에 여전히 남을 수 있다.
도 14를 참조하면, 결합층(19)이 제거될 수 있다. 결합층(19)이 제거되어, 소정의 형상을 가지는 발광 적층 패턴(10)이 제공될 수 있다. 이 때, 분리된 발광 적층 패턴(10)은 전극층(16)의 일 면, 절연막(14), 제1 반도체층(11)의 일 면이 외부로 노출된 상태일 수 있다. 이후 외부에 노출된 발광 적층 패턴(10)의 표면 상에 불순물을 제거하는 공정이 수행될 수 있다. 일 예에 따르면, 발광 적층 패턴(10)의 제1 반도체층(11)에 대한 건식 식각 공정을 수행한 뒤, 외부로 노출된 제1 반도체층(11)의 표면에 대하여
Figure pat00033
플라즈마 처리 공정을 수행할 수 있고, 이에 따라 제1 반도체층(11)의 표면에 존재하는 불순물을 제거할 수 있다. 혹은 발광 적층 패턴(10)의 제1 반도체층(11)에 대한 건식 식각 공정을 수행한 뒤, 제1 반도체층(11)의 적어도 일부를 습식 식각 공정을 통해 제거하여, 제1 반도체층(11)의 표면에 위치한 불순물의 농도를 감소시킬 수 있다. 이 때, 상기 습식 식각 공정에는 KOH, NaOH 용액이 적용될 수 있다.
발광 적층 패턴(10)이 적층 기판(1) 및 희생층(3)으로부터 분리되고, 결합층(19)이 제거된 이후, 도 1 내지 도 4를 참조하여 상술한 발광 소자(LD)가 제공될 수 있다.
이후 발광 적층 패턴(10)으로 제공된 발광 소자(LD)는 용매(SLV)에 분산되어, 발광 소자(LD)와 용매(SLV)를 포함하는 잉크(INK)가 제조될 수 있다.
이하에서는 도 15 및 도 16을 참조하여, 실시예에 따른 발광 소자(LD)가 적용된 표시 장치에 관하여 설명한다.
도 15는 실시예에 따른 발광 소자를 포함하는 표시 장치를 나타내는 평면도이다.
도 15에서는 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 도 15에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 15를 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 화소(PXL)는 기판(SUB) 상에 복수 개 구비될 수 있다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소(PXL)가 배치될 수 있다. 화소(PXL)는 발광 소자(LD)를 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 화소(PXL)는 스트라이프(stripe) 또는 펜타일(pentile) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소(PXL)는 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 두 종류 이상의 화소(PXL)가 배치될 수 있다. 일 예로, 화소(PXL)는 제1 색의 광을 방출하는 제1 화소(PXL1), 제2 색의 광을 방출하는 제2 화소(PXL2), 및 제3 색의 광을 방출하는 제3 화소(PXL3)를 포함할 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소(PXL1, PXL2, PXL3)는 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소(PXL1, PXL2, PXL3)는 각각 소정 색의 빛을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 서로 동일한 색의 빛을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수도 있다. 다만, 각각의 화소 유닛을 구성하는 화소(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 16은 도 15의 Ⅰ~Ⅰ'에 따른 단면도이다. 도 16에서는, 화소(PXL)의 구조를 개략적으로 도시하였다.
도 16을 참조하면, 화소(PXL)는 기판(SUB), 화소 회로부(PCL), 및 표시 소자부(DPL)를 포함할 수 있다.
기판(SUB)은 경성 또는 연성의 기판일 수 있다. 일 예에 따르면, 기판(SUB)은 경성(rigid) 소재 혹은 가요성(flexible) 소재를 포함할 수 있다. 일 예에 따르면, 가요성 소재는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리아세테이트(cellulose triacetate), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 실시예에 적용되는 기판(SUB)의 소재는 특정 예시에 한정되지 않는다.
화소 회로부(PCL)는 기판(SUB) 상에 위치할 수 있다. 화소 회로부(PCL)는 버퍼막(BFL), 트랜지스터(T), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 컨택홀(CH), 및 절연층(INS)을 포함할 수 있다.
버퍼막(BFL)은 기판(SUB) 상에 위치할 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
트랜지스터(T)는 박막 트랜지스터일 수 있다. 일 예에 따르면, 트랜지스터(T)는 박막 트랜지스터 중 구동 트랜지스터일 수 있다. 트랜지스터(T)는 반도체 층(SCL), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.
반도체 층(SCL)은 버퍼막(BFL) 상에 위치할 수 있다. 반도체 층(SCL)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon) 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.
반도체 층(SCL)은 소스 전극(SE)과 접촉하는 제1 접촉 영역 및 드레인 전극(DE)과 접촉하는 제2 접촉 영역을 포함할 수 있다.
상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 절연막(GI)은 반도체 층(SCL) 상에 제공될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 일 예에 따르면, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연막(GI)은 유기 재료를 포함할 수도 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 위치할 수 있다. 게이트 전극(GE)의 위치는 반도체 층(SCL)의 채널 영역의 위치와 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 반도체 층(SCL)의 채널 영역 상에 배치될 수 있다.
제1 층간 절연막(ILD1)은 게이트 전극(GE) 상에 위치할 수 있다. 제1 층간 절연막(ILD1)은 게이트 절연막(GI)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
소스 전극(SE)과 드레인 전극(DE)은 제1 층간 절연막(ILD1) 상에 위치할 수 있다. 소스 전극(SE)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 반도체 층(SCL)의 제1 접촉 영역과 접촉하고, 드레인 전극(DE)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 반도체 층(SCL)의 제2 접촉 영역과 접촉할 수 있다. 드레인 전극(DE)은 컨택홀(CH)과 전기적으로 연결될 수 있다.
제2 층간 절연막(ILD2)은 소스 전극(SE)과 드레인 전극(DE) 상에 위치할 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)과 마찬가지로, 무기 재료를 포함할 수 있다. 무기 재료로는, 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 구성 물질로 예시된 물질들, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제2 층간 절연막(ILD2)은 유기 재료를 포함할 수도 있다.
절연층(INS)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있다.
절연층(INS)은 드레인 전극(DE)의 일 영역과 전기적으로 연결되는 컨택홀(CH)을 포함할 수 있다.
표시 소자부(DPL)는 화소 회로부(PCL) 상에 위치할 수 있다. 표시 소자부(DPL)는 화소 전극(PE), 발광 소자(LD), 연결 전극(CE), 보호층(PVX), 및 인캡층(ENC)을 포함할 수 있다.
화소 전극(PE)은 절연층(INS) 상에 배치될 수 있다. 화소 전극(PE)은 애노드 전극일 수 있다. 화소 전극(PE)은 도전성 물질을 적어도 포함할 수 있다. 일 예에 따르면, 화소 전극(PE)은 구리(Cu), 금(Au), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물과 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 산화아연(ZnO), 산화인듐(In2O3)을 포함할 수 있으나, 이에 한정되지 않는다.
연결 전극(CE)의 적어도 일부는 보호층(PVX) 상에 위치하되, 연결 전극(CE)의 또 다른 적어도 일부는 발광 소자(LD)의 일 단부와 전기적으로 연결되도록 배치될 수 있다. 연결 전극(CE)은 표시 영역(DA) 상에 판(plate) 형태로 제공될 수 있으나, 이에 한정되지 않는다. 연결 전극(CE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 중 하나의 투명 도전성 산화물과 같은 투명 도전성 재료(또는 물질)를 포함할 수 있다. 혹은 실시 형태에 따라 연결 전극(CE)은 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투명 도전성 재료(또는 물질)를 포함할 수 있다.
화소 전극(PE)과 연결 전극(CE) 사이에는 제3 방향(DR3)을 따라 흐르는 전기적 신호가 획득될 수 있다. 상기 전기적 신호가 획득되면, 발광 소자(LD)가 광을 출력할 수 있다. 즉, 발광 소자(LD)에는 제1 단부(EP1)로부터 제2 단부(EP2) 혹은 제2 단부(EP2)로부터 제1 단부(EP1)를 향하는 방향으로 전기적 신호가 흐를 수 있고, 상기 전기적 신호가 흐르는 방향은 기판(SUB)의 주면에 수직일 수 있다.
화소 전극(PE)의 극성과 연결 전극(CE)의 극성은 서로 상이할 수 있다. 예를 들어, 화소 전극(PE)이 캐소드 전극일 경우, 연결 전극(CE)은 애노드 전극일 수 있고, 화소 전극(PE)이 애노드 전극일 경우, 연결 전극(CE)은 캐소드 전극일 수 있다. 이하에서는, 화소 전극(PE)이 애노드 전극이고, 연결 전극(CE)이 캐소드 전극인 것을 기준으로 설명한다.
화소 전극(PE)과 연결 전극(CE)은 서로 분리되어 이격되도록 배치될 수 있다. 화소 전극(PE)은 컨택홀(CH)과 전기적으로 연결되어, 트랜지스터(T)로부터 제공된 전기적 신호를 발광 소자(LD)에 제공할 수 있다.
발광 소자(LD)는 전기적 신호가 제공되는 경우, 광을 발산할 수 있다. 발광 소자(LD)는 제3 방향(DR3)을 따라서 광을 출력할 수 있다. 발광 소자(LD)는 화소 전극(PE) 상에 배열될 수 있다. 발광 소자(LD)는, 발광 소자(LD)의 제2 단부(EP2)가 화소 전극(PE)을 향하도록 배열될 수 있다. 발광 소자(LD)는, 발광 소자(LD)의 제1 단부(EP1)가 연결 전극(CE)을 향하도록 배열될 수 있다. 발광 소자(LD)의 제2 단부(EP2)는 화소 전극(PE)과 전기적으로 연결되고, 발광 소자(LD)의 제1 단부(EP1)는 연결 전극(CE)과 전기적으로 연결될 수 있다. 예를 들어, 발광 소자(LD)의 제2 반도체층(13)은 화소 전극(PE)과 전기적으로 연결되고, 발광 소자(LD)의 제1 반도체층(11)은 연결 전극(CE)과 전기적으로 연결될 수 있다.
발광 소자(LD)의 제2 면(S2)의 적어도 일부는 화소 전극(PE)과 물리적으로 접촉할 수 있다. 발광 소자(LD)의 제1 면(S1)의 적어도 일부는 연결 전극(CE)과 물리적으로 접촉할 수 있다.
발광 소자(LD)가 화소 전극(PE)과 접하는 면적은 발광 소자(LD)가 연결 전극(CE)과 접하는 면적보다 클 수 있다. 예를 들어, 발광 소자(LD)의 제2 면(S2)은 화소 전극(PE)과 연결되어 소정의 접촉 면적이 형성될 수 있고, 발광 소자(LD)의 제1 면(S1)은 연결 전극(CE)과 연결되어, 상기 소정의 접촉 면적보다 적어도 큰 접촉 면적이 형성될 수 있다.
보호층(PVX)은 발광 소자(LD)들을 둘러싸도록 배치될 수 있다. 보호층(PVX)은 발광 소자(LD) 등에 의한 단차를 제거할 수 있다. 보호층(PVX)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
인캡층(ENC)은 연결 전극(CE) 상에 위치할 수 있다. 인캡층(ENC)은 표시 소자부(DPL)의 외곽에 위치하여, 개별 구성을 평탄화 시킬 수 있다. 인캡층(ENC)은 유기 재료 혹은 무기 재료를 포함할 수 있으나, 특정 물질에 한정되지 않는다.
이하에서는, 도 17을 참조하여, 실시예에 따른 발광 소자(LD)의 구조적 특징에 의해 발생될 수 있는 효과에 관하여 설명한다. 도 17은 실시예에 따른 발광 소자가 전극 구성 상에 배열되는 모습을 개략적으로 나타낸 도면이다. 도 17에는, 프린팅 장치(100)에 의해 잉크(INK)가 제공되어, 발광 소자(LD)가 전극 구성 상에 배열되는 모습이 간략히 도시되었다.
도 17을 참조하면, 프린팅 장치(100)는 잉크(INK)를 화소 전극(PE) 상에 제공할 수 있고, 이를 통해 발광 소자(LD)는 화소 전극(PE) 상에 위치될 수 있다. 프린팅 장치(100)는 액상 유체를 외부로 방출시킬 수 있는 노즐부를 포함할 수 있다. 잉크(INK)는 발광 소자(LD) 및 용매(SLV)를 포함할 수 있다. 본 명세서에서 정의되는 잉크(INK)는 프린팅 장치(100)에 의해 제공될 수 있는 액상 혼합물을 의미할 수 있다.
용매(SLV)는 발광 소자(LD)가 분산되어 마련될 수 있도록 하는 고상(solid phase)이 아닌 물질일 수 있다. 일 예에 따르면, 용매(SLV)는 소정의 물리적 특성을 가지는 액상 물질일 수 있다. 일 예에 따르면, 용매(SLV)의 점도는 10cP 이상일 수 있다. 용매(SLV)는 알킬기를 함유하는 알킬계 용매, 에테르기를 함유하는 에테르계 용매, 에스테르기를 함유하는 에스테르계 용매, 아민기를 함유하는 아민계 용매, 아미드기를 함유하는 아미드계 용매, 알코올기를 함유하는 알코올계 용매, 우레탄기를 함유하는 우레탄계 용매, 우레아기를 함유하는 우레아계 용매, 이미드기를 함유하는 이미드계 용매, 아크릴기를 함유하는 아크릴계 용매, 싸이올기를 함유하는 싸이올계 용매 중 적어도 하나를 포함할 수 있다. 잉크(INK)가 화소 전극(PE) 상에 제공될 때, 발광 소자(LD)는 잉크(INK) 내에 분산된 형태로 제공되어 화소 전극(PE) 상에 배열될 수 있다.
이 때, 화소 전극(PE)과 연결 전극(CE)은 서로 다른 극성을 가질 수 있고, 이로 인해, 화소 전극(PE)과 연결 전극(CE) 각각에 상이한 전압 신호가 인가되면, 소정의 방향으로 전기적 흐름이 생성될 수 있고, 생성된 전기적 흐름을 기초로 발광 소자(LD)는 광을 발산할 수 있다.
화소 전극(PE)이 애노드 전극일 경우, 발광 소자(LD)의 양극이 화소 전극(PE)을 향하도록 배치되어야 할 수 있다. 화소 전극(PE)이 애노드 전극일 때, 발광 소자(LD)의 음극이 화소 전극(PE)을 향하도록 배치되는 경우, 발광 소자(LD)에 전기적 신호가 인가되는 경우에도 광이 발산되지 않을 수 있다.
이하에서는, 화소 전극(PE)이 애노드 전극인 것을 기준으로 설명한다. 그리고 발광 소자(LD)가 정상 동작하기 위해, 발광 소자(LD)의 제2 단부(EP2)가 양전하를 가지면서 제2 면(S2)이 화소 전극(PE)에 연결되고, 발광 소자(LD)의 제1 단부(EP1)가 음전하를 가지면서 제1 면(S1)이 화소 전극(PE)에 연결되지 않고, 연결 전극(CE)에 연결되는 실시예를 기준으로 서술한다.
도 17을 참조하면, 발광 소자(LD)는 화소 전극(PE) 상에 배열될 때, 개략적으로 세 가지 모습으로 배열될 수 있다. 예를 들어, 프린팅 장치(100)에 의해 제공된 잉크(INK) 내 발광 소자(LD)는 화소 전극(PE) 상에 위치되어, 제1 배열 상태(122), 제2 배열 상태(124), 혹은 제3 배열 상태(126)를 가질 수 있다.
제1 배열 상태(122)는 정상 배열을 의미할 수 있다. 제1 배열 상태(122)인 발광 소자(LD)는 전기적 신호가 제공되는 경우 광을 발산할 수 있다. 제1 배열 상태(122)에서, 양전하를 띄는 발광 소자(LD)의 제2 면(S2)은 화소 전극(PE)에 연결될 수 있다.
제2 배열 상태(124)는 비정상 배열을 의미할 수 있다. 제2 배열 상태(124)인 발광 소자(LD)는 전기적 신호가 제공되는 경우에도 광을 발산하지 못할 수 있다.
제3 배열 상태(126)는 비정상 배열을 의미할 수 있다. 제3 배열 상태(126)로 배열된 발광 소자(LD)는 전기적 신호가 제공되는 경우에도 광을 발산하지 못할 수 있다. 제3 배열 상태(126)에서, 음전하를 띄는 발광 소자(LD)의 제1 면(S1)은 화소 전극(PE)과 물리적으로 접촉할 수 있다. 이 경우, 화소 전극(PE)은 애노드 전극으로서, 제3 배열 상태(126)의 발광 소자(LD)는 전기적 정보가 제공되는 경우에도 정상 동작이 수행되지 않을 수 있다.
즉, 잉크(INK)가 출력되어 발광 소자(LD)를 배열하는 공정이 수행될 때, 발광 소자(LD)는 제2 배열 상태(124) 및 제3 배열 상태(126)를 가지는 비율이 적어질 필요성이 있다.
실시예에 따른 발광 소자(LD)는 제2 배열 상태(124) 및 제3 배열 상태(126) 대비 제1 배열 상태(122)의 비율이 높을 수 있다.
제2 배열 상태(124)로 제공된 발광 소자(LD)의 포즈(pose)는 발광 소자(LD)의 기하학적 구조에 의해 제1 배열 상태(122)로 변경될 수 있다.
예를 들어, 발광 소자(LD)의 높이(H)는 발광 소자의 제1 면(S1)의 길이를 기초로 정의된 길이보다 적어도 작은 값을 가짐으로써, 발광 소자(LD)가 제2 배열 상태(124)로 배열되는 경우에도, 중력에 의해 소정의 방향(110)을 따라서 회전되어 발광 소자(LD)는 제1 배열 상태(122)로 배열될 수 있다.
특히, 발광 소자(LD)의 제1 면(S1)과 발광 소자(LD)의 측면의 각도가 미리 정해진 각도 이하로 설계되어, 발광 소자(LD)가 제2 배열 상태(124)로 배열되는 경우에도 중력에 의해 회전되어, 더욱 제1 배열 상태(122)를 쉽게 배열되는 경향을 가질 수 있다.
한편, 제3 배열 상태(126)로 제공된 발광 소자(LD)는 제1 및 제2 배열 상태(122, 124)를 가지는 발광 소자(LD)의 비율보다 적을 수 있다. 구체적으로, 발광 소자(LD)가 제3 배열 상태(126)로 배열될 확률은 발광 소자(LD)의 전체 외부 표면적 대비 발광 소자(LD)의 제1 면(S1)의 면적의 비(ratio)인 제1 비로 정의될 수 있다. 이와 비교할 때, 발광 소자(LD)가 제1 및 제2 배열 상태(122, 124)로 배열될 확률은 발광 소자(LD)의 전체 외부 표면적 대비 발광 소자(LD)의 제1 면(S1)의 면적을 제외한 모든 면적의 비인 제2 비로 정의될 수 있다. 실시예에 따른 발광 소자(LD)에 있어서, 상기 제1 비는 상기 제2 비보다 작을 수 있고, 결국 제3 배열 상태(126)로 배열되는 발광 소자(LD)의 비율은 감소될 수 있다.
결국, 잉크(INK)에 관한 공정에 의해 제공되는 발광 소자(LD) 중 정상 동작하는 비율이 개선되어, 공정 수율이 높아질 수 있고, 이로 인해 공정 비용이 절감되며 발광 효율이 증가될 수 있다. 또한, 실시예에 따른 발광 소자(LD)의 기하학적 형상에 의하면 작은 체적으로 제조되기 용이하여, 잉크(INK) 내에 분산이 쉽게되고, 이는 결국 잉크(INK)에 관한 공정의 효율성이 개선될 수 있다. 더 나아가, 실시예에 의하면, 수직 방향을 따라 전기적 신호를 유도하는 전극 구조가 구현될 수 있으며, 이로 인해 발광 소자(LD)의 정렬 불량이 방지될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
LD: 발광 소자
EP1, EP2: 제1 단부, 제2 단부
S1, S2: 제1 면, 제2 면
1: 적층 기판
3: 희생층
10: 발광 적층 패턴
11: 제1 반도체층
12: 활성층
13: 제2 반도체층
16: 전극층
100: 프린팅 장치
PXL: 화소
PCL: 화소 회로부
DPL: 표시 소자부
PE: 화소 전극
CE: 연결 전극
INK: 잉크
122, 124, 126: 제1 배열 상태, 제2 배열 상태, 제3 배열 상태

Claims (20)

  1. 일 단에 대응하는 제1 면 및 타 단에 대응하는 제2 면을 포함하는 발광 소자로서,
    상기 제2 면에 비해 상기 제1 면에 인접하고, 제1 타입의 반도체를 포함하는, 제1 반도체층;
    상기 제1 면에 비해 상기 제2 면에 인접하고, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는, 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 을 포함하고,
    상기 제1 면의 면적은 상기 제2 면의 면적보다 크고, 상기 제1 면과 상기 제2 면 사이의 거리는, 상기 제1 면에 의해 정의되는 소정의 길이보다 짧은, 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 면 및 상기 제2 면은 각각 원 형상 또는 n-각형 형상(n은 3 이상의 정수)을 가지는, 발광 소자.
  3. 제1 항에 있어서,
    상기 발광 소자는, 원뿔대 및 각뿔대 중 어느 하나인, 발광 소자.
  4. 제1 항에 있어서,
    상기 제1 면 및 상기 제2 면은 각각 원 형상을 가지고, 상기 소정의 길이는 상기 제1 면의 지름인, 발광 소자.
  5. 제4 항에 있어서,
    상기 제1 면과 상기 제2 면 사이의 거리는 상기 제1 면의 지름의 0.9배 이하인, 발광 소자.
  6. 제1 항에 있어서,
    상기 제1 면 및 상기 제2 면은 n-각형(n은 3 이상의 정수)의 형상을 가지고, 상기 소정의 길이는 상기 제1 면의 가장 긴 변의 길이인, 발광 소자.
  7. 제1 항에 있어서,
    상기 제1 면 및 상기 제2 면은 n-각형(n은 3 이상의 정수)의 형상을 가지고, 상기 소정의 길이(L)는 아래와 같은 수학식에 의해 정의되는, 발광 소자.
    수학식:
    Figure pat00034
    (x는 상기 제1 면에 대한 내접원의 지름이고, y는 상기 제1 면에 대한 외접원의 지름)
  8. 제1 항에 있어서,
    상기 발광 소자의 체적은 3
    Figure pat00035
    이하인, 발광 소자.
  9. 제4 항에 있어서,
    상기 발광 소자의 모선(generating line)과 상기 제1 면은 소정의 사잇각을 가지고, 상기 소정의 사잇각은 60도보다 작은, 발광 소자.
  10. 제6 항에 있어서,
    상기 발광 소자의 측면에 배열된 면 중 어느 하나와 상기 제1 면은 소정의 사잇각을 가지고, 상기 소정의 사잇각은 60도보다 작은, 발광 소자.
  11. 적층 기판을 준비하는 단계;
    상기 적층 기판 상에 희생층을 형성하는 단계;
    상기 희생층 상에 제1 타입의 반도체를 포함하는 제1 반도체층을 위치시키는 단계;
    상기 제1 반도체층 상에 활성층을 위치시키는 단계;
    상기 활성층 상에 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층을 위치시키는 단계; 및
    상기 제2 반도체층으로부터 상기 제1 반도체층을 향하는 방향으로, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 적어도 일부를 제거하는 식각 공정을 수행하는 단계; 를 포함하고,
    상기 식각 공정을 수행하는 단계에서, 상기 식각 공정은 식각 깊이가 깊어질수록 식각되는 영역의 면적이 좁아지도록 수행되는, 발광 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 식각 공정을 수행하는 단계에서는, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층이 순차적으로 적층된 발광 적층 패턴이 형성되는, 발광 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 발광 적층 패턴을 상기 적층 기판 및 상기 희생층으로부터 분리하는 단계; 를 더 포함하고,
    상기 분리하는 단계 이후, 원뿔대 혹은 각뿔대 중 어느 하나의 형상을 가지는 발광 소자가 획득되는, 발광 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 발광 소자는, 일 면이 제1 지름을 가지고, 타 면이 상기 제1 지름보다 큰 제2 지름을 가지는, 원뿔대 형상을 가지고,
    상기 일 면과 상기 타 면 사이의 거리는 상기 제2 지름보다 작은, 발광 소자의 제조 방법.
  15. 제13 항에 있어서,
    상기 발광 소자는, 일 면이 제1 면적을 가지는 n-각형(n은 3 이상의 정수)의 형상을 가지고, 타 면이 상기 제1 면적보다 큰 제2 면적을 가지는 n-각형의 형상을 가지고,
    상기 일 면과 상기 타 면 사이의 거리(h)는, 아래와 같은 수학식을 만족하는, 발광 소자의 제조 방법.
    수학식:
    Figure pat00036
    , (x는 상기 타 면에 대한 내접원의 지름이고, y는 상기 타 면의에 대한 외접원의 지름)
  16. 제11 항에 있어서,
    상기 식각 공정은 반응성 이온 에칭(RIE; Reactive Ion Etching), 반응성 이온 빔 에칭(RIBE; Reactive Ion Beam Etching), 유도 결합 플라즈마 반응성 이온 에칭(ICP-RIE; Inductively Coupled Plasma Reactive Ion Etching) 중 어느 하나인, 발광 소자의 제조 방법.
  17. 기판;
    일 단에 대응하는 제1 면 및 타 단에 대응하는 제2 면을 포함하고, 상기 제2 면에 비해 상기 제1 면에 인접하고 제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 면에 비해 상기 제2 면에 인접하고 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자;
    상기 기판 상에 형성되고, 상기 발광 소자와 상기 제2 면을 통해 전기적으로 연결된 제1 전극; 및
    상기 기판 상에 형성되고, 상기 발광 소자와 상기 제1 면을 통해 전기적으로 연결된 제2 전극; 을 포함하고,
    상기 제1 면의 면적은 상기 제2 면의 면적보다 크고, 상기 제1 면과 상기 제2 면 사이의 거리는, 상기 제1 면에 의해 정의되는 소정의 길이보다 짧고,
    상기 제1 전극은 상기 기판과 상기 제2 전극 사이에 위치하되, 상기 제1 면은 상기 제2 전극의 적어도 일부와 물리적으로 접촉하고, 상기 제1 면보다 면적이 작은 상기 제2 면은 상기 제1 전극의 적어도 일부와 물리적으로 접촉하는, 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 전극과 상기 제2 면이 서로 접촉하는 면적은, 상기 제2 전극과 상기 제1 면이 서로 접촉하는 면적보다 작은, 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에는 제1 방향을 따라 흐르는 전기적 신호가 획득될 수 있고, 상기 제1 방향은 상기 기판의 주면에 수직인, 표시 장치.
  20. 제17 항에 있어서,
    상기 제1 전극의 극성은 상기 제1 반도체층의 상기 제1 타입의 극성에 대응되고, 상기 제2 전극의 극성은 상기 제2 반도체층의 상기 제2 타입의 극성에 대응되는, 표시 장치.
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