WO2017130813A1 - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法 Download PDF

Info

Publication number
WO2017130813A1
WO2017130813A1 PCT/JP2017/001543 JP2017001543W WO2017130813A1 WO 2017130813 A1 WO2017130813 A1 WO 2017130813A1 JP 2017001543 W JP2017001543 W JP 2017001543W WO 2017130813 A1 WO2017130813 A1 WO 2017130813A1
Authority
WO
WIPO (PCT)
Prior art keywords
polymer film
forming
single crystal
crystal substrate
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2017/001543
Other languages
English (en)
French (fr)
Inventor
公 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Priority to US16/073,148 priority Critical patent/US20190035906A1/en
Priority to JP2017564192A priority patent/JP6637076B2/ja
Publication of WO2017130813A1 publication Critical patent/WO2017130813A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/875—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being semiconductor metal oxide, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N99/00—Subject matter not provided for in other groups of this subclass
    • H10N99/03—Devices using Mott metal-insulator transition, e.g. field-effect transistor-like devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/68—Organic materials, e.g. photoresists
    • H10P14/683—Organic materials, e.g. photoresists carbon-based polymeric organic materials, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6938—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses the material containing at least one metal element, e.g. metal oxides, metal oxynitrides or metal oxycarbides
    • H10P14/6939—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses the material containing at least one metal element, e.g. metal oxides, metal oxynitrides or metal oxycarbides characterised by the metal
    • H10P14/69392—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses the material containing at least one metal element, e.g. metal oxides, metal oxynitrides or metal oxycarbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/286—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of organic materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials

Definitions

  • the present invention relates to a field effect transistor (FET) and a manufacturing method thereof, and more specifically to an FET using a Mott transition and a manufacturing method thereof.
  • FET field effect transistor
  • the number of dopants in the channel also decreases accordingly.
  • the volume of a semiconductor that contributes as a channel is reduced to about 20 nm ⁇ 20 nm ⁇ 5 nm, only about 10 dopants (that is, about 10 carriers) are included therein.
  • the number of carriers is so small, the variation in characteristics among elements becomes serious, which causes a serious problem that shakes the reliability.
  • Mott FETs Fluorescence-Activated Devices
  • Mott transition is a phase transition in which a substance that should originally be a metal becomes an insulator called a Mott insulator due to strong electron correlation.
  • Mott insulator is miniaturized to about 20 nm ⁇ 20 nm ⁇ 5 nm, Since there are still tens of thousands to hundreds of thousands of carriers among them, the problem of the limit of miniaturization is eliminated.
  • a gate insulating film is formed on the surface of a Mott insulator thin film or single crystal using a high-k metal oxide often used in conventional FETs
  • the constituent elements of the gate insulating film Is mixed and diffused in the Mott insulator through defects on the surface of the Mott insulator, and another secondary oxide layer is formed at the interface between the two.
  • Such a secondary oxide layer causes a large number of trap levels to be formed, and its characteristics are very difficult to control. It becomes a big barrier.
  • Such secondary oxides are often ordinary oxide semiconductors that are different from strongly correlated oxides that cause Mott transition, and are expected for Mott FETs to dramatically change the channel conductivity. It is also impossible to demonstrate the characteristics that are present.
  • Patent Document 1 an FET including a gate insulating film made of a laminated structure of paraxylylene polymer film and tantalum oxide.
  • Patent Document 1 uses strontium titanate, which is very prone to surface defects, for the channel, the surface charge density, carrier mobility, and leakage current in the channel are improved, and paraxylylene It has been shown that a gate insulating film having a laminated structure of a polymer film and a tantalum oxide can be used for a Mott FET that is likely to be damaged like strontium titanate.
  • An object of the present invention is to provide an FET including a gate insulating film having a laminated structure with improved characteristics for practical use and a method for manufacturing the same.
  • the present invention includes a composite oxide single crystal substrate having a perovskite structure constituting a channel layer, a gate insulating film having a stacked structure in which a polymer film of paraxylylene and hafnium oxide are stacked in this order on the composite oxide single crystal substrate, An FET is provided.
  • the present invention provides a method for manufacturing an FET.
  • the manufacturing method includes (a) a step of preparing a strontium titanate single crystal substrate, and (b) a step of forming a first polymer film of paraxylylene having a first thickness on the strontium titanate single crystal substrate. (C) patterning the first polymer film to form openings serving as the source and drain; (d) forming a conductive film in the openings and forming the source and drain; and (e). Forming a second polymer film of paraxylylene having a second thickness on the strontium titanate single crystal substrate on which the source and drain are formed; and (f) forming a hafnium oxide film on the second polymer film. And (g) forming a gate electrode on the second polymer film between the source and the drain.
  • the FET of the present invention it is possible to obtain a high-quality channel (interface) without traps or scattering due to oxygen deficiency or structural disorder by using the above-described stacked gate insulating film, and as a result, the carrier Various characteristics such as mobility and carrier surface density can be improved (for example, carrier mobility: 11 cm 2 / Vs, carrier surface density: 10 14 / cm 2 ). Further, in the FET manufacturing method of the present invention, it is not necessary to use a metal mask, and an element having a small size can be manufactured by photolithography, and thus its practical use can be promoted.
  • FIG. 1 is a diagram illustrating a configuration of an FET 10 according to an embodiment of the present invention.
  • (a) is a SEM photograph image of the upper surface of the FET 10
  • (b) is a schematic diagram of a section of the FET 10
  • (c) is a TEM photograph of the section of the FET 10.
  • the FET 10 includes a substrate 1 made of strontium titanate (SrTiO 3 ) single crystal, which is one of complex oxide single crystals having a perovskite structure constituting a channel layer, a source 2 on the surface of the substrate 1, a drain 3, and a polymer of paraxylylene.
  • Parylene C may be a continuous layer. The reason why Parylene C has a two-layer structure in FIG. 1B will be described later.
  • SrTiO 3 single crystal substrate for example, an SrTiO 3 single crystal substrate having a plane inclined by about 0.03 degrees from (100) (hereinafter referred to as (100) plane for simplicity) is used.
  • Other SrTiO 3 single crystal substrates having (110) or (111) planes can also be used.
  • SrTiO 3 is a transition metal oxide, not a Mott insulator, and is a band insulator (intrinsic semiconductor) that originally does not have electrons or holes as carriers.
  • SrTiO 3 is a substance that is exceptionally pure and capable of producing a large single crystal as a transition metal oxide, and single crystal substrates having a flat surface at the atomic level are widely supplied (commercially available).
  • SrTiO 3 is an oxide that is very prone to surface defects, and the problem in FET fabrication is very similar to that of a Mott insulator, which is also susceptible to surface defects. Therefore, in the present invention, SrTiO 3 is used. A single crystal substrate is used.
  • Parylene C (4, 5) has a total thickness of, for example, 6 nm. In that case, for example, each of the lower layer 4 and the upper layer 5 can be 3 nm.
  • the thickness of parylene C (4, 5) can be reduced to about 6 nm.
  • the reason for providing Parylene C on the surface of the (100) plane of the SrTiO 3 single crystal substrate is to protect the surface of the SrTiO 3 single crystal, which is also a substance that is prone to oxygen vacancies on the surface when an electric field is applied. This is because the surface is not deteriorated during the photolithography process. Furthermore, even if an electric field is applied to the (100) plane in order to operate the completed FET, no electrochemical reaction or oxygen deficiency occurs.
  • the hafnium oxide (HfO 2 ) 6 can have a thickness of about 20 nm to 30 nm, for example. As shown in FIG. 1 (c), there is a thin parylene C of about 6 nm between the SrTiO 3 single crystal substrate 1 and hafnium oxide (HfO 2 ) 6, so that even if a gate electric field is continuously applied, oxidation is continued. No elemental hybridization occurs between hafnium (HfO 2 ) and SrTiO 3 .
  • the gate electrode 7 on the hafnium oxide (HfO 2 ) 6 can have a single layer of gold (Au) or a two-layer structure of titanium (Ti) / gold (Au), for example.
  • FIG. 2 is a diagram showing a manufacturing process of the FET according to the embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing a part of the manufacturing process of the FET according to the embodiment of the present invention.
  • step S1 of FIG. 2 an SrTiO 3 single crystal substrate 1 on which an FET channel is formed is prepared.
  • the SrTiO 3 single crystal substrate 1 for example, a (100) plane SrTiO 3 single crystal substrate having a step-and-terrace structure and having a miscut angle of 0.03 degrees or less is used.
  • a first polymer film of paraxylylene having a first thickness is formed on the surface of the SrTiO 3 single crystal substrate 1.
  • the polymer film 4 of parylene C having a thickness of 3 nm is formed.
  • the formation is performed as follows. First, the SrTiO 3 single crystal substrate 1 is placed in a vacuum chamber, and the degree of vacuum is 5 mTorr or less. The parylene dimer is sublimated by heating at 135 ° C., and the gas is monomerized by passing through a furnace at 690 ° C. and then introduced into a chamber maintained at a vacuum of 5 mTorr or less.
  • Parylene C is polymerized on the surface of the SrTiO 3 single crystal substrate 1 in the chamber to form a polymer film 4 of parylene C.
  • the thickness of the parylene C actually produced can be measured by, for example, a Filmetrics F20-UV film thickness measuring apparatus and observed using a transmission electron microscope (TEM).
  • the first polymer film is patterned to form openings serving as source / drain.
  • a photoresist (SIPR-9684-1.5 from Shin-Etsu Chemical) 12 is formed on the polymer film 4 of parylene C.
  • the photoresist 12 on the polymer film 4 of Parylene C is patterned for the source / drain by a photolithography technique using an Ultratech UTS-1700i line stepper.
  • FIG. 3A patterning is performed so that the photomask has a trapezoidal section, in other words, an inverted mortar-shaped opening. This is to prevent burrs from appearing on the edge of the source / drain electrode (metal) to be formed later.
  • the polymer film of parylene C in the opening is selectively removed by irradiation with vacuum ultraviolet light in ozone plasma.
  • FIG. 3B shows a cross section after removal of the polymer film of Parylene C.
  • step S4 source / drain electrodes are formed. Specifically, as shown in FIG. 3C, for example, Ti having a thickness of 10 nm or Al having a thickness of 10 nm is vacuum deposited from above the photomask 12 having an inverted mortar-shaped opening. Al is put in an alumina crucible and evaporated at 1 nm / s by resistance heating, and Ti is evaporated at 0.1 nm / s by electron beam heating. The width of the electrode 2 (3) is determined by the opening size of the upper end of the inverted mortar-shaped opening. Note that only one electrode is shown in FIG. 3C, but similar electrodes are formed for the source and drain.
  • FIG. 3D shows a cross section after the removal. There is an exposed surface of the SrTiO 3 single crystal substrate 1 around the electrode 2 (3).
  • step S5 a second polymer film of paraxylylene having a second thickness is formed on the SrTiO 3 single crystal substrate 1 on which the source and drain are formed.
  • a polymer film 5 having a thickness of 3 nm of parylene C is formed by the same method as in step S2.
  • the polymer film 5 of parylene C is formed conformally on the electrode 2 (3).
  • the reason why the polymer film of parylene C is formed in step 5 in addition to step 2 is that the exposed surface of the SrTiO 3 single crystal substrate 1 shown in FIG.
  • the polymer film of parylene C between the source and the drain is 6 nm in total in the two formations.
  • the parylene C polymer film may have a total thickness of about 6 to 10 nm.
  • a hafnium oxide film (HfO 2 ) is formed on the second polymer film 5.
  • a thin film of HfO 2 6 having a thickness of 20 nm is deposited using a SUNALE R-100B atomic layer deposition apparatus (ALD) from Picosun.
  • ADMAH Hf [N (CH 3 ) 2 ] 4
  • a SrTiO 3 single crystal substrate is heated to 120 ° C. in a vacuum chamber, and a thin film of 20 nm HfO 2 can be produced by introducing 169 cycles of TDMAH at 130 ° C. and deionized purified water (H 2 O).
  • the film thickness of HfO 2 can be simply measured with, for example, KLA-Tencor's AlphaStep D-100 step gauge and confirmed by measurement with TEM.
  • a gate electrode is formed on the second polymer film between the source and the drain.
  • a photoresist pattern of the gate electrode is formed by the same photolithography method as in step S3, and a 5 nm / 500 nm Ti / Au film (deposition rate is 0.1 nm / s for Ti and Au for 0.1 nm / s).
  • the gate electrode 7 can be formed by lift-off of the photoresist. Thereafter, for example, after heating in the atmosphere at 120 ° C. for 1 hour to remove moisture, characteristics such as electrical conduction are evaluated.
  • the FET shown in FIG. 1 is formed by the above steps S1 to S7.
  • FIG. 4 is a diagram showing I D -V G (drain current vs. gate voltage) characteristics in the subthreshold region before the carriers of the FET according to the embodiment of the present invention accumulate.
  • I D -V G drain current vs. gate voltage
  • the theoretical minimum value of S at room temperature is 60 mV / decade. Since usually not smaller capacitance C ⁇ STO per unit area of the channel is negligible compared to the electrostatic capacitance C ⁇ ins per unit area of the gate insulator, typically S is greater than 60 mV / decade Become.
  • FIG. 5 is a diagram showing ⁇ ⁇ -n ⁇ (surface conductivity vs. surface charge density) characteristics in the region where the carriers of the FET according to the embodiment of the present invention accumulate.
  • the surface charge density n ⁇ of the carrier in FIG. 5 is derived by measuring the Hall effect.
  • FIG. 6 is a graph of ⁇ carrier surface density of the channel n obtained from the Hall coefficient of the FET of the embodiment was plotted against the gate voltage V G of the present invention ( ⁇ ). Relationship diagram of the carrier surface density was determined from Gauss's law as comparative examples en ⁇ and the gate voltage V G (dashed line) is also shown. Compared with the carrier surface density en ⁇ (one-dot chain line) obtained from Gauss's law realized in a normal FET, the observed carrier surface charge density is about 10 times larger than 10 14 / cm 2. It can be seen that the order has been reached.
  • FIG. 7 is an image diagram of capacitances C ⁇ ins and C ⁇ STO in the FET according to the embodiment of the present invention.
  • the capacitance C ⁇ ins and C ⁇ STO are in series connection, portions of the C ⁇ ins is actually replaced by a (1 / C ⁇ ins + 1 / C ⁇ STO) -1 Must be done.
  • C ⁇ ins > (1 / C ⁇ ins + 1 / C ⁇ STO ) ⁇ 1 this cannot explain the carrier surface charge density that is 10 times or more larger. It has been confirmed that C ⁇ ins does not change during the measurement. Therefore, in order for the observed carrier surface charge density n ⁇ to exceed the usual Gauss's law, C ⁇ STO ⁇ 0 needs to be satisfied.
  • FIG. 8 is a diagram showing an energy band diagram in a state where carriers of the FET according to the embodiment of the present invention are accumulated.
  • the gate voltage V G and the voltage drop across the gate insulator body portion V ins and chemical potential mu / e equation V G V ins + ⁇ / e (1)
  • n ⁇ Get. Than this, It becomes. here It is. So for this to be negative Must.
  • FIG. 9 is a diagram showing the relationship between the gate voltage V G , the carrier surface density n ⁇ , and 1 / C ⁇ STO for explaining that the channel surface density n ⁇ of the channel of the FET of one embodiment of the present invention is large. is there.
  • the upper graph (solid line) in FIG. 9 As shown in the lower graph (solid line) in FIG. 9, assuming that the capacitance (1 / C ⁇ STO ) of SrTiO 3 changes from positive to negative, the upper graph (solid line) in FIG. As shown, the huge carrier surface density n ⁇ (white circle ( ⁇ )) already shown in FIG. 6 can be well explained.
  • the FET of the present invention can be used as a component device of a wide variety of integrated circuits (IC, LSI, etc.).

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

実用化に向けてより特性が改善された積層(２層)構造からなるゲート絶縁膜を含む電界効果トランジスタ(ＦＥＴ)を提供する。そのＦＥＴは、チャンネル層を構成するペロブスカイト構造の複合酸化物単結晶基板１と、複合酸化物単結晶基板１上にパラキシリレンのポリマー膜４、５及び酸化ハフニウム６がこの順に積層された積層構造からなるゲート絶縁膜と、を有する。

Description

電界効果トランジスタ及びその製造方法
　本発明は、電界効果トランジスタ(ＦＥＴ)及びその製造方法に関し、より具体的には、モット転移を利用したＦＥＴ及びその製造方法に関する。
　従来のシリコンなどの半導体をチャンネル層に用いたＦＥＴでは、性能向上のためにチャンネル長を短くする等の微細化を行って集積度を高くすると、それに伴ってチャンネル内のドーパントの数も減少する。例えば、チャンネルとして寄与する半導体の体積が２０ｎｍ×２０ｎｍ×５ｎｍ程度に減少すると、その中には平均して約１０個のドーパント(つまり約１０個のキャリア)しか含まれない。キャリアの数がこれほどまでに少なくなると、素子ごとの特性のばらつきが深刻になり、信頼性を揺るがす大きな問題となってしまう。
　そうした従来の半導体ＦＥＴの問題を解決するために、強相関電子材料の示す「モット金属‐絶縁体転移」(以下、モット転移と呼ぶ)といった現象を利用したＦＥＴ(モットＦＥＴ)の開発が試みられている。モット転移とは、本来金属であるべき物質が強い電子相関によってモット絶縁体と呼ばれる絶縁体になる相転移のことであり、モット絶縁体を上記の２０ｎｍ×２０ｎｍ×５ｎｍ程度に微細化しても、その中にキャリアはまだ数万から数十万個も存在するので、その微細化の限界といった問題は無くなる。
　しかし、モット絶縁体の薄膜や単結晶の表面に、従来のＦＥＴでよく使用される誘電率の高い(high-k)金属酸化物を用いてゲート絶縁膜を形成すると、ゲート絶縁膜の構成元素がモット絶縁体表面の欠損を介してモット絶縁体中に混入・拡散し、両者の界面に別の副次的酸化物層が形成されてしまう。このような副次的酸化物層は、非常に多くのトラップ準位を形成する原因となる上に、その特性を制御することが非常に困難であるため、ＦＥＴへの適用に用いる際には大きな障壁となる。またこのような副次的な酸化物は、モット転移を引き起こす強相関酸化物とは異なる通常の酸化物半導体であることが多く、チャンネルの導電率を劇的に変化させるというモットＦＥＴに期待されている特性を発揮することも出来なくなる。
　そうした状況下で、本発明者は、モット絶縁体とゲート絶縁膜の界面特性を改善するべく、パラキシリレンのポリマー膜及び酸化タンタルの積層構造からなるゲート絶縁膜を含むＦＥＴを提案した(特許文献１)。
特許第５５２２６８８号公報
　特許文献１のＦＥＴでは、非常に表面欠損の生じやすいチタン酸ストロンチウムをチャネルに用いているにもかかわらず、チャネルでの面電荷密度、キャリアの移動度、さらにはリーク電流が改善され、パラキシリレンのポリマー膜及び酸化タンタルの積層構造からなるゲート絶縁膜は、チタン酸ストロンチウムと同様に欠損の生じやすいモットＦＥＴにも利用可能なことが示されている。
　しかし、このＦＥＴの作製にはメタルマスクを用いる必要があり、素子を小さくできない。また、使用したパラキシリレンのポリマー膜及び酸化タンタルの膜厚が厚い(例えば、パラキシリレンのポリマー膜：８０ｎｍ、酸化タンタルの膜：２５０ｎｍ)など実用化に向けたさらなる改良／改善の余地がある。
　本発明は、実用化に向けてより特性が改善された積層構造からなるゲート絶縁膜を含むＦＥＴ及びその製法を提供することを目的とする。
　本発明は、チャンネル層を構成するペロブスカイト構造の複合酸化物単結晶基板と、複合酸化物単結晶基板上にパラキシリレンのポリマー膜及び酸化ハフニウムがこの順に積層された積層構造からなるゲート絶縁膜と、を有するＦＥＴを提供する。
　本発明は、ＦＥＴの製造方法を提供する。その製法は、（ａ）チタン酸ストロンチウム単結晶基板を準備する工程と、（ｂ）チタン酸ストロンチウム単結晶基板上に、第１の厚さを有するパラキシリレンの第１のポリマー膜を形成する工程と、（ｃ）第１のポリマー膜をパターン化して、ソース及びドレインとなる開口を形成する工程と、（ｄ）その開口に導電膜を形成してソース及びドレインを形成する工程と、（ｅ）ソース及びドレインが形成されたチタン酸ストロンチウム単結晶基板上に第２の厚さを有するパラキシリレンの第２のポリマー膜を形成する工程と、（ｆ）第２のポリマー膜上に酸化ハフニウム膜を形成する工程と、（ｇ）ソースとドレインの間の第２のポリマー膜上にゲート電極を形成する工程と、を含む。
　本発明のＦＥＴによれば、上記した積層型ゲート絶縁膜を用いることにより、酸素欠損や構造の乱れによるトラップや散乱のない状態の良質なチャンネル(界面)を得ることができ、その結果、キャリア移動度やキャリア面密度などの諸特性を向上させることができる(例えば、キャリア移動度：１１ｃｍ2／Ｖｓ、キャリア面密度：１０14／ｃｍ2)。また、本方発明のＦＥＴの製造方法では、メタルマスクを使用する必要がなく、フォトリソグラフィーにより小さなサイズの素子を作製できるので、その実用化を促進することができる。
本発明の一実施形態のＦＥＴの構成を示す上面図(ａ)と断面図(ｂ)、(ｃ)である。(ａ)はＳＥＭ像、(ｂ)は模式図、(ｃ)はＴＥＭ像である。 本発明の一実施形態のＦＥＴの製造工程を示す図である。 本発明の一実施形態のＦＥＴの製造工程の一部を示す断面図である。 本発明の一実施形態のＦＥＴのキャリアが蓄積する前のサブスレショルド領域でのID－VG(ドレイン電流ｖｓゲート電圧)特性を示す図である。 本発明の一実施形態のＦＥＴのキャリアが蓄積する領域でのσ□－ｎ□(面伝導度ｖｓ面電荷密度)特性を示す図である。 本発明の一実施形態のＦＥＴのホール係数から求めたチャネルのキャリア面密度ｎ□をゲート電圧ＶGに対してプロットした図(○)である。比較例としてガウスの法則から求めたキャリア面密度ｎ□とゲート電圧ＶGの関係図(１点鎖線)も示す。 本発明の一実施形態のＦＥＴにおける静電容量Ｃ□ insとＣ□ STOのイメージ図である。 本発明の一実施形態のＦＥＴのキャリアが蓄積した状態でのエネルギーバンド図を示す図である。 本発明の一実施形態のＦＥＴのチャネルのキャリア面密度ｎ□が大きいことを説明するためのゲート電圧ＶGとキャリア面密度ｎ□及び１／Ｃ□ STOの関係を示す図である。
　図面を参照しながら本発明の実施形態について説明する。図１は、本発明の一実施形態のＦＥＴ１０の構成を示す図である。(ａ)はＦＥＴ１０の上面のＳＥＭ写真像、(ｂ)はＦＥＴ１０の断面の模式図、(ｃ)はＦＥＴ１０の断面のＴＥＭ写真象である。ＦＥＴ１０は、チャンネル層を構成するペロブスカイト構造の複合酸化物単結晶の１つであるチタン酸ストロンチウム(ＳｒＴｉＯ3)単結晶からなる基板１、基板１の表面上のソース２、ドレイン３、パラキシリレンのポリマー膜の１つであるパリレンＣ(poly-monochloro-para-xylylene、パリレン：登録商標)４、５、と酸化ハフニウム(ＨｆＯ2)６の２層構造のゲート絶縁層、及びゲート電極７を含む。パリレンＣは連続した１層でもよい。図１(ｂ)でパリレンＣが２層構造になっている理由については後述する。
　ＳｒＴｉＯ3単結晶基板１は、例えば、(１００)から０．０３度程度傾いた面(以下簡単のために(１００)面と称す)を有するＳｒＴｉＯ3単結晶基板を用いる。他の(１１０)あるいは(１１１)面を有するＳｒＴｉＯ3単結晶基板を用いることもできる。ＳｒＴｉＯ3は、遷移金属酸化物であってモット絶縁体ではなく、もともとキャリアとなる電子や正孔をもっていないバンド絶縁体(真性半導体)である。しかし、ＳｒＴｉＯ3は遷移金属酸化物としては例外的に純良で大きな単結晶を作製できる物質であり、原子レベルで平坦な表面を持つ単結晶基板が広く供給(市販)されている。さらにＳｒＴｉＯ3は非常に表面欠損が生じやすい酸化物で、同じく表面欠損が生じやすいことが問題になるモット絶縁体にＦＥＴ作製上の問題点がとても良く似ていることから、本発明ではＳｒＴｉＯ3単結晶基板を用いている。
　ソース２、ドレイン３は、例えば１０ｎｍの厚さを有するチタン(Ｔｉ)、アルミニウム(Ａｌ)等の従来からある金属材料を用いることができる。パリレンＣ(４、５)は全体で例えば６ｎｍの厚さを有する。その際、例えば下層４と上層５の各々を３ｎｍとすることができる。パリレンＣ(４、５)の厚さを６ｎｍ程度まで薄くできることが本発明の新しい知見／特徴の１つである。パリレンＣをＳｒＴｉＯ3単結晶基板の(１００)面の表面上に設ける理由は、電場をかけると表面に酸素欠損が生じやすい物質でもあるＳｒＴｉＯ3単結晶の表面を保護し、ＦＥＴ作製のためのフォトリソグラフィーのプロセス中にその面が劣化することがなくなるからである。さらに、完成したＦＥＴを動作させるためにその(１００)面に電界を印加しても、電気化学反応や酸素欠損が生じることがなくなるからである。
　酸化ハフニウム(ＨｆＯ2)６は、例えば約２０ｎｍ～３０ｎｍの厚さとすることができる。図１(ｃ)に示されるように、ＳｒＴｉＯ3単結晶基板１と酸化ハフニウム(ＨｆＯ2)６の間に６ｎｍ程度の薄いパリレンＣが存在することから、たとえゲート電場をかけ続けても、酸化ハフニウム(ＨｆＯ2)とＳｒＴｉＯ3の間に元素の混成が起きることがない。酸化ハフニウム(ＨｆＯ2)６上のゲート電極７は、例えば金(Ａｕ)の単層、あるいはチタン(Ｔｉ)／金(Ａｕ)の２層構造とすることができる。
　図２と図３を参照しながら本発明の一実施形態のＦＥＴ１０の製造方法について説明する。図２は、本発明の一実施形態のＦＥＴの製造工程を示す図である。図３は、本発明の一実施形態のＦＥＴの製造工程の一部を示す断面図である。図２の工程Ｓ１において、ＦＥＴのチャネルが形成されるＳｒＴｉＯ3単結晶基板１を準備する。ＳｒＴｉＯ3単結晶基板１としては、例えばステップ・アンド・テラス構造を持ち、ミスカット角が０.０３度以下の(１００)面のＳｒＴｉＯ3単結晶基板を用いる。
　工程Ｓ２において、ＳｒＴｉＯ3単結晶基板１の表面上に第１の厚さを有するパラキシリレンの第１のポリマー膜を形成する。具体的には、例えば、既に述べたように３ｎｍの厚さのパリレンＣのポリマー膜４を形成する。その形成は例えば以下のように行う。最初に真空チャンバー内にＳｒＴｉＯ3単結晶基板１を入れて、５ｍＴｏｒｒ以下の真空度にする。パリレンのダイマーを１３５℃で熱して昇華させ、そのガスを６９０℃の加熱炉の中を通すことによってモノマー化させた後、５ｍＴｏｒｒ以下の真空度が維持されたチャンバー中に導入する。チャンバー内でＳｒＴｉＯ3単結晶基板１の表面でパリレンＣが重合してパリレンＣのポリマー膜４が形成される。実際に作成したパリレンＣの厚みは、例えばFilmetricsのＦ２０-ＵＶ膜厚測定装置で測定し、透過型電子顕微鏡(TEM)を用いて観察することができる。
　工程Ｓ３において、第１のポリマー膜をパターン化して、ソース／ドレインとなる開口を形成する。具体的には、最初にフォトレジスト(信越化学のSIPR-9684-1.5)１２をパリレンＣのポリマー膜４上に形成する。次に、UltratechのUTS-1700ｉ線ステッパーを用いたフォトリソグラフィーの手法で、パリレンＣのポリマー膜４の上のフォトレジスト１２をソース／ドレイン用にパターン化する。その際、図３(ａ)に示すように、断面が台形な、言い換えれば、逆すり鉢状の開口を有するフォトマスクとなるようにパターン化する。これは、後から形成するソース／ドレインの電極(金属)の縁にバリが立たないようにするためである。次に、オゾン・プラズマ中で真空紫外光を照射することで開口内のパリレンＣのポリマー膜を選択的に除去する。図３の(ｂ)にパリレンＣのポリマー膜の除去後の一断面を示す。
　工程Ｓ４において、ソース／ドレイン電極を形成する。具体的には、図３(ｃ)に示すように、逆すり鉢状の開口を有するフォトマスク１２の上から、例えば１０ｎｍの厚さのＴｉまたは１０ｎｍの厚さのＡｌを真空蒸着する。Ａｌはアルミナるつぼに入れて抵抗加熱により１ｎｍ／ｓで蒸着し、Ｔｉは電子ビーム加熱により０.１ｎｍ／ｓで蒸着する。電極２(３)の幅は、逆すり鉢状の開口の上端の開口サイズによって決められる。なお、図３(ｃ)では１つの電極しか示されていないが、同様な電極がソース及びドレイン用に形成される。ソース／ドレイン電極の形成後、リフトオフによってフォトレジスト(フォトマスク)１２を除去する。図３(ｄ)にその除去後の断面を示す。電極２(３)の周辺に露出したＳｒＴｉＯ3単結晶基板１の表面が存在する。
　工程Ｓ５において、ソース及びドレインが形成されたＳｒＴｉＯ3単結晶基板１上に第２の厚さを有するパラキシリレンの第２のポリマー膜を形成する。具体的には、工程Ｓ２の場合と同様な方法で、パリレンＣの３ｎｍの厚さのポリマー膜５を形成する。この場合、図３(ｅ)に示すように、パリレンＣのポリマー膜５は、電極２(３)上にコンフォーマルに形成される。工程２に加えて工程５でパリレンＣのポリマー膜を形成するのは、図３(ｄ)の露出したＳｒＴｉＯ3単結晶基板１の表面を保護する必要があるからである。図１(ｂ)に示したように、ソースとドレイン間のパリレンＣのポリマー膜は、この２回の形成の合計で６ｎｍとなる。なお、パリレンＣのポリマー膜は、合計で約６～１０ｎｍの厚さとすることができる。
　工程Ｓ６において、第２のポリマー膜５上に酸化ハフニウム膜(ＨｆＯ2)を形成する。具体的には、例えば、PicosunのSUNALE R-100B原子層堆積装置(ALD)を用いて、図１(ｂ)に示しているように、２０ｎｍの厚さのＨｆＯ2６の薄膜を堆積させる。その堆積の際のＨｆのプリカーサー(前駆体)として、ＴＤＭＡＨ(Ｈｆ[Ｎ(ＣＨ3)2]4)を用いることができる。真空チャンバー中でＳｒＴｉＯ3単結晶基板が１２０℃に加熱され、１３０℃のＴＤＭＡＨと脱イオン化した精製水(Ｈ2Ｏ)を１６９サイクル投入することで２０ｎｍのＨｆＯ2の薄膜を作製することができる。ＨｆＯ2の膜厚は、例えばKLA-TencorのAlphaStep D-100段差計で簡易的に測定し、ＴＥＭによる測定で確認することができる。
　工程Ｓ７において、ソースとドレインの間の第２のポリマー膜上にゲート電極を形成する。具体的には、工程Ｓ３の場合と同様のフォトリソグラフィーの方法で、ゲート電極のフォトレジストパターンを形成し、５ｎｍ／５００ｎｍのＴｉ／Ａｕ膜(蒸着速度はＴｉが０.１ｎｍ／ｓ、Ａｕが５ｎｍ／ｓ)を電子ビーム加熱で蒸着した後に、フォトレジストのリフトオフを行うことによりゲート電極７を形成することができる。その後、例えば１２０℃で１時間、大気中で加熱して水分を除去してから、電気伝導等の特性評価を行う。以上の工程Ｓ１からＳ７により図１に示されるＦＥＴが形成される。
　次に、図４から図９を参照しながら、図２及び図３の工程を用いて実際に作成した図１の構成を有するＦＥＴの特性について説明する。図４は、本発明の一実施形態のＦＥＴのキャリアが蓄積する前のサブスレショルド領域でのＩD－ＶG(ドレイン電流ｖｓゲート電圧)特性を示す図である。図４に示されるように、キャリアが蓄積する前のサブスレショルド領域で、ＩD－ＶG曲線を片対数プロットした時の傾きの逆数(サブスレショルドスイングＳ)が約１７０ｍＶ／ｄｅｃａｄｅ(チャネル幅Ｌ＝２０μｍ)になった。室温でＳの値は６０ｍＶ／ｄｅｃａｄｅというのが理論上の最小値である。通常はチャネル部分の単位面積当たりの静電容量Ｃ□ STOがゲート絶縁体の単位面積当たりの静電容量Ｃ□ insに比べて無視できるほど小さくはならないので、通常Ｓは６０ｍＶ／ｄｅｃａｄｅよりも大きくなる。
　シリコンチャネルの単純なＦＥＴでは、室温でのＳは１００ｍＶ／ｄｅｃａｄｅ程度であり、ＳｒＴｉＯ3などの複合酸化物をチャネルに用いたＦＥＴのＳだと、２５０ｍＶ／ｄｅｃａｄｅ以下になったという報告はないので、今回作製したＦＥＴのＳはＳｒＴｉＯ3チャネルだということを考えると驚くほど小さいということがわかる。これはＳｒＴｉＯ3チャネルに酸素欠損などによる余計なキャリアがほぼ存在していないことを意味している。さらにＳｒＴｉＯ3チャネルにかかるゲート電圧を大きくすると、蓄積されたキャリアが増えてチャネルが金属化するが、この時のキャリアの移動度μを求めると、図５に示すように、約１１cm2／Ｖｓ(厳密には１０.９cm2／Ｖｓ)となった。
　ここで、図５は、本発明の一実施形態のＦＥＴのキャリアが蓄積する領域でのσ□－ｎ□(面伝導度ｖｓ面電荷密度)特性を示す図である。図５のキャリアの面電荷密度ｎ□は、ホール効果を測定することによって導き出したものである。ＳｒＴｉＯ3などの複合酸化物をチャネルに用いたＦＥＴのキャリアの移動度μが室温で１０.９ｃｍ2／Ｖｓを超えた例はかつてなく、これもまた、チャネルが酸素欠損や構造の乱れによるトラップや散乱のない理想的な状態に近いことを示している。
　ホール係数から求めたチャネルのキャリア面密度をゲート電圧に対してプロットすると、図６の白丸のようになった。ここで、図６は、本発明の一実施形態のＦＥＴのホール係数から求めたチャネルのキャリア面密度ｎ□をゲート電圧ＶGに対してプロットしたグラフ(○)である。比較例としてガウスの法則から求めたキャリア面密度ｅｎ□とゲート電圧ＶGの関係図(１点鎖線)も示す。通常のＦＥＴで実現しているガウスの法則から求めたキャリア面密度ｅｎ□(一点鎖線)と比較すると、観測されたキャリアの面電荷密度の方が約１０倍以上も大きな、１０14／ｃｍ2のオーダにも達していることがわかる。
　図７は、本発明の一実施形態のＦＥＴにおける静電容量Ｃ□ insとＣ□ STOのイメージ図である。図７に示すように、静電容量Ｃ□ insとＣ□ STOは直列接続になっているので、Ｃ□ insの部分は(１／Ｃ□ ins +１／Ｃ□ STO)-1で実際は置き換えられなければならない。しかし、Ｃ□ ins＞(１／Ｃ□ ins +１／Ｃ□ STO)-1なので、これによって１０倍以上大きなキャリア面電荷密度を説明することはできない。測定中にＣ□ insは変化しないことは確認してある。したがって、観測されたキャリア面電荷密度ｎ□が通常のガウスの法則を上回るためには、Ｃ□ STO＜０となる必要がある。
　図８は、本発明の一実施形態のＦＥＴのキャリアが蓄積した状態でのエネルギーバンド図を示す図である。図８に示すように、ゲート電圧ＶGとゲート絶縁体内部の電圧降下Ｖinsと化学ポテンシャルμ/eの関係式
 
　　　　　　ＶG = Ｖins + μ/e   　　　　　（１）
 
の両辺をｎ□で微分して、
Figure JPOXMLDOC01-appb-M000001
 を得る。これより、
Figure JPOXMLDOC01-appb-M000002
 となる。ここで
Figure JPOXMLDOC01-appb-M000003
 である。したがって、これが負になるためには
Figure JPOXMLDOC01-appb-M000004
 でなければならない。
　通常はキャリア濃度が大きくなると化学ポテンシャルμ/eは上昇するが、キャリア濃度の変化とともに状態密度も変化する場合(モットギャップが閉じる場合やラシュバ効果がある場合)、化学ポテンシャルが減少しても良い。この時、負の静電容量が出現する。図９は、本発明の一実施形態のＦＥＴのチャネルのキャリア面密度ｎ□が大きいことを説明するためのゲート電圧ＶGとキャリア面密度ｎ□及び１／Ｃ□ STOの関係を示す図である。図９の下側のグラフ(実線)に示すように、ＳｒＴｉＯ3の静電容量(１／Ｃ□ STO)が正から負へと変化したと仮定すると、図９の上側のグラフ(実線)で示すように、図６で既に示した巨大なキャリア面密度ｎ□(白丸(○))をよく説明することができる。
　本発明の実施形態について、図を参照しながら説明をした。しかし、本発明はこれらの実施形態に限られるものではない。さらに、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施できるものである。
　本発明のＦＥＴは、多種多様な集積回路(ＩＣ、ＬＳＩ等)の構成デバイスとして利用することができる。
　　１：チタン酸ストロンチウム(ＳｒＴｉＯ3)単結晶基板
　　２、３：ソースまたはドレイン(ソース／ドレイン電極)
　　４、５：パラキシリレンのポリマー膜(パリレンＣ)
　　６：酸化ハフニウム(ＨｆＯ2)
　　７：ゲート電極
　１０：電界効果トランジスタ(ＦＥＴ)
　１２：フォトレジスト(フォトマスク)

 

Claims (8)

  1. 　チャンネル層を構成するペロブスカイト構造の複合酸化物単結晶基板と、
    　前記複合酸化物単結晶基板上にパラキシリレンのポリマー膜及び酸化ハフニウムがこの順に積層された積層構造からなるゲート絶縁膜と、を有する電界効果トランジスタ。
  2. 　上記複合酸化物単結晶基板は、表面が(１００)面、(１１０)面、または(１１１)面であるチタン酸ストロンチウム単結晶基板である、請求項１に記載の電界効果トランジスタ。
  3. 　上記パラキシリレンのポリマー膜はパリレンＣ膜を含む、請求項１又は２に記載の電界効果トランジスタ。
  4. 　上記パリレンＣ膜は６～１０ｎｍの厚さを有し、前記酸化ハフニウムは２０～３０ｎｍの厚さを有する、請求項３に記載の電界効果トランジスタ。
  5. 　電界効果トランジスタの製造方法であって、
    　チタン酸ストロンチウム単結晶基板を準備する工程と、
    　前記チタン酸ストロンチウム単結晶基板上に、第１の厚さを有するパラキシリレンの第１のポリマー膜を形成する工程と、
    　前記第１のポリマー膜をパターン化して、ソース及びドレインとなる開口を形成する工程と、
    　前記開口に導電膜を形成してソース及びドレインを形成する工程と、
    　前記ソース及びドレインが形成された前記チタン酸ストロンチウム単結晶基板上に第２の厚さを有するパラキシリレンの第２のポリマー膜を形成する工程と、
    　前記第２のポリマー膜上に酸化ハフニウム膜を形成する工程と、
    　前記ソースと前記ドレインの間の前記第２のポリマー膜上にゲート電極を形成する工程と、を含む製造方法。
  6. 　前記ソース及びドレインとなる開口を形成する工程は、
    　前記第１のポリマー膜上に、逆すり鉢状の開口を有するフォトマスクを形成する工程と、
    　前記逆すり鉢状の開口内の前記第１のポリマー膜を除去する工程と、を含む請求項５に記載の製造方法。
  7. 　前記開口に導電膜を形成してソース及びドレインを形成する工程は、
    　前記逆すり鉢状の開口内の露出した前記チタン酸ストロンチウム単結晶基板の表面に、前記逆すり鉢状の開口の上端の幅で規定される幅を有する導電膜を形成する工程と、
    　前記レジストパターンを除去する工程と、を含む請求項６に記載の製造方法。
  8. 　前記第２の厚さを有するパラキシリレンの第２のポリマー膜を形成する工程は、前記逆すり鉢状の開口内の前記電膜と前記第１のポリマー膜との間の露出した前記チタン酸ストロンチウム単結晶基板の表面上に前記第２のポリマー膜を形成することを含む、請求項７に記載の製造方法。

     
PCT/JP2017/001543 2016-01-27 2017-01-18 電界効果トランジスタ及びその製造方法 Ceased WO2017130813A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US16/073,148 US20190035906A1 (en) 2016-01-27 2017-01-18 Field Effect Transistor and Method for Manufacturing Same
JP2017564192A JP6637076B2 (ja) 2016-01-27 2017-01-18 電界効果トランジスタ及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-013743 2016-01-27
JP2016013743 2016-01-27

Publications (1)

Publication Number Publication Date
WO2017130813A1 true WO2017130813A1 (ja) 2017-08-03

Family

ID=59397970

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/001543 Ceased WO2017130813A1 (ja) 2016-01-27 2017-01-18 電界効果トランジスタ及びその製造方法

Country Status (3)

Country Link
US (1) US20190035906A1 (ja)
JP (1) JP6637076B2 (ja)
WO (1) WO2017130813A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113594099B (zh) * 2021-06-18 2024-07-05 西北工业大学 基于钙钛矿单晶衬底与二维材料沟道的CMOS FinFET器件及其制备方法
US11690306B2 (en) * 2021-08-19 2023-06-27 Globalfoundries Singapore Pte. Ltd. Correlated electron resistive memory device and integration schemes

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203065A (ja) * 2005-01-21 2006-08-03 Seiko Epson Corp 半導体装置、液晶装置、電子デバイス及び半導体装置の製造方法
JP2012044003A (ja) * 2010-08-19 2012-03-01 Toshiba Corp 半導体装置及びその製造方法
JP2012064775A (ja) * 2010-09-16 2012-03-29 National Institute Of Advanced Industrial & Technology 電界効果トランジスタ及びその製造方法
JP2014212214A (ja) * 2013-04-18 2014-11-13 富士通株式会社 化合物半導体装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4556757B2 (ja) * 2004-06-23 2010-10-06 日立電線株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203065A (ja) * 2005-01-21 2006-08-03 Seiko Epson Corp 半導体装置、液晶装置、電子デバイス及び半導体装置の製造方法
JP2012044003A (ja) * 2010-08-19 2012-03-01 Toshiba Corp 半導体装置及びその製造方法
JP2012064775A (ja) * 2010-09-16 2012-03-29 National Institute Of Advanced Industrial & Technology 電界効果トランジスタ及びその製造方法
JP2014212214A (ja) * 2013-04-18 2014-11-13 富士通株式会社 化合物半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KAKEN, 28 May 2015 (2015-05-28), Retrieved from the Internet <URL:https://kaken.niiac.jp/report/L/KAKENHI-PROJECT-24244062/242440622013jisseki> *

Also Published As

Publication number Publication date
US20190035906A1 (en) 2019-01-31
JPWO2017130813A1 (ja) 2018-12-06
JP6637076B2 (ja) 2020-01-29

Similar Documents

Publication Publication Date Title
TWI515896B (zh) 自對準石墨烯電晶體
US20070178637A1 (en) Method of fabricating gate of semiconductor device using oxygen-free ashing process
US8525274B2 (en) Semiconductor device and method of manufacturing the same
CN1317768C (zh) 利用垂直纳米管的非易失性存储装置
CN107871784B (zh) 半导体器件
CN111969058B (zh) 一种二硫化钼场效应晶体管及其制备方法和应用
CN1862831A (zh) 包括金属绝缘体转换材料的晶体管及其制造方法
JP2000003885A (ja) 改良型薄膜誘電体を使用して電界効果デバイスおよびコンデンサを製造する方法および得られるデバイス
US20140113416A1 (en) Dielectric for carbon-based nano-devices
CN114284361A (zh) 半导体存储器、铁电场效应晶体管和铁电薄膜电容器
JP2015508569A (ja) ダイヤモンドの基板にｍｏｓ積層体を製造する方法
JP5253713B2 (ja) 不揮発性メモリ素子及びその製造方法
JP6637076B2 (ja) 電界効果トランジスタ及びその製造方法
TWI601186B (zh) 半導體裝置及其製造方法
KR102457080B1 (ko) 자연 산화막을 이용하여 중간층을 형성하는 터널링 소자 제작 방법
TWI301666B (en) Using different gate dielectrics with nmos and pmos transistors of a complementary metal oxide semiconductor integrated circuit
JP4582542B2 (ja) ダイヤモンド電界効果トランジスタ及びその製造方法
CN116344345B (zh) 铁电场效应晶体管及其制备方法和铁电存储器
JP5342903B2 (ja) 半導体装置
CN110323277B (zh) 场效应晶体管及其制备方法
TW201735128A (zh) 半導體裝置及其製造方法
CN117098654B (zh) 层叠体、电子器件以及层叠体的制造方法
JP2007012684A (ja) 半導体装置とゲート酸化膜の製造方法
JPS60193333A (ja) 半導体装置の製造方法
TWI691078B (zh) 半導體裝置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17744043

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2017564192

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17744043

Country of ref document: EP

Kind code of ref document: A1