WO2017122491A1 - 半導体モジュール - Google Patents

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WO2017122491A1
WO2017122491A1 PCT/JP2016/087477 JP2016087477W WO2017122491A1 WO 2017122491 A1 WO2017122491 A1 WO 2017122491A1 JP 2016087477 W JP2016087477 W JP 2016087477W WO 2017122491 A1 WO2017122491 A1 WO 2017122491A1
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lead
substrate
pad electrode
semiconductor element
semiconductor module
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佐藤　朝彦
孝泰 小牧
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株式会社 村田製作所
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    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Definitions

  • the present invention relates to a semiconductor module, and in particular, a pad electrode provided on a substrate, a lead bonded to the pad electrode, a semiconductor element placed on the lead, at least a part of the substrate, a part of the lead, and
  • the present invention relates to a semiconductor module comprising a sealing resin for molding a semiconductor element.
  • Patent Document 1 An example of this type of semiconductor module is disclosed in Patent Document 1.
  • the insulating layer is disposed on the heat sink, the lead frame is connected to the pad electrode (circuit pattern layer) on the insulating layer by solder, and the semiconductor element is mounted on the die pad portion of the lead frame.
  • a solder fillet is formed between the semiconductor element and the lead frame.
  • the main material of the semiconductor element is silicon, and the material of the lead frame is generally Cu. Therefore, when a semiconductor element is mounted on a lead frame and a solder fillet is formed into one package by a resin mold, peeling occurs at the interface between the mold resin and the solder fillet due to a thermal history such as a temperature cycle. Starting from the peeling, there is a problem that the peeling spreads at the interface between each of the semiconductor element and the lead frame and the mold resin.
  • the mechanism by which the adhesion between the mold resin and the solder fillet is weakened and peeling occurs is as follows. That is, basically, (1) the solder fillet contracts due to various stresses, and (2) the joint between the two due to the difference in linear expansion coefficient between the semiconductor element (silicon material) and the lead frame (Cu material) (in this case , The solder fillet part) causes a large stress to cause peeling.
  • air exists even in water. Normally, air exists as micro bubbles, and when the pressure is reduced, agitated, or heat is changed, the micro bubbles grow into large bubbles, and the grown bubbles move to the water surface. The same applies to the solder that solidifies after melting (air also exists in the solder fillet). When melted, the internal bubbles are below the pressure that antagonizes in an environment of about 1 atm and around 240 ° C. Grow.
  • FIGS. 24 (A) to 24 (E) An example of the process until peeling occurs at the interface between the solder fillet and the mold resin (the portion indicated by the broken line in FIG. 23) is shown in FIGS. 24 (A) to 24 (E).
  • the mold resin and the solder fillet are in close contact with each other, but when a thermal cycle is applied, the air dissolved in the solder appears as micro bubbles (see FIGS. 24A and 24B). ).
  • Micro bubbles gather on the surface of the solder fillet, grow into large bubbles, and then flip (see FIGS. 24C and 24D).
  • FIG. 24E illustrates the phenomenon in an easy-to-understand manner, but the actual peeling is as small as 1 ⁇ m or less.
  • the peeling thus generated causes a problem in the reliability of the semiconductor package. That is, moisture accumulates over time in the space created by peeling, so that the semiconductor element is short-circuited or corroded by the accumulated moisture, or the accumulated moisture causes a steam explosion due to the high temperature generated during operation of the semiconductor element. Causes fatal damage to semiconductor elements. As described above, in the conventional structure, peeling between the semiconductor element and the mold resin may significantly reduce the reliability of the product.
  • a main object of the present invention is to provide a semiconductor module that can alleviate the concern that the reliability of the product is lowered.
  • a semiconductor module includes a substrate, a pad electrode provided on the substrate, a lead bonded to the pad electrode, a semiconductor element placed on the lead, at least a part of the substrate, a part of the lead, And a sealing resin for molding the semiconductor element, wherein the lead has an opening larger than the pad electrode and smaller than the semiconductor element in plan view, and the lead has the pad electrode at the opening.
  • the opening is filled with a bonding material, and the semiconductor element is placed on a lead so as to cover the opening.
  • the opening is covered with a semiconductor element, and the semiconductor element, the lead, and the pad electrode are integrally bonded by a bonding material filled in the opening.
  • peeling occurs at the interface between the leaking bonding material and the sealing resin.
  • the concern that the peeling spreads at the interface between each lead and the sealing resin, that is, the concern that the reliability of the semiconductor module is lowered is reduced.
  • At least one of the wall surface of the lead and the upper surface of the substrate is formed with a communication portion that communicates the outside of the lead with the opening. Excess bonding material in the opening is discharged through the communication portion during manufacturing using the vacuum reflow furnace. As a result, excess bonding material leaks from between the semiconductor element and the lead, and the concern that the leaked bonding material contacts the sealing resin is reduced.
  • a land electrode provided further on the outer surface of the lead on the upper surface of the substrate and in the vicinity of the communicating portion is further provided.
  • the bonding material discharged from the communication part is adsorbed by the land electrode. This can reduce the concern that the circuit on the substrate will be short-circuited.
  • the land electrode may extend along the outer edge of the lead in plan view. Heat generated from the semiconductor element is released from the substrate through the land electrode. Thereby, the heat dissipation performance can be enhanced.
  • the bonding material is solder
  • the solder wettability of the upper surface of the lead is inferior to the solder wettability of the other surface of the lead.
  • the concern that the solder enters between the lead and the semiconductor element can be reduced.
  • another pad electrode provided on the substrate is further provided, and the height of the upper surface of the pad electrode from the substrate is higher than the height of the other pad electrode from the substrate and the height of the upper surface of the lead from the substrate. Is also low. Thereby, the amount of the bonding material used when bonding the semiconductor element to the lead can be suppressed, and the structure of the present invention can be easily manufactured.
  • the outer surface of the pad electrode has an uneven shape in plan view
  • the inner surface of the opening has an uneven shape that meshes with the uneven shape on the outer surface of the pad electrode.
  • the pad electrode is provided on the upper surface of the substrate, and the substrate has a metal plate exposed from the sealing resin on the lower surface.
  • the heat dissipation performance of the heat generated by the semiconductor element can be enhanced, and the concern that the sealing resin is peeled off from the substrate can be reduced.
  • (A) is a side view showing the side of the power semiconductor module of this embodiment
  • (B) is a cross-sectional view showing the AA cross section (AA cross section shown in FIG. 2 (A)) of the power semiconductor module
  • (C) is a top view showing the top surface of the power semiconductor module.
  • (A) is sectional drawing which shows a certain horizontal cross section of the said power semiconductor module
  • (B) is a bottom view which shows the lower surface of the said power semiconductor module.
  • (A) is a top view showing an upper surface of a lead constituting the power semiconductor module
  • (B) is a side view showing a side surface of the lead.
  • FIG. 5A is a cross-sectional view showing a CC cross section of the structure shown in FIG. 5A
  • FIG. 5B is a cross-sectional view showing a DD cross section of the structure shown in FIG.
  • (A) is a top view which shows the upper surface of the lead
  • (B) is a side view which shows the side surface of the said lead
  • (A) is an illustrative view showing the positional relationship between a lead soldered to a pad electrode on a substrate and a power semiconductor element mounted on the upper surface of the lead from the side
  • (B) is a structure shown in (A). It is sectional drawing which shows the EE cross section.
  • FIGS. 17 (A) and 17 (B) are sectionsal views showing a vertical section of a power semiconductor module to which the lead shown in FIGS. 17 (A) and 17 (B) is applied
  • (B) is a sectional view of FIGS. 3 (A) and 3 (B). It is sectional drawing which shows a certain perpendicular
  • (A) is an illustrative view showing the positional relationship between the lead shown in FIGS. 17 (A) and 17 (B), the power semiconductor element mounted on the upper surface of the lead, and the land electrode on the substrate from above;
  • FIG. 3B is an illustrative view showing the positional relationship between the lead shown in FIGS.
  • FIG. 3A and 3B the power semiconductor element mounted on the upper surface of the lead, and the land electrode on the substrate from above. It is a side view which shows a certain perpendicular
  • (A) is an illustrative view showing the positional relationship between pad electrodes and land electrodes and leads constituting a power semiconductor module of still another embodiment from above, and
  • (B) is an HH structure of the structure shown in (A). It is sectional drawing which shows a cross section.
  • (A) is an illustrative view showing a positional relationship between pad electrodes and land electrodes and leads constituting a power semiconductor module of another embodiment from above, and
  • (B) is an II cross section of the structure shown in (A) FIG.
  • FIG. 1 It is an illustration figure which shows a part of structure of the conventional power semiconductor module.
  • A is an illustrative view showing a part of a process in which peeling occurs in a conventional power semiconductor module
  • B is an illustrative view showing another part of the process
  • C is an illustration of the process. It is an illustration figure which shows another part
  • D is an illustration figure which shows the other part of the said process further
  • E is an illustration figure which shows another part of the said process.
  • a power semiconductor module 10 of this embodiment includes an integrated circuit 16 for control and two powers.
  • a power semiconductor module for power supply in which a semiconductor element 22 and the like are incorporated into one package, and includes a substrate 12 whose upper surface and lower surface are rectangular.
  • chip parts and the like are not drawn, but various parts are actually mounted.
  • the substrate 12 is formed by a metal plate 12b (material is Cu) whose upper and lower surfaces are rectangular and an insulating film 12a provided on the upper surface.
  • a circuit pattern including two pad electrodes 14a, five pad electrodes 14b, two pad electrodes 14c, and two wirings 141 is provided on the surface of the insulating film 12a.
  • One integrated circuit 16, two power semiconductor elements 22, two leads 18a, one lead 18b, and five leads 18c are electrically connected to the circuit pattern.
  • 1B and FIG. 2A do not depict all the wiring, but in reality, wiring for connecting the components is provided.
  • the side surface and the upper surface of the substrate 12 are sealed with the sealing resin 24, while the lower surface of the substrate 12 (strictly, the lower surface of the metal plate 12b) is exposed to the outside. Most of the heat generated in the power semiconductor module 10 is released to the outside through the substrate 12.
  • the X axis is assigned along a certain side of the rectangle drawn by the upper surface or the lower surface of the substrate 12, the Y axis is assigned along the other side of the rectangle, and the thickness direction of the substrate 12 is set. Is assigned the Z axis. The origins of the X axis, Y axis, and Z axis are assigned to the center of the substrate 12.
  • pad electrodes 14a to 14c and wiring 14l are made of Cu.
  • the upper or lower surface of each of the pad electrodes 14a to 14c has a rectangular shape, and the wiring 141 is formed in a strip shape.
  • the pad electrodes 14a to 14c and the wiring 14l have the same thickness, and the wiring 141 is integrally formed with the pad electrode 14c.
  • the upper surface faces the positive side in the Z-axis direction
  • the lower surface faces the negative side in the Z-axis direction
  • the long and short sides of the rectangle extend along the X-axis and the Y-axis, respectively.
  • the area of the upper surface or the lower surface of the pad electrode 14c matches the area of the upper surface or the lower surface of the pad electrode 14b
  • the area of the upper surface or the lower surface of the pad electrode 14a is larger than the area of the upper surface or the lower surface of the pad electrode 14b.
  • the two pad electrodes 14a are arranged at a position on the negative side of the origin in the X axis direction, and are arranged in the Y axis direction so as to sandwich the origin.
  • the five pad electrodes 14b are arranged at positions slightly on the positive side of the origin in the X-axis direction, and are arranged in the Y-axis direction so as to straddle the origin.
  • the two pad electrodes 14c are arranged at a slightly negative position with respect to the origin in the X axis direction, and are arranged in the Y axis direction so as to sandwich the origin.
  • One of the two wirings 14l extends to the negative side in the Y-axis direction with the pad electrode 14c arranged on the positive side in the Y-axis direction as a base end.
  • the other of the two wirings 14l extends to the positive side in the Y-axis direction with the pad electrode 14c disposed on the negative side in the Y-axis direction as a base end.
  • the integrated circuit 16 is arranged on the surface of the insulating film 12a so as to cover the origin, and is connected to the two wirings 14l.
  • Each of the leads 18a to 18c is formed in a band shape using Cu plated with Ni as a material, and has one end molded by the sealing resin 24 and the other end protruding outside the sealing resin 24.
  • the upper surfaces of the leads 18a to 18c face the positive side in the Z-axis direction
  • the lower surfaces of the leads 18a to 18c face the negative side in the Z-axis direction.
  • the other ends of the leads 18a and 18b protrude to the negative side in the X-axis direction
  • the other end of the lead 18c protrudes to the positive side in the X-axis direction.
  • all of the leads 18a to 18c bend in the Z-axis direction in the vicinity of one end and then extend in the X-axis direction.
  • Each of the two leads 18a is electrically connected to the two pad electrodes 14a, and five of the six leads 18c are each electrically connected to the five pad electrodes 14b.
  • one end of the lead 18a is connected to the pad electrode 14a by a conductive bonding material 20 such as solder, and one end of the lead 18c is connected to the pad electrode 14b by a conductive wire W3 (material is Al).
  • the lead 18b and the remaining one lead 18c are connected to electrodes (not shown) forming a circuit pattern.
  • the two power semiconductor elements 22 are mounted on the two leads 18a, respectively.
  • the power semiconductor element 22 is specifically an FET, and has a rectangular parallelepiped element substrate whose upper surface or lower surface forms a rectangle.
  • the gate electrode and the source electrode are exposed on the upper surface of the element substrate, and the drain electrode is exposed on the lower surface of the element substrate.
  • the upper and lower surfaces of the element substrate face the positive and negative sides in the Z-axis direction, and the long and short sides of the rectangle drawn by the upper or lower surface extend along the X-axis and the Y-axis.
  • the posture is placed on the upper surface of one end of the lead 18a.
  • the gate electrode is connected to the pad electrode 14c by the conductive wire W2 (material is Al), and the source electrode is connected to the lead 18b by the conductive wire W1 (material is Al).
  • the drain electrode is connected to each of the lead 18a and the pad electrode 14a by the conductive bonding material 20.
  • the width of one end of lead 18a (in this embodiment, the length in the Y-axis direction) is wider than the width of other portions of lead 18a.
  • one end of the lead 18a is defined as a “wide portion 18w”.
  • the outer edge of the wide portion 18w forms a rectangle, and the long side and the short side of the rectangle extend along the X-axis and the Y-axis, respectively.
  • the length of the long side and the short side of the rectangle drawn by the outer edge of the wide portion 18w exceeds the length of the long side and the short side of the rectangle formed by the upper surface or the lower surface of the element substrate constituting the power semiconductor element 22.
  • the opening OP1 is formed at the center of the upper surface or the lower surface of the wide portion 18w so as to open on the positive side and the negative side in the Z-axis direction.
  • the opening OP1 has a rectangular shape, and the long side and the short side of the rectangle extend along the X axis and the Y axis, respectively.
  • the length of the long side and the short side of the rectangle formed by the opening OP1 exceeds the length of the long side and the short side of the rectangle formed by the upper surface or the lower surface of the pad electrode 14a, and constitutes the power semiconductor element 22 Less than the length of the long and short sides of the rectangle formed by the upper or lower surface of the substrate.
  • the wide portion 18w is constituted by two walls Wx along the X axis and one wall Wy along the Y axis.
  • the wall Wx is formed with a notch CT1 that is partially cut away from the negative side in the Z-axis direction.
  • the notch position is the center of the wall Wx in the X-axis direction, and the depth of the notch is approximately 1 ⁇ 2 of the height of the wall Wx.
  • the notch CT1 serves as a communication portion that communicates the outside of the wide portion 18w and the inside of the opening OP1.
  • the lead 18a is arranged on the surface of the insulating film 12a so that the pad electrode 14a can be accommodated in the opening OP1.
  • the opening OP1 is filled with the conductive bonding material 20, and the power semiconductor element 22 is placed on the wide portion 18w so as to cover the opening OP1. Is done.
  • the conductive bonding material 20 filled in the opening OP1 is bonded to the power semiconductor element 22 using a vacuum reflow furnace.
  • a notch CT1 is formed in the wide portion 18w, and a vacuum reflow furnace is used for bonding the conductive bonding material 20. Therefore, the conductive bonding material 20 melted inside the opening OP1 is wide with the power semiconductor element 22. Rather than entering the gap with the portion 18w, it enters the notch CT1 (see FIGS. 6A and 6B).
  • the distance from the side surface of the power semiconductor element 22 to the outer surface of the wall Wx or Wy is adjusted to 500 ⁇ m or more in consideration of the tolerance (mounting accuracy) of the mounting position error of the power semiconductor element 22.
  • the thickness of the lead 18a is adjusted in a range of 500 ⁇ m or more and less than 1 mm, excluding the wide portion 18w.
  • the pad electrode 14a is provided on the substrate 12, and the lead 18a is bonded to the pad electrode 14a.
  • the power semiconductor element 22 is placed on the lead 18a.
  • the sealing resin 24 molds at least a part of the substrate 12, a part of the lead 18 a, and the power semiconductor element 22.
  • the lead 18a has an opening OP1 that is larger than the pad electrode 14a and smaller than the power semiconductor element 22 in plan view, and is provided on the substrate 12 so that the pad electrode 14a can be accommodated in the opening OP1.
  • the opening OP1 is filled with the conductive bonding material 20, and the power semiconductor element 22 is placed on the lead 18a so as to cover the opening OP1.
  • the opening OP1 is covered with the power semiconductor element 22, and the power semiconductor element 22, the lead 18a, and the pad electrode 14a are integrally bonded by the conductive bonding material 20 filled in the opening OP1. Further, the excess conductive bonding material 20 in the opening OP1 is discharged through the notch CT1 during manufacturing using the vacuum reflow furnace.
  • a notch CT1 formed by notching a part of the wall Wx forming the wide portion 18w from the negative side in the Z-axis direction is used as a communicating portion (see FIGS. 3A to 3B).
  • the through hole HL1 that penetrates from the outer surface to the inner surface of the wall Wx that forms the wide portion 18w is the communication portion (see FIGS. 7A to 7B).
  • the formation position of the through hole HL1 is the center of the wall Wx, and the dimension of the through hole HL1 in the Z-axis direction is approximately 1 ⁇ 2 (200 ⁇ m or more and less than 300 ⁇ m) of the height of the wall Wx.
  • the opening OP1 of the lead 18a is filled with the conductive bonding material 20, and the power semiconductor element 22 is wide so as to cover the opening OP1.
  • the conductive bonding material 20 is bonded to the power semiconductor element 22 using a vacuum reflow furnace. Since the through hole HL1 is formed in the wide portion 18w and a vacuum reflow furnace is used for joining the conductive bonding material 20, the conductive bonding material 20 melted inside the opening OP1 is wide with the power semiconductor element 22. Rather than entering the gap with the portion 18w, it enters the through hole HL1.
  • the power semiconductor module 10 of this embodiment four land electrodes 14d (material is Cu) for adsorbing the conductive bonding material 20 discharged from the notch CT1 are provided on the surface of the insulating film 12a. Except for this point, it is the same as the power semiconductor module 10 of the first embodiment. Therefore, the duplicate description regarding the same structure is omitted.
  • each land electrode 14d is rectangular. Further, the upper surface and the lower surface respectively face the positive side and the negative side in the Z-axis direction, and the long side and the short side of the rectangle extend along the X-axis and the Y-axis, respectively. Furthermore, the area of the upper surface or the lower surface of the land electrode 14d matches the area of the upper surface or the lower surface of the pad electrodes 14b and 14c.
  • two land electrodes 14d are assigned to each lead 18a.
  • One land electrode 14d is arranged at a position close to one notch CT1 provided in the wide portion 18w, and the other land electrode 14d is arranged at a position close to the other notch CT1 provided in the wide portion 18w. Is done.
  • the land electrode 14d also functions as a member that promotes heat dissipation, thereby improving the cooling performance of the semiconductor module of the present invention.
  • the conductive bonding material 20 adsorbed on the land electrode 14d comes into contact with the sealing resin 24 at the time of molding.
  • the land electrode 14d is a copper material
  • the lead 18a is also a copper material. Therefore, the stress generated in the contact portion is extremely small, and the interface between the conductive bonding material 20 and the sealing resin 24 is small. The possibility of causing peeling is small.
  • the portion where peeling occurs is not the contact portion between the power semiconductor element 22 and the wide portion 18w but the junction between the wide portion 18w and the land electrode 14d. It does not affect the reliability of the element 22. In other words, since it is not peeling between the sealing resin 24 and the region directly in contact with the power semiconductor element 22 in the bonding material, the reliability of the semiconductor module is lowered even in the structure of this embodiment. Can be suppressed. [Example 4]
  • two land electrodes 14e material is Cu
  • the conductive bonding material 20 discharged from the notch CT1 are provided on the surface of the insulating film 12a. Except for this point, it is the same as the power semiconductor module 10 of the first embodiment. Therefore, the duplicate description regarding the same structure is omitted.
  • the upper surface and the lower surface of any land electrode 14e face the positive and negative sides in the Z-axis direction and extend along the outer edge of the wide portion 18w so as to form a substantially U-shape.
  • the conductive bonding material 20 is adsorbed to the land electrode 14e. Therefore, since the semiconductor element 22 and the land electrode 14e are bonded by the conductive bonding material 20, the heat generated in the semiconductor element 22 is released to the outside through the land electrode 14e and the metal plate 12b constituting the substrate 12.
  • the land electrode 14e also functions as a member that promotes heat dissipation, thereby improving the cooling performance of the semiconductor module of the present invention.
  • the lead 18a is manufactured by performing a plating process using Ni as a material on the surface of an element body made of Cu.
  • the lead 18a is manufactured by the following procedure. That is, first, plating is performed on the entire surface of the element body in a state where the opening OP1 is not formed. Subsequently, the opening OP1 is formed, and an Ar sputtering process (RF incidence 500 W, vacuum degree 13 Pa, sputtering time 8 seconds, Ar gas flow rate 5 ml / second) is performed on the upper surface of the wide portion 18 w.
  • Ar sputtering process RF incidence 500 W, vacuum degree 13 Pa, sputtering time 8 seconds, Ar gas flow rate 5 ml / second
  • the Ni hydrate present on the upper surface of the wide portion 18w is scattered by the Ar sputtering process.
  • the entire upper surface of the wide portion 18w is converted to NiO at that moment.
  • a Cu surface appears on the inner side surface of the opening OP1
  • an Ar sputtering surface appears on the upper surface of the wide portion 18w.
  • the Cu surface is shown in gray scale, and the Ar sputtered surface is shown in shaded.
  • the solder wettability of the upper surface of the wide portion 18w can be significantly inferior to the solder wettability of the plated surface. Further, by exposing Cu to the inner surface of the opening OP1, the solder wettability of the inner surface of the opening OP1 is not different from the solder wettability of the surface subjected to the plating process.
  • Example 5 As a result, if the structure of Example 5 is adopted, there is a concern that the conductive bonding material 20 may enter the gap between the power semiconductor element 22 and the lead 18a (see FIGS. 18B and 19B). Therefore, the structure of the present invention can be easily manufactured without requiring a highly controlled manufacturing process (see FIGS. 18A and 19A).
  • solder wettability is also degraded by oxygen plasma treatment or the like. Therefore, the method of deteriorating solder wettability is not limited to Ar sputtering treatment.
  • the thickness of the pad electrode 14a matches the thickness of the pad electrodes 14b and 14c.
  • the thickness of the pad electrode 14a exceeds the thickness of the pad electrodes 14b and 14c (see FIG. 20).
  • the thickness of the pad electrode 14a is approximately 3/4 of the thickness of the wide portion 18w constituting the lead 18a. Since the structure other than the pad electrode 14a is the same as that of the power semiconductor module 10 of the above-described embodiment, a duplicate description is omitted.
  • Example 3 the upper surface or the lower surface of the pad electrode 14a is rectangular, and the opening OP1 provided in the lead 18a is also rectangular.
  • the recess CC1 is formed on the outer surface of the pad electrode 14a, and the protrusion CV1 that meshes with the recess CC1 is formed on the inner surface of the opening OP1 (FIG. 21A, FIG. 21 (B)).
  • the cutout CT1 and the land electrode 14d are formed at a position that avoids the convex portion CV1.
  • the outer surface of the pad electrode 14a has an uneven shape
  • the inner surface of the opening OP1 has an uneven shape that meshes with the uneven shape on the outer surface of the pad electrode 14a.
  • Example 7 a single concave portion CC1 is formed on the outer surface of the pad electrode 14a, and a single convex portion CV1 that meshes with the concave portion CC1 is formed on the inner surface of the opening OP1.
  • two concave portions CC2 are formed on the outer surface of the pad electrode 14a, and two convex portions CV2 that mesh with these concave portions CC2 are formed on the inner surface of the opening OP1 (FIG. 22). (See (A) and FIG. 22 (B)).
  • the cutout CT1 and the land electrode 14d are formed at positions that avoid the convex portion CV2.
  • the substrate 12 is formed by the metal plate 12b and the insulating film 12a provided on the upper surface thereof. Further, the lower surface of the substrate 12 (the lower surface of the metal plate 12b) is exposed to the outside without being covered with the sealing resin 24.
  • a resin substrate may be employed in place of the metal plate 12b, and the lower surface of the substrate 12 may be covered with the sealing resin 24.
  • the notch CT1 or the through hole HL1 is formed in the lead 18a.
  • a groove for communicating the outside of the lead 18a and the opening OP1 may be formed on the upper surface of the substrate 12. In this case, the groove functions as a communication part.
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Abstract

パッド電極１４ａは基板を構成する絶縁膜１２ａの表面に設けられ、リード１８ａはパッド電極１４ａに接合される。また、パワー半導体素子２２は、リード１８ａに載置される。封止樹脂２４は、基板の少なくとも一部と、リード１８ａの一部と、パワー半導体素子２２とをモールドする。ここで、リード１８ａには、平面視でパッド電極１４ａよりも大きくかつパワー半導体素子２２よりも小さい開口部が形成される。リード１８ａは、パッド電極１４ａが開口部ＯＰ１に収まるように基板に設けられる。開口部の内側には導電性接合材が充填され、パワー半導体素子２２は開口部を覆うようにリード１８ａに載置される。

Description

半導体モジュール
　この発明は、半導体モジュールに関し、特に、基板に設けられたパッド電極と、パッド電極と接合されたリードと、リードに載置された半導体素子と、基板の少なくとも一部，リードの一部，および半導体素子とをモールドする封止樹脂とを備える、半導体モジュールに関する。
　この種の半導体モジュールの一例が、特許文献１に開示されている。この開示によれば、放熱板上に絶縁層が配置され、当該絶縁層上のパッド電極（回路パターン層）にリードフレームがはんだで接続され、リードフレームのダイパッド部に半導体素子が搭載される。ここで、半導体素子とリードフレームとの間には、はんだフィレットが形成される。
特許第３４２９９２１号公報
　半導体素子の主たる材料はシリコンであり、リードフレームの材料は一般的にはＣｕである。したがって、半導体素子がリードフレームに搭載されかつはんだフィレットが形成された状態で樹脂モールドによって１パッケージ化されると、温度サイクル等の熱履歴によってモールド樹脂とはんだフィレットとの界面に剥離が生じ、この剥離を起点として、半導体素子およびリードフレームの各々とモールド樹脂との界面に剥離が広がるという課題がある。
　モールド樹脂とはんだフィレットとの間で密着が弱くなり剥離が発生するメカニズムは以下のとおりである。つまり、基本的には、（１）はんだフィレットが各種ストレスで収縮する、（２）半導体素子（シリコン材）とリードフレーム（Ｃｕ材）との線膨張係数差によって両者の接合部（この場合は、はんだフィレット部）に大きな応力が発生する、の２つが原因となって剥離が発生する。
　より詳しく説明すると、たとえば空気は水中でも存在する。通常、空気はミクロな泡として存在しており、減圧されたり、攪拌されたり、熱の変化があったりすると、ミクロな泡が大きな泡に成長し、成長した泡が水面へ移動する。溶融後固体化するはんだの場合も同様（はんだフィレットにも空気が存在している）であり、溶融時は、大よそ１気圧、２４０℃前後の環境下で拮抗する圧力以下で、内部の気泡が成長する。
　これが、温度サイクルそのほか経月的化学変化も込みで、気泡自体が金属酸化で食われる現象（気泡中の酸素がはんだとの酸化反応によって酸化物に変わり、これによって気泡が消失する現象）を発生させ、或いは、気泡がある程度の大きさまで集合し、応力集中ポイントに向かって系外排出される現象を発生させる。この現象によりはんだフィレットも収縮するので、はんだフィレットとモールド樹脂との密着性が悪化する。
　加えて、半導体素子とリードフレームとの接合部（はんだフィレット部）には、温度サイクルが加わった場合に、シリコンとＣｕとの線膨張係数差に起因する応力が発生する。はんだフィレットとモールド樹脂との密着性ははんだフィレットの収縮によって悪化しているため、線膨張係数差に起因する応力によってはんだフィレットとモールド樹脂との界面に剥離が起こり、ここを起点に半導体素子およびリードフレームの各々とモールド樹脂との界面に剥離が広がることになる。
　はんだフィレットとモールド樹脂との界面（図２３において破線で示す部分）に剥離が生じるまでの過程の一例を、図２４（Ａ）～図２４（Ｅ）に示す。最初は、モールド樹脂とはんだフィレットとが互いに密着しているが、熱サイクルがかかると、はんだに溶けている空気がミクロの泡となって現れる（図２４（Ａ），図２４（Ｂ）参照）。ミクロの泡は、はんだフィレットの表面に集まって大きな泡に成長し、その後に弾ける（図２４（Ｃ），図２４（Ｄ）参照）。この結果、はんだフィレットとモールド樹脂との界面に剥離ないし空洞が発生する（図２４（Ｅ）参照）。図２４は、現象を分かりやすく図示しているが、実際の剥離は１μｍ以下のわずかなものである。
　こうして生じた剥離は、半導体パッケージの信頼性に問題を起こす原因となる。つまり、剥離によって生じた空間には時間経過とともに水分が蓄積されていくため、蓄積された水分によって半導体素子がショートまたは腐食し、或いは蓄積された水分が半導体素子の動作時に生じる高温によって水蒸気爆発を起こして半導体素子に致命的なダメージを与える。このように、従来構造では、半導体素子とモールド樹脂との間の剥離が製品の信頼性を著しく低下させてしまうおそれがある。
　それゆえに、この発明の主たる目的は、製品の信頼性が低下する懸念を軽減することができる、半導体モジュールを提供することである。
　この発明に係る半導体モジュールは、基板と、基板に設けられたパッド電極と、パッド電極と接合されたリードと、リードに載置された半導体素子と、基板の少なくとも一部、リードの一部、および半導体素子をモールドする封止樹脂と、を備える半導体モジュールであって、リードには平面視でパッド電極よりも大きくかつ半導体素子よりも小さい開口部が形成され、リードはパッド電極が開口部に収まるように基板に設けられ、開口部には接合材が充填され、半導体素子は開口部を覆うようにリードに載置されている、ことを特徴とする。
　開口部は半導体素子によって覆われ、半導体素子，リードおよびパッド電極は開口部に充填された接合材によって一体的に接合される。これによって、接合材が半導体素子とリードとの隙間から漏れ出して封止樹脂に接触する懸念が軽減され、ひいては、漏れ出した接合材と封止樹脂との界面に剥離が生じたり、半導体素子およびリードの各々と封止樹脂との界面に剥離が広がったりする懸念、つまりは半導体モジュールの信頼性が低下する懸念が軽減される。
　好ましくは、リードの壁面および基板の上面の少なくとも一方にはリードの外側と開口部とを連通させる連通部が形成されている。開口部内の余分な接合材は、真空リフロー炉を用いた製造時に連通部を経て排出される。これによって、半導体素子とリードとの間から余分な接合材が漏れ出し、漏れ出した接合材が封止樹脂と接触する懸念が軽減される。
　さらに好ましくは、基板の上面のうちリードの外側でかつ連通部の近傍の位置に設けられたランド電極がさらに備えられる。連通部から排出された接合材は、ランド電極に吸着される。これによって、基板上の回路がショートする懸念を軽減することができる。
　ランド電極は、平面視でリードの外縁に沿って延在させるようにしてもよい。半導体素子から発せられた熱は、ランド電極を経て基板から放出される。これによって、放熱性能を高めることができる。
　好ましくは、接合材ははんだであり、リードの上面のはんだ濡れ性はリードの他の面のはんだ濡れ性よりも劣る。これによって、リードと半導体素子との間にはんだが進入する懸念を軽減することができる。
　好ましくは、基板に設けられた別パッド電極がさらに備えられ、パッド電極の上面の基板からの高さは、別パッド電極の基板からの高さよりも高く、かつリードの上面の基板からの高さよりも低い。これによって、半導体素子をリードに接合する際に使用する接合材の量を抑えることができ、本願発明の構造を容易に作製することができる。
　好ましくは、パッド電極の外側面は平面視で凹凸形状を有し、開口部の内側面はパッド電極の外側面の凹凸形状と噛み合う凹凸形状を有する。これによって、基板とリードとの位置合わせを容易化できるとともに、位置合わせ精度を高めることができる。
　好ましくは、パッド電極は基板の上面に設けられ、基板はその下面に封止樹脂から露出する金属板を有する。これによって、半導体素子が発する熱の放熱性能を高めることができ、封止樹脂が基板から剥離する懸念を軽減できる。
　この発明によれば、製品の信頼性が低下する懸念を軽減することができる。
　この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
（Ａ）はこの実施例のパワー半導体モジュールの側面を示す側面図であり、（Ｂ）は当該パワー半導体モジュールのＡ－Ａ断面（図２（Ａ）に示すＡ－Ａ断面）を示す断面図であり、（Ｃ）は当該パワー半導体モジュールの上面を示す上面図である。 （Ａ）は当該パワー半導体モジュールの或る水平断面を示す断面図であり、（Ｂ）は当該パワー半導体モジュールの下面を示す下面図である。 （Ａ）は当該パワー半導体モジュールを構成するリードの上面を示す上面図であり、（Ｂ）は当該リードの側面を示す側面図である。 （Ａ）は基板上のパッド電極とリードとの位置関係を上方から示す図解図であり、（Ｂ）は（Ａ）に示す構造のＢ－Ｂ断面を示す図解図である。 （Ａ）は基板上のパッド電極にはんだ接合されたリードとリードの上面に実装されたパワー半導体素子との位置関係を上方から示す図解図であり、（Ｂ）は当該位置関係を側方から示す図解図である。 （Ａ）は図５（Ａ）に示す構造のＣ－Ｃ断面を示す断面図であり、（Ｂ）は図５（Ｂ）に示す構造のＤ－Ｄ断面を示す断面図である。 （Ａ）は他の実施例のパワー半導体モジュールを構成するリードの上面を示す上面図であり、（Ｂ）は当該リードの側面を示す側面図である。 基板上のパッド電極にはんだ接合されたリードとリードの上面に実装されたパワー半導体素子との位置関係を上方から示す図解図である。 （Ａ）は基板上のパッド電極にはんだ接合されたリードとリードの上面に実装されたパワー半導体素子との位置関係を側方から示す図解図であり、（Ｂ）は（Ａ）に示す構造のＥ－Ｅ断面を示す断面図である。 その他の実施例のパワー半導体モジュールの或る水平断面を示す断面図である。 基板上のパッド電極とリードとの位置関係の一例を上方から示す図解図である。 基板上のパッド電極にはんだ接合されたリードとリードの上面に実装されたパワー半導体素子と基板上のランド電極との位置関係を上方から示す図解図である。 （Ａ）は基板上のパッド電極にはんだ接合されたリードとリードの上面に実装されたパワー半導体素子との位置関係を側方から示す図解図であり、（Ｂ）は（Ａ）に示す構造のＦ－Ｆ断面を示す断面図である。 さらにその他の実施例のパワー半導体モジュールの或る水平断面を示す断面図である。 基板上のパッド電極とリードとの位置関係の一例を上方から示す図解図である。 基板上のパッド電極にはんだ接合されたリードとリードの上面に実装されたパワー半導体素子と基板上のランド電極との位置関係を上方から示す図解図である。 （Ａ）は他の実施例のパワー半導体モジュールを構成するリードの上面を示す上面図であり、（Ｂ）は（Ａ）に示す構造のＧ－Ｇ断面を示す断面図である。 （Ａ）は図１７（Ａ），図１７（Ｂ）に示すリードが適用されたパワー半導体モジュールの或る垂直断面を示す断面図であり、（Ｂ）は図３（Ａ），図３（Ｂ）に示すリードが適用されたパワー半導体モジュールの或る垂直断面を示す断面図である。 （Ａ）は図１７（Ａ），図１７（Ｂ）に示すリードと当該リードの上面に実装されたパワー半導体素子と基板上のランド電極との位置関係を上方から示す図解図であり、（Ｂ）は図３（Ａ），図３（Ｂ）に示すリードと当該リードの上面に実装されたパワー半導体素子と基板上のランド電極との位置関係を上方から示す図解図である。 その他の実施例のパワー半導体モジュールの或る垂直断面を示す側面図である。 （Ａ）はさらにその他の実施例のパワー半導体モジュールを構成するパッド電極およびランド電極とリードとの位置関係を上方から示す図解図であり、（Ｂ）は（Ａ）に示す構造のＨ－Ｈ断面を示す断面図である。 （Ａ）は他の実施例のパワー半導体モジュールを構成するパッド電極およびランド電極とリードとの位置関係を上方から示す図解図であり、（Ｂ）は（Ａ）に示す構造のＩ－Ｉ断面を示す断面図である。 従来のパワー半導体モジュールの構成の一部を示す図解図である。 （Ａ）は従来のパワー半導体モジュールに剥離が発生する工程の一部を示す図解図であり、（Ｂ）は当該工程の他の一部を示す図解図であり、（Ｃ）は当該工程のその他の一部を示す図解図であり、（Ｄ）は当該工程のさらにその他の一部を示す図解図であり、（Ｅ）は当該工程の他の一部を示す図解図である。
［実施例１］
　図１（Ａ）～図１（Ｃ）および図２（Ａ）～図２（Ｂ）を参照して、この実施例のパワー半導体モジュール１０は、制御用の１つの集積回路１６，２つのパワー半導体素子２２等を組み込んで１パッケージ化した電源用パワー半導体モジュールであり、上面および下面が矩形をなす基板１２を含む。なお、図１（Ｂ）および図２（Ａ）にはチップ部品等は描かれていないが、実際には各種の部品が搭載されている。
　基板１２は、上面および下面が矩形をなす金属板１２ｂ（材料はＣｕ）と、その上面に設けられた絶縁膜１２ａとによって形成される。絶縁膜１２ａの表面には、２つのパッド電極１４ａ，５つのパッド電極１４ｂ，２つのパッド電極１４ｃ，２本の配線１４ｌを含む回路パターンが設けられる。１つの集積回路１６，２つのパワー半導体素子２２，２本のリード１８ａ，１本のリード１８ｂ，５本のリード１８ｃは、当該回路パターンと電気的に接続される。なお、図１（Ｂ）および図２（Ａ）には全ての配線は描かれていないが、実際には各部品間を接続するための配線がなされている。
　また、基板１２の側面および上面は封止樹脂２４によって封止される一方、基板１２の下面（厳密には金属板１２ｂの下面）は外部に露出する。パワー半導体モジュール１０で発生した熱の大部分は、このような基板１２を経て外部に放出される。
　なお、この実施例では、基板１２の上面または下面が描く矩形の或る辺に沿ってＸ軸が割り当てられ、当該矩形の他の辺に沿ってＹ軸が割り当てられ、そして基板１２の厚み方向にＺ軸が割り当てられる。また、Ｘ軸，Ｙ軸およびＺ軸の原点は基板１２の中心に割り当てられる。
　図１（Ｂ）および図２（Ａ）を参照して、パッド電極１４ａ～１４ｃおよび配線１４ｌはＣｕを材料とする。パッド電極１４ａ～１４ｃの各々の上面または下面は長方形をなし、配線１４ｌは帯状に形成される。また、パッド電極１４ａ～１４ｃおよび配線１４ｌの厚みは互いに一致し、配線１４ｌはパッド電極１４ｃと一体成形される。
　パッド電極１４ａ～１４ｃのいずれについても、上面はＺ軸方向の正側を向き、下面はＺ軸方向の負側を向き、長方形の長辺および短辺はそれぞれＸ軸およびＹ軸に沿って延びる。ただし、パッド電極１４ｃの上面または下面の面積はパッド電極１４ｂの上面または下面の面積と一致する一方、パッド電極１４ａの上面または下面の面積はパッド電極１４ｂの上面または下面の面積よりも大きい。
　２つのパッド電極１４ａは、Ｘ軸方向において原点よりも負側の位置に配され、原点を挟むようにＹ軸方向に並ぶ。５つのパッド電極１４ｂは、Ｘ軸方向において原点よりも若干正側の位置に配され、原点を跨ぐようにＹ軸方向に並ぶ。２つのパッド電極１４ｃは、Ｘ軸方向において原点よりも若干負側の位置に配されて、原点を挟むようにＹ軸方向に並ぶ。
　２つの配線１４ｌの一方は、Ｙ軸方向の正側に配されたパッド電極１４ｃを基端としてＹ軸方向の負側に延在する。また、２つの配線１４ｌの他方は、Ｙ軸方向の負側に配されたパッド電極１４ｃを基端としてＹ軸方向の正側に延在する。集積回路１６は、原点を覆うように絶縁膜１２ａの表面に配され、２つの配線１４ｌと接続される。
　リード１８ａ～１８ｃはいずれも、Ｎｉでめっき処理を施されたＣｕを材料として帯状に形成され、封止樹脂２４によってモールドされた一方端と、封止樹脂２４の外側に突出した他方端とを有する。ここで、リード１８ａ～１８ｃの上面はＺ軸方向の正側を向き、リード１８ａ～１８ｃの下面はＺ軸方向の負側を向く。また、リード１８ａおよび１８ｂの他方端はＸ軸方向の負側に突出し、リード１８ｃの他方端はＸ軸方向の正側に突出する。また、図１（Ｂ）から分かるように、リード１８ａ～１８ｃのいずれも、一方端の近傍でＺ軸方向に屈曲してからＸ軸方向に延在する。
　２本のリード１８ａはそれぞれ、２つのパッド電極１４ａと電気的に接続され、６本のリード１８ｃのうちの５本はそれぞれ、５つのパッド電極１４ｂと電気的に接続される。このとき、リード１８ａの一方端は、はんだ等の導電性接合材２０によってパッド電極１４ａと接続され、リード１８ｃの一方端は、導電性のワイヤＷ３（材料はＡｌ）によってパッド電極１４ｂと接続される。なお、リード１８ｂおよび残りの１本のリード１８ｃは、回路パターンをなす図示しない電極と接続される。
　２つのパワー半導体素子２２は、２つのリード１８ａにそれぞれ実装される。パワー半導体素子２２は具体的にはＦＥＴであり、上面または下面が長方形を描く直方体状の素子基板を有する。ゲート電極およびソース電極は素子基板の上面に露出し、ドレイン電極は素子基板の下面に露出する。
　パワー半導体素子２２は、素子基板の上面および下面がＺ軸方向の正側および負側を向き、かつ上面または下面が描く長方形の長辺および短辺がＸ軸およびＹ軸に沿って延在する姿勢で、リード１８ａの一方端の上面に載置される。
　ゲート電極は導電性のワイヤＷ２（材料はＡｌ）によってパッド電極１４ｃと接続され、ソース電極は導電性のワイヤＷ１（材料はＡｌ）によってリード１８ｂと接続される。また、ドレイン電極は、導電性接合材２０によってリード１８ａおよびパッド電極１４ａの各々と接続される。
　図３（Ａ）～図３（Ｂ）を参照して、リード１８ａの一方端の幅（本実施形態においては、Ｙ軸方向の長さ）は、リード１８ａの他の部分の幅よりも広い。以下では、リード１８ａの一方端を“幅広部１８ｗ”と定義する。リード１８ａを平面視したとき（Ｚ軸方向から眺めたとき）、幅広部１８ｗの外縁は長方形をなし、当該長方形の長辺および短辺はそれぞれＸ軸およびＹ軸に沿って延在する。
　幅広部１８ｗの外縁が描く長方形の長辺および短辺の長さは、パワー半導体素子２２を構成する素子基板の上面または下面がなす長方形の長辺および短辺の長さを上回る。
　開口部ＯＰ１は、Ｚ軸方向の正側および負側に開口するように、幅広部１８ｗの上面または下面の中央に形成される。平面視したとき、開口部ＯＰ１は長方形をなし、当該長方形の長辺および短辺はそれぞれＸ軸およびＹ軸に沿って延在する。
　また、開口部ＯＰ１がなす長方形の長辺および短辺の長さは、パッド電極１４ａの上面または下面がなす長方形の長辺および短辺の長さを上回り、かつパワー半導体素子２２を構成する素子基板の上面または下面がなす長方形の長辺および短辺の長さを下回る。
　開口部ＯＰ１がこうして形成されることから、幅広部１８ｗは、Ｘ軸に沿う２つの壁ＷｘとＹ軸に沿う１つの壁Ｗｙとによって構成される。壁Ｗｘには、その一部をＺ軸方向の負側から切り欠いてなる切り欠きＣＴ１が形成される。切り欠き位置はＸ軸方向における壁Ｗｘの中央であり、切り欠きの深さは壁Ｗｘの高さの略１／２である。切り欠きＣＴ１は、幅広部１８ｗの外側と開口部ＯＰ１の内側とを連通させる連通部とされる。
　図４（Ａ）～図４（Ｂ）を参照して、リード１８ａは、パッド電極１４ａが開口部ＯＰ１に収まるように絶縁膜１２ａの表面に配される。また、図５（Ａ）～図５（Ｂ）を参照して、開口部ＯＰ１には導電性接合材２０が充填され、パワー半導体素子２２は開口部ＯＰ１を覆うように幅広部１８ｗに載置される。開口部ＯＰ１に充填された導電性接合材２０は、真空リフロー炉を用いてパワー半導体素子２２と接合される。
　幅広部１８ｗには切り欠きＣＴ１が形成され、導電性接合材２０の接合には真空リフロー炉が用いられるため、開口部ＯＰ１の内側で溶融した導電性接合材２０は、パワー半導体素子２２と幅広部１８ｗとの隙間に進入するよりもむしろ、切り欠きＣＴ１に進入する（図６（Ａ），図６（Ｂ）参照）。
　なお、この実施例では、壁Ｗｘの高さ（＝幅広部１８ｗの厚み）は５００μｍに調整され、切り欠きＣＴ１の深さは２００μｍ以上３００μｍ未満の範囲で調整される。また、パワー半導体素子２２の側面から壁ＷｘまたはＷｙの外面までの距離は、パワー半導体素子２２の実装位置の誤差の許容量（実装精度）を考慮して、５００μｍ以上に調整される。さらに、リード１８ａの厚みは、幅広部１８ｗを除いて、５００μｍ以上１ｍｍ未満の範囲で調整される。
　以上の説明から分かるように、パッド電極１４ａは基板１２に設けられ、リード１８ａはパッド電極１４ａに接合される。また、パワー半導体素子２２は、リード１８ａに載置される。封止樹脂２４は、基板１２の少なくとも一部と、リード１８ａの一部と、パワー半導体素子２２とをモールドする。ここで、リード１８ａは、平面視でパッド電極１４ａよりも大きくかつパワー半導体素子２２よりも小さい開口部ＯＰ１を有し、かつパッド電極１４ａが開口部ＯＰ１に収まるように基板１２に設けられる。開口部ＯＰ１には導電性接合材２０が充填され、パワー半導体素子２２は開口部ＯＰ１を覆うようにリード１８ａに載置される。
　このように、開口部ＯＰ１はパワー半導体素子２２によって覆われ、パワー半導体素子２２，リード１８ａおよびパッド電極１４ａは開口部ＯＰ１に充填された導電性接合材２０によって一体的に接合される。また、開口部ＯＰ１内の余分な導電性接合材２０は、真空リフロー炉を用いた製造時に切り欠きＣＴ１を経て排出される。
　これによって、導電性接合材２０がパワー半導体素子２２とリード１８ａとの隙間から漏れ出して封止樹脂２４に接触する懸念が軽減され、ひいては、こうして漏れ出た導電性接合材２０と封止樹脂２４との界面に剥離が生じたり、パワー半導体素子２２およびリード１８ａの各々と封止樹脂２４との界面に剥離が広がったりする懸念、つまりは半導体モジュール１０の信頼性が低下する懸念が軽減される。
［実施例２］
　実施例１では、幅広部１８ｗをなす壁Ｗｘの一部をＺ軸方向の負側から切り欠いてなる切り欠きＣＴ１が、連通部とされる（図３（Ａ）～図３（Ｂ）参照）。これに対して、この実施例では、幅広部１８ｗをなす壁Ｗｘの外面から内面に貫通させてなる貫通孔ＨＬ１が、連通部とされる（図７（Ａ）～図７（Ｂ）参照）。貫通孔ＨＬ１の形成位置は壁Ｗｘの中央であり、Ｚ軸方向における貫通孔ＨＬ１の寸法は壁Ｗｘの高さの略１／２（２００μｍ以上３００μｍ未満）である。
　なお、連通部の形状以外の構造は実施例１のパワー半導体モジュール１０と同様であるため、重複した説明は省略する。
　図８，図９（Ａ）～図９（Ｂ）をさらに参照して、リード１８ａの開口部ＯＰ１には導電性接合材２０が充填され、パワー半導体素子２２は開口部ＯＰ１を覆うように幅広部１８ｗに載置される。導電性接合材２０は、真空リフロー炉を用いてパワー半導体素子２２と接合される。幅広部１８ｗには貫通孔ＨＬ１が形成され、導電性接合材２０の接合には真空リフロー炉が用いられるため、開口部ＯＰ１の内側で溶融した導電性接合材２０は、パワー半導体素子２２と幅広部１８ｗとの隙間に進入するよりもむしろ、貫通孔ＨＬ１に進入する。
　これによって、導電性接合材２０がパワー半導体素子２２とリード１８ａとの隙間から漏れ出して封止樹脂２４に接触する懸念が軽減され、ひいては、こうして漏れ出た導電性接合材２０と封止樹脂２４との界面に剥離が生じたり、パワー半導体素子２２およびリード１８ａの各々と封止樹脂２４との界面に剥離が広がったりする懸念、つまりは半導体モジュール１０の信頼性が低下する懸念が軽減される。
［実施例３］
　図１０を参照して、この実施例のパワー半導体モジュール１０は、切り欠きＣＴ１から排出された導電性接合材２０を吸着する４つのランド電極１４ｄ（材料はＣｕ）が絶縁膜１２ａの表面に設けられる点を除き、実施例１のパワー半導体モジュール１０と同様である。したがって、同様の構造に関する重複した説明は省略する。
　図１１をさらに参照して、いずれのランド電極１４ｄについても、上面または下面は長方形をなす。また、上面および下面はそれぞれＺ軸方向の正側および負側を向き、長方形の長辺および短辺はそれぞれＸ軸およびＹ軸に沿って延びる。さらに、ランド電極１４ｄの上面または下面の面積は、パッド電極１４ｂ，１４ｃの上面または下面の面積と一致する。
　絶縁膜１２ａの表面には２つのリード１８ａが設けられるところ、各リード１８ａには２つのランド電極１４ｄが割り当てられる。一方のランド電極１４ｄは幅広部１８ｗに設けられた一方の切り欠きＣＴ１に近接する位置に配され、他方のランド電極１４ｄは幅広部１８ｗに設けられた他方の切り欠きＣＴ１に近接する位置に配される。
　図１２，図１３（Ａ）～図１３（Ｂ）から分かるように、真空リフロー炉で溶融した導電性接合材２０の一部が切り欠きＣＴ１から排出された場合、当該導電性接合材２０はランド電極１４ｄに吸着される。これによって、はんだボールが絶縁膜１２ａの表面で生成されたり、絶縁膜１２ａの表面に形成された回路パターンがはんだボールによってショートする懸念が軽減される。
　また、半導体素子２２とランド電極１４ｄは導電性接合材２０で接合されるため、半導体素子２２で発生した熱は、ランド電極１４ｄを介し、基板１２を構成する金属板１２ｂを経て外部に放出される。つまり、ランド電極１４ｄは放熱を促進する部材としても機能し、これによって本願発明の半導体モジュールの冷却性能が向上する。
　なお、図１３（Ｂ）から分かるように、ランド電極１４ｄに吸着した導電性接合材２０は、モールド時に封止樹脂２４に接触することとなる。しかし、一般的に、ランド電極１４ｄは銅材であり、リード１８ａも銅材であるため、上述の接触部分に発生する応力は極めて小さく、導電性接合材２０と封止樹脂２４との界面に剥離を引き起こす可能性は小さい。
　また、仮に当該部分に剥離が生じたとしても、剥離が生じる部分は、パワー半導体素子２２と幅広部１８ｗとの接触部ではなく、幅広部１８ｗとランド電極１４ｄとの接合部であり、パワー半導体素子２２の信頼性に影響を与えるものではない。換言すると、接合材のうち、パワー半導体素子２２に直接接している領域と、封止樹脂２４との間の剥離ではないため、本実施形態の構造であっても、半導体モジュールの信頼性の低下を抑制することができる。
［実施例４］
　図１４を参照して、この実施例のパワー半導体モジュール１０は、切り欠きＣＴ１から排出された導電性接合材２０を吸着する２つのランド電極１４ｅ（材料はＣｕ）が絶縁膜１２ａの表面に設けられる点を除き、実施例１のパワー半導体モジュール１０と同様である。したがって、同様の構造に関する重複した説明は省略する。
　図１５をさらに参照して、いずれのランド電極１４ｅについても、上面および下面は、Ｚ軸方向の正側および負側を向き、略Ｕ字をなすように幅広部１８ｗの外縁に沿って延在する。真空リフロー炉で溶融した導電性接合材２０の一部が切り欠きＣＴ１から排出された場合（図１６参照）、当該導電性接合材２０は、ランド電極１４ｅに吸着する。したがって、半導体素子２２とランド電極１４ｅは導電性接合材２０で接合されるため、半導体素子２２で発生した熱は、ランド電極１４ｅを介し、基板１２を構成する金属板１２ｂを経て外部に放出される。つまり、ランド電極１４ｅは、放熱を促進する部材としても機能し、これによって本願発明の半導体モジュールの冷却性能が向上する。
　切り欠きＣＴ１から排出された導電性接合材２０をランド電極１４eに吸着させることで、絶縁膜１２ａの表面に形成された回路パターンがショートする懸念が軽減される。また、この実施例のランド電極１４ｅの面積は、図１１または図１２に示す２つのランド電極１４ｄの合計面積よりも大きいため、冷却性能がさらに向上する。
［実施例５］
　上述の実施例では、リード１８ａは、Ｃｕを材料とする素体の表面にＮｉを材料とするめっき処理を施すことで作製される。これに対して、この実施例では、リード１８ａは、以下の手順で作製される。つまり、まず開口部ＯＰ１が形成されていない状態で素体の全面にめっき処理が施される。続いて、開口部ＯＰ１が形成されるとともに、幅広部１８ｗの上面にＡｒスパッタ処理（ＲＦ入射５００Ｗ，真空度１３Ｐａ，スパッタ時間８秒，Ａｒガス流量５ｍｌ／秒）が施される。
　幅広部１８ｗの上面に存在しているＮｉ水和物は、Ａｒスパッタ処理によって飛散する。Ａｒスパッタ処理の後にリード１８ａを大気中に晒すと、その瞬間に幅広部１８ｗの上面の全域がＮｉＯ化する。図１７（Ａ）～図１７（Ｂ）に示すように、開口部ＯＰ１の内側面にはＣｕ面が現れ、幅広部１８ｗの上面にはＡｒスパッタ処理面が表れる。Ｃｕ面はグレースケールで示し、Ａｒスパッタ処理面は網掛けで示す。
　幅広部１８ｗの上面にＡｒスパッタ処理を施すことで、幅広部１８ｗの上面のはんだ濡れ性はめっき処理を施された面のはんだ濡れ性よりも大幅に劣らせることができる。また、開口部ＯＰ１の内側面にＣｕを露出させることで、開口部ＯＰ１の内側面のはんだ濡れ性はめっき処理を施された面のはんだ濡れ性と変わらない。
　この結果、実施例５の構造を採用すれば、パワー半導体素子２２とリード１８ａとの隙間に導電性接合材２０が進入してしまう懸念（図１８（Ｂ），図１９（Ｂ）参照）を軽減することができ、高度にコントロールされた製造プロセスを必要とせずに、本願発明の構造を容易に作製することが可能となる（図１８（Ａ），図１９（Ａ）参照）。
　なお、リード１８ａ以外の構造は上述の実施例のパワー半導体モジュール１０と同様であるため、重複した説明は省略する。また、はんだ濡れ性は、酸素プラズマ処理等によっても劣化する。したがって、はんだ濡れ性を劣化させる方法は、Ａｒスパッタ処理に限られない。
［実施例６］
　上述の実施例では、パッド電極１４ａの厚みは、パッド電極１４ｂ，１４ｃの厚みと一致する。これに対して、この実施例では、パッド電極１４ａの厚みがパッド電極１４ｂ，１４ｃの厚みを上回る（図２０参照）。具体的には、パッド電極１４ａの厚みは、リード１８ａを構成する幅広部１８ｗの厚みの略３／４である。なお、パッド電極１４ａ以外の構造は上述の実施例のパワー半導体モジュール１０と同様であるため、重複した説明は省略する。
　パッド電極１４ａの厚みを上述のように設定することで、開口部ＯＰ１に充填する導電性接合材２０の量を抑えることができる。これは導電性接合材２０の量の微調整を可能とし、これによって製造時のプロセス管理が容易になる。
［実施例７］
　実施例３では、パッド電極１４ａの上面または下面は長方形をなし、リード１８ａに設けられた開口部ＯＰ１もまた長方形をなす。これに対して、この実施例では、パッド電極１４ａの外側面に凹部ＣＣ１が形成され、この凹部ＣＣ１と噛み合う凸部ＣＶ１が開口部ＯＰ１の内側面に形成される（図２１（Ａ），図２１（Ｂ）参照）。この場合、切り欠きＣＴ１およびランド電極１４ｄは、凸部ＣＶ１を回避する位置に形成される。
　なお、パッド電極１４ａおよびリード１８ａ以外の構造は実施例３のパワー半導体モジュール１０と同様であるため、重複した説明は省略する。
　このように、パッド電極１４ａの外側面は凹凸形状を有し、開口部ＯＰ１の内側面はパッド電極１４ａの外側面の凹凸形状と噛み合う凹凸形状を有する。これによって、基板１２とリード１８ａとの位置合わせを容易化できるとともに、位置合わせ精度を高めることができる。
［実施例８］
　実施例７では、パッド電極１４ａの外側面に単一の凹部ＣＣ１が形成され、この凹部ＣＣ１と噛み合う単一の凸部ＣＶ１が開口部ＯＰ１の内側面に形成される。これに対して、この実施例では、２つの凹部ＣＣ２がパッド電極１４ａの外側面に形成され、これらの凹部ＣＣ２と噛み合う２つの凸部ＣＶ２が開口部ＯＰ１の内側面に形成される（図２２（Ａ），図２２（Ｂ）参照）。この場合も、切り欠きＣＴ１およびランド電極１４ｄは、凸部ＣＶ２を回避する位置に形成される。これによって、基板１２とリード１８ａとの位置合わせをさらに容易化でき、位置合わせ精度をさらに高めることができる。
［変形例］
　上述の実施例では、基板１２は、金属板１２ｂと、その上面に設けられた絶縁膜１２ａとによって形成される。また、基板１２の下面（金属板１２ｂの下面）は封止樹脂２４によって覆われることなく外部に露出する。しかし、金属板１２ｂに代えて樹脂基板を採用するようにしてもよく、基板１２の下面は封止樹脂２４によって覆うようにしてもよい。
　また、上述の実施例では、リード１８ａに切り欠きＣＴ１または貫通孔ＨＬ１を形成するようにしている。しかし、切り欠きＣＴ１または貫通孔ＨＬ１に代えて、リード１８ａの外側と開口部ＯＰ１とを連通させる溝を基板１２の上面に形成するようにしてもよい。この場合、当該溝が連通部として機能する。
　なお、実施例１ないし実施例８およびその変形例の構成は、矛盾しない範囲で適宜組み合わせることができることは言うまでもない。
　１０　…パワー半導体モジュール（半導体モジュール）
　１２　…基板
　１２ｂ　…金属板
　１４ａ～１４ｃ　…パッド電極
　１４ｄ，１４ｅ　…ランド電極
　１８ａ～１８ｃ　…リード
　２０　…導電性接合材（接合材）
　２２　…パワー半導体素子（半導体素子）
　２４　…封止樹脂
　ＯＰ１　…開口部
　ＣＴ１　…切り欠き（連通部）
　ＨＬ１　…貫通孔（連通部）

Claims (8)

  1. 　基板と、
    　前記基板に設けられたパッド電極と、
    　前記パッド電極と接合されたリードと、
    　前記リードに載置された半導体素子と、
    　前記基板の少なくとも一部、前記リードの一部、および前記半導体素子をモールドする封止樹脂と、
    を備える半導体モジュールであって、
    　前記リードには平面視で前記パッド電極よりも大きくかつ前記半導体素子よりも小さい開口部が形成され、
    　前記リードは前記パッド電極が前記開口部に収まるように前記基板に設けられ、
    　前記開口部には接合材が充填され、
    　前記半導体素子は前記開口部を覆うように前記リードに載置されている、
    ことを特徴とする、半導体モジュール。
  2. 　前記リードの壁面および前記基板の上面の少なくとも一方には前記リードの外側と前記開口部とを連通させる連通部が形成されている、請求項１記載の半導体モジュール。
  3. 　前記基板の上面のうち前記リードの外側でかつ前記連通部の近傍の位置に設けられたランド電極をさらに備える、請求項２記載の半導体モジュール。
  4. 　前記ランド電極は平面視で前記リードの外縁に沿って延在する、請求項３記載の半導体モジュール。
  5. 　前記接合材ははんだであり、
    　前記リードの上面のはんだ濡れ性は前記リードの他の面のはんだ濡れ性よりも劣る、請求項１ないし４のいずれかに記載の半導体モジュール。
  6. 　前記基板に設けられた別パッド電極をさらに備え、
    　前記パッド電極の上面の前記基板からの高さは、前記別パッド電極の前記基板からの高さよりも高く、かつ前記リードの上面の前記基板からの高さよりも低い、請求項１ないし５のいずれかに記載の半導体モジュール。
  7. 　前記パッド電極の外側面は平面視で凹凸形状を有し、
    　前記開口部の内側面は前記パッド電極の外側面の凹凸形状と噛み合う凹凸形状を有する、請求項１ないし６のいずれかに記載の半導体モジュール。
  8. 　前記パッド電極は前記基板の上面に設けられ、
    　前記基板はその下面に前記封止樹脂から露出する金属板を有する、請求項１ないし７のいずれかに記載の半導体モジュール。
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Publication number Priority date Publication date Assignee Title
WO2023089714A1 (ja) * 2021-11-18 2023-05-25 三菱電機株式会社 半導体装置及び半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59207645A (ja) * 1983-05-11 1984-11-24 Toshiba Corp 半導体装置およびリ−ドフレ−ム
JPS6364330B2 (ja) * 1980-12-27 1988-12-12
JPH0383952U (ja) * 1989-09-29 1991-08-26
US20130105955A1 (en) * 2011-10-27 2013-05-02 Samsung Electro-Mechanics Co., Ltd. Semiconductor package and method for manufacturing the same and semiconductor package module having the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6364330B2 (ja) * 1980-12-27 1988-12-12
JPS59207645A (ja) * 1983-05-11 1984-11-24 Toshiba Corp 半導体装置およびリ−ドフレ−ム
JPH0383952U (ja) * 1989-09-29 1991-08-26
US20130105955A1 (en) * 2011-10-27 2013-05-02 Samsung Electro-Mechanics Co., Ltd. Semiconductor package and method for manufacturing the same and semiconductor package module having the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023089714A1 (ja) * 2021-11-18 2023-05-25 三菱電機株式会社 半導体装置及び半導体装置の製造方法

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