WO2017122347A1 - 制御システム - Google Patents

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WO2017122347A1 PCT/JP2016/051134 JP2016051134W WO2017122347A1 WO 2017122347 A1 WO2017122347 A1 WO 2017122347A1 JP 2016051134 W JP2016051134 W JP 2016051134W WO 2017122347 A1 WO2017122347 A1 WO 2017122347A1
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communication
signal
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健太 林
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Toshiba Mitsubishi Electric Industrial Systems Corp
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
    • H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
    • H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/493—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode the static converters being arranged for operation in parallel
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42—Loop networks
    • H04L12/437—Ring fault isolation or reconfiguration

Definitions

  • the present invention relates to a control system, and more particularly to a control system provided with a plurality of control circuits for controlling a plurality of electric devices.
  • Patent Document 1 discloses a power conversion system including m power conversion devices connected in parallel to a load and a communication line connected to the m power conversion devices. ing. m is an integer of 2 or more.
  • Each power converter includes an inverter that converts DC power into AC power and supplies the load, a current sensor that detects a load current value, and another load current value detected by the current sensor via a communication line ( m-1) Transmit to each of the power converters and receive (m-1) load current values transmitted from the other (m-1) power converters via the communication line.
  • the shared current and the cross current of the corresponding power converter are obtained.
  • An arithmetic circuit and a control circuit that controls the inverter so that a shared current is supplied from the corresponding power converter to the load and cross current is eliminated.
  • Patent Document 2 describes a combination of each data bit signal constituting each data signal to be transmitted and each exclusive OR of the modulation signal and the modulation signal as an upper bit signal.
  • a serial signal transmission method for transmitting a serial signal using a combination of a data bit signal and an exclusive OR of the inverted signal of the modulated signal and the inverted signal of the modulated signal as a lower bit signal is disclosed.
  • Patent Document 2 when the sum of the data bit signal corresponding to the upper bit signal and the lower bit signal of the serial signal is not a predetermined logical value on the receiving device side, the data bit signal is determined to be abnormal, and its use is Stopped.
  • each power conversion device receives the load current value from the other (m ⁇ 1) power conversion devices and obtains the shared current and the cross current. Therefore, the amount of data communication increases and the communication speed increases. There was a problem of being slow.
  • Patent Document 2 since the use of the data bit signal determined to be abnormal is stopped, it is necessary to stop the control of the control target when an abnormality occurs in the data bit signal.
  • a main object of the present invention is to provide a control system capable of controlling a plurality of electrical devices even when a data signal communication is small, a communication speed is high, and an abnormality occurs in data signal communication. is there.
  • a control system includes first to Nth control circuits for controlling first to Nth electrical devices, respectively, and first to Nth communication cables each including first and second communication lines. It is equipped with.
  • N is an integer of 2 or more.
  • the first to (N ⁇ 1) th control circuits are connected to the second to Nth control circuits in the subsequent stage via the first to (N ⁇ 1) th communication cables, respectively. It is connected to the first control circuit in the subsequent stage via N communication cables.
  • the first control circuit generates a first data signal for controlling the first to Nth electric devices, controls the first electric device based on the first data signal, and controls the first data
  • the signal is transmitted to the second control circuit at the subsequent stage via the first communication line of the first communication cable, and the first data signal is transmitted to the second control circuit at the preceding stage via the second communication line of the Nth communication cable. Transmit to the Nth control circuit.
  • n is an integer greater than or equal to 2 and less than or equal to N
  • the control circuit in the previous stage of the nth control circuit is the (n ⁇ 1) th control circuit
  • the control circuit in the subsequent stage of the nth control circuit is the (n + 1) th control circuit.
  • a first control circuit is an integer greater than or equal to 2 and less than or equal to N
  • the nth control circuit controls the nth electrical device based on the first data signal, and generates an nth data signal indicating a control result of the nth electrical device.
  • the nth control circuit receives the nth data signal and the data signal from the previous control circuit when the data signal communication with each of the previous control circuit and the subsequent control circuit is normally performed.
  • the nth communication signal is transmitted to the subsequent control circuit via the first communication line of the nth communication cable, and the nth data signal and the data signal from the subsequent control circuit are transmitted to the (n ⁇ 1) th communication cable. 2 is transmitted to the control circuit in the previous stage via the two communication lines.
  • the nth control circuit stops the communication of the data signal with the preceding control circuit, and the nth data signal and the succeeding control circuit.
  • the data signal from the control circuit is transmitted to the subsequent control circuit via the first communication line of the nth communication cable.
  • the nth control circuit stops the communication of the data signal with the subsequent control circuit and the nth data signal and the previous control circuit.
  • the data signal from the control circuit is transmitted to the control circuit in the previous stage via the second communication line of the (n ⁇ 1) th communication cable.
  • the first to Nth control circuits are connected in a ring shape with the first to Nth communication cables, the first control circuit serves as a master, and each of the second to Nth control circuits. Since this is a slave, it is possible to reduce the amount of data communication and increase the communication speed.
  • the first to N-th control circuits and the first communication lines of the first to N-th communication cables are used.
  • An annular first communication path is formed, and an annular second communication path is formed by the first to Nth control circuits and the second communication lines of the first to Nth communication cables.
  • the first and second communication lines of (N ⁇ 1) communication cables other than the nth communication cable An annular fourth communication path is formed by the first to Nth control circuits. Therefore, even when an abnormality occurs in data communication between the two control circuits, the first to Nth electrical devices can be controlled.
  • FIG. 1 is a circuit block diagram showing a configuration of a power conversion system according to an embodiment of the present invention.
  • FIG. 2 is a block diagram illustrating a configuration of a control circuit 3.1 illustrated in FIG. 1.
  • 3 is a flowchart showing the operation of the internal circuit shown in FIG.
  • FIG. 3 is a block diagram illustrating a configuration of a control circuit 3.2 illustrated in FIG. 1.
  • 5 is a flowchart showing the operation of the internal circuit shown in FIG.
  • FIG. 3 is a block diagram illustrating a configuration of a control circuit 3.3 illustrated in FIG. 1.
  • 7 is a flowchart showing the operation of the internal circuit shown in FIG.
  • FIG. 3 is a circuit block diagram showing communication paths in the control circuits 3.1 to 3.3 shown in FIG. FIG.
  • FIG. 3 is a circuit block diagram showing another communication path in the control circuits 3.1 to 3.3 shown in FIG.
  • FIG. 6 is a circuit block diagram showing still another communication path in the control circuits 3.1 to 3.3 shown in FIG.
  • FIG. 6 is a circuit block diagram showing still another communication path in the control circuits 3.1 to 3.3 shown in FIG.
  • FIG. 1 is a circuit block diagram showing a configuration of a power conversion system according to an embodiment of the present invention.
  • this power conversion system includes a plurality (three in the figure) of inverters 1.1 to 1.3, a plurality (three in this case) of current detectors 2.1 to 2.3, A plurality (three in this case) of control circuits 3.1 to 3.3 and a plurality (three in this case) of communication cables 4.1 to 4.3 are provided.
  • Each of inverters 1.1 to 1.3 constitutes an electric device, and control circuits 3.1 to 3.3 and communication cables 4.1 to 4.3 constitute a control system.
  • Inverters 1.1 to 1.3 operate based on control signals CNT1 to CNT3 from control circuits 3.1 to 3.3, respectively, and supply DC voltages supplied from DC power supplies 5.1 to 5.3, respectively. Convert to an AC voltage of a certain frequency (for example, commercial frequency). Output voltages of the inverters 1.1 to 1.3 are applied to the load 6 in parallel.
  • Each of DC power supplies 5.1 to 5.3 may be a battery, a capacitor, or a converter that converts AC power into DC power.
  • the control circuits 3.1 and 3.2 are connected to the control circuits 3.2 and 3.3 at the subsequent stages via the communication cables 4.1 and 4.2, respectively.
  • the control circuit 3.3 is connected to the communication cable 4.3.
  • the previous stage of the control circuit 3.1 is the control circuit 3.3
  • the subsequent stage of the control circuit 3.1 is the control circuit 3.2.
  • the previous stage of the control circuit 3.2 is the control circuit 3.1
  • the subsequent stage of the control circuit 3.2 is the control circuit 3.3.
  • the previous stage of the control circuit 3.3 is the control circuit 3.2, and the subsequent stage of the control circuit 3.3 is the control circuit 3.1.
  • the control circuits 3.1 to 3.3 are connected in a ring shape by communication cables 4.1 to 4.3, and exchange data signals with each other via the communication cables 4.1 to 4.3.
  • the control circuit 3.1 is a master, and each of the control circuits 3.2 and 3.3 is a slave.
  • the control circuit 3.1 has a load current value IL1 indicated by the output signal ⁇ 1 of the current detector 2.1 and a load current value IL2, indicated by the data signals D2 and D3 from the control circuits 3.2 and 3.3.
  • control circuit 3.1 gradually delays the phase of the output voltage of the inverter 1.1 when the cross current IC1 has a positive value, and outputs the output voltage of the inverter 1.1 when the cross current IC1 has a negative value.
  • the phase of is gradually advanced.
  • the control circuit 3.1 transmits a data signal D1 indicating the obtained shared current IS to the control circuits 3.2 and 3.3.
  • the data signal D1 is a signal for controlling the inverters 1.1 to 1.3.
  • the control signal CNT2 is generated to control the inverter 1.2 so that the obtained cross current IC2 becomes 0A.
  • the control circuit 3.2 transmits a data signal D2 indicating the load current value IL2 detected by the current detector 2.2 to the control circuit 3.1.
  • the data signal D2 is a signal indicating the control result of the inverter 1.2.
  • the control circuit 3.2 outputs an alarm signal AL2 that notifies that fact.
  • a light source, a sound source, a display, or the like may be provided for notifying that an abnormality has occurred in the communication of the data signal by light, sound, image, or the like.
  • the control signal CNT3 is generated and the inverter 1.3 is controlled so that the obtained cross current IC3 becomes 0A.
  • the control circuit 3.3 transmits a data signal D3 indicating the load current value IL3 detected by the current detector 2.3 to the control circuit 3.1.
  • the data signal D3 is a signal indicating the control result of the inverter 1.3.
  • the control circuit 3.3 outputs an alarm signal AL3 that notifies that fact.
  • a light source, a sound source, a display, or the like may be provided for notifying that an abnormality has occurred in the communication of the data signal by light, sound, image, or the like.
  • the communication cable 4.1 is connected between the control circuits 3.1 and 3.2, and a communication line L1 for transmitting a data signal from the preceding control circuit 3.1 to the succeeding control circuit 3.2; Communication line L2 for transmitting a data signal from control circuit 3.2 to control circuit 3.1 in the previous stage.
  • the communication cable 4.2 is connected between the control circuits 3.2 and 3.3, and a communication line L1 for transmitting a data signal from the control circuit 3.2 at the previous stage to the control circuit 3.3 at the rear stage, and the rear stage.
  • Communication line L2 for transmitting a data signal from control circuit 3.3 to control circuit 3.2 in the preceding stage.
  • the communication cable 4.3 is connected between the control circuits 3.3 and 3.1, and a communication line L1 for transmitting a data signal from the control circuit 3.3 at the front stage to the control circuit 3.1 at the rear stage, and the rear stage. And a communication line L2 for transmitting a data signal from the control circuit 3.1 to the previous control circuit 3.3.
  • the communication cable 4.1 is a multi-core cable.
  • Each of the communication lines L1 to L3 includes a plurality of signal lines. Connectors (not shown) are provided at each of one end and the other end of the communication cable 4.1.
  • Each of the communication cables 4.2 and 4.3 has the same configuration as the communication cable 4.1.
  • the connector at one end of the communication cable 4.1 is connected to the connector of the control circuit 3.1, and the connector at the other end of the communication cable 4.1 is connected to the connector of the control circuit 3.2.
  • the connector at one end of the communication cable 4.2 is connected to the connector of the control circuit 3.2, and the connector at the other end of the communication cable 4.2 is connected to the connector of the control circuit 3.3.
  • the connector at one end of the communication cable 4.3 is connected to the connector of the control circuit 3.3, and the connector at the other end of the communication cable 4.3 is connected to the connector of the control circuit 3.1.
  • control circuits 3.1, 3.2, 3.2, 3.3, 3.3, and 3.1 When data signals are normally communicated between the control circuits 3.1, 3.2, 3.2, 3.3, 3.3, and 3.1, the control circuits 3.1 to 3.3 and the communication line L1 of the communication cables 4.1 to 4.3 form an annular first communication path, and the control circuits 3.1 to 3.3 and the communication cables 4.1 to 4.3.
  • An annular second communication path is formed by the communication line L2.
  • the data signal D1 is transmitted from the control circuit 3.1 to the control circuit 3.2 via the communication line L1 of the communication cable 4.1, and from the control circuit 3.2 to the communication cable 4.2.
  • Data signals D1 and D2 are transmitted to the control circuit 3.3 via the communication line L1
  • the data signals D1 to D3 are transmitted from the control circuit 3.3 to the control circuit 3.1 via the communication line L1 of the communication cable 4.3. Is sent.
  • the data signal D1 is transmitted from the control circuit 3.1 to the control circuit 3.3 via the communication line L2 of the communication cable 4.3, and from the control circuit 3.3 to the communication cable 4.2.
  • Data signals D1 and D3 are transmitted to the control circuit 3.2 via the communication line L2, and the data signals D1 to D3 are transmitted from the control circuit 3.2 to the control circuit 3.1 via the communication line L2 of the communication cable 4.1. Is sent.
  • the data signal D1 is transmitted from the control circuit 3.1 to the control circuit 3.3 via the communication line L2 of the communication cable 4.3, and from the control circuit 3.3 to the communication cable 4.2.
  • Data signals D1 and D3 are transmitted to the control circuit 3.2 via the communication line L2, and the data signals D1 to D3 are transmitted from the control circuit 3.2 to the control circuit 3.3 via the communication line L1 of the communication cable 4.2.
  • the data signals D1 to D3 are transmitted from the control circuit 3.3 to the control circuit 3.1 via the communication line L1 of the communication cable 4.3.
  • control circuit 3.1 to 3.3 and the communication cables 4.1 and 4.3 use the annular fourth signal. Communication paths are formed.
  • the data signal D1 is transmitted from the control circuit 3.1 to the control circuit 3.3 via the communication line L2 of the communication cable 4.3, and the control circuit 3.3 transmits the communication cable 4.3.
  • Data signals D1, D3 are transmitted to the control circuit 3.1 via the communication line L1
  • the data signals D1, D3 are transmitted from the control circuit 3.1 to the control circuit 3.2 via the communication line L1 of the communication cable 4.1.
  • the data signals D1 to D3 are transmitted from the control circuit 3.2 to the control circuit 3.1 via the communication line L2 of the communication cable 4.1.
  • control circuit 3.1 If the data signal is not normally transmitted between the control circuit 3.3 and the control circuit 3.1, the control circuit 3.1 to 3.3 and the communication cables 4.1 and 4.2 are connected to the annular fifth Communication paths are formed.
  • the data signal D1 is transmitted from the control circuit 3.1 to the control circuit 3.2 via the communication line L1 of the communication cable 4.1, and from the control circuit 3.2 to the communication cable 4.2.
  • Data signals D1 and D2 are transmitted to the control circuit 3.3 via the communication line L1
  • the data signals D1 to D3 are transmitted from the control circuit 3.3 to the control circuit 3.2 via the communication line L2 of the communication cable 4.2.
  • the data signals D1 to D3 are transmitted from the control circuit 3.2 to the control circuit 3.1 via the communication line L2 of the communication cable 4.1.
  • FIG. 2 is a block diagram showing the configuration of the control circuit 3.1.
  • the control circuit 3.1 includes receivers 11 and 12, transmitters 13 and 14, determiners 15 and 16, and an internal circuit 17.
  • the receiver 11 receives the data signals D1 to D3 transmitted from the control circuit 3.3 via the communication line L1 of the communication cable 4.3, and receives the received data signals D1 to D3 by the determiner 15 and the internal circuit 17. To give.
  • the determiner 15 determines whether or not the data signals D1 to D3 from the receiver 11 are normal. If the data signals D1 to D3 are normal, the signal ⁇ 15 is set to “L” level, and the data signal When D1 to D3 are abnormal, signal ⁇ 15 is set to “H” level. Signal ⁇ 15 is applied to internal circuit 17.
  • the receiver 12 receives the data signals D1 to D3 transmitted from the control circuit 3.2 via the communication line L2 of the communication cable 4.1, and receives the received data signals D1 to D3 from the determiner 16 and the internal circuit 17. To give.
  • the determiner 16 determines whether or not the data signals D1 to D3 from the receiver 12 are normal. If the data signals D1 to D3 are normal, the signal ⁇ 16 is set to “L” level, and the data signal When D1 to D3 are abnormal, signal ⁇ 16 is set to “H” level. Signal ⁇ 16 is applied to internal circuit 17.
  • the determination of whether the data signals D1 to D3 are normal in the determiners 15 and 16 is performed by, for example, a parity check method.
  • a parity check method a bit string that constitutes a data signal is divided into fixed units, and parity bits indicating whether the number of bits having a value “1” included in each unit is an odd number or an even number is included. Attached to each unit. On the receiving side, the number of “1” and the parity bit are compared for each unit, and it is detected whether or not an error has occurred during data transmission. Further, it may be determined whether or not the data size is normal, or a method described in Japanese Patent Laid-Open No. 2006-340082 (Patent Document 2) may be employed.
  • the internal circuit 17 determines that the data signals D1 to D3 are normal by the determiners 15 and 16, the signals ⁇ 15 and ⁇ 16 are both set to the “L” level, and receives the data signals D2 and D3 from the receiver 11.
  • the received data signals D2 and D3 that is, load current values IL2 and IL3
  • the output signal ⁇ 1 of the current detector 2.1 that is, load current
  • a new data signal D1 that is, a shared current value IS for controlling the inverters 2.1 to 2.3 is generated.
  • the internal circuit 17 stores the latest data signals D2 and D3 used to generate the data signal D1 when the data communication is normally performed as described above.
  • the internal circuit 17 determines that the data signals D1 to D3 are normal by the determiners 15 and 16, and the data signals D1 to D3 from the receiver 11 and the data signals D1 to D3 from the receiver 12 are equal to each other. If not, the latest data signals D2 and D3 (that is, load current values IL2 and IL3) that are used and stored when data communication is normally performed and the output signal ⁇ 1 of the current detector 2.1 (that is, the current signal 2.1) Based on the load current value IL1), a new data signal D1 (that is, a shared current value IS) for controlling the inverters 2.1 to 2.3 is generated.
  • the internal circuit 17 determines that the data signal D1 to D3 from the receiver 11 is normal by the determiner 15 and sets the signal ⁇ 15 to the “L” level, and the data signal D1 from the receiver 12 by the determiner 16
  • D3 is determined to be abnormal and the signal ⁇ 16 is set to the “H” level
  • the data signals D2 and D3 that is, load current values IL2 and IL3
  • the output signal ⁇ 1 that is, the load current value IL1
  • a new data signal D1 that is, the shared current value IS for controlling the inverters 2.1 to 2.3 is generated.
  • the internal circuit 17 determines that the data signal D1 to D3 from the receiver 11 is abnormal by the determiner 15 and sets the signal ⁇ 15 to the “H” level, and the data signal D1 from the receiver 12 by the determiner 16
  • D3 is determined to be normal and the signal ⁇ 16 is set to “L” level
  • the data signals D2 and D3 that is, load current values IL2 and IL3
  • the output signal ⁇ 1 that is, the load current value IL1
  • a new data signal D1 that is, the shared current value IS for controlling the inverters 2.1 to 2.3 is generated.
  • the internal circuit 17 uses the latest data signals D2 and D3 (used and stored when data communication is normally performed). That is, a new data signal D1 (for controlling the inverters 2.1 to 2.3 based on the load current values IL2 and IL3) and the output signal ⁇ 1 of the current detector 2.1 (that is, the load current value IL1). That is, a shared current value IS) is generated.
  • the control signal CNT1 is generated so that the cross current IC becomes 0A to control the inverter 1.1.
  • the transmitter 13 transmits a new data signal D1 generated by the internal circuit 17 to the control circuit 3.2 via the communication line L1 of the communication cable 4.1.
  • the transmitter 14 transmits a new data signal D1 generated by the internal circuit 17 to the control circuit 3.3 via the communication line L2 of the communication cable 4.3.
  • FIG. 3 is a flowchart showing the operation of the internal circuit 17.
  • the internal circuit 17 receives the data signals D1 to D3 via the receivers 11 and 12.
  • the internal circuit 17 determines whether or not the output signals ⁇ 15 and ⁇ 16 of the determiners 15 and 16 are both at the “L” level.
  • the internal circuit 17 determines that the data signals D2 and D3 from the receiver 11 match the data signals D2 and D3 from the receiver 12 in step S3. It is determined whether or not.
  • step S3 If it is determined in step S3 that the data signals D2 and D3 from the receivers 11 and 12 match, the internal circuit 17 processes using the data signals D2 and D3 from the receivers 11 and 12 in step S4. . That is, the internal circuit 17 generates a new data signal D1 based on the received data signals D2 and D3 and the output signal ⁇ 1 of the current detector 2.1, and sends the new data signal D1 to the control circuit 3.2, 2. 3.3, the latest data signals D2 and D3 used to generate the data signal D1 are stored, the inverter 1.1 is controlled using the new data signal D1, and the process returns to step S1.
  • step S5 uses the latest stored and used when data communication is normally performed. Processing is performed using the data signals D2 and D3. That is, the internal circuit 17 generates a new data signal D1 based on the latest data signals D2 and D3 and the output signal ⁇ 1 of the current detector 2.1 that are used and stored when data communication is normally performed. The new data signal D1 is generated and transmitted to the control circuits 3.2 and 3.3, and the inverter 1.1 is controlled using the new data signal D1, and the process returns to step S1.
  • step S2 When the condition that the signals ⁇ 15 and ⁇ 16 are both at the “L” level is denied in step S2, the internal circuit 17 determines whether the signal ⁇ 15 or the signal ⁇ 16 is at the “L” level in step S6.
  • step S7 the internal circuit 17 determines that the normal data signal D1 of the data signals D1 to D3 from the receivers 11 and 12 is correct. Process using data signals D2 and D3 included in D3. That is, the internal circuit 17 generates a new data signal D1 based on the normal data signals D2 and D3 and the output signal ⁇ 1 of the current detector 2.1, and the new data signal D1 is transmitted to the control circuit 3. 2 and 3.3, control the inverter 1.1 using the new data signal D1, and return to step S1.
  • the internal circuit 17 uses the latest data signal stored and used when the data communication is normally performed in step S8. Process using D2 and D3. That is, the internal circuit 17 generates a new data signal D1 based on the latest data signals D2 and D3 and the output signal ⁇ 1 of the current detector 2.1 that are used and stored when data communication is normally performed. The new data signal D1 is generated and transmitted to the control circuits 3.2 and 3.3, and the inverter 1.1 is controlled using the new data signal D1, and the process returns to step S1.
  • FIG. 4 is a block diagram showing the configuration of the control circuit 3.2, and is a diagram contrasted with FIG. Referring to FIG. 4, control circuit 3.2 is different from control circuit 3.1 in that abnormality detectors 21 and 222 are added and internal circuit 17 is replaced by internal circuit 23.
  • the receiver 11 receives the data signal D1 transmitted from the control circuit 3.1 via the communication line L1 of the communication cable 4.1, and gives the received data signal D1 to the determination unit 15 and the internal circuit 23.
  • the determiner 15 determines whether or not the data signal D1 from the receiver 11 is normal. If the data signal D1 is normal, the signal ⁇ 15 is set to “L” level, and the data signal D1 is abnormal. In some cases, signal ⁇ 15 is set to “H” level. Signal ⁇ 15 is applied to internal circuit 23.
  • the receiver 12 receives the data signals D1 and D3 transmitted from the control circuit 3.3 via the communication line L2 of the communication cable 4.2, and receives the received data signals D1 and D3 by the determiner 16 and the internal circuit 17. To give.
  • the determiner 16 determines whether or not the data signals D1 and D3 from the receiver 12 are normal. If the data signals D1 and D3 are normal, the signal ⁇ 16 is set to “L” level, and the data signal When D1 and D3 are abnormal, signal ⁇ 16 is set to “H” level. Signal ⁇ 16 is applied to internal circuit 23.
  • the abnormality detector 21 turns the abnormality detection signal ⁇ 21 into the inactivation level “L”. It rises from the level to the activation level “H” level.
  • the abnormality detector 22 sets the abnormality detection signal ⁇ 22 to the inactivation level “L”. It rises from the level to the activation level “H” level.
  • Internal circuit 23 determines that data signals D1 and data signals D1 and D3 are normal by determiners 15 and 16, both signals ⁇ 15 and ⁇ 16 are set to the “L” level, and data signal D1 from receiver 11 And the data signal D1 from the receiver 12 coincide with each other in the data signal D1 (that is, the shared current value IS) and the output signal ⁇ 2 (that is, the load current value IL2) of the current detector 2.2. Based on this, the cross current IC2 is obtained, and the control signal CNT2 is generated to control the inverter 1.2 so that the cross current IC2 becomes 0A.
  • the internal circuit 23 generates a data signal D2 (that is, a load current value IL2) based on the output signal ⁇ 2 of the current detector 2.2.
  • the internal circuit 23 stores the latest data signal D1 used for controlling the inverter 1.2 when the data communication is normally performed as described above.
  • the internal circuit 23 determines that the data signal D1 and the data signals D1 and D3 are normal by the determiners 15 and 16, and the data signal D1 from the receiver 11 and the data signal D1 from the receiver 12 are equal to each other. If not, the latest data signal D1 (that is, the shared current value IS) that is used and stored when the data communication is normally performed and the output signal ⁇ 2 (that is, the load current value IL2) of the current detector 2.2 are stored. ) And the control signal CNT2 is generated so that the cross current IC2 becomes 0A to control the inverter 1.2. Furthermore, the internal circuit 23 generates a data signal D2 (that is, a load current value IL2) based on the output signal ⁇ 2 of the current detector 2.2.
  • the internal circuit 23 determines that the data signal D1 from the receiver 11 is normal by the determiner 15 and sets the signal ⁇ 15 to “L” level, and the data signal D1, D3 from the receiver 12 by the determiner 16 Is determined to be abnormal and the signal ⁇ 16 is set to the “H” level, the data signal D1 from the receiver 11 (ie, the shared current value IS) and the output signal ⁇ 2 of the current detector 2.2 (ie, the load)
  • the cross current IC2 is obtained based on the current value IL2), the control signal CNT2 is generated so that the cross current IC2 becomes 0A, and the inverter 1.2 is controlled. Furthermore, the internal circuit 23 generates a data signal D2 (that is, a load current value IL2) based on the output signal ⁇ 2 of the current detector 2.2.
  • the internal circuit 23 determines that the data signal D1 from the receiver 11 is abnormal by the determiner 15 and sets the signal ⁇ 15 to the “H” level, and the data signal D1 and D3 from the receiver 12 by the determiner 16 Is determined to be normal and the signal ⁇ 16 is set to the “L” level, the data signal D1 from the receiver 12 (ie, the shared current value IS) and the output signal ⁇ 2 of the current detector 2.2 (ie, the load)
  • the cross current IC2 is obtained based on the current value IL2), the control signal CNT2 is generated so that the cross current IC2 becomes 0A, and the inverter 1.2 is controlled. Furthermore, the internal circuit 23 generates a data signal D2 (that is, a load current value IL2) based on the output signal ⁇ 2 of the current detector 2.2.
  • the internal circuit 23 uses the latest data signal D1 stored and stored when data communication is normally performed (ie, sharing). Current IS) and output signal ⁇ 2 of current detector 2.2 (that is, load current value IL2), cross current IC2 is obtained, control signal CNT2 is generated so that cross current IC2 becomes 0A, and inverter 1.2 To control. Furthermore, the internal circuit 23 generates a data signal D2 (that is, a load current value IL2) based on the output signal ⁇ 2 of the current detector 2.2.
  • the internal circuit 23 includes switches SW1 to SW4.
  • the switch SW1 is connected between the receiver 11 and the transmitter 13.
  • the switch SW2 is connected between the receiver 12 and the transmitter 14.
  • the switch SW3 is connected between the receiver 11 and the transmitter 14.
  • the switch SW4 is connected between the receiver 12 and the transmitter 13.
  • the internal circuit 23 provides the data signal D1 and the new data signal D2 from the receiver 11 to the transmitter 13 via the switch SW1, and the data signals D1 and D3 from the receiver 12 and the new data signal D2 To the transmitter 14 via the switch SW2.
  • the transmitter 13 transmits the data signals D1, D2 from the internal circuit 23 to the control circuit 3.2 via the communication line L1 of the communication cable 4.2.
  • the transmitter 14 transmits the data signals D1 to D3 from the internal circuit 23 to the control circuit 3.1 via the communication line L2 of the communication cable 4.1.
  • the switch SW4 When the abnormality detection signals ⁇ 21 and ⁇ 22 become “H” level and “L” level, respectively, the switch SW4 is turned on and the switches SW1 to SW3 are turned off.
  • the internal circuit 23 stops the reception of the data signal D1 from the receiver 11, and supplies the data signals D1 and D3 and the new data signal D2 from the receiver 12 to the transmitter 13 via the switch SW4.
  • the transmitter 13 transmits the data signals D1 to D3 from the internal circuit 23 to the control circuit 3.2 via the communication line L1 of the communication cable 4.2. Transmission of the data signal from the transmitter 14 is stopped.
  • the switch SW3 When the abnormality detection signals ⁇ 21, ⁇ 22 become “L” level and “H” level, respectively, the switch SW3 is turned on and the switches SW1, SW2, SW4 are turned off.
  • the internal circuit 23 stops receiving the data signals D1 and D3 from the receiver 12, and supplies the data signal D1 and the new data signal D2 from the receiver 11 to the transmitter 14 via the switch SW3.
  • the transmitter 14 transmits the data signals D1, D2 from the internal circuit 23 to the control circuit 3.1 via the communication line L2 of the communication cable 4.1. Transmission of the data signal from the transmitter 13 is stopped.
  • the output signals ⁇ 15 and ⁇ 16 of the determiners 15 and 16 are both at the “L” level, the data signal D1 from the receiver 11 and the data signal D1 from the receiver 12 do not coincide with each other three times in succession.
  • the switch SW3 is turned on and the switches SW1, SW2 and SW4 are turned off.
  • the internal circuit 23 stops receiving the data signals D1 and D3 from the receiver 12, and supplies the data signal D1 and the new data signal D2 from the receiver 11 to the transmitter 14 via the switch SW3.
  • the transmitter 14 transmits the data signals D1, D2 from the internal circuit 23 to the control circuit 3.1 via the communication line L2 of the communication cable 4.1. Transmission of the data signal from the transmitter 13 is stopped.
  • the internal circuit 23 outputs an alarm signal AL2 for notifying that an abnormality has occurred in data signal communication.
  • the output signals ⁇ 15 and ⁇ 16 of the determiners 15 and 16 are both at the “L” level, it is continuously 3 that the data signal D1 from the receiver 11 and the data signal D1 from the receiver 12 do not match. If this occurs, the switch SW4 may be turned on and the switches SW1 to SW3 may be turned off.
  • the internal circuit 23 stops the reception of the data signal D1 from the receiver 11, and supplies the data signals D1 and D3 and the new data signal D2 from the receiver 12 to the transmitter 13 via the switch SW4.
  • the transmitter 13 transmits the data signals D1 to D3 from the internal circuit 23 to the control circuit 3.2 via the communication line L1 of the communication cable 4.2. Transmission of the data signal from the transmitter 14 is stopped.
  • FIG. 5 is a flowchart showing the operation of the internal circuit 23.
  • the internal circuit 23 receives the data signals D ⁇ b> 1 and D ⁇ b> 3 via the receivers 11 and 12.
  • the internal circuit 23 determines whether or not the output signals ⁇ 15 and ⁇ 16 of the determiners 15 and 16 are both at the “L” level.
  • the internal circuit 23 determines whether the data signal D1 from the receiver 11 and the data signal D1 from the receiver 12 match in step S13. Is determined.
  • step S13 If it is determined in step S13 that the data signals D1 from the receivers 11 and 12 match, the internal circuit 23 processes using the data signals D1 from the receivers 11 and 12 in step S14. That is, the internal circuit 23 controls the inverter 1.2 based on the received data signal D1 and the output signal ⁇ 2 of the current detector 2.2, stores the latest data signal D1, and based on the signal ⁇ 2. A new data signal D2 is generated and transmitted to the control circuits 3.1 and 3.3, and the process returns to step S11.
  • step S15 the internal circuit 23 uses the latest data signal stored and used when data communication is normally performed. Process using D1. That is, internal circuit 23 controls inverter 1.2 based on the latest data signal D1 used and stored when data communication is normally performed and output signal ⁇ 2 of current detector 2.2. A new data signal D2 is generated based on the signal ⁇ 2 and transmitted to the control circuits 3.1 and 3.3.
  • step S16 the internal circuit 23 determines whether or not the data signal D1 when data communication is normally performed has been used three times in succession. If it is determined in step S16 that the data signal D1 when the data communication is normally performed is used three times continuously, the internal circuit 23 switches the switches SW1 to SW4 in step S17 and outputs the alarm signal AL2. Output and return to step S11. At that time, the switch SW3 is turned on and the switches SW1, SW2, and SW4 are turned off. In step S16, when the condition that the data signal D1 when the communication is normally performed is used continuously three times is denied, the processing by the internal circuit 23 returns to step S11.
  • step S12 If the condition that both the signals ⁇ 15 and ⁇ 16 are at “L” level is denied in step S12, the internal circuit 23 determines whether the signal ⁇ 15 or the signal ⁇ 16 is at “L” level in step S18.
  • the internal circuit 23 uses the normal data signal D1 of the data signals D1 from the receivers 11 and 12 in step S19. To process. That is, the internal circuit 23 controls the inverter 1.2 based on the normal data signal D1 and the output signal ⁇ 2 of the current detector 2.2, and generates a new data signal D2 based on the signal ⁇ 2. Then, the data is transmitted to the control circuits 3.1 and 3.3 and the process proceeds to step S21.
  • the internal circuit 23 uses the latest data signal stored and used when data communication is normally performed in step S20. Process using D1. That is, internal circuit 23 controls inverter 1.2 based on the latest data signal D1 used and stored when data communication is normally performed and output signal ⁇ 2 of current detector 2.2. Then, a new data signal D2 is generated based on the signal ⁇ 2 and transmitted to the control circuits 3.1 and 3.3, and the process proceeds to step S21.
  • step S21 the internal circuit 23 determines whether or not the abnormality detection signal ⁇ 21 or ⁇ 22 is at “H” level. If the abnormality detection signal ⁇ 21 or ⁇ 22 is at “H” level, the switches SW1 to SW4 are switched in step S22. And an alarm signal AL2 is output, and the process returns to step S11. At this time, when the abnormality detection signal ⁇ 21 is at “H” level, the switches SW1 to SW3 are turned off and the switch SW4 is turned on. When the abnormality detection signal ⁇ 22 is at “H” level, the switches SW1 and SW2 are turned on. , SW4 are turned off and the switch SW3 is turned on. If the condition that the abnormality detection signal ⁇ 21 or ⁇ 22 is at “H” level is denied in step S21, the processing by the internal circuit 23 returns to step S11.
  • FIG. 6 is a block diagram showing the configuration of the control circuit 3.3, and is a diagram contrasted with FIG. Referring to FIG. 6, control circuit 3.3 is different from control circuit 3.2 in that internal circuit 23 is replaced by internal circuit 24.
  • the receiver 11 receives the data signals D1 and D2 transmitted from the control circuit 3.2 via the communication line L1 of the communication cable 4.2, and receives the received data signals D1 and D2 by the determiner 15 and the internal circuit 23. To give.
  • the determiner 15 determines whether or not the data signals D1 and D2 from the receiver 11 are normal. If the data signals D1 and D2 are normal, the determiner 15 sets the signal ⁇ 15 to the “L” level, and the data signal When D1 and D2 are abnormal, signal ⁇ 15 is set to “H” level. Signal ⁇ 15 is applied to internal circuit 24.
  • the receiver 12 receives the data signal D1 transmitted from the control circuit 3.1 via the communication line L2 of the communication cable 4.3, and gives the received data signal D1 to the determiner 16 and the internal circuit 17.
  • the determiner 16 determines whether or not the data signal D1 from the receiver 12 is normal. If the data signal D1 is normal, the signal ⁇ 16 is set to “L” level, and the data signal D1 is abnormal. In some cases, signal ⁇ 16 is set to “H” level. Signal ⁇ 16 is applied to internal circuit 24.
  • the operation of the abnormality detectors 21 and 22 is as described with reference to FIG.
  • the internal circuit 24 determines that the data signals D1 and D2 and the data signal D1 are normal by the determiners 15 and 16, both the signals ⁇ 15 and ⁇ 16 are set to the “L” level, and the data signal D1 from the receiver 11 And the data signal D1 from the receiver 12 coincide with each other in the data signal D1 (that is, the shared current value IS) and the output signal ⁇ 3 (that is, the load current value IL3) of the current detector 2.3. Based on this, the cross current IC3 is obtained, and the control signal CNT3 is generated to control the inverter 1.3 so that the cross current IC3 becomes 0A.
  • the internal circuit 24 generates a data signal D3 (that is, a load current value IL3) based on the output signal ⁇ 3 of the current detector 2.3.
  • the internal circuit 24 stores the latest data signal D1 used for controlling the inverter 1.3 when the data communication is normally performed as described above.
  • the internal circuit 24 determines that the data signals D1, D2 and the data signal D1 are normal by the determiners 15 and 16, and the data signal D1 from the receiver 11 and the data signal D1 from the receiver 12 are equal to each other. If not, the latest data signal D1 (that is, the shared current value IS) that is used and stored when the data communication is normally performed and the output signal ⁇ 3 (that is, the load current value IL3) of the current detector 2.3 are stored. ) And the control signal CNT3 is generated to control the inverter 1.3 so that the cross current IC3 becomes 0A. Furthermore, the internal circuit 24 generates a data signal D3 (that is, a load current value IL3) based on the output signal ⁇ 3 of the current detector 2.3.
  • the internal circuit 24 determines that the data signal D1, D2 from the receiver 11 is normal by the determiner 15 and sets the signal ⁇ 15 to the “L” level, and the data signal D1 from the receiver 12 by the determiner 16 Is determined to be abnormal and the signal ⁇ 16 is set to the “H” level, the data signal D1 from the receiver 11 (ie, the shared current value IS) and the output signal ⁇ 3 of the current detector 2.3 (ie, the load)
  • the cross current IC3 is obtained based on the current value IL3), the control signal CNT3 is generated so that the cross current IC3 becomes 0A, and the inverter 1.3 is controlled. Furthermore, the internal circuit 24 generates a data signal D3 (that is, a load current value IL3) based on the output signal ⁇ 3 of the current detector 2.3.
  • the internal circuit 24 determines that the data signal D1, D2 from the receiver 11 is abnormal by the determiner 15 and sets the signal ⁇ 15 to the “H” level, and the data signal D1 from the receiver 12 by the determiner 16 Is determined to be normal and the signal ⁇ 16 is set to the “L” level, the data signal D1 from the receiver 12 (ie, the shared current value IS) and the output signal ⁇ 3 of the current detector 2.3 (ie, the load)
  • the cross current IC3 is obtained based on the current value IL3), the control signal CNT3 is generated so that the cross current IC3 becomes 0A, and the inverter 1.3 is controlled. Furthermore, the internal circuit 24 generates a data signal D3 (that is, a load current value IL3) based on the output signal ⁇ 3 of the current detector 2.3.
  • the internal circuit 24 uses the latest data signal D1 stored and stored when the data communication is normally performed (that is, sharing). Current IS) and output signal ⁇ 3 of current detector 2.3 (that is, load current value IL3), cross current IC3 is obtained, and control signal CNT3 is generated so that cross current IC3 becomes 0A to generate inverter 1.3. To control. Furthermore, the internal circuit 24 generates a data signal D3 (that is, a load current value IL3) based on the output signal ⁇ 3 of the current detector 2.3.
  • the internal circuit 24 includes switches SW1 to SW4.
  • the switch SW1 is connected between the receiver 11 and the transmitter 13.
  • the switch SW2 is connected between the receiver 12 and the transmitter 14.
  • the switch SW3 is connected between the receiver 11 and the transmitter 14.
  • the switch SW4 is connected between the receiver 12 and the transmitter 13.
  • the internal circuit 24 supplies the data signals D1 and D2 and the new data signal D3 from the receiver 11 to the transmitter 13 via the switch SW1, and the data signal D1 and the new data signal D3 from the receiver 12 To the transmitter 14 via the switch SW2.
  • the transmitter 13 transmits the data signals D1 to D3 from the internal circuit 23 to the control circuit 3.1 via the communication line L1 of the communication cable 4.3.
  • the transmitter 14 transmits the data signals D1, D3 from the internal circuit 24 to the control circuit 3.2 via the communication line L2 of the communication cable 4.2.
  • the switch SW4 is turned on and the switches SW1 to SW3 are turned off.
  • the internal circuit 24 stops receiving the data signals D1 and D2 from the receiver 11, and supplies the data signals D1 and D3 and the new data signal D2 from the receiver 12 to the transmitter 13 via the switch SW4. .
  • the transmitter 13 transmits the data signals D1 to D3 from the internal circuit 24 to the control circuit 3.1 via the communication line L1 of the communication cable 4.3. Transmission of the data signal from the transmitter 14 is stopped.
  • the switch SW3 When the abnormality detection signals ⁇ 21, ⁇ 22 become “L” level and “H” level, respectively, the switch SW3 is turned on and the switches SW1, SW2, SW4 are turned off.
  • the internal circuit 24 stops receiving the data signal D1 from the receiver 12, and supplies the data signals D1, D2 and the new data signal D3 from the receiver 11 to the transmitter 14 via the switch SW3.
  • the transmitter 14 transmits the data signals D1 to D3 from the internal circuit 24 to the control circuit 3.2 via the communication line L2 of the communication cable 4.2. Transmission of the data signal from the transmitter 13 is stopped.
  • the output signals ⁇ 15 and ⁇ 16 of the determiners 15 and 16 are both at the “L” level, the data signal D1 from the receiver 11 and the data signal D1 from the receiver 12 do not coincide with each other three times in succession.
  • the switch SW3 is turned on and the switches SW1, SW2 and SW4 are turned off.
  • the internal circuit 24 stops receiving the data signal D1 from the receiver 12, and supplies the data signals D1, D2 and the new data signal D3 from the receiver 11 to the transmitter 14 via the switch SW3.
  • the transmitter 14 transmits the data signals D1 to D3 from the internal circuit 24 to the control circuit 3.1 via the communication line L2 of the communication cable 4.1. Transmission of the data signal from the transmitter 13 is stopped.
  • the internal circuit 23 outputs an alarm signal AL3 notifying that an abnormality has occurred in the data signal.
  • the output signals ⁇ 15 and ⁇ 16 of the determiners 15 and 16 are both at the “L” level, it is continuously 3 that the data signal D1 from the receiver 11 and the data signal D1 from the receiver 12 do not match. If this occurs, the switch SW4 may be turned on and the switches SW1 to SW3 may be turned off.
  • the internal circuit 24 stops receiving the data signals D1 and D2 from the receiver 11, and supplies the data signal D1 and the new data signal D3 from the receiver 12 to the transmitter 13 via the switch SW4.
  • the transmitter 13 transmits the data signals D1, D3 from the internal circuit 24 to the control circuit 3.1 via the communication line L1 of the communication cable 4.2. Transmission of the data signal from the transmitter 14 is stopped.
  • FIG. 7 is a flowchart showing the operation of the internal circuit 24.
  • the internal circuit 24 receives the data signals D1, D2 via the receivers 11, 12.
  • the internal circuit 24 determines whether or not the output signals ⁇ 15 and ⁇ 16 of the determiners 15 and 16 are both at the “L” level.
  • the internal circuit 24 determines whether the data signal D1 from the receiver 11 and the data signal D1 from the receiver 12 match in step S33. Is determined.
  • step S33 If it is determined in step S33 that the data signals D1 from the receivers 11 and 12 match, the internal circuit 24 processes the data signals D1 from the receivers 11 and 12 in step S34. That is, the internal circuit 24 controls the inverter 1.3 based on the received data signal D1 and the output signal ⁇ 3 of the current detector 2.3, stores the latest data signal D1, and based on the signal ⁇ 3. A new data signal D3 is generated and transmitted to the control circuits 3.1 and 3.2, and the process returns to step S31.
  • step S35 the internal circuit 24 uses the latest data signal stored and used when data communication is normally performed. Process using D1. That is, the internal circuit 24 controls the inverter 1.3 based on the latest data signal D1 used and stored when data communication is normally performed and the output signal ⁇ 3 of the current detector 2.3. A new data signal D3 is generated based on the signal ⁇ 3 and transmitted to the control circuits 3.1 and 3.2.
  • step S36 the internal circuit 24 determines whether or not the data signal D1 when data communication is normally performed is used three times in succession.
  • step S37 the internal circuit 24 switches the switches SW1 to SW4 and outputs the alarm signal AL2. Output, and return to step S31.
  • the switch SW3 is turned on and the switches SW1, SW2, and SW4 are turned off.
  • step S36 when the condition that the data signal D1 when the communication is normally performed is used continuously three times is denied, the processing by the internal circuit 24 returns to step S31.
  • step S32 the internal circuit 24 determines whether or not the signal ⁇ 15 or the signal ⁇ 16 is “L” level in step S38.
  • step S38 If it is determined in step S38 that the signal ⁇ 15 or the signal ⁇ 16 is at the “L” level, the internal circuit 24 uses the normal data signal D1 of the data signals D1 from the receivers 11 and 12 in step S39. To process. That is, the internal circuit 24 controls the inverter 1.3 based on the normal data signal D1 and the output signal ⁇ 3 of the current detector 2.3, and generates a new data signal D3 based on the signal ⁇ 3. Then, the data is transmitted to the control circuits 3.1 and 3.2, and the process proceeds to step S41.
  • the internal circuit 24 uses the latest data signal D1 stored and used when communication is normally performed in step S40. To process. That is, the internal circuit 24 controls the inverter 1.3 based on the latest data signal D1 used and stored when data communication is normally performed and the output signal ⁇ 3 of the current detector 2.3. Then, a new data signal D3 is generated based on the signal ⁇ 3 and transmitted to the control circuits 3.1 and 3.2, and the process proceeds to step S41.
  • step S41 the internal circuit 24 determines whether or not the abnormality detection signal ⁇ 21 or ⁇ 22 is at “H” level. If the abnormality detection signal ⁇ 21 or ⁇ 22 is at “H” level, the switches SW1 to SW4 are switched in step S42. And an alarm signal AL2 is output, and the process returns to step S31. At this time, when the abnormality detection signal ⁇ 21 is at “H” level, the switches SW1 to SW3 are turned off and the switch SW4 is turned on. When the abnormality detection signal ⁇ 22 is at “H” level, the switches SW1 and SW2 are turned on. , SW4 are turned off and the switch SW3 is turned on. When the condition that the abnormality detection signal ⁇ 21 or ⁇ 22 is “H” level is denied in step S41, the processing by the internal circuit 24 returns to step S31.
  • FIG. 8 is a circuit showing a communication path when data communication is normally performed between the control circuits 3.1, 3.2, 3.2, 3.3, 3.3, and 3.1. It is a block diagram.
  • the switches SW1 and SW2 are turned on and the switches SW3 and SW4 are turned off.
  • a first communication path P1 is formed by the control circuit 3.1 to 3.3 and the communication line L1 of the communication cable 4.1 to 4.3, and the control circuit 3.1 to 3.3 and the communication cable 4.
  • a second communication path P1 is formed by the communication lines L2 of 1 to 4.3.
  • the data signal D1 generated in the control circuit 3.1 is sent to the receiver 11 of the control circuit 3.2 via the transmitter 13 and the communication line L1 of the communication cable 4.1. Sent.
  • the data signal D1 received by the receiver 11 of the control circuit 3.2 and the data signal D2 generated in the control circuit 3.2 are transmitted through the switch SW1, the transmitter 13, and the communication line L1 of the communication cable 4.2.
  • the data signals D1 and D2 received by the receiver 11 of the control circuit 3.3 and the data signal D3 generated in the control circuit 3.3 are the switch SW1, the transmitter 13, and the communication line of the communication cable 4.3. It is transmitted to the receiver 11 of the control circuit 3.1 via L1.
  • the data signal D1 generated in the control circuit 3.1 is transmitted to the receiver 12 of the control circuit 3.3 via the transmitter 14 and the communication line L2 of the communication cable 4.3. Sent.
  • the data signal D1 received by the receiver 12 of the control circuit 3.3 and the data signal D3 generated in the control circuit 3.3 are transmitted through the switch SW2, the transmitter 14, and the communication line L2 of the communication cable 4.2.
  • the data signals D1, D3 received by the receiver 12 of the control circuit 3.2 and the data signal D2 generated in the control circuit 3.2 are connected to the switch SW2, the transmitter 14, and the communication line of the communication cable 4.1. Is transmitted to the receiver 12 of the control circuit 3.1 via L2.
  • the control circuit 3.1 generates a new data signal D1 based on the data signals D2 and D3 received by the receivers 11 and 12.
  • FIG. 9 is a circuit block diagram showing a communication path when data communication becomes abnormal between the control circuits 3.1 and 3.2.
  • a poor contact between the connector on one side of the communication cable 4.1 and the connector on the control circuit 3.1 occurs, the connector on the other side of the communication cable 4.1 and the control circuit 3.
  • a third communication path P3 is formed by the control circuits 3.1 to 3.3 and the communication lines L1 and L2 of the communication cables 4.2 and 4.3.
  • the data signal D1 generated in the control circuit 3.1 is sent to the receiver 12 of the control circuit 3.3 via the transmitter 14 and the communication line L2 of the communication cable 4.3. Sent.
  • the data signal D1 received by the receiver 12 of the control circuit 3.3 and the data signal D3 generated in the control circuit 3.3 are connected to the switch SW2, the transmitter 14, and the communication line L2 of the communication cable 4.2.
  • the data signals D1, D3 received by the receiver 12 of the control circuit 3.2 and the data signal D2 generated in the control circuit 3.2 are connected to the switch SW4, the transmitter 13, and the communication line of the communication cable 4.2. It is transmitted to the receiver 11 of the control circuit 3.3 via L1.
  • the data signals D1 and D2 received by the receiver 11 of the control circuit 3.3 and the data signal D3 generated in the control circuit 3.3 are the switch SW1, the transmitter 13, and the communication line of the communication cable 4.3. It is transmitted to the receiver 11 of the control circuit 3.1 via L1.
  • the control circuit 3.1 generates a new data signal D1 based on the data signals D2 and D3 received by the receiver 11.
  • the data communication between the control circuits 3.1 and 3.2 becomes abnormal. I understand that. Therefore, for example, by eliminating the contact failure between the connector of the communication cable 4.1 and the connector of the control circuit 3.1 or 3.2, the data communication between the control circuits 3.1 and 3.2 is performed normally. It can be returned to the state.
  • FIG. 10 is a circuit block diagram showing a communication path when data communication becomes abnormal between the control circuits 3.2 and 3.3.
  • a poor contact between the connector on one side of the communication cable 4.2 and the connector on the control circuit 3.2 occurs, the connector on the other side of the communication cable 4.2 and the control circuit 3.
  • a fourth communication path P4 is formed by the control circuits 3.1 to 3.3 and the communication lines L1 and L2 of the communication cables 4.1 and 4.3.
  • the data signal D1 generated in the control circuit 3.1 is transmitted to the receiver 12 of the control circuit 3.3 via the transmitter 14 and the communication line L2 of the communication cable 4.3. Sent.
  • the data signal D1 received by the receiver 12 of the control circuit 3.3 and the data signal D3 generated in the control circuit 3.3 are transmitted through the switch SW4, the transmitter 13, and the communication line L1 of the communication cable 4.3.
  • Data signals D1, D3 received by the receiver 11 of the control circuit 3.1 are transmitted to the receiver 11 of the control circuit 3.2 via the transmitter 13 and the communication line L1 of the communication cable 4.1.
  • the data signals D1 and D3 received by the receiver 11 of the control circuit 3.2 and the data signal D2 generated in the control circuit 3.2 are connected to the switch SW3, the transmitter 14, and the communication line of the communication cable 4.1. It is transmitted to the receiver 12 of the control circuit 3.1 via L2.
  • the control circuit 3.1 generates a new data signal D1 based on the data signals D2 and D3 received by the receiver 12.
  • FIG. 11 is a circuit block diagram showing a communication path when data communication becomes abnormal between the control circuits 3.3 and 3.1.
  • a poor contact between the connector on one side of the communication cable 4.3 and the connector on the control circuit 3.3 occurs, the connector on the other side of the communication cable 4.3 and the control circuit 3.
  • a fifth communication path P5 is formed by the control circuits 3.1 to 3.3 and the communication lines L1 and L2 of the communication cables 4.1 and 4.2.
  • the data signal D1 generated in the control circuit 3.1 is transmitted to the receiver 11 of the control circuit 3.2 via the transmitter 13 and the communication line L1 of the communication cable 4.1. Sent.
  • the data signal D1 received by the receiver 11 of the control circuit 3.2 and the data signal D2 generated in the control circuit 3.2 are connected to the switch SW1, the transmitter 13, and the communication line L1 of the communication cable 4.2. To the receiver 11 of the control circuit 3.3.
  • the data signals D1 and D2 received by the receiver 11 of the control circuit 3.3 and the data signal D3 generated in the control circuit 3.3 are connected to the switch SW3, the transmitter 14, and the communication line of the communication cable 4.2. And transmitted to the receiver 12 of the control circuit 3.2 via L2.
  • the data signals D1, D3 received by the receiver 12 of the control circuit 3.2 and the data signal D2 generated in the control circuit 3.2 are connected to the switch SW2, the transmitter 14, and the communication line of the communication cable 4.1. Is transmitted to the receiver 12 of the control circuit 3.1 via L2.
  • the control circuit 3.1 generates a new data signal D1 based on the data signals D2 and D3 received by the receiver 12.
  • control circuits 3.1 to 3.3 are connected in a ring shape by the communication cables 4.1 to 4.3, the control circuit 3.1 is used as a master, and the control circuit 3.2 is connected. , 3.3 are slaves, so that the amount of data communication can be reduced and the communication speed can be increased.
  • the first loop circuit is connected to the control circuit 3.1 to 3.3 and the communication line L1 of the communication cables 4.1 to 4.3.
  • Communication path P1 is formed
  • an annular second communication path P2 is formed by the control circuits 3.1 to 3.3 and the communication line L2 of the communication cables 4.1 to 4.3.
  • An annular third communication path P3 is formed. Therefore, the inverters 1.1 to 1.3 can be controlled even when an abnormality occurs in data communication between the two control circuits.
  • the present invention is not limited thereto, and the present invention includes N pieces. It can be applied to a power conversion system provided with the control circuit.

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Abstract

　この電力変換システムでは、第１～第３の制御回路（３．１～３．３）間のデータ通信が正常である場合は、第１～第３の制御回路（３．１～３．３）および第１～第３の通信ケーブル（４．１～４．３）の第１の通信線（Ｌ１）によって環状の第１の通信経路（Ｐ１）を形成し、第１～第３の制御回路（３．１～３．３）および第１～第３の通信ケーブル（４．１～４．３）の第２の通信線（Ｌ２）によって環状の第２の通信経路（Ｐ２）を形成する。たとえば、第１および第２の制御回路（３．１，３．２）間のデータ通信が異常になった場合は、第２および第３の通信ケーブル（４．２，４．３）の第１および第２の通信線（Ｌ１，Ｌ２）と第１～第３の制御回路（３．１～３．３）とによって環状の第３の通信経路（Ｐ３）を形成する。

Description

制御システム
　本発明は制御システムに関し、特に、それぞれ複数の電気機器を制御する複数の制御回路を備えた制御システムに関する。
　ＷＯ２０１１／０３９８６５号（特許文献１）には、負荷に対して並列接続されたｍ台の電力変換装置と、ｍ台の電力変換装置に接続された通信回線とを備えた電力変換システムが開示されている。ｍは２以上の整数である。各電力変換装置は、直流電力を交流電力に変換して負荷に供給するインバータと、負荷電流値を検出する電流センサと、電流センサによって検出された負荷電流値を通信回線を介して他の（ｍ－１）台の電力変換装置の各々に送信するとともに、他の（ｍ－１）台の電力変換装置から通信回線を介して送信された（ｍ－１）個の負荷電流値を受信する通信回路と、対応の電流センサによって検出された負荷電流値と、通信回路によって受信された（ｍ－１）個の負荷電流値とに基づいて、対応の電力変換装置の分担電流および横流を求める演算回路と、対応の電力変換装置から負荷に分担電流が供給され、かつ横流が無くなるようにインバータを制御する制御回路とを含む。
　特開２００６－３４００８２号公報（特許文献２）には、伝送するデータ信号を構成する各データビット信号および変調信号の各排他的論理和と上記変調信号との組合せを上位ビット信号とし、上記各データビット信号および上記変調信号の反転信号の各排他的論理和と上記変調信号の反転信号との組合せを下位ビット信号としたシリアル信号を伝送するシリアル信号伝送方法が開示されている。特許文献２では、受信装置側において、上記シリアル信号の上位ビット信号と下位ビット信号の対応するデータビット信号の和が所定の論理値でないとき、上記データビット信号が異常と判定され、その使用が停止される。
ＷＯ２０１１／０３９８６５号 特開２００６－３４００８２号公報
　しかし、特許文献１では、各電力変換装置が他の（ｍ－１）台の電力変換装置から負荷電流値を受信して分担電流および横流を求めるので、データ通信量が大きくなり、通信速度が遅くなるという問題があった。
　特許文献２では、異常であると判定されたデータビット信号の使用が停止されるので、データビット信号に異常が発生した場合には制御対象の制御を停止する必要がある。
　それゆえに、この発明の主たる目的は、データ通信量が小さく、通信速度が速く、データ信号の通信に異常が発生した場合でも複数の電気機器を制御することが可能な制御システムを提供することである。
　この発明に係る制御システムは、それぞれ第１～第Ｎの電気機器を制御する第１～第Ｎの制御回路と、各々が第１および第２の通信線を含む第１～第Ｎの通信ケーブルとを備えたものである。Ｎは２以上の整数である。第１～第（Ｎ－１）の制御回路は第１～第（Ｎ－１）の通信ケーブルを介して後段の第２～第Ｎの制御回路にそれぞれ接続され、第Ｎの制御回路は第Ｎの通信ケーブルを介して後段の第１の制御回路に接続される。第１の制御回路は、第１～第Ｎの電気機器を制御するための第１のデータ信号を生成し、第１のデータ信号に基づいて第１の電気機器を制御し、第１のデータ信号を第１の通信ケーブルの第１の通信線を介して後段の第２の制御回路に送信するとともに、第１のデータ信号を第Ｎの通信ケーブルの第２の通信線を介して前段の第Ｎの制御回路に送信する。２以上でＮ以下の整数をｎとすると、第ｎの制御回路の前段の制御回路は第（ｎ－１）の制御回路であり、第ｎの制御回路の後段の制御回路は第（ｎ＋１）の制御回路または第１の制御回路である。第ｎの制御回路は、第１のデータ信号に基づいて第ｎの電気機器を制御するとともに、第ｎの電気機器の制御結果を示す第ｎのデータ信号を生成する。第ｎの制御回路は、前段の制御回路および後段の制御回路の各々とのデータ信号の通信が正常に行なわれている場合は、第ｎのデータ信号と前段の制御回路からのデータ信号とを第ｎの通信ケーブルの第１の通信線を介して後段の制御回路に送信するとともに、第ｎのデータ信号と後段の制御回路からのデータ信号とを第（ｎ－１）の通信ケーブルの第２の通信線を介して前段の制御回路に送信する。第ｎの制御回路は、前段の制御回路とのデータ信号の通信が正常に行なわれなくなった場合は、前段の制御回路とのデータ信号の通信を停止するとともに、第ｎのデータ信号と後段の制御回路からのデータ信号とを第ｎの通信ケーブルの第１の通信線を介して後段の制御回路に送信する。第ｎの制御回路は、後段の制御回路とのデータ信号の通信が正常に行なわれなくなった場合は、後段の制御回路とのデータ信号の通信を停止するとともに、第ｎのデータ信号と前段の制御回路からのデータ信号とを第（ｎ－１）の通信ケーブルの第２の通信線を介して前段の制御回路に送信する。
　この発明に係る制御システムでは、第１～第Ｎの制御回路を第１～第Ｎの通信ケーブルによって環状に接続し、第１の制御回路をマスターとし、第２～第Ｎの制御回路の各々をスレーブとしたので、データ通信量の低減化、通信速度の高速化を図ることができる。
　さらに、第ｎの制御回路とその前段および後段の制御回路とのデータ通信が正常である場合は、第１～第Ｎの制御回路および第１～第Ｎの通信ケーブルの第１の通信線によって環状の第１の通信経路が形成されるとともに、第１～第Ｎの制御回路および第１～第Ｎの通信ケーブルの第２の通信線によって環状の第２の通信経路が形成される。第ｎの制御回路とその前段の制御回路とのデータ通信が正常でない場合は、第（ｎ－１）の通信ケーブル以外の（Ｎ－１）本の通信ケーブルの第１および第２の通信線と第１～第Ｎの制御回路とによって環状の第３の通信経路が形成される。第ｎの制御回路とその後段の制御回路とのデータ通信が正常に行なわれない場合は、第ｎの通信ケーブル以外の（Ｎ－１）本の通信ケーブルの第１および第２の通信線と第１～第Ｎの制御回路とによって環状の第４の通信経路が形成される。したがって、２つの制御回路間のデータ通信に異常が発生した場合でも第１～第Ｎの電気機器を制御することができる。
この発明の一実施の形態による電力変換システムの構成を示す回路ブロック図である。 図１に示した制御回路３．１の構成を示すブロック図である。 図２に示した内部回路の動作を示すフローチャートである。 図１に示した制御回路３．２の構成を示すブロック図である。 図４に示した内部回路の動作を示すフローチャートである。 図１に示した制御回路３．３の構成を示すブロック図である。 図６に示した内部回路の動作を示すフローチャートである。 図１に示した制御回路３．１～３．３における通信経路を示す回路ブロック図である。 図１に示した制御回路３．１～３．３における他の通信経路を示す回路ブロック図である。 図１に示した制御回路３．１～３．３におけるさらに他の通信経路を示す回路ブロック図である。 図１に示した制御回路３．１～３．３におけるさらに他の通信経路を示す回路ブロック図である。
　図１は、この発明の一実施の形態による電力変換システムの構成を示す回路ブロック図である。図１において、この電力変換システムは、複数台（図では３台）のインバータ１．１～１．３と、複数（この場合は３つ）の電流検出器２．１～２．３と、複数（この場合は３つ）の制御回路３．１～３．３と、複数（この場合は３つ）の通信ケーブル４．１～４．３とを備える。インバータ１．１～１．３の各々は電気機器を構成し、制御回路３．１～３．３および通信ケーブル４．１～４．３は制御システムを構成する。
　インバータ１．１～１．３は、それぞれ制御回路３．１～３．３からの制御信号ＣＮＴ１～ＣＮＴ３に基づいて動作し、それぞれ直流電源５．１～５．３から供給される直流電圧を一定周波数（たとえば商用周波数）の交流電圧に変換する。インバータ１．１～１．３の出力電圧は、負荷６に対して並列に印加される。直流電源５．１～５．３の各々は、バッテリでもよいし、コンデンサでもよいし、交流電力を直流電力に変換するコンバータでも構わない。
　電流検出器２．１～２．３は、それぞれインバータ１．１．～１．３から負荷６に流れる電流ＩＬ１～ＩＬ３の瞬時値を検出し、検出値を示す信号φ１～φ３をそれぞれ出力する。信号φ１～φ３は、それぞれ制御回路３．１～３．３に与えられる。
　制御回路３．１，３．２は通信ケーブル４．１，４．２を介して後段の制御回路３．２，３．３にそれぞれ接続され、制御回路３．３は通信ケーブル４．３を介して後段の制御回路３．１に接続されている。制御回路３．１の前段は制御回路３．３であり、制御回路３．１の後段は制御回路３．２である。制御回路３．２の前段は制御回路３．１であり、制御回路３．２の後段は制御回路３．３である。制御回路３．３の前段は制御回路３．２であり、制御回路３．３の後段は制御回路３．１である。制御回路３．１～３．３は、通信ケーブル４．１～４．３によって環状に接続されており、通信ケーブル４．１～４．３を介して互いにデータ信号を授受する。制御回路３．１はマスターであり、制御回路３．２，３．３の各々はスレーブである。
　制御回路３．１は、電流検出器２．１の出力信号φ１によって示される負荷電流値ＩＬ１と、制御回路３．２，３．３からのデータ信号Ｄ２，Ｄ３によって示される負荷電流値ＩＬ２，ＩＬ３との総和値ＩＬ１＋ＩＬ２＋ＩＬ３を求め、その総和値をインバータ１．１～１．３の台数（すなわち３）で除算して分担電流ＩＳ＝（ＩＬ１＋ＩＬ２＋ＩＬ３）／３を求める。
　制御回路３．１は、負荷電流値ＩＬ１から分担電流ＩＳを減算して横流ＩＣ１＝ＩＬ１－ＩＳを求め、求めた横流ＩＣ１が０Ａになるように制御信号ＣＮＴ１を生成してインバータ１．１を制御する。たとえば、制御回路３．１は、横流ＩＣ１が正の値である場合はインバータ１．１の出力電圧の値を徐々に減少させ、横流ＩＣ１が負の値である場合はインバータ１．１の出力電圧の値を徐々に増大させる。あるいは、制御回路３．１は、横流ＩＣ１が正の値である場合はインバータ１．１の出力電圧の位相を徐々に遅らせ、横流ＩＣ１が負の値である場合はインバータ１．１の出力電圧の位相を徐々に進ませる。
　制御回路３．１は、求めた分担電流ＩＳを示すデータ信号Ｄ１を制御回路３．２，３．３に送信する。データ信号Ｄ１は、インバータ１．１～１．３を制御するための信号となる。
　制御回路３．２は、電流検出器２．２によって検出された負荷電流値ＩＬ２から、制御回路３．１からのデータ信号Ｄ１によって示される分担電流ＩＳを減算して横流ＩＣ２＝ＩＬ２－ＩＳを求め、求めた横流ＩＣ２が０Ａになるように制御信号ＣＮＴ２を生成してインバータ１．２を制御する。
　制御回路３．２は、電流検出器２．２によって検出された負荷電流値ＩＬ２を示すデータ信号Ｄ２を制御回路３．１に送信する。データ信号Ｄ２は、インバータ１．２の制御結果を示す信号となる。制御回路３．２は、データ信号の通信に異常が発生した場合は、その旨を報知する警報信号ＡＬ２を出力する。警報信号ＡＬ２に応答して、光、音、画像などによってデータ信号の通信に異常が発生した旨を報知する光源、音源、ディスプレイなどを設けてもよい。
　制御回路３．３は、電流検出器２．３によって検出された負荷電流値ＩＬ３から、制御回路３．１からのデータ信号Ｄ１によって示される分担電流ＩＳを減算して横流ＩＣ３＝ＩＬ３－ＩＳを求め、求めた横流ＩＣ３が０Ａになるように制御信号ＣＮＴ３を生成してインバータ１．３を制御する。
　制御回路３．３は、電流検出器２．３によって検出された負荷電流値ＩＬ３を示すデータ信号Ｄ３を制御回路３．１に送信する。データ信号Ｄ３は、インバータ１．３の制御結果を示す信号となる。制御回路３．３は、データ信号の通信に異常が発生した場合は、その旨を報知する警報信号ＡＬ３を出力する。警報信号ＡＬ３に応答して、光、音、画像などによってデータ信号の通信に異常が発生した旨を報知する光源、音源、ディスプレイなどを設けてもよい。
　通信ケーブル４．１は、制御回路３．１，３．２間に接続され、前段の制御回路３．１から後段の制御回路３．２にデータ信号を伝達させるための通信線Ｌ１と、後段の制御回路３．２から前段の制御回路３．１にデータ信号を伝達させるための通信線Ｌ２とを含む。
　通信ケーブル４．２は、制御回路３．２，３．３間に接続され、前段の制御回路３．２から後段の制御回路３．３にデータ信号を伝達させるための通信線Ｌ１と、後段の制御回路３．３から前段の制御回路３．２にデータ信号を伝達させるための通信線Ｌ２とを含む。
　通信ケーブル４．３は、制御回路３．３，３．１間に接続され、前段の制御回路３．３から後段の制御回路３．１にデータ信号を伝達させるための通信線Ｌ１と、後段の制御回路３．１から前段の制御回路３．３にデータ信号を伝達させるための通信線Ｌ２とを含む。
　なお、通信ケーブル４．１は、多芯ケーブルである。通信線Ｌ１～Ｌ３の各々は、複数の信号線を含む。通信ケーブル４．１の一方端および他方端の各々にはコネクタ(図示せず)が設けられている。通信ケーブル４．２，４．３の各々は、通信ケーブル４．１と同じ構成である。通信ケーブル４．１の一方端のコネクタは制御回路３．１のコネクタに接続され、通信ケーブル４．１の他方端のコネクタは制御回路３．２のコネクタに接続される。通信ケーブル４．２の一方端のコネクタは制御回路３．２のコネクタに接続され、通信ケーブル４．２の他方端のコネクタは制御回路３．３のコネクタに接続される。通信ケーブル４．３の一方端のコネクタは制御回路３．３のコネクタに接続され、通信ケーブル４．３の他方端のコネクタは制御回路３．１のコネクタに接続される。
　制御回路３．１と３．２，３．２と３．３，３．３と３．１のそれぞれの間でデータ信号の通信が正常に行なわれている場合は、制御回路３．１～３．３および通信ケーブル４．１～４．３の通信線Ｌ１によって環状の第１の通信経路が形成されるとともに、制御回路３．１～３．３および通信ケーブル４．１～４．３の通信線Ｌ２によって環状の第２の通信経路が形成される。
　第１の通信経路では、制御回路３．１から通信ケーブル４．１の通信線Ｌ１を介して制御回路３．２にデータ信号Ｄ１が送信され、制御回路３．２から通信ケーブル４．２の通信線Ｌ１を介して制御回路３．３にデータ信号Ｄ１，Ｄ２が送信され、制御回路３．３から通信ケーブル４．３の通信線Ｌ１を介して制御回路３．１にデータ信号Ｄ１～Ｄ３が送信される。
　第２の通信経路では、制御回路３．１から通信ケーブル４．３の通信線Ｌ２を介して制御回路３．３にデータ信号Ｄ１が送信され、制御回路３．３から通信ケーブル４．２の通信線Ｌ２を介して制御回路３．２にデータ信号Ｄ１，Ｄ３が送信され、制御回路３．２から通信ケーブル４．１の通信線Ｌ２を介して制御回路３．１にデータ信号Ｄ１～Ｄ３が送信される。
　制御回路３．１と制御回路３．２の間でデータ信号の通信が正常に行なわれなくなった場合は、制御回路３．１～３．３および通信ケーブル４．２，４．３によって環状の第３の通信経路が形成される。
　第３の通信経路では、制御回路３．１から通信ケーブル４．３の通信線Ｌ２を介して制御回路３．３にデータ信号Ｄ１が送信され、制御回路３．３から通信ケーブル４．２の通信線Ｌ２を介して制御回路３．２にデータ信号Ｄ１，Ｄ３が送信され、制御回路３．２から通信ケーブル４．２の通信線Ｌ１を介して制御回路３．３にデータ信号Ｄ１～Ｄ３が送信され、制御回路３．３から通信ケーブル４．３の通信線Ｌ１を介して制御回路３．１にデータ信号Ｄ１～Ｄ３が送信される。
　制御回路３．２と制御回路３．３の間でデータ信号が正常に伝達されなくなった場合は、制御回路３．１～３．３および通信ケーブル４．１，４．３によって環状の第４の通信経路が形成される。
　第４の通信経路では、制御回路３．１から通信ケーブル４．３の通信線Ｌ２を介して制御回路３．３にデータ信号Ｄ１が送信され、制御回路３．３から通信ケーブル４．３の通信線Ｌ１を介して制御回路３．１にデータ信号Ｄ１，Ｄ３が送信され、制御回路３．１から通信ケーブル４．１の通信線Ｌ１を介して制御回路３．２にデータ信号Ｄ１，Ｄ３が送信され、制御回路３．２から通信ケーブル４．１の通信線Ｌ２を介して制御回路３．１にデータ信号Ｄ１～Ｄ３が送信される。
　制御回路３．３と制御回路３．１の間でデータ信号が正常に伝達されなくなった場合は、制御回路３．１～３．３および通信ケーブル４．１，４．２によって環状の第５の通信経路が形成される。
　第５の通信経路では、制御回路３．１から通信ケーブル４．１の通信線Ｌ１を介して制御回路３．２にデータ信号Ｄ１が送信され、制御回路３．２から通信ケーブル４．２の通信線Ｌ１を介して制御回路３．３にデータ信号Ｄ１，Ｄ２が送信され、制御回路３．３から通信ケーブル４．２の通信線Ｌ２を介して制御回路３．２にデータ信号Ｄ１～Ｄ３が送信され、制御回路３．２から通信ケーブル４．１の通信線Ｌ２を介して制御回路３．１にデータ信号Ｄ１～Ｄ３が送信される。
　図２は、制御回路３．１の構成を示すブロック図である。図２において、制御回路３．１は、受信機１１，１２、送信機１３，１４、判定器１５，１６、および内部回路１７を含む。
　受信機１１は、制御回路３．３から通信ケーブル４．３の通信線Ｌ１を介して送信されたデータ信号Ｄ１～Ｄ３を受信し、受信したデータ信号Ｄ１～Ｄ３を判定器１５および内部回路１７に与える。判定器１５は、受信機１１からのデータ信号Ｄ１～Ｄ３が正常であるか否かを判定し、そのデータ信号Ｄ１～Ｄ３が正常である場合は信号φ１５を「Ｌ」レベルにし、そのデータ信号Ｄ１～Ｄ３が異常である場合は信号φ１５を「Ｈ」レベルにする。信号φ１５は、内部回路１７に与えられる。
　受信機１２は、制御回路３．２から通信ケーブル４．１の通信線Ｌ２を介して送信されたデータ信号Ｄ１～Ｄ３を受信し、受信したデータ信号Ｄ１～Ｄ３を判定器１６および内部回路１７に与える。判定器１６は、受信機１２からのデータ信号Ｄ１～Ｄ３が正常であるか否かを判定し、そのデータ信号Ｄ１～Ｄ３が正常である場合は信号φ１６を「Ｌ」レベルにし、そのデータ信号Ｄ１～Ｄ３が異常である場合は信号φ１６を「Ｈ」レベルにする。信号φ１６は、内部回路１７に与えられる。
　なお、判定器１５，１６におけるデータ信号Ｄ１～Ｄ３が正常であるか否かの判定は、たとえばパリティチェック方式によって行なわれる。パリティチェック方式では、データ信号を構成するビット列が一定の単位毎に区切られ、各単位に含まれる、値が「１」であるビットの数が奇数であるか偶数であるかを示すパリティビットが各単位に添付される。受信側では各単位毎に「１」の個数とパリティビットとを比較し、データ伝送中に誤りが生じたか否かを検出する。さらに、データサイズが正常であるか否かを判別したり、特開２００６－３４００８２号公報（特許文献２）に記載されている方法を採用しても構わない。
　内部回路１７は、判定器１５，１６によってデータ信号Ｄ１～Ｄ３が正常であると判定されて信号φ１５，φ１６がともに「Ｌ」レベルにされ、かつ受信機１１からのデータ信号Ｄ２，Ｄ３と受信機１２からのデータ信号Ｄ２，Ｄ３とが互いに一致している場合は、受信したデータ信号Ｄ２，Ｄ３（すなわち負荷電流値ＩＬ２，ＩＬ３）と電流検出器２．１の出力信号φ１（すなわち負荷電流値ＩＬ１）とに基づいて、インバータ２．１～２．３を制御するための新たなデータ信号Ｄ１（すなわち分担電流値ＩＳ）を生成する。内部回路１７は、このようにデータ通信が正常に行なわれた場合において、データ信号Ｄ１を生成するために使用した最新のデータ信号Ｄ２，Ｄ３を記憶する。
　内部回路１７は、判定器１５，１６によってデータ信号Ｄ１～Ｄ３が正常であると判定され、かつ受信機１１からのデータ信号Ｄ１～Ｄ３と受信機１２からのデータ信号Ｄ１～Ｄ３とが互いに一致していない場合は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ２，Ｄ３（すなわち負荷電流値ＩＬ２，ＩＬ３）と電流検出器２．１の出力信号φ１（すなわち負荷電流値ＩＬ１）とに基づいて、インバータ２．１～２．３を制御するための新たなデータ信号Ｄ１（すなわち分担電流値ＩＳ）を生成する。
　内部回路１７は、判定器１５によって受信機１１からのデータ信号Ｄ１～Ｄ３が正常であると判定されて信号φ１５が「Ｌ」レベルにされ、かつ判定器１６によって受信機１２からのデータ信号Ｄ１～Ｄ３が異常であると判定されて信号φ１６が「Ｈ」レベルにされた場合は、受信機１１からのデータ信号Ｄ２，Ｄ３（すなわち負荷電流値ＩＬ２，ＩＬ３）と電流検出器２．１の出力信号φ１（すなわち負荷電流値ＩＬ１）とに基づいて、インバータ２．１～２．３を制御するための新たなデータ信号Ｄ１（すなわち分担電流値ＩＳ）を生成する。
　内部回路１７は、判定器１５によって受信機１１からのデータ信号Ｄ１～Ｄ３が異常であると判定されて信号φ１５が「Ｈ」レベルにされ、かつ判定器１６によって受信機１２からのデータ信号Ｄ１～Ｄ３が正常であると判定されて信号φ１６が「Ｌ」レベルにされた場合は、受信機１２からのデータ信号Ｄ２，Ｄ３（すなわち負荷電流値ＩＬ２，ＩＬ３）と電流検出器２．１の出力信号φ１（すなわち負荷電流値ＩＬ１）とに基づいて、インバータ２．１～２．３を制御するための新たなデータ信号Ｄ１（すなわち分担電流値ＩＳ）を生成する。
　内部回路１７は、判定器１５，１６によってデータ信号Ｄ１～Ｄ３が異常であると判定された場合は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ２，Ｄ３（すなわち負荷電流値ＩＬ２，ＩＬ３）と電流検出器２．１の出力信号φ１（すなわち負荷電流値ＩＬ１）とに基づいて、インバータ２．１～２．３を制御するための新たなデータ信号Ｄ１（すなわち分担電流値ＩＳ）を生成する。
　内部回路１７は、生成した新たなデータ信号Ｄ１（すなわち分担電流値ＩＳ）と電流検出器２．１の出力信号φ１（すなわち負荷電流値ＩＬ１）とに基づいて横流ＩＣ＝ＩＬ１－ＩＳを求め、その横流ＩＣが０Ａになるように制御信号ＣＮＴ１を生成してインバータ１．１を制御する。
　送信機１３は、内部回路１７によって生成された新たなデータ信号Ｄ１を通信ケーブル４．１の通信線Ｌ１を介して制御回路３．２に送信する。送信機１４は、内部回路１７によって生成された新たなデータ信号Ｄ１を通信ケーブル４．３の通信線Ｌ２を介して制御回路３．３に送信する。
　図３は、内部回路１７の動作を示すフローチャートである。ステップＳ１において内部回路１７は、受信機１１，１２を介してデータ信号Ｄ１～Ｄ３を受信する。ステップＳ２において内部回路１７は、判定器１５，１６の出力信号φ１５，φ１６がともに「Ｌ」レベルであるか否かを判別する。
　ステップＳ２において信号φ１５，φ１６がともに「Ｌ」レベルである場合、ステップＳ３において内部回路１７は、受信機１１からのデータ信号Ｄ２，Ｄ３と受信機１２からのデータ信号Ｄ２，Ｄ３とが一致しているか否かを判別する。
　ステップＳ３において受信機１１，１２からのデータ信号Ｄ２，Ｄ３が一致していると判別した場合、ステップＳ４において内部回路１７は、受信機１１，１２からのデータ信号Ｄ２，Ｄ３を用いて処理する。すなわち、内部回路１７は、受信したデータ信号Ｄ２，Ｄ３と電流検出器２．１の出力信号φ１とに基づいて新たなデータ信号Ｄ１を生成し、新たなデータ信号Ｄ１を制御回路３．２，３．３に送信し、データ信号Ｄ１を生成するために使用した最新のデータ信号Ｄ２，Ｄ３を記憶するとともに、新たなデータ信号Ｄ１を用いてインバータ１．１を制御し、ステップＳ１に戻る。
　ステップＳ３において受信機１１，１２からのデータ信号Ｄ１～Ｄ３が一致していないと判別した場合、ステップＳ５において内部回路１７は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ２，Ｄ３を用いて処理する。すなわち、内部回路１７は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ２，Ｄ３と電流検出器２．１の出力信号φ１とに基づいて新たなデータ信号Ｄ１を生成し、新たなデータ信号Ｄ１を制御回路３．２，３．３に送信するとともに、新たなデータ信号Ｄ１を用いてインバータ１．１を制御し、ステップＳ１に戻る。
　ステップＳ２において信号φ１５，φ１６がともに「Ｌ」レベルであるという条件が否定された場合、ステップＳ６において内部回路１７は、信号φ１５または信号φ１６が「Ｌ」レベルであるか否かを判別する。
　ステップＳ６において信号φ１５または信号φ１６が「Ｌ」レベルであると判別した場合、ステップＳ７において内部回路１７は、受信機１１，１２からのデータ信号Ｄ１～Ｄ３のうちの正常な方のデータ信号Ｄ１～Ｄ３に含まれるデータ信号Ｄ２，Ｄ３を用いて処理する。すなわち、内部回路１７は、正常な方のデータ信号Ｄ２，Ｄ３と電流検出器２．１の出力信号φ１とに基づいて新たなデータ信号Ｄ１を生成し、新たなデータ信号Ｄ１を制御回路３．２，３．３に送信するとともに、新たなデータ信号Ｄ１を用いてインバータ１．１を制御し、ステップＳ１に戻る。
　ステップＳ６において信号φ１５または信号φ１６が「Ｌ」レベルであるという条件が否定された場合、ステップＳ８において内部回路１７は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ２，Ｄ３を用いて処理する。すなわち、内部回路１７は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ２，Ｄ３と電流検出器２．１の出力信号φ１とに基づいて新たなデータ信号Ｄ１を生成し、新たなデータ信号Ｄ１を制御回路３．２，３．３に送信するとともに、新たなデータ信号Ｄ１を用いてインバータ１．１を制御し、ステップＳ１に戻る。
　図４は、制御回路３．２の構成を示すブロック図であって、図２と対比される図である。図４を参照して、制御回路３．２が制御回路３．１と異なる点は、異常検出器２１，２２２が追加され、内部回路１７が内部回路２３によって置換されている点である。
　受信機１１は、制御回路３．１から通信ケーブル４．１の通信線Ｌ１を介して送信されたデータ信号Ｄ１を受信し、受信したデータ信号Ｄ１を判定器１５および内部回路２３に与える。判定器１５は、受信機１１からのデータ信号Ｄ１が正常であるか否かを判定し、そのデータ信号Ｄ１が正常である場合は信号φ１５を「Ｌ」レベルにし、そのデータ信号Ｄ１が異常である場合は信号φ１５を「Ｈ」レベルにする。信号φ１５は、内部回路２３に与えられる。
　受信機１２は、制御回路３．３から通信ケーブル４．２の通信線Ｌ２を介して送信されたデータ信号Ｄ１，Ｄ３を受信し、受信したデータ信号Ｄ１，Ｄ３を判定器１６および内部回路１７に与える。判定器１６は、受信機１２からのデータ信号Ｄ１，Ｄ３が正常であるか否かを判定し、そのデータ信号Ｄ１，Ｄ３が正常である場合は信号φ１６を「Ｌ」レベルにし、そのデータ信号Ｄ１，Ｄ３が異常である場合は信号φ１６を「Ｈ」レベルにする。信号φ１６は、内部回路２３に与えられる。
　異常検出器２１は、判定器１５の出力信号φ１５が連続して３回（予め定められた回数）、「Ｈ」レベルにされた場合に、異常検出信号φ２１を非活性化レベルの「Ｌ」レベルから活性化レベルの「Ｈ」レベルに立ち上げる。異常検出器２２は、判定器１６の出力信号φ１６が連続して３回（予め定められた回数）、「Ｈ」レベルにされた場合に、異常検出信号φ２２を非活性化レベルの「Ｌ」レベルから活性化レベルの「Ｈ」レベルに立ち上げる。
　内部回路２３は、判定器１５，１６によってデータ信号Ｄ１およびデータ信号Ｄ１，Ｄ３が正常であると判定されて信号φ１５，φ１６がともに「Ｌ」レベルにされ、かつ受信機１１からのデータ信号Ｄ１と受信機１２からのデータ信号Ｄ１とが互いに一致している場合は、そのデータ信号Ｄ１（すなわち分担電流値ＩＳ）と電流検出器２．２の出力信号φ２（すなわち負荷電流値ＩＬ２）とに基づいて横流ＩＣ２を求め、その横流ＩＣ２が０Ａになるように制御信号ＣＮＴ２を生成してインバータ１．２を制御する。さらに内部回路２３は、電流検出器２．２の出力信号φ２に基づいてデータ信号Ｄ２（すなわち負荷電流値ＩＬ２）を生成する。内部回路２３は、このようにデータ通信が正常に行なわれた場合において、インバータ１．２を制御するために使用した最新のデータ信号Ｄ１を記憶する。
　内部回路２３は、判定器１５，１６によってデータ信号Ｄ１およびデータ信号Ｄ１，Ｄ３が正常であると判定され、かつ受信機１１からのデータ信号Ｄ１と受信機１２からのデータ信号Ｄ１とが互いに一致していない場合は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ１（すなわち分担電流値ＩＳ）と電流検出器２．２の出力信号φ２（すなわち負荷電流値ＩＬ２）とに基づいて横流ＩＣ２を求め、その横流ＩＣ２が０Ａになるように制御信号ＣＮＴ２を生成してインバータ１．２を制御する。さらに内部回路２３は、電流検出器２．２の出力信号φ２に基づいてデータ信号Ｄ２（すなわち負荷電流値ＩＬ２）を生成する。
　内部回路２３は、判定器１５によって受信機１１からのデータ信号Ｄ１が正常であると判定されて信号φ１５が「Ｌ」レベルにされ、かつ判定器１６によって受信機１２からのデータ信号Ｄ１，Ｄ３が異常であると判定されて信号φ１６が「Ｈ」レベルにされた場合は、受信機１１からのデータ信号Ｄ１（すなわち分担電流値ＩＳ）と電流検出器２．２の出力信号φ２（すなわち負荷電流値ＩＬ２）とに基づいて横流ＩＣ２を求め、その横流ＩＣ２が０Ａになるように制御信号ＣＮＴ２を生成してインバータ１．２を制御する。さらに内部回路２３は、電流検出器２．２の出力信号φ２に基づいてデータ信号Ｄ２（すなわち負荷電流値ＩＬ２）を生成する。
　内部回路２３は、判定器１５によって受信機１１からのデータ信号Ｄ１が異常であると判定されて信号φ１５が「Ｈ」レベルにされ、かつ判定器１６によって受信機１２からのデータ信号Ｄ１，Ｄ３が正常であると判定されて信号φ１６が「Ｌ」レベルにされた場合は、受信機１２からのデータ信号Ｄ１（すなわち分担電流値ＩＳ）と電流検出器２．２の出力信号φ２（すなわち負荷電流値ＩＬ２）とに基づいて横流ＩＣ２を求め、その横流ＩＣ２が０Ａになるように制御信号ＣＮＴ２を生成してインバータ１．２を制御する。さらに内部回路２３は、電流検出器２．２の出力信号φ２に基づいてデータ信号Ｄ２（すなわち負荷電流値ＩＬ２）を生成する。
　内部回路２３は、判定器１５，１６の両方によってデータ信号Ｄ１が異常であると判定された場合は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ１（すなわち分担電流ＩＳ）と電流検出器２．２の出力信号φ２（すなわち負荷電流値ＩＬ２）とに基づいて横流ＩＣ２を求め、その横流ＩＣ２が０Ａになるように制御信号ＣＮＴ２を生成してインバータ１．２を制御する。さらに内部回路２３は、電流検出器２．２の出力信号φ２に基づいてデータ信号Ｄ２（すなわち負荷電流値ＩＬ２）を生成する。
　さらに、内部回路２３は、スイッチＳＷ１～ＳＷ４を含む。スイッチＳＷ１は、受信機１１と送信機１３の間に接続される。スイッチＳＷ２は、受信機１２と送信機１４の間に接続される。スイッチＳＷ３は、受信機１１と送信機１４の間に接続される。スイッチＳＷ４は、受信機１２と送信機１３の間に接続される。
　異常検出信号φ２１，φ２２がともに非活性化レベルの「Ｌ」レベルである場合は、スイッチＳＷ１，ＳＷ２がオンされるとともにスイッチＳＷ３，ＳＷ４がオフされる。内部回路２３は、受信機１１からのデータ信号Ｄ１と新たなデータ信号Ｄ２とをスイッチＳＷ１を介して送信機１３に与えるとともに、受信機１２からのデータ信号Ｄ１，Ｄ３と新たなデータ信号Ｄ２とをスイッチＳＷ２を介して送信機１４に与える。送信機１３は、内部回路２３からのデータ信号Ｄ１，Ｄ２を通信ケーブル４．２の通信線Ｌ１を介して制御回路３．２に送信する。送信機１４は、内部回路２３からのデータ信号Ｄ１～Ｄ３を通信ケーブル４．１の通信線Ｌ２を介して制御回路３．１に送信する。
　異常検出信号φ２１，φ２２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになった場合は、スイッチＳＷ４がオンされるとともにスイッチＳＷ１～ＳＷ３がオフされる。内部回路２３は、受信機１１からのデータ信号Ｄ１の受信を停止するとともに、受信機１２からのデータ信号Ｄ１，Ｄ３と新たなデータ信号Ｄ２とをスイッチＳＷ４を介して送信機１３に与える。送信機１３は、内部回路２３からのデータ信号Ｄ１～Ｄ３を通信ケーブル４．２の通信線Ｌ１を介して制御回路３．２に送信する。送信機１４からのデータ信号の送信は停止される。
　異常検出信号φ２１，φ２２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになった場合は、スイッチＳＷ３がオンされるとともにスイッチＳＷ１，ＳＷ２，ＳＷ４がオフされる。内部回路２３は、受信機１２からのデータ信号Ｄ１，Ｄ３の受信を停止するとともに、受信機１１からのデータ信号Ｄ１と新たなデータ信号Ｄ２とをスイッチＳＷ３を介して送信機１４に与える。送信機１４は、内部回路２３からのデータ信号Ｄ１，Ｄ２を通信ケーブル４．１の通信線Ｌ２を介して制御回路３．１に送信する。送信機１３からのデータ信号の送信は停止される。
　判定器１５，１６の出力信号φ１５，φ１６がともに「Ｌ」レベルであるが、受信機１１からのデータ信号Ｄ１と受信機１２からのデータ信号Ｄ１とが一致しないことが連続して３回発生した場合は、スイッチＳＷ３がオンされるとともにスイッチＳＷ１，ＳＷ２，ＳＷ４がオフされる。内部回路２３は、受信機１２からのデータ信号Ｄ１，Ｄ３の受信を停止するとともに、受信機１１からのデータ信号Ｄ１と新たなデータ信号Ｄ２とをスイッチＳＷ３を介して送信機１４に与える。送信機１４は、内部回路２３からのデータ信号Ｄ１，Ｄ２を通信ケーブル４．１の通信線Ｌ２を介して制御回路３．１に送信する。送信機１３からのデータ信号の送信は停止される。内部回路２３は、データ信号の通信に異常が発生したことを報知する警報信号ＡＬ２を出力する。
　なお、判定器１５，１６の出力信号φ１５，φ１６がともに「Ｌ」レベルであるが、受信機１１からのデータ信号Ｄ１と受信機１２からのデータ信号Ｄ１とが一致しないことが連続して３回発生した場合には、スイッチＳＷ４をオンさせるとともにスイッチＳＷ１～ＳＷ３をオフさせても構わない。内部回路２３は、受信機１１からのデータ信号Ｄ１の受信を停止するとともに、受信機１２からのデータ信号Ｄ１，Ｄ３と新たなデータ信号Ｄ２とをスイッチＳＷ４を介して送信機１３に与える。送信機１３は、内部回路２３からのデータ信号Ｄ１～Ｄ３を通信ケーブル４．２の通信線Ｌ１を介して制御回路３．２に送信する。送信機１４からのデータ信号の送信は停止される。
　図５は、内部回路２３の動作を示すフローチャートである。ステップＳ１１において内部回路２３は、受信機１１，１２を介してデータ信号Ｄ１，Ｄ３を受信する。ステップＳ１２において内部回路２３は、判定器１５，１６の出力信号φ１５，φ１６がともに「Ｌ」レベルであるか否かを判別する。
　ステップＳ１２において信号φ１５，φ１６がともに「Ｌ」レベルである場合、ステップＳ１３において内部回路２３は、受信機１１からのデータ信号Ｄ１と受信機１２からのデータ信号Ｄ１とが一致しているか否かを判別する。
　ステップＳ１３において受信機１１，１２からのデータ信号Ｄ１が一致していると判別した場合、ステップＳ１４において内部回路２３は、受信機１１，１２からのデータ信号Ｄ１を用いて処理する。すなわち、内部回路２３は、受信したデータ信号Ｄ１と電流検出器２．２の出力信号φ２とに基づいてインバータ１．２を制御し、最新のデータ信号Ｄ１を記憶するとともに、信号φ２に基づいて新たなデータ信号Ｄ２を生成して制御回路３．１，３．３に送信し、ステップＳ１１に戻る。
　ステップＳ１３において受信機１１，１２からのデータ信号Ｄ１が一致していないと判別した場合、ステップＳ１５において内部回路２３は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ１を用いて処理する。すなわち、内部回路２３は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ１と電流検出器２．２の出力信号φ２とに基づいてインバータ１．２を制御するとともに、信号φ２に基づいて新たなデータ信号Ｄ２を生成して制御回路３．１，３．３に送信する。
　ステップＳ１６において内部回路２３は、データ通信が正常に行なわれたときのデータ信号Ｄ１が３回連続して使用されたか否かを判別する。ステップＳ１６においてデータ通信が正常に行なわれたときのデータ信号Ｄ１が３回連続して使用されたと判別された場合、ステップＳ１７において内部回路２３は、スイッチＳＷ１～ＳＷ４を切換えるとともに、警報信号ＡＬ２を出力し、ステップＳ１１に戻る。その際、スイッチＳＷ３がオンされるとともにスイッチＳＷ１，ＳＷ２，ＳＷ４がオフされる。ステップＳ１６において通信が正常に行なわれたときのデータ信号Ｄ１が３回連続して使用されたという条件が否定された場合、内部回路２３による処理はステップＳ１１に戻る。
　ステップＳ１２において信号φ１５，φ１６がともに「Ｌ」レベルであるという条件が否定された場合、ステップＳ１８において内部回路２３は、信号φ１５または信号φ１６が「Ｌ」レベルであるか否かを判別する。
　ステップＳ１８において信号φ１５または信号φ１６が「Ｌ」レベルであると判別した場合、ステップＳ１９において内部回路２３は、受信機１１，１２からのデータ信号Ｄ１のうちの正常な方のデータ信号Ｄ１を用いて処理する。すなわち、内部回路２３は、正常な方のデータ信号Ｄ１と電流検出器２．２の出力信号φ２とに基づいてインバータ１．２を制御するとともに、信号φ２に基づいて新たなデータ信号Ｄ２を生成して制御回路３．１，３．３に送信し、ステップＳ２１に進む。
　ステップＳ１８において信号φ１５または信号φ１６が「Ｌ」レベルであるという条件が否定された場合、ステップＳ２０において内部回路２３は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ１を用いて処理する。すなわち、内部回路２３は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ１と電流検出器２．２の出力信号φ２とに基づいてインバータ１．２を制御するとともに、信号φ２に基づいて新たなデータ信号Ｄ２を生成して制御回路３．１，３．３に送信し、ステップＳ２１に進む。
　ステップＳ２１において内部回路２３は、異常検出信号φ２１またはφ２２が「Ｈ」レベルであるか否かを判別し、異常検出信号φ２１またはφ２２が「Ｈ」レベルである場合はステップＳ２２においてスイッチＳＷ１～ＳＷ４を切換えるとともに、警報信号ＡＬ２を出力し、ステップＳ１１に戻る。その際、異常検出信号φ２１が「Ｈ」レベルである場合は、スイッチＳＷ１～ＳＷ３がオフされるとともにスイッチＳＷ４がオンされ、異常検出信号φ２２が「Ｈ」レベルである場合は、スイッチＳＷ１，ＳＷ２，ＳＷ４がオフされるとともにスイッチＳＷ３がオンされる。ステップＳ２１において異常検出信号φ２１またはφ２２が「Ｈ」レベルであるという条件が否定された場合、内部回路２３による処理はステップＳ１１に戻る。
　図６は、制御回路３．３の構成を示すブロック図であって、図４と対比される図である。図６を参照して、制御回路３．３が制御回路３．２と異なる点は、内部回路２３が内部回路２４によって置換されている点である。
　受信機１１は、制御回路３．２から通信ケーブル４．２の通信線Ｌ１を介して送信されたデータ信号Ｄ１，Ｄ２を受信し、受信したデータ信号Ｄ１，Ｄ２を判定器１５および内部回路２３に与える。判定器１５は、受信機１１からのデータ信号Ｄ１，Ｄ２が正常であるか否かを判定し、そのデータ信号Ｄ１，Ｄ２が正常である場合は信号φ１５を「Ｌ」レベルにし、そのデータ信号Ｄ１，Ｄ２が異常である場合は信号φ１５を「Ｈ」レベルにする。信号φ１５は、内部回路２４に与えられる。
　受信機１２は、制御回路３．１から通信ケーブル４．３の通信線Ｌ２を介して送信されたデータ信号Ｄ１を受信し、受信したデータ信号Ｄ１を判定器１６および内部回路１７に与える。判定器１６は、受信機１２からのデータ信号Ｄ１が正常であるか否かを判定し、そのデータ信号Ｄ１が正常である場合は信号φ１６を「Ｌ」レベルにし、そのデータ信号Ｄ１が異常である場合は信号φ１６を「Ｈ」レベルにする。信号φ１６は、内部回路２４に与えられる。異常検出器２１，２２の動作は、図４を用いて説明した通りである。
　内部回路２４は、判定器１５，１６によってデータ信号Ｄ１，Ｄ２およびデータ信号Ｄ１が正常であると判定されて信号φ１５，φ１６がともに「Ｌ」レベルにされ、かつ受信機１１からのデータ信号Ｄ１と受信機１２からのデータ信号Ｄ１とが互いに一致している場合は、そのデータ信号Ｄ１（すなわち分担電流値ＩＳ）と電流検出器２．３の出力信号φ３（すなわち負荷電流値ＩＬ３）とに基づいて横流ＩＣ３を求め、その横流ＩＣ３が０Ａになるように制御信号ＣＮＴ３を生成してインバータ１．３を制御する。さらに内部回路２４は、電流検出器２．３の出力信号φ３に基づいてデータ信号Ｄ３（すなわち負荷電流値ＩＬ３）を生成する。内部回路２４は、このようにデータ通信が正常に行なわれた場合において、インバータ１．３を制御するために使用した最新のデータ信号Ｄ１を記憶する。
　内部回路２４は、判定器１５，１６によってデータ信号Ｄ１，Ｄ２およびデータ信号Ｄ１が正常であると判定され、かつ受信機１１からのデータ信号Ｄ１と受信機１２からのデータ信号Ｄ１とが互いに一致していない場合は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ１（すなわち分担電流値ＩＳ）と電流検出器２．３の出力信号φ３（すなわち負荷電流値ＩＬ３）とに基づいて横流ＩＣ３を求め、その横流ＩＣ３が０Ａになるように制御信号ＣＮＴ３を生成してインバータ１．３を制御する。さらに内部回路２４は、電流検出器２．３の出力信号φ３に基づいてデータ信号Ｄ３（すなわち負荷電流値ＩＬ３）を生成する。
　内部回路２４は、判定器１５によって受信機１１からのデータ信号Ｄ１，Ｄ２が正常であると判定されて信号φ１５が「Ｌ」レベルにされ、かつ判定器１６によって受信機１２からのデータ信号Ｄ１が異常であると判定されて信号φ１６が「Ｈ」レベルにされた場合は、受信機１１からのデータ信号Ｄ１（すなわち分担電流値ＩＳ）と電流検出器２．３の出力信号φ３（すなわち負荷電流値ＩＬ３）とに基づいて横流ＩＣ３を求め、その横流ＩＣ３が０Ａになるように制御信号ＣＮＴ３を生成してインバータ１．３を制御する。さらに内部回路２４は、電流検出器２．３の出力信号φ３に基づいてデータ信号Ｄ３（すなわち負荷電流値ＩＬ３）を生成する。
　内部回路２４は、判定器１５によって受信機１１からのデータ信号Ｄ１，Ｄ２が異常であると判定されて信号φ１５が「Ｈ」レベルにされ、かつ判定器１６によって受信機１２からのデータ信号Ｄ１が正常であると判定されて信号φ１６が「Ｌ」レベルにされた場合は、受信機１２からのデータ信号Ｄ１（すなわち分担電流値ＩＳ）と電流検出器２．３の出力信号φ３（すなわち負荷電流値ＩＬ３）とに基づいて横流ＩＣ３を求め、その横流ＩＣ３が０Ａになるように制御信号ＣＮＴ３を生成してインバータ１．３を制御する。さらに内部回路２４は、電流検出器２．３の出力信号φ３に基づいてデータ信号Ｄ３（すなわち負荷電流値ＩＬ３）を生成する。
　内部回路２４は、判定器１５，１６の両方によってデータ信号Ｄ１が異常であると判定された場合は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ１（すなわち分担電流ＩＳ）と電流検出器２．３の出力信号φ３（すなわち負荷電流値ＩＬ３）とに基づいて横流ＩＣ３を求め、その横流ＩＣ３が０Ａになるように制御信号ＣＮＴ３を生成してインバータ１．３を制御する。さらに内部回路２４は、電流検出器２．３の出力信号φ３に基づいてデータ信号Ｄ３（すなわち負荷電流値ＩＬ３）を生成する。
　さらに、内部回路２４は、スイッチＳＷ１～ＳＷ４を含む。スイッチＳＷ１は、受信機１１と送信機１３の間に接続される。スイッチＳＷ２は、受信機１２と送信機１４の間に接続される。スイッチＳＷ３は、受信機１１と送信機１４の間に接続される。スイッチＳＷ４は、受信機１２と送信機１３の間に接続される。
　異常検出信号φ２１，φ２２がともに非活性化レベルの「Ｌ」レベルである場合は、スイッチＳＷ１，ＳＷ２がオンされるとともにスイッチＳＷ３，ＳＷ４がオフされる。内部回路２４は、受信機１１からのデータ信号Ｄ１，Ｄ２と新たなデータ信号Ｄ３とをスイッチＳＷ１を介して送信機１３に与えるとともに、受信機１２からのデータ信号Ｄ１と新たなデータ信号Ｄ３とをスイッチＳＷ２を介して送信機１４に与える。送信機１３は、内部回路２３からのデータ信号Ｄ１～Ｄ３を通信ケーブル４．３の通信線Ｌ１を介して制御回路３．１に送信する。送信機１４は、内部回路２４からのデータ信号Ｄ１，Ｄ３を通信ケーブル４．２の通信線Ｌ２を介して制御回路３．２に送信する。
　異常検出信号φ２１，φ２２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになった場合は、スイッチＳＷ４がオンされるとともにスイッチＳＷ１～ＳＷ３がオフされる。内部回路２４は、受信機１１からのデータ信号Ｄ１，Ｄ２の受信を停止するとともに、受信機１２からのデータ信号Ｄ１，Ｄ３と新たなデータ信号Ｄ２とをスイッチＳＷ４を介して送信機１３に与える。送信機１３は、内部回路２４からのデータ信号Ｄ１～Ｄ３を通信ケーブル４．３の通信線Ｌ１を介して制御回路３．１に送信する。送信機１４からのデータ信号の送信は停止される。
　異常検出信号φ２１，φ２２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになった場合は、スイッチＳＷ３がオンされるとともにスイッチＳＷ１，ＳＷ２，ＳＷ４がオフされる。内部回路２４は、受信機１２からのデータ信号Ｄ１の受信を停止するとともに、受信機１１からのデータ信号Ｄ１，Ｄ２と新たなデータ信号Ｄ３とをスイッチＳＷ３を介して送信機１４に与える。送信機１４は、内部回路２４からのデータ信号Ｄ１～Ｄ３を通信ケーブル４．２の通信線Ｌ２を介して制御回路３．２に送信する。送信機１３からのデータ信号の送信は停止される。
　判定器１５，１６の出力信号φ１５，φ１６がともに「Ｌ」レベルであるが、受信機１１からのデータ信号Ｄ１と受信機１２からのデータ信号Ｄ１とが一致しないことが連続して３回発生した場合は、スイッチＳＷ３がオンされるとともにスイッチＳＷ１，ＳＷ２，ＳＷ４がオフされる。内部回路２４は、受信機１２からのデータ信号Ｄ１の受信を停止するとともに、受信機１１からのデータ信号Ｄ１，Ｄ２と新たなデータ信号Ｄ３とをスイッチＳＷ３を介して送信機１４に与える。送信機１４は、内部回路２４からのデータ信号Ｄ１～Ｄ３を通信ケーブル４．１の通信線Ｌ２を介して制御回路３．１に送信する。送信機１３からのデータ信号の送信は停止される。内部回路２３は、データ信号に異常が発生したことを報知する警報信号ＡＬ３を出力する。
　なお、判定器１５，１６の出力信号φ１５，φ１６がともに「Ｌ」レベルであるが、受信機１１からのデータ信号Ｄ１と受信機１２からのデータ信号Ｄ１とが一致しないことが連続して３回発生した場合には、スイッチＳＷ４をオンさせるとともにスイッチＳＷ１～ＳＷ３をオフさせても構わない。内部回路２４は、受信機１１からのデータ信号Ｄ１，Ｄ２の受信を停止するとともに、受信機１２からのデータ信号Ｄ１と新たなデータ信号Ｄ３とをスイッチＳＷ４を介して送信機１３に与える。送信機１３は、内部回路２４からのデータ信号Ｄ１，Ｄ３を通信ケーブル４．２の通信線Ｌ１を介して制御回路３．１に送信する。送信機１４からのデータ信号の送信は停止される。
　図７は、内部回路２４の動作を示すフローチャートである。ステップＳ３１において内部回路２４は、受信機１１，１２を介してデータ信号Ｄ１，Ｄ２を受信する。ステップＳ３２において内部回路２４は、判定器１５，１６の出力信号φ１５，φ１６がともに「Ｌ」レベルであるか否かを判別する。
　ステップＳ３２において信号φ１５，φ１６がともに「Ｌ」レベルである場合、ステップＳ３３において内部回路２４は、受信機１１からのデータ信号Ｄ１と受信機１２からのデータ信号Ｄ１とが一致しているか否かを判別する。
　ステップＳ３３において受信機１１，１２からのデータ信号Ｄ１が一致していると判別した場合、ステップＳ３４において内部回路２４は、受信機１１，１２からのデータ信号Ｄ１を用いて処理する。すなわち、内部回路２４は、受信したデータ信号Ｄ１と電流検出器２．３の出力信号φ３とに基づいてインバータ１．３を制御し、最新のデータ信号Ｄ１を記憶するとともに、信号φ３に基づいて新たなデータ信号Ｄ３を生成して制御回路３．１，３．２に送信し、ステップＳ３１に戻る。
　ステップＳ３３において受信機１１，１２からのデータ信号Ｄ１が一致していないと判別した場合、ステップＳ３５において内部回路２４は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ１を用いて処理する。すなわち、内部回路２４は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ１と電流検出器２．３の出力信号φ３とに基づいてインバータ１．３を制御するとともに、信号φ３に基づいて新たなデータ信号Ｄ３を生成して制御回路３．１，３．２に送信する。
　ステップＳ３６において内部回路２４は、データ通信が正常に行なわれたときのデータ信号Ｄ１が３回連続して使用されたか否かを判別する。ステップＳ３６においてデータ通信が正常に行なわれたときのデータ信号Ｄ１が３回連続して使用されたと判別された場合、ステップＳ３７において内部回路２４は、スイッチＳＷ１～ＳＷ４を切換えるとともに、警報信号ＡＬ２を出力し、ステップＳ３１に戻る。その際、スイッチＳＷ３がオンされるとともにスイッチＳＷ１，ＳＷ２，ＳＷ４がオフされる。ステップＳ３６において通信が正常に行なわれたときのデータ信号Ｄ１が３回連続して使用されたという条件が否定された場合、内部回路２４による処理はステップＳ３１に戻る。
　ステップＳ３２において信号φ１５，φ１６がともに「Ｌ」レベルであるという条件が否定された場合、ステップＳ３８において内部回路２４は、信号φ１５または信号φ１６が「Ｌ」レベルであるか否かを判別する。
　ステップＳ３８において信号φ１５または信号φ１６が「Ｌ」レベルであると判別した場合、ステップＳ３９において内部回路２４は、受信機１１，１２からのデータ信号Ｄ１のうちの正常な方のデータ信号Ｄ１を用いて処理する。すなわち、内部回路２４は、正常な方のデータ信号Ｄ１と電流検出器２．３の出力信号φ３とに基づいてインバータ１．３を制御するとともに、信号φ３に基づいて新たなデータ信号Ｄ３を生成して制御回路３．１，３．２に送信し、ステップＳ４１に進む。
　ステップＳ３８において信号φ１５または信号φ１６が「Ｌ」レベルであるという条件が否定された場合、ステップＳ４０において内部回路２４は、通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ１を用いて処理する。すなわち、内部回路２４は、データ通信が正常に行なわれたときに使用して記憶した最新のデータ信号Ｄ１と電流検出器２．３の出力信号φ３とに基づいてインバータ１．３を制御するとともに、信号φ３に基づいて新たなデータ信号Ｄ３を生成して制御回路３．１，３．２に送信し、ステップＳ４１に進む。
　ステップＳ４１において内部回路２４は、異常検出信号φ２１またはφ２２が「Ｈ」レベルであるか否かを判別し、異常検出信号φ２１またはφ２２が「Ｈ」レベルである場合はステップＳ４２においてスイッチＳＷ１～ＳＷ４を切換えるとともに、警報信号ＡＬ２を出力し、ステップＳ３１に戻る。その際、異常検出信号φ２１が「Ｈ」レベルである場合は、スイッチＳＷ１～ＳＷ３がオフされるとともにスイッチＳＷ４がオンされ、異常検出信号φ２２が「Ｈ」レベルである場合は、スイッチＳＷ１，ＳＷ２，ＳＷ４がオフされるとともにスイッチＳＷ３がオンされる。ステップＳ４１において異常検出信号φ２１またはφ２２が「Ｈ」レベルであるという条件が否定された場合、内部回路２４による処理はステップＳ３１に戻る。
　図８は、制御回路３．１と３．２，３．２と３．３，３．３と３．１のそれぞれの間においてデータ通信が正常に行なわれている場合における通信経路を示す回路ブロック図である。図８において、制御回路３．２，３．３の各々において、スイッチＳＷ１，ＳＷ２がオンされるとともに、スイッチＳＷ３，ＳＷ４がオフされる。制御回路３．１～３．３と通信ケーブル４．１～４．３の通信線Ｌ１によって第１の通信経路Ｐ１が形成されるとともに、制御回路３．１～３．３と通信ケーブル４．１～４．３の通信線Ｌ２によって第２の通信経路Ｐ１が形成される。
　第１の通信経路Ｐ１においては、制御回路３．１内で生成されたデータ信号Ｄ１が送信機１３と通信ケーブル４．１の通信線Ｌ１とを介して制御回路３．２の受信機１１に送信される。制御回路３．２の受信機１１によって受信されたデータ信号Ｄ１と制御回路３．２内で生成されたデータ信号Ｄ２とが、スイッチＳＷ１と送信機１３と通信ケーブル４．２の通信線Ｌ１を介して制御回路３．３の受信機１１に送信される。制御回路３．３の受信機１１によって受信されたデータ信号Ｄ１，Ｄ２と制御回路３．３内で生成されたデータ信号Ｄ３とが、スイッチＳＷ１と送信機１３と通信ケーブル４．３の通信線Ｌ１とを介して制御回路３．１の受信機１１に送信される。
　第２の通信経路Ｐ２においては、制御回路３．１内で生成されたデータ信号Ｄ１が送信機１４と通信ケーブル４．３の通信線Ｌ２とを介して制御回路３．３の受信機１２に送信される。制御回路３．３の受信機１２によって受信されたデータ信号Ｄ１と制御回路３．３内で生成されたデータ信号Ｄ３とが、スイッチＳＷ２と送信機１４と通信ケーブル４．２の通信線Ｌ２を介して制御回路３．２の受信機１２に送信される。制御回路３．２の受信機１２によって受信されたデータ信号Ｄ１，Ｄ３と制御回路３．２内で生成されたデータ信号Ｄ２とが、スイッチＳＷ２と送信機１４と通信ケーブル４．１の通信線Ｌ２とを介して制御回路３．１の受信機１２に送信される。制御回路３．１は、受信機１１，１２によって受信されたデータ信号Ｄ２，Ｄ３に基づいて新たなデータ信号Ｄ１を生成する。
　図９は、制御回路３．１と３．２の間においてデータ通信が異常になった場合の通信経路を示す回路ブロック図である。このような状態は、たとえば、通信ケーブル４．１の一方側のコネクタと制御回路３．１のコネクタとの接触不良が発生した場合、通信ケーブル４．１の他方側のコネクタと制御回路３．２のコネクタとの接触不良が発生した場合、制御回路３．１の受信機１２および送信機１３が故障した場合、制御回路３．２の受信機１１および送信機１４が故障した場合などに発生する。
　図９において、制御回路３．２において、スイッチＳＷ１～ＳＷ３がオフされるとともに、スイッチＳＷ４がオンされる。制御回路３．３において、スイッチＳＷ１，ＳＷ２がオンされるとともに、スイッチＳＷ３，ＳＷ４がオフされる。制御回路３．１～３．３と通信ケーブル４．２，４．３の通信線Ｌ１，Ｌ２によって第３の通信経路Ｐ３が形成される。
　第３の通信経路Ｐ３においては、制御回路３．１内で生成されたデータ信号Ｄ１が送信機１４と通信ケーブル４．３の通信線Ｌ２とを介して制御回路３．３の受信機１２に送信される。制御回路３．３の受信機１２によって受信されたデータ信号Ｄ１と制御回路３．３内で生成されたデータ信号Ｄ３とが、スイッチＳＷ２と送信機１４と通信ケーブル４．２の通信線Ｌ２とを介して制御回路３．２の受信機１２に送信される。
　制御回路３．２の受信機１２によって受信されたデータ信号Ｄ１，Ｄ３と制御回路３．２内で生成されたデータ信号Ｄ２とが、スイッチＳＷ４と送信機１３と通信ケーブル４．２の通信線Ｌ１とを介して制御回路３．３の受信機１１に送信される。制御回路３．３の受信機１１によって受信されたデータ信号Ｄ１，Ｄ２と制御回路３．３内で生成されたデータ信号Ｄ３とが、スイッチＳＷ１と送信機１３と通信ケーブル４．３の通信線Ｌ１とを介して制御回路３．１の受信機１１に送信される。制御回路３．１は、受信機１１によって受信されたデータ信号Ｄ２，Ｄ３に基づいて新たなデータ信号Ｄ１を生成する。
　この場合は、制御回路３．２から警報信号ＡＬ２が出力され、制御回路３．３から警報信号ＡＬ３が出力されないので、制御回路３．１と３．２の間でデータ通信が異常になったことが分かる。したがって、たとえば、通信ケーブル４．１のコネクタと制御回路３．１または３．２のコネクタとの接触不良を解消することにより、制御回路３．１と３．２の間のデータ通信を正常な状態に戻すことができる。
　図１０は、制御回路３．２と３．３の間においてデータ通信が異常になった場合の通信経路を示す回路ブロック図である。このような状態は、たとえば、通信ケーブル４．２の一方側のコネクタと制御回路３．２のコネクタとの接触不良が発生した場合、通信ケーブル４．２の他方側のコネクタと制御回路３．３のコネクタとの接触不良が発生した場合、制御回路３．２の受信機１２および送信機１３が故障した場合、制御回路３．３の受信機１１および送信機１４が故障した場合などに発生する。
　図１０において、制御回路３．２において、スイッチＳＷ１，ＳＷ２，ＳＷ４がオフされるとともに、スイッチＳＷ３がオンされる。制御回路３．３において、スイッチＳＷ１～ＳＷ３がオフされるとともに、スイッチＳＷ４がオンされる。制御回路３．１～３．３と通信ケーブル４．１，４．３の通信線Ｌ１，Ｌ２によって第４の通信経路Ｐ４が形成される。
　第４の通信経路Ｐ４においては、制御回路３．１内で生成されたデータ信号Ｄ１が送信機１４と通信ケーブル４．３の通信線Ｌ２とを介して制御回路３．３の受信機１２に送信される。制御回路３．３の受信機１２によって受信されたデータ信号Ｄ１と制御回路３．３内で生成されたデータ信号Ｄ３とが、スイッチＳＷ４と送信機１３と通信ケーブル４．３の通信線Ｌ１を介して制御回路３．１の受信機１１に送信される。
　制御回路３．１の受信機１１によって受信されたデータ信号Ｄ１，Ｄ３が、送信機１３と通信ケーブル４．１の通信線Ｌ１を介して制御回路３．２の受信機１１に送信される。制御回路３．２の受信機１１によって受信されたデータ信号Ｄ１，Ｄ３と制御回路３．２内で生成されたデータ信号Ｄ２とが、スイッチＳＷ３と送信機１４と通信ケーブル４．１の通信線Ｌ２を介して制御回路３．１の受信機１２に送信される。制御回路３．１は、受信機１２によって受信されたデータ信号Ｄ２，Ｄ３に基づいて新たなデータ信号Ｄ１を生成する。
　この場合は、制御回路３．２，３．３から警報信号ＡＬ２，ＡＬ３が出力されるので、制御回路３．２と３．３の間でデータ通信が異常になっていることが分かる。したがって、たとえば、通信ケーブル４．２のコネクタと制御回路３．２または３．３のコネクタとの接触不良を解消することにより、制御回路３．２と３．３の間のデータ通信を正常な状態に戻すことができる。
　図１１は、制御回路３．３と３．１の間においてデータ通信が異常になった場合の通信経路を示す回路ブロック図である。このような状態は、たとえば、通信ケーブル４．３の一方側のコネクタと制御回路３．３のコネクタとの接触不良が発生した場合、通信ケーブル４．３の他方側のコネクタと制御回路３．１のコネクタとの接触不良が発生した場合、制御回路３．３の受信機１２および送信機１３が故障した場合、制御回路３．１の受信機１１および送信機１４が故障した場合などに発生する。
　図１１において、制御回路３．２において、スイッチＳＷ３，ＳＷ４がオフされるとともに、スイッチＳＷ１，ＳＷ２がオンされる。制御回路３．３において、スイッチＳＷ１，ＳＷ２，ＳＷ４がオフされるとともに、スイッチＳＷ３がオンされる。制御回路３．１～３．３と通信ケーブル４．１，４．２の通信線Ｌ１，Ｌ２によって第５の通信経路Ｐ５が形成される。
　第５の通信経路Ｐ５においては、制御回路３．１内で生成されたデータ信号Ｄ１が送信機１３と通信ケーブル４．１の通信線Ｌ１とを介して制御回路３．２の受信機１１に送信される。制御回路３．２の受信機１１によって受信されたデータ信号Ｄ１と制御回路３．２内で生成されたデータ信号Ｄ２とが、スイッチＳＷ１と送信機１３と通信ケーブル４．２の通信線Ｌ１とを介して制御回路３．３の受信機１１に送信される。
　制御回路３．３の受信機１１によって受信されたデータ信号Ｄ１，Ｄ２と制御回路３．３内で生成されたデータ信号Ｄ３とが、スイッチＳＷ３と送信機１４と通信ケーブル４．２の通信線Ｌ２とを介して制御回路３．２の受信機１２に送信される。制御回路３．２の受信機１２によって受信されたデータ信号Ｄ１，Ｄ３と制御回路３．２内で生成されたデータ信号Ｄ２とが、スイッチＳＷ２と送信機１４と通信ケーブル４．１の通信線Ｌ２とを介して制御回路３．１の受信機１２に送信される。制御回路３．１は、受信機１２によって受信されたデータ信号Ｄ２，Ｄ３に基づいて新たなデータ信号Ｄ１を生成する。
　この場合は、制御回路３．２から警報信号ＡＬ２が出力されず、制御回路３．３から警報信号ＡＬ３が出力されるので、制御回路３．３と３．１の間でデータ通信が異常になっていることが分かる。したがって、たとえば、通信ケーブル４．３のコネクタと制御回路３．３または３．１のコネクタとの接触不良を解消することにより、制御回路３．３と３．１の間のデータ通信を正常な状態に戻すことができる。
　以上のように、本実施の形態では、制御回路３．１～３．３を通信ケーブル４．１～４．３によって環状に接続し、制御回路３．１をマスターとし、制御回路３．２，３．３の各々をスレーブとしたので、データ通信量の低減化、通信速度の高速化を図ることができる。
　さらに、制御回路３．１～３．３間のデータ通信が正常である場合は、制御回路３．１～３．３および通信ケーブル４．１～４．３の通信線Ｌ１によって環状の第１の通信経路Ｐ１が形成されるとともに、制御回路３．１～３．３および通信ケーブル４．１～４．３の通信線Ｌ２によって環状の第２の通信経路Ｐ２が形成される。たとえば、制御回路３．１，３．２間のデータ通信が異常になった場合は、通信ケーブル４．２，４．３の通信線Ｌ１，Ｌ２と制御回路３．１～３．３とによって環状の第３の通信経路Ｐ３が形成される。したがって、２つの制御回路間のデータ通信に異常が発生した場合でもインバータ１．１～１．３を制御することができる。
　なお、本実施の形態では、本願発明が３つの制御回路３．１～３．３を備えた電力変換システムに適用された場合について説明したが、これに限るものではなく、本願発明はＮ個の制御回路を備えた電力変換システムに適用可能である。Ｎは２以上の整数である。上記実施の形態では、Ｎ＝３の場合が説明されている。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明でなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１．１～１．３　インバータ、２．１～２．３　電流検出器、３．１～３．３　制御回路、４．１～４．３　通信ケーブル、Ｌ１，Ｌ２　通信線、５．１～５．３　直流電源、６　負荷、１１，１２　受信機、１３，１４　送信機、１５，１６　判定器、１７，２３，２４　内部回路、ＳＷ１～ＳＷ４　スイッチ、２１，２２　異常検出器。

Claims (10)

  1. 　それぞれ第１～第Ｎの電気機器を制御する第１～第Ｎの制御回路と、
    　各々が第１および第２の通信線を含む第１～第Ｎの通信ケーブルとを備え、Ｎは２以上の整数であり、
    　前記第１～第（Ｎ－１）の制御回路は前記第１～第（Ｎ－１）の通信ケーブルを介して後段の前記第２～第Ｎの制御回路にそれぞれ接続され、前記第Ｎの制御回路は前記第Ｎの通信ケーブルを介して後段の前記第１の制御回路に接続され、
    　前記第１の制御回路は、前記第１～第Ｎの電気機器を制御するための第１のデータ信号を生成し、前記第１のデータ信号に基づいて前記第１の電気機器を制御し、前記第１のデータ信号を前記第１の通信ケーブルの第１の通信線を介して後段の前記第２の制御回路に送信するとともに、前記第１のデータ信号を前記第Ｎの通信ケーブルの第２の通信線を介して前段の前記第Ｎの制御回路に送信し、
    　２以上でＮ以下の整数をｎとすると、第ｎの制御回路の前段の制御回路は第（ｎ－１）の制御回路であり、前記第ｎの制御回路の後段の制御回路は第（ｎ＋１）の制御回路または第１の制御回路であり、
    　前記第ｎの制御回路は、
    　前記第１のデータ信号に基づいて第ｎの電気機器を制御するとともに、第ｎの電気機器の制御結果を示す第ｎのデータ信号を生成し、
    　前段の制御回路および後段の制御回路の各々とのデータ信号の通信が正常に行なわれている場合は、前記第ｎのデータ信号と前段の制御回路からのデータ信号とを第ｎの通信ケーブルの第１の通信線を介して後段の制御回路に送信するとともに、前記第ｎのデータ信号と後段の制御回路からのデータ信号とを第（ｎ－１）の通信ケーブルの第２の通信線を介して前段の制御回路に送信し、
    　前段の制御回路とのデータ信号の通信が正常に行なわれなくなった場合は、前段の制御回路とのデータ信号の通信を停止するとともに、前記第ｎのデータ信号と後段の制御回路からのデータ信号とを前記第ｎの通信ケーブルの第１の通信線を介して後段の制御回路に送信し、
    　後段の制御回路とのデータ信号の通信が正常に行なわれなくなった場合は、後段の制御回路とのデータ信号の通信を停止するとともに、前記第ｎのデータ信号と前段の制御回路からのデータ信号とを前記第（ｎ－１）の通信ケーブルの第２の通信線を介して前段の制御回路に送信する、制御システム。
  2. 　前記第ｎの制御回路は、
    　前段の制御回路からのデータ信号が正常であるか否かを判定する第１の判定器と、
    　後段の制御回路からのデータ信号が正常であるか否かを判定する第２の判定器と、
    　前記第１の判定器によって連続して予め定められた回数、データ信号が異常であると判定された場合に第１の異常検出信号を出力する第１の異常検出器と、
    　前記第２の判定器によって連続して前記予め定められた回数、データ信号が異常であると判定された場合に第２の異常検出信号を出力する第２の異常検出器と、
    　前記第１のデータ信号に基づいて前記第ｎの電気機器を制御するとともに、前記第ｎの電気機器の制御結果を示す第ｎのデータ信号を生成し、さらに、前記第１および第２の異常検出信号に従ってデータ信号を送信する内部回路とを含み、
    　前記内部回路は、
    　前記第１および第２の異常検出器から前記第１および第２の異常検出信号が出力されていない場合は、前記第ｎのデータ信号と前段の制御回路からのデータ信号とを第ｎの通信ケーブルの第１の通信線を介して後段の制御回路に送信するとともに、前記第ｎのデータ信号と後段の制御回路からのデータ信号とを前記第（ｎ－１）の通信ケーブルの第２の通信線を介して前段の制御回路に送信し、
    　前記第１の異常検出器から前記第１の異常検出信号が出力された場合は、前段の制御回路からのデータ信号の受信を停止するとともに、前記第ｎのデータ信号と後段の制御回路からのデータ信号とを前記第ｎの通信ケーブルの第１の通信線を介して後段の制御回路に送信し、
    　前記第２の異常検出器から前記第２の異常検出信号が出力された場合は、後段の制御回路からのデータ信号の受信を停止するとともに、前記第ｎのデータ信号と前段の制御回路からのデータ信号とを前記第（ｎ－１）の通信ケーブルの第２の通信線を介して前段の制御回路に送信する、請求項１に記載の制御システム。
  3. 　前記内部回路は、前記第１または第２の異常検出器から前記第１または第２の異常検出信号が出力された場合は、データ信号の通信に異常が発生したことを報知するための警報信号を出力する、請求項２に記載の制御システム。
  4. 　前記内部回路は、
    　前記第１および第２の判定器によってデータ信号が正常であると判定された第１の場合は、前段の制御回路および後段の制御回路からのデータ信号に含まれる前記第１のデータ信号に基づいて前記第ｎの電気機器を制御し、
    　前記第１の判定器によって前段の制御回路からのデータ信号が正常であると判定され、かつ前記第２の判定器によって後段の制御回路からのデータ信号が異常であると判定された第２の場合は、前段の制御回路からのデータ信号に含まれる前記第１のデータ信号に基づいて前記第ｎの電気機器を制御し、
    　前記第１の判定器によって前段の制御回路からのデータ信号が異常である判定され、かつ前記第２の判定器によって後段の制御回路からのデータ信号が正常であると判定された第３の場合は、後段の制御回路からのデータ信号に含まれる前記第１のデータ信号に基づいて前記第ｎの電気機器を制御する、請求項２に記載の制御システム。
  5. 　前記第１の場合は、
    　さらに、前段の制御回路および後段の制御回路からのデータ信号に含まれる前記第１のデータ信号が互いに一致している第４の場合と、
    　前段の制御回路および後段の制御回路からのデータ信号に含まれる前記第１のデータ信号が互いに一致していない第５の場合とに分けられ、
    　前記内部回路は、
    　前記第４の場合は、前段の制御回路および後段の制御回路からのデータ信号に含まれる前記第１のデータ信号に基づいて前記第ｎの電気機器を制御するとともに、前記第ｎの電気機器を制御するために使用した最新の前記第１のデータ信号を記憶し、
    　前記第５の場合は、前記第４の場合に記憶した最新の前記第１のデータ信号に基づいて前記第ｎの電気機器を制御する、請求項４に記載の制御システム。
  6. 　前記内部回路は、前記第５の場合が予め定められた回数、連続して発生したときは、前記第ｎのデータ信号と後段の制御回路からのデータ信号とを第ｎの通信ケーブルの第１の通信線を介して後段の制御回路に送信するか、前記第ｎのデータ信号と前段の制御回路からのデータ信号とを第（ｎ－１）の通信ケーブルの第２の通信線を介して前段の制御回路に送信する、請求項５に記載の制御システム。
  7. 　前記内部回路は、前記第５の場合が予め定められた回数、連続して発生したときは、データ信号の通信に異常が発生したことを報知するための警報信号を出力する、請求項６に記載の制御システム。
  8. 　前記第１の制御回路は、
    　前記第Ｎの制御回路からのデータ信号が正常であるか否かを判定する第１の判定器と、
    　前記第２の制御回路からのデータ信号が正常であるか否かを判定する第２の判定器と、
    　前記第１および第２の判定器の判定結果と、前記第Ｎおよび第２の制御回路からのデータ信号とに基づいて前記第１のデータ信号を生成し、生成した第１のデータ信号に基づいて前記第１のインバータを制御するとともに、生成した第１のデータ信号を前記第２および第Ｎの制御回路に送信する内部回路とを含み、
    　前記内部回路は、
    　前記第１および第２の判定器によってデータ信号が正常であると判定された第１の場合は、前記第Ｎおよび第２の制御回路からのデータ信号に含まれる前記第２～第Ｎの制御回路からの第２～第Ｎのデータ信号に基づいて前記第１のデータ信号を生成し、
    　前記第１の判定器によってデータ信号が正常であると判定され、かつ前記第２の判定器によってデータ信号が異常であると判定された第２の場合は、前記第Ｎの制御回路からのデータ信号に含まれる前記第２～第Ｎの制御回路からの第２～第Ｎのデータ信号に基づいて前記第１のデータ信号を生成し、
    　前記第１の判定器によってデータ信号が異常であると判定され、かつ前記第２の判定器によってデータ信号が正常であると判定された第３の場合は、前記第２の制御回路からのデータ信号に含まれる前記第２～第Ｎの制御回路からの第２～第Ｎのデータ信号に基づいて前記第１のデータ信号を生成する、請求項１に記載の制御システム。
  9. 　前記第１の場合は、
    　さらに、前記第Ｎの制御回路からのデータ信号に含まれる前記第２～第Ｎの制御回路からの第ｎのデータ信号と、前記第２の制御回路からのデータ信号に含まれる前記第２～第Ｎの制御回路からの第２～第Ｎのデータ信号とが互いに一致している第４の場合と、
    　前記第Ｎの制御回路からのデータ信号に含まれる前記第２～第Ｎの制御回路からの第ｎのデータ信号と、前記第２の制御回路からのデータ信号に含まれる前記第２～第Ｎの制御回路からの第２～第Ｎのデータ信号とが互いに一致していない第５の場合とに分けられ、
    　前記内部回路は、
    　前記第４の場合は、前記第Ｎおよび第２の制御回路からのデータ信号に含まれる前記第２～第Ｎの制御回路からの第ｎのデータ信号に基づいて前記第１のデータ信号を生成するとともに、前記第１のデータ信号を生成するために使用した最新の第２～第Ｎのデータ信号を記憶し、
    　前記第５の場合は、前記第４の場合に記憶した最新の第２～第Ｎのデータ信号に基づいて前記第１のデータ信号を生成する、請求項８に記載の制御システム。
  10. 　前記第１～第Ｎの電気機器はそれぞれ第１～第Ｎのインバータであり、
    　前記第１～第Ｎのインバータは負荷に対して並列接続され、
    　前記第１～第Ｎのインバータの各々は直流電圧を交流電圧に変換して前記負荷に供給し、
    　前記第１のデータ信号は前記第１～第Ｎのインバータの各々の分担電流を示し、
    　前記第ｎのデータ信号は第ｎのインバータの負荷電流を示し、
    　前記第１の制御回路は、前記第１のインバータの負荷電流と分担電流の差である横流が０Ａになるように前記第１のインバータを制御し、
    　前記第ｎの制御回路は、前記第ｎのインバータの負荷電流と分担電流の差である横流が０Ａになるように前記第ｎのインバータを制御する、請求項１に記載の制御システム。
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