WO2017094091A1 - ダイ及びパッケージ、並びに、ダイの製造方法及びパッケージの生成方法 - Google Patents

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齊藤　元章
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株式会社ＰＥＺＹ Ｃｏｍｐｕｔｉｎｇ
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Definitions

  • the present invention relates to a die and a package, and a die manufacturing method and a package generation method.
  • the ratio of the number of cores between the accelerator core and the CPU core varies depending on the request of the application, and thus varies depending on the type of computer that is often developed according to the main application.
  • the number of cores is different for each type of computer. Since dies and packages with different ratios are manufactured, the cost is high and inefficiency.
  • An object of the present invention is to provide a set of dies and a package that constitute a package having a ratio of the optimal number of cores for all types of computers at low cost and efficiency.
  • a die set and package of one aspect of the present invention comprises: At least one of a first core composed of a CPU core or Latency core and a second core composed of an accelerator core or a throughput core, An external interface; A memory interface; Die interface to connect with other dies, A set of dies comprising: The die is Including a first type die and a second type die including both the first core and the second core; The ratio of the number of cores of the first core and the second core is different between the first type die and the second type die.
  • the package is At least one set of dies is included.
  • the memory interface is Includes an interface that conforms to the specifications for electrical contactless communication.
  • the memory interface further includes: Includes a TCI compliant interface.
  • the memory interface further includes: It includes an interface that conforms to the next-generation high-speed memory with a three-dimensional stack that communicates in electrical contact.
  • the memory interface further includes: Including HBM compliant interface,
  • the memory interface further includes: A general-purpose memory that communicates in electrical contact and an interface that conforms to DIMM (Dual Inline Memory Module) are included.
  • DIMM Digital Inline Memory Module
  • the memory interface further includes: Includes DDR4 compliant interface.
  • the package further includes: Including two said dies interconnected by each of said die interfaces.
  • the two dies connected to each other are of the same type.
  • the package is further different in the two dies connected to each other.
  • At least one of the two dies further includes: It is connected to another die through the die interface that is connected to each other.
  • a package suitable for all types of computers and a die constituting the package can be provided at low cost and efficiently.
  • non-contact communication means that one communication unit that performs communication and the other communication unit that performs communication are not in contact with each other, and a conductive member (solder, It means that communication is performed without going through any one or more of a conductive adhesive and a wire.
  • Communication in contact with means that one communication unit that performs communication and a communication unit that performs communication contact each other to perform communication, or a conductive member (solder, conductive adhesive). It means that communication is performed via any one or more of an agent and a wire.
  • the communication unit is a concept including a part that performs transmission and reception, a part that only transmits, and a part that includes only reception.
  • FIG. 1 is a diagram showing a configuration example of a die set according to an embodiment of the present invention.
  • the die set is configured to include a main die 11, a sub die 12, a sub die 13, and a memory interface die 14.
  • FIG. 1A shows the configuration of the main die 11.
  • the main die 11 includes an accelerator core 21, a CPU core 22, a GPIF (General Purpose Interface) 23, a TCI / MIF (Thru Chip Interface / Memory Interface) 24, and an HBM / MIF (High BandwidthM25). .
  • GPIF General Purpose Interface
  • TCI / MIF Thru Chip Interface / Memory Interface
  • HBM / MIF High BandwidthM25
  • the accelerator core 21 is a core having a small many-core configuration capable of obtaining a large amount of calculation results.
  • the latency (from requesting data transfer to the device until the result is returned)
  • the delay time) is large, but has a property of high throughput (a large amount of data that a computer or network can process within a certain time).
  • the CPU core 22 is a large core that manages execution of an OS (Operating System), network control / load adjustment, accelerator control / load distribution adjustment, and performs low-latency and complicated calculation processing.
  • OS Operating System
  • network control / load adjustment network control / load adjustment
  • accelerator control / load distribution adjustment accelerator control / load distribution adjustment
  • the numbers “64” and “2,048” described in the accelerator core 21 and the CPU core 22 respectively indicate the number of cores of the accelerator core 21 and the CPU core 22. ing.
  • the GPIF 23 is a general-purpose die interface that connects to other dies.
  • the TCI / MIF 24 is a memory interface that performs non-contact communication with a memory by wireless communication between adjacent dies using magnetic field coupling.
  • TCI is capable of high-speed communication with low power consumption when compared with existing wired communication methods, impedance matching is unnecessary because it is electrically non-contact, and necessary for magnetic field coupling
  • the antenna can be formed in the wafer in the previous process, and there is an advantage that the yield is not affected because the post-process work does not increase.
  • HBM / MIF25 is a TB / sec class broadband memory interface.
  • various dies including the main die are provided with an external interface such as PCI Express.
  • FIG. 1B shows the configuration of the sub-die 12. Similar to the main core 11, the sub die 12 includes an accelerator core 21, a CPU core 22, a GPIF 23, a TCI / MIF 24, and an HBM / MIF 25.
  • the constituent elements of the sub die 12 in FIG. 1B are the same as those of the main die 11 in FIG.
  • the ratio of the number of cores between the accelerator core 21 and the CPU core 22 is 2,048 to 64 in the main die 21, but 256 to 256 in the sub die 12.
  • the number of TCI / MIF 24 is four in the main die 21 and two in the sub-die 12 and is different.
  • FIG. 1C shows the configuration of the sub-die 13.
  • the sub die 13 includes a CPU core 22, a GPIF 23, and an HBM / MIF 25.
  • the number of cores of the CPU core 22 is 64, and the accelerator core 21 does not exist.
  • the ratio of the number of cores of the accelerator core 21 and the CPU core 22 of the sub die 13 in FIG. 1C is 0 to 64, and the main core 11 in FIG. Different from the sub-core 12.
  • the sub die 13 is different from the main core 11 and the sub core 12 in that the TCI / MIF 24 does not exist (0).
  • FIG. 1D shows the configuration of the memory interface die 14.
  • the memory interface die 14 includes a CPU core 22, a GPIF 23, and a DDR4 / MIF (Double Data Rate 4 / Memory Interface) 26.
  • DDR4 / MIF26 is a memory interface that conforms to DDR4 SDRAM (Double-Data-Rate4 Synchronous Dynamic Access Memory) and supports both single memory and DIMM (Dual Inline Memory).
  • DDR4 is a kind of DRAM (Dynamic Random Access Memory) standard composed of semiconductor integrated circuits.
  • the above four types of dies constituting the set of dies are designed to have different sizes for the purpose of maximizing the use of an exposure mask 60 of 26 mm ⁇ 32 mm size (see FIG. 9) without any gaps. ing.
  • a package is created by connecting an arbitrary number of dies of an arbitrary type and an arbitrary number of memories of an arbitrary type from the above-described four types of independent dies.
  • the package means a die and a set of memories connected to the die, which are packaged with ceramics or a mold resin in order to suppress damage and impact to the die and the memory connected to the die.
  • the optimal number of cores or the ratio of the number of cores of the accelerator core 21 and the CPU core 22 varies depending on the type of computer.
  • packages according to the type of computer are individually manufactured. Without any problem, it is possible to provide a package with an optimal ratio or number of cores for all computers.
  • FIG. 2 is a diagram showing an example of a large package for high-speed memory communication.
  • TCI DRAM 30 connected to the TCI / MIF 24 of the main die 11.
  • each of four TCI / MIFs 24 of the main die 11 is connected to each of four large-sized memories TCI DRAM 30.
  • TCI DRAM 30 large-sized memories
  • FIG. 3 is a diagram showing an example of a small package of the main die 11.
  • HBM DRAM 40 connected to the HBM / MIF 25 of the main die 11.
  • two HBM DRAMs 40 that are two small memories are connected to the two HBM / MIFs 25 of the main die 11.
  • the package P2 in which the main die 11 and the HBM DRAM 40 are connected by the HBM / MIF 24 the package can be downsized and broadband memory communication can be realized.
  • FIG. 4 is a diagram showing an example of a large package for high-speed memory communication in which the main die 11 and a plurality of types of memories are connected.
  • a main die 4 includes a main die 11, a TCI DRAM 30 connected to the TCI / MIF 24 of the main die 11, and an HBM DRAM 40 connected to the HBM / MIF 25 of the main die 11.
  • each of four TCI / MIFs 24 of the main die 11 is connected to each of four large-sized memories TCI DRAM 30.
  • Each of the two HBM DRAMs 40 is connected to each of the two HBM / MIFs 25 of the main die 11.
  • FIG. 5 is a diagram showing an example of a maximum configuration package in which the main die 11 and a plurality of types of memories are connected.
  • the package P4 in FIG. 5 is for the memory interface connected to the main die 11, the TCI DRAM 30 connected to the TCI / MIF 24 of the main die 11, the HBM DRAM 40 connected to the HBM / MIF 25 of the main die 11, and the GPIF 23 of the main die 11. And a die 14.
  • the memory interface die 14 includes a DDR4 / MIF 26.
  • the DDR4 / MIF 26 is connected to the DDR4 DIMM 50, which is a memory module, outside the package P4.
  • each of four TCI / MIFs 24 of the main die 11 is connected to each of four large memory TCI DRAMs 30.
  • Each of the two HBM DRAMs 40 is connected to each of the two HBM / MIFs 25 of the main die 11.
  • each of the plurality of DDR4 DIMMs 50 is connected to each of the memory interface dies 14 connected to each of the two GPIFs 23 of the main die 11.
  • the main die 11 and the TCI DRAM 30 are connected by the TCI / MIF 24, the main die 11 and the HBM DRAM 40 are connected by the HBM / MIF 25, and the main die 11, the memory interface die 14, and the DDR4 DIMM 50 are connected.
  • the package P4 connected by the GPIF 23, the HBM / MIF 25, and the DDR4 / MIF 26 the memory capacity of the main die 11 can be maximized.
  • FIG. 6 is a diagram illustrating an example in which the same type of dies are connected to each other using the GPIF 23.
  • the main die 11-A and the main die 11-B are connected to each other using the GPIF 23-A and the GPIF 23-B.
  • the two GPIFs 23-B of the main die 11-B are connected to the two GPIFs 23-A of the main die 11-A, respectively.
  • the number of cores of the CPU core 22 is 64, and the number of cores of the accelerator core 21 is 2,048.
  • the ratio of the number of cores of the accelerator core 21 and the CPU core 22 after the connection between the main die 11-A and the main die 11-B in FIG. 6A is 4,096 to 128.
  • the main die 11-A and the main die 11-B are connected while maintaining the ratio of the number of cores of the accelerator core 21 and the CPU core 22.
  • the total number of cores can be increased.
  • the sub die 12-C and the sub die 12-D are connected to each other by the GPIF 23-C and the GPIF 23-D.
  • Each of the two GPIFs 23-D of the sub-die 12-D is connected to each of the two GPIFs 23-C of the sub-die 12-C.
  • the number of cores of the CPU core 22 and the number of cores of the accelerator core 21 are both 256.
  • the ratio of the number of cores of the accelerator core 21 and the CPU core 22 after the connection between the sub die 12-C and the sub die 12-D in FIG. 6B is 512: 512.
  • the sub-die 12-C and the sub-die 12-D are connected while maintaining the ratio of the number of cores of the accelerator core 21 and the CPU core 22 as in the case of FIG.
  • the total number of cores connecting the 12-C and the sub-die 12-D can be increased.
  • the sub die 13-E and the sub die 13-F are connected to each other using the GPIF 23-E and the GPIF 23-F.
  • the two GPIFs 23-F of the sub-die 13-F are connected to the two GPIFs 23-E of the sub-die 13-E, respectively.
  • the number of cores of the CPU core 22 is 64, and there is no accelerator core.
  • the ratio of the number of cores of the accelerator core 21 and the CPU core 22 after the connection between the sub die 13-E and the sub die 13-F in FIG. 6C is 0: 128.
  • the total number of cores connecting the sub die 13-E and the sub die 13-F can be increased.
  • the memory interface die 14-G and the memory interface die 14-H are connected to each other by the GPIF 23-G and the GPIF 23-H.
  • the two GPIFs 23-H of the memory interface die 14-H are connected to the two GPIFs 23-G of the memory interface die 14-G, respectively.
  • the number of cores of the CPU core 22 is 16 and there is no accelerator core. In other words, the ratio of the number of cores of the accelerator core 21 and the CPU core 22 after the connection between the memory interface die 14-G and the memory interface die 14-H in FIG. .
  • FIG. 7 is a diagram illustrating an example in which different types of dies are connected to each other using the GPIF 23.
  • the main die 11-J and the sub die 12-I are connected to each other using the GPIF 23-J and the GPIF 23-I.
  • Each of the two GPIFs 23-I of the sub die 12-I is connected to each of the two GPIFs 23-J of the main die 11-J.
  • the number of cores of the CPU core 22 of the main die 11-J is 64, and the number of cores of the accelerator core 21 is 2,048.
  • the number of CPU cores 22 of the sub-die 12-I and the number of cores of the accelerator core 21 are both 256.
  • the ratio of the number of cores of the accelerator core 21 and the CPU core 22 after the connection between the main die 11-J and the sub die 12-I in FIG. 7A is 2,304 to 320.
  • the main die 11-L and the sub die 13-K are connected to each other by the GPIF 23-K and the GPIF 23-L.
  • Each of the two GPIFs 23-K of the sub-die 13-K is connected to each of the two GPIFs 23-L of the main die 11-L.
  • the number of cores of the CPU core 22 of the main die 11-L is 64, and the number of cores of the accelerator core 21 is 2,048.
  • the number of cores of the CPU core 22 of the sub die 13-K is 64, and the accelerator core 21 does not exist.
  • the ratio of the number of cores of the accelerator core 21 and the CPU core 22 after the connection between the main die 11-L and the sub die 13-K in FIG. 7B is 2,048 to 128.
  • FIG. 8 is a diagram showing an example in which different types of dies having different numbers are connected to each other using the GPIF 23.
  • the main die 11-N and the two memory interface dies 14-M are connected to each other by the GPIF 23-N and the GPIF 23-M.
  • the two GPIFs 23-M of the memory interface die 14-M are connected to the two GPIFs 23-N of the main die 11-N, respectively.
  • the number of cores of the CPU core 22 of the main die 11-N is 64, and the number of cores of the accelerator core 21 is 2,048.
  • the number of CPU cores 22 of the memory interface die 14-M is 16, and the accelerator core 21 does not exist.
  • the ratio of the number of cores of the accelerator core 21 and the CPU core 22 after the connection between the main die 11-N and the two memory interface dies 14-M in FIG. 8A is 2,048: 96. Become.
  • the sub die 12-R and the sub die 13-S are connected to each other by the GPIF 23-R and the GPIF 23-S.
  • Each of the two GPIFs 23-S of the sub die 13-S is connected to each of the two GPIFs 23-R of the sub die 12-R.
  • the number of cores of the CPU core 22 of the sub die 12-R and the number of cores of the accelerator core 21 are both 256.
  • the number of cores of the CPU core 22 of the sub die 13-S is 64, and the accelerator core 21 does not exist.
  • the ratio of the number of cores of the accelerator core 21 and the CPU core 22 after the connection between the sub die 12-R and the sub die 13-S in FIG. 8B is 256: 320.
  • the sub die 12-T and the two memory interface dies 14-U are connected to each other by the GPIF 23-T and the GPIF 23-U.
  • the number of cores of the CPU core 22 of the sub die 12-T and the number of cores of the accelerator core 21 are both 256.
  • the number of CPU cores 22 of the memory interface die 14-U is 16, and the accelerator core 21 does not exist.
  • the ratio of the number of cores of the accelerator core 21 and the CPU core 22 after the connection between the sub die 12-T and the two memory interface dies 14-U in FIG. 8C is 256: 288.
  • the sub die 13-P and the two memory interface dies 14-Q are connected to each other by the GPIF 23-P and the GPIF 23-Q.
  • the number of cores of the CPU core 22 of the sub die 13-P is 64, and the accelerator core 21 does not exist.
  • the number of CPU cores 22 of the memory interface die 14-Q is 16, and the accelerator core 21 does not exist.
  • the ratio of the number of cores of the accelerator core 21 and the CPU core 22 after the connection between the sub die 13-P and the two memory interface dies 14-Q in FIG. 8D is 0:96.
  • the die and the package are manufactured from 1 according to the optimum ratio of the number of the cores of the accelerator core 21 and the CPU core 22 which are different for each type of computer, the cost becomes high and inefficient.
  • the GPIF 23 is used to connect a plurality of dies to each other, so that an accelerator core 21 that is optimal for all computers can be obtained without individually manufacturing packages according to the type of computer.
  • a package having a ratio of the number of cores to the CPU core 22 can be provided.
  • FIG. 9 is a diagram illustrating manufacturing a set of four types of dies using one exposure mask 60.
  • circuit patterns are first designed, and what kind of circuit is arranged in a small die and how efficiently they are arranged are examined. Next, based on the examination results, an exposure mask necessary for baking a circuit pattern on the surface of a wafer (a thin plate made by processing a semiconductor material into a thin disk) is created. Specifically, the exposure mask 60 shown on the right side of FIG. 9 is created.
  • the exposure mask 60 When the exposure mask 60 is created, exposure is performed through the exposure mask 60, and the pattern of the exposure mask 60 is printed on the surface of the wafer for development. Thereafter, an aluminum metal film for electrode wiring is formed on the surface of the wafer. Through these steps, many circuit patterns are created on one wafer. Specifically, four types of dies shown on the left side of FIG. 9 are created.
  • the created four types of dies are tested for each die to determine whether the product is good or defective.
  • the yield rate decreases as the size of the die increases, the yield increases as the size of the die decreases.
  • the main die 11 is larger in size than the sub dies 12 to 13 and the memory interface die 14, the yield rate is low.
  • the sub die 12 is larger in size than the sub die 13 and the memory interface die 14, the yield rate is low.
  • the relationship between the sub die 13 and the memory interface die 14 is such that the sub die 13 having a larger size has a lower non-defective rate.
  • the wafer is cut for each die and the finish is checked. After that, through a mounting process to fix the die so that it does not deviate from the predetermined position of the lead frame, and a wire bonding process to connect the die and the lead frame with a bonding wire, a ceramic to suppress damage and impact to the die And packaged with mold resin.
  • FIG. 9 shows an example in which a die set is manufactured using an exposure mask 60 having a size of 26 mm ⁇ 32 mm.
  • the die set is configured to include a main die 11, a sub die 12, a sub die 13, and a memory interface die 14.
  • the four types of dies constituting the die set are designed to have different sizes for the purpose of making maximum use of the exposure mask 60 having a size of 26 mm ⁇ 32 mm without any gap.
  • the accelerator core 21 and the CPU core 22 are employed as the cores included in the die, but the present invention is not particularly limited thereto. That is, the die may include at least one of the first core composed of the CPU core 22 or the Latency core and the second core composed of the accelerator core 22 or the Throughput core.
  • the first core is a large core for performing complicated arithmetic processing with low latency, and is a core for managing OS execution, network control / load adjustment, accelerator control / load distribution adjustment, etc. Means.
  • Typical examples of the first core include an x86 general-purpose CPU core mounted in the Intel (registered trademark) Core series and the Xeon (registered trademark) series.
  • the second core means a core having a small many-core configuration that has a high latency but can obtain a large amount of calculation results with high throughput.
  • Typical examples of the second core include a SIMD core of GPGPU (General-purpose computing on graphics processing units) and a MIMD core of PEZY (registered trademark) -SC (Super Computing).
  • n types (n is an arbitrary integer value of 1 or more) dies can be used as a set of dies. .
  • the configuration of various interfaces and the ratio of the number of cores between the accelerator core and the CPU core are merely examples for achieving the object of the present invention, and are not particularly limited.
  • the package to which the present invention is applied only needs to have the following configuration, and can take various embodiments including the above-described embodiment.
  • the die set to which the present invention is applied only needs to have the following configuration, and can take various embodiments including the above-described embodiment.
  • the set of dies to which the present invention is applied is At least one of a first core (for example, the CPU core 22 in FIG. 1) composed of a CPU core or a Latency core and a second core (for example, the accelerator core 21 in FIG. 1) composed of an accelerator core or a throughput core,
  • a first core for example, the CPU core 22 in FIG. 1
  • a second core for example, the accelerator core 21 in FIG. 1
  • An external interface eg PCI Express
  • a memory interface eg, TCI / MIF in FIG. 1
  • a die interface eg, GPIF in FIG.
  • a die set comprising: The die is Including a first type die and a second type die including both the first core and the second core; The ratio of the number of cores of the first core and the second core is different between the first type die and the second type die, A die set is sufficient.
  • a TCI DRAM can be connected to a TCI-compliant interface, a large die set for high-speed memory communication can be easily manufactured.
  • the HBM DRAM can be connected to the interface conforming to the HBM, a wide-band small die set can be easily manufactured.
  • TCI DRAM and HBM DRAM can be connected to TCI compliant interface and HBM compliant interface, respectively.
  • a die set that can realize high-speed, large-capacity, and wide-band memory communication can be easily manufactured.
  • a TCI DRAM, an HBM DRAM 40, a DDR4 DIMM 50, a TCI compliant interface, an HBM compliant interface, and a memory interface die having an DDR4 compliant interface can be connected to each other, so that a large-capacity set of large dies can be easily manufactured.
  • the core of the entire package is maintained while maintaining the ratio of the number of cores of the accelerator core 21 and the CPU core 22.
  • a set of dies for increasing the number can be easily manufactured.
  • a set of dies for connecting different types of independent dies to each other can be easily manufactured. Can do.
  • a set of dies for connecting different types of dies with different numbers can be easily manufactured using the GPIF 23. This makes it easy to manufacture a set of dies that make up a package with the ratio of the number of cores of the accelerator core 21 and the CPU core 22 that are optimal for all computers without individually manufacturing packages according to the type of computer. can do.
  • the package to which the present invention is applied is At least one of a first core (for example, the CPU core 22 in FIG. 1) composed of a CPU core or Latency core and a second core (for example, the accelerator core 21 in FIG. 1) composed of an accelerator core or a throughput core
  • a first core for example, the CPU core 22 in FIG. 1
  • a second core for example, the accelerator core 21 in FIG. 1
  • An external interface eg PCI Express
  • a memory interface eg, TCI / MIF in FIG. 1
  • a die interface eg, GPIF in FIG. 1 that connects to other dies
  • a package comprising at least one die comprising: The die is Including a first type die and a second type die including both the first core and the second core;
  • the ratio of the number of cores of the first core and the second core includes at least one die that is different between the first type die and the second type die, respectively.
  • a package is enough.
  • the memory interface die 14 -M is connected to the main die 11. Since the yield is higher, the package is efficiently produced without causing a situation where only the main die 11 has an increased inventory.
  • a TCI DRAM can be connected to a TCI-compliant interface, a large package for high-speed memory communication can be easily manufactured.
  • TCI DRAM and HBM DRAM can be connected to TCI compliant interface and HBM compliant interface, respectively. It is possible to easily manufacture a package that can realize high-speed, large-capacity, and wide-band memory communication utilizing the above.
  • a TCI DRAM, an HBM DRAM 40, a DDR4 DIMM 50, a TCI compliant interface, an HBM compliant interface, and a memory interface die having an DDR4 compliant interface respectively. Therefore, a large-capacity large package can be easily manufactured.
  • the core of the entire package is maintained while maintaining the ratio of the number of cores of the accelerator core 21 and the CPU core 22. You can increase the number.

Abstract

低コストかつ効率的に、全ての種類のコンピュータに最適なコア数の比率のパッケージ及びパッケージを構成するダイを提供する。ダイのセット及びパッケージは、アクセラレーターコア２１とＣＰＵコア２２とのうち少なくとも一方を備え、外部インターフェースと、メモリインターフェース２４乃至２６と、他のダイとを接続するダイインターフェース２３と、を備えるダイを複数含む。前記ダイのセットは、前記アクセラレーターコアと前記ＣＰＵコアとの両方を含む第１種類のダイと第２種類のダイとを含み、前記アクセラレーターコアと前記ＣＰＵコアとのコア数の比率は、前記第１種類のダイと前記第２種類のダイとでそれぞれ異なっている。さらに、前記メモリインターフェースは、ＴＣＩに準拠したインターフェースを含む。さらに、前記メモリインターフェースは、ＨＢＭに準拠したインターフェースをさらに含む。

Description

ダイ及びパッケージ、並びに、ダイの製造方法及びパッケージの生成方法
　本発明は、ダイ及びパッケージ、並びに、ダイの製造方法及びパッケージの生成方法に関する。
　従来、アクセラレーターコア（Ａｃｃｅｌｅｒａｔｏｒ　Ｃｏｒｅ）又はスループットコア（Ｔｈｒｏｕｇｈｐｕｔ　Ｃｏｒｅ）と、ＣＰＵコア（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ　Ｃｏｒｅ）又はレイテンシーコア（Ｌａｔｅｎｃｙ　Ｃｏｒｅ）とを使ったパッケージを乗せた各種各様なコンピュータが存在する（特許文献１参照）。
　即ち、従来、アクセラレーターコア又はスループットコアと、ＣＰＵコア又はレイテンシーコアとが有する夫々の特徴を考慮し、各種各様なコンピュータの使用目的に応じたパッケージが製造されていた。
特開２０１１－１０８１４０号公報
　しかしながら、アクセラレーターコアとＣＰＵコアとのコア数の比率は、アプリケーションの要請によって異なり、従って主要なアプリケーションに応じて開発されることが多いコンピュータの種類によってまちまちであり、コンピュータの種類毎にコア数の比率が異なるダイとパッケージを製造しているため、コストが高く非効率であった。
　本発明は、低コストかつ効率的に、全ての種類のコンピュータに最適なコア数の比率のパッケージを構成するダイのセット及びパッケージを提供することを目的とする。
　上記目的を達成するため、本発明の一態様のダイのセット及びパッケージは、
　ＣＰＵコア若しくはＬａｔｅｎｃｙコアからなる第１コアと、Ａｃｃｅｌｅｒａｔｏｒコア若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コアとのうち少なくとも一方を備え、
　外部インターフェースと、
　メモリインターフェースと、
　他のダイと接続するダイインターフェースと、
　を備える前記ダイのセットであって、
　前記ダイは、
　前記第１コアと前記第２コアとの両方を含む第１種類のダイと第２種類のダイとを含み、
　前記第１コアと前記第２コアとのコア数の比率は、前記第１種類のダイと前記第２種類のダイとでそれぞれ異なっている。
　前記パッケージは、
　前記ダイのセットを少なくとも１つ含む。
　前記メモリインターフェースは、
　電気的に非接触に通信を行う仕様に準拠したインターフェースを含む。
　前記メモリインターフェースは、さらに、
　ＴＣＩに準拠したインターフェースを含む。
　前記メモリインターフェースは、さらに、
　電気的に接触して通信を行う３次元積層の次世代高速メモリに準拠したインターフェースを含む。
　前記メモリインターフェースは、さらに、
　ＨＢＭに準拠したインターフェースを含む、
　前記メモリインターフェースは、さらに、
　電気的に接触して通信を行う汎用メモリ、及びＤＩＭＭ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ）に準拠したインターフェースを含む。
　前記メモリインターフェースは、さらに、
　ＤＤＲ４に準拠したインターフェースを含む。
　前記パッケージは、さらに、
　夫々の前記ダイインターフェースで相互に接続されている２つの前記ダイを含む。
　前記パッケージは、さらに
　相互に接続されている前記２つのダイが同種である。
　前記パッケージは、さらに
　相互に接続されている前記２つのダイが異種である。
　前記２つのダイのうち、少なくとも１つは、さらに、
　相互に接続されている前記ダイインターフェースで別の前記ダイと接続されている。
　本発明によれば、低コストかつ効率的に、全ての種類のコンピュータにあったパッケージ及びパッケージを構成するダイを提供することができる。
本発明の一実施形態のダイのセットの構成例を示す図である。 図１のダイのセットのうち、メインダイの高速メモリ通信用の大型パッケージの例を示す図である。 メインダイの小型パッケージの例を示す図である。 メインダイと複数の種類のメモリとを接続した、高速メモリ通信用の大型パッケージの例を示す図である。 メインダイと複数種類のメモリとを接続した、最大構成のパッケージの例を示す図である。 ＧＰＩＦを用いて、同種類のダイを相互に接続させた例を示す図である。 ＧＰＩＦを用いて、異種類のダイを相互に接続させた例を示す図である。 ＧＰＩＦを用いて、数が異なる異種類のダイを相互に接続させた例を示す図である。 １つの露光マスクを用いて４種類のダイのセットを製造することを示す図である。
　本明細書の説明において、「非接触に通信を行う」とは、通信を行う一方の通信部と、通信を行う他方の通信部とが、相互に接触せず、且つ導電性部材（半田、導電性接着剤、ワイヤ等のいずれか１つ以上）を介さずに通信を行うことを意味する。また、「接触して通信を行う」とは、通信を行う一方の通信部と、通信を行う通信部とが、相互に接触して通信を行うか、又は導電性部材（半田、導電性接着剤、ワイヤ等のいずれか１つ以上）を介して通信を行うことを意味する。また、通信部とは、送信及び受信を行う部分、送信のみを部分、及び、受信のみを部分を含む概念である。
　図１は、本発明の一実施形態のダイのセットの構成例を示す図である。
　図１の例では、ダイのセットは、メインダイ１１と、サブダイ１２と、サブダイ１３と、メモリインターフェース用ダイ１４とを含むように構成される。
　図１（Ａ）は、メインダイ１１の構成を示している。
　メインダイ１１は、アクセラレーターコア２１と、ＣＰＵコア２２とＧＰＩＦ（Ｇｅｎｅｒａｌ　Ｐｕｒｐｏｓｅ　Ｉｎｔｅｒｆａｃｅ）２３と、ＴＣＩ／ＭＩＦ（Ｔｈｒｕ　Ｃｈｉｐ　Ｉｎｔｅｒｆａｃｅ／Ｍｅｍｏｒｙ　Ｉｎｔｅｒｆａｃｅ）２４と、ＨＢＭ／ＭＩＦ（Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ／Ｍｅｍｏｒｙ　Ｉｎｔｅｒｆａｃｅ）２５と、を備える。
　ここで、アクセラレーターコア２１は、大量の演算結果を得ることが出来る小型のメニーコア構成を取るコアであり、レイテンシー（デバイスに対してデータ転送などを要求してから、その結果が返送されるまでの遅延時間）は大きいが、高スループット（コンピュータやネットワークが一定時間内に処理できるデータ量が大きい）という性質を持つ。
　ＣＰＵコア２２は、ＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）の実行やネットワーク制御・負荷調整、アクセラレーター制御・負荷分散調整などを管理する大型コアであり、低レイテンシーで複雑な演算処理を行う。
　なお、図１等の図面において、アクセラレーターコア２１及びＣＰＵコア２２に夫々記載された「６４」や「２，０４８」という数字は、アクセラレーターコア２１及びＣＰＵコア２２の夫々のコア数を示している。
　ＧＰＩＦ２３は、他のダイと接続する汎用的なダイインターフェースである。
　ＴＣＩ／ＭＩＦ２４は、磁界結合を用いた近接ダイ間無線通信によりメモリと非接触に通信を行うメモリインターフェースである。
　ＴＣＩは、既存の有線通信手法と比較した場合に、低消費電力でありながら高速通信が可能であること、電気的に非接触であるためインピーダンス整合が不要であること、及び、磁界結合に必要となるアンテナがウェハ内に前工程で作成可能であり後工程作業が増えないため歩留まりに影響が無いという長所を有する。
　ＨＢＭ／ＭＩＦ２５は、ＴＢ／ｓｅｃクラスの広帯域メモリインターフェースである。
　なお、図示はしないが、メインダイを含む各種ダイには、ＰＣＩエクスプレスなどの外部インターフェースが備えられている。
　図１（Ｂ）は、サブダイ１２の構成を示している。
　サブダイ１２は、メインコア１１と同様に、アクセラレーターコア２１と、ＣＰＵコア２２と、ＧＰＩＦ２３と、ＴＣＩ／ＭＩＦ２４と、ＨＢＭ／ＭＩＦ２５と、を備える。
　このように、図１（Ｂ）のサブダイ１２の構成要素自体は、図１（Ａ）のメインダイ１１と同様である。
　ただし、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率が、メインダイ２１では２，０４８対６４であるのに対し、サブダイ１２では、２５６対２５６であり異なる。また、ＴＣＩ／ＭＩＦ２４の個数も、メインダイ２１では４個であるのに対し、サブダイ１２では２個であり異なる。
　図１（Ｃ）は、サブダイ１３の構成を示している。
　サブダイ１３は、ＣＰＵコア２２と、ＧＰＩＦ２３と、ＨＢＭ／ＭＩＦ２５と、を備える。サブダイ１３では、ＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１は存在しない。換言すると、図１（Ｃ）のサブダイ１３のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、０対６４であり、図１（Ａ）のメインコア１１とも図１（Ｂ）のサブコア１２とも異なる。また、サブダイ１３では、ＴＣＩ／ＭＩＦ２４が存在しない（０個）である点も、メインコア１１ともサブコア１２とも異なる。
　図１（Ｄ）は、メモリインターフェース用ダイ１４の構成を示している。
　メモリインターフェース用ダイ１４は、ＣＰＵコア２２と、ＧＰＩＦ２３と、ＤＤＲ４／ＭＩＦ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　４／Ｍｅｍｏｒｙ　Ｉｎｔｅｒｆａｃｅ）２６と、を備える。
　ＤＤＲ４／ＭＩＦ２６は、ＤＤＲ４　ＳＤＲＡＭ　（Ｄｏｕｂｌｅ－Ｄａｔａ－Ｒａｔｅ４　Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に準拠したメモリインターフェースであり、メモリ単体とＤＩＭＭ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ）の双方に対応する。ＤＤＲ４は、半導体集積回路で構成されるＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の規格の一種である。
　ダイのセットを構成する上述の４種類のダイは、２６ｍｍ×３２ｍｍのサイズの露光マスク６０（図９を参照）を隙間なく最大限利用することを目的として、夫々のサイズが異なるように設計されている。
　そして、上述の４種類の独立したダイから、任意の種類の任意の個数のダイと、任意の種類の任意の個数のメモリを接続することによりパッケージが作成される。
　ここで、パッケージとは、ダイ及びダイに接続されたメモリへの傷や衝撃を抑えるために、ダイ及びダイに接続されたメモリのセットをセラミックやモールド樹脂によってパッケージしたものをいう。
　パッケージの作成後、金型にてリードフレームから個々の半導体製品を切断・分離し、外部リードを所定の形状に成形する。その後、必要な試験を経て、半導体製品表面に品名等が印字され半導体が完成する。完成後の半導体は各種各様なコンピュータに搭載される。
　アクセラレーターコア２１とＣＰＵコア２２との合計のコア数またはコア数の比率は、コンピュータの種類によって最適となる値が異なる。これに対し、コア数やコア数の比率が異なる異種類の独立したダイを相互に接続したり、同種類のダイを接続したりすることにより、コンピュータの種類に応じたパッケージを個別に製造することなく、全てのコンピュータにとって最適な比率またはコア数のパッケージを提供することができる。
　以下、図２乃至８を参照して、各種ダイと各種メモリとの接続によるパッケージの具体例を説明する。
　図２は、高速メモリ通信用の大型のパッケージの例を示す図である。
　図２のパッケージＰ１は、メインダイ１１と、メインダイ１１のＴＣＩ／ＭＩＦ２４に接続されたＴＣＩ　ＤＲＡＭ３０と、を含むように構成されている。
　図２の例では、メインダイ１１の４つのＴＣＩ／ＭＩＦ２４の夫々に、４つの大型のメモリであるＴＣＩ　ＤＲＡＭ３０の夫々が接続されている。
　このように、メインダイ１１とＴＣＩ　ＤＲＡＭ３０とがＴＣＩ／ＭＩＦ２４により非接触で接続したパッケージＰ１を適用することで、高速かつ大容量のメモリ通信が実現できる。
　図３は、メインダイ１１の小型のパッケージの例を示す図である。
　図３のパッケージＰ２は、メインダイ１１と、メインダイ１１のＨＢＭ／ＭＩＦ２５に接続されたＨＢＭ　ＤＲＡＭ４０と、を含むように構成されている。
　図３の例では、メインダイ１１の２つのＨＢＭ／ＭＩＦ２５の夫々に、２つの小型のメモリであるＨＢＭ　ＤＲＡＭ４０の夫々が接続されている。
　このように、メインダイ１１と、ＨＢＭ　ＤＲＡＭ４０とがＨＢＭ／ＭＩＦ２４により接続したパッケージＰ２を適用することで、パッケージの小型化と広帯域のメモリ通信とが実現できる。
　図４は、メインダイ１１と複数の種類のメモリとを接続した、高速メモリ通信用の大型パッケージの例を示す図である。
　図４のパッケージＰ３は、メインダイ１１と、メインダイ１１のＴＣＩ／ＭＩＦ２４に接続されたＴＣＩ　ＤＲＡＭ３０と、メインダイ１１のＨＢＭ／ＭＩＦ２５に接続されたＨＢＭ　ＤＲＡＭ４０と、を含むように構成されている。
　図４の例では、メインダイ１１の４つのＴＣＩ／ＭＩＦ２４の夫々に、４つの大型のメモリであるＴＣＩ　ＤＲＡＭ３０の夫々が接続されている。また、メインダイ１１の２つのＨＢＭ／ＭＩＦ２５の夫々に、２つのＨＢＭ　ＤＲＡＭ４０の夫々が接続されている。
　このように、メインダイ１１と、ＴＣＩ　ＤＲＡＭ３０とがＴＣＩ／ＭＩＦ２４により接続し、メインダイ１１と、ＨＢＭ　ＤＲＡＭ４０とがＨＢＭ／ＭＩＦ２５により接続したパッケージＰ３を適用することで、複数種類のメモリの夫々の特徴を生かした、高速かつ大容量かつ広帯域のメモリ通信が実現できる。
　図５は、メインダイ１１と複数種類のメモリとを接続した、最大構成のパッケージの例を示す図である。
　図５のパッケージＰ４は、メインダイ１１と、メインダイ１１のＴＣＩ／ＭＩＦ２４に接続されたＴＣＩ　ＤＲＡＭ３０と、メインダイ１１のＨＢＭ／ＭＩＦ２５に接続されたＨＢＭ　ＤＲＡＭ４０と、メインダイ１１のＧＰＩＦ２３に接続されたメモリインターフェース用ダイ１４とを含むように構成されている。
　また、メモリインターフェース用ダイ１４は、ＤＤＲ４／ＭＩＦ２６を備える。ＤＤＲ４／ＭＩＦ２６は、パッケージＰ４の外部でメモリモジュールであるＤＤＲ４　ＤＩＭＭ５０と接続されている。
　図５の例では、メインダイ１１の４つのＴＣＩ／ＭＩＦ２４の夫々に、４つの大型のメモリであるＴＣＩ　ＤＲＡＭ３０の夫々が接続されている。また、メインダイ１１の２つのＨＢＭ／ＭＩＦ２５の夫々に、２つのＨＢＭ　ＤＲＡＭ４０の夫々が接続されている。さらに、メインダイ１１の２つのＧＰＩＦ２３の夫々に接続されたメモリインターフェース用ダイ１４の夫々に、複数のＤＤＲ４　ＤＩＭＭ５０の夫々が接続されている。
　このように、メインダイ１１と、ＴＣＩ　ＤＲＡＭ３０とがＴＣＩ／ＭＩＦ２４により接続し、メインダイ１１と、ＨＢＭ　ＤＲＡＭ４０とがＨＢＭ／ＭＩＦ２５により接続し、メインダイ１１と、メモリインターフェース用ダイ１４と、ＤＤＲ４　ＤＩＭＭ５０とが、ＧＰＩＦ２３と、ＨＢＭ／ＭＩＦ２５と、ＤＤＲ４／ＭＩＦ２６とにより接続したパッケージＰ４を適用することで、メインダイ１１のメモリの容量を最大化が実現できる。
　図６は、ＧＰＩＦ２３を用いて、同種類のダイを相互に接続させた例を示す図である。
　図６（Ａ）の例では、メインダイ１１－Ａとメインダイ１１－Ｂとが、ＧＰＩＦ２３－ＡとＧＰＩＦ２３－Ｂとを用いて相互に接続されている。
　メインダイ１１－Ａの２つのＧＰＩＦ２３－Ａの夫々に、メインダイ１１－Ｂの２つのＧＰＩＦ２３－Ｂの夫々が接続されている。
　メインダイ１１－Ａ及びメインダイ１１－Ｂでは、ＣＰＵコア２２のコア数はいずれも６４であり、アクセラレーターコア２１のコア数はいずれも２，０４８である。換言すると、図６（Ａ）のメインダイ１１－Ａとメインダイ１１－Ｂとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、４，０９６対１２８となる。
　このように、メインダイ１１－Ａとメインダイ１１－Ｂとを接続することで、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率を維持したままメインダイ１１－Ａとメインダイ１１－Ｂとを接続した全体のコア数を増やすことができる。
　図６（Ｂ）の例では、サブダイ１２－Ｃとサブダイ１２－Ｄとが、ＧＰＩＦ２３－ＣとＧＰＩＦ２３－Ｄとにより相互に接続されている。
　サブダイ１２－Ｃの２つのＧＰＩＦ２３－Ｃの夫々に、サブダイ１２－Ｄの２つのＧＰＩＦ２３－Ｄの夫々が接続されている。
　サブダイ１２－Ｃ及びサブダイ１２－Ｄでは、ＣＰＵコア２２のコア数及びアクセラレーターコア２１のコア数はいずれも２５６である。換言すると、図６（Ｂ）のサブダイ１２－Ｃとサブダイ１２－Ｄとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、５１２対５１２となる。
　このように、サブダイ１２－Ｃとサブダイ１２－Ｄとを接続することで、図６（Ａ）の場合と同様に、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率を維持したままサブダイ１２－Ｃとサブダイ１２－Ｄとを接続した全体のコア数を増やすことができる。
　図６（Ｃ）の例では、サブダイ１３－Ｅとサブダイ１３－Ｆとが、ＧＰＩＦ２３－ＥとＧＰＩＦ２３－Ｆとを用いて相互に接続されている。
　サブダイ１３－Ｅの２つのＧＰＩＦ２３－Ｅの夫々に、サブダイ１３－Ｆの２つのＧＰＩＦ２３－Ｆの夫々が接続されている。
　サブダイ１３－Ｅ及びサブダイ１３－Ｆでは、ＣＰＵコア２２のコア数はいずれも６４であり、アクセラレーターコアはいずれも存在しない。換言すると、図６（Ｃ）のサブダイ１３－Ｅとサブダイ１３－Ｆとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、０対１２８となる。
　このように、サブダイ１３－Ｅとサブダイ１３－Ｆとを接続することで、サブダイ１３－Ｅとサブダイ１３－Ｆとを接続した全体のコア数を増やすことができる。
　図６（Ｄ）の例では、メモリインターフェース用ダイ１４－Ｇとメモリインターフェース用ダイ１４－Ｈとが、ＧＰＩＦ２３－ＧとＧＰＩＦ２３－Ｈとにより相互に接続されている。
　メモリインターフェース用ダイ１４－Ｇの２つのＧＰＩＦ２３－Ｇの夫々に、メモリインターフェース用ダイ１４－Ｈの２つのＧＰＩＦ２３－Ｈの夫々が接続されている。
　メモリインターフェース用ダイ１４－Ｇ及びメモリインターフェース用ダイ１４－Ｈでは、ＣＰＵコア２２のコア数はいずれも１６であり、アクセラレーターコアはいずれも存在しない。換言すると、図６（Ｄ）のメモリインターフェース用ダイ１４－Ｇとメモリインターフェース用ダイ１４－Ｈとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、０対３２となる。
　図７は、ＧＰＩＦ２３を用いて、異種類のダイを相互に接続させた例を示す図である。
　図７（Ａ）の例では、メインダイ１１－Ｊとサブダイ１２－ＩとがＧＰＩＦ２３－ＪとＧＰＩＦ２３－Ｉを用いて相互に接続されている。
　メインダイ１１－Ｊの２つのＧＰＩＦ２３－Ｊの夫々に、サブダイ１２－Ｉの２つのＧＰＩＦ２３－Ｉの夫々が接続されている。
　メインダイ１１－ＪのＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１のコア数は２，０４８である。サブダイ１２－ＩのＣＰＵコア２２のコア数とアクセラレーターコア２１のコア数は、いずれも２５６である。換言すると、図７（Ａ）のメインンダイ１１－Ｊとサブダイ１２－Ｉとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、２，３０４対３２０となる。
　図７（Ｂ）の例では、メインダイ１１－Ｌとサブダイ１３－ＫとがＧＰＩＦ２３－ＫとＧＰＩＦ２３－Ｌとにより相互に接続されている。
　メインダイ１１－Ｌの２つのＧＰＩＦ２３－Ｌの夫々に、サブダイ１３－Ｋの２つのＧＰＩＦ２３－Ｋの夫々が接続されている。
　メインダイ１１－ＬのＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１のコア数は２，０４８である。サブダイ１３－ＫのＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１は存在しない。換言すると、図７（Ｂ）のメインンダイ１１－Ｌとサブダイ１３－Ｋとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、２，０４８対１２８となる。
　図８は、ＧＰＩＦ２３を用いて、数が異なる異種類のダイを相互に接続させた例を示した図である。
　図８（Ａ）の例では、メインダイ１１－Ｎと２つのメモリインターフェース用ダイ１４－ＭとがＧＰＩＦ２３－ＮとＧＰＩＦ２３－Ｍとにより相互に接続されている。
　メインダイ１１－Ｎの２つのＧＰＩＦ２３－Ｎの夫々に、メモリインターフェース用ダイ１４－Ｍの２つのＧＰＩＦ２３－Ｍの夫々が接続されている。
　メインダイ１１－ＮのＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１のコア数は２，０４８である。メモリインターフェース用ダイ１４－ＭのＣＰＵコア２２のコア数は１６であり、アクセラレーターコア２１は存在しない。換言すると、図８（Ａ）のメインンダイ１１－Ｎと２つのメモリインターフェース用ダイ１４－Ｍとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、２，０４８対９６となる。
　図８（Ｂ）の例では、サブダイ１２－Ｒとサブダイ１３－ＳとがＧＰＩＦ２３－ＲとＧＰＩＦ２３－Ｓとにより相互に接続されている。
　サブダイ１２－Ｒの２つのＧＰＩＦ２３－Ｒの夫々に、サブダイ１３－Ｓの２つのＧＰＩＦ２３－Ｓの夫々が接続されている。
　サブダイ１２－ＲのＣＰＵコア２２のコア数とアクセラレーターコア２１のコア数は、いずれも２５６である。サブダイ１３－ＳのＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１は存在しない。換言すると、図８（Ｂ）のサブダイ１２－Ｒとサブダイ１３－Ｓとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は２５６対３２０になる。
　図８（Ｃ）の例では、サブダイ１２－Ｔと２つのメモリインターフェース用ダイ１４－ＵとがＧＰＩＦ２３－ＴとＧＰＩＦ２３－Ｕとにより相互に接続されている。
　サブダイ１２－ＴのＣＰＵコア２２のコア数とアクセラレーターコア２１のコア数はいずれも２５６である。メモリインターフェース用ダイ１４－ＵのＣＰＵコア２２のコア数は１６であり、アクセラレーターコア２１は存在しない。換言すると、図８（Ｃ）のサブダイ１２－Ｔと２つのメモリインターフェース用ダイ１４－Ｕとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は２５６対２８８となる。
　図８（Ｄ）の例では、サブダイ１３－Ｐと２つのメモリインターフェース用ダイ１４－ＱとがＧＰＩＦ２３－ＰとＧＰＩＦ２３－Ｑとにより相互に接続されている。
　サブダイ１３－ＰのＣＰＵコア２２のコア数は６４であり、アクセラレーターコア２１は存在しない。メモリインターフェース用ダイ１４－ＱのＣＰＵコア２２のコア数は１６であり、アクセラレーターコア２１は存在しない。換言すると、図８（Ｄ）のサブダイ１３－Ｐと２つのメモリインターフェース用ダイ１４－Ｑとの接続後のアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率は、０対９６となる。
　アクセラレーターコア２１とＣＰＵコア２２とを使ったパッケージを乗せた各種各様なコンピュータが存在するが、アクセラレーターコア２１とＣＰＵコア２２とのコア数の最適比率はコンピュータの種類によって夫々異なる。
　このとき、コンピュータの種類毎に異なるアクセラレーターコア２１とＣＰＵコア２２とのコア数の最適比率に応じて１からダイとパッケージを製造していてはコストが高くなり非効率である。
　そこで、本実施形態のように、ＧＰＩＦ２３を用いて、複数のダイを相互に接続させることにより、コンピュータの種類に応じたパッケージを個別に製造することなく、全てのコンピュータにとって最適なアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率のパッケージを提供することができる。
　図９は、１つの露光マスク６０を用いて４種類のダイのセットを製造することを示す図である。
　半導体を製造する際、まず回路のパターン設計が行われ、小さなダイの中にどのような回路を、いかに効率良く配置するかについての検討がなされる。次に、検討結果に基づいて、ウェハ（半導体材料を薄く円盤状に加工してできた薄い板）の表面に回路のパターンを焼き付ける際に必要となる露光マスクが作成される。具体的には、図９の右側に示された露光マスク６０が作成される。
　露光マスク６０が作成されると、露光マスク６０を介して露光し、露光マスク６０のパターンをウェハの表面に焼き付けて現像をする。その後、ウェハの表面に電極配線用のアルミ金属膜を形成させる。これらの工程を経ることにより、１枚のウェハ上にたくさんの回路のパターンが作成される。具体的には、図９の左側に示された４種類のダイが作成される。
　作成された４種類のダイは、ダイ毎に試験され、良品・不良品の判定が行われる。通常、ダイはサイズが大きくなるほど良品率が低下するため、ダイのサイズが小さいほど歩留りは高くなる。具体的には、メインダイ１１は、サブダイ１２乃至１３及びメモリインターフェース用ダイ１４に比べてサイズが大きいため、良品率が低い。同様に、サブダイ１２は、サブダイ１３及びメモリインターフェース用ダイ１４に比べてサイズが大きいため、良品率が低い。また、サブダイ１３とメモリインターフェース用ダイ１４との関係も同様に、サイズが大きいサブダイ１３の方が良品率が低い。
　ダイの良品・不良品の判定がなされた後、ウェハをダイ毎に切断し、仕上がりがチェックされる。その後、ダイがリードフレームの所定の位置からずれないよう固定するためのマウンティングの工程と、ダイとリードフレームをボンディングワイヤーで結ぶワイヤーボンディングの工程を経て、ダイへの傷や衝撃を抑えるためにセラミックやモールド樹脂でパッケージされる。
　図９では、２６ｍｍ×３２ｍｍのサイズの露光マスク６０を用いてダイのセットを製造する例を示している。ダイのセットは、メインダイ１１と、サブダイ１２と、サブダイ１３と、メモリインターフェース用ダイ１４とを含むように構成される。
　ダイのセットを構成する４種類のダイは、２６ｍｍ×３２ｍｍのサイズの露光マスク６０を隙間なく最大限利用することを目的として、夫々のサイズが異なるように設計されている。
　このため、１枚の露光マスクを用いて、サイズが異なる４種類のダイを夫々１つずつ製造することになるが、上述したように、サイズが異なる異種類のダイの歩留りは、サイズが小さいほど高くなる。
　したがって、図８（Ａ）のようにサイズが大きい１つのメインダイ１１に対し、サイズが小さい２つのメモリインターフェース用ダイ１４－Ｍを接続するパッケージを作成したとしても、メインダイ１１に対してメモリインターフェース用ダイ１４－Ｍの方が歩留りが高いため、メインダイ１１のみ在庫が増えるといった事態が生じることなく、効率良くパッケージが作成される。
　以上、本発明の一実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
　例えば、上述の実施形態では、ダイに含まれるコアとして、アクセラレーター（Ａｃｃｅｌｅｒａｔｏｒ）コア２１と、ＣＰＵコア２２とが採用されたが、特にこれに限定されない。即ち、ダイには、ＣＰＵコア２２若しくはＬａｔｅｎｃｙコアからなる第１コアと、アクセラレーターコア２２若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コアとのうち少なくとも一方が含まれればよい。
　ここで、第１のコアとは、低レイテンシーで複雑な演算処理を行うための大型コアであって、ＯＳの実行やネットワーク制御・負荷調整、アクセラレーターの制御・負荷分散調整などを管理するコアを意味する。
　第１のコアの代表的な例としては、Ｉｎｔｅｌ（登録商標）のＣｏｒｅシリーズやＸｅｏｎ（登録商標）シリーズに搭載されるｘ８６系の汎用ＣＰＵコアなどがある。
　また、第２のコアとは、レイテンシーは大きいが、高スループットで大量の演算結果を得ることが出来る小型のメニーコア構成を取るコアを意味する。
　第２のコアの代表的な例としては、ＧＰＧＰＵ（Ｇｅｎｅｒａｌ－ｐｕｒｐｏｓｅ　ｃｏｍｐｕｔｉｎｇ　ｏｎ　ｇｒａｐｈｉｃｓ　ｐｒｏｃｅｓｓｉｎｇ　ｕｎｉｔｓ）のＳＩＭＤコアやＰＥＺＹ（登録商標）－ＳＣ（Ｓｕｐｅｒ　Ｃｏｍｐｕｔｉｎｇ）のＭＩＭＤコアなどがある。
　例えば、上述の実施形態では、ダイの種類は４種類とされたが、特にこれに限定されず、ｎ種類（ｎは１以上の任意の整数値）のダイをダイのセットとすることができる。
　また例えば、各種インターフェースの構成、及び、アクセラレーターコアとＣＰＵコアとのコア数の比率は、本発明の目的を達成するための例示に過ぎず、特に限定されない。
　以上まとめると、本発明が適用されるパッケージは、次のような構成を取れば足り、上述の実施形態を含め各種各様な実施形態を取ることができる。
　また、本発明が適用されるダイのセットは、次のような構成を取れば足り、上述の実施形態を含め各種各様な実施形態を取ることができる。
　即ち、本発明が適用されるダイのセットは、
　ＣＰＵコア若しくはＬａｔｅｎｃｙコアからなる第１コア（例えば図１のＣＰＵコア２２）と、Ａｃｃｅｌｅｒａｔｏｒコア若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コア（例えば図１のアクセラレーターコア２１）とのうち少なくとも一方を備え、
　外部インターフェース（例えばＰＣＩエクスプレス）と、
　メモリインターフェース（例えば図１のＴＣＩ／ＭＩＦ）と、
　他のダイと接続するダイインターフェース（例えば図１のＧＰＩＦ）と、
　を備えるダイのセットであって、
　前記ダイは、
　前記第１コアと前記第２コアとの両方を含む第１種類のダイと第２種類のダイとを含み、
　前記第１コアと前記第２コアとのコア数の比率は、前記第１種類のダイと前記第２種類のダイとでそれぞれ異なっている、
　ダイのセットであれば足りる。
　これにより、サイズが異なる異種類のダイを１枚の露光マスクを用いて製造できるため、露光マスクに生ずる隙間を最小限に止め、効率良くダイを製造することができる。
　なお、上述の実施形態では、１枚の露光マスクを用いて、サイズが異なる４種類のダイを１つずつ製造するとされたが、サイズが異なる異種類のダイの歩留りは、サイズが小さいほど高くなるため、図８（Ａ）のようにサイズが大きい１つのメインダイ１１に対し、サイズが小さい２つのメモリインターフェース用ダイ１４－Ｍを接続したとしても、メインダイ１１に対してメモリインターフェース用ダイ１４－Ｍの方が歩留りが高いため、メインダイ１１のみ在庫が増えるといった事態が生じることなく、効率良くダイのセットが作成される。
　また、１枚の露光マスクを用いて、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率が異なり、かつ、相互に接続可能な独立したダイを製造することができる。
　これにより、コンピュータの種類に応じたパッケージを個別に製造することなく、全てのコンピュータにとって最適なアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率のダイのセットを提供することができる。
　また、図２に示す様に、ＴＣＩに準拠したインターフェースに、ＴＣＩ　ＤＲＡＭを接続することができるので、高速メモリ通信用の大型のダイのセットを容易に製造することができる。
　また、図３に示す様に、ＨＢＭに準拠したインターフェースに、ＨＢＭ　ＤＲＡＭを接続することができるので、広帯域の小型のダイのセットを容易に製造することができる。
　また、図４に示す様に、ＴＣＩに準拠したインターフェースと、ＨＢＭに準拠したインターフェースとの夫々に、ＴＣＩ　ＤＲＡＭと、ＨＢＭ　ＤＲＡＭとを夫々接続することができるので、複数種類のメモリの夫々の特徴を生かした、高速かつ大容量かつ広帯域のメモリ通信が実現できるダイのセットを容易に製造することができる。
　また、図５に示すように、ＴＣＩに準拠したインターフェースと、ＨＢＭに準拠したインターフェースと、ＤＤＲ４に準拠したインターフェースを備えるメモリインターフェース用ダイとの夫々に、ＴＣＩ　ＤＲＡＭと、ＨＢＭ　ＤＲＡＭ４０と、ＤＤＲ４　ＤＩＭＭ５０とを夫々接続することができるので、大容量の大型のダイのセットを容易に製造することができる。
　また、図６に示すように、ＧＰＩＦ２３を用いて、同種類のダイを相互に接続させることができるので、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率を維持したままパッケージ全体のコア数を増やすためのダイのセットを容易に製造することができる。
　また、図７に示すように、ＧＰＩＦ２３を用いて、異種類のダイを相互に接続させることができるので、異種類の独立したダイを相互に接続させるためのダイのセットを容易に製造することができる。
　さらに、図８に示すように、ＧＰＩＦ２３を用いて、数が異なる異種類のダイを相互に接続させるためのダイのセットを容易に製造することができる。
　これにより、コンピュータの種類に応じたパッケージを個別に製造することなく、全てのコンピュータにとって最適なアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率のパッケージを構成するダイのセットを容易に製造することができる。
　また、本発明が適用されるパッケージは、
　ＣＰＵコア若しくはＬａｔｅｎｃｙコアからなる第１コア（例えば図１のＣＰＵコア２２）と、Ａｃｃｅｌｅｒａｔｏｒコア若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コア（例えば図１のアクセラレーターコア２１）とのうち少なくとも一方を備え、
　外部インターフェース（例えばＰＣＩエクスプレス）と、
　メモリインターフェース（例えば図１のＴＣＩ／ＭＩＦ）と、
　他のダイと接続するダイインターフェース（例えば図１のＧＰＩＦ）と、
　を備えるダイを少なくとも１つ含むパッケージであって、
　前記ダイは、
　前記第１コアと前記第２コアとの両方を含む第１種類のダイと第２種類のダイとを含み、
　前記第１コアと前記第２コアとのコア数の比率は、前記第１種類のダイと前記第２種類のダイとでそれぞれ異なっているダイを少なくとも１つ含む、
　パッケージであれば足りる。
　これにより、サイズが異なる異種類のダイを１枚の露光マスクを用いて製造できるため、露光マスクに生ずる隙間を最小限に止め、効率良くダイを製造することができる。
　なお、上述の実施形態では、１枚の露光マスクを用いて、サイズが異なる４種類のダイを１つずつ製造するとされたが、サイズが異なる異種類のダイの歩留りは、サイズが小さいほど高くなる。
　したがって、図８（Ａ）のようにサイズが大きい１つのメインダイ１１に対し、サイズが小さい２つのメモリインターフェース用ダイ１４－Ｍを接続したとしても、メインダイ１１に対してメモリインターフェース用ダイ１４－Ｍの方が歩留りが高いため、メインダイ１１のみ在庫が増えるといった事態が生じることなく、効率良くパッケージが作成される。
　また、１枚の露光マスクを用いて、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率が異なり、かつ、相互に接続可能な独立したダイを製造することができる。
　これにより、コンピュータの種類に応じたパッケージを個別に製造することなく、全てのコンピュータにとって最適なアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率のパッケージを提供することができる。
　また、図２に示す様に、ＴＣＩに準拠したインターフェースに、ＴＣＩ　ＤＲＡＭを接続することができるので、高速メモリ通信用の大型のパッケージを容易に製造することができる。
　また、図３に示す様に、ＨＢＭに準拠したインターフェースに、ＨＢＭ　ＤＲＡＭを接続することができるので、広帯域の小型のパッケージを容易に製造することができる。　
　また、図４に示す様に、ＴＣＩに準拠したインターフェースと、ＨＢＭに準拠したインターフェースとの夫々に、ＴＣＩ　ＤＲＡＭと、ＨＢＭ　ＤＲＡＭとを夫々接続することができるので、複数種類のメモリの夫々の特徴を生かした、高速かつ大容量かつ広帯域のメモリ通信が実現できるパッケージを容易に製造することができる。
　また、図５に示すように、ＴＣＩに準拠したインターフェースと、ＨＢＭに準拠したインターフェースと、ＤＤＲ４に準拠したインターフェースを備えるメモリインターフェース用ダイとの夫々に、ＴＣＩ　ＤＲＡＭと、ＨＢＭ　ＤＲＡＭ４０と、ＤＤＲ４　ＤＩＭＭ５０とを夫々接続することができるので、大容量の大型のパッケージを容易に製造することができる。
　また、図６に示すように、ＧＰＩＦ２３を用いて、同種類のダイを相互に接続させることができるので、アクセラレーターコア２１とＣＰＵコア２２とのコア数の比率を維持したままパッケージ全体のコア数を増やすことができる。
　また、図７に示すように、ＧＰＩＦ２３を用いて、異種類のダイを相互に接続させることができるので、異種類の独立したダイを相互に接続させることができる。
　さらに、図８に示すように、ＧＰＩＦ２３を用いて、数が異なる異種類のダイを相互に接続させることができる。
　これにより、コンピュータの種類に応じたパッケージを個別に製造することなく、全てのコンピュータにとって最適なアクセラレーターコア２１とＣＰＵコア２２とのコア数の比率となるパッケージを容易に製造することができる。
　１１，１１－Ａ，Ｂ，Ｊ，Ｌ，Ｎ　メインダイ
　１２，１２－Ｃ，Ｄ，Ｉ，Ｒ，Ｔ　サブダイ
　１３，１３－Ｅ，Ｆ，Ｐ，Ｓ　サブダイ
　１４，１４－Ｇ，Ｈ，Ｍ，Ｑ，Ｕ　メモリインターフェース用ダイ
　２１　アクセラレーターコア
　２２　ＣＰＵコア
　２３，２３－Ａ～Ｕ　ＧＰＩＦ
　２４　ＴＣＩ／ＭＩＦ
　２５　ＨＢＭ／ＭＩＦ
　２６　ＤＤＲ４／ＭＩＦ
　３０　ＴＣＩ　ＤＲＡＭ
　４０　ＨＢＭ　ＤＲＡＭ
　５０　ＤＤＲ４　ＤＩＭＭ
　６０　露光マスク
　Ｐ１　パッケージ
　Ｐ２　パッケージ
　Ｐ３　パッケージ
　Ｐ４　パッケージ

Claims (14)

  1. 　ＣＰＵコア若しくはＬａｔｅｎｃｙコアからなる第１コアと、Ａｃｃｅｌｅｒａｔｏｒコア若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コアとのうち少なくとも一方を備え、
    　外部インターフェースと、
    　メモリインターフェースと、
    　他のダイと接続するダイインターフェースと、
    　を備えるダイのセットであって、
    　前記ダイは、
    　前記第１コアと前記第２コアとの両方を含む第１種類のダイと第２種類のダイとを含み、
    　前記第１コアと前記第２コアとのコア数の比率は、前記第１種類のダイと前記第２種類のダイとでそれぞれ異なっている、
    　ダイのセット。
  2. 　請求項１に記載の前記ダイのセットを少なくとも１つ含む、
    　パッケージ。
  3. 　前記メモリインターフェースは、
    　電気的に非接触に通信を行う仕様に準拠したインターフェースを含む、
    　請求項２に記載のパッケージ。
  4. 　前記メモリインターフェースは、
    　ＴＣＩに準拠したインターフェースを含む
    　請求項３に記載のパッケージ。
  5. 　前記メモリインターフェースは、
    　電気的に接触して通信を行う３次元積層の次世代高速メモリに準拠したインターフェースをさらに含む、
    　請求項２乃至４のうち何れか1項に記載のパッケージ。
  6. 　前記メモリインターフェースは、
    　ＨＢＭに準拠したインターフェースをさらに含む、
    　請求項５に記載のパッケージ。
  7. 　前記メモリインターフェースは、
    　電気的に接触して通信を行う汎用メモリ、及びＤＩＭＭ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ）に準拠したインターフェースをさらに含む、
    　請求項２乃至６のうち何れか１項に記載のパッケージ。
  8. 　前記メモリインターフェースは、
    　ＤＤＲ４に準拠したインターフェースをさらに含む、
    　請求項７に記載のパッケージ。
  9. 　前記パッケージは、
    　夫々の前記ダイインターフェースで相互に接続されている２つの前記ダイを含む、
    　請求項２乃至８のうち何れか1項に記載のパッケージ。
  10. 　前記パッケージは、
    　相互に接続されている前記２つのダイが同種である、
    　請求項９に記載のパッケージ。
  11. 　前記パッケージは、
    　相互に接続されている前記２つのダイが異種である、
    　請求項９に記載のパッケージ。
  12. 　前記２つのダイのうち、少なくとも１つは、さらに、
    　相互に接続されている前記ダイインターフェースで別の前記ダイと接続されている、
    　請求項２乃至１１のうち何れか１項に記載のパッケージ。
  13. 　ＣＰＵコア若しくはＬａｔｅｎｃｙコアからなる第１コアと、Ａｃｃｅｌｅｒａｔｏｒコア若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コアとのうち少なくとも一方を備え、
    　外部インターフェースと、
    　メモリインターフェースと、
    　他のダイと接続するダイインターフェースと、
    　を備える複数種類のダイを生成するための露光マスクを用意し、
    　当該露光マスクを用いて前記複数種類のダイのセットを製造する、
    　ダイのセットの製造方法。
  14. 　ＣＰＵコア若しくはＬａｔｅｎｃｙコアからなる第１コアと、Ａｃｃｅｌｅｒａｔｏｒコア若しくはＴｈｒｏｕｇｈｐｕｔコアからなる第２コアとのうち少なくとも一方を備え、
    　外部インターフェースと、
    　メモリインターフェースと、
    　他のダイと接続するダイインターフェースと、
    　を備えるダイを少なくとも１つ含むように、
    　パッケージを製造する、
    　パッケージ製造方法。
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