WO2017051051A1 - Transistor tipo jfet y método de obtención del mismo - Google Patents

Transistor tipo jfet y método de obtención del mismo Download PDF

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WO2017051051A1
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jfet
trench
door
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Miguel ULLÁN COMES
Pablo FERNÉNDEZ MARTÍNEZ
Salvador HIDALGO VILLENA
David FLORES GUAL
Enrico GIULIO VILLANI
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Consejo Superior De Investigaciones Científicas (Csic)
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Definitions

  • the object of the invention is framed in the field of semiconductor devices and their manufacturing processes. More specifically, the object of the invention is directed to a JFET type transistor device and a method of obtaining it.
  • JFET Joint Field-Effect Transistor, in Spanish junction or junction field effect transistor
  • input values are electrical voltages, namely voltage between terminals S (source) and G (door), VGS.
  • VGS input value
  • the output of the JFET transistor will have a characteristic curve that is simplified by defining three zones with defined equations: cut, ohmic and saturation.
  • a JFET transistor of the so-called "P-channel” is formed by a P-type semiconductor pickup at the ends of which are two output terminals (drain and source) flanked by two regions with N-type doping where they are connected two terminals connected to each other (door).
  • VGS positive voltage
  • the N zones create around them two areas where the passage of electrons (ID current) is cut off, called exclusion zones.
  • this VGS exceeds a certain value, the exclusion zones extend to such an extent that the passage of ID electrons between source and drain is completely cut off. This value of VGS is called Vp.
  • the pyn zones are reversed, and the VGS and Vp are negative, the current being cut for voltages lower than Vp (negative).
  • VGS the first two zones are defined; an active one for tensions less than Vp and a cutting zone for tensions greater than Vp.
  • the different values of the ID depending on the VGS are given by a graph or equation called input equation.
  • the active zone when the current is allowed, the transistor will output the circuit defined by the drain current (ID) and the voltage between the drain and the VDS source.
  • the graph or equation that relates these two variables is called the output equation, and it is where the two active operation zones are distinguished: ohmic and saturation.
  • document US6251716B1 describes a JFET with low resistance and high switching speed in high current devices (100 A in large area chips).
  • the tensile capacity is limited by the thickness of the epitaxial N layer.
  • the said high switching speed cannot be achieved if a high voltage capacity is required and the conduction is based on electrons and the technology is based on an initial N + substrate, on which a thin N-epitaxial layer is grown, to then create the multiple doors (boron) and the drain region (phosphorus).
  • US8310007B2 details a monolithic integration of a lateral NMOS type transistor and a vertical NMOS type transistor, to implement a section of a phase converter.
  • the driving operation is determined by the configuration of the epitaxial layers N and P grown in the upper part of the N + substrate.
  • the vertical NMOS door is created with a deeper trench than the upper P-type eitaxial layer, finally an N + insulation is included.
  • a conventional high power and high voltage JFET device is described, although in normal operation in shutdown and based on conventional N + / N- substrates.
  • a trench which includes a door oxide and the necessary conductive filler material, controls the JFET region. In fact, it has P-type diffusions at the bottom of the trench to prevent premature rupture.
  • the device targets power applications, where switching speed is not crucial but where high current capacity is required.
  • US20090075435A1 a JFET device is detailed that is based on the use of an insulating region created in the substrate, in an area close to its surface. It is essentially a JFET SOI and as a result, the source, drain and door electrodes have to be placed on the same side of the substrate, resulting in a low voltage and current capacity.
  • the process technologies described in US20090075435A1 are based on the insulating layer and differ from each other in the way the upper semiconductor and doped layer is created.
  • a vertical JFET device that is to say that the current flows from the top of the chip (source) to the bottom (drain), crossing the entire silicon block, while in a second aspect from The invention has a method for manufacturing the JFET device of the first aspect; method that makes use of the DRIE processing technique (Deep reactive-ion etching).
  • DRIE processing technique Deep reactive-ion etching
  • a series of blind holes that define a deep trench are produced, which can then be filled with a conductive layer of type A (P or N), in a block of semiconductor material type B (N or P).
  • This trench is preferably configured with a circular or polygonal crown-shaped plant, and encloses a semiconductor volume of type B (N or P); that is to say, seen in plan, the polygon or circle defined on the surface of the block by the walls of the trench is of a type B material (N or P) while filling the blind hole / trench with a conductive material of type A (P or N) the trench acts as a gate of the transistor device, while the semiconductor part of the block enclosed between the walls of the trench (the aforementioned circles or polygons seen in plan) will be the intrinsic active part of the JFET transistor, called channel.
  • a source contact and a drain contact are created.
  • the source contact is created at the top of the surface of the semiconductor block and drain contact is created at the bottom of the semiconductor block so that a JFET transistor depletion or impoverishment device is obtained, with a vertical configuration.
  • the JFET transistor operates as a resistor with the size of the intrinsic conduction volume in those situations where it is in the linear region near zero or low gate voltages and low source-drain polarization. In these situations, the source-drain polarization is increased in such a way that there is an increase in voltage in the channel and a voltage drop in the intrinsic conduction volume.
  • the conduction volume at the bottom of the channel is progressively depleted until it reaches a "throttling" tension in which the conduction volume at the bottom is completely depleted and the current is saturated.
  • the channel is made of P-type silicon, and the trenches are filled with an N-type material such as polysilicon which can be highly doped.
  • N-type material such as polysilicon which can be highly doped.
  • Type P silicon is not inverted (at type N) due to the damage caused by the displacement of non-ionizing radiation, which makes the substrate more resistant to this type of radiation.
  • the only oxides present in the device are on its surface, which makes the device more robust against ionizing radiation damage due to its vertical configuration.
  • the intrinsic channel radius can be reduced until a low cut-off voltage is obtained that allows the use of a low-power control circuit performed with a CMOS sub-micronic CMOS process (DSM), which makes the entire system even more resistant to radiation, since DSM processes are intrinsically more resistant to radiation.
  • DSM CMOS sub-micronic CMOS process
  • the device can be used as a power switch in power distribution applications in high radiation environments.
  • the JFET transistor of the first aspect of the invention or obtainable by the method of the second aspect of the invention is the use as a switch or as a rad-hard switch (the so-called switch or switch rad-hard).
  • Figures 1-7. They show a series of cross-sectional views representative of an alternative embodiment of the process of obtaining the JFET transistor device.
  • Figures 8-20. They show a series of cross-sectional views representative of a preferred embodiment of the process for obtaining the JFET transistor device.
  • the second aspect thereof has to be related to the method of obtaining the JFET transistor device, also referred to throughout this example as a device or simply transistor, from the first aspect of the invention begins , in a preferred embodiment of the invention shown in Figures 8 to 20, the second aspect thereof related to the method of obtaining the JFET transistor of the first aspect of the invention is initiated, as observed in the Figure 8 with a starting material, a block (1) which is a semiconductor type P (or N) with high resistivity or, alternatively, a wafer (1) of semiconductor type P (or N) with very low resistivity on which epitaxial growth of a semiconductor layer type P (or N) with high resistivity has been performed, a grown layer having a thickness of about 100 microns; to subsequently carry out a cleaning (RCA or equivalent), and a growth of a first layer of dielectric (2), such as silicon oxide, by thermal processes to passivate the surface of Si.
  • a first layer of dielectric (2) such as silicon oxide
  • a process of making a pattern on the first dielectric layer (2) is carried out together with a selective implementation of N-type doping elements (3) when the block (1) is of a P-type semiconductor and vice versa with doping (3) type P when the semiconductor of the block (1) is type N, to subsequently proceed to a thermal process to form the result shown in Figure 9.
  • a layer can be grown or deposited protective over those areas that have been doped protective layer that is of a material such as a silicon oxide.
  • a metal layer that, once defined according to the corresponding pattern, will act as a selective mask for subsequent deep silicon engraving, making a blind hole creating a trench (4), less than 5 microns wide , made in the first layer of dielectric (2) and that reaches the inside of the block (1) of semiconductor material, to a depth of about 80 microns, blind hole that is in the form of a crown with a circular section or, alternatively, with polygonal section, such that a channel (6) of semiconductor material of the block (1) is defined inside the trench (4).
  • the metal that has served as a mask is engraved, removing it completely, to obtain a section as in the Figure 10.
  • a different material such as silicon oxide, can be used to act as a mask for deep engraving.
  • the trench (4) made in the block (1) is filled with conductive doped polysilicon (41) whose doping is type P or N as necessary depending on the type of semiconductor of the block (1) being doping of the opposite type to the semiconductor of the block (1); also covering part of the surface of the silicon oxide as seen in figure 11. Subsequently a thermal process is carried out to extend the dopants from the doped polysilicon to the walls of the trench thus defining a gate (5) of the type transistor JFET of the invention as seen in Figure 12.
  • a doping of the trench walls (4) is carried out by thermal diffusion of dopants, and then the trench can be filled with another material Conductor different from polysilicon or with an insulating material.
  • a selective etching process of the first dielectric layer (2) is then carried out in a specific area in the center of the channel, to perform a selective implementation of doping elements of type P or N according to if necessary, see previous explanation, only in the areas where the first dielectric layer (2) has been engraved, that is to say silicon oxide, to subsequently proceed to a thermal process to form the result shown in Figure 13, defining a source (92) of the transistor.
  • a growth or, alternatively, deposit is made of a second dielectric layer (7) which can be silicon oxide, by thermal processes to function as an insulating layer between conductive layers, as can be seen in Figure 15.
  • a selective etching of this second dielectric layer (7) is then made in specific areas for the opening of respective contact windows (78.79) to the door (5) and to the source (92) of the transistor as seen in Figure 16. That is, in those embodiments in which the block (1) is of semiconductor type N, the doping of the conductor (41) defining the door (5), is of type P and in turn, that of the elements that define the drain (101) and the source (92), must be type N and vice versa.
  • a first conductive material layer (11) is then deposited on the entire surface as seen in Figure 17, which contacts the door (5) and the source (92) of the transistor. Subsequently, this metal layer is selectively etched in specific areas to electrically define and separate a door contact (81) and a source contact (91) from the transistor as seen in Figure 18.
  • the Door contact (81) and source contact (91) are not obtained by separating the first layer of conductive material (11) but are obtained by deposition of a first layer of low-resistive electrical conductive material (8) which at least partially covers the door (5) and contacts the door (5) defining a door contact (81), and a second layer of low-resistive electrical conductor material (9) that covers at least partially the channel (6 ) by its upper part defining the source contact (91).
  • a third layer of low-resistive electrical conductive material (10) is deposited that at least partially covers the channel (6) at its bottom on the back of the block (1) as seen in Figure 19, which contacts the drain (101) of the device and defines the drain contact (102) of the device.
  • a passivation layer (80) is deposited, which comprises a silicon oxide layer of the passivation layer and a silicon nitride layer of the layer of passivation, completely covering the contacts (81, 91), and the second layer of dielectric (7) wherever it is exposed.
  • This passivation layer (80) is subsequently recorded selectively to open contact windows (88.89) to the door contact (81) and to the source contact (91) of the device as seen in Figure 20.

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Abstract

Se detalla un dispositivo semiconductor correspondiente a un transistor tipo JFET que presenta una disposición multicapa de varios materiales, dando como resulta de esa disposición un dispositivo transistor tipo JFETvertical; es decir que la corriente fluye desde la parte superior del chip (fuente) hacia la parte inferior (drenador), atravesando todo el bloque de silicio, mientras que en un segundo aspecto de la invención se tiene un método para la fabricación del dispositivo JFET del primer aspecto; método que hace uso de la técnica de procesamiento DRIE (Deep reactive-ion etching).

Description

TRANSISTOR TIPO JFET Y MÉTODO DE OBTENCIÓN DEL MISMO
D E S C R I P C I Ó N OBJETO DE LA INVENCIÓN
El objeto de la invención se enmarca en el campo de los dispositivos semiconductores y sus procesos de fabricación. Más concretamente el objeto de la invención va dirigido a un dispositivo transistor tipo JFET y a un método de obtención del mismo.
ANTECEDENTES DE LA INVENCIÓN Los dispositivos electrónicos conocidos como JFET (Junction Field-Effect Transistor, en español transistor de efecto de campo de juntura o unión) son circuitos basados en el efecto de campo eléctrico cuyos valores de entrada son tensiones eléctricas, en concreto la tensión entre terminales S (fuente) y G (puerta), VGS. Según este valor de entrada VGS, la salida del transistor tipo JFET presentará una curva característica que se simplifica definiendo en ella tres zonas con ecuaciones definidas: corte, óhmica y saturación.
Físicamente, un transistor tipo JFET de los denominados "canal P" está formado por una pastilla de semiconductor tipo P en cuyos extremos se sitúan dos terminales de salida (drenador y fuente) flanqueada por dos regiones con dopaje de tipo N en las que se conectan dos terminales conectados entre sí (puerta). Al aplicar una tensión positiva VGS entre puerta y fuente, las zonas N crean a su alrededor sendas zonas en las que el paso de electrones (corriente ID) queda cortado, llamadas zonas de exclusión. Cuando esta VGS sobrepasa un valor determinado, las zonas de exclusión se extienden hasta tal punto que el paso de electrones ID entre fuente y drenador queda completamente cortado. A ese valor de VGS se le denomina Vp. Para un JFET "canal N" las zonas p y n se invierten, y las VGS y Vp son negativas, cortándose la corriente para tensiones menores que Vp (negativas). Así, según el valor de VGS se definen dos primeras zonas; una activa para tensiones menores que Vp y una zona de corte para tensiones mayores que Vp. Los distintos valores de la ID en función de la VGS vienen dados por una gráfica o ecuación denominada ecuación de entrada. En la zona activa, al permitirse el paso de corriente, el transistor dará una salida en el circuito que viene definida por la propia corriente de drenador (ID) y la tensión entre el drenador y la fuente VDS. A la gráfica o ecuación que relaciona estás dos variables se le denomina ecuación de salida, y en ella es donde se distinguen las dos zonas de funcionamiento de activa: óhmica y saturación.
Este tipo de dispositivos son conocidos, a la par que aquellos procedimientos de obtención de los mismos; en este sentido se tiene conocimiento de diversos documentos como el US8068321 B2 en el que se detalla un JFET convencional para la protección contra sobretensiones (protección contra picos de tensión no deseados) de un convertidor DC / DC de baja tensión. No obstante, el dispositivo es un interruptor normalmente apagado (Normally-off) que sólo se activa cuando tiene que proteger el sistema principal soportando la corriente no deseada y donde la conducción se basa en electrones y la tecnología se basa en un substrato N+ inicial sobre el que se crece una capa epitaxial N- delgada. A continuación, se realizan implantes para crear la puerta (boro) y la fuente (fósforo).
Asimismo en el documento US6251716B1se describe un JFET con baja resistencia y alta velocidad de conmutación en dispositivos de alta corriente (100 A en chips de gran área). Sin embargo, la capacidad en tensión está limitada por el espesor de la capa N epitaxial. Además, la citada alta velocidad de conmutación no se puede lograr si se requiere una capacidad de alta tensión y la conducción se basa en electrones y la tecnología se basa en un substrato N+ inicial, sobre el quese hace crecer una capa delgada N- epitaxial, para a continuación crear las múltiples puertas (boro) y la región de drenador (fósforo). US8310007B2 detalla una integración monolítica de un transistor tipo NMOS lateral y un transistor tipo NMOS vertical, para implementar un tramo de un convertidor de fase. El funcionamiento en conducción está determinado por la configuración de las capas epitaxiales N y P crecidas en la parte superior del sustrato N+. La puerta del NMOS vertical se crea con una trinchera más profunda que la de capa eitaxial superior tipo P, finalmente se incluye un aislamiento N+. En el documento US6380569B1 se describe un dispositivo JFET convencional de alta potencia y alta tensión, aunque en funcionamiento normalmente en apagado y basado en substratos N+ / N- convencionales. Además, una trinchera, que incluye un óxido de puerta y el necesario material de relleno conductor, controla la región JFET. De hecho, presenta difusiones de tipo P en la parte inferior de la trinchera para evitar una ruptura prematura. El dispositivo se dirige a aplicaciones de potencia, donde la velocidad de conmutación no es crucial pero donde se requiere una alta capacidad de corriente.
Finalmente, se tiene que en el documento US20090075435A1 se detalla un dispositivo JFET que se basa en el uso de una región aislante creada en el sustrato, en una zona cercana a su superficie. Se trata esencialmente de un SOI JFET y como consecuencia de ello, la fuente, drenador y electrodos de puerta tienen que ser colocado en el mismo lado del sustrato, dando lugar a un voltaje bajo y la capacidad actual. Las tecnologías de proceso que se describen en US20090075435A1 se basan en la capa de aislante y difieren entre ellas en la forma en que se crea la capa superior de semiconductores y dopado. En todos los casos, se crea una trinchera poco profunda y se llena de polisilicio; la sección transversal del JFET propuesto en US20090075435A1 se basa en corrientes de electrones y su topología es tal que el JFET propuesto en US20090075435A1 proporciona una velocidad de conmutación extremadamente rápida y de bajo nivel parasitario; es decir está diseñado para aplicaciones de alta frecuencia y de baja tensión.
Un dispositivo electrónico que es utilizado ampliamente por los circuitos de distribución de potencia es el interruptor. Muchos de los interruptores del estado del arte utilizados en campos de aplicación estándar no son válidos para aplicaciones de alta radiación, ya que fallan bajo exposición a la radiación.A la vista de lo anterior se tiene que una de las preocupaciones de electrónica de potencia de hoy en día es la búsqueda de circuitos apropiados y dispositivos para la distribución de potencia en sistemas que sean capaces de operar en entornos con presencia de radiación, que es perjudicial.
DESCRIPCIÓN DE LA INVENCIÓN
En un primer aspecto de la invención se tiene un dispositivo JFET vertical, es decir que la corriente fluye desde la parte superior del chip (fuente) hacia la parte inferior (drenador), atravesando todo el bloque de silicio, mientras que en un segundo aspecto de la invención se tiene un método para la fabricación del dispositivo JFET del primer aspecto; método que hace uso de la técnica de procesamiento DRIE (Deep reactive-ion etching). Mediante el uso de la técnica DRIE, se producen una serie de taladros ciegos que definen una trinchera profunda, que luego se puede rellenar con una capa conductora de tipo A (P o N), en un bloque de material semiconductor tipo B (N o P). Esta trinchera está configurada preferentemente con planta en forma de corona circular o poligonal, y encierra un volumen de semiconductor de tipo B (N o P); es decir , visto en planta, el polígono o círculo definido en la superficie del bloque por las paredes de la trinchera es de un material de tipo B (N o P) mientras que al rellenar el taladro ciego/ trinchera con un material conductor de tipo A (P o N) la trinchera actúa como puerta del dispositivo transistor, mientras que la parte de semiconductor del bloque encerrado entre las paredes de la trinchera (los citados círculos o polígonos vistos en planta) será la parte activa intrínseca del transistor JFET, denominada canal. A continuación se procede a crear un contacto de fuente y un contacto de drenador. El contacto de fuente se crea en la parte superior de la superficie del bloque semiconductor y contacto de drenador se crea en la parte inferior del bloque semiconductor de manera que se obtiene un dispositivo transistor JFET de deplexión o empobrecimiento, con una configuración vertical. El transistor JFET opera como una resistencia con el tamaño del volumen de conducción intrínseco en aquellas situaciones en las que se encuentra en la región lineal cercana a cero o bajos voltajes en la puerta y baja polarización fuente-drenador. En estas situaciones se procede a incrementar la polarización fuente-drenador de tal manera que se produce un incremento de voltaje en el canal y una caída de tensión en el volumen de conducción intrínseca. El volumen de conducción en la parte inferior del canal se agota progresivamente hasta alcanza una tensión de "estrangulamiento" en la que el volumen de conducción en la parte inferior está completamente agotado y la corriente se satura. Por otro lado, si se aumenta la tensión de puerta invirtiendo la unión PN formada con el canal, el volumen de conducción del canal se ve cada vez más empobrecido, hasta que esté totalmente vacío en un valor de Voff en particular, y consecuentemente no hay conducción de corriente en el canal.
En una realización del primer aspecto de la invención, el canal es de silicio tipo P, y las trincheras están llenas de un material tipo N como puede ser polisilicio el cual puede encontrarse altamente dopado. De esta manera, el dispositivo puede ser utilizado como un interruptor de potencia resistente a la radiación en aplicaciones de distribución de potencia. El silicio de tipo P no se invierte (a tipo N) por efecto del daño por desplazamiento de la radiación no ionizante, lo que hace que el sustrato sea más resistente para este tipo de radiación. Por otra parte, los únicos óxidos presentes en el dispositivo están en su superficie, lo que hace que el dispositivo sea más robusto frente a los daños por radiación ionizante debido a su configuración vertical. Adiacionalmente, el radio del canal intrínseco se puede reducir hasta obtener una tensión de corte baja que permita el uso de un circuito de control de baja potencia realizado con un proceso CMOS sub-micrónico (DSM) CMOS, lo que hace que el sistema completo sea aún más resistente a la radiación, ya que los procesos DSM son intrínsicamente más resistentes a la radiación. De esta manera, el dispositivo puede ser utilizado como un interruptor de potencia en aplicaciones de distribución de energía en entornos sometidos a alta radiación. Entre los posibles usos del transistor tipo JFET del primer aspecto de la invención u obtenible mediante el método del segundo aspecto de la invención se tiene el uso como interruptor o como interruptor rad-hard (los denominados switch o switch rad-hard).
DESCRIPCIÓN DE LOS DIBUJOS
Para complementar la descripción que se está realizando y con objeto de ayudar a una mejor comprensión de las características de la invención, de acuerdo con un ejemplo preferente de realización práctica de la misma, se acompaña como parte integrante de dicha descripción, un juego de dibujos en donde con carácter ilustrativo y no limitativo, se ha representado lo siguiente:
Figuras 1-7.- Muestran una serie de vistas en sección representativas de una realización alternativa del proceso de obtención del dispositivo transistor tipo JFET. Figuras 8-20.- Muestran una serie de vistas en sección representativas de una realización preferente del proceso de obtención del dispositivo transistor tipo JFET. REALIZACIÓN PREFERENTE DE LA INVENCIÓN
En un ejemplo de realización de la invención se tiene que el segundo aspecto de la misma relacionado con el método de obtención del dispositivo transistor JFET, también referido a lo largo de este ejemplo como dispositivo o simplemente transistor, del primer aspecto de la invención se inicia, en una realización preferente de la invención mostrada en las figuras 8 a 20, se tiene que el segundo aspecto de la misma relacionado con el método de obtención del transistor JFET del primer aspecto de la invención se inicia, tal y como se observa en la figura 8 con un material de partida, un bloque (1) que es un semiconductor tipo P (o N) con alta resistividad o, alternativamente, una oblea (1) de semiconductor tipo P (o N) con muy baja resistividad sobre la cual se ha realizado un crecimiento epitaxial de una capa de semiconductor tipo P (o N) con alta resistividad, capa crecida que tiene un espesor de alrededor de 100 mieras; para posteriormente llevar a cabo una limpieza (RCA o equivalente), y un crecimiento de una primera capa de dieléctrico (2), como puede ser óxido de silicio, mediante procesos térmicos para pasivar la superficie de Si.
A continuación se realiza un proceso de realización de un patrón sobre la primera capa de dieléctrico (2) junto con una implementación selectiva de elementos dopantes (3) de tipo N cuando el bloque (1) es de un semiconductor tipo P y viceversa con dopantes (3) tipo P cuando el semiconductor del bloque (1) es tipo N, para posteriormente proceder a un proceso térmico para conformar el resultado que se aprecia en la figura 9. En una posible realización alternativa se puede proceder a crecer o depositar una capa protectora sobre aquellas zonas que han sido dopadas capa protectora que es de un material como puede ser un óxido de silicio.
A continuación, se procede a depositar una capa de metal que, una vez definida según el patrón correspondiente, hará de máscara selectiva para el posterior grabado profundo de silicio, realizando un taladro ciego creando una trinchera (4), menor de 5 mieras de anchura, practicada en la primera capa de dieléctrico (2) y que llega hasta el interior del bloque (1) de material semiconductor, hasta una profundidad de alrededor de 80 mieras, taladro ciego que es en forma de corona con sección circular o, alternativamente, con sección poligonal, de tal manera que un canal (6) de material semiconductor del bloque (1) queda definido en el interior de la trinchera (4). Posteriormente se graba el metal que ha servido de máscara, retirándolo completamente, para obtener una sección como en la figura 10. Alternativamente se puede usar otro material diferente, como óxido de silicio, para hacer de máscara del grabado profundo.
En una realización preferente del segundo aspecto la invención que es la que se muestra en las figuras 8 a 20 se procede a rellenar la trinchera (4) realizada en el bloque (1) con polisilicio dopado conductor (41) cuyo dopaje es tipo P ó N según sea necesario en función del tipo de semiconductor del bloque (1) siendo el dopaje del tipo contrario al del semiconductor del bloque (1); cubriendo además parte de la superficie del óxido de silicio como se ve en la figura 11. Posteriormente se realiza un proceso térmico para extender los dopantes desde el polisilicio dopado hacia las paredes de la trinchera definiendo de este modo una puerta (5) del transistor tipo JFET de la invención como se ve en la figura 12.
En una posible realización alternativa del segundo aspecto de la invención que se muestra en las figuras 1 a 7, se realiza un dopaje de las paredes de la trinchera (4) mediante difusión térmica de dopantes, y posteriormente se puede rellenar la trinchera con otro material conductor diferente del polisilicio o con un material aislante.
En cualquiera de las posibles realizaciones se lleva a cabo a continuación un proceso de grabado selectivo de la primera capa de dieléctrico (2) en una zona específica en el centro del canal, para realizar una implementación selectiva de elementos dopantes de tipo P ó N según sea necesario, ver explicación anterior, sólo en las zonas donde se ha grabado la primera capa de dieléctrico (2) es decir el óxido de silicio, para posteriormente proceder a un proceso térmico para conformar el resultado que se aprecia en la figura 13, definiendo una fuente (92) del transistor.
A continuación se realiza un proceso implementación selectiva de elementos dopantes de P ó N según sea necesario en el dorso del bloque (1) para posteriormente proceder a un proceso térmico para conformar el resultado que se aprecia en la figura 14, definiendo un drenador (101) del transistor.
A continuación se realiza un crecimiento o, alternativamente depósito, de una segunda capa de dieléctrico (7) que puede ser óxido de silicio, mediante procesos térmicos para hacer la función de capa aislante entre capas conductoras, como se puede apreciar en la figura 15. A continuación se realiza un grabado selectivo de esta segunda capa de dieléctrico (7) en zonas específicas para la apertura de respectivas ventanas de contacto (78,79) a la puerta (5) y a la fuente (92) del transistor como se ve en la figura 16. Es decir en aquellas realizaciones en las que el bloque (1) es de semiconductor tipo N, el dopaje del conductor (41) que define la puerta (5), es de tipo P y a su vez, el de los elementos que definen el drenador (101) y la fuente (92), deben ser tipo N y viceversa.
A continuación se deposita una primera capa material conductor (11) en toda la superficie como se ve en la figura 17, que contacta la puerta (5) y la fuente (92) del transistor. Posteriormente esta capa de metal se graba selectivamente en zonas específicas para definir y separar eléctricamente un contacto de puerta (81) y un contacto de fuente (91) del transistor como se ve en la figura 18. En una posible realización alternativa se tiene que el contacto de puerta (81) y el contacto de fuente (91) no se obtienen mediante una separación de la primera capa de material conductor (11) sino que se obtienen mediante deposición de una primera capa de material conductor eléctrico de baja resistividad (8) que cubre al menos parcialmente la puerta (5) y contacta la puerta (5) definiendo un contacto de puerta (81), y de una segunda capa de material conductor eléctrico de baja resistividad (9) que cubre al menos parcialmente el canal (6) por su parte superior definiendo el contacto de fuente (91).
A continuación se deposita una tercera capa de material conductor eléctrico de baja resistividad (10) que cubre al menos parcialmente el canal (6) por su parte inferior en el dorso del bloque (1) como se ve en la figura 19, que contacta el drenador (101) del dispositivo y define el contacto de drenador (102) del dispositivo.
A continuación, y con el propósito de llevar a cabo una pasivacion y aislamiento, se deposita una capa de pasivacion (80), la cual comprende una capa de óxido de silicio de la capa de pasivacion y una capa de nitruro de silicio de la capa de pasivacion, cubriendo completamente los contactos (81 ,91), y la segunda capa de dieléctrico (7) allá donde se encuentre expuesta. Esta capa de pasivacion (80) se graba posteriormente de forma selectiva para abrir ventanas de contacto (88,89) al contacto de puerta (81) y al contacto de fuente (91) del dispositivo como se ve en la figura 20.

Claims

R E I V I N D I C A C I O N E S
1.- Transistor tipo JFET que comprende un bloque (1) de material semiconductor P ó N, estando el transistor tipo JFET caracterizado por que comprende:
- una primera capa de dieléctrico (2) que cubre al menos parcialmente una superficie del bloque (1),
una trinchera (4) practicada en la capa de dieléctrico (2) y que llega hasta el interior del bloque (1) de material semiconductor de tal manera que un canal (6) de material semiconductor del bloque (1) queda definido en el interior de la trinchera (4), donde la pared interna de la trinchera (4) comprende un material semiconductor dopado de tipo contrario a aquel del material semiconductor del bloque (1) definiendo de este modo la puerta (5) del transistor tipo JFET, una segunda capa de dieléctrico (7) que cubre al menos parcialmente la superficie del bloque (1) y la primera capa de dieléctrico (2),
- una primera capa de material conductor eléctrico de baja resistividad (8) que cubre al menos parcialmente la puerta (5), y contacta la puerta (5) definiendo un contacto de puerta (81),
una segunda capa de material conductor eléctrico de baja resistividad (9) que cubre al menos parcialmente el canal (6) por su parte superior definiendo un contacto de fuente (91), y
una tercera capa de material conductor eléctrico de baja resistividad (10) que cubre al menos parcialmente el canal (6) por su parte inferior definiendo un contacto de drenador (102).
2.- Transistor tipo JFET según reivindicación 1 caracterizado por que la trinchera (4) que presentan una sección de corona poligonal o circular.
3. - Transistor tipo JFET según reivindicación 1 ó 2 caracterizado por que las la trinchera (4) tiene una profundidad menor que el grosor del bloque (1).
4. - Transistor tipo JFET según una cualquiera de las realizaciones 1 a 3 caracterizado por que el canal es de silicio, y las trinchera (4) están llenas de polisilicio.
5. - Transistor tipo JFET según reivindicación 1 caracterizado por que la capa de dieléctrico (7) es de un material que se selecciona de entre dióxido de silicio y nitruro de silicio.
6. - Transistor tipo JFET según reivindicación 1 caracterizado por que las trincheras (4) presentan su eje longitudinal ortogonal al plano longitudinal del bloque (1).
7. - Transistor tipo JFET según reivindicación 1 caracterizado por que adicionalmente comprende al menos una capa de pasivación (80) que cubre al menos parcialmente la capa de dieléctrico (7) y al menos una de las capas de material conductor eléctrico de baja resistividad (8,9,10).
8. - Transistor tipo JFET según reivindicación 1 caracterizado por que la capa de pasivación (80) comprende una capa de óxido de silicio de la capa de pasivación y una capa de nitruro de silicio de la capa de pasivación.
9.- Método de obtención de un transistor JFET, método caracterizado por que comprende:
i. crecer una primera capa de dieléctrico (2) sobre una superficie del bloque (1), ¡i. estampar la primera capa de dieléctrico (2),
iii. dopar al menos una zona de la superficie del bloque (1) a través de la primera capa de dieléctrico (2) con dopantes (3) de tipo inverso a aquel del bloque (1), iv. aplicar un tratamiento térmico de recocido al resultado del paso anterior, v. realizar un taladro ciego con forma de corona de sección circular o poligonal sobre la primera capa de dieléctrico (2), taladro ciego que llega hasta una zona interior del bloque (1) y define la trinchera (4),
vi. depositar una capa de polisilicio dopado conductor (41) cubriendo al menos parcialmente la capa de dieléctrico (2) y la trinchera (4) cubriendo el interior de las paredes de ésta mientras deja expuesta parte de la primera capa de dieléctrico (2),
vii. realizar un proceso térmico para extender los dopantes tipo N desde el polisilicio dopado de la hacia las paredes de la trinchera (4) definiendo de este modo la puerta (5) del dispositivo,
viii. practicar al menos un grabado selectivo en la primera capa de dieléctrico (2) definiendo una ventana que expone la superficie del bloque (1) en el centro del canal (6), para realizar una implementación selectiva de elementos dopantes de sólo en las zonas donde se ha grabado el óxido de silicio, para posteriormente proceder a un proceso térmico, definiendo una fuente (92),
realizar un proceso implementación selectiva de elementos dopantes en el dorso del bloque (1) para posteriormente proceder a un proceso térmico definiendo el drenador (101) del dispositivo,
depositar una capa de dieléctrico (7) sobre la capa de polisilicio dopado conductor (41) dopado con un tipo de semiconductor inverso a aquel del bloque (1), de tal manera que cubre dicha capa de polisilicio dopado conductor (41) y el resto de la superficie,
realizar un grabado selectivo de esta capa de dieléctrico (7) en zonas específicas para la apertura de ventanas (78,79) de contacto a la puerta (5) y a la fuente (92), depositar una primera capa material conductor (11), que contacta la puerta (5) y la fuente (92) del transistor,
grabar selectivamente la capa de material conductor (11) en zonas específicas para definir y separar eléctricamente un contacto de puerta (81) y un contacto de fuente (91) del transistor,
depositar una tercera capa de material conductor eléctrico de baja resistividad (10) que cubre al menos parcialmente el canal (6) por su parte inferior en el dorso del bloque (1), que contacta el drenador (101) del dispositivo y define el contacto de drenador (102) del dispositivo,
depositar una capa de pasivación (80) la cual comprende una capa de óxido de silicio de la capa de pasivación y una capa de nitruro de silicio de la capa de pasivación, cubriendo completamente los contactos (81 ,91 ), y la segunda capa de dieléctrico (7) allá donde se encuentre expuesta, y grabar la capa de pasivación (80) de forma selectiva para abrir ventanas de contacto (88,89) al contacto de puerta (81) y al contacto de fuente (91).
10.- Método según reivindicación 9 caracterizado por que el contacto de puerta (81) y el contacto de fuente (91) se definen mediante deposición de una primera capa de material conductor eléctrico de baja resistividad (8) que cubre al menos parcialmente la puerta (5) y contacta la puerta (5) definiendo un contacto de puerta (81), y de una segunda capa de material conductor eléctrico de baja resistividad (9) que cubre al menos parcialmente el canal (6) por su parte superior.
11.- Método según reivindicación 9 caracterizado por que adicionalmente comprende depositar una capa protectora de óxido de silicio sobre la zona una zona de la primera capa de dieléctrico (2) que ha sido dopada en el paso ¡i.
12. - Método según reivindicación 9 caracterizado por que la trinchera (4) tiene un grosor no mayor de 5 mieras.
13. - Método según reivindicación 9 caracterizado por que la trinchera (4) tiene una profundidad no mayor de entre 60 y 100 mieras.
14.- Uso del transistor tipo JFET descrito en una cualquiera de las reivindicaciones 1 a 8 u obtenible mediante el método descrito en una cualquiera de las reivindicaciones 9 a 13 como interruptor.
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