WO2017043343A1 - 固体撮像装置および電子機器 - Google Patents

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Definitions

  • the present disclosure relates to a solid-state imaging device and an electronic device, and more particularly, to a solid-state imaging device and an electronic device that can increase the area efficiency of the Si interface on the transistor element side.
  • a capacitor for low conversion efficiency is added as a junction capacitor, MOS capacitor, poly / poly capacitor in a region where no element is present, or wiring capacitance is used as a load.
  • the method of connecting to adjacent FD (floating diffusion) etc. was taken (refer patent document 1, 2).
  • the present disclosure has been made in view of such a situation, and can improve the area efficiency of the Si interface on the transistor element side.
  • the solid-state imaging device includes a photodiode and a capacitor formed on the photodiode.
  • the capacitor is a MOS capacitor that forms poly.
  • the capacitor is an n + electrode on the hole accumulation layer.
  • the potential of the electrode can be kept lower than the potential when the capacitor is actually used.
  • the reset drain potential is applied and the MOS gate or n + electrode, which is the capacitor, is set to a low potential via the reset transistor, and then the transistor connected between the reset drain capacitors is turned off, thereby turning the MOS gate or The n + electrode can be held at a low potential.
  • the photodiode is embedded in a deep portion of the substrate, and the portion used as the capacitor can be separated by taking a distance in the depth direction.
  • each photodiode is assigned to a capacitor, a transistor, or a well contact.
  • the Si side under the MOS gate can be made into a high concentration p-type or n-type, and a region with good linearity in CV characteristics can be used.
  • p + polySi, PtSi, or NiSi can be used as the gate electrode.
  • HfO2 or Al2O3 can be used as the gate insulating film.
  • n + polySi, TaN, or TiN can be used as the gate electrode.
  • Y2O3 or La2O3 can be used as the gate insulating film.
  • the linearity is evaluated, and the bent part is corrected in the subsequent stage.
  • An electronic apparatus includes a solid-state imaging device including a photodiode and a capacitor formed on the photodiode, a signal processing circuit that processes an output signal output from the solid-state imaging device, and an incident And an optical system that makes light incident on the solid-state imaging device.
  • a photodiode and a capacitor formed on the photodiode are provided.
  • the area efficiency of the Si interface on the transistor element side can be increased.
  • FIG. 3 is a diagram illustrating an example of driving the pixel in FIG. 2. It is a figure which shows the relationship between the upper electrode voltage which an MOS structure shows, and an electrical capacitance. It is a figure which shows the linearity of an output. It is a figure which shows the change of the flat band voltage at the time of laminating
  • FIG. 17 is an array development view of the shared pixel in FIG. 16.
  • FIG. 19 is an array development view of the shared pixel in FIG. 18. It is sectional drawing which shows the other structural example (in the case of large area PD and small area PD structure) of the pixel of this technique.
  • FIG. 21 is an array development view of the shared pixel in FIG. 20. It is a figure explaining the formation position of a gate. It is sectional drawing which shows the other structural example (in the case of large area PD and small area PD structure) of the pixel of this technique. It is a figure which shows the example of a drive in the case of the pixel of FIG. It is a figure which shows the relationship between an output and exposure time.
  • FIG. 1 illustrates a schematic configuration example of an example of a complementary metal oxide semiconductor (CMOS) solid-state imaging device applied to each embodiment of the present technology.
  • CMOS complementary metal oxide semiconductor
  • a solid-state imaging device (element chip) 1 includes a pixel region (a pixel region in which pixels 2 including a plurality of photoelectric conversion elements are regularly arranged two-dimensionally on a semiconductor substrate 11 (for example, a silicon substrate). A so-called imaging region) 3 and a peripheral circuit region.
  • the pixel 2 includes a photoelectric conversion element (for example, PD (Photo Diode)) and a plurality of pixel transistors (so-called MOS transistors).
  • the plurality of pixel transistors can be constituted by three transistors, for example, a transfer transistor, a reset transistor, and an amplifying transistor, and can further be constituted by four transistors by adding a selection transistor.
  • the pixel 2 can have a pixel sharing structure.
  • the pixel sharing structure includes a plurality of photodiodes, a plurality of transfer transistors, one shared floating diffusion, and one other pixel transistor that is shared.
  • the photodiode is a photoelectric conversion element.
  • the peripheral circuit area includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, and a control circuit 8.
  • the control circuit 8 receives data for instructing an input clock, an operation mode, and the like, and outputs data such as internal information of the solid-state imaging device 1. Specifically, the control circuit 8 is based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock, and the clock signal or the reference signal for the operations of the vertical drive circuit 4, the column signal processing circuit 5, and the horizontal drive circuit 6 Generate a control signal. The control circuit 8 inputs these signals to the vertical drive circuit 4, the column signal processing circuit 5, and the horizontal drive circuit 6.
  • the vertical drive circuit 4 is composed of, for example, a shift register, selects a pixel drive wiring, supplies a pulse for driving the pixel 2 to the selected pixel drive wiring, and drives the pixels 2 in units of rows. Specifically, the vertical drive circuit 4 selectively scans each pixel 2 in the pixel region 3 sequentially in the vertical direction in units of rows, and generates the signal according to the amount of light received by the photoelectric conversion element of each pixel 2 through the vertical signal line 9. A pixel signal based on the signal charge is supplied to the column signal processing circuit 5.
  • the column signal processing circuit 5 is disposed, for example, for each column of the pixels 2 and performs signal processing such as noise removal on the signal output from the pixels 2 for one row for each pixel column. Specifically, the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) for removing fixed pattern noise specific to the pixel 2, signal amplification, A / D (Analog / Digital) conversion, and the like. .
  • a horizontal selection switch (not shown) is provided connected to the horizontal signal line 10.
  • the horizontal drive circuit 6 is constituted by, for example, a shift register, and sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 5 in order, and the pixel signal is output from each of the column signal processing circuits 5 to the horizontal signal line. 10 to output.
  • the output circuit 7 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 10 and outputs the signals.
  • the output circuit 7 may perform only buffering, or may perform black level adjustment, column variation correction, various digital signal processing, and the like.
  • the input / output terminal 12 is provided for exchanging signals with the outside.
  • FIG. 2 illustrates a configuration example of the pixel of the present technology.
  • a cross-sectional view of a PD portion in which a p-type MOS capacitor is added on the PD as a conversion efficiency switching capacitor is shown. Since it is a back-illuminated type, light enters from the bottom in the figure.
  • the cell configuration of the pixel 2 includes a PD unit 50 including a PD 51, an FD (Floating Diffusion) 52, a TG (Transfer Gate) 53, an Amp54, an RST55, an FDG (FD Gate) 56, an FC (Floating Capacitor) 57, and a SEL58. Has been.
  • the PD unit 50 is a buried PD 51 with the Tr side Si / SiO2 interface being p-type.
  • the PD 51 is n-type and accumulates photoelectric conversion and charges.
  • the TG 53 transfers the charge accumulated in the PD 51 to the FD 52.
  • Amp54 is connected to FD52.
  • RST 55 is connected to RD (Reset Drain) and resets FD 52.
  • the FDG 56 is a conversion efficiency switching switch.
  • FC 57 is a MOS capacitor (gate electrode) formed on PD 51 and connected to FDG 56.
  • the SEL 58 selects a pixel that outputs a signal. Note that the SEL 58 is not essential.
  • the PD unit 50 switches between low conversion efficiency and high conversion efficiency according to the subject illuminance. This is performed by switching the capacity of the FD 52 by turning the FDG 56 on / off.
  • FIG. 3 is a diagram showing an example of driving the pixel in FIG.
  • FIG. 3A shows an example of driving a pixel in the case of low conversion efficiency.
  • RST55 After reading the signal, RST55 is turned on again, and in this state, RD is set to Low, thereby setting the potential of the MOS gate (the gate of FC57) to Low level, and in this state, FDG 56 is turned off. As a result, the MOS gate (the gate of FC57) is held at the low level. Thereafter, RD is returned to the high level. At that time, by turning on / off TG53 once, the charge flowing back to PD51 when RD is low is reset. These operations after the signal reading are unnecessary if the low potential of TG 53 is sufficiently lower than the low charge of RD.
  • the MOS gate on the PD 51 is kept at a low level for most of the exposure period, so dark current and white spots are generated without reducing the hole concentration of the p-type region on the MOS gate side of the PD 51. Can be suppressed.
  • the FDG 56 is turned off during charge reading, and the MOS capacitor (FC 57) is disconnected from the FD 52.
  • the electronic shutter operation is the same as the electronic shutter operation (C in FIG. 3) in the case of low conversion efficiency.
  • FIG. 4 is a diagram showing the relationship between the upper electrode voltage and the capacitance shown by the MOS structure.
  • the horizontal axis indicates the MOS gate electrode voltage
  • the vertical axis indicates the electric capacity.
  • FIG. 8 illustrates another configuration example of the pixel of the present technology.
  • a cross-sectional view of a PD portion in which an n-type MOS capacitor is added on the PD as a conversion efficiency switching capacitor is shown.
  • n + region 111 is an n + electrode on the hole accumulation layer. Since the potential on the Si side varies with the gate voltage fixed, the CV characteristic is on the curve of the low frequency line (a), not the high frequency line (b).
  • the gate insulating film has Y2O3, La2O3, etc., and the gate electrode has n + poly, TaN, TiN, etc. It is effective to use a material whose flat band voltage is more negative (that is, high-concentration n-type).
  • general SiO2 and SiON can be selected as the gate insulating film.
  • the Tr side Si / SIO2 interface of the PD unit 50 is usually p-type and embedded PD51
  • the n + region 111 of the PD 51 is arranged away from the Tr side interface in order to make the p-type n-type.
  • a p-type region is secured between the n + region 111 and the PD 51 at the interface. Since reading becomes difficult when the PD 51 and the TG 53 are separated from each other, an n-type region 112 for reading a signal charge is provided on the interface side by implantation, avoiding the n + region 111 under the MOS gate (FC 101).
  • PD 51 and TG 131 or TG 141 may be brought close to each other by using a vertical Tr (VG) configuration like TG 131 or TG 141.
  • VG vertical Tr
  • the I-shaped TG 141 is used as in the example of FIG. Therefore, since the n + diffusion layer of the FD 52 and the vertical Tr gate (TG 141) can be brought close to each other, transfer from the PD 51 to the FD 52 is facilitated, and the configuration area flexibility of the PD unit 50 is increased.
  • FIG. 10 an example is shown in which the FD 52 side of the TG 141 is used as the transfer path as the PD 51 up to the bottom of the FD 52.
  • FIGS. 8 to 10 in this configuration in which the FD 52 is connected to the diffusion layer side of the MOS capacitor (FC101), the n + region 111 and the pwell are also added as junction capacitors, so that a larger capacitance can be obtained. Obtainable. That is, in the example of FIG. 10, the PD is embedded in a deep place, a distance is taken in the depth direction, and a portion used as a capacitor is separated.
  • the potential of the n + region 111 is set to a high level and is set as a drain of dark current generated in the pwell region or set to a low potential, and the p 51 between the PD 51 and the n + region 111 is set. It is set so that the hole density in the mold region increases or is set to an intermediate potential so that both effects can be obtained. Which is advantageous depends on how to create an impurity profile for forming each region and damage during the manufacturing process, and may be determined by evaluation.
  • the n + region 111 side may be set to Vss, and the gate (FC 101) side may be connected to the FD 52.
  • the junction capacitance between the n + region 111 and the pwell is not added, but the potential on the PD 51 can be fixed, so that the operation of setting the gate potential during the exposure period is not necessary.
  • FIG. 12 is a diagram showing an example of driving in the case of the pixels of FIGS.
  • FIG. 12A shows an example of driving a pixel in the case of low conversion efficiency.
  • FIG. 12B shows an example of driving a pixel in the case of high conversion efficiency.
  • FIG. 12C an example of driving a pixel in the case of an electronic shutter is shown.
  • the driving example of FIG. 12 is basically the same as the driving example of FIG. 3, but in the example of FIG. 3, RD is at the low level, but in the example of FIG. 12, dotted lines are shown at the high level and the middle level. Has been. This is because the n + region 111 in the examples of FIGS. 8 to 11 absorbs dark current, so that RD may remain at a high level. However, if the depletion layer in the pewll region spreads, dark current increases. However, since the voltage of RD can be adjusted by RD, it can be determined by evaluation.
  • FIG. 13 a cross-sectional view of a PD portion in which a PD is deeply embedded as a conversion efficiency switching capacitor and a p-type MOS capacitor is provided thereon is shown.
  • the cell configuration of the pixel 2 in FIG. 13 is that the n-type MOS capacitor FC101 is replaced with the p-type MOS capacitor FC57, and the n + region 111 at the Tr side Si / SIO2 interface of the PD unit 50 in FIG. Is different from the example of FIG. 8 in that p is replaced with the p-type region 151.
  • FIG. 14 an example using only the junction capacitance (n + region 111) described above with reference to FIGS. 8 to 10 is shown. That is, the example of FIG. 14 is different from the configuration of FIG. 8 only in that the FC 101 is removed.
  • the n + region 111 is connected to the FD 52 via the FDG 56, whereby the junction capacitance between the n + region 111 and the pwell is used as FC.
  • FIG. 15A is a cross-sectional view of the PD unit 50
  • FIG. 15B is a potential diagram of the PD unit 50.
  • an FDG 161 is provided on the n ⁇ region 162 of the Si interface as the conversion efficiency switching Tr and the gate of the MOS capacitor.
  • 16 and 17 show an example in which the configuration example in FIG. 14 is applied to a 2 ⁇ 2 shared pixel.
  • 16A is a cross-sectional view of the PD unit 50
  • FIG. 16B is a plan view of a 2 ⁇ 2 shared pixel.
  • FIG. 17 is an array development view of the shared pixel B in FIG.
  • it is not necessary to form a capacity on each PD 51, and it is sufficient that a capacity is formed on at least one PD 51 in a shared unit.
  • the area can be miniaturized efficiently.
  • an N + region 111 as FC is formed on the PD 51-1.
  • Amp 54 which is one of Tr is formed.
  • a SEL 58 which is one of Tr, and a well contact 172 are formed.
  • FDG171 and RST55 which are one of Tr are formed.
  • the pixels when it is desired to arrange the pixels in half, they may be arranged in checkered pixels, for example, G pixels in the Bayer array.
  • the pixels In the case where it is desired to arrange the pixels in 1/4, if the MOS capacitor is arranged in a longer wavelength side pixel, the reflection component due to poly increases, which is advantageous in terms of sensitivity.
  • FIG. 18A is a cross-sectional view centering on FC (as N + region 111) straddling two adjacent shared pixels.
  • FIG. 18B is a plan view illustrating a configuration example of one shared pixel.
  • FIG. 19 is an array development view of the shared pixel B in FIG.
  • a shared pixel 2-1, a shared pixel 2-2, a shared pixel 2-3, and a shared pixel 2-4 are arranged in the order of lower left, lower right, upper left, and upper right.
  • one shared pixel 2-2 includes four PDs 51-1 to 51-4, TG53-1 to 53-4, FD52, SEL58, Amp54, FDG56, and RST55 corresponding to the PD51-1 to 51-4.
  • N + region 111 as FC, and Well contact 172 are arranged.
  • the SEL 58 and Amp 54 are arranged at the boundary with the pixel arranged on the shared pixel 2-2.
  • the FDG 56 and the RST 55 are arranged at the boundary with the pixel arranged on the right side of the shared pixel 2-2.
  • the N + region 111 as FC and the well contact 172 are arranged at the boundary with the shared pixel 2-1 arranged on the left side of the shared pixel 2-2.
  • the Well contact 172 is arranged in four shared pixels.
  • the N + region 111 as the FC includes the PD 51-1 of the shared pixel 2-2 and the PD 51-2 of the pixel 2-1 arranged on the left side thereof. It is formed at the upper interface.
  • FIG. 20A is a cross-sectional view of a PD portion of a pixel having two PDs.
  • B in FIG. 20 is a plan view seen from the PD surface.
  • C in FIG. 20 is a surface view of the PD portion.
  • FIG. 21 is an array development view of the shared pixel B in FIG.
  • the PD 51 is replaced with a large PD 181 and a small PD 182 is added, and the TG 53 is replaced with TG 53-1 and TG 53-2 of each PD.
  • the well contact 172 is formed at the boundary with the left and right pixels, but is not shown in the example of FIG. 14, but is formed.
  • one shared pixel 2-2 includes a large PD 181 and a small PD 182, corresponding TGs 53-1 and 53-2, FD52, SEL58, Amp54, FDG56, RST55, and FC.
  • An N + region 111 and a well contact 172 are disposed. Among them, the N + region 111 as FC is arranged at the interface on the large PD 181.
  • the SEL 58 and Amp 54 are arranged on the shared pixel 2-2, and the SEL 58 and Amp 54 are arranged on the boundary with the pixel arranged on the shared pixel 2-2.
  • the FDG 56 and the RST 55 are arranged at the boundary with the pixel arranged on the right side of the shared pixel 2-2.
  • 21 is formed in a shape in which a small PD 182 protrudes to the upper right of the octagon, and the well contact 172 is disposed on the lower right side of the octagon. That is, the well contact 172 is disposed at the boundary with the portion of the shared pixel 2-2 where the small PD protrudes from the shared pixel 2-2.
  • the arrangement of the capacity (FC) and the Tr may be interchanged.
  • FIG. 20B when the layout is viewed on the PD surface, it is a back-illuminated type, and the color filter (not shown) and the focusing center of the on-chip lens are aligned around this PD.
  • the layout when reading a large area (high sensitivity) PD, it is preferable to combine it with the high sensitivity reading of B of FIG. 12, and when reading a small area (small sensitivity) PD, it is combined with the low sensitivity reading of A of FIG. Is effective.
  • the linearity can be corrected in advance by signal processing subsequent to the signal line of the pixel array. If linearity information for each solid is recorded at the time of measurement by the image sensor, correction such as correction of the bending of the low light quantity portion shown in FIG. 5 can be further easily performed.
  • FIG. 23 is a diagram showing an example in which MOS capacitors are combined on the small PD side of the large PD and the small PD.
  • the overflow destination FC57 of the small PD 182 and the overflow destination FD52 of the large PD 181 are separated into FCG (Floating Capacitor gate) 212 in order to handle the charge overflowing from the small PD 182 during the exposure period as a signal. This is different from the example of FIG.
  • the overflowed charge from the high-luminance small PD 182 is accumulated in the FC 57, and the operation on the higher luminance side can be expanded.
  • FIG. 24A is a timing chart at the time of the electronic shutter of the example of FIG. 23A
  • B of FIG. 24 is a timing chart at the time of reading of the example of FIG. 23A.
  • the SEL 58 remains off, the TGS 213, the TGL 211, and the FCG 212 are turned on / off together with the RST 55, the large PD 181 and the small PD 182, the FD 52, and the FC 57 are reset, and exposure is started.
  • the large PD 181 is saturated, and the photoelectrically converted charge exceeds the low level of the TGL 211 and RST 55 and is discarded to the RD.
  • the FC 57 is for using the signal on the small PD 182 side, the potential is formed so that the saturated component of the large PD 181 does not enter.
  • the signal charge photoelectrically converted on the small PD 182 side is accumulated in the small PD + FC capacity. Therefore, as shown in FIG. 25A and FIG. 25B, the small PD + FC is not saturated even in a high luminance region where the large PD 181 is saturated in a short time.
  • the corresponding pixel is selected by the SEL 58 as shown in FIG.
  • the FD 52 is reset to the RD level by the RST 55, and then the FCG 212 is turned on, the FC 57 is connected to the FD 52, and the FD capacity is increased, resulting in low conversion efficiency.
  • the TGS 213 is turned on / off, and the charge of the small PD 182 is read to the FD 52.
  • the signal level (SL phase) is read out.
  • the RST 55 is turned on, and the FD 52 is reset to the RD level.
  • SEL58 is set to a low level to create the same FD potential state as that during electronic shuttering.
  • the SEL 58 is turned on again to read the reset level (NL phase). By subtracting the NL level from the SL level, noise such as Vth variation is removed.
  • FD52 and FC57 are separated by turning off FCG212.
  • FCG212 the capacity of the FD 52 is reduced, resulting in high conversion efficiency.
  • the reset level (NH phase) at the time of high conversion efficiency is read.
  • the TGL 211 is turned on / off, the charge of the large PD 181 is transferred to the FD 52, and the signal level (SH phase) is read.
  • the NH phase and SH phase noise is removed by CDS.
  • the drive is capable of CDS operation that can also eliminate reset noise.
  • FIG. 26 is a diagram showing an example in which the conversion efficiency switching Tr FDG is added to the example of FIG. 23A.
  • 27A is a timing chart of the electronic shutter of FIG. 26, and B of FIG. 27 is a timing chart at the time of reading.
  • the elements connected to the FD 52 at the time of high conversion efficiency are the three diffusion regions of Amp 54, TGL 211, FCG 212, and RST 55, whereas in the configuration of FIG.
  • the elements connected to are two diffusion regions of Amp54, TGL211 and FDG231. That is, in the example of FIG. 26, the diffusion region of the TGL 211 and the FDG 231 is also used, so there is only one, but it is counted as two because it is a diffusion region of another element. Therefore, the FD capacity at the time of high conversion efficiency can be further reduced. Further, when the conversion efficiency is low, the capacity of the added FDG 231 is added to the FD 52, so that the conversion efficiency can be further reduced. Since the height difference can be taken large, it can cope with higher D-range.
  • FIG. 28A is a diagram showing an example in which TGS is removed from the example of FIG. B in FIG. 28 is a timing chart for explaining the operation.
  • 29A is a diagram showing an example in which FDG is added to the example of FIG. 28A.
  • B in FIG. 29 is a timing chart for explaining the operation.
  • FIG. 30A is a diagram illustrating an example in which the dynamic range is expanded without using a small PD.
  • B of FIG. 30 is the potential diagram.
  • the photoelectrically converted electric charge exceeds the TRG 251 from the PD 51 and overflows to the FD 52, and further exceeds the FDG 56 and overflows to the FC 57.
  • 31A is a timing chart at the time of the electronic shutter of the example of FIG. 30A
  • B of FIG. 31 is a timing chart at the time of reading of the example of FIG.
  • the timing chart of FIG. 31B at the time of reading, by turning on / off the FDG 56, the FD 52 is reset to the level of charges overflowing the FD 52 + FC 57, and the reset level N (CDS ). Thereafter, by turning on / off the TRG 251, the signal charge photoelectrically converted and accumulated in the PD 51 is transferred to the FD 52 and the signal level S (CDS) is read out. Thereafter, the FDG 56 is turned on, the FD 52 and the FC 57 are connected, the capacity of the FD 52 is increased, and switching to low conversion efficiency is performed.
  • the signal level S (CDS) on the low conversion efficiency side is read out.
  • the reason why the SEL 58 is turned off when resetting is to align it with the electric shutter potential.
  • the high conversion efficiency side can remove noise including reset noise by CDS, as in the example of FIG.
  • FIGS. 8 to 10 show examples in which the gate is connected to VDD, when n + is sufficiently high, the depletion layer has a small elongation and a small capacitance fluctuation, and may be connected to VSS. Similarly, the n + diffusion layer of FIG. 11 may be connected to VSS.
  • circuit configuration and operation have been described with an example of a combination of a capacitance configuration, a TG shape, and a PD shape, but other combinations may be used.
  • the driving method is an example.
  • the conversion efficiency switching capacity has been mainly described.
  • the present technology can also be applied to a case where the conversion efficiency switching capacity is not used.
  • FIG. 32 is a diagram illustrating a usage example in which the above-described solid-state imaging device is used.
  • the solid-state imaging device (image sensor) described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports-Equipment used for sports such as action cameras and wearable cameras for sports applications-Used for agriculture such as cameras for monitoring the condition of fields and crops apparatus
  • the present technology is not limited to application to a solid-state imaging device, but can also be applied to an imaging device.
  • the imaging apparatus refers to a camera system such as a digital still camera or a digital video camera, or an electronic apparatus having an imaging function such as a mobile phone.
  • a module-like form mounted on an electronic device that is, a camera module is used as an imaging device.
  • the 33 includes a solid-state imaging device (element chip) 301, an optical lens 302, a shutter device 303, a drive circuit 304, and a signal processing circuit 305.
  • the solid-state imaging device 301 the solid-state imaging device 1 according to the first embodiment of the present technology described above is provided. Thereby, the area efficiency of the Si interface on the transistor element side of the solid-state imaging device 301 of the electronic device 300 can be increased.
  • the optical lens 302 forms image light (incident light) from the subject on the imaging surface of the solid-state imaging device 301. As a result, signal charges are accumulated in the solid-state imaging device 301 for a certain period.
  • the shutter device 303 controls the light irradiation period and the light shielding period for the solid-state imaging device 301.
  • the drive circuit 304 supplies a drive signal for controlling the signal transfer operation of the solid-state imaging device 301 and the shutter operation of the shutter device 303.
  • the solid-state imaging device 301 performs signal transfer by a drive signal (timing signal) supplied from the drive circuit 304.
  • the signal processing circuit 305 performs various signal processing on the signal output from the solid-state imaging device 301.
  • the video signal subjected to the signal processing is stored in a storage medium such as a memory or output to a monitor.
  • steps describing the series of processes described above are not limited to the processes performed in time series according to the described order, but are not necessarily performed in time series, either in parallel or individually.
  • the process to be executed is also included.
  • the configuration described as one device (or processing unit) may be divided and configured as a plurality of devices (or processing units).
  • the configurations described above as a plurality of devices (or processing units) may be combined into a single device (or processing unit).
  • a configuration other than that described above may be added to the configuration of each device (or each processing unit).
  • a part of the configuration of a certain device (or processing unit) may be included in the configuration of another device (or other processing unit). . That is, the present technology is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present technology.
  • this technique can also take the following structures.
  • a photodiode A solid-state imaging device comprising: a capacitor formed on the photodiode.
  • the solid-state imaging device according to (1), wherein the capacitor is a MOS capacitor that forms poly.
  • the solid-state imaging device according to (1), wherein the capacitor is an n + electrode on a hole accumulation layer.
  • the capacitor is for conversion efficiency switching.
  • the reset drain potential is applied, the MOS gate or n + electrode, which is the capacitor, is set to a low potential via the reset transistor, and then the transistor connected between the reset drain capacitors is turned off.
  • each photodiode is allocated to a capacitor, a transistor, or a well contact.
  • the Si side under the MOS gate is made a high-concentration p-type or n-type, and a region having good linearity with CV characteristics is used.
  • Solid-state imaging device In the case of the MOS capacitor, the Si side under the MOS gate is made a high-concentration p-type or n-type, and a region having good linearity with CV characteristics is used.
  • Solid-state imaging device (10) The solid-state imaging device according to (9), wherein when the Si side is p-type, p + polySi, PtSi, or NiSi is used as a gate electrode.
  • the solid-state imaging device according to (9) or (14).
  • 1 solid-state imaging device 2 pixels, 3 pixel area, 5 column signal processing circuit, 50 PD section, 51 PD, 52 FD, 53 TG, 54 Amp, 55 RST, 56 FDG, 57 FC, 58 SEL, 101 FC, 111 n + region, 112 n-type region, 131 TG, 141 TG, 151 p-type region, 161 FDG, 162 n-region, 171 FDG, 172 well contact, 181 large PD, 182 small PD, 211 TGL, 212 FCG, 213 TGS , 251 TRG, 300 electronic equipment, 301 solid-state imaging device, 302 optical lens, 303 shutter device, 304 drive circuit, 305 signal processing circuit

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Abstract

本開示は、トランジスタ素子側のSi界面の面積効率を上げることができるようにする固体撮像装置および電子機器に関する。 PD部は、Tr側Si/SiO2界面をp型にして、埋め込みPDとなっている。PDは、n型で、光電変換と電荷を溜める。TGは、PDに溜めた電荷をFDに転送する。Ampは、FDと繋がっている。RSTは、RD(Reset Drain)と繋がり、FDをリセットする。FDGは、変換効率切り替え用スイッチである。FCは、FDGと繋がっているMOS容量（ゲート電極）である。SELは、信号を出力する画素を選択する。本開示は、例えば、カメラなどの撮像装置に用いられるCMOS固体撮像装置に適用することができる。

Description

固体撮像装置および電子機器
　本開示は、固体撮像装置および電子機器に関し、特に、トランジスタ素子側のSi界面の面積効率を上げることができるようにした固体撮像装置および電子機器に関する。
　変換効率切り替え機能を有するC-MOSイメージセンサにおいて、低変換効率用の容量は、素子のない領域に接合容量、MOS容量、poly/poly容量として付けたり、配線容量を負荷にする。または、隣接FD(フローティングディヒュージョン)に接続する方法などが取られていた（特許文献１，２参照）。
国際公開第２００５／０８３７９０号 特表２００９－５０６５４１号公報
　これらの方法は、面積が取られたり、配線層数が増えてしまったり、工程数の増加を招く場合があり、安価に所望の大容量を付加することが困難であった。
　本開示は、このような状況に鑑みてなされたものであり、トランジスタ素子側のSi界面の面積効率を上げることができるものである。
　本技術の一側面の固体撮像装置は、フォトダイオードと、前記フォトダイオード上に形成される容量とを備える。
　前記容量は、polyを形成するMOS容量である。
　前記容量は、ホール蓄積層上のn+電極である。
　露光期間の殆どにおいて電極の電位を、実際に前記容量を使う際の電位よりも低い電位に保つことができる。
　露光開始時に、リセットドレイン電位をふり、リセットトランジスタ経由で、前記容量であるMOSゲートまたはn+電極を低電位にし、その後、リセットドレイン容量間に接続するトランジスタをoffにすることにより、前記MOSゲートまたは前記n+電極を低電位に保持することができる。
　前記フォトダイオードは、基板の深いところに埋め込まれており、前記容量として使う部分を、深さ方向に距離を取り分離することができる。
　前記フォトダイオードを複数で共有する画素共有の場合、各フォトダイオード上が、容量、トランジスタ、またはwellコンタクトに割り振られている。
　前記MOS容量の場合、MOSゲート下のSi側を高濃度のp型もしくはn型にして、CV特性でリニアリティのよい領域を用いることができる。
　Si側がp型の場合、ゲート電極として、p+polySi、PtSi、またはNiSiを用いることができる。
　Si側がp型の場合、ゲート絶縁膜として、HfO2、またはAl2O3を用いることができる。
　Si側がn型の場合、ゲート電極として、n+polySi、TaN、またはTiNを用いることができる。
　Si側がn型の場合、ゲート絶縁膜として、Y2O3、またはLa2O3を用いることができる。
　前記リニアリティを評価し、曲がった部分は、後段において補正が行われる。
　前記補正のための前リニアリティの情報は、記録される。
　裏面照射型である。
　本技術の一側面の電子機器は、フォトダイオードと、前記フォトダイオード上に形成される容量とを備える固体撮像装置と、前記固体撮像装置から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像装置に入射する光学系とを有する。
　本技術の一側面においては、フォトダイオードと、前記フォトダイオード上に形成される容量とが備えられる。
　本技術によれば、トランジスタ素子側のSi界面の面積効率を上げることができる。
  なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
本技術を適用した固体撮像装置の概略構成例を示すブロック図である。 本技術の画素の構成例を示す断面図である。 図２の画素の駆動例を示す図である。 MOS構造が示す上部電極電圧と電気容量の関係を示す図である。 出力のリニアリティを示す図である。 ゲート絶縁膜に各種high-k膜をSiO2と積層した場合のフラットバンド電圧の変化を示す図である。 ゲート電極に使われる各種材料の仕事関数を示す図である。 本技術の画素の他の構成例を示す断面図である。 本技術の画素の他の構成例を示す断面図である。 本技術の画素の他の構成例を示す断面図である。 本技術の画素の他の構成例を示す断面図である。 図８乃至図１１の画素の場合の駆動例を示す図である。 本技術の画素の他の構成例を示す断面図である。 本技術の画素の他の構成例を示す断面図である。 本技術の画素の他の構成例を示す断面図である。 本技術の画素の他の構成例（共有画素の場合）を示す断面図である。 図１６の共有画素のアレイ展開図である。 本技術の画素の他の構成例（共有画素の場合）を示す断面図である。 図１８の共有画素のアレイ展開図である。 本技術の画素の他の構成例（大面積PDと小面積PD構成の場合）を示す断面図である。 図２０の共有画素のアレイ展開図である。 ゲートの形成位置について説明する図である。 本技術の画素の他の構成例（大面積PDと小面積PD構成の場合）を示す断面図である。 図２３の画素の場合の駆動例を示す図である。 出力と露光時間との関係を示す図である。 本技術の画素の他の構成例（大面積PDと小面積PD構成の場合）を示す断面図である。 図２６の画素の場合の駆動例を示す図である。 本技術の画素の他の構成例（大面積PDと小面積PD構成の場合）と駆動例を示す図である。 本技術の画素の他の構成例（大面積PDと小面積PD構成の場合）と駆動例を示す図である。 本技術の画素の他の構成例を示す図である。 図３０の画素の場合の駆動例を示す図である。 本技術を適用したイメージセンサの使用例を示す図である。 本技術を適用した電子機器の構成例を示すブロック図である。
　以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態　（イメージセンサの使用例）
３．第３の実施の形態　（電子機器の例）
＜１．第１の実施の形態＞
　＜固体撮像装置の概略構成例＞
　図１は、本技術の各実施の形態に適用されるCMOS（Complementary Metal Oxide Semiconductor）固体撮像装置の一例の概略構成例を示している。
　図１に示されるように、固体撮像装置（素子チップ）１は、半導体基板１１（例えばシリコン基板）に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路領域とを有して構成される。
　画素２は、光電変換素子（例えば、PD(Photo Diode)）と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができ、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。
　また、画素２は、画素共有構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および、共有される１つずつの他の画素トランジスタから構成される。フォトダイオードは、光電変換素子である。
　周辺回路領域は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８から構成される。
　制御回路８は、入力クロックや、動作モード等を指令するデータを受け取り、また、固体撮像装置１の内部情報等のデータを出力する。具体的には、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６に入力する。
　垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。具体的には、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子において受光量に応じて生成した信号電荷に基づいた画素信号をカラム信号処理回路５に供給する。
　カラム信号処理回路５は、画素２の例えば列毎に配置されており、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling）や、信号増幅、A/D（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
　入出力端子１２は、外部と信号のやりとりをするために設けられる。
　＜画素の構成例＞
　図２は、本技術の画素の構成例を表している。図２の例においては、変換効率切り替え用の容量として、PD上にp型のMOS容量を付けたPD部の断面図が示されている。裏面照射型であるので、図中下から光が入ってくる。
　画素２のセル構成は、PD５１を含むPD部５０、FD(Floating Diffusion)５２、TG(Transfer Gate)５３、Amp５４、RST５５、FDG(FD Gate)５６、FC(Floating Capacitor)５７、およびSEL５８により構成されている。
　PD部５０は、Tr側Si/SiO2界面をp型にして、埋め込みPD５１となっている。PD５１は、n型で、光電変換と電荷を溜める。TG５３は、PD５１に溜めた電荷をFD５２に転送する。Amp５４は、FD５２と繋がっている。RST５５は、RD(Reset Drain)と繋がり、FD５２をリセットする。FDG５６は、変換効率切り替え用スイッチである。FC５７は、PD５１上に形成されており、FDG５６と繋がっているMOS容量（ゲート電極）である。SEL５８は、信号を出力する画素を選択する。なお、SEL５８は、必須ではない。
　PD部５０は、被写体照度に応じて、低変換効率であるか、高変換効率であるか、を切り替える。これは、FDG５６をon/offすることで、FD５２の容量を切り替えることにより行われる。
　図３は、図２の画素の駆動例を示す図である。図３のＡにおいては、低変換効率の場合の画素の駆動例が示されている。FDG５６をonすることによって、FD５２にMOS容量（FC５７）がつながり、FD５２の容量が増し、変換効率が下がる。出力する画素を、SEL５８をonすることにより選択し、FD５２を、RDのHighレベルにリセットする。そこで、リセットレベルを読み出し、TG５３をonし、光電変換され、溜められたPD５１の信号電荷をFD５２に転送し、信号レベルを読み出し、カラム信号処理回路５でCDSによりオフセットばらつきが除去される。
　信号読出し後、再度RST５５をonし、その状態で、RDをLowとすることで、MOSゲート（FC５７のゲート）の電位をLowレベルとし、その状態で、FDG５６をoffする。これにより、MOSゲート（FC５７のゲート）にLowレベルを保持する。その後、RDをHighレベルに戻す。その際、TG５３を一度on/offさせることで、RD Low時にPD５１に逆流する電荷をリセットする。なお、信号読み出し後からのこれらの動作は、TG５３のLow電位がRDのLow電荷よりも十分に低ければ不要である。
　次に、低変換効率の電子シャッタ時の駆動例について、図３のＣを参照して説明する。RST５５をonし、TG５３をonすることによりPD５１の電荷をFD５２に捨て、PD５１を空にする。TG５３をoffした後、RDをLowとし、FDG５６をonにして、FC５７のゲート部にLow電位（実際に容量を使う際の電位よりもLow電位）を与える。その状態で、FDG５６（リセットドレイン容量間に接続するトランジスタ）をoffすることによりFC５７のゲート部をLow電位に保持する。この一連の動作によりPD５１上のMOSゲートが露光期間の殆どにおいてLowレベルに保たれるので、PD５１のMOSゲート側のp型領域のhole濃度を低下させることなく、暗電流、白点の発生を抑えることができる。
　なお、高変換効率の場合の画素の駆動例は、図３のＢに示されるように、電荷読み出し時にFDG５６をoffにして、MOS容量（FC５７）をFD５２から切り離す。電子シャッタ動作は、低変換効率の場合の電子シャッタ動作（図３のＣ）と同じである。
　図４は、MOS構造が示す上部電極電圧と電気容量の関係を示す図である。図４の例においては、横軸がMOSゲート電極電圧を示し、縦軸が電気容量を示している。FC５７（ゲート）下にp型を用いる場合は、ゲート電位が高くなると、Si界面が空乏化してくるので、容量が下がってくる。この領域に入ると、変換効率が変化してしまうため、図５に示されるように、出力のリニアリティが悪くなってしまう。それを防ぐためには、フラットバンド電圧をより＋側にして（すなわち、ゲート下を高濃度のp型にして）、動作点の中では空乏化しないようにする。それには、ゲート電極材料としては、p+poly、ptSi、NiSiなど、ゲート絶縁膜として、HfO2、Al2O3などを選択すると効果的である。なお、ゲート絶縁膜としては、他に、一般的なSiO2,SiONも選択可能である。
　図６の例においては、ゲート絶縁膜に各種high-k膜をSiO2と積層した場合のフラットバンド電圧の変化が示されており、ゲート絶縁膜として、HfO2、Al2O3などを選択するとフラットバンド電圧が＋側になることがわかる。
　図７の例においては、ゲート電極に使われる各種材料の仕事関数が示されており、PtやNiの仕事関数がp+polyの仕事関数に近いことがわかる。
　＜画素の構成例＞
　図８は、本技術の画素の他の構成例を表している。図８の例においては、変換効率切り替え用の容量として、PD上にn型のMOS容量を付けたPD部の断面図が示されている。
　図８の画素２のセル構成は、p型のMOS容量のFC５７が、n型のMOS容量であるFC１０１に入れ替わった点が図２の例と異なっている。その他の構成は、図２と共通している。この場合、ゲートに電源電圧VDD、FDG５６を介して、FD５２にn+領域１１１を繋げることにより、図４のFC下n+の場合と記載した場合と記載したリニアリティのよい領域を用いることができる。n+領域１１１は、ホール蓄積層上のn+電極である。ゲート電圧固定で、Si側の電位が変動するので、CV特性は、高周波の線（ｂ）ではなく、低周波の線（ａ）の曲線上にのる。
　この場合は、図２のp型の場合と反対に、図６および図７にそれぞれ示されるように、ゲート絶縁膜に、Y2O3、La2O3など、ゲート電極に、n+poly、TaN、TiNなどのフラットバンド電圧がより－側（すなわち、高濃度のn型）になる材料を使うと効果的である。なお、ゲート絶縁膜としては、他に、一般的なSiO2,SiONも選択可能である。
　また、通常、PD部５０のTr側Si/SIO2界面は、p型にして埋め込みPD５１としているので、p型上をn型にするために、PD５１のn+領域１１１をTr側界面から離して配置し、界面のn+領域１１１とPD５１の間にp型領域を確保している。PD５１とTG５３が離れると読み出しが困難になるので、インプラにより界面側に信号電荷を読み出すためのn型領域１１２をMOSゲート（FC１０１）下のn+領域１１１を避けて設けている。
　なお、図９および図１０の例のように、TG５３の代わりに、TG１３１やTG１４１のように、縦Tr（VG:Vertical Gate）構成にして、PD５１とTG１３１またはTG１４１とを近づけるようにしてもよい。図１０の例のように、I字型のTG１４１とした場合、TG１３１のようなハンマーヘッド部がない。したがって、FD５２のn+拡散層と縦Trゲート（TG１４１）を近づけることができるので、PD５１からFD５２への転送が容易になり、PD部５０の構成領域自由度が上がる。
　また、図１０の例においては、FD５２の下まで、PD５１として、TG１４１のFD５２側を転送パスとする例が示されている。さらに、図８乃至図１０のように、FD５２をMOS容量（FC１０１）の拡散層側に接続するこの構成では、このn+領域１１１とpwell間も、接合容量として付加されるので、より大きな容量を得ることができる。すなわち、図１０の例においては、PDを深いところに埋め込み、深さ方向に距離を取り、容量として使う部分が分離されている。
　この構成の場合の露光期間の殆どにおいてn+領域１１１の電位は、Highレベルに設定し、pwell領域で発生する暗電流のドレインとするか、低電位に設定し、PD５１とn+領域１１１間のp型領域のホール密度が上がるように設定するか、中間電位に設定し、その両方の効果を得るようにする。どれが有利かは、各領域を形成する不純物プロファイルの作り方や、製造プロセス中のダメージによるので、評価により決定すればよい。
　また、図１１に示される例のように、n+領域１１１側をVssにして、ゲート（FC１０１）側をFD５２に繋げてもよい。図１１の例の場合、n+領域１１１とpwell間の接合容量は加わらないが、PD５１上の電位を固定できるので、露光期間中のゲートの電位の設定動作が必要なくなる。
　図１２は、図８乃至図１１の画素の場合の駆動例を示す図である。図１２のＡにおいては、低変換効率の場合の画素の駆動例が示されている。図１２のＢにおいては、高変換効率の場合の画素の駆動例が示されている。図１２のＣにおいては、電子シャッタ時の場合の画素の駆動例が示されている。
　図１２の駆動例は、基本的には、図３の駆動例と同じであるが、図３の例においてRDがLowレベルのところが、図１２の例では、Highレベル、Middleレベルに点線が記されている。これは、図８乃至図１１の例のn+領域１１１が暗電流を吸い込むため、RDをHighレベルのままにしておいてもよいからである。ただし、pewll領域の空乏層が広がってしまうと暗電流が増えるが、RDの電圧は、RDによって調整可能であるので、評価により決定することが可能である。
　＜画素の構成例＞
　さらに、本技術の画素の他の構成例について説明していく。図１３の例においては、変換効率切り替え用の容量として、PDを深く埋め込み、上にp型のMOS容量を付けたPD部の断面図が示されている。
　図１３の画素２のセル構成は、n型のMOS容量であるFC１０１が、p型のMOS容量のFC５７に入れ替わった点と、図１３のPD部５０のTr側Si/SIO2界面のn+領域１１１がp型領域１５１に入れ替わった点とが、図８の例と異なっている。
　図１４の例においては、図８乃至図１０を参照して上述した接合容量（n+領域１１１）のみを用いた例が示されている。すなわち、図１４の例の場合、FC１０１が除かれている点のみが図８の構成と異なっている。図１４の例の場合、FDG５６を介して、FD５２にn+領域１１１が繋げられることにより、n+領域１１１とpwell間の接合容量が、FCとして用いられる。
　図１５の例においては、変換効率切り替えTrとMOS容量のゲートを兼用した例が示されている。図１５のＡは、PD部５０の断面図であり、図１５のＢは、PD部５０のポテンシャル図である。
　図１５のＡの例においては、n+領域１１１に繋がっていたFDG５６の代わりに、Si界面のn-領域１６２の上に、変換効率切り替えTrとMOS容量のゲートとして、FDG１６１が設けられている。
　図１５のＢのポテンシャルの電位（下向きがプラスの電位）に示されるように、FDG１６１がHigh電位の場合、ゲート（FDG１６１）下に電荷が入り、この部位が容量（接合容量）として、FD５２に付加される。FDG１６１がLow電位の場合、電荷がゲート（FDG１６１）下に入らないのでMOS容量としてFD５２に付加されない。
　なお、図１３乃至図１５の例においては、図８の例と同様に、インプラで読出し部を界面に引き出す例について説明したが、図９または図１０の例と同様に、T字、I字の縦型Trと組み合わせることも可能である。
　図１６および図１７の例においては、図１４の構成例を２×２の共有画素に適用した例が示されている。図１６のＡは、PD部５０の断面図であり、図１６のＢは、２×２の共有画素の平面図である。図１７は、図１６のＢの共有画素のアレイ展開図である。図１６の例の場合、各PD５１上に容量を形成する必要はなく、共有単位で少なくとも１つのPD５１上に容量が形成されればよい。その際、他のPD５１上は、他のTrやwellコンタクト１７２を割り振って形成すれば、面積効率よく微細化を行うことができる。
　例えば、図１６の例においては、PD５１－１上には、FCとしてのN+領域１１１が形成されている。PD５１－２上には、Trの１つであるAmp５４が形成されている。PD５１－３上には、Trの１つであるSEL５８と、wellコンタクト１７２が形成されている。PD５１－４上には、Trの１つであるFDG１７１とRST５５が形成されている。
　なお、光学的な均一性を考えれば、1/2の画素に配置したい場合は、市松配置の画素、例えば、ベイヤー配列のG画素に配置するとよい。1/4の画素に配置したい場合は、MOS容量のとき、より長波長側の画素に配置すると、polyによる反射成分が増えるので、感度的に有利である。
　図１８および図１９は、図１４の例の場合の接合容量が２つのPD上にかかる例を示している。図１８のＡは、隣接する２つの共有画素に跨るFC（としてのN+領域１１１）を中心とした断面図である。図１８のＢは、１つの共有画素の構成例を示す平面図である。図１９は、図１８のＢの共有画素のアレイ展開図である。
　図１９に示されるように、例えば、左下、右下、左上、右上の順に、共有画素２－１、共有画素２－２、共有画素２－３、共有画素２－４が配置されている。１つの共有画素２－２には、図１８のＢに示されるように、４つのPD５１－１乃至５１－４、それに対応するTG５３－１乃至５３－４、FD５２、SEL５８、Amp５４、FDG５６、RST５５、FCとしてのN+領域１１１、Wellコンタクト１７２が配置されている。そのうち、SEL５８、Amp５４は、共有画素２－２の上に配置される画素との境界に配置されている。そのうち、FDG５６、RST５５は、共有画素２－２の右側に配置される画素との境界に配置されている。そのうち、FCとしてのN+領域１１１と、Wellコンタクト１７２は、共有画素２－２の左側に配置される共有画素２－１との境界に配置されている。なお、Wellコンタクト１７２は、４つの共有画素に配置されている。
　より詳細には、図１８のＡに示されるように、FCとしてのN+領域１１１は、共有画素２－２のPD５１－１と、その左側に配置されている画素２－１のPD５１－２の上の界面に形成されている。
　以上のように、PD５１が深く埋め込まれているので、その上側の界面における素子のレイアウトの自由度が上がるので、FCが複数のPD５１の上に跨る配置も可能となる。
　図２０および図２１は、図１４の例の構成で、大面積（高感度）PDと小面積（低感度）PDを組み合わせた例を示している。図２０のＡは２つのPD有する画素のPD部の断面図である。図２０のＢは、PD面でみた平面図である。図２０のＣは、PD部の表面図である。図２１は、図２０のＢの共有画素のアレイ展開図である。
　図２０のＡの画素２のセル構成は、PD５１が、大面積の大PD１８１に入れ替わり、小面積の小PD１８２が追加された点と、TG５３が、各PDのTG５３－１およびTG５３－２と入れ替わった点とが、図１４の例と異なっている。他の構成は、図１４の例と共通している。なお、wellコンタクト１７２は、図２０の例の場合、左右隣の画素との境界に形成されているが、図１４の例の場合にも示されていないが、形成されている。
　また、図２１に示されるように、例えば、左下、右下、左上、右上の順に、共有画素２－１、共有画素２－２、共有画素２－３、共有画素２－４が配置されている。１つの共有画素２－２には、図２０のＢに示されるように、大PD１８１および小PD１８２、それに対応するTG５３－１および５３－２、FD５２、SEL５８、Amp５４、FDG５６、RST５５、FCとしてのN+領域１１１、Wellコンタクト１７２が配置されている。そのうち、FCとしてのN+領域１１１は、大PD１８１の上の界面に配置されている。そのうち、SEL５８、Amp５４は、共有画素２－２の上にはそのうち、SEL５８、Amp５４は、共有画素２－２の上に配置される画素との境界に配置されている。そのうち、FDG５６、RST５５は、共有画素２－２の右側に配置される画素との境界に配置されている。なお、図２１の画素の形状が八角形の右上に小PD１８２が突き出た形状で形成されており、Wellコンタクト１７２は、八角形の右下の辺に配置されている。すなわち、Wellコンタクト１７２は、共有画素２－２の左下に配置される共有画素の小PDが突き出た形状の部分との境界に配置されている。
　なお、図２０および図２１の例においては、容量（FC）とTrの配置を入れ替えるようにしてもよい。
　また、図２０のＢに示されるように、PD面でレイアウトを見ると、裏面照射型で、このPDを中心に図示せぬカラーフィルタとオンチップレンズの集光中心を合わせる。この際に、大面積（高感度）PDを読み出す場合、図１２のＢの高感度読み出しと組み合わせるのがよく、小面積（小感度）PDを読み出す場合、図１２のＡの低感度読み出しと組み合わせるのが、効果的である。
　また、図２などのp型のMOS容量を用いる場合、図４を参照して上述したようにゲート電位が低い方を用いた方がリニアリティがよくなる。しかしながら、FCのゲートはFDにつないで使うので、RD電位を低くして、FCのゲート電位を下げようとすると、FD電位も低くなり、PDとFDへの転送電界が弱まり、完全転送が困難になる。そこで、図２２に示されるように、TG５３とFC５７のゲートを隣接させて形成する。これにより、Tgon時のカップリングを受けてFCのゲート（FD）電位を昇圧するようなレイアウトにすると転送に有利である。FCのゲートとTrゲートと別に形成する際には、FC TGのオーバーラップを取ると、容量の面と転送電圧の面で有効である。
　また、リニアリティが悪化した場合を想定し、予め画素アレイの信号線よりも後段の信号処理で、リニアリティの補正ができることが好ましい。イメージセンサの測定時に、固体毎のリニアリティ情報を記録すれば、図５に示されていた低光量部の曲がりを補正するなど、さらに補正を簡単に行うことができる。
　図２３は、大PDと小PDの小PD側にMOS容量を組み合わせた例を示す図である。
　図２３のＡの例においては、小PD１８２から露光期間中にオーバーフローする電荷も信号として扱うために、小PD１８２のオーバーフロー先FC５７と、大PD１８１のオーバフロー先FD５２をFCG (Floating Capacitor gate)２１２に分離している点が、図２０のＡの例と異なっている。
　このようにすることで、図２３のＢに示されるように、高輝度用の小PD１８２から、オーバーフローした電荷を、FC５７に蓄積してより高輝度側のレンジを拡げた動作が可能になる。
　図２４のＡは、図２３のＡの例の電子シャッタ時のタイミングチャートであり、図２４のＢは、図２３のＡの例の読み出し時のタイミングチャートである。電子シャッタ時は、SEL５８はoffのままで、RST５５とともにTGS２１３、TGL２１１、FCG２１２をon/offさせ、大PD１８１と小PD１８２、FD５２、FC５７をリセットし、露光開始する。その際、図２３のＢのポテンシャル図に示されるように、高輝度領域においては、大PD１８１が飽和し、光電変換された電荷は、TGL２１１、RST５５のLowレベルを超えて、RDに捨てられる。FC５７は、小PD１８２側の信号を使うためにあるので、大PD１８１の飽和成分は入らないようにポテンシャル形成される。小PD１８２側で光電変換された信号電荷は、小PD＋FC容量に蓄積される。したがって、図２５のＡおよび図２５のＢに示されるように、大PD１８１が短時間で飽和するような高輝度領域でも、小PD＋FCは、飽和していない。
　露光時間経過後、図２４のＢに示されるように、SEL５８により該当画素が選択される。FD５２をRST５５でRDレベルにリセットし、その後FCG２１２がonし、FC５７がFD５２と繋がり、FD容量が増すので、低変換効率になる。次に、TGS２１３がon/offし、小PD１８２の電荷がFD５２に読み出される。ここで、信号レベル(SL相)が読み出される。次に、RST５５をonし、FD５２をRDレベルにリセットする。RST５５をoffする際、SEL５８をLowレベルにすることで、電子シャッタ時と同じFD電位状態を作る。その後、再度SEL５８をonし、リセットレベル（NL相）を読み出す。SLレベルからNLレベルを引き算することにより、Vthばらつきなどのノイズが除去される。
　次に、FCG２１２をoffすることにより、FD５２とFC５７を切り離す。これにより、FD５２の容量が減るので、高変換効率になる。ここで、FD５２を再度リセットしない例を示す。まず、高変換効率時のリセットレベル(NH相)を読み出す。その後、TGL２１１をon/offし、大PD１８１の電荷をFD５２に転送、信号レベル(SH相)を読み出す。NH相、SH相は、CDSによりノイズが除去される。高変換効率側は、リセットノイズも除去できるCDS動作が可能な駆動となっている。
　図２６は、図２３のＡの例に対して、変換効率切り替えTrのFDGを追加した例を示す図である。図２７のＡは、図２６の電子シャッタのタイミングチャートであり、図２７のＢは、読み出し時のタイミングチャートである。
　図２３のＡの例においては、高変換効率時にFD５２に繋がる素子が、Amp５４と、TGL２１１、FCG２１２、RST５５の３つの拡散領域だったのに対し、図２６の構成においては、高変換効率時にFD５２に繋がる素子が、Amp５４と、TGL２１１とFDG２３１の２つの拡散領域となる。すなわち、図２６の例においては、TGL２１１とFDG２３１の拡散領域を兼ねているので、１か所になっているが、別の素子の拡散領域なので、２つと数えられる。したがって、高変換効率時のFD容量をより減らすことができる。また、低変換効率時には、追加されたFDG２３１の容量がFD５２に足されるので、より変換効率を下げられる。高低差を大きくとれるので、より高D-rangeに対応できる。
　図２８のＡは、図２６の例から、TGSを除いた例を示す図である。図２８のＢは、その動作を説明するタイミングチャートである。
　図２８のＡの例においては、TGS２１３が除かれた点と、TGL２１１がTRG２５１に入れ替わった点が異なっているだけであり、その他の構成は、同じである。このように構成することで、高輝度側の小PD１８２は、オフセット性のノイズに強いので、PDと容量FCを直接接続し、TGS２１３を省き、より微細化に対応した構成となっている。
　図２９のＡは、図２８のＡの例にFDGを追加した例を示す図である。図２９のＢは、その動作を説明するタイミングチャートである。
　図３０のＡは、小PDを用いずにダイナミックレンジの拡大を行うようにした例を示す図である。図３０のＢは、そのポテンシャル図である。
　図３０のＢに示されるように、高輝度信号時、光電変換された電荷が、PD５１からTRG２５１を超えて、FD５２に溢れ、さらに、FDG５６を超えて、FC５７に溢れる。
　図３１のＡは、図３０のＡの例の電子シャッタ時のタイミングチャートであり、図３１のＢは、図２０のＡの例の読み出し時のタイミングチャートである。図３１のＢのタイミングチャートに示されるように、読み出し時には、FDG５６をon/offすることにより、FD５２を、FD５２+FC５７に溢れた電荷のレベルにリセットし、高変換効率のリセットレベルN(CDS)を読み出す。その後、TRG２５１をon/offすることにより、光電変換され、PD５１に蓄積されていた信号電荷をFD５２に転送し、信号レベルS(CDS)を読み出す。その後、FDG５６をonし、FD５２とFC５７を接続し、FD５２容量を増大し、低変換効率に切り替える。
　ここで、低変換効率側の信号レベルS(CDS)を読み出す。リセットする際はSEL５８をoffしているのは、電子シャッタ時の電位に揃えるためである。高変換効率側はCDSによりリセットノイズを含めたノイズ除去が行えるのは、図２３の例と同じである。
　なお、上述した図８乃至図１０において、ゲートをVDDにつなぐ例を示したが、n+が十分に濃い場合には、空乏層の伸びが小さく容量変動が小さいので、VSSにつないでもよい。同様に、図１１のn+拡散層もVSSにつないでもよい。
　上記説明においては、回路構成、動作として、容量構成、TG形状、PD形状の一組み合わせ例で説明したが、他の組み合わせでもよい。また、駆動方法は一例である。
　以上のように、小面積で大きな容量が稼げるので、Tr素子側Si界面の面積効率が上がる。変換効率切り換えの低感度画素に用いる際は、高変換効率と低変換効率の比率を大きくとることが可能となり、低輝度ではSNがよく、高輝度では、白とびを起こさない、D-rangeの広い撮像を行うことができる。
　なお、上記説明においては、裏面照射の固体撮像装置の例について説明してきたが、表面照射の固体撮像装置にも本技術は適用することができる。
　また、上記説明においては、主に、変換効率切り替え用の容量について説明してきたが、変換効率切り替え用ではない、その他の用途の容量として使用する場合にも、本技術を適用することができる。
＜２．第２の実施の形態（イメージセンサの使用例）＞
　図３２は、上述の固体撮像装置を使用する使用例を示す図である。
　上述した固体撮像装置（イメージセンサ）は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜３．第３の実施の形態（電子機器の例）＞
　＜電子機器の構成例＞
　さらに、本技術は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを撮像装置とする場合もある。
　ここで、図３３を参照して、本技術の電子機器の構成例について説明する。
　図３３に示される電子機器３００は、固体撮像装置（素子チップ）３０１、光学レンズ３０２、シャッタ装置３０３、駆動回路３０４、および信号処理回路３０５を備えている。固体撮像装置３０１としては、上述した本技術の第１の実施の形態の固体撮像装置１が設けられる。これにより、電子機器３００の固体撮像装置３０１のトランジスタ素子側のSi界面の面積効率を上げることができる。
　光学レンズ３０２は、被写体からの像光（入射光）を固体撮像装置３０１の撮像面上に結像させる。これにより、固体撮像装置３０１内に一定期間信号電荷が蓄積される。シャッタ装置３０３は、固体撮像装置３０１に対する光照射期間および遮光期間を制御する。
　駆動回路３０４は、固体撮像装置３０１の信号転送動作およびシャッタ装置３０３のシャッタ動作を制御する駆動信号を供給する。駆動回路３０４から供給される駆動信号（タイミング信号）により、固体撮像装置３０１は信号転送を行う。信号処理回路３０５は、固体撮像装置３０１から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。
　なお、本明細書において、上述した一連の処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
　また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　なお、本技術は以下のような構成も取ることができる。
　（１）　フォトダイオードと、
　前記フォトダイオード上に形成される容量と
　を備える固体撮像装置。
　（２）　前記容量は、polyを形成するMOS容量である
　前記（１）に記載の固体撮像装置。
　（３）　前記容量は、ホール蓄積層上のn+電極である
　前記（１）に記載の固体撮像装置。
　（４）　前記容量は、変換効率切り換え用である
　前記（１）乃至（３）のいずれかに記載の固体撮像装置。
　（５）　露光期間の殆どにおいて電極の電位を、実際に前記容量を使う際の電位よりも低い電位に保つ
　前記（１）乃至（４）のいずれかに記載の固体撮像装置。
　（６）　露光開始時に、リセットドレイン電位をふり、リセットトランジスタ経由で、前記容量であるMOSゲートまたはn+電極を低電位にし、その後、リセットドレイン容量間に接続するトランジスタをoffにすることにより、前記MOSゲートまたは前記n+電極を低電位に保持する
　前記（５）に記載の固体撮像装置。
　（７）　前記フォトダイオードは、基板の深いところに埋め込まれており、前記容量として使う部分を、深さ方向に距離を取り分離する
　前記（１）乃至（６）のいずれかに記載の固体撮像装置。
　（８）　前記フォトダイオードを複数で共有する画素共有の場合、各フォトダイオード上が、容量、トランジスタ、またはwellコンタクトに割り振られている
　前記（１）乃至（７）のいずれかに記載の固体撮像装置。
　（９）　前記MOS容量の場合、MOSゲート下のSi側を高濃度のp型もしくはn型にして、CV特性でリニアリティのよい領域を用いる
　前記（１）乃至（８）のいずれかに記載の固体撮像装置。
　（１０）　Si側がp型の場合、ゲート電極として、p+polySi、PtSi、またはNiSiを用いる
　前記（９）に記載の固体撮像装置。
　（１１）　Si側がp型の場合、ゲート絶縁膜として、HfO2、またはAl2O3を用いる
　前記（９）または（１０）に記載の固体撮像装置。
　（１２）　Si側がn型の場合、ゲート電極として、n+polySi、TaN、またはTiNを用いる
　前記（９）に記載の固体撮像装置。
　（１３）　Si側がn型の場合、ゲート絶縁膜として、Y2O3、またはLa2O3を用いる
　前記（９）または（１２）に記載の固体撮像装置。
　（１４）　前記リニアリティを評価し、曲がった部分は、後段において補正が行われる
　前記（９）に記載の固体撮像装置。
　（１５）　前記補正のための前記リニアリティの情報は、記録される
　前記（９）または（１４）に記載の固体撮像装置。
　（１６）　裏面照射型である
　前記（１）乃至（１５）のいずれかに記載の固体撮像装置。
　（１７）　フォトダイオードと、
　前記フォトダイオード上に形成される容量と
　を備える固体撮像装置と、
　前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
　入射光を前記固体撮像装置に入射する光学系と
　を有する電子機器。
　　１　固体撮像装置，　２　画素，　３　画素領域，　５　カラム信号処理回路，　５０　PD部，　５１　PD，　５２　FD，　５３　TG，　５４　Amp，　５５　RST,　５６　FDG，　５７　FC，　５８　SEL，　１０１　FC，　１１１　n+領域，　１１２　n型領域，　１３１　TG，　１４１　TG，　１５１　p型領域，　１６１　FDG，　１６２　n-領域，　１７１　FDG，　１７２　wellコンタクト，　１８１　大PD，　１８２　小PD，　２１１　TGL，　２１２　FCG，　２１３　TGS，　２５１　TRG，　３００　電子機器、　３０１　固体撮像装置，　３０２　光学レンズ，　３０３　シャッタ装置，　３０４　駆動回路，　３０５　信号処理回路

Claims (17)

  1. 　フォトダイオードと、
    　前記フォトダイオード上に形成される容量と
    　を備える固体撮像装置。
  2. 　前記容量は、polyを形成するMOS容量である
    　請求項１に記載の固体撮像装置。
  3. 　前記容量は、ホール蓄積層上のn+電極である
    　請求項１に記載の固体撮像装置。
  4. 　前記容量は、変換効率切り換え用である
    　請求項１に記載の固体撮像装置。
  5. 　露光期間の殆どにおいて電極の電位を、実際に前記容量を使う際の電位よりも低い電位に保つ
    　請求項１に記載の固体撮像装置。
  6. 　露光開始時に、リセットドレイン電位をふり、リセットトランジスタ経由で、前記容量であるMOSゲートまたはn+電極を低電位にし、その後、リセットドレイン容量間に接続するトランジスタをoffにすることにより、前記MOSゲートまたは前記n+電極を低電位に保持する
    　請求項５に記載の固体撮像装置。
  7. 　前記フォトダイオードは、基板の深いところに埋め込まれており、前記容量として使う部分を、深さ方向に距離を取り分離する
    　請求項１に記載の固体撮像装置。
  8. 　前記フォトダイオードを複数で共有する画素共有の場合、各フォトダイオード上が、容量、トランジスタ、またはwellコンタクトに割り振られている
    　請求項１に記載の固体撮像装置。
  9. 　前記MOS容量の場合、MOSゲート下のSi側を高濃度のp型もしくはn型にして、CV特性でリニアリティのよい領域を用いる
    　請求項１に記載の固体撮像装置。
  10. 　Si側がp型の場合、ゲート電極として、p+polySi、PtSi、またはNiSiを用いる
    　請求項９に記載の固体撮像装置。
  11. 　Si側がp型の場合、ゲート絶縁膜として、HfO2、またはAl2O3を用いる
    　請求項９に記載の固体撮像装置。
  12. 　Si側がn型の場合、ゲート電極として、n+polySi、TaN、またはTiNを用いる
    　請求項９に記載の固体撮像装置。
  13. 　Si側がn型の場合、ゲート絶縁膜として、Y2O3、またはLa2O3を用いる
    　請求項９に記載の固体撮像装置。
  14. 　前記リニアリティを評価し、曲がった部分は、後段において補正が行われる
    　請求項９に記載の固体撮像装置。
  15. 　前記補正のための前記リニアリティの情報は、記録される
    　請求項１４に記載の固体撮像装置。
  16. 　裏面照射型である
    　請求項１に記載の固体撮像装置。
  17. 　フォトダイオードと、
    　前記フォトダイオード上に形成される容量と
    　を備える固体撮像装置と、
    　前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
    　入射光を前記固体撮像装置に入射する光学系と
    　を有する電子機器。
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