WO2017002431A1 - システム、アナログデジタル変換器、および、システムの制御方法 - Google Patents

システム、アナログデジタル変換器、および、システムの制御方法 Download PDF

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    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter

Definitions

  • This technology relates to a system, an analog-digital converter, and a system control method. More specifically, the present invention relates to a system that sequentially compares an analog signal with a reference signal and converts the analog signal into a digital signal, an analog-digital converter, and a system control method.
  • an analog-to-digital converter is provided in various electronic devices such as cameras, audio devices, and measuring devices for the purpose of converting an analog signal into a digital signal.
  • ADC analog-to-digital converter
  • electronic devices such as cameras, audio devices, and measuring devices for the purpose of converting an analog signal into a digital signal.
  • successive approximation type ADCs are widely used because power consumption and circuit scale are particularly small.
  • the above successive approximation ADC is provided with a comparator, a logic circuit, a DAC (Digital to Analog Converter), and the like (for example, see Non-Patent Document 1).
  • a comparator for comparing the reference voltage V DAC from the input voltage V in and the DAC to be converted.
  • the logic circuit controls the DAC based on the comparison result to boost or lower the reference voltage V DAC .
  • the comparison by the comparator and the adjustment of the reference voltage by the DAC are performed alternately over the same number of times as the resolution of the ADC.
  • This technology was created in view of such a situation, and aims to reduce the power consumption of a successive approximation type analog-digital converter.
  • the present technology has been made to solve the above-described problems, and a first aspect of the present technology is an analog-digital converter that compares an analog signal with a reference signal and outputs frequency information indicating the number of comparisons. And a power supply voltage generator that generates a power supply voltage based on the number-of-times information and supplies the power supply voltage to the analog-digital converter, and a control method therefor. This brings about the effect that the power supply voltage generated based on the frequency information is supplied to the analog-digital converter.
  • the power supply voltage further includes a conversion time measuring unit that measures a conversion time from when the analog signal is sampled until the comparison number indicated by the number information reaches a certain number.
  • the generator generates the power supply voltage according to the measured conversion time, the analog-digital converter compares the analog signal and the reference signal to generate the comparison result, Each time a comparison result is generated, a digital signal holding unit that holds the comparison result and outputs a signal indicating the held value as a digital signal, and changes the value of the reference signal based on the digital signal
  • a reference signal supply unit that supplies the device and a number information output unit that outputs the number information. This brings about the effect that a power supply voltage corresponding to the measured conversion time is generated.
  • the number information output unit outputs the number information over a period from when the analog signal is sampled until a predetermined sampling period elapses, and the conversion time measuring unit. If the sampling period elapses before the number of comparisons reaches the certain number, the conversion time may be obtained from the number of comparisons within the sampling period and the predetermined sampling period. This brings about the effect that the conversion time is obtained from the number of comparisons and the sampling period when the sampling period elapses before the number of comparisons reaches a certain number.
  • the power supply voltage generation unit may generate the power supply voltage that is higher as the conversion time is longer. As a result, the longer the conversion time, the higher the power supply voltage is generated.
  • the power supply voltage generation unit further includes a power supply voltage calculation unit that calculates a difference between the conversion time and a predetermined target time and calculates a set value of the power supply voltage from the difference.
  • the power supply voltage may be generated according to the set value. This brings about the effect that the set value of the power supply voltage is calculated from the difference between the conversion time and the target time.
  • the first aspect further includes a conversion time holding unit that holds each of the conversion times measured within a predetermined voltage control period, and the power supply voltage calculation unit is configured to store the conversion time held in the predetermined voltage control period.
  • Each statistic may be calculated every time the predetermined voltage control period elapses to obtain a difference between the statistic and the predetermined target time.
  • the conversion time holding unit further holds the digital signal in association with each of the conversion times
  • the power supply voltage calculation unit is configured to output the digital signal having a specific value.
  • a weighting factor smaller than the digital signal other than the specific value may be determined, and the conversion time may be weighted by the weighting factor. This brings about the effect that the power supply voltage is controlled to a voltage corresponding to the conversion time subjected to the weighting calculation.
  • the power supply voltage generator may supply a power supply voltage in addition to the reference signal supply unit. This brings about the effect that the power supply voltage is supplied to other than the reference signal supply unit.
  • a conversion data processing unit that corrects the conversion data based on the value of the power supply voltage may be further provided. As a result, the conversion data is corrected based on the value of the power supply voltage.
  • the power supply voltage generation unit may generate power supply voltages for the plurality of analog-digital converters. This brings about the effect
  • the comparator, the digital signal holding unit, the reference signal supply unit, and the frequency information output unit are provided in an analog-digital conversion chip, and the conversion time measurement unit is provided in a control chip. It may be provided. As a result, the power supply voltage of the comparator provided in the analog-digital conversion chip is controlled to a voltage corresponding to the conversion time.
  • the analog-digital conversion chip may be provided in an analog-digital converter housing, and the control chip may be provided in a control unit housing. This brings about the effect that the power supply voltage of the comparator provided in the analog-digital converter housing is controlled to a voltage corresponding to the conversion time.
  • the first aspect further includes a sensor that generates the analog signal, and a sample and hold circuit that samples and holds the generated analog signal, and the sample and hold circuit includes the analog-to-digital conversion chip.
  • the analog-digital conversion chip may be connected to the sensor, and the sensor may be provided in the analog-digital converter housing. As a result, the analog signal generated by the sensor is sampled.
  • the digital signal may be further converted to a serial signal and further transmitted to the control unit housing.
  • the digital signal is converted into a serial signal and transmitted.
  • the digital signal is transmitted to the control unit housing without contact and the control signal indicating the control amount of the power supply voltage is received from the control unit housing without contact.
  • a contactless transmission interface that performs processing may be further provided. This brings about the effect that digital signals and control signals are transmitted and received without contact.
  • the contactless transmission interface receives the AC signal of power corresponding to the power consumption of the analog-digital converter storage housing from the control unit storage housing in a contactless manner, and compares the comparisons. May be supplied to the vessel. Thereby, the effect
  • the contactless transmission interface receives the AC signal in which the control signal is superimposed on a carrier wave in a contactless manner from the control unit housing, and generates a new one based on the carrier wave.
  • the digital signal may be superimposed on a simple AC signal and transmitted to the control unit housing. This brings about the effect
  • the power supply voltage generator supplies the power supply voltage over a supply period from when the sampling of the analog signal is instructed until the number of comparisons reaches a predetermined number.
  • the supply of the power supply voltage is stopped in a period other than the supply period, and the predetermined number of times may not exceed the predetermined number of times.
  • the power supply voltage is supplied within the supply period, and the supply of the power supply voltage is stopped during the period outside the supply period.
  • the second aspect of the present technology includes a comparator that compares an analog signal and a reference signal to generate a comparison result, and holds the comparison result every time the comparison result is generated.
  • a digital signal holding unit that outputs a digital signal
  • a reference signal supply unit that changes the value of the reference signal based on the digital signal and supplies the digital signal to the comparator, and the number of comparisons of the analog signal It is an analog-digital converter provided with the frequency information output part which outputs the frequency information shown as. Thereby, the number information indicating the number of comparisons of the analog signals as the number of comparisons is output together with the digital signal.
  • 4 is a timing chart illustrating an example of the operation of the electronic device when the power supply voltage is low in the first embodiment. It is a figure which shows an example of the conversion data when the power supply voltage in 1st Embodiment is low. It is a flowchart which shows an example of operation
  • FIG. 1 is a block diagram illustrating a configuration example of the electronic device 100 according to the first embodiment.
  • the electronic device 100 includes a power supply voltage generation unit 110, a power supply voltage calculation unit 120, a storage unit 140, a conversion time measurement unit 150, an ADC control unit 160, a conversion data processing unit 170, and an analog / digital converter 200. These circuits are mounted on the same semiconductor chip, for example.
  • the analog-digital converter 200 performs AD (Analog-to-Digital) conversion of the input analog signal AIN into digital conversion data DATA. Each time the start instruction signal RUN is supplied from the ADC control unit 160, the analog-to-digital converter 200 samples the analog signal AIN and AD converts it into converted data DATA. In this AD conversion, the analog-digital converter 200 compares the sampled analog signal AIN with an internally generated reference signal N times (N is an integer), and generates a 1-bit comparison result each time the comparison is performed. The analog-to-digital converter 200 generates N-bit data including the comparison result as converted data DATA, and supplies the converted data to the converted data processing unit 170 via the signal line 209. Here, N is called the resolution of AD conversion, and indicates the number of bits of the digital signal after AD conversion.
  • AD Analog-to-Digital
  • the analog-digital converter 200 counts the count value every time the analog signal AIN and the reference signal are compared.
  • the analog-digital converter 200 generates a comparison counter value NSTEP indicating the count value and a timing signal NRDY for capturing the NSTEP.
  • the analog-digital converter 200 supplies the number-of-times information including these to the conversion time measurement unit 150 via the signal line 208.
  • the ADC control unit 160 controls the analog / digital converter 200.
  • the ADC control unit 160 When the AD conversion is instructed by a user or an external device, the ADC control unit 160 generates a start instruction signal RUN every time a predetermined sampling period Tspl elapses, and the analog-digital converter 200 and the conversion time measuring unit 150 through the signal line 169.
  • the conversion time measuring unit 150 measures the time from when the analog signal AIN is sampled until the number of comparisons between the analog signal and the reference signal reaches a predetermined set number S as the conversion time T CNV .
  • the conversion time measuring unit 150 takes in the comparison counter value NSTEP in synchronization with the timing signal NRDY. Then, the conversion time measuring unit 150 measures the time until the comparison counter value NSTEP becomes a value corresponding to the set number S as the conversion time T CNV , and the conversion time T CNV is stored via the signal line 159 in the storage unit 140.
  • a value less than the resolution (N) of the analog-to-digital converter 200 is set as the set number of times S. For example, when the resolution N is 16 bits, 16 is set in S.
  • the unit of the conversion time T CNV is, for example, microseconds ( ⁇ s).
  • the analog-digital converter 200 outputs the number information including both the count value (NSTEP) and the timing signal (NRDY), but may be configured to output the number information including only one.
  • the conversion time measurement unit 150 counts the number of times the timing signal NRDY is output, obtains the number of comparisons, and measures the time until the number of times reaches the set number S. Good.
  • the storage unit 140 holds a certain number of conversion times T CNV .
  • the storage unit 140 is an example of a conversion time holding unit described in the claims.
  • the power supply voltage calculation unit 120 calculates the voltage control amount ⁇ V from the conversion time T CNV .
  • the power source voltage calculation unit 120 reads out the conversion time T CNV measured within the cycle from the storage unit 140 every time a predetermined voltage control cycle elapses, and reads the statistics T STAT (for example, (Moving average value) is calculated.
  • the voltage control cycle is a cycle for controlling the power supply voltage of the analog-digital converter 200, and is set to a value equal to or greater than the sampling cycle, for example.
  • the power supply voltage calculation unit 120 calculates the voltage control amount ⁇ V by the following equation from the statistic (T STAT ) and the predetermined target time T TAG .
  • the target time T TAG is a value equal to or less than the sampling period T spl , and its unit is, for example, microseconds ( ⁇ s).
  • ⁇ T T STAT ⁇ T TAG Equation 1
  • ⁇ V f ( ⁇ T) Equation 2
  • f () is a function having an integral element and a proportional element with respect to ⁇ T. It is also possible to design by adding a differential element, a time delay element, or a nonlinear element according to the target control characteristic.
  • F () is a function that returns a value with a negative correlation with respect to the input value ( ⁇ T).
  • ⁇ T positive, that is, when the conversion time statistic T STAT is larger than the target time T TAG , ⁇ V is not updated. It is set to a smaller value.
  • the integral element output for ⁇ T is 0, if ⁇ T is +0.1 microseconds, ⁇ V is set to ⁇ 0.1 volts, and if ⁇ T is ⁇ 0.1 microseconds, ⁇ V is set to +0. .1 volt is set.
  • the voltage control amount ⁇ V is added to the initial voltage V sup0 set in the system to generate the power supply voltage setting value VDD set shown in the following equation.
  • VDD set V sup0 + ⁇ V Equation 3
  • the power supply voltage calculation unit 120 supplies data indicating the power supply voltage set value VDD set to the power supply voltage generation unit 110 via the signal line 129.
  • the power supply voltage calculation unit 120 supplies data indicating the calculated power supply voltage set value VDD set and the initial voltage Vsup0 of the power supply voltage to the conversion data processing unit 170 via the signal line 128.
  • the unit of VDD set and V sup0 is, for example, volts (V).
  • the power supply voltage generator 110 generates and supplies the power supply voltage VDD of the analog-digital converter 200 according to the power supply voltage setting value VDD set .
  • the main power source V ps supplied to the power source voltage generator 110 may be a direct current obtained by rectifying a commercial power source, or a secondary battery or a primary battery.
  • the power supply voltage VDD is adjusted to a voltage when the conversion time T CNV becomes a value (T TAG ) equal to or less than the sampling period T spl , that is, when quantization is completed within the sampling period. Therefore, the power supply voltage generation unit 110 can reduce the power supply voltage VDD to a minimum voltage at which quantization is completed within the sampling period Tspl . Thereby, the power consumption of the analog-digital converter 200 can be reduced to a necessary minimum.
  • the conversion data processing unit 170 performs predetermined processing such as encoding processing and error correction processing on the conversion data DATA.
  • the conversion gain of the analog / digital converter 200 When the power supply voltage VDD of the analog / digital converter 200 varies, generally the conversion gain of the analog / digital converter 200 also varies.
  • the conversion gain indicates the ratio of the value of the digital signal (DATA) to the value of the analog signal.
  • the conversion gain Ga when the power supply voltage VDD is controlled by ⁇ V changes, for example, according to the following equation.
  • Ga Ga 0 ⁇ V sup0 / VDD set Expression 4
  • Ga 0 represents a default conversion gain when the power supply voltage VDD is not controlled.
  • the conversion gain is inversely proportional to the power supply voltage.
  • the conversion data processing unit 170 corrects the conversion data DATA according to the following expression, and calculates corrected conversion data DATA correct .
  • the conversion data processing unit 170 outputs the corrected conversion data DATA correct as a processing result.
  • DATA correct DATA x VDD set / V sup0 ...
  • input data DATA before correction are the value obtained by multiplying the conversion gain Ga in the voltage V in of the analog signal AIN, the following expression holds.
  • Equation 6 V in ⁇ Ga 0 ... Equation 7
  • power supply voltage dependency of the conversion gain is not limited to the relationship represented by Expression 4, and can take any characteristic, and the compensation characteristic for the characteristic can be appropriately designed instead of Expression 5.
  • FIG. 2 is a block diagram illustrating a configuration example of the analog-digital converter 200 according to the first embodiment.
  • the analog-digital converter 200 includes a sample hold circuit 210, a comparator 220, a latch circuit 230, a register 250, a DA converter 260, an XOR (exclusive OR) gate 270, and a state machine 280.
  • the state machine 280 includes a counter 281 and a sequencer 282.
  • the sample hold circuit 210 samples and holds the analog signal AIN when the start instruction signal RUN is supplied.
  • the sample hold circuit 210 supplies the held analog signal AIN to the non-inverting input terminal (+) of the comparator 220 as the sample hold signal SHOUT.
  • the comparator 220 compares the value (for example, voltage value) between the sample hold signal SHOUT and the reference signal DAOUT from the DA converter 260 in accordance with the comparator control signal CMP.
  • the voltage of the sample hold signal SHOUT is referred to as “input voltage”
  • the voltage of the reference signal DAOUT is referred to as “reference voltage”.
  • the comparator 220 supplies a differential signal indicating the comparison result to the latch circuit 230 and the XOR gate 270 when the comparator control signal CMP is at a high level.
  • This differential signal includes a normal phase signal COMPP and a negative phase signal COMPN having different phases.
  • the comparator control signal CMP is at the low level, the comparator 220 outputs both the positive phase signal COMPP and the negative phase signal COMPN at the high level.
  • the latch circuit 230 holds 1-bit information indicated by the differential signal from the comparator 220.
  • the latch circuit 230 includes a set terminal S, a reset terminal R, and an output terminal Q.
  • a normal phase signal COMPP is input to the set terminal S
  • a negative phase signal COMPN is input to the reset terminal R.
  • the latch circuit 230 holds “1” when the set terminal S is at the high level and the reset terminal R is at the low level, and outputs the latch signal SROUT having the value of the hold value from the output terminal Q to the register 250.
  • the latch circuit 230 outputs the latch signal SROUT of “0” from the output terminal Q.
  • the latch circuit 230 holds the state of the output terminal Q.
  • the XOR gate 270 is NANDed. Can be replaced with a gate.
  • the comparator 220 when the comparator control signal CMP is at low level, the comparator 220 sets both the normal phase signal COMPP and the negative phase signal COMPN to high level.
  • the logic polarity of the input of the latch circuit 230 can be reversed.
  • the XOR gate 270 can be replaced with an OR gate.
  • the register 250 holds the latch output signal SROUT in accordance with the write control signal rWRITE and the comparison counter value NSTEP.
  • the register 250 includes N flip-flops, and holds N-bit conversion data DATA in these flip-flops.
  • the register 250 When the start instruction signal RUN is supplied, the register 250 resets the stored conversion data DATA to initial data. For example, the conversion data DATA is reset to initial data in which the most significant bit (MSB: Most Significant Bit) is “1” and all the remaining bits are “0”.
  • MSB Most Significant Bit
  • the register 250 updates the bit of the digit corresponding to the comparison counter value NSTEP in the conversion data DATA by the latch signal SROUT. For example, the bit of the (N-1-NSTEP) digit from the MSB in the conversion data is updated by the latch output signal SROUT. For example, if the comparison counter value NSTEP is “N ⁇ 1”, the MSB is updated. If the comparison counter value NSTEP is “N ⁇ 2”, the next bit of the MSB is updated.
  • the register 250 outputs the updated conversion data DATA to the conversion data processing unit 170 and the DA converter 260 every time the conversion data DATA is updated. Further, the register 250 holds the state of the conversion data DATA in a period other than the rising edge of the write control signal rWRITE.
  • the register 250 is an example of a digital signal holding unit described in the claims.
  • the DA converter 260 Each time the conversion data DATA is output from the register 250, the DA converter 260 updates the value of the reference signal DAOUT based on the conversion data DATA.
  • the DA converter 260 outputs a reference signal DAOUT of 1/2 ⁇ V FS when the conversion data DATA is initial data.
  • V FS is the maximum amplitude level of the DA converter 260.
  • V DAOUT_k V DAOUT_k ⁇ 1 + (1/2) k + 1 ⁇ V FS Equation 8
  • V DAOUT — k ⁇ 1 is the previous reference voltage.
  • the DA converter 260 updates the reference voltage to V DAOUT_k according to the following equation.
  • the DA converter 260 is an example of a reference signal supply unit described in the claims.
  • V DAOUT — k V DAOUT —k ⁇ 1 ⁇ (1/2) k + 1 ⁇ V FS Equation 9
  • the MSB is updated from the initial data "1" to "0”
  • the DA converter 260 is an example of a reference signal supply unit described in the claims.
  • the analog-to-digital converter 200 that sequentially compares an analog signal with a reference signal is generally called a successive approximation ADC.
  • the XOR gate 270 generates an exclusive OR signal of the positive phase signal COMPP and the negative phase signal COMPN as the step control signal READY.
  • the XOR gate 270 supplies a step control signal READY to the sequencer 282.
  • the comparator 220 outputs a differential signal and the XOR gate 270 generates the step control signal READY.
  • the comparator 220 outputs a comparison completion signal simultaneously with the comparison result of the single end signal. It is also possible to adopt a configuration in which the comparison completion signal replaces the step control signal READY. In that case, the XOR gate 270 is unnecessary or can be replaced with a buffer or an inverter simply for the purpose of delay alignment and logic polarity alignment.
  • the sequencer 282 controls the comparator 220, the register 250, and the counter 281.
  • the sequencer 282 supplies a step control signal READY to the counter 281 to control counting, and supplies a signal obtained by inverting the step control signal READY to the register 250 as a write control signal rWRITE.
  • the sequencer 282 supplies the start instruction signal RUN to the sample hold circuit 210, the register 250, and the counter 281.
  • the sequencer 282 performs comparison control of N pulses over a period from when the start instruction signal RUN is supplied to when N comparisons are completed (for example, when NSTEP is “0”). Generated as signal CMP.
  • the comparison control signal CMP is generated by a pulse generator or the like based on the falling edge of the start instruction signal RUN and the rising edge of the step control signal READY.
  • the sequencer 282 supplies the comparison control signal CMP to the comparator 220.
  • the counter 281 counts the comparison counter value NSTEP in synchronization with the step control signal READY.
  • the comparison counter value NSTEP indicates the number of times the sample / hold signal SHOUT is compared in the comparator 220. Further, when the start instruction signal RUN is supplied, the counter 281 resets the comparison counter value NSTEP to an initial value (for example, N).
  • the counter 281 decrements the comparison counter value NSTEP in synchronization with the step control signal READY, and supplies the updated comparison counter value NSTEP to the register 250 and the sequencer 282.
  • the counter 281 generates a timing signal NRDY in synchronization with the step control signal READY, and supplies the timing signal NRDY to the conversion time measurement unit 150 together with the comparison counter value NSTEP.
  • the counter 281 is an example of the number information output unit described in the claims.
  • the counter 281 outputs the comparison counter value NSTEP as it is, it may be encoded and output encoded data. In this case, the conversion time measurement unit 150 may decode and process the encoded data. Further, although the down counter that decreases the comparison counter value NSTEP in synchronization with the step control signal READY is used as the counter 281, an up counter that increases the comparison counter value NSTEP may be used instead of the down counter.
  • sequencer 282 may further externally output a conversion end signal EOC when N comparisons are completed.
  • the comparator 220 operates in synchronization with the timing signal (CMP) generated in the analog-to-digital converter 200 to generate conversion data DATA.
  • CMP timing signal
  • the analog-to-digital converter 200 that operates in synchronization with the internally generated timing signal is called a self-timing ADC.
  • FIG. 4 is a circuit diagram illustrating a configuration example of the comparator 220 according to the first embodiment.
  • the comparator 220 includes transistors 221 to 229.
  • Transistors 221 to 224 represent P-type MOS (Metal-Oxide-Semiconductor) transistors, and transistors 225 to 229 represent N-type MOS transistors.
  • P-type MOS Metal-Oxide-Semiconductor
  • the power supply voltage VDD is applied to the sources of the transistors 221 to 224.
  • the gates of transistors 221, 224 and 229 are connected to sequencer 282.
  • the gate of the transistor 227 is connected to the sample and hold circuit 210, and the gate of the transistor 228 is connected to the DA converter 260.
  • the gates of the transistors 222 and 225 and the drains of the transistors 223 and 224 are connected to the drain of the transistor 226 and the set terminal S of the latch circuit 230.
  • the drains of the transistors 221 and 222 and the gates of the transistors 223 and 226 are connected to the drain of the transistor 225 and the reset terminal R of the latch circuit 230.
  • the source of the transistor 225 is connected to the drain of the transistor 227, and the source of the transistor 226 is connected to the drain of the transistor 228.
  • the sources of the transistors 227 and 228 are connected to the drain of the transistor 229, and the source of the transistor 229 is connected to the ground terminal.
  • FIG. 5 is a diagram illustrating an example of the operation of the comparator 220 according to the first embodiment.
  • the comparator control signal CMP is “0”
  • the comparator 220 outputs a high-level positive phase signal COMPP and a negative phase signal COMPN regardless of the value of the sample hold signal.
  • the comparator 220 compares the voltage (input voltage) of the sample hold signal SHOUT with the voltage (reference voltage) of the reference signal DAOUT. If the input voltage is higher than the reference voltage, the comparator 220 outputs a high-level positive-phase signal COMPP and a low-level negative-phase signal COMPN. On the other hand, if the input voltage is equal to or lower than the reference voltage, the comparator 220 outputs a low-level positive-phase signal COMPP and a high-level negative-phase signal COMPN.
  • FIG. 6 is a diagram illustrating an example of the operation of the register 250 according to the first embodiment.
  • the N flip-flops constituting the register 250 are initialized to a predetermined value when the start instruction signal RUN is at a high level.
  • the register 250 refers to the comparison counter value NSTEP at the rising edge at which the write control signal rWRITE transitions from the low level to the high level, and corresponds to NSTEP in the conversion data DATA.
  • the digit bit is updated by the latch output signal SROUT. In other periods, the states of the N flip-flops constituting the register 250 are held.
  • FIG. 7 is a diagram illustrating an example of the operation of the conversion time measurement unit 150 according to the first embodiment.
  • the conversion time measuring unit 150 starts measuring the conversion time when the start instruction signal RUN falls.
  • the conversion time measurement unit 150 counts a timer counter value TIM indicating the measurement time, for example, in synchronization with a clock signal CLK having a constant frequency.
  • the conversion time measurement unit 150 When the start instruction signal RUN is at a low level and the comparison counter value NSTEP is a value other than the value indicating the set number of times S (for example, 0), the conversion time measurement unit 150 counts the timer counter value TIM (that is, time count). Continue. When the comparison counter value NSTEP is a value indicating the set number of times S (for example, 0), the conversion time measuring unit 150 ends the time measurement and outputs the measurement time (timer counter value TIM) as the conversion time.
  • the conversion time measuring unit 150 ends the time measurement. Then, the conversion time measuring unit 150 calculates the conversion time T CNV from the immediately preceding comparison counter value NSTEP using the following equation and outputs it.
  • T CNV ⁇ S / (S-NSTEP) ⁇ ⁇ T spl.
  • T spl indicates a sampling period, and the unit is, for example, microseconds ( ⁇ s).
  • FIG. 8 is a timing chart illustrating an example of the operation of the analog-digital converter 200 according to the first embodiment.
  • the sample hold circuit 210 samples and holds the analog signal AIN, and generates the sample hold signal SHOUT.
  • the alternate long and short dash line indicates the locus of the analog signal AIN
  • the solid line indicates the locus of the sample hold signal SHOUT.
  • the comparison counter value NSTEP is reset to an initial value N, converts the data DATA is reset to the initial data.
  • the comparator 220 compares the input voltage (SHOUT) with the reference voltage (DAOUT) and compares the differential signals (COMPP and COMPN). Generate.
  • the XOR gate 270 generates a step control signal READY from the differential signal, and the latch circuit 230 holds the comparison result indicated by the differential signal and outputs a latch output signal SROUT. Then, the sequencer 282 generates the write control signal rWRITE by inverting the step control signal READY.
  • the counter 281 updates the comparison counter value NSTEP to “N ⁇ 1” in accordance with the step control signal READY.
  • the register 250 updates the MSB of the conversion data DATA to BN ⁇ 1 by the latch output signal SROUT according to the write control signal rWRITE.
  • DA converter 260 at the timing t 2 when the MSB has been updated by the register 250, a reference signal DAOUT, adjusted based on the MSB.
  • the comparator 220 compares the input voltage (SHOUT) and the reference voltage (DAOUT), and generates a differential signal again.
  • the XOR gate 270 generates a step control signal READY from the differential signal, and the latch circuit 230 holds the comparison result indicated by the differential signal and outputs a latch output signal SROUT.
  • the counter 281 updates the comparison counter value NSTEP to “N ⁇ 2” in accordance with the step control signal READY, and the register 250 sets the next bit of the MSB in the conversion data DATA to B N by the latch output signal SROUT in accordance with the write control signal rWRITE. Update to -2 .
  • the DA converter 260 adjusts the reference signal DAOUT based on the B N ⁇ 2 at a timing t 4 when the next bit of the MSB is updated to B N ⁇ 2 in the register 250.
  • FIG. 9 is a graph showing an example of a reference voltage adjustment process over time in the first embodiment.
  • the vertical axis indicates the voltage of the sample hold signal SHOUT and the reference signal DAOUT
  • the horizontal axis indicates time.
  • the conversion data DATA is initialized to initial data, and the reference voltage (DAOUT) is initialized to 1 / 2V FS .
  • the input voltage (SHOUT) is the reference voltage (1 / 2V FS) below
  • MSB of the converted data DATA at the timing t 2 is updated to "0".
  • the DA converter 260 decreases the reference signal DAOUT by 1 / 4V FS based on the updated MSB.
  • the DA converter 260 increases the reference voltage to 1 / 8V FS based on the updated bit (“1”) to 3 / 8V FS .
  • the second bit from the MSB is updated to “0” at timing t 4 . Also, the DA converter 260 decreases the reference voltage by 1 / 16V FS based on the updated bit (“0”).
  • the reference voltage is increased or decreased based on the comparison result between the input voltage and the reference voltage, and conversion data DATA including the comparison result is generated.
  • FIG. 10 is a timing chart showing details of the operation of the analog-digital converter 200 according to the first embodiment.
  • the comparison counter value NSTEP is reset to the initial value N
  • the conversion data DATA is reset to the initial data.
  • DATA N-1 indicates the MSB of the conversion data DATA.
  • comparator 220 When start instruction signal RUN falls at timing t 1 after timing t 0 , comparator 220 generates differential signals (COMPP and COMPN).
  • the XOR gate 270 generates the step control signal READY from the differential signal when TC N ⁇ 1 has elapsed from t 1 , and the latch circuit 230 holds the comparison result indicated by the differential signal and generates the latch output signal SROUT Output.
  • the sequencer 282 generates the write control signal rWRITE by inverting the step control signal READY.
  • TC N ⁇ 1 represents the comparison time of the comparator 220. This comparison time includes a component that increases exponentially when the amplitude of the differential input of the comparator 220 is small.
  • the counter 281 updates the comparison counter value NSTEP to “N ⁇ 1” according to the step control signal READY, and the register 250 updates the MSB of the conversion data DATA to B N ⁇ 1 by the latch output signal SROUT according to the write control signal rWRITE. .
  • TD1 and TD2 are fixed values generated by the sequencer 282 using a delay line including delay elements.
  • FIG. 11 is a timing chart showing an example of the operation of the electronic device 100 when the power supply voltage is high in the first embodiment.
  • the sample hold circuit 210 samples and holds the analog signal AIN.
  • the start instruction signal when RUN falls at time t 1 the comparator 220 compares the input voltage (SHOUT) and the reference voltage (DAOUT).
  • the comparator 220 compares the input voltage (SHOUT) and the reference voltage (DAOUT) again.
  • DA converter 260 at the timing t 4 when the next bit of the MSB has been updated by the result of the comparison, the reference signal DAOUT, adjusted based on the bit.
  • the comparison by the comparator 220 and the adjustment of the reference signal DAOUT by the DA converter 260 are performed alternately in the same manner. Then, the comparison counter value NSTEP is updated to “0” at the timing t EOC before the sampling period t spl elapses from the timing t 0 , and the AD conversion ends.
  • Conversion time measuring unit 150 an analog signal AIN starts measuring the time t 1 which is sampled. Then, the conversion time measuring unit 150 takes in the comparison counter value NSTEP in synchronization with the timing signal NRDY. For example, the comparison counter value NSTEP is captured at the timing when the timing signal NRDY rises to a high level. Then, the timing is finished at the timing t EOC at which the comparison counter value NSTEP “0” is captured. In this way, the conversion time measuring unit 150 takes in the comparison counter value NSTEP at a timing controlled in synchronization with the timing signal NRDY, thereby avoiding the timing at which a glitch occurs in NSTEP in the state machine 280 and comparing counter value NSTEP. Can be imported.
  • This conversion time T CNV is composed of the time required for each of N comparisons (TC N-1 etc.) and N TD1 and TD2.
  • the former is the comparison time of the comparator 220 as described above with reference to FIG. 10, and the latter is the fixed delay time generated by the sequencer 282.
  • the gate-source voltage V GS of the transistor (221 etc.) in the comparator 220 illustrated in FIG. 4 is lower, and the variation in the drain current Id is larger due to the decrease in V GS. Become.
  • the variation of Id is larger than that in the non-subthreshold region. Due to the fluctuation of the drain current Id, the operation time of the transistor fluctuates, and the comparison time of the comparator 220 including the transistor fluctuates. That is, as the power supply voltage VDD is lower, the variation in the comparison time of the comparator 220 becomes larger, and the variation in the conversion time T CNV including the comparison time becomes larger.
  • the dispersed T CNV becomes longer than the sampling period, AD conversion is not completed within the sampling period, and the error of the conversion data DATA increases rapidly.
  • the power supply voltage generator 110 controls the power supply voltage VDD to a higher voltage as the measured conversion time T CNV is longer. As a result, the variation in the conversion time T CNV is reduced, AD conversion is completed within the sampling period, and the error in the conversion data DATA becomes less than the allowable value.
  • the power supply voltage VDD of the analog-to-digital converter 200 is set to a sufficiently high value so that an error due to variations in the conversion time T CNV does not exceed an allowable value. There is a need. For this reason, it is difficult to reduce the power consumption of the analog-digital converter 200 to the necessary minimum.
  • the electronic device 100 measures the conversion time T CNV, for controlling the power supply voltage VDD to the voltage corresponding to the conversion time T CNV, analog digital minimal value error does not exceed the allowable value
  • the power consumption of the converter 200 can be reduced.
  • FIG. 12 is a diagram illustrating an example of the conversion data DATA when the power supply voltage is high in the first embodiment.
  • start instruction signal RUN When the start instruction signal RUN is input at the timing t 0 , only the leftmost MSB of the conversion data DATA is reset to initial data “1”.
  • the comparator 220 compares the input voltage (SHOUT) and the reference voltage (DAOUT) again.
  • the next bit of the MSB is updated to, for example, “1” based on the comparison result.
  • the DA converter 260 adjusts the reference signal DAOUT based on the updated bit.
  • the conversion time measurement unit 150 measures the time from timing t 1 to t EOC and outputs it as the conversion time T CNV , and the power supply voltage generation unit 110 sets the power supply voltage VDD to a voltage corresponding to the conversion time T CNV. To control.
  • the conversion time measuring unit 150 finishes counting when the number of comparisons of the analog signal is the resolution N, that is, when the comparison counter value NSTEP is “0” (t EOC ), but is not limited to this configuration. . As illustrated in FIG. 13, the conversion time measurement unit 150 has a predetermined number of analog signal comparisons less than the resolution N (for example, 15), that is, when the comparison counter value NSTEP is “1” (t 30). ) May stop timing.
  • FIG. 14 is a timing chart illustrating an example of the operation of the electronic device 100 when the power supply voltage is low according to the first embodiment.
  • the lower the power supply voltage VDD the greater the variation in the operation time of the comparator 220 and the DA converter 260.
  • This variation in the timing t s of the sampling period T spl has elapsed from the timing t 0, it is assumed that the comparison of N times is not completed.
  • Conversion time measuring unit 150 in this case, terminates the counting at the timing t s, the comparison counter value NSTEP immediately before, calculates the conversion time T CNV using Equation 10.
  • the conversion time measurement unit 150 can estimate the conversion time T CNV from NSTEP even when the conversion is not completed within the sampling period. it can.
  • FIG. 15 is a diagram illustrating an example of the conversion data DATA when the power supply voltage is low in the first embodiment.
  • the conversion time T CNV when the power supply voltage is relatively low, variation in the conversion time T CNV becomes large, and AD conversion may not be completed within the sampling period t spl from timing t 0 .
  • the least significant bit (LSB: Least Significant Bit) of the conversion data DATA is not updated at the time (t s ) when the sampling period t spl elapses from the timing t 0 and remains the initial value.
  • Conversion time measuring unit 150 in this case, terminates the counting at the timing t s, the comparison counter value NSTEP immediately before, calculates the conversion time T CNV using Equation 10.
  • FIG. 16 is a flowchart illustrating an example of the operation of the electronic device 100 according to the first embodiment. This operation starts when AD conversion is instructed to the electronic device 100.
  • the electronic device 100 performs a quantization process for converting the analog signal AIN into the conversion data DATA (step S910). Further, electronic device 100 measures conversion time T CNV (step S901).
  • step S902 determines whether or not the sampling period has elapsed.
  • step S902 determines whether or not the sampling period has elapsed.
  • step S903 the electronic device 100 determines whether or not the voltage control period has elapsed.
  • step S904 the electronic device 100 calculates the voltage control amount ⁇ V from the statistical amount of the conversion time T CNV (step S904), and the power supply voltage VDD is calculated based on the voltage control amount ⁇ V. Control is performed (step S905).
  • step S903 When the voltage control cycle has not elapsed (step S903: No), or after step S905, the electronic device 100 repeats step S910 and subsequent steps.
  • FIG. 17 is a flowchart illustrating an example of the quantization process according to the first embodiment.
  • the analog-digital converter 200 samples and holds the analog signal AIN (step S911), and compares the input voltage with the reference voltage (step S912).
  • the analog-digital converter 200 decrements the comparison counter value NSTEP (step S913), and updates the register 250 with the comparison result (step S914).
  • the analog-to-digital converter 200 increases or decreases the reference voltage based on the comparison result (step S915), and determines whether N comparisons are completed (step S916). Under the condition that the sampling period has not elapsed (FIG. 16: Step S902: No), when N comparisons are not completed (Step S916: No), the analog-digital converter 200 repeats Step S912 and the subsequent steps. .
  • step S916 Yes
  • step S902 Yes
  • the analog-digital converter 200 ends the quantization process.
  • the electronic device 100 measures the time until the number of comparisons of analog signals reaches a certain number of times, and sets the power supply voltage to a voltage corresponding to the time.
  • the power supply voltage VDD can be reduced to a minimum value. Thereby, the power consumption of the analog-digital converter 200 can be reduced.
  • the power supply voltage generation unit 110 controls the power supply voltages of all circuits such as the comparator 220 and the DA converter 260 in the analog-digital converter 200.
  • a constant voltage power source that is separately generated can be used for a portion that contributes little to the change in conversion time.
  • the electronic device 100 according to the first modification is different from the first embodiment in that only the power supply voltage of some circuits in the analog-digital converter 200 is controlled.
  • FIG. 18 is a block diagram illustrating a configuration example of the analog-digital converter 200 according to the first modification of the first embodiment.
  • the analog-digital converter 200 according to the first modification is different from the first embodiment in that it further includes a voltage generator 240.
  • the voltage generator 240 generates the power supply voltage VDD ′ and supplies it to the DA converter 260 together with the ground voltage.
  • the power supply voltage generation unit 110 of the first modified example controls only the power supply voltage VDD to circuits other than the DA converter 260 in the analog-digital converter 200.
  • the voltage generator 240 is provided inside the analog-digital converter 200, but may be provided outside. Further, although the voltage generator 240 supplies power only to the DA converter 260, power may be supplied to a portion that contributes little to fluctuations in conversion time.
  • the power supply voltage VDD ′ of the DA converter becomes constant regardless of the VDD control, and the conversion gain of the analog-digital converter 200 resulting from the VDD control shown in Expression 4 is increased. Since fluctuation does not occur, conversion gain compensation shown in Equation 5 can be made unnecessary.
  • the power supply voltage generation unit 110 continuously supplies the power supply voltage VDD to the analog-digital converter 200.
  • the power supply voltage generation unit 110 may supply the power supply voltage VDD intermittently.
  • the power supply voltage generation unit of the second modification is different from that of the first embodiment in that the power supply voltage VDD is intermittently supplied.
  • FIG. 19 is a block diagram illustrating a configuration example of the electronic device 100 according to the second modification of the first embodiment.
  • the electronic device 100 of the second modified example is different from the first embodiment in that a power supply voltage generation unit 111 is provided instead of the power supply voltage generation unit 110.
  • analog-digital converter 200 of the second modification further supplies the comparison counter value NSTEP and the timing signal NRDY to the power supply voltage generation unit 111.
  • the ADC control unit 160 according to the second modification further supplies the start instruction signal RUN to the power supply voltage generation unit 111.
  • the power supply voltage generator 111 turns on the analog-digital converter 200 when the start instruction signal RUN rises. Then, the power supply voltage generator 111 shuts off the power supply of the analog-to-digital converter 200 when it detects that the number of comparisons reaches the maximum value N within the sampling period, that is, when the comparison counter value NSTEP has transitioned to “0”. To do. However, if the comparison counter value NSTEP is not “0” at the timing when the sampling period has elapsed, the power supply is continued.
  • FIG. 20 is a timing chart illustrating an example of the operation of the electronic device 100 according to the second modification of the first embodiment.
  • the power supply voltage generation unit 111 starts supplying the power supply voltage VDD to the analog-digital converter 200. Then, when it is detected that the comparison counter value NSTEP has transitioned to “0” at the timing t EOC , the power supply voltage generator 111 stops the supply of the power supply voltage VDD.
  • the power supply voltage generating section 111 from the timing t 0, the power supply in the period until it detects that NSTEP transitions to "0", the Since power supply is stopped outside the period, power consumption can be reduced.
  • the power supply voltage calculation unit 120 controls the power supply voltage VDD based on the average value of the conversion time T CNV .
  • the conversion data DATA includes an error that exceeds the allowable range, the conversion time T CNV measured at that time is likely to take an abnormally large value, and if this value is used, the power supply voltage VDD is The value may not be controlled properly.
  • the electronic device 100 according to the second embodiment differs from the first embodiment in that the influence of the abnormal value of the conversion time T CNV is reduced.
  • FIG. 21 is a block diagram illustrating a configuration example of the electronic device 100 according to the second embodiment.
  • the electronic device 100 according to the second embodiment is different from the first embodiment in that a power supply voltage calculation unit 130 is provided instead of the power supply voltage calculation unit 120 and a storage unit 141 is provided instead of the storage unit 140. .
  • the conversion data processing unit 170 further supplies the conversion data DATA to the storage unit 141.
  • the storage unit 141 stores the conversion time T CNV and the conversion data DATA at that time in association with each other.
  • the power supply voltage calculation unit 130 determines a weighting factor based on the conversion data DATA, and calculates a statistic (for example, a weighted average value) by weighting the conversion time T CNV with the weighting factor. Then, the power supply voltage calculation unit 130 calculates a voltage control amount ⁇ V corresponding to the statistic.
  • a weighting factor for example, a weighted average value
  • FIG. 22 is a block diagram illustrating a configuration example of the power supply voltage calculation unit 130 according to the second embodiment.
  • the power supply voltage calculation unit 130 includes a voltage setting unit 131, a weighted average calculation unit 132, and a weighting coefficient determination unit 133.
  • the weighting coefficient determination unit 133 determines a weighting coefficient based on the conversion data DATA. Each time the voltage control period elapses, the weight coefficient determination unit 133 reads out the conversion data DATA generated within the period from the storage unit 141. Then, the weighting factor determination unit 133 determines a weighting factor for each conversion data DATA.
  • the output of the comparator 220 becomes indefinite when the voltage (SHOUT) of the inverting input terminal (+) and the voltage (DAOUT) of the inverting input terminal ( ⁇ ) substantially coincide.
  • This phenomenon is called metastable.
  • the weighting factor determination unit 133 determines a small weighting factor for the conversion data DATA that may occur due to a malfunction caused by the metastable.
  • the weighted average calculation unit 132 calculates the weighted average of the conversion time T CNV . Each time the voltage control cycle elapses, the weighted average calculation unit 132 reads the conversion time T CNV measured in the cycle from the storage unit 141, and uses the weighting factor determined by the weighting factor determination unit 133 to calculate T CNV weighted average is calculated. The weighted average calculating unit 132 supplies the calculated weighted average TAVG to the voltage setting unit 131.
  • Voltage setting unit 131 is configured to set the power supply voltage setting value VDD The set from a weighted average T AVG calculates a voltage control amount [Delta] V. The voltage setting unit 131 calculates the voltage control amount ⁇ V using Equation 1 and Equation 2. The voltage setting unit 131 supplies data indicating the power supply voltage setting value VDD set obtained from the ⁇ V to the power supply voltage generation unit 110, and supplies data indicating the power supply voltage setting value VDDset and the initial voltage V sup0 to the power supply voltage generation unit 110 and The converted data processing unit 170 is supplied.
  • FIG. 23 is a diagram illustrating an example of data held in the storage unit 141 according to the second embodiment.
  • the storage unit 141 holds conversion data DATA in association with the conversion time T CNV .
  • the conversion data DATA 1 is generated when the conversion time T CNV1 is measured
  • the conversion data DATA 1 is held in association with the conversion time T CNV1 .
  • the conversion data DATA 2 is generated when the conversion time T CNV2 is measured
  • the conversion data DATA 2 is held in association with the conversion time T CNV2 .
  • FIG. 24 is a graph illustrating an example of a relationship between an analog signal and converted data in the second embodiment.
  • the vertical axis in the figure shows the value of the conversion data DATA
  • a horizontal axis shows an input voltage V in.
  • the input voltage V in is a value (for example, V in1 ) different from the reference voltage for comparing the upper bits
  • the input voltage V in is converted by the conversion data DATA (for example, DATA 1 ).
  • the input voltage V in is likely to occur is metastable if a reference to a voltage substantially coincides to a comparison of the upper bits.
  • the analog-digital converter 200 malfunctions and outputs specific values (E1, E2, etc.) depending on the circuit configuration.
  • a relatively small weighting coefficient is selected for the conversion time T CNV accompanied with the conversion data E1 and E2 suspected of malfunctioning, and weighted averaging is performed using these weighting coefficients.
  • the electronic device 100 reduces the weighting factor by reducing the weighting factor for the conversion data that may have occurred as a result of the malfunction due to the metastable. Since the calculation is performed, it is possible to reduce the influence of errors caused by the metastable.
  • the power supply voltage generation unit 110 controls the power supply voltage of one analog-digital converter 200, but can also control the power supply voltages of a plurality of analog-digital converters 200. .
  • the power supply voltage generation unit 110 of the third embodiment is different from the first embodiment in that the power supply voltages of the plurality of analog-digital converters 200 are controlled.
  • FIG. 25 is a block diagram illustrating a configuration example of the electronic device 100 according to the third embodiment.
  • the electronic apparatus 100 according to the third embodiment includes an analog / digital conversion unit 205 including M (M is an integer of 2 or more) analog / digital converters 200 instead of one analog / digital converter 200. However, this is different from the first embodiment.
  • the ADC control unit 160 supplies a start instruction signal to the M analog-digital converters 200 to start AD conversion.
  • the ADC control unit 160 may cause the M analog-digital converters 200 to start AD conversion at the same time, or may start AD conversion at different timings.
  • Each of the M analog-digital converters 200 supplies conversion data to the conversion data processing unit 170 and supplies frequency information (comparison counter value and timing signal) to the conversion time measurement unit 150.
  • the conversion time measurement unit 150 calculates M conversion times from the M comparison counter values.
  • the conversion time measuring unit 150 causes the storage unit 140 to hold the statistics (average value or maximum value) ST of these M conversion times.
  • the power supply voltage generation unit 110 of the third embodiment calculates each statistic (T AVG ) of the statistic ST calculated within the power supply voltage period, and uses the same method as in the first embodiment to generate the voltage. A control amount is calculated.
  • the power supply voltage generator 110 according to the third embodiment controls the power supply voltages of the M analog-digital converters 200 at once.
  • the power supply voltage generation unit 110 collectively controls the power supply voltages of the M analog-digital converters 200.
  • the power supply voltage may be individually controlled for each analog-digital converter 200.
  • the conversion time measurement unit 150 does not calculate the statistics of M conversion times, but holds each time in the storage unit 140 for each analog-to-digital converter 200, and the power supply voltage calculation unit 120 The voltage control amount is calculated individually for each digital converter 200.
  • the power supply voltage generation unit 110 can collectively control the power supply voltages of the M analog-to-digital converters 200. desirable.
  • the power supply voltage generation unit 110 controls the power supply voltages of the plurality of analog-digital converters 200 to values according to the conversion time.
  • the power consumption of the converter 200 can be reduced.
  • the circuits such as the ADC control unit 160 and the analog-digital converter are provided on the same semiconductor chip. However, these circuits are provided in a distributed manner on a plurality of semiconductor chips. May be.
  • the electronic device 100 according to the fourth embodiment is different from the first embodiment in that a circuit is provided in a distributed manner on a plurality of semiconductor chips.
  • FIG. 26 is a block diagram illustrating a configuration example of the electronic device 100 according to the fourth embodiment.
  • the electronic device 100 includes an AD conversion chip 101 and a control chip 102.
  • the AD conversion chip 101 is provided with a power supply voltage generator 110 and an analog / digital converter 200.
  • the control chip 102 includes a power supply voltage calculation unit 120, a storage unit 140, a conversion time measurement unit 150, an ADC control unit 160, and a conversion data processing unit 170.
  • the AD conversion chip 101 and the control chip 102 are stored in the same housing.
  • the power consumption can be reduced in the electronic device 100 including the plurality of semiconductor chips.
  • the AD conversion chip 101 and the control chip 102 are stored in the same housing, but they may be stored in different housings.
  • the electronic circuit system of the fifth embodiment is different from the fourth embodiment in that each of the AD conversion chip 101 and the control chip 102 is stored in different cases.
  • FIG. 27 is a block diagram illustrating a configuration example of an electronic circuit system according to the fifth embodiment.
  • This electronic circuit system includes an ADC storage housing 103 and a control unit storage housing 104.
  • the ADC storage housing 103 stores the AD conversion chip 101
  • the control unit storage housing 104 stores the control chip 102.
  • the ADC storage housing 103 and the control unit storage housing 104 are connected by signal lines 127, 168, 206 and 207.
  • the power supply voltage calculation unit 120 transmits data indicating the power supply voltage set value VDD set to the power supply voltage generation unit 110 via the signal line 127, and the analog-digital converter 200 transmits the frequency information (NSTEP etc.) via the signal line 206. ) To the conversion time measurement unit 150. Further, the ADC control unit 160 transmits a start instruction signal RUN to the analog-digital converter 200 via the signal line 168, and the analog-digital converter 200 transmits the conversion data DATA to the conversion data processing unit 170 via the signal line 207. Send.
  • a power supply circuit for supplying a voltage (V PS ) to the power supply voltage generation unit 110 is omitted in FIG.
  • This power supply circuit may be provided in the ADC storage housing 103 or in the control unit storage housing 104.
  • each of the AD conversion chip 101 and the control chip 102 is stored in different housings, power consumption is reduced in an electronic circuit system including a plurality of housings. be able to.
  • the analog-to-digital converter 200 AD-converts the analog signal generated outside the ADC storage housing 103.
  • the analog signal generated inside the ADC storage housing 103 is converted into analog data.
  • a / D conversion is also possible.
  • the power supply voltage generation unit 110 of the sixth embodiment is different from the fifth embodiment in that the analog-to-digital converter 200 performs AD conversion on an analog signal generated inside the ADC housing 103.
  • FIG. 28 is a block diagram illustrating a configuration example of an electronic circuit system according to the sixth embodiment.
  • the ADC storage housing 103 according to the sixth embodiment includes a sensor array 305 and an AD conversion chip 101.
  • the sensor array 305 includes M sensors 300.
  • the AD conversion chip 101 includes M analog-digital converters 200. These M analog-digital converters 200 are connected to the sensor 300 on a one-to-one basis.
  • the electronic circuit system includes M sets of the sensor 300 and the analog-digital converter 200, but may have a configuration including only one set.
  • the sensor 300 measures a predetermined physical quantity such as temperature, light quantity, or volume.
  • the sensor 300 transmits an analog signal indicating a measured value to the corresponding analog-to-digital converter 200.
  • ADC storage housing 103 and the control unit storage housing 104 are connected by signal lines 117, 118, 168, 206 and 207.
  • FIG. 29 is a block diagram illustrating a configuration example of the control unit storage housing 104 according to the sixth embodiment.
  • the control unit housing 104 is provided with a control chip 102.
  • the control chip 102 according to the sixth embodiment is different from the first embodiment in that it further includes a power supply voltage generation unit 110.
  • the power supply voltage generator 110 supplies a power supply voltage to the sensor array 305 via the signal line 117 and supplies a power supply voltage to the AD conversion chip 101 via the signal line 118.
  • the power supply voltage generation unit 110 is provided in the control unit housing 104, but may be provided in the ADC housing 103 as in the fifth embodiment.
  • the voltage control unit 110 controls the power supply voltage of the ADC storage housing 103 in which the sensor 300 is incorporated, the power consumption in the housing in which the sensor 300 is incorporated. Can be reduced.
  • signals such as comparison counter values and conversion data are transmitted in parallel between the ADC storage housing 103 and the control unit storage housing 104.
  • the number of signal lines may increase as the amount of data of these signals increases.
  • the electronic circuit system according to the seventh embodiment is different from the sixth embodiment in that the number of signal lines between the housings is reduced.
  • FIG. 30 is a block diagram illustrating a configuration example of an electronic circuit system according to the seventh embodiment.
  • the electronic circuit system according to the seventh embodiment is different from the first embodiment in that the transmission interface 310 is further stored in the ADC storage housing 103.
  • the transmission interface 310 has a function of converting a parallel signal into a serial signal and a function of converting a serial signal into a parallel signal.
  • the transmission interface 310 receives parallel signals such as conversion data DATA and comparison counter value NSTEP from the AD conversion chip 101 and converts the parallel signals into serial signals. Then, the transmission interface 310 transmits the serial signal to the control unit storage housing 104 via the signal line 319. Further, the transmission interface 310 receives the start instruction signal RUN from the control unit storage housing 104 via the signal line 319 and supplies it to the AD conversion chip 101.
  • ADC storage housing 103 and the control unit storage housing 104 are connected by signal lines 116, 117, 118 and 319.
  • FIG. 31 is a block diagram illustrating a configuration example of the control unit storage housing 104 according to the seventh embodiment.
  • the control unit storage housing 104 according to the seventh embodiment includes a transmission interface 180 and a control chip 102.
  • the transmission interface 180 has a function of converting a parallel signal into a serial signal and a function of converting a serial signal into a parallel signal.
  • the transmission interface 180 receives a serial signal from the ADC storage housing 103 via the signal line 319 and converts the serial signal into a parallel signal such as conversion data DATA or a comparison counter value NSTEP.
  • the transmission interface 180 supplies conversion data DATA and the like to the control chip 102.
  • the transmission interface 180 receives the start instruction signal RUN from the control chip 102 and transmits the signal to the ADC storage housing 103 via the signal line 319.
  • the power supply voltage generation unit 110 supplies a power supply voltage to the transmission interface 310, the sensor array 305, and the AD conversion chip 101 via the signal lines 116, 117, and 118.
  • the power supply voltage generation unit 110 is provided in the control unit housing 104, but may be provided in the ADC housing 103 as in the fifth embodiment.
  • the transmission interface 180 may convert a parallel control signal indicating the voltage control amount into a serial signal and transmit the serial signal to the ADC storage housing 103.
  • the transmission interface 310 converts the parallel signal into a serial signal and transmits the serial signal to the control unit housing 104, the parallel signal is transmitted and received between the housings.
  • the number of signal lines can be reduced as compared with the case.
  • the ADC storage case 103 and the control unit storage case 104 transmit and receive power and data via wires, but they may be transmitted without contact.
  • the electronic circuit system of the eighth embodiment is different from the seventh embodiment in that power and data are transmitted and received in a non-contact manner between the casings.
  • FIG. 32 is a block diagram illustrating a configuration example of an electronic circuit system according to the eighth embodiment.
  • the ADC storage housing 103 of the eighth embodiment is different from the seventh embodiment in that a contactless transmission interface 320 is provided instead of the transmission interface 310.
  • the AD conversion chip 101 according to the eighth embodiment includes a power supply voltage generation unit 110 and an analog / digital conversion unit 205.
  • the analog-digital conversion unit 205 is provided with M analog-digital converters 200.
  • the contactless transmission interface 320 transmits power and data in a contactless manner.
  • the non-contact transmission interface 320 receives an AC signal in which a control signal and a start instruction signal RUN are superimposed on a carrier wave from the control unit housing 104 in a non-contact manner. Then, the non-contact transmission interface 320 extracts the control signal and the start instruction signal RUN from the AC signal by demodulation, and supplies the control signal and the start instruction signal RUN to the AD conversion chip 101 together with the voltage V sup0 corresponding to the received power.
  • the non-contact transmission interface 320 extracts a carrier wave from the received AC signal and generates an AC signal based on the carrier wave. Then, the non-contact transmission interface 320 superimposes the comparison counter value NSTEP, the timing signal NRDY, and the conversion data DATA from the AD conversion chip 101 on the generated AC signal and transmits them to the control unit housing 104 in a non-contact manner.
  • Various methods such as an electromagnetic induction method, an electromagnetic resonance method, and an electric field coupling method can be used as a method for transmitting power and data in a non-contact manner in the non-contact transmission interface 320.
  • various standards such as Qi (registered trademark) standard, PMA (Power Matters Alliance) standard, A4WP standard, NFC (Near Field Communication) standard, and the like can be used.
  • FIG. 33 is a block diagram illustrating a configuration example of the control unit storage housing 104 according to the eighth embodiment.
  • the control unit storage housing 104 of the eighth embodiment is different from the seventh embodiment in that the power supply voltage generation unit 110 is not provided and a contactless transmission interface 190 is provided instead of the transmission interface 180.
  • the contactless transmission interface 190 transmits power and data in a contactless manner.
  • the non-contact transmission interface 190 transmits an AC signal superimposed with data (VDD set ) to the ADC storage housing 103 in a non-contact manner, and receives an AC signal from the ADC storage housing 103 in a non-contact manner for comparison.
  • the counter value NSTEP etc. is taken out.
  • the contactless transmission interface 320 since the contactless transmission interface 320 receives power and data from the control unit storage housing 104 in a contactless manner, a signal line is wired between the housings. The power and data can be transmitted without going through the signal line.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures.
  • an analog-digital converter that compares the analog signal with the reference signal and outputs the number-of-times information indicating the number of comparisons;
  • a system comprising: a power supply voltage generation unit that generates a power supply voltage based on the frequency information and supplies the power supply voltage to the analog-digital converter.
  • the power supply voltage generator generates the power supply voltage according to the measured conversion time
  • the analog-digital converter is A comparator that compares the analog signal with the reference signal to generate the comparison result;
  • a digital signal holding unit that holds the comparison result and outputs a signal indicating the hold value as a digital signal each time the comparison result is generated;
  • a reference signal supply unit that changes the value of the reference signal based on the digital signal and supplies the reference signal to the comparator;
  • the system according to (1) further including a frequency information output unit that outputs the frequency information.
  • the number information output unit outputs the number information over a period from when the analog signal is sampled until a predetermined sampling period elapses,
  • the conversion time measurement unit obtains the conversion time from the comparison number in the sampling period and the predetermined sampling period when the sampling period elapses before the comparison number reaches the predetermined number.
  • the system described The system described.
  • the power supply voltage generation unit generates the power supply voltage that is higher as the conversion time is longer.
  • It further includes a power supply voltage calculation unit that calculates a difference between the conversion time and a predetermined target time and calculates a set value of the power supply voltage from the difference.
  • (6) further comprising a conversion time holding unit for holding each of the conversion times measured within a predetermined voltage control period;
  • the power supply voltage calculation unit calculates each statistic of the held conversion time every time the predetermined voltage control period elapses, and obtains a difference between the statistic and the predetermined target time (5 ) System described.
  • the conversion time holding unit further holds the digital signal in association with each of the conversion times,
  • the power supply voltage calculation unit determines a weighting coefficient smaller than the digital signal other than the specific value for the digital signal having a specific value, and performs a weighting operation of the conversion time using the weighting coefficient.
  • the analog-digital conversion chip is provided in an analog-digital converter housing, The system according to (11), wherein the control chip is provided in a control unit housing. (13) a sensor that generates the analog signal; A sample hold circuit for sampling and holding the generated analog signal; and The sample hold circuit is provided in the analog-digital conversion chip, The analog-digital conversion chip is connected to the sensor, The system according to (12), wherein the sensor is provided in the analog-digital converter housing. (14) The system according to (12) or (13), further including a transmission interface that converts the digital signal into a serial signal and transmits the serial signal to the control unit housing.
  • Non-contact performing a process of transmitting the digital signal to the control unit housing without contact and a process of receiving a control signal indicating the control amount of the power supply voltage from the control unit housing without contact.
  • the contactless transmission interface receives an AC signal of power corresponding to the power consumption of the analog-digital converter storage housing from the control unit storage housing in a contactless manner and supplies the AC signal to the comparator ( 15) The system described.
  • the contactless transmission interface receives the AC signal in which the control signal is superimposed on a carrier wave in a contactless manner from the control unit housing, and adds the digital signal to the new AC signal generated based on the carrier wave.
  • the power supply voltage generation unit supplies the power supply voltage over a supply period from when the sampling of the analog signal is instructed until the number of comparisons reaches a predetermined number, and in a period other than the supply period Stop supplying the power supply voltage;
  • a comparator that compares the analog signal with the reference signal to generate a comparison result
  • a digital signal holding unit that holds the comparison result and outputs a digital signal composed of the comparison result each time the comparison result is generated
  • a reference signal supply unit that changes the value of the reference signal based on the digital signal and supplies the reference signal to the comparator
  • An analog-digital converter comprising a number information output unit that outputs number information indicating the number of comparisons of the analog signals as a comparison number.
  • a system control method comprising: a power supply voltage generation procedure for generating a power supply voltage based on the frequency information and supplying the power supply voltage to the analog-digital converter.

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Abstract

逐次比較型のアナログデジタル変換器の消費電力を低減する。　システムは、アナログデジタル変換器と、電源電圧発生部を具備する。このアナログデジタル変換器と、電源電圧発生部を具備するシステムにおいて、アナログデジタル変換器は、アナログ信号と参照信号とを比較して当該比較回数を示す回数情報を出力する。また、システムにおいて、電源電圧発生部は、アナログデジタル変換器により出力された回数情報に基づいて電源電圧を生成してアナログデジタル変換器に供給する。

Description

システム、アナログデジタル変換器、および、システムの制御方法
　本技術は、システム、アナログデジタル変換器、および、システムの制御方法に関する。詳しくは、アナログ信号を参照信号と逐次比較してデジタル信号に変換するシステム、アナログデジタル変換器、および、システムの制御方法に関する。
　従来より、カメラ、音響機器や計測装置などの各種の電子機器において、アナログ信号をデジタル信号に変換する目的でアナログデジタル変換器（ＡＤＣ：Analog to Digital Converter）が設けられている。このＡＤＣには様々な種類のものがあるが、特に消費電力や回路規模が小さいことから、逐次比較型ＡＤＣが広く用いられている。
　上述の逐次比較型ＡＤＣには、コンパレータ、論理回路およびＤＡＣ（Digital to Analog Converter）などが設けられる（例えば、非特許文献１参照。）。この逐次比較型ＡＤＣにおいてコンパレータは、変換対象の入力電圧ＶｉｎとＤＡＣからの参照電圧ＶＤＡＣとを比較するする。論理回路は、その比較結果に基づいてＤＡＣを制御して、参照電圧ＶＤＡＣを昇圧または降圧させる。この比較器による比較とＤＡＣによる参照電圧の調整とは、ＡＤＣの分解能と同じ回数に亘って交互に実行される。
Shuo-Wei Michael Chen et al., A 6-bit 600-MS/s 5.3-mW Asynchronous ADC in 0.13-μm CMOS, IEEE JOURNAL OF SOLID STATE CIRCUITS, VOL.41.NO.12, DECEMBER 2006.
　しかしながら、上述の逐次比較型ＡＤＣでは、電源電圧を低くするほど、逐次比較型ＡＤＣ内の回路の動作速度のばらつきが大きくなる。このばらつきを考慮して、逐次比較型ＡＤＣの電源電圧について一定のマージンを確保しなければならず、誤動作の生じない必要最小限の値に消費電力を低下させることが困難になるという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、逐次比較型のアナログデジタル変換器の消費電力を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、アナログ信号と参照信号とを比較して当該比較回数を示す回数情報を出力するアナログデジタル変換器と、上記回数情報に基づいて電源電圧を生成して上記アナログデジタル変換器に供給する電源電圧発生部とを具備するシステム、および、その制御方法である。これにより、回数情報に基づいて生成された電源電圧がアナログデジタル変換器に供給されるという作用をもたらす。
　また、この第１の側面において、上記アナログ信号がサンプリングされたときから上記回数情報の示す上記比較回数が一定回数に達するまでの変換時間を測定する変換時間測定部をさらに具備し、上記電源電圧発生部は、上記測定された変換時間に応じた上記電源電圧を生成し、上記アナログデジタル変換器は、上記アナログ信号と上記参照信号とを比較して上記比較結果を生成する比較器と、上記比較結果が生成されるたびに当該比較結果を保持して当該保持値を示す信号をデジタル信号として出力するデジタル信号保持部と、上記デジタル信号に基づいて上記参照信号の値を変更して上記比較器に供給する参照信号供給部と、上記回数情報を出力する回数情報出力部とを備えてもよい。これにより、測定された変換時間に応じた電源電圧が生成されるという作用をもたらす。
　また、この第１の側面において、上記回数情報出力部は、上記アナログ信号がサンプリングされたときから所定のサンプリング周期が経過するまでの期間に亘って上記回数情報を出力し、上記変換時間測定部は、上記比較回数が上記一定回数に達する前に上記サンプリング周期が経過した場合には上記サンプリング周期内の上記比較回数と上記所定のサンプリング周期とから上記変換時間を求めてもよい。これにより、比較回数が一定回数に達する前にサンプリング周期が経過した場合に比較回数とサンプリング周期とから変換時間が求められるという作用をもたらす。
　また、この第１の側面において、上記電源電圧発生部は、上記変換時間が長いほど高い上記電源電圧を生成してもよい。これにより、変換時間が長いほど高い電圧に電源電圧が生成されるという作用をもたらす。
　また、この第１の側面において、上記変換時間と所定の目標時間との差分を求めて当該差分から上記電源電圧の設定値を算出する電源電圧算出部をさらに具備し、上記電源電圧発生部は、上記設定値に従って上記電源電圧を生成してもよい。これにより、変換時間と目標時間との差分から電源電圧の設定値が算出されるという作用をもたらす。
　また、この第１の側面において、所定の電圧制御周期内において測定された上記変換時間のそれぞれを保持する変換時間保持部をさらに具備し、上記電源電圧算出部は、上記保持された変換時間のそれぞれの統計量を上記所定の電圧制御周期が経過するたびに算出して当該統計量と上記所定の目標時間との差分を求めてもよい。
　また、この第１の側面において、上記変換時間保持部は、上記変換時間のそれぞれに対応付けて上記デジタル信号をさらに保持し、上記電源電圧算出部は、特定の値の上記デジタル信号に対して上記特定の値以外のデジタル信号より小さい重み係数を決定して当該重み係数により上記変換時間の重み付け演算を行ってもよい。これにより、電源電圧が、重み付け演算された変換時間に応じた電圧に制御されるという作用をもたらす。
　また、この第１の側面において、上記電源電圧発生部は、上記参照信号供給部以外に電源電圧を供給してもよい。これにより、参照信号供給部以外に電源電圧が供給されるという作用をもたらす。
　また、この第１の側面において、上記電源電圧の値に基づいて上記変換データを補正する変換データ処理部をさらに具備してもよい。これにより、電源電圧の値に基づいて変換データが補正されるという作用をもたらす。
　また、この第１の側面において、上記電源電圧発生部は、複数の上記アナログデジタル変換器のそれぞれの電源電圧を生成してもよい。これにより、複数のアナログデジタル変換器のそれぞれの電源電圧が生成されるという作用をもたらす。
　また、この第１の側面において、上記比較器、上記デジタル信号保持部、上記参照信号供給部および上記回数情報出力部は、アナログデジタル変換チップに設けられ、上記変換時間測定部は、制御チップに設けられてもよい。これにより、アナログデジタル変換チップに設けられた比較器の電源電圧が、変換時間に応じた電圧に制御されるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換チップは、アナログデジタル変換器格納筐体に設けられ、上記制御チップは、制御部格納筐体に設けられてもよい。これにより、アナログデジタル変換器格納筐体に設けられた比較器の電源電圧が、変換時間に応じた電圧に制御されるという作用をもたらす。
　また、この第１の側面において、上記アナログ信号を生成するセンサと、上記生成されたアナログ信号をサンプリングして保持するサンプルホールド回路とをさらに具備し、上記サンプルホールド回路は、上記アナログデジタル変換チップに設けられ、上記アナログデジタル変換チップは、上記センサに接続され、上記センサは、上記アナログデジタル変換器格納筐体に設けられてもよい。これにより、センサにより生成されたアナログ信号がサンプリングされるという作用をもたらす。
　また、この第１の側面において、上記デジタル信号をシリアル信号に変換して上記制御部格納筐体に送信する伝送インターフェースをさらに具備してもよい。これにより、デジタル信号がシリアル信号に変換して伝送されるという作用をもたらす。
　また、この第１の側面において、上記デジタル信号を上記制御部格納筐体に非接触で送信する処理と上記電源電圧の制御量を示す制御信号を上記制御部格納筐体から非接触で受信する処理とを行う非接触伝送インターフェースをさらに具備してもよい。これにより、デジタル信号および制御信号が非接触で送受信されるという作用をもたらす。
　また、この第１の側面において、上記非接触伝送インターフェースは、上記制御部格納筐体から上記アナログデジタル変換器格納筐体の消費電力に応じた電力の交流信号を非接触で受電して上記比較器に供給してもよい。これにより、電力が非接触で受電されるという作用をもたらす。
　また、この第１の側面において、上記非接触伝送インターフェースは、上記制御信号が搬送波に重畳された上記交流信号を非接触で上記制御部格納筐体から受信し、上記搬送波に基づいて生成した新たな交流信号に上記デジタル信号を重畳して上記制御部格納筐体に送信してもよい。これにより、制御信号またはデジタル信号が重畳された交流信号が送受信されるという作用をもたらす。
　また、この第１の側面において、上記電源電圧発生部は、上記アナログ信号のサンプリングが指示されたときから上記比較回数が所定回数に達するまでの供給期間に亘って上記電源電圧を供給し、上記供給期間以外の期間において上記電源電圧の供給を停止し、上記一定回数は上記所定回数を超えなくてもよい。これにより、供給期間内に電源電圧が供給され、供給期間外の期間において電源電圧の供給が停止するという作用をもたらす。
　また、本技術の第２の側面は、アナログ信号と参照信号とを比較して比較結果を生成する比較器と、上記比較結果が生成されるたびに当該比較結果を保持して上記比較結果からなるデジタル信号を出力するデジタル信号保持部と、上記デジタル信号に基づいて上記参照信号の値を変更して上記比較器に供給する参照信号供給部と、上記アナログ信号が比較された回数を比較回数として示す回数情報を出力する回数情報出力部とを具備するアナログデジタル変換器である。これにより、アナログ信号が比較された回数を比較回数として示す回数情報がデジタル信号とともに出力されるという作用をもたらす。
　本技術によれば、逐次比較型のアナログデジタル変換器の消費電力を低減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
第１の実施の形態における電子機器の一構成例を示すブロック図である。 第１の実施の形態におけるアナログデジタル変換器の一構成例を示すブロック図である。 第１の実施の形態における、ＥＯＣを外部出力するアナログデジタル変換器の一構成例を示すブロック図である。 第１の実施の形態における比較器の一構成例を示す回路図である。 第１の実施の形態における比較器の動作の一例を示す図である。 第１の実施の形態におけるレジスタの動作の一例を示す図である。 第１の実施の形態における変換時間測定部の動作の一例を示す図である。 第１の実施の形態におけるアナログデジタル変換器の動作の一例を示すタイミングチャートである。 第１の実施の形態における時間の経過に伴う参照電圧の調整過程の一例を示すグラフである。 第１の実施の形態におけるアナログデジタル変換器の動作の詳細を示すタイミングチャートである。 第１の実施の形態における電源電圧が高いときの電子機器の動作の一例を示すタイミングチャートである。 第１の実施の形態における電源電圧が高いときの変換データの一例を示す図である。 第１の実施の形態における計時終了タイミングを変更したときの電子機器の動作の一例を示すタイミングチャートである。 第１の実施の形態における電源電圧が低いときの電子機器の動作の一例を示すタイミングチャートである。 第１の実施の形態における電源電圧が低いときの変換データの一例を示す図である。 第１の実施の形態における電子機器の動作の一例を示すフローチャートである。 第１の実施の形態における量子化処理の一例を示すフローチャートである。 第１の実施の形態の第１の変形例におけるアナログデジタル変換器の一構成例を示すブロック図である。 第１の実施の形態の第２の変形例における電子機器の一構成例を示すブロック図である。 第１の実施の形態の第２の変形例における電子機器の動作の一例を示すフローチャートである。 第２の実施の形態における電子機器の一構成例を示すブロック図である。 第２の実施の形態における電源電圧算出部の一構成例を示すブロック図である。 第２の実施の形態における記憶部に保持されるデータの一例を示す図である。 第２の実施の形態におけるアナログ信号と変換データとの間の関係の一例を示すグラフである。 第３の実施の形態における電子機器の一構成例を示すブロック図である。 第４の実施の形態における電子機器の一構成例を示すブロック図である。 第５の実施の形態における電子回路システムの一構成例を示すブロック図である。 第６の実施の形態における電子回路システムの一構成例を示すブロック図である。 第６の実施の形態における制御部格納筐体の一構成例を示すブロック図である。 第７の実施の形態における電子回路システムの一構成例を示すブロック図である。 第７の実施の形態における制御部格納筐体の一構成例を示すブロック図である。 第８の実施の形態における電子回路システムの一構成例を示すブロック図である。 第８の実施の形態における制御部格納筐体の一構成例を示すブロック図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（変換時間に応じた電圧に制御する例）
　２．第２の実施の形態（重み付け演算した変換時間に応じた電圧に制御する例）
　３．第３の実施の形態（複数のＡＤＣの電源電圧を変換時間に応じて制御する例）
　４．第４の実施の形態（複数のチップからなる電子機器において変換時間に応じた電圧に制御する例）
　５．第５の実施の形態（複数の筐体からなる電子回路システムにおいて変換時間に応じた電圧に制御する例）
　６．第６の実施の形態（センサを内蔵した筐体の電源電圧を変換時間に応じた電圧に制御する例）
　７．第７の実施の形態（シリアル信号を送受信し、変換時間に応じた電圧に制御する例）
　８．第８の実施の形態（電力およびデータを非接触で伝送し、変換時間に応じた電圧に制御する例）
　＜１．第１の実施の形態＞
　［電子機器の構成例］
　図１は、第１の実施の形態における電子機器１００の一構成例を示すブロック図である。この電子機器１００は、電源電圧発生部１１０、電源電圧算出部１２０、記憶部１４０、変換時間測定部１５０、ＡＤＣ制御部１６０、変換データ処理部１７０およびアナログデジタル変換器２００を備える。これらの回路は、例えば、同一の半導体チップに搭載される。
　アナログデジタル変換器２００は、入力されたアナログ信号ＡＩＮをデジタルの変換データＤＡＴＡにＡＤ（Analog to Digital）変換するものである。このアナログデジタル変換器２００は、ＡＤＣ制御部１６０から開始指示信号ＲＵＮが供給されるたびに、アナログ信号ＡＩＮをサンプリングして変換データＤＡＴＡにＡＤ変換する。このＡＤ変換において、アナログデジタル変換器２００は、サンプリングしたアナログ信号ＡＩＮと、内部で生成した参照信号とをＮ回（Ｎは整数）比較し、比較するたびに１ビットの比較結果を生成する。そして、アナログデジタル変換器２００は、それらの比較結果からなるＮビットのデータを変換データＤＡＴＡとして生成し、変換データ処理部１７０に信号線２０９を介して供給する。ここで、Ｎは、ＡＤ変換の分解能と呼ばれるものであり、ＡＤ変換されたデジタル信号のビット数を示す。
　また、アナログデジタル変換器２００は、アナログ信号ＡＩＮと参照信号とが比較されるたびに計数値を計数する。アナログデジタル変換器２００は、その計数値を示す比較カウンタ値ＮＳＴＥＰと、そのＮＳＴＥＰを取り込むためのタイミング信号ＮＲＤＹとを生成する。アナログデジタル変換器２００は、これらを含む回数情報を変換時間測定部１５０に信号線２０８を介して供給する。
　ＡＤＣ制御部１６０は、アナログデジタル変換器２００を制御するものである。このＡＤＣ制御部１６０は、ユーザや外部の機器によりＡＤ変換が指示されると、所定のサンプリング周期Ｔｓｐｌが経過するたびに開始指示信号ＲＵＮを生成してアナログデジタル変換器２００と変換時間測定部１５０とに信号線１６９を介して供給する。
　変換時間測定部１５０は、アナログ信号ＡＩＮがサンプリングされたときから、アナログ信号と参照信号との比較回数が一定の設定回数Ｓに達するまでの時間を変換時間ＴＣＮＶとして測定するものである。この変換時間測定部１５０は、比較カウンタ値ＮＳＴＥＰをタイミング信号ＮＲＤＹに同期して取り込む。そして、変換時間測定部１５０は、比較カウンタ値ＮＳＴＥＰが設定回数Ｓに対応する値になるまでの時間を変換時間ＴＣＮＶとして測定し、その変換時間ＴＣＮＶを信号線１５９を介して記憶部１４０に供給する。ここで、設定回数Ｓには、アナログデジタル変換器２００の分解能（Ｎ）以下の値が設定される。例えば、分解能Ｎが１６ビットである場合、Ｓに１６が設定される。また、変換時間ＴＣＮＶの単位は、例えば、マイクロ秒（μｓ）である。
　なお、アナログデジタル変換器２００は、計数値（ＮＳＴＥＰ）およびタイミング信号（ＮＲＤＹ）の両方を含む回数情報を出力しているが、一方のみを含む回数情報を出力する構成としてもよい。タイミング信号ＮＲＤＹのみを出力する場合には、変換時間測定部１５０が、そのタイミング信号ＮＲＤＹの出力回数を計数して比較回数を取得し、その回数が設定回数Ｓになるまでの時間を測定すればよい。
　記憶部１４０は、一定数の変換時間ＴＣＮＶを保持するものである。なお、記憶部１４０は、特許請求の範囲に記載の変換時間保持部の一例である。
　電源電圧算出部１２０は、変換時間ＴＣＮＶから電圧制御量ΔＶを算出するものである。この電源電圧算出部１２０は、所定の電圧制御周期が経過するたびに記憶部１４０から、その周期内で測定された変換時間ＴＣＮＶを全てまたは間引いて読み出し、それらの統計量ＴＳＴＡＴ（例えば、移動平均値）を算出する。ここで、電圧制御周期は、アナログデジタル変換器２００の電源電圧を制御する周期であり、例えば、サンプリング周期以上の値に設定される。
　そして、電源電圧算出部１２０は、その統計量（ＴＳＴＡＴ）と所定の目標時間ＴＴＡＧとから、次の式により電圧制御量ΔＶを算出する。ここで、目標時間ＴＴＡＧは、サンプリング周期Ｔｓｐｌ以下の値であり、その単位は、例えば、マイクロ秒（μｓ）である。
　　ΔＴ＝ＴＳＴＡＴ―ＴＴＡＧ　　　　　　　　　　　　　　　　・・・式１
　　ΔＶ＝ｆ（ΔＴ）　　　　　　　　　　　　　　　　　　　・・・式２
上式において、ｆ（）はΔＴに対する積分要素と比例要素を持つ関数である。なお目標とする制御特性に応じて微分要素やむだ時間要素や非線形要素を加えて設計することも可能である。また、ｆ（）は入力値（ΔＴ）に対し負の相関で値を返す関数であり、ΔＴが正、即ち変換時間の統計量ＴＳＴＡＴが目標時間ＴＴＡＧより大きい場合にはΔＶが更新前より小さい値になるように設定される。一例として、ΔＴに対する積分要素出力が０の場合、ΔＴが＋０．１マイクロ秒であれば、ΔＶに－０．１ボルトが設定され、ΔＴが－０．１マイクロ秒であれば、ΔＶに＋０．１ボルトが設定される。電圧制御量ΔＶはシステムに設定されている初期電圧Ｖｓｕｐ０に加算され、次の式に示す電源電圧設定値ＶＤＤｓｅｔを生成する。
　　ＶＤＤｓｅｔ＝Ｖｓｕｐ０＋ΔＶ　　　　　　　　　　　　　　・・・式３
電源電圧算出部１２０は電源電圧設定値ＶＤＤｓｅｔを示すデータを電源電圧発生部１１０に信号線１２９を介して供給する。
　また、電源電圧算出部１２０は、算出した電源電圧設定値ＶＤＤｓｅｔと電源電圧の初期電圧Ｖｓｕｐ０とを示すデータを変換データ処理部１７０に信号線１２８を介して供給する。ＶＤＤｓｅｔおよびＶｓｕｐ０の単位は、例えばボルト（Ｖ）である。
　電源電圧発生部１１０は、アナログデジタル変換器２００の電源電圧ＶＤＤを電源電圧設定値ＶＤＤｓｅｔにしたがって生成して供給する。
　電源電圧発生部１１０に供給する大元の電源Ｖｐｓは、商用電源を整流して得た直流であってもよいし、二次電池や一次電池であってもよい。
　式１乃至式３により、変換時間ＴＣＮＶの平均値ＴＡＶＧが長いほど、高い電圧に電源電圧ＶＤＤが制御される。この制御により、変換時間ＴＣＮＶがサンプリング周期Ｔｓｐｌ以下の値（ＴＴＡＧ）になるとき、すなわちサンプリング周期内に量子化が完了するときの電圧に電源電圧ＶＤＤが調整される。したがって、電源電圧発生部１１０は、サンプリング周期Ｔｓｐｌ内に量子化が完了する最小限の電圧に電源電圧ＶＤＤを低下させることができる。これにより、アナログデジタル変換器２００の消費電力を必要最小限に低下させることができる。
　変換データ処理部１７０は、変換データＤＡＴＡに対して、符号化処理や、誤差の補正処理などの所定の処理を行うものである。
　アナログデジタル変換器２００の電源電圧ＶＤＤが変動すると、一般にアナログデジタル変換器２００の変換ゲインも変動する。ここで、変換ゲインは、アナログ信号の値に対する、デジタル信号（ＤＡＴＡ）の値の比率を示す。電源電圧ＶＤＤをΔＶにより制御したときの変換ゲインＧａは、例えば、次の式により変化する。
　　Ｇａ＝Ｇａ０×Ｖｓｕｐ０／ＶＤＤｓｅｔ　　　　　　　　　　　・・・式４
上式において、Ｇａ０は、電源電圧ＶＤＤを制御しない場合のデフォルトの変換ゲインを示し、この例では変換ゲインは電源電圧に反比例する。
　変換ゲインが式４に基づいて変化する場合、変換データ処理部１７０は、次の式により変換データＤＡＴＡに対して補正を行い、補正後の変換データＤＡＴＡcorrectを算出する。変換データ処理部１７０は、補正した変換データＤＡＴＡcorrectを処理結果として出力する。
　　ＤＡＴＡcorrect＝ＤＡＴＡ×ＶＤＤｓｅｔ／Ｖｓｕｐ０　　　　　・・・式５
　ここで、補正前の変換データＤＡＴＡは、アナログ信号ＡＩＮの電圧Ｖｉｎに変換ゲインＧａを乗じた値であるため、次の式が成立する。
　　ＤＡＴＡ＝Ｖｉｎ×Ｇａ
　　　　　　＝Ｖｉｎ×Ｇａ０×Ｖｓｕｐ０／ＶＤＤｓｅｔ　　　　　・・・式６
　式６を式５に代入すると、次の式が得られる。
　　ＤＡＴＡcorrect＝Ｖｉｎ×Ｇａ０　　　　　　　　　　　　　・・・式７
上式に示すように、補正によって、電源電圧ＶＤＤの変動に依存しない変換データＤＡＴＡcorrectが得られる。これにより、動的に電源電圧を制御した電子機器１００において、安定な変換ゲインを得ることができる。なお、変換ゲインの電源電圧依存性は式４に表される関係に限定せず任意の特性をとることができ、それに対する補償特性も式５の代わりに適切に設計可能である。
　［アナログデジタル変換器の構成例］
　図２は、第１の実施の形態におけるアナログデジタル変換器２００の一構成例を示すブロック図である。このアナログデジタル変換器２００は、サンプルホールド回路２１０、比較器２２０、ラッチ回路２３０、レジスタ２５０、ＤＡ変換器２６０、ＸＯＲ（排他的論理和）ゲート２７０、ステートマシン２８０を備える。また、ステートマシン２８０は、カウンタ２８１およびシーケンサ２８２を備える。
　サンプルホールド回路２１０は、開始指示信号ＲＵＮが供給されるとアナログ信号ＡＩＮをサンプリングして保持するものである。このサンプルホールド回路２１０は、保持したアナログ信号ＡＩＮをサンプルホールド信号ＳＨＯＵＴとして比較器２２０の非反転入力端子（＋）に供給する。
　比較器２２０は、比較器制御信号ＣＭＰに従ってサンプルホールド信号ＳＨＯＵＴと、ＤＡ変換器２６０からの参照信号ＤＡＯＵＴとの値（例えば、電圧値）を比較するものである。以下、サンプルホールド信号ＳＨＯＵＴの電圧を「入力電圧」と称し、参照信号ＤＡＯＵＴの電圧を「参照電圧」と称する。比較器２２０は、比較器制御信号ＣＭＰがハイレベルである場合に比較結果を示す差動信号をラッチ回路２３０およびＸＯＲゲート２７０に供給する。この差動信号は、互いに位相の異なる正相信号ＣＯＭＰＰおよび逆相信号ＣＯＭＰＮを含む。一方、比較器制御信号ＣＭＰがローレベルである場合に比較器２２０は、正相信号ＣＯＭＰＰおよび逆相信号ＣＯＭＰＮをいずれもハイレベルにして出力する。
　ラッチ回路２３０は、比較器２２０からの差動信号の示す１ビットの情報を保持するものである。このラッチ回路２３０はセット端子Ｓ、リセット端子Ｒおよび出力端子Ｑを備える。セット端子Ｓには正相信号ＣＯＭＰＰが入力され、リセット端子Ｒには逆相信号ＣＯＭＰＮが入力される。ラッチ回路２３０は、セット端子Ｓがハイレベルでリセット端子Ｒがローレベルである場合に「１」を保持し、その保持値の値のラッチ信号ＳＲＯＵＴを出力端子Ｑからレジスタ２５０へ出力する。一方、セット端子Ｓがローレベルで、リセット端子Ｒがハイレベルである場合に、ラッチ回路２３０は、「０」のラッチ信号ＳＲＯＵＴを出力端子Ｑから出力する。また、セット端子Ｓおよびリセット端子Ｒがいずれもハイレベルである場合にラッチ回路２３０は、出力端子Ｑの状態を保持する。
　なお、本構成例においては、比較器制御信号ＣＭＰの論理レベルに関わらず、比較器２２０の正相信号ＣＯＭＰＰおよび逆相信号ＣＯＭＰＮが共にローレベルになることはないとすると、ＸＯＲゲート２７０はＮＡＮＤゲートで置換できる。
　また、本構成例において、比較器制御信号ＣＭＰがローレベルである場合に比較器２２０が、正相信号ＣＯＭＰＰおよび逆相信号ＣＯＭＰＮの両方をハイレベルにしているが、これらを両方ともローレベルにして、ラッチ回路２３０の入力の論理極性を逆とする構成をとることもできる。この場合に比較器制御信号ＣＭＰの論理レベルに関わらず、比較器２２０の正相信号ＣＯＭＰＰおよび逆相信号ＣＯＭＰＮが共にハイレベルになることはないとすると、ＸＯＲゲート２７０はＯＲゲートで置換できる。
　レジスタ２５０は、ライト制御信号ｒＷＲＩＴＥおよび比較カウンタ値ＮＳＴＥＰに従ってラッチ出力信号ＳＲＯＵＴを保持するものである。このレジスタ２５０は、Ｎ個のフリップフロップを備え、それらのフリップフロップにＮビットの変換データＤＡＴＡを保持する。
　開始指示信号ＲＵＮが供給された場合にレジスタ２５０は、保持する変換データＤＡＴＡを初期データにリセットする。例えば、変換データＤＡＴＡは、最上位ビット（ＭＳＢ：Most Significant Bit）が「１」で、残りの全ビットが「０」の初期データにリセットされる。
　また、ライト制御信号ｒＷＲＩＴＥの立上りエッジに同期してレジスタ２５０は、変換データＤＡＴＡのうち比較カウンタ値ＮＳＴＥＰに対応する桁のビットをラッチ信号ＳＲＯＵＴにより更新する。例えば、変換データのうちＭＳＢから（Ｎ－１－ＮＳＴＥＰ）桁目のビットがラッチ出力信号ＳＲＯＵＴにより更新される。例えば、比較カウンタ値ＮＳＴＥＰが「Ｎ－１」であれば、ＭＳＢが更新される。比較カウンタ値ＮＳＴＥＰが「Ｎ－２」であれば、ＭＳＢの次のビットが更新される。
　そして、レジスタ２５０は、変換データＤＡＴＡを更新するたびに更新後の変換データＤＡＴＡを変換データ処理部１７０とＤＡ変換器２６０とに出力する。また、ライト制御信号ｒＷＲＩＴＥの立上りエッジ以外の期間においてレジスタ２５０は、変換データＤＡＴＡの状態を保持する。なお、レジスタ２５０は、特許請求の範囲に記載のデジタル信号保持部の一例である。
　ＤＡ変換器２６０は、レジスタ２５０から変換データＤＡＴＡが出力されるたびに、変換データＤＡＴＡに基づいて参照信号ＤＡＯＵＴの値を更新するものである。このＤＡ変換器２６０は、変換データＤＡＴＡが初期データである場合に、１／２×ＶＦＳの参照信号ＤＡＯＵＴを出力する。ここでＶＦＳは、ＤＡ変換器２６０の振幅レベルの最大である。
　また、変換データＤＡＴＡにおいてＭＳＢからｋ（ｋは０乃至Ｎ－１の整数）ビット目が「１」に更新されると、次の式により参照信号ＤＡＯＵＴの値をＶＤＡＯＵＴ_ｋに更新する。
　　ＶＤＡＯＵＴ_ｋ＝ＶＤＡＯＵＴ_ｋ-1＋（１／２）ｋ＋１×ＶＦＳ　　　　・・・式８
上式において、ＶＤＡＯＵＴ_ｋ-1は、前回の参照電圧である。
　一方、変換データＤＡＴＡのｋビット目が「０」に更新されると、ＤＡ変換器２６０は、次の式により参照電圧をＶＤＡＯＵＴ_ｋに更新する。なお、ＤＡ変換器２６０は、特許請求の範囲に記載の参照信号供給部の一例である。
　　ＶＤＡＯＵＴ_ｋ＝ＶＤＡＯＵＴ_ｋ-1－（１／２）ｋ＋１×ＶＦＳ　　　・・・式９
例えば、ＭＳＢが初期データ「１」から「０」に更新されると、１／２×ＶＦＳを１／４×ＶＦＳ下降させた１／４×ＶＦＳが次の参照電圧ＶＤＡＯＵＴ_１として供給される。なお、ＤＡ変換器２６０は、特許請求の範囲に記載の参照信号供給部の一例である。
　このように、アナログ信号を参照信号と逐次比較するアナログデジタル変換器２００は、一般に逐次比較型のＡＤＣと呼ばれる。
　ＸＯＲゲート２７０は、正相信号ＣＯＭＰＰと逆相信号ＣＯＭＰＮとの排他的論理和の信号をステップ制御信号ＲＥＡＤＹとして生成するものである。このＸＯＲゲート２７０は、ステップ制御信号ＲＥＡＤＹをシーケンサ２８２に供給する。
　本例では、比較器２２０は差動信号を出力し、ＸＯＲゲート２７０がステップ制御信号ＲＥＡＤＹを発生する構成をとっているが、比較器２２０がシングルエンド信号の比較結果と同時に比較完了信号を出力し、比較完了信号がステップ制御信号ＲＥＡＤＹを置き換える構成をとることも可能である。その際にはＸＯＲゲート２７０は不要または、単に遅延合わせや論理極性合わせの目的でバッファまたはインバータに置換することも可能である。
　シーケンサ２８２は、比較器２２０、レジスタ２５０、カウンタ２８１を制御するものである。このシーケンサ２８２は、ステップ制御信号ＲＥＡＤＹをカウンタ２８１に供給して計数を制御するとともに、そのステップ制御信号ＲＥＡＤＹを反転した信号をライト制御信号ｒＷＲＩＴＥとしてレジスタ２５０に供給する。また、シーケンサ２８２は、開始指示信号ＲＵＮをサンプルホールド回路２１０およびレジスタ２５０およびカウンタ２８１に供給する。
　また、シーケンサ２８２は、開始指示信号ＲＵＮが供給されたときから、Ｎ回の比較が完了するとき（例えば、ＮＳＴＥＰが「０」のとき）までの期間に亘って、Ｎ個のパルスを比較制御信号ＣＭＰとして生成する。この比較制御信号ＣＭＰは、パルスジェネレータなどにより開始指示信号ＲＵＮの立ち下がりエッジとステップ制御信号ＲＥＡＤＹの立ち上がりエッジに基づいて生成される。シーケンサ２８２は、比較制御信号ＣＭＰを比較器２２０に供給する。
　カウンタ２８１は、ステップ制御信号ＲＥＡＤＹに同期して、比較カウンタ値ＮＳＴＥＰを計数するものである。この比較カウンタ値ＮＳＴＥＰは、比較器２２０において、サンプルホールド信号ＳＨＯＵＴが比較された回数を示す。また、カウンタ２８１は、開始指示信号ＲＵＮが供給されると、比較カウンタ値ＮＳＴＥＰを初期値（例えば、Ｎ）にリセットする。そして、カウンタ２８１は、ステップ制御信号ＲＥＡＤＹに同期して比較カウンタ値ＮＳＴＥＰをデクリメントして、更新した比較カウンタ値ＮＳＴＥＰをレジスタ２５０およびシーケンサ２８２に供給する。また、カウンタ２８１は、ステップ制御信号ＲＥＡＤＹに同期してタイミング信号ＮＲＤＹを生成し、比較カウンタ値ＮＳＴＥＰとともに変換時間測定部１５０に供給する。なお、カウンタ２８１は、特許請求の範囲に記載の回数情報出力部の一例である。
　なお、カウンタ２８１は、比較カウンタ値ＮＳＴＥＰをそのまま出力しているが、符号化して符号化データを出力してもよい。この場合には、変換時間測定部１５０が、その符号化データを復号して処理すればよい。また、ステップ制御信号ＲＥＡＤＹに同期して比較カウンタ値ＮＳＴＥＰを減少させるダウンカウンタをカウンタ２８１として用いているが、ダウンカウンタの代わりに、比較カウンタ値ＮＳＴＥＰを増加させるアップカウンタを用いてもよい。
　また、シーケンサ２８２は、図３に例示するように、Ｎ回の比較が完了したときに変換終了信号ＥＯＣをさらに外部出力してもよい。
　上述したように、開始指示信号ＲＵＮが供給された後は、アナログデジタル変換器２００内で生成したタイミング信号（ＣＭＰ）に同期して比較器２２０が動作して変換データＤＡＴＡが生成される。このように、内部で生成したタイミング信号に同期して動作するアナログデジタル変換器２００は、自己タイミング型のＡＤＣと呼ばれる。
　［比較器の構成例］
　図４は、第１の実施の形態における比較器２２０の一構成例を示す回路図である。この比較器２２０は、トランジスタ２２１乃至２２９を備える。トランジスタ２２１乃至２２４はＰ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ、トランジスタ２２５乃至２２９はＮ型のＭＯＳトランジスタを表す。
　トランジスタ２２１乃至２２４のソースには電源電圧ＶＤＤが印加される。トランジスタ２２１、２２４および２２９のゲートはシーケンサ２８２に接続される。また、トランジスタ２２７のゲートはサンプルホールド回路２１０に接続され、トランジスタ２２８のゲートはＤＡ変換器２６０に接続される。
　トランジスタ２２２および２２５のゲートとトランジスタ２２３および２２４のドレインとが、トランジスタ２２６のドレインとラッチ回路２３０のセット端子Ｓに接続される。また、トランジスタ２２１および２２２のドレインとトランジスタ２２３および２２６のゲートとが、トランジスタ２２５のドレインとラッチ回路２３０のリセット端子Ｒとに接続される。トランジスタ２２５のソースはトランジスタ２２７のドレインに接続され、トランジスタ２２６のソースはトランジスタ２２８のドレインに接続される。また、トランジスタ２２７および２２８のソースは、トランジスタ２２９のドレインに接続され、トランジスタ２２９のソースは接地端子に接続される。
　このような構成により、比較器制御信号ＣＭＰが「０」である場合に、いずれもハイレベルの正相信号ＣＯＭＰＰおよび逆相信号ＣＯＭＰＮが出力される。一方、比較器制御信号ＣＭＰが「１」であれば、サンプルホールド信号ＳＨＯＵＴと参照信号ＤＡＯＵＴとの比較結果を示す差動信号（ＣＯＭＰＰおよびＣＯＭＰＮ）が出力される。
　［比較器の動作例］
　図５は、第１の実施の形態における比較器２２０の動作の一例を示す図である。この比較器２２０は、比較器制御信号ＣＭＰが「０」である場合に、サンプルホールド信号の値に関わらずに、ハイレベルの正相信号ＣＯＭＰＰおよび逆相信号ＣＯＭＰＮを出力する。
　また、比較器制御信号ＣＭＰが「１」である場合に比較器２２０は、サンプルホールド信号ＳＨＯＵＴの電圧（入力電圧）と参照信号ＤＡＯＵＴの電圧（参照電圧）とを比較する。入力電圧が参照電圧より高ければ、比較器２２０は、ハイレベルの正相信号ＣＯＭＰＰとローレベルの逆相信号ＣＯＭＰＮとを出力する。一方、入力電圧が参照電圧以下であれば、比較器２２０は、ローレベルの正相信号ＣＯＭＰＰとハイレベルの逆相信号ＣＯＭＰＮとを出力する。
　図６は、第１の実施の形態におけるレジスタ２５０の動作の一例を示す図である。まずレジスタ２５０を構成するＮ個のフリップフロップは、開始指示信号ＲＵＮがハイレベルで所定の値に初期化される。
次に開始指示信号ＲＵＮがローレベルのとき、ライト制御信号ｒＷＲＩＴＥがローレベルからハイレベルに遷移する立ち上がりエッジにおいて、レジスタ２５０は、比較カウンタ値ＮＳＴＥＰを参照し、変換データＤＡＴＡのうちＮＳＴＥＰに対応する桁のビットをラッチ出力信号ＳＲＯＵＴにより更新する。それ以外の期間にはレジスタ２５０を構成するＮ個のフリップフロップのそれぞれの状態を保持する。
　［変換時間測定部の動作例］
　図７は、第１の実施の形態における変換時間測定部１５０の動作の一例を示す図である。この変換時間測定部１５０は、開始指示信号ＲＵＮが立ち下がったときに変換時間の計時を開始する。変換時間の計測において、変換時間測定部１５０は、例えば、一定周波数のクロック信号ＣＬＫに同期して、計測時間を示すタイマカウンタ値ＴＩＭを計数する。
　開始指示信号ＲＵＮがローレベルで、比較カウンタ値ＮＳＴＥＰが設定回数Ｓを示す値（例えば、０）以外の値である場合に変換時間測定部１５０は、タイマカウンタ値ＴＩＭの計数（すなわち、計時）を継続する。また、比較カウンタ値ＮＳＴＥＰが設定回数Ｓを示す値（例えば、０）である場合に変換時間測定部１５０は、計時を終了し、計測時間（タイマカウンタ値ＴＩＭ）を変換時間として出力する。
　また、開始指示信号ＲＵＮが立ち上りの際に比較カウンタ値ＮＳＴＥＰが設定回数Ｓを示す値（例えば、０）でなければ、変換時間測定部１５０は、計時を終了する。そして、変換時間測定部１５０は、直前の比較カウンタ値ＮＳＴＥＰから次の式を用いて変換時間ＴＣＮＶを算出し、出力する。
　　ＴＣＮＶ＝｛Ｓ／（Ｓ－ＮＳＴＥＰ）｝×Ｔｓｐｌ　　　　　　・・・式１０
上式においてＴｓｐｌは、サンプリング周期を示し、単位は、例えば、マイクロ秒（μｓ）である。
　例えば、設定回数Ｓが分解能と同一値「１６」で、開始指示信号ＲＵＮが立ち上がったときのＮＳＴＥＰが「１」の値であった場合には、（１６／１５）×Ｔｓｐｌが変換時間ＴＣＮＶとして算出される。
　［アナログデジタル変換器の動作例］
　図８は、第１の実施の形態におけるアナログデジタル変換器２００の動作の一例を示すタイミングチャートである。タイミングｔ０において開始指示信号ＲＵＮが入力されると、サンプルホールド回路２１０は、そのアナログ信号ＡＩＮをサンプリングして保持し、サンプルホールド信号ＳＨＯＵＴを生成する。同図において、一点鎖線はアナログ信号ＡＩＮの軌跡を示し、実線はサンプルホールド信号ＳＨＯＵＴの軌跡を示す。
　また、タイミングｔ０の直後に、比較カウンタ値ＮＳＴＥＰは初期値Ｎにリセットされ、変換データＤＡＴＡは初期データにリセットされる。
　タイミングｔ０の後のタイミングｔ１において開始指示信号ＲＵＮが立ち下がると、比較器２２０は、入力電圧（ＳＨＯＵＴ）と参照電圧（ＤＡＯＵＴ）とを比較して、差動信号（ＣＯＭＰＰおよびＣＯＭＰＮ）を生成する。ＸＯＲゲート２７０は、差動信号からステップ制御信号ＲＥＡＤＹを生成し、ラッチ回路２３０は、差動信号の示す比較結果を保持してラッチ出力信号ＳＲＯＵＴを出力する。そして、シーケンサ２８２は、ステップ制御信号ＲＥＡＤＹを反転してライト制御信号ｒＷＲＩＴＥを生成する。
　カウンタ２８１は、ステップ制御信号ＲＥＡＤＹに従って比較カウンタ値ＮＳＴＥＰを「Ｎ－１」に更新する。レジスタ２５０は、ライト制御信号ｒＷＲＩＴＥに従って変換データＤＡＴＡのＭＳＢをラッチ出力信号ＳＲＯＵＴによりＢＮ－１に更新する。
　レジスタ２５０によりＭＳＢが更新されたタイミングｔ２においてＤＡ変換器２６０は、参照信号ＤＡＯＵＴを、そのＭＳＢに基づいて調整する。
　タイミングｔ３において参照信号ＤＡＯＵＴの調整が完了すると、比較器２２０は、入力電圧（ＳＨＯＵＴ）と参照電圧（ＤＡＯＵＴ）とを比較して、差動信号を再度生成する。ＸＯＲゲート２７０は、差動信号からステップ制御信号ＲＥＡＤＹを生成し、ラッチ回路２３０は、差動信号の示す比較結果を保持してラッチ出力信号ＳＲＯＵＴを出力する。カウンタ２８１は、ステップ制御信号ＲＥＡＤＹに従って比較カウンタ値ＮＳＴＥＰを「Ｎ－２」に更新し、レジスタ２５０は、ライト制御信号ｒＷＲＩＴＥに従って変換データＤＡＴＡ内のＭＳＢの次のビットをラッチ出力信号ＳＲＯＵＴによりＢＮ－２に更新する。
　レジスタ２５０においてＭＳＢの次のビットがＢＮ－２に更新されたタイミングｔ４においてＤＡ変換器２６０は、参照信号ＤＡＯＵＴを、そのＢＮ－２に基づいて調整する。
　以下、同様に比較器２２０による比較と、ＤＡ変換器２６０による参照信号ＤＡＯＵＴの調整とが交互に行われる。
　図９は、第１の実施の形態における時間の経過に伴う参照電圧の調整過程の一例を示すグラフである。同図において、縦軸はサンプルホールド信号ＳＨＯＵＴおよび参照信号ＤＡＯＵＴの電圧を示し、横軸は時間を示す。
　タイミングｔ０において開始指示信号ＲＵＮが入力されると、変換データＤＡＴＡは初期データに初期化され、参照電圧（ＤＡＯＵＴ）は１／２ＶＦＳに初期化される。ここで、入力電圧（ＳＨＯＵＴ）が参照電圧（１／２ＶＦＳ）より低いと、タイミングｔ２において変換データＤＡＴＡのＭＳＢは「０」に更新される。また、ＤＡ変換器２６０は、更新されたＭＳＢに基づいて参照信号ＤＡＯＵＴを１／４ＶＦＳ減少させる。
　入力電圧が、更新後の参照電圧（１／４ＶＦＳ）より高いと、タイミングｔ４においてＭＳＢから１ビット目が「１」に更新される。また、ＤＡ変換器２６０は、更新されたビット（「１」）に基づいて参照電圧を１／８ＶＦＳ増加させて３／８ＶＦＳにする。
　そして、入力電圧が、更新後の参照電圧（３／８ＶＦＳ）より低いと、タイミングｔ４においてＭＳＢから２ビット目が「０」に更新される。また、ＤＡ変換器２６０は、更新されたビット（「０」）に基づいて参照電圧を１／１６ＶＦＳ減少させる。
　以下、同様に入力電圧と参照電圧との比較結果に基づいて参照電圧が増減され、それらの比較結果からなる変換データＤＡＴＡが生成される。
　図１０は、第１の実施の形態におけるアナログデジタル変換器２００の動作の詳細を示すタイミングチャートである。タイミングｔ０において開始指示信号ＲＵＮが入力されると、比較カウンタ値ＮＳＴＥＰは初期値Ｎにリセットされ、変換データＤＡＴＡは初期データにリセットされる。同図においてＤＡＴＡＮ－１は、変換データＤＡＴＡのＭＳＢを示す。
　タイミングｔ０の後のタイミングｔ１において開始指示信号ＲＵＮが立ち下がると、比較器２２０は、差動信号（ＣＯＭＰＰおよびＣＯＭＰＮ）を生成する。ＸＯＲゲート２７０は、ｔ１からＴＣＮ－１が経過したときに差動信号からステップ制御信号ＲＥＡＤＹを生成し、ラッチ回路２３０は、差動信号の示す比較結果を保持してラッチ出力信号ＳＲＯＵＴを出力する。そして、シーケンサ２８２は、ステップ制御信号ＲＥＡＤＹを反転してライト制御信号ｒＷＲＩＴＥを生成する。ここで、ＴＣＮ－１は、比較器２２０の比較時間を表す。この比較時間は、比較器２２０の差動入力の振幅が小さいときには指数関数的に増大する成分を含む。
　カウンタ２８１は、ステップ制御信号ＲＥＡＤＹに従って比較カウンタ値ＮＳＴＥＰを「Ｎ－１」に更新し、レジスタ２５０は、ライト制御信号ｒＷＲＩＴＥに従って変換データＤＡＴＡのＭＳＢをラッチ出力信号ＳＲＯＵＴによりＢＮ－１に更新する。
　タイミングｔ１からＴＣＮ－１およびＴＤ１が経過したタイミングｔ２においてＤＡ変換器２６０は、参照信号ＤＡＯＵＴを、そのＭＳＢに基づいて調整する。そして、タイミングｔ２からＴＤ２が経過したｔ３において参照信号ＤＡＯＵＴの調整が完了する。ここで、ＴＤ１およびＴＤ２は、シーケンサ２８２が、遅延素子からなるディレイラインなどを用いて発生させた固定値である。
　図１１は、第１の実施の形態における電源電圧が高いときの電子機器１００の動作の一例を示すタイミングチャートである。タイミングｔ０において開始指示信号ＲＵＮが入力されると、サンプルホールド回路２１０は、そのアナログ信号ＡＩＮをサンプルホールドする。そして、タイミングｔ１において開始指示信号ＲＵＮが立ち下がると、比較器２２０は、入力電圧（ＳＨＯＵＴ）と参照電圧（ＤＡＯＵＴ）とを比較する。その比較結果によりＭＳＢが更新されたタイミングｔ２においてＤＡ変換器２６０は、参照信号ＤＡＯＵＴを、そのＭＳＢに基づいて調整する。
　タイミングｔ３において参照信号ＤＡＯＵＴの調整が完了すると、比較器２２０は、入力電圧（ＳＨＯＵＴ）と参照電圧（ＤＡＯＵＴ）とを再度比較する。その比較結果によりＭＳＢの次のビットが更新されたタイミングｔ４においてＤＡ変換器２６０は、参照信号ＤＡＯＵＴを、そのビットに基づいて調整する。
　以下、同様に比較器２２０による比較と、ＤＡ変換器２６０による参照信号ＤＡＯＵＴの調整とが交互に行われる。そして、タイミングｔ０からサンプリング周期ｔｓｐｌが経過する前のタイミングｔＥＯＣにおいて比較カウンタ値ＮＳＴＥＰが「０」に更新され、ＡＤ変換が終了する。
　変換時間測定部１５０は、アナログ信号ＡＩＮがサンプリングされたタイミングｔ１において計時を開始する。そして、変換時間測定部１５０は、タイミング信号ＮＲＤＹに同期して比較カウンタ値ＮＳＴＥＰを取り込む。例えば、タイミング信号ＮＲＤＹがハイレベルに立ち上がったタイミングで比較カウンタ値ＮＳＴＥＰが取り込まれる。そして比較カウンタ値ＮＳＴＥＰ「０」を取り込んだタイミングｔＥＯＣにおいて計時を終了する。このように、変換時間測定部１５０は、タイミング信号ＮＲＤＹに同期して制御されたタイミングで比較カウンタ値ＮＳＴＥＰを取り込むことにより、ステートマシン２８０でＮＳＴＥＰにグリッチが発生するタイミングを避けて比較カウンタ値ＮＳＴＥＰを取り込むことができる。
　そして、変換時間測定部１５０は、計測した時間を変換時間ＴＣＮＶとして出力する。この変換時間ＴＣＮＶは、Ｎ回の比較のそれぞれに要した時間（ＴＣＮ－１など）と、Ｎ個のＴＤ１およびＴＤ２とからなる。前者は、図１０で前述したように比較器２２０の比較時間であり、後者はシーケンサ２８２で発生させた固定の遅延時間である。
　ここで、電源電圧ＶＤＤが低いほど、図４に例示した比較器２２０内のトランジスタ（２２１等）のゲート－ソース間電圧ＶＧＳが低くなり、そのＶＧＳの低下によりドレイン電流Ｉｄのばらつきが大きくなる。特に、ＶＧＳが、閾値電圧Ｖｔｈより低くなるサブスレッショルド領域において、Ｉｄの変動が非サブスレッショルド領域よりも大きくなる。このドレイン電流Ｉｄの変動により、トランジスタの動作時間が変動し、そのトランジスタを備える比較器２２０の比較時間が変動する。つまり、電源電圧ＶＤＤが低いほど、比較器２２０の比較時間のばらつきが大きくなり、その比較時間を含む変換時間ＴＣＮＶのばらつきが大きくなる。ばらついたＴＣＮＶがサンプリング周期より長くなると、ＡＤ変換がサンプリング周期内に完了せずに変換データＤＡＴＡの誤差が急激に増大する。
　そこで、電源電圧発生部１１０は、測定された変換時間ＴＣＮＶが長いほど高い電圧に電源電圧ＶＤＤを制御する。これにより、変換時間ＴＣＮＶのばらつきが減少して、サンプリング周期内にＡＤ変換が完了し、変換データＤＡＴＡにおいて誤差が許容値以下になる。
　仮に、特許文献１のように、変換時間ＴＣＮＶを測定しない場合、変換時間ＴＣＮＶのばらつきによる誤差が許容値を超えないようにアナログデジタル変換器２００の電源電圧ＶＤＤを十分に高い値にする必要がある。このため、アナログデジタル変換器２００の消費電力を、必要最小限に低減することが困難である。
　これに対して、電子機器１００は、変換時間ＴＣＮＶを測定し、その変換時間ＴＣＮＶに応じた電圧に電源電圧ＶＤＤを制御するため、誤差が許容値を超えない最小限の値にアナログデジタル変換器２００の消費電力を低減することができる。
　図１２は、第１の実施の形態における電源電圧が高いときの変換データＤＡＴＡの一例を示す図である。タイミングｔ０において開始指示信号ＲＵＮが入力されると、変換データＤＡＴＡは、左端のＭＳＢのみが「１」の初期データにリセットされる。タイミングｔ１において開始指示信号ＲＵＮが立ち下がると、比較器２２０は、入力電圧（ＳＨＯＵＴ）と参照電圧（ＤＡＯＵＴ）とを比較する。その比較結果によりＭＳＢが例えば「０」に更新される。そして、ＤＡ変換器２６０は、更新後のＭＳＢに基づいて参照信号ＤＡＯＵＴを調整する。
　タイミングｔ３において参照信号ＤＡＯＵＴの調整が完了すると、比較器２２０は、入力電圧（ＳＨＯＵＴ）と参照電圧（ＤＡＯＵＴ）とを再度比較する。その比較結果によりＭＳＢの次のビットが例えば「１」に更新される。そして、ＤＡ変換器２６０は、更新後のビットに基づいて参照信号ＤＡＯＵＴを調整する。
　電源電圧が比較的高い場合には、タイミングｔ０からサンプリング周期ｔｓｐｌが経過する前のタイミングｔＥＯＣにおいて全ビットが比較結果により更新され、ＡＤ変換が終了する。この場合、変換時間測定部１５０は、タイミングｔ１からｔＥＯＣまでの時間を計測して変換時間ＴＣＮＶとして出力し、電源電圧発生部１１０は、変換時間ＴＣＮＶに応じた電圧に電源電圧ＶＤＤを制御する。
　なお、変換時間測定部１５０は、アナログ信号の比較回数が分解能Ｎであるとき、すなわち比較カウンタ値ＮＳＴＥＰが「０」のとき（ｔＥＯＣ）に計時を終了しているが、この構成に限定されない。図１３に例示するように、変換時間測定部１５０は、アナログ信号の比較回数が分解能Ｎ未満の所定値（例えば、１５）であるとき、すなわち比較カウンタ値ＮＳＴＥＰが「１」のとき（ｔ３０）に計時を終了してもよい。
　図１４は、第１の実施の形態における電源電圧が低いときの電子機器１００の動作の一例を示すタイミングチャートである。前述したように電源電圧ＶＤＤが低いほど、比較器２２０およびＤＡ変換器２６０の動作時間のばらつきが大きくなる。このばらつきにより、タイミングｔ０からサンプリング周期Ｔｓｐｌが経過したタイミングｔｓにおいて、Ｎ回の比較が完了していないものとする。
　この場合に変換時間測定部１５０は、タイミングｔｓで計時を終了し、その直前の比較カウンタ値ＮＳＴＥＰから、式１０を用いて変換時間ＴＣＮＶを算出する。このようにアナログデジタル変換器２００が比較カウンタ値ＮＳＴＥＰを出力することにより、変換時間測定部１５０は、サンプリング周期内に変換が完了しない場合であってもＮＳＴＥＰから変換時間ＴＣＮＶを推定することができる。
　図１５は、第１の実施の形態における電源電圧が低いときの変換データＤＡＴＡの一例を示す図である。前述したように電源電圧が比較的低い場合には、変換時間ＴＣＮＶのばらつきが大きくなり、タイミングｔ０からサンプリング周期ｔｓｐｌ内にＡＤ変換が完了しないことがある。例えば、タイミングｔ０からサンプリング周期ｔｓｐｌが経過した時点（ｔｓ）においても変換データＤＡＴＡの最下位ビット（ＬＳＢ：Least Significant Bit）が更新されず、初期値のままになる。この場合に変換時間測定部１５０は、タイミングｔｓで計時を終了し、その直前の比較カウンタ値ＮＳＴＥＰから、式１０を用いて変換時間ＴＣＮＶを算出する。
　図１６は、第１の実施の形態における電子機器１００の動作の一例を示すフローチャートである。この動作は、電子機器１００に対してＡＤ変換が指示されたときに開始する。電子機器１００は、アナログ信号ＡＩＮを変換データＤＡＴＡに変換する量子化処理を行う（ステップＳ９１０）。また、電子機器１００は、変換時間ＴＣＮＶを測定する（ステップＳ９０１）。
　そして、電子機器１００は、サンプリング周期が経過したか否かを判断する（ステップＳ９０２）。サンプリング周期が経過していない場合（ステップＳ９０２：Ｎｏ）、電子機器１００は、ステップＳ９０２を繰り返す。
　一方、サンプリング周期が経過した場合（ステップＳ９０２：Ｙｅｓ）、電子機器１００は、電圧制御周期が経過したか否かを判断する（ステップＳ９０３）。電圧制御周期が経過した場合（ステップＳ９０３：Ｙｅｓ）、電子機器１００は、変換時間ＴＣＮＶの統計量から、電圧制御量ΔＶを算出し（ステップＳ９０４）、その電圧制御量ΔＶにより電源電圧ＶＤＤを制御する（ステップＳ９０５）。
　電圧制御周期が経過していない場合（ステップＳ９０３：Ｎｏ）、または、ステップＳ９０５の後に電子機器１００は、ステップＳ９１０以降を繰り返す。
　図１７は、第１の実施の形態における量子化処理の一例を示すフローチャートである。アナログデジタル変換器２００は、アナログ信号ＡＩＮをサンプリングして保持し（ステップＳ９１１）、入力電圧と参照電圧とを比較する（ステップＳ９１２）。アナログデジタル変換器２００は、比較カウンタ値ＮＳＴＥＰを減分し（ステップＳ９１３）、レジスタ２５０を比較結果により更新する（ステップＳ９１４）。
　そして、アナログデジタル変換器２００は、参照電圧を比較結果に基づいて増減し（ステップＳ９１５）、Ｎ回の比較が完了したか否かを判断する（ステップＳ９１６）。サンプリング周期が経過していない条件の下、（図１６：ステップＳ９０２：Ｎｏ）、Ｎ回の比較が完了していない場合（ステップＳ９１６：Ｎｏ）、アナログデジタル変換器２００は、ステップＳ９１２以降を繰り返す。
　Ｎ回の比較が完了した場合（ステップＳ９１６：Ｙｅｓ）、または、サンプリング周期が経過した場合（図１６：ステップＳ９０２：Ｙｅｓ）、アナログデジタル変換器２００は、量子化処理を終了する。
　このように、本技術の第１の実施の形態によれば、電子機器１００は、アナログ信号が比較された回数が一定回数に達するまでの時間を測定し、その時間に応じた電圧に電源電圧ＶＤＤを制御するため、電源電圧ＶＤＤを最小限の値に低下させることができる。これにより、アナログデジタル変換器２００の消費電力を低下させることができる。
　［第１の変形例］
　上述の第１の実施の形態では、電源電圧発生部１１０は、アナログデジタル変換器２００内の比較器２２０やＤＡ変換器２６０などの全ての回路の電源電圧を制御していた。この内、変換時間の変動に寄与が小さい部分には別途発生する定電圧電源を利用することも可能である。この第１の変形例の電子機器１００は、アナログデジタル変換器２００内の一部の回路の電源電圧のみを制御する点において第１の実施の形態と異なる。
　図１８は、第１の実施の形態の第１の変形例におけるアナログデジタル変換器２００の一構成例を示すブロック図である。第１の変形例のアナログデジタル変換器２００は、電圧発生部２４０をさらに備える点において第１の実施の形態と異なる。
　電圧発生部２４０は、電源電圧ＶＤＤ'を発生してグランド電圧とともにＤＡ変換器２６０に供給するものである。また、第１の変形例の電源電圧発生部１１０は、アナログデジタル変換器２００内のＤＡ変換器２６０以外の回路への電源電圧ＶＤＤのみを制御する。なお、電圧発生部２４０をアナログデジタル変換器２００の内部に設けているが、外部に設けてもよい。また、電圧発生部２４０はＤＡ変換器２６０のみに電源供給しているが、それ以外にも変換時間の変動に寄与が小さい部分に電源供給してもよい。
　このように、第１の変形例によれば、ＤＡ変換器の電源電圧ＶＤＤ'がＶＤＤ制御に寄らず一定になり、式４に示したＶＤＤ制御に起因するアナログデジタル変換器２００の変換ゲインの変動が発生しないため、式５に示す変換ゲインの補償を不要にできる。
　［第２の変形例］
　上述の第１の実施の形態では、電源電圧発生部１１０は、アナログデジタル変換器２００に対し、連続して電源電圧ＶＤＤを供給していた。しかし、消費電力を低減する観点から、電源電圧発生部１１０は、間欠的に電源電圧ＶＤＤを供給してもよい。この第２の変形例の電源電圧発生部は、間欠的に電源電圧ＶＤＤを供給する点において第１の実施の形態と異なる。
　図１９は、第１の実施の形態の第２の変形例における電子機器１００の一構成例を示すブロック図である。この第２の変形例の電子機器１００は、電源電圧発生部１１０の代わりに電源電圧発生部１１１を備える点において第１の実施の形態と異なる。
　また、第２の変形例のアナログデジタル変換器２００は、比較カウンタ値ＮＳＴＥＰおよびタイミング信号ＮＲＤＹを電源電圧発生部１１１にさらに供給する。第２の変形例のＡＤＣ制御部１６０は、開始指示信号ＲＵＮを電源電圧発生部１１１にさらに供給する。
　電源電圧発生部１１１は、開始指示信号ＲＵＮが立ち上がったときにアナログデジタル変換器２００に電源を投入する。そして、電源電圧発生部１１１は、サンプリング周期内において、比較回数が最大値Ｎになったとき、すなわち比較カウンタ値ＮＳＴＥＰが「０」に遷移したことを検出したらアナログデジタル変換器２００の電源を遮断する。ただし、サンプリング周期が経過したタイミングで比較カウンタ値ＮＳＴＥＰが「０」になっていなければ、電源供給が継続される。
　図２０は、第１の実施の形態の第２の変形例における電子機器１００の動作の一例を示すタイミングチャートである。タイミングｔ０において開始指示信号ＲＵＮが立ち上がると、電源電圧発生部１１１は、アナログデジタル変換器２００への電源電圧ＶＤＤの供給を開始する。そして、タイミングｔＥＯＣにおいて比較カウンタ値ＮＳＴＥＰが「０」に遷移したことを検出したら電源電圧発生部１１１は、電源電圧ＶＤＤの供給を停止する。
　このように、本技術の第２の変形例によれば、電源電圧発生部１１１は、タイミングｔ０から、ＮＳＴＥＰが「０」に遷移したことを検出するまでの期間において電源を供給し、その期間外は電源供給を停止するため、消費電力を低減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、電源電圧算出部１２０は、変換時間ＴＣＮＶの平均値に基づいて電源電圧ＶＤＤを制御していた。しかし、変換データＤＡＴＡが許容範囲以上の誤差を含んでいる場合には、そのときに測定される変換時間ＴＣＮＶは異常に大きな値をとる可能性が高く、その値を用いると電源電圧ＶＤＤが適切な値に制御されないおそれがある。第２の実施の形態の電子機器１００は、変換時間ＴＣＮＶの異常値の影響を軽減した点において第１の実施の形態と異なる。
　図２１は、第２の実施の形態における電子機器１００の一構成例を示すブロック図である。この第２の実施の形態の電子機器１００は、電源電圧算出部１２０の代わりに電源電圧算出部１３０を備え、記憶部１４０の代わりに記憶部１４１を備える点において第１の実施の形態と異なる。
　また、第２の実施の形態の変換データ処理部１７０は、変換データＤＡＴＡを記憶部１４１にさらに供給する。記憶部１４１は、変換時間ＴＣＮＶが測定されるたびに、変換時間ＴＣＮＶと、そのときの変換データＤＡＴＡとを対応付けて保持する。
　電源電圧算出部１３０は、変換データＤＡＴＡに基づいて重み係数を決定し、その重み係数により変換時間ＴＣＮＶを重み付け演算して統計量（例えば、重み付け平均値）を求める。そして、電源電圧算出部１３０は、その統計量に応じた電圧制御量ΔＶを算出する。
　図２２は、第２の実施の形態における電源電圧算出部１３０の一構成例を示すブロック図である。この電源電圧算出部１３０は、電圧設定部１３１、重み付け平均演算部１３２および重み係数決定部１３３を備える。
　重み係数決定部１３３は、変換データＤＡＴＡに基づいて重み係数を決定するものである。電圧制御周期が経過するたびに重み係数決定部１３３は、その周期内に生成された変換データＤＡＴＡを記憶部１４１から読み出す。そして、重み係数決定部１３３は、変換データＤＡＴＡごとに、重み係数を決定する。
　ここで、一般に比較器２２０は、反転入力端子（＋）の電圧（ＳＨＯＵＴ）と反転入力端子（－）の電圧（ＤＡＯＵＴ）とが略一致した場合に出力が不定となる。この現象はメタステーブルと呼ばれる。比較器２２０でメタステーブルが発生すると、一般的なデジタル回路技術で構成する後段のラッチ回路２３０以降が誤動作して、変換データＤＡＴＡが回路構成に依存する特定の値に張り付く危険性がある。そこで、重み係数決定部１３３は、メタステーブル起因の誤動作で生じる可能性のある変換データＤＡＴＡについては、小さな重み係数を決定する。
　重み平均演算部１３２は、変換時間ＴＣＮＶの重み付け平均を算出するものである。この重み平均演算部１３２は、電圧制御周期が経過するたびに、その周期内に測定された変換時間ＴＣＮＶを記憶部１４１から読み出し、重み係数決定部１３３が決定した重み係数を使用してＴＣＮＶの重み付け平均を算出する。重み平均演算部１３２は、算出した重み付け平均ＴＡＶＧを電圧設定部１３１に供給する。
　電圧設定部１３１は、重み付け平均ＴＡＶＧから電圧制御量ΔＶを算出して電源電圧設定値ＶＤＤｓｅｔを設定するものである。この電圧設定部１３１は、式１および式２を使用して電圧制御量ΔＶを算出する。電圧設定部１３１は、そのΔＶから求めた電源電圧設定値ＶＤＤｓｅｔを示すデータを電源電圧発生部１１０に供給し、電源電圧設定値ＶＤＤｓｅｔおよび初期電圧Ｖｓｕｐ０を示すデータを電源電圧発生部１１０および変換データ処理部１７０に供給する。
　図２３は、第２の実施の形態における記憶部１４１に保持されるデータの一例を示す図である。記憶部１４１には、変換時間ＴＣＮＶに対応付けて、変換データＤＡＴＡが保持される。例えば、変換時間ＴＣＮＶ１が測定されたときに、変換データＤＡＴＡ１が生成された場合に、変換時間ＴＣＮＶ１に対応付けて変換データＤＡＴＡ１が保持される。また、変換時間ＴＣＮＶ２が測定されたときに、変換データＤＡＴＡ２が生成された場合に、変換時間ＴＣＮＶ２に対応付けて変換データＤＡＴＡ２が保持される。
　図２４は、第２の実施の形態におけるアナログ信号と変換データとの間の関係の一例を示すグラフである。同図における縦軸は、変換データＤＡＴＡの値を示し、横軸は、入力電圧Ｖinを示す。
　この例では、入力電圧Ｖinが、上位ビットの比較をするための参照電圧と異なる値（例えば、Ｖin1）である場合、入力電圧Ｖinは、一定の変換ゲインにより変換データＤＡＴＡ（例えば、ＤＡＴＡ1）に変換される。しかし、入力電圧Ｖinが、上位ビットの比較をするための参照電圧と略一致する場合にはメタステーブルが生じ易い。例えば、最初の比較における参照電圧Ｖｔｈ１や、２回目の比較における参照電圧Ｖｔｈ２またはＶｔｈ３などと同一の入力電圧が入力されると、メタステーブルが生じてしまう。この場合には、アナログデジタル変換器２００が誤動作して、回路構成に依存する特定の値（Ｅ１、Ｅ２等）を出力してしまう。この、誤動作が疑われる変換データＥ１やＥ２を伴う変換時間ＴＣＮＶに対しては比較的小さな重み係数を選択して、これらの重み係数により重み付け平均を行う。
　このように、本技術の第２の実施の形態によれば、電子機器１００は、メタステーブルによる誤動作の結果で生じた可能性をもつ変換データに対し、重み係数を小さくして変換時間の重み付け演算を行うため、メタステーブルに起因する誤差の影響を軽減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、電源電圧発生部１１０は、１つのアナログデジタル変換器２００の電源電圧を制御していたが、複数のアナログデジタル変換器２００の電源電圧を制御することもできる。この第３の実施の形態の電源電圧発生部１１０は、複数のアナログデジタル変換器２００の電源電圧を制御する点において第１の実施の形態と異なる。
　図２５は、第３の実施の形態における電子機器１００の一構成例を示すブロック図である。この第３の実施の形態の電子機器１００は、１つのアナログデジタル変換器２００の代わりに、Ｍ個（Ｍは２以上の整数）のアナログデジタル変換器２００からなるアナログデジタル変換部２０５を備える点において第１の実施の形態と異なる。
　第３の実施の形態のＡＤＣ制御部１６０は、開始指示信号をＭ個のアナログデジタル変換器２００に供給してＡＤ変換を開始させる。ＡＤＣ制御部１６０は、Ｍ個のアナログデジタル変換器２００に同時にＡＤ変換を開始させてもよいし、それぞれ異なるタイミングでＡＤ変換を開始させてもよい。
　Ｍ個のアナログデジタル変換器２００のそれぞれは、変換データを変換データ処理部１７０に供給し、回数情報（比較カウンタ値およびタイミング信号）を変換時間測定部１５０に供給する。
　また、第３の実施の形態の変換時間測定部１５０は、Ｍ個の比較カウンタ値からＭ個の変換時間を算出する。変換時間測定部１５０は、これらのＭ個の変換時間の統計量（平均値や最大値）ＳＴを記憶部１４０に保持させる。
　第３の実施の形態の電源電圧発生部１１０は、電源電圧周期内に算出された統計量ＳＴのそれぞれの統計量（ＴＡＶＧ）を算出し、第１の実施の形態と同様の方法により電圧制御量を算出する。第３の実施の形態の電源電圧発生部１１０は、Ｍ個のアナログデジタル変換器２００の電源電圧を一括して制御する。
　なお、電源電圧発生部１１０は、Ｍ個のアナログデジタル変換器２００の電源電圧を一括して制御しているが、アナログデジタル変換器２００ごとに、個別に電源電圧を制御してもよい。この場合に変換時間測定部１５０は、Ｍ個の変換時間の統計量を算出せずに、それぞれの時間をアナログデジタル変換器２００ごとに記憶部１４０に保持させ、電源電圧算出部１２０は、アナログデジタル変換器２００ごとに、個別に電圧制御量を算出する。
　ただし、Ｍ個のアナログデジタル変換器２００が同一のチップに搭載されている場合には、プロセスおよび温度の条件が概ね同一になるため、最適な動作電圧も略同一になる。このため、同一のチップ上にＭ個のアナログデジタル変換器２００が設けられている場合には電源電圧発生部１１０が、Ｍ個のアナログデジタル変換器２００の電源電圧を一括して制御することが望ましい。
　このように、本技術の第３の実施の形態によれば、電源電圧発生部１１０は、複数のアナログデジタル変換器２００の電源電圧を変換時間に応じた値に制御するため、複数のアナログデジタル変換器２００の消費電力を低下させることができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、電子機器１００において、ＡＤＣ制御部１６０やアナログデジタル変換器などの各回路を同一の半導体チップに設けていたが、これらを複数の半導体チップに分散して設けてもよい。この第４の実施の形態の電子機器１００は、複数の半導体チップに分散して回路が設けられている点において第１の実施の形態と異なる。
　図２６は、第４の実施の形態における電子機器１００の一構成例を示すブロック図である。この電子機器１００は、ＡＤ変換チップ１０１および制御チップ１０２を備える。このＡＤ変換チップ１０１には、電源電圧発生部１１０およびアナログデジタル変換器２００が設けられる。また、制御チップ１０２には、電源電圧算出部１２０、記憶部１４０、変換時間測定部１５０、ＡＤＣ制御部１６０および変換データ処理部１７０が設けられる。また、ＡＤ変換チップ１０１および制御チップ１０２は、同一の筐体に格納される。
　このように、本技術の第４の実施の形態によれば、複数の半導体チップに回路を分散して設けたため、複数の半導体チップを備えた電子機器１００において消費電力を低減することができる。
　＜５．第５の実施の形態＞
　上述の第４の実施の形態では、ＡＤ変換チップ１０１および制御チップ１０２を同一の筐体に格納していたが、これらを異なる筐体に格納してもよい。この第５の実施の形態の電子回路システムは、ＡＤ変換チップ１０１および制御チップ１０２のそれぞれを異なる筐体に格納した点において第４の実施の形態と異なる。
　図２７は、第５の実施の形態における電子回路システムの一構成例を示すブロック図である。この電子回路システムは、ＡＤＣ格納筐体１０３および制御部格納筐体１０４を備える。このＡＤＣ格納筐体１０３にはＡＤ変換チップ１０１が格納され、制御部格納筐体１０４には制御チップ１０２が格納される。
　ＡＤＣ格納筐体１０３および制御部格納筐体１０４は、信号線１２７、１６８、２０６および２０７により接続される。電源電圧算出部１２０は、信号線１２７を介して電源電圧発生部１１０に電源電圧設定値ＶＤＤｓｅｔを示すデータを送信し、アナログデジタル変換器２００は、信号線２０６を介して回数情報（ＮＳＴＥＰ等）を変換時間測定部１５０に送信する。また、ＡＤＣ制御部１６０は、信号線１６８を介してアナログデジタル変換器２００に開始指示信号ＲＵＮを送信し、アナログデジタル変換器２００は、信号線２０７を介して変換データ処理部１７０に変換データＤＡＴＡを送信する。
　電源電圧発生部１１０への電圧（ＶＰＳ）を供給する電源回路は、図２７において省略されている。この電源回路は、ＡＤＣ格納筐体１０３内に設けてもよいし、制御部格納筐体１０４内に設けてもよい。
　このように、本技術の第５の実施の形態によれば、ＡＤ変換チップ１０１および制御チップ１０２のそれぞれを異なる筐体に格納したため、複数の筐体を備える電子回路システムにおいて消費電力を低減することができる。
　＜６．第６の実施の形態＞
　上述の第５の実施の形態では、ＡＤＣ格納筐体１０３の外部で生成されたアナログ信号をアナログデジタル変換器２００がＡＤ変換していたが、ＡＤＣ格納筐体１０３の内部で生成したアナログ信号をＡＤ変換することもできる。この第６の実施の形態の電源電圧発生部１１０は、アナログデジタル変換器２００が、ＡＤＣ格納筐体１０３の内部で生成したアナログ信号をＡＤ変換する点において第５の実施の形態と異なる。
　図２８は、第６の実施の形態における電子回路システムの一構成例を示すブロック図である。第６の実施の形態のＡＤＣ格納筐体１０３は、センサアレイ３０５およびＡＤ変換チップ１０１を備える。このセンサアレイ３０５は、Ｍ個のセンサ３００を備える。また、ＡＤ変換チップ１０１は、Ｍ個のアナログデジタル変換器２００を備える。これらのＭ個のアナログデジタル変換器２００は、センサ３００と１対１で接続される。なお、電子回路システムは、センサ３００およびアナログデジタル変換器２００の組をＭ組備えているが、１組のみ備える構成であってもよい。
　センサ３００は、温度、光量、または、音量などの所定の物理量を測定するものである。このセンサ３００は、測定値を示すアナログ信号を、対応するアナログデジタル変換器２００へ送信する。
　また、ＡＤＣ格納筐体１０３と制御部格納筐体１０４とは、信号線１１７、１１８、１６８、２０６および２０７により接続される。
　図２９は、第６の実施の形態における制御部格納筐体１０４の一構成例を示すブロック図である。この制御部格納筐体１０４には、制御チップ１０２が設けられる。第６の実施の形態の制御チップ１０２は、電源電圧発生部１１０をさらに備える点において第１の実施の形態と異なる。この電源電圧発生部１１０は、信号線１１７を介してセンサアレイ３０５に電源電圧を供給し、信号線１１８を介してＡＤ変換チップ１０１に電源電圧を供給する。
　なお、第６の実施の形態では電源電圧発生部１１０を制御部格納筐体１０４に設けているが、第５の実施の形態と同様に、ＡＤＣ格納筐体１０３に設けてもよい。
　このように、本技術の第６の実施の形態によれば、センサ３００を内蔵したＡＤＣ格納筐体１０３の電源電圧を電圧制御部１１０が制御するため、センサ３００を内蔵した筐体において消費電力を低減することができる。
　＜７．第７の実施の形態＞
　上述の第６の実施の形態では、ＡＤＣ格納筐体１０３と制御部格納筐体１０４との間で比較カウンタ値および変換データなどの信号をパラレル形式で伝送していた。しかし、これらの信号のデータ量が多くなるほど信号線の本数が増加するおそれがある。この第７の実施の形態の電子回路システムは、筐体間の信号線の本数を削減した点において第６の実施の形態と異なる。
　図３０は、第７の実施の形態における電子回路システムの一構成例を示すブロック図である。この第７の実施の形態の電子回路システムは、ＡＤＣ格納筐体１０３に伝送インターフェース３１０をさらに格納した点において第１の実施の形態と異なる。
　伝送インターフェース３１０は、パラレル信号をシリアル信号に変換する機能と、シリアル信号をパラレル信号に変換する機能を持つ。この伝送インターフェース３１０は、変換データＤＡＴＡや比較カウンタ値ＮＳＴＥＰなどのパラレル信号をＡＤ変換チップ１０１から受け取り、そのパラレル信号をシリアル信号に変換する。そして、伝送インターフェース３１０は、そのシリアル信号を信号線３１９を介して制御部格納筐体１０４に送信する。また、伝送インターフェース３１０は、開始指示信号ＲＵＮを制御部格納筐体１０４から信号線３１９を介して受信し、ＡＤ変換チップ１０１に供給する。
　また、ＡＤＣ格納筐体１０３と制御部格納筐体１０４とは、信号線１１６、１１７、１１８および３１９により接続される。
　図３１は、第７の実施の形態における制御部格納筐体１０４の一構成例を示すブロック図である。第７の実施の形態の制御部格納筐体１０４は、伝送インターフェース１８０および制御チップ１０２を備える。
　伝送インターフェース１８０は、パラレル信号をシリアル信号に変換する機能と、シリアル信号をパラレル信号に変換する機能を持つ。この伝送インターフェース１８０は、ＡＤＣ格納筐体１０３から信号線３１９を介してシリアル信号を受信し、そのシリアル信号を、変換データＤＡＴＡや比較カウンタ値ＮＳＴＥＰなどのパラレル信号に変換する。伝送インターフェース１８０は、変換データＤＡＴＡ等を制御チップ１０２に供給する。また、伝送インターフェース１８０は、開始指示信号ＲＵＮを制御チップ１０２から受け取り、その信号を信号線３１９を介してＡＤＣ格納筐体１０３に送信する。
　また、第７の実施の形態の電源電圧発生部１１０は、信号線１１６、１１７および１１８を介して、伝送インターフェース３１０、センサアレイ３０５およびＡＤ変換チップ１０１に電源電圧を供給する。
　なお、第７の実施の形態では電源電圧発生部１１０を制御部格納筐体１０４に設けているが、第５の実施の形態と同様に、ＡＤＣ格納筐体１０３に設けてもよい。この場合において伝送インターフェース１８０は、電圧制御量を示すパラレルの制御信号をシリアル信号に変換してＡＤＣ格納筐体１０３に送信してもよい。
　このように、本技術の第７の実施の形態によれば、伝送インターフェース３１０がパラレル信号をシリアル信号に変換して制御部格納筐体１０４へ送信するため、筐体間でパラレル信号を送受信する場合よりも信号線の本数を削減することができる。
　＜８．第８の実施の形態＞
　上述の第７の実施の形態では、ＡＤＣ格納筐体１０３および制御部格納筐体１０４は、電力およびデータを有線で送受信していたが、これらを非接触で伝送してもよい。第８の実施の形態の電子回路システムは、筐体間で電力およびデータを非接触で送受信する点において第７の実施の形態と異なる。
　図３２は、第８の実施の形態における電子回路システムの一構成例を示すブロック図である。第８の実施の形態のＡＤＣ格納筐体１０３は、伝送インターフェース３１０の代わりに非接触伝送インターフェース３２０を備える点において第７の実施の形態と異なる。また、第８の実施の形態のＡＤ変換チップ１０１は、電源電圧発生部１１０およびアナログデジタル変換部２０５を備える。このアナログデジタル変換部２０５には、Ｍ個のアナログデジタル変換器２００が設けられる。
　非接触伝送インターフェース３２０は、電力およびデータを非接触で伝送するものである。この非接触伝送インターフェース３２０は、制御信号および開始指示信号ＲＵＮが搬送波に重畳された交流信号を制御部格納筐体１０４から非接触で受信する。そして、非接触伝送インターフェース３２０は、復調により交流信号から制御信号および開始指示信号ＲＵＮを取り出し、受電した電力に応じた電圧Ｖｓｕｐ０とともにＡＤ変換チップ１０１に供給する。
　また、非接触伝送インターフェース３２０は、受信した交流信号から搬送波を抽出し、その搬送波に基づいて交流信号を生成する。そして、非接触伝送インターフェース３２０は、ＡＤ変換チップ１０１からの比較カウンタ値ＮＳＴＥＰ、タイミング信号ＮＲＤＹおよび変換データＤＡＴＡを、生成した交流信号に重畳して非接触で制御部格納筐体１０４に送信する。
　非接触伝送インターフェース３２０において非接触で電力およびデータを伝送する方式としては、電磁誘導方式、電磁界共鳴方式、電界結合方式などの各種の方式を用いることができる。また、各種の伝送方式において、Ｑｉ（登録商標）規格、ＰＭＡ（Power Matters Alliance)規格、Ａ４ＷＰ規格、ＮＦＣ（Near Field Communication）規格などの各種の規格を用いることができる。
　図３３は、第８の実施の形態における制御部格納筐体１０４の一構成例を示すブロック図である。第８の実施の形態の制御部格納筐体１０４は、電源電圧発生部１１０を備えず、伝送インターフェース１８０の代わりに非接触伝送インターフェース１９０を備える点において第７の実施の形態と異なる。
　非接触伝送インターフェース１９０は、電力およびデータを非接触で伝送するものである。この非接触伝送インターフェース１９０は、データ（ＶＤＤｓｅｔ）を重畳した交流信号をＡＤＣ格納筐体１０３に非接触で送信し、また、交流信号をＡＤＣ格納筐体１０３から非接触で受信して、比較カウンタ値ＮＳＴＥＰ等を取り出す。
　このように、本技術の第８の実施の形態によれば、非接触伝送インターフェース３２０が電力およびデータを非接触で制御部格納筐体１０４から受信するため、筐体間で信号線を配線する必要がなくなり、信号線を介さずに電力およびデータを伝送することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）アナログ信号と参照信号とを比較して当該比較回数を示す回数情報を出力するアナログデジタル変換器と、
　前記回数情報に基づいて電源電圧を生成して前記アナログデジタル変換器に供給する電源電圧発生部と
を具備するシステム。
（２）前記アナログ信号がサンプリングされたときから前記回数情報の示す前記比較回数が一定回数に達するまでの変換時間を測定する変換時間測定部をさらに具備し、
　前記電源電圧発生部は、前記測定された変換時間に応じた前記電源電圧を生成し、
　前記アナログデジタル変換器は、
　前記アナログ信号と前記参照信号とを比較して前記比較結果を生成する比較器と、
　前記比較結果が生成されるたびに当該比較結果を保持して当該保持値を示す信号をデジタル信号として出力するデジタル信号保持部と、
　前記デジタル信号に基づいて前記参照信号の値を変更して前記比較器に供給する参照信号供給部と、
　前記回数情報を出力する回数情報出力部と
を備える
前記（１）記載のシステム。
（３）前記回数情報出力部は、前記アナログ信号がサンプリングされたときから所定のサンプリング周期が経過するまでの期間に亘って前記回数情報を出力し、
　前記変換時間測定部は、前記比較回数が前記一定回数に達する前に前記サンプリング周期が経過した場合には前記サンプリング周期内の前記比較回数と前記所定のサンプリング周期とから前記変換時間を求める
前記（２）記載のシステム。
（４）前記電源電圧発生部は、前記変換時間が長いほど高い前記電源電圧を生成する
前記（２）または（３）記載のシステム。
（５）前記変換時間と所定の目標時間との差分を求めて当該差分から前記電源電圧の設定値を算出する電源電圧算出部をさらに具備し、
　前記電源電圧発生部は、前記設定値に従って前記電源電圧を生成する
前記（２）から（４）のいずれかに記載のシステム。
（６）所定の電圧制御周期内において測定された前記変換時間のそれぞれを保持する変換時間保持部をさらに具備し、
　前記電源電圧算出部は、前記保持された変換時間のそれぞれの統計量を前記所定の電圧制御周期が経過するたびに算出して当該統計量と前記所定の目標時間との差分を求める
前記（５）記載のシステム。
（７）前記変換時間保持部は、前記変換時間のそれぞれに対応付けて前記デジタル信号をさらに保持し、
　前記電源電圧算出部は、特定の値の前記デジタル信号に対して前記特定の値以外のデジタル信号より小さい重み係数を決定して当該重み係数により前記変換時間の重み付け演算を行う
前記（６）記載のシステム。
（８）前記電源電圧発生部は、前記参照信号供給部以外に電源電圧を供給する
前記（２）から（７）のいずれかに記載のシステム。
（９）前記電源電圧の値に基づいて前記変換データを補正する変換データ処理部をさらに具備する前記（８）記載のシステム。
（１０）前記電源電圧発生部は、複数の前記アナログデジタル変換器のそれぞれの電源電圧を生成する
前記（２）から（９）のいずれかに記載のシステム。
（１１）前記アナログデジタル変換器は、アナログデジタル変換チップに設けられ、
　前記変換時間測定部は、制御チップに設けられる
前記（２）から（１０）のいずれかに記載のシステム。
（１２）前記アナログデジタル変換チップは、アナログデジタル変換器格納筐体に設けられ、
　前記制御チップは、制御部格納筐体に設けられる
前記（１１）記載のシステム。
（１３）前記アナログ信号を生成するセンサと、
　前記生成されたアナログ信号をサンプリングして保持するサンプルホールド回路と
をさらに具備し、
　前記サンプルホールド回路は、前記アナログデジタル変換チップに設けられ、
　前記アナログデジタル変換チップは、前記センサに接続され、
　前記センサは、前記アナログデジタル変換器格納筐体に設けられる
前記（１２）記載のシステム。
（１４）前記デジタル信号をシリアル信号に変換して前記制御部格納筐体に送信する伝送インターフェースをさらに具備する
前記（１２）または（１３）に記載のシステム。
（１５）前記デジタル信号を前記制御部格納筐体に非接触で送信する処理と前記電源電圧の制御量を示す制御信号を前記制御部格納筐体から非接触で受信する処理とを行う非接触伝送インターフェースをさらに具備する
前記（１２）または（１３）に記載のシステム。
（１６）前記非接触伝送インターフェースは、前記制御部格納筐体から前記アナログデジタル変換器格納筐体の消費電力に応じた電力の交流信号を非接触で受電して前記比較器に供給する
前記（１５）記載のシステム。
（１７）前記非接触伝送インターフェースは、前記制御信号が搬送波に重畳された前記交流信号を非接触で前記制御部格納筐体から受信し、前記搬送波に基づいて生成した新たな交流信号に前記デジタル信号を重畳して前記制御部格納筐体に送信する
前記（１６）記載のシステム。
（１８）前記電源電圧発生部は、前記アナログ信号のサンプリングが指示されたときから前記比較回数が所定回数に達するまでの供給期間に亘って前記電源電圧を供給し、前記供給期間以外の期間において前記電源電圧の供給を停止し、
　前記一定回数は前記所定回数を超えない
前記（２）から（１７）のいずれかに記載のシステム。
（１９）アナログ信号と参照信号とを比較して比較結果を生成する比較器と、
　前記比較結果が生成されるたびに当該比較結果を保持して前記比較結果からなるデジタル信号を出力するデジタル信号保持部と、
　前記デジタル信号に基づいて前記参照信号の値を変更して前記比較器に供給する参照信号供給部と、
　前記アナログ信号が比較された回数を比較回数として示す回数情報を出力する回数情報出力部と
を具備するアナログデジタル変換器。
（２０）アナログ信号と参照信号とを比較して当該比較回数を示す回数情報を出力するアナログデジタル変換手順と、
　前記回数情報に基づいて電源電圧を生成して前記アナログデジタル変換器に供給する電源電圧発生手順と
を具備するシステムの制御方法。
　１００　電子機器
　１０１　ＡＤ変換チップ
　１０２　制御チップ
　１０３　ＡＤＣ格納筐体
　１０４　制御部格納筐体
　１１０、１１１　電源電圧発生部
　１２０、１３０　電源電圧算出部
　１３１　電圧設定部
　１３２　重み付け平均演算部
　１３３　重み係数決定部
　１４０、１４１　記憶部
　１５０　変換時間測定部
　１６０　ＡＤＣ制御部
　１７０　変換データ処理部
　１８０、３１０　伝送インターフェース
　１９０、３２０　非接触伝送インターフェース
　２００　アナログデジタル変換器
　２０５　アナログデジタル変換部
　２１０　サンプルホールド回路
　２２０　比較器
　２２１～２２９　トランジスタ
　２３０　ラッチ回路
　２４０　電圧発生部
　２５０　レジスタ
　２６０　ＤＡ変換器
　２７０　ＸＯＲ（排他的論理和）ゲート
　２８０　ステートマシン
　２８１　カウンタ
　２８２　シーケンサ
　２８３　ＮＯＴ（否定）ゲート
　２８４　変換終了信号生成部
　３００　センサ
　３０５　センサアレイ

Claims (20)

  1. 　アナログ信号と参照信号とを比較して当該比較回数を示す回数情報を出力するアナログデジタル変換器と、
    　前記回数情報に基づいて電源電圧を生成して前記アナログデジタル変換器に供給する電源電圧発生部と
    を具備するシステム。
  2. 　前記アナログ信号がサンプリングされたときから前記回数情報の示す前記比較回数が一定回数に達するまでの変換時間を測定する変換時間測定部をさらに具備し、
    　前記電源電圧発生部は、前記測定された変換時間に応じた前記電源電圧を生成し、
    　前記アナログデジタル変換器は、
    　前記アナログ信号と前記参照信号とを比較して前記比較結果を生成する比較器と、
    　前記比較結果が生成されるたびに当該比較結果を保持して当該保持値を示す信号をデジタル信号として出力するデジタル信号保持部と、
    　前記デジタル信号に基づいて前記参照信号の値を変更して前記比較器に供給する参照信号供給部と、
    　前記回数情報を出力する回数情報出力部と
    を備える
    請求項１記載のシステム。
  3. 　前記回数情報出力部は、前記アナログ信号がサンプリングされたときから所定のサンプリング周期が経過するまでの期間に亘って前記回数情報を出力し、
    　前記変換時間測定部は、前記比較回数が前記一定回数に達する前に前記サンプリング周期が経過した場合には前記サンプリング周期内の前記比較回数と前記所定のサンプリング周期とから前記変換時間を求める
    請求項２記載のシステム。
  4. 　前記電源電圧発生部は、前記変換時間が長いほど高い前記電源電圧を生成する
    請求項２記載のシステム。
  5. 　前記変換時間と所定の目標時間との差分を求めて当該差分から前記電源電圧の設定値を算出する電源電圧算出部をさらに具備し、
    　前記電源電圧発生部は、前記設定値に従って前記電源電圧を生成する
    請求項２記載のシステム。
  6. 　所定の電圧制御周期内において測定された前記変換時間のそれぞれを保持する変換時間保持部をさらに具備し、
    　前記電源電圧算出部は、前記保持された変換時間のそれぞれの統計量を前記所定の電圧制御周期が経過するたびに算出して当該統計量と前記所定の目標時間との差分を求める
    請求項５記載のシステム。
  7. 　前記変換時間保持部は、前記変換時間のそれぞれに対応付けて前記デジタル信号をさらに保持し、
    　前記電源電圧算出部は、特定の値の前記デジタル信号に対して前記特定の値以外のデジタル信号より小さい重み係数を決定して当該重み係数により前記変換時間の重み付け演算を行う
    請求項６記載のシステム。
  8. 　前記電源電圧発生部は、前記参照信号供給部以外に電源電圧を供給する
    請求項２記載のシステム。
  9. 　前記電源電圧の値に基づいて前記変換データを補正する変換データ処理部をさらに具備する請求項８記載のシステム。
  10. 　前記電源電圧発生部は、複数の前記アナログデジタル変換器のそれぞれの電源電圧を生成する
    請求項２記載のシステム。
  11. 　前記アナログデジタル変換器は、アナログデジタル変換チップに設けられ、
    　前記変換時間測定部は、制御チップに設けられる
    請求項２記載のシステム。
  12. 　前記アナログデジタル変換チップは、アナログデジタル変換器格納筐体に設けられ、
    　前記制御チップは、制御部格納筐体に設けられる
    請求項１１記載のシステム。
  13. 　前記アナログ信号を生成するセンサと、
    　前記生成されたアナログ信号をサンプリングして保持するサンプルホールド回路と
    をさらに具備し、
    　前記サンプルホールド回路は、前記アナログデジタル変換チップに設けられ、
    　前記アナログデジタル変換チップは、前記センサに接続され、
    　前記センサは、前記アナログデジタル変換器格納筐体に設けられる
    請求項１２記載のシステム。
  14. 　前記デジタル信号をシリアル信号に変換して前記制御部格納筐体に送信する伝送インターフェースをさらに具備する
    請求項１２記載のシステム。
  15. 　前記デジタル信号を前記制御部格納筐体に非接触で送信する処理と前記電源電圧の制御量を示す制御信号を前記制御部格納筐体から非接触で受信する処理とを行う非接触伝送インターフェースをさらに具備する
    請求項１２記載のシステム。
  16. 　前記非接触伝送インターフェースは、前記制御部格納筐体から前記アナログデジタル変換器格納筐体の消費電力に応じた電力の交流信号を非接触で受電して前記比較器に供給する
    請求項１５記載のシステム。
  17. 　前記非接触伝送インターフェースは、前記制御信号が搬送波に重畳された前記交流信号を非接触で前記制御部格納筐体から受信し、前記搬送波に基づいて生成した新たな交流信号に前記デジタル信号を重畳して前記制御部格納筐体に送信する
    請求項１６記載のシステム。
  18. 　前記電源電圧発生部は、前記アナログ信号のサンプリングが指示されたときから前記比較回数が所定回数に達するまでの供給期間に亘って前記電源電圧を供給し、前記供給期間以外の期間において前記電源電圧の供給を停止し、
    　前記一定回数は前記所定回数を超えない
    請求項２記載のシステム。
  19. 　アナログ信号と参照信号とを比較して比較結果を生成する比較器と、
    　前記比較結果が生成されるたびに当該比較結果を保持して前記比較結果からなるデジタル信号を出力するデジタル信号保持部と、
    　前記デジタル信号に基づいて前記参照信号の値を変更して前記比較器に供給する参照信号供給部と、
    　前記アナログ信号が比較された回数を比較回数として示す回数情報を出力する回数情報出力部と
    を具備するアナログデジタル変換器。
  20. 　アナログ信号と参照信号とを比較して当該比較回数を示す回数情報を出力するアナログデジタル変換手順と、
    　前記回数情報に基づいて電源電圧を生成して前記アナログデジタル変換器に供給する電源電圧発生手順と
    を具備するシステムの制御方法。
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