WO2017000319A1 - 薄膜晶体管阵列基板及其制作方法 - Google Patents

薄膜晶体管阵列基板及其制作方法 Download PDF

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邓竹明
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Shenzhen China Star Optoelectronics Technology Co Ltd
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    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
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    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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    • G02F1/1343—Electrodes
    • G—PHYSICS
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    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells

Definitions

  • the present invention relates to the field of display technologies, and in particular, to a thin film transistor array substrate and a method of fabricating the same.
  • the fabrication process of a conventional thin film transistor array substrate generally requires providing a via hole on the passivation layer, and providing a recess on the passivation layer, and setting a surface on the passivation layer and the recess Pixel electrode layer.
  • the pixel electrode layer is connected to the data line layer in the thin film transistor array substrate through the through hole.
  • disposing the through hole on the passivation layer and disposing the groove on the passivation layer are separately performed, that is, setting on the passivation layer
  • the vias and the placement of the recesses on the passivation layer are two separate steps.
  • An object of the present invention is to provide a thin film transistor array substrate and a manufacturing method thereof, which can save the manufacturing cost of the thin film transistor array substrate and improve the fabrication efficiency of the thin film transistor array substrate.
  • a thin film transistor array substrate comprising: a device combination board comprising: a substrate; a first signal line layer; a semiconductor layer; and a second signal line layer; a passivation layer, the passivation layer is disposed on the device combination board, the passivation layer is provided with an array of holes and a groove, the groove array includes at least two grooves; a pixel electrode layer, a pixel electrode layer is disposed on the passivation layer and the recess, the pixel electrode layer is connected to the second signal line layer through the hole; the groove and the hole are in the same mask Formed in the process; the depth of the groove is greater than or equal to the depth of the hole.
  • the pixel electrode layer includes: at least two first portions, the first portion covering a surface of the passivation layer; and at least two second portions, the second portion being a surface of the passivation layer is bent toward the groove and extends into the groove, and is bent from the inside of the groove toward the surface of the passivation layer and extends to the passivation layer a surface; wherein the first portion is connected to the second portion.
  • the depth of the groove is equal to the thickness of the passivation layer.
  • the first signal line layer is a scan line layer
  • the semiconductor layer is an amorphous silicon layer or a polysilicon layer
  • the second signal line layer is a data line layer
  • the first insulating layer and the second insulating layer are included; in a case where the semiconductor layer is the amorphous silicon layer, the scan line layer is disposed under the semiconductor layer, and the scan line layer and the non- The first insulating layer is disposed between the crystalline silicon layers, the second insulating layer is disposed above the amorphous silicon layer, the data line layer is disposed above the second insulating layer, and the a data line layer is connected to the amorphous silicon layer through the second insulating layer; in a case where the semiconductor layer is the polysilicon layer, the scan line layer is disposed above the semiconductor layer, The first insulating layer is disposed between the polysilicon layer and the scan line layer, the second insulating layer is disposed above the scan line layer, and the data line layer is disposed above the second
  • a thin film transistor array substrate comprising: a device combination board comprising: a substrate; a first signal line layer; a semiconductor layer; and a second signal line layer; a passivation layer, the passivation layer is disposed on the device combination board, the passivation layer is provided with an array of holes and a groove, the groove array includes at least two grooves; a pixel electrode layer, A pixel electrode layer is disposed on the passivation layer and in the recess, and the pixel electrode layer is connected to the second signal line layer through the hole.
  • the groove and the hole are formed in the same mask process.
  • the pixel electrode layer includes: at least two first portions, the first portion covering a surface of the passivation layer; and at least two second portions, the second portion being a surface of the passivation layer is bent toward the groove and extends into the groove, and is bent from the inside of the groove toward the surface of the passivation layer and extends to the passivation layer a surface; wherein the first portion is connected to the second portion.
  • the depth of the groove is greater than or equal to the depth of the hole.
  • the depth of the groove is equal to the thickness of the passivation layer.
  • the first signal line layer is a scan line layer
  • the semiconductor layer is an amorphous silicon layer or a polysilicon layer
  • the second signal line layer is a data line layer
  • the first insulating layer and the second insulating layer are included.
  • the scan line layer is disposed under the semiconductor layer, the scan line layer and the amorphous silicon layer Provided between the first insulating layer, the second insulating layer is disposed above the amorphous silicon layer, the data line layer is disposed above the second insulating layer, and the data line layer Connecting to the amorphous silicon layer through the second insulating layer.
  • the scan line layer is disposed above the semiconductor layer, and between the polysilicon layer and the scan line layer is disposed The first insulating layer, the second insulating layer is disposed above the scan line layer, the data line layer is disposed above the second insulating layer, and the data line layer passes through the first An insulating layer and the second insulating layer are connected to the polysilicon layer.
  • a method of fabricating a thin film transistor array substrate comprising the steps of: A, forming a device combination board, wherein the device combination board comprises a substrate, a first signal line layer, a semiconductor layer, and a second signal line layer; Providing a passivation layer on the device combination board; C. performing a mask process on the passivation layer such that a hole and an array of grooves are formed on the surface of the passivation layer, wherein the recess
  • the groove array includes at least two grooves; D, a pixel electrode layer is disposed in the surface of the passivation layer and the groove, wherein the pixel electrode layer passes through the hole and the second signal line layer connection.
  • the recess and the hole are formed in the same mask process.
  • the pixel electrode layer includes: at least two first portions, the first portion covering the surface of the passivation layer; and at least two second portions, the a second portion bent from the surface of the passivation layer toward the groove and extending into the groove, and bent from the inside of the groove toward the surface of the passivation layer and extending to the The surface of the passivation layer; wherein the first portion is connected to the second portion.
  • the depth of the groove is greater than or equal to the depth of the hole.
  • the depth of the groove is equal to the thickness of the passivation layer.
  • the first signal line layer is a scan line layer
  • the semiconductor layer is an amorphous silicon layer or a polysilicon layer
  • the second signal line layer is a data line layer
  • the composite board further includes a first insulating layer and a second insulating layer.
  • the scan line layer is disposed under the semiconductor layer, and the scan line layer and the non-
  • the first insulating layer is disposed between the crystalline silicon layers, the second insulating layer is disposed above the amorphous silicon layer, the data line layer is disposed above the second insulating layer, and the A data line layer is connected to the amorphous silicon layer through the second insulating layer.
  • the scan line layer is disposed above the semiconductor layer, and the polysilicon layer and the scan line layer Provided with the first insulating layer, the second insulating layer is disposed above the scan line layer, the data line layer is disposed above the second insulating layer, and the data line layer passes through The first insulating layer and the second insulating layer are connected to the polysilicon layer.
  • the present invention can save a mask process, save the manufacturing cost of the thin film transistor array substrate, and improve the fabrication efficiency of the thin film transistor array substrate.
  • FIG. 4 are schematic views showing a method of fabricating a thin film transistor array substrate of the present invention.
  • FIG. 5 is a flow chart of a method of fabricating a thin film transistor array substrate of the present invention.
  • FIG. 4 is a schematic diagram of a thin film transistor array substrate fabricated by a method of fabricating a thin film transistor array substrate according to the present invention.
  • the thin film transistor array substrate of the present invention includes a device combination board 101, a passivation layer 201, and a pixel electrode layer 401.
  • the device assembly board 101 includes a substrate 1011, a first signal line layer 1012, a semiconductor layer 1014, and a second signal line layer 1017.
  • the device assembly board 101 further includes a first insulating layer 1013, a second insulating layer 1015, and a drain line layer 1016.
  • the first signal line layer 1012 may be a scan line layer
  • the semiconductor layer 1014 may be an amorphous silicon layer or a polysilicon layer
  • the second signal line layer 1017 may be a data line layer.
  • the scan line layer is disposed under the semiconductor layer 1014 (the semiconductor layer 1014 is the amorphous silicon layer), and the first insulation is disposed between the scan line layer and the amorphous silicon layer a layer 1013
  • the second insulating layer 1015 is disposed above the amorphous silicon layer
  • the data line layer is disposed above the second insulating layer 1015, and the data line layer passes through the second layer
  • the insulating layer 1015 is connected to the amorphous silicon layer; or the scan line layer is disposed over the semiconductor layer 1014 (the semiconductor layer 1014 is the polysilicon layer), the polysilicon layer and the scan line
  • the first insulating layer 1013 is disposed between the layers
  • the second insulating layer 1015 is disposed above the scan line layer
  • the passivation layer 201 is disposed on the device assembly board 101.
  • the passivation layer 201 is provided with a hole 302 and a groove array 301.
  • the groove array 301 includes at least two grooves 3011.
  • the pixel electrode layer 401 is disposed on the passivation layer 201 and in the recess 3011.
  • the pixel electrode layer 401 is connected to the second signal line layer 1017 through the hole 302.
  • the groove 3011 and the hole 302 are in the same mask process (Normal) Formed in the Mask mask process).
  • the above technical solution can save a mask process (Normal)
  • the mask mask process is advantageous for saving the manufacturing cost of the thin film transistor array substrate and improving the fabrication efficiency of the thin film transistor array substrate.
  • the pixel electrode layer 401 includes at least two first portions and at least two second portions.
  • the first portion covers the surface of the passivation layer 201.
  • the second portion is bent from the surface of the passivation layer 201 toward the recess 3011 and extends into the recess 3011, and from the inside of the recess 3011 toward the surface of the passivation layer 201 Bending and extending to the surface of the passivation layer 201.
  • first portion is connected to the second portion.
  • the passivation layer 201 is provided in an uneven shape, and the pixel electrode layer 401 is entirely attached to the unevenness of the passivation layer 201, that is, the pixel electrode layer 401 is attached to the entire surface.
  • the surface of the passivation layer 201 and the recess 3011 it is advantageous to make the display panel corresponding to the thin film transistor array substrate have a higher display quality (for example, having a higher transmittance).
  • the depth H1 of the groove 3011 is greater than or equal to the depth H2 of the hole 302.
  • the depth H1 of the groove 3011 is equal to the thickness of the passivation layer 201, that is, the groove 3011 penetrates through the passivation layer 201.
  • FIG. 1 to FIG. 4 are schematic diagrams showing a method of fabricating a thin film transistor array substrate according to the present invention
  • FIG. 5 is a flow chart showing a method of fabricating the thin film transistor array substrate of the present invention.
  • the manufacturing method of the thin film transistor array substrate of the present invention comprises the following steps:
  • step 501 forming a device assembly board 101, wherein the device combination board 101 includes a substrate 1011, a first signal line layer 1012, a semiconductor layer 1014, and a second signal line layer 1017.
  • a passivation layer 201 is disposed on the device composite board 101.
  • step 503 performing a mask process on the passivation layer 201 such that a hole 302 and a groove array 301 are formed on the surface of the passivation layer 201, wherein the groove array 301 includes at least Two grooves 3011.
  • step 504 providing a pixel electrode layer 401 in the surface of the passivation layer 201 and the recess 3011, wherein the pixel electrode layer 401 passes through the hole 302 and the second signal line Layer 1017 is connected.
  • the groove 3011 and the hole 302 are in the same mask process (Normal) Formed in the Mask mask process). That is, the step C is:
  • a mask process is performed on the passivation layer 201 to simultaneously form the holes 302 and the groove array 301.
  • the above technical solution can save a mask process (Normal)
  • the mask mask process is advantageous for saving the manufacturing cost of the thin film transistor array substrate and improving the fabrication efficiency of the thin film transistor array substrate.
  • the pixel electrode layer 401 includes at least two first portions and at least two second portions.
  • the first portion overlies the surface of the passivation layer 201.
  • the second portion is bent from the surface of the passivation layer 201 toward the recess 3011 and extends into the recess 3011, and from the inside of the recess 3011 toward the surface of the passivation layer 201 Bending and extending to the surface of the passivation layer 201.
  • first portion is connected to the second portion.
  • the passivation layer 201 is provided in an uneven shape, and the pixel electrode layer 401 is entirely attached to the unevenness of the passivation layer 201, that is, the pixel electrode layer 401 is attached to the entire surface.
  • the surface of the passivation layer 201 and the recess 3011 it is advantageous to make the display panel corresponding to the thin film transistor array substrate have a higher display quality (for example, having a higher transmittance).
  • the depth H1 of the groove 3011 is greater than or equal to the depth H2 of the hole 302.
  • the depth H1 of the groove 3011 is equal to the thickness of the passivation layer 201, that is, the groove 3011 penetrates through the passivation layer 201.

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Abstract

一种薄膜晶体管阵列基板及其制作方法，薄膜晶体管阵列基板包括器件组合板(101)、钝化层(201)、像素电极层(401)。钝化层(201)设置在器件组合板(101)上，钝化层(201)上设置有孔洞(302)和凹槽阵列(301)，凹槽阵列(301)包括至少两凹槽(3011)；像素电极层(401)设置在钝化层(201)上以及凹槽(3011)内，像素电极层(401)通过孔洞(302)与第二信号线层(1017)连接。能节省制作成本以及提高制作效率。

Description

薄膜晶体管阵列基板及其制作方法 技术领域
本发明涉及显示技术领域，特别涉及一种薄膜晶体管阵列基板及其制作方法。
 背景技术
传统的薄膜晶体管阵列基板的制作过程一般都需要在钝化层上设置通孔，以及在所述钝化层上设置凹槽，并在所述钝化层上的表面和所述凹槽内设置像素电极层。其中，该像素电极层通过所述通孔与所述薄膜晶体管阵列基板中的数据线层连接。
在上述传统的技术方案中，在所述钝化层上设置所述通孔和在所述钝化层上设置所述凹槽是分开实施的，也就是说，在所述钝化层上设置所述通孔和在所述钝化层上设置所述凹槽是两个独立的步骤。
针对上述两个独立的步骤，需要两次不同的Normal Mask（普通掩模）光罩制程，这导致上述技术方案具有较高的成本，并且使得所述薄膜晶体管阵列基板的制作效率不高。
故，有必要提出一种新的技术方案，以解决上述技术问题。
 技术问题
本发明的目的在于提供一种薄膜晶体管阵列基板及其制作方法，其能节省薄膜晶体管阵列基板的制作成本以及提高薄膜晶体管阵列基板的制作效率。
 技术解决方案
一种薄膜晶体管阵列基板，所述薄膜晶体管阵列基板包括：一器件组合板，所述器件组合板包括：一基板；一第一信号线层；一半导体层；以及一第二信号线层；一钝化层，所述钝化层设置在所述器件组合板上，所述钝化层上设置有孔洞和凹槽阵列，所述凹槽阵列包括至少两凹槽；一像素电极层，所述像素电极层设置在所述钝化层上以及所述凹槽内，所述像素电极层通过所述孔洞与所述第二信号线层连接；所述凹槽与所述孔洞是在同一道光罩制程中形成的；所述凹槽的深度大于或等于所述孔洞的深度。
在上述薄膜晶体管阵列基板中，所述像素电极层包括：至少两第一部分，所述第一部分覆盖在所述钝化层的表面上；以及至少两第二部分，所述第二部分从所述钝化层的表面向所述凹槽弯折并延伸至所述凹槽内，以及从所述凹槽内向所述钝化层的所述表面弯折并延伸至所述钝化层的所述表面；其中，所述第一部分与所述第二部分相连。
在上述薄膜晶体管阵列基板中，所述凹槽的深度等于所述钝化层的厚度。
在上述薄膜晶体管阵列基板中，所述第一信号线层是扫描线层，所述半导体层是非晶硅层或多晶硅层，所述第二信号线层是数据线层；所述器件组合板还包括第一绝缘层、第二绝缘层；在所述半导体层为所述非晶硅层的情况下，所述扫描线层设置在所述半导体层的下方，所述扫描线层与所述非晶硅层之间设置有所述第一绝缘层，所述第二绝缘层设置在所述非晶硅层的上方，所述数据线层设置在所述第二绝缘层的上方，并且所述数据线层穿过所述第二绝缘层与所述非晶硅层相连；在所述半导体层为所述多晶硅层的情况下，所述扫描线层设置在所述半导体层的上方，所述多晶硅层与所述扫描线层之间设置有所述第一绝缘层，所述第二绝缘层设置在所述扫描线层的上方，所述数据线层设置在所述第二绝缘层的上方，并且所述数据线层穿过所述第一绝缘层和所述第二绝缘层与所述多晶硅层相连。
一种薄膜晶体管阵列基板，所述薄膜晶体管阵列基板包括：一器件组合板，所述器件组合板包括：一基板；一第一信号线层；一半导体层；以及一第二信号线层；一钝化层，所述钝化层设置在所述器件组合板上，所述钝化层上设置有孔洞和凹槽阵列，所述凹槽阵列包括至少两凹槽；一像素电极层，所述像素电极层设置在所述钝化层上以及所述凹槽内，所述像素电极层通过所述孔洞与所述第二信号线层连接。
在上述薄膜晶体管阵列基板中，所述凹槽与所述孔洞是在同一道光罩制程中形成的。
在上述薄膜晶体管阵列基板中，所述像素电极层包括：至少两第一部分，所述第一部分覆盖在所述钝化层的表面上；以及至少两第二部分，所述第二部分从所述钝化层的表面向所述凹槽弯折并延伸至所述凹槽内，以及从所述凹槽内向所述钝化层的所述表面弯折并延伸至所述钝化层的所述表面；其中，所述第一部分与所述第二部分相连。
在上述薄膜晶体管阵列基板中，所述凹槽的深度大于或等于所述孔洞的深度。
在上述薄膜晶体管阵列基板中，所述凹槽的深度等于所述钝化层的厚度。
在上述薄膜晶体管阵列基板中，所述第一信号线层是扫描线层，所述半导体层是非晶硅层或多晶硅层，所述第二信号线层是数据线层；所述器件组合板还包括第一绝缘层、第二绝缘层。
在上述薄膜晶体管阵列基板中，在所述半导体层为所述非晶硅层的情况下，所述扫描线层设置在所述半导体层的下方，所述扫描线层与所述非晶硅层之间设置有所述第一绝缘层，所述第二绝缘层设置在所述非晶硅层的上方，所述数据线层设置在所述第二绝缘层的上方，并且所述数据线层穿过所述第二绝缘层与所述非晶硅层相连。
在上述薄膜晶体管阵列基板中，在所述半导体层为所述多晶硅层的情况下，所述扫描线层设置在所述半导体层的上方，所述多晶硅层与所述扫描线层之间设置有所述第一绝缘层，所述第二绝缘层设置在所述扫描线层的上方，所述数据线层设置在所述第二绝缘层的上方，并且所述数据线层穿过所述第一绝缘层和所述第二绝缘层与所述多晶硅层相连。
一种薄膜晶体管阵列基板的制作方法，所述方法包括以下步骤：A、形成器件组合板，其中，所述器件组合板包括基板、第一信号线层、半导体层以及第二信号线层；B、在所述器件组合板上设置钝化层；C、对所述钝化层实施光罩制程，以使所述钝化层的表面上形成有一孔洞和一凹槽阵列，其中，所述凹槽阵列包括至少两凹槽；D、在所述钝化层的所述表面和所述凹槽内设置像素电极层，其中，所述像素电极层通过所述孔洞与所述第二信号线层连接。
在上述薄膜晶体管阵列基板的制作方法中，所述凹槽与所述孔洞是在同一道光罩制程中形成的。
在上述薄膜晶体管阵列基板的制作方法中，所述像素电极层包括：至少两第一部分，所述第一部分覆盖在所述钝化层的所述表面上；以及至少两第二部分，所述第二部分从所述钝化层的表面向所述凹槽弯折并延伸至所述凹槽内，以及从所述凹槽内向所述钝化层的所述表面弯折并延伸至所述钝化层的所述表面；其中，所述第一部分与所述第二部分相连。
在上述薄膜晶体管阵列基板的制作方法中，所述凹槽的深度大于或等于所述孔洞的深度。
在上述薄膜晶体管阵列基板的制作方法中，所述凹槽的深度等于所述钝化层的厚度。
在上述薄膜晶体管阵列基板的制作方法中，所述第一信号线层是扫描线层，所述半导体层是非晶硅层或多晶硅层，所述第二信号线层是数据线层；所述器件组合板还包括第一绝缘层、第二绝缘层。
在上述薄膜晶体管阵列基板的制作方法中，在所述半导体层为所述非晶硅层的情况下，所述扫描线层设置在所述半导体层的下方，所述扫描线层与所述非晶硅层之间设置有所述第一绝缘层，所述第二绝缘层设置在所述非晶硅层的上方，所述数据线层设置在所述第二绝缘层的上方，并且所述数据线层穿过所述第二绝缘层与所述非晶硅层相连。
在上述薄膜晶体管阵列基板的制作方法中，在所述半导体层为所述多晶硅层的情况下，所述扫描线层设置在所述半导体层的上方，所述多晶硅层与所述扫描线层之间设置有所述第一绝缘层，所述第二绝缘层设置在所述扫描线层的上方，所述数据线层设置在所述第二绝缘层的上方，并且所述数据线层穿过所述第一绝缘层和所述第二绝缘层与所述多晶硅层相连。
 有益效果
相对现有技术，本发明可以节约一道光罩制程，有利于节省所述薄膜晶体管阵列基板的制作成本，以及提高所述薄膜晶体管阵列基板的制作效率。
附图说明
图1至图4为本发明的薄膜晶体管阵列基板的制作方法的示意图；
图5为本发明的薄膜晶体管阵列基板的制作方法的流程图。
 本发明的最佳实施方式
本说明书所使用的词语“实施例”意指实例、示例或例证。此外，本说明书和所附权利要求中所使用的冠词“一”一般地可以被解释为“一个或多个”，除非另外指定或从上下文可以清楚确定单数形式。
参考图4，图4为根据本发明的薄膜晶体管阵列基板的制作方法所制作成的薄膜晶体管阵列基板的示意图。
本发明的薄膜晶体管阵列基板包括器件组合板101、钝化层201和像素电极层401。其中，所述器件组合板101包括基板1011、第一信号线层1012、半导体层1014以及第二信号线层1017。所述器件组合板101还包括第一绝缘层1013、第二绝缘层1015和漏极线层1016。
所述第一信号线层1012可以是扫描线层，所述半导体层1014可以是非晶硅层或多晶硅层，所述第二信号线层1017可以是数据线层。所述扫描线层设置在所述半导体层1014（所述半导体层1014为所述非晶硅层）的下方，所述扫描线层与所述非晶硅层之间设置有所述第一绝缘层1013，所述第二绝缘层1015设置在所述非晶硅层的上方，所述数据线层设置在所述第二绝缘层1015的上方，并且所述数据线层穿过所述第二绝缘层1015与所述非晶硅层相连；或者，所述扫描线层设置在所述半导体层1014（所述半导体层1014为所述多晶硅层）的上方，所述多晶硅层与所述扫描线层之间设置有所述第一绝缘层1013，所述第二绝缘层1015设置在所述扫描线层的上方，所述数据线层设置在所述第二绝缘层1015的上方，并且所述数据线层穿过所述第一绝缘层1013和所述第二绝缘层1015与所述多晶硅层相连。
所述钝化层201设置在所述器件组合板101上，所述钝化层201上设置有孔洞302和凹槽阵列301，所述凹槽阵列301包括至少两凹槽3011。
所述像素电极层401设置在所述钝化层201上以及所述凹槽3011内，所述像素电极层401通过所述孔洞302与所述第二信号线层1017连接。
在本实施例中，所述凹槽3011与所述孔洞302是在同一道光罩制程（Normal Mask光罩制程）中形成的。
相比传统的技术方案，上述技术方案可以节约一道光罩制程（Normal Mask光罩制程），有利于节省所述薄膜晶体管阵列基板的制作成本，以及提高所述薄膜晶体管阵列基板的制作效率。
在本实施例中，所述像素电极层401包括至少两第一部分以及至少两第二部分。
所述第一部分覆盖在所述钝化层201的表面上。
所述第二部分从所述钝化层201的表面向所述凹槽3011弯折并延伸至所述凹槽3011内，以及从所述凹槽3011内向所述钝化层201的所述表面弯折并延伸至所述钝化层201的所述表面。
其中，所述第一部分与所述第二部分相连。
也就是说，所述钝化层201设置为凹凸不平状，所述像素电极层401整面贴附于凹凸不平的所述钝化层201上，即，所述像素电极层401整面贴附于所述钝化层201的表面和所述凹槽3011内，这样有利于使得所述薄膜晶体管阵列基板所对应的显示面板具有较高的显示质量（例如，具有较高的穿透率）。
在本实施例中，所述凹槽3011的深度H1大于或等于所述孔洞302的深度H2。
这样有利于确保在对所述钝化层201实施一道所述光罩制程后，所述孔洞302处的所述第二信号线层1017上没有被所述钝化层201覆盖，从而可以确保所述像素电极层401与所述第二信号线层1017接触良好。
在本实施例中，所述凹槽3011的深度H1等于所述钝化层201的厚度，也就是说，所述凹槽3011贯穿所述钝化层201。
参考图1至图5，图1至图4为本发明的薄膜晶体管阵列基板的制作方法的示意图，图5为本发明的薄膜晶体管阵列基板的制作方法的流程图。
本发明的薄膜晶体管阵列基板的制作方法包括以下步骤：
A（步骤501）、形成器件组合板101，其中，所述器件组合板101包括基板1011、第一信号线层1012、半导体层1014以及第二信号线层1017。
B（步骤502）、在所述器件组合板101上设置钝化层201。
C（步骤503）、对所述钝化层201实施光罩制程，以使所述钝化层201的表面上形成有一孔洞302和一凹槽阵列301，其中，所述凹槽阵列301包括至少两凹槽3011。
D（步骤504）、在所述钝化层201的所述表面和所述凹槽3011内设置像素电极层401，其中，所述像素电极层401通过所述孔洞302与所述第二信号线层1017连接。
在本实施例中，所述凹槽3011与所述孔洞302是在同一道光罩制程（Normal Mask光罩制程）中形成的。也就是说，所述步骤C为：
在所述钝化层201上实施一道光罩制程，以同时形成所述孔洞302和所述凹槽阵列301。
相比传统的技术方案，上述技术方案可以节约一道光罩制程（Normal Mask光罩制程），有利于节省所述薄膜晶体管阵列基板的制作成本，以及提高所述薄膜晶体管阵列基板的制作效率。
在本实施例中，所述像素电极层401包括至少两第一部分以及至少两第二部分。
所述第一部分覆盖在所述钝化层201的所述表面上。
所述第二部分从所述钝化层201的表面向所述凹槽3011弯折并延伸至所述凹槽3011内，以及从所述凹槽3011内向所述钝化层201的所述表面弯折并延伸至所述钝化层201的所述表面。
其中，所述第一部分与所述第二部分相连。
也就是说，所述钝化层201设置为凹凸不平状，所述像素电极层401整面贴附于凹凸不平的所述钝化层201上，即，所述像素电极层401整面贴附于所述钝化层201的表面和所述凹槽3011内，这样有利于使得所述薄膜晶体管阵列基板所对应的显示面板具有较高的显示质量（例如，具有较高的穿透率）。
在本实施例中，所述凹槽3011的深度H1大于或等于所述孔洞302的深度H2。
这样有利于确保在对所述钝化层201实施一道所述光罩制程后，所述孔洞302处的所述第二信号线层1017上没有被所述钝化层201覆盖，从而可以确保所述像素电极层401与所述第二信号线层1017接触良好。
在本实施例中，所述凹槽3011的深度H1等于所述钝化层201的厚度，也就是说，所述凹槽3011贯穿所述钝化层201。
尽管已经相对于一个或多个实现方式示出并描述了本发明，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本发明包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能（例如其在功能上是等价的）的任意组件（除非另外指示），即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。此外，尽管本说明书的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或多个其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (20)

  1. 一种薄膜晶体管阵列基板，其中，所述薄膜晶体管阵列基板包括：
    一器件组合板，所述器件组合板包括：
    一基板；
    一第一信号线层；
    一半导体层；以及
    一第二信号线层；
    一钝化层，所述钝化层设置在所述器件组合板上，所述钝化层上设置有孔洞和凹槽阵列，所述凹槽阵列包括至少两凹槽；
    一像素电极层，所述像素电极层设置在所述钝化层上以及所述凹槽内，所述像素电极层通过所述孔洞与所述第二信号线层连接；
    所述凹槽与所述孔洞是在同一道光罩制程中形成的；
    所述凹槽的深度大于或等于所述孔洞的深度。
  2. 根据权利要求1所述的薄膜晶体管阵列基板，其中，所述像素电极层包括：
    至少两第一部分，所述第一部分覆盖在所述钝化层的表面上；以及
    至少两第二部分，所述第二部分从所述钝化层的表面向所述凹槽弯折并延伸至所述凹槽内，以及从所述凹槽内向所述钝化层的所述表面弯折并延伸至所述钝化层的所述表面；
    其中，所述第一部分与所述第二部分相连。
  3. 根据权利要求1所述的薄膜晶体管阵列基板，其中，所述凹槽的深度等于所述钝化层的厚度。
  4. 根据权利要求1所述的薄膜晶体管阵列基板，其中，所述第一信号线层是扫描线层，所述半导体层是非晶硅层或多晶硅层，所述第二信号线层是数据线层；
    所述器件组合板还包括第一绝缘层、第二绝缘层；
    在所述半导体层为所述非晶硅层的情况下，所述扫描线层设置在所述半导体层的下方，所述扫描线层与所述非晶硅层之间设置有所述第一绝缘层，所述第二绝缘层设置在所述非晶硅层的上方，所述数据线层设置在所述第二绝缘层的上方，并且所述数据线层穿过所述第二绝缘层与所述非晶硅层相连；
    在所述半导体层为所述多晶硅层的情况下，所述扫描线层设置在所述半导体层的上方，所述多晶硅层与所述扫描线层之间设置有所述第一绝缘层，所述第二绝缘层设置在所述扫描线层的上方，所述数据线层设置在所述第二绝缘层的上方，并且所述数据线层穿过所述第一绝缘层和所述第二绝缘层与所述多晶硅层相连。
  5. 一种薄膜晶体管阵列基板，其中，所述薄膜晶体管阵列基板包括：
    一器件组合板，所述器件组合板包括：
    一基板；
    一第一信号线层；
    一半导体层；以及
    一第二信号线层；
    一钝化层，所述钝化层设置在所述器件组合板上，所述钝化层上设置有孔洞和凹槽阵列，所述凹槽阵列包括至少两凹槽；
    一像素电极层，所述像素电极层设置在所述钝化层上以及所述凹槽内，所述像素电极层通过所述孔洞与所述第二信号线层连接。
  6. 根据权利要求5所述的薄膜晶体管阵列基板，其中，所述凹槽与所述孔洞是在同一道光罩制程中形成的。
  7. 根据权利要求5所述的薄膜晶体管阵列基板，其中，所述像素电极层包括：
    至少两第一部分，所述第一部分覆盖在所述钝化层的表面上；以及
    至少两第二部分，所述第二部分从所述钝化层的表面向所述凹槽弯折并延伸至所述凹槽内，以及从所述凹槽内向所述钝化层的所述表面弯折并延伸至所述钝化层的所述表面；
    其中，所述第一部分与所述第二部分相连。
  8. 根据权利要求5所述的薄膜晶体管阵列基板，其中，所述凹槽的深度大于或等于所述孔洞的深度。
  9. 根据权利要求8所述的薄膜晶体管阵列基板，其中，所述凹槽的深度等于所述钝化层的厚度。
  10. 根据权利要求5所述的薄膜晶体管阵列基板，其中，所述第一信号线层是扫描线层，所述半导体层是非晶硅层或多晶硅层，所述第二信号线层是数据线层；
    所述器件组合板还包括第一绝缘层、第二绝缘层。
  11. 根据权利要求10所述的薄膜晶体管阵列基板，其中，在所述半导体层为所述非晶硅层的情况下，所述扫描线层设置在所述半导体层的下方，所述扫描线层与所述非晶硅层之间设置有所述第一绝缘层，所述第二绝缘层设置在所述非晶硅层的上方，所述数据线层设置在所述第二绝缘层的上方，并且所述数据线层穿过所述第二绝缘层与所述非晶硅层相连。
  12. 根据权利要求10所述的薄膜晶体管阵列基板，其中，在所述半导体层为所述多晶硅层的情况下，所述扫描线层设置在所述半导体层的上方，所述多晶硅层与所述扫描线层之间设置有所述第一绝缘层，所述第二绝缘层设置在所述扫描线层的上方，所述数据线层设置在所述第二绝缘层的上方，并且所述数据线层穿过所述第一绝缘层和所述第二绝缘层与所述多晶硅层相连。
  13. 一种薄膜晶体管阵列基板的制作方法，其中，所述方法包括以下步骤：
    A、形成器件组合板，其中，所述器件组合板包括基板、第一信号线层、半导体层以及第二信号线层；
    B、在所述器件组合板上设置钝化层；
    C、对所述钝化层实施光罩制程，以使所述钝化层的表面上形成有一孔洞和一凹槽阵列，其中，所述凹槽阵列包括至少两凹槽；
    D、在所述钝化层的所述表面和所述凹槽内设置像素电极层，其中，所述像素电极层通过所述孔洞与所述第二信号线层连接。
  14. 根据权利要求13所述的薄膜晶体管阵列基板的制作方法，其中，所述凹槽与所述孔洞是在同一道光罩制程中形成的。
  15. 根据权利要求13所述的薄膜晶体管阵列基板的制作方法，其中，所述像素电极层包括：
    至少两第一部分，所述第一部分覆盖在所述钝化层的所述表面上；以及
    至少两第二部分，所述第二部分从所述钝化层的表面向所述凹槽弯折并延伸至所述凹槽内，以及从所述凹槽内向所述钝化层的所述表面弯折并延伸至所述钝化层的所述表面；
    其中，所述第一部分与所述第二部分相连。
  16. 根据权利要求13所述的薄膜晶体管阵列基板的制作方法，其中，所述凹槽的深度大于或等于所述孔洞的深度。
  17. 根据权利要求16所述的薄膜晶体管阵列基板的制作方法，其中，所述凹槽的深度等于所述钝化层的厚度。
  18. 根据权利要求13所述的薄膜晶体管阵列基板的制作方法，其中，所述第一信号线层是扫描线层，所述半导体层是非晶硅层或多晶硅层，所述第二信号线层是数据线层；
    所述器件组合板还包括第一绝缘层、第二绝缘层。
  19. 根据权利要求18所述的薄膜晶体管阵列基板的制作方法，其中，在所述半导体层为所述非晶硅层的情况下，所述扫描线层设置在所述半导体层的下方，所述扫描线层与所述非晶硅层之间设置有所述第一绝缘层，所述第二绝缘层设置在所述非晶硅层的上方，所述数据线层设置在所述第二绝缘层的上方，并且所述数据线层穿过所述第二绝缘层与所述非晶硅层相连。
  20. 根据权利要求18所述的薄膜晶体管阵列基板的制作方法，其中，在所述半导体层为所述多晶硅层的情况下，所述扫描线层设置在所述半导体层的上方，所述多晶硅层与所述扫描线层之间设置有所述第一绝缘层，所述第二绝缘层设置在所述扫描线层的上方，所述数据线层设置在所述第二绝缘层的上方，并且所述数据线层穿过所述第一绝缘层和所述第二绝缘层与所述多晶硅层相连。
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